WO2004001973A1 - Boucle a verrouillage de retard - Google Patents

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WO2004001973A1
WO2004001973A1 PCT/FR2003/001858 FR0301858W WO2004001973A1 WO 2004001973 A1 WO2004001973 A1 WO 2004001973A1 FR 0301858 W FR0301858 W FR 0301858W WO 2004001973 A1 WO2004001973 A1 WO 2004001973A1
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    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Definitions

  • the invention relates to a delay locked loop more commonly called a DLL loop (DLL for “Delay Locked Loop”).
  • DLL Delay Locked Loop
  • DLL loops are commonly used to align two clock signals in phase, especially in DRAM memories (DRAM for “Dynamic Random Access Memory”). The DLL loops then make it possible to obtain very good synchronism between a clock external to the integrated circuit and an internal clock. DLL loops are also used to generate or measure a time delay with precision, or to generate signal sampling clocks (see “An Eight Channel 36GSample / s CMOS Timing Analyzer", Dan Weinlader, Ron Ho, Chih- Kong Ken Yang, Mark Horowitz, 2000 IEEE International Solid-State Circui ts
  • the invention applies to all the fields mentioned above and, more particularly advantageously, to the generation and measurement of delays in transceivers using the ultra wideband type communication technique.
  • the schematic diagram of a DLL loop according to the prior art is given in FIG. 1.
  • Each delay cell introduces a delay ⁇ t identical to the delays of the others cells.
  • the delay ⁇ t can be controlled by a signal which can be a voltage or a current.
  • Each delay cell can be produced using a differential pair. The variation of the delay ⁇ t is then obtained by the variation of the bias current of the differential pair.
  • the input and output of the delay chain are applied to the phase / frequency detector 1.
  • the phase / frequency detector 1 can be a simple phase comparator which compares the phases of the input and output signals of the chain delay.
  • the signal from detector 1 controls the charge pump 2 which then generates a current which is a function of the phase difference between the input signal and the output signal of the delay chain.
  • This current is applied to the input of loop filter 3 to be filtered.
  • the filtered current from loop filter 3 is applied to the cells of the delay chain to control the delay of the cells.
  • a period signal T is applied to the input of the delay chain.
  • the signals entering and leaving the delay chain are in phase.
  • the delay between these two signals is then equal to T. Since all the delay cells are identical, the delay provided by one cell is equal to T / n.
  • clock signals ai l, 2, 3,, .., n-1, n
  • a signal ai being offset by the interval time iT / n with respect to the clock signal applied at the input of the delay chain.
  • the different signals ai can be used to measure a delay, generate a delay, synthesize a frequency signal, reconstruct signals, and ..
  • the structure is limited in frequency by the minimum delay Tmin imposed by each elementary delay cell.
  • Tmin minimum delay imposed by each elementary delay cell.
  • the invention does not have these drawbacks.
  • the invention relates to a delay locked loop comprising a chain of delay cells connected in series, a delay signal delivered by the loop being taken from the output of one of the delay cells, the input of the chain delay cells being connected to a first input of a phase / frequency detector, a second input of which is connected to a delay cell output.
  • the delay loop comprises control means capable of modifying, at the rate of a clock signal and under the action of control information, the output of the delay cell which is connected to the second input of the phase / frequency detector.
  • the delay lock loop according to the invention thus makes it possible to modify the number of delay cells seen by the phase / frequency detector. This modification makes it possible to produce an elementary delay of each delay cell different from the elementary delay T / n obtained according to the prior art.
  • the delay of an elementary delay cell can then be a fractional delay. It is thus possible to obtain a fractional DLL loop.
  • a modification of the number of delay cells seen by the phase / frequency detector can be made at each clock stroke of the signal applied at the input of the delay chain. This change can also be made at a lower frequency.
  • Using a number of delay cells lower than the total number of delay cells available also has the advantage of reducing the consumption of the DLL loop.
  • the maximum working frequency is increased since this maximum frequency is inversely proportional to the quantity NTmin, where N is the number of delay cells used and Tmin is the minimum delay provided by an elementary delay cell.
  • FIG. 1 represents a delay locked loop according to the prior art
  • Figure 2 shows a delay locked loop according to a first embodiment of the invention
  • FIG. 3 represents an example of a delay locking loop according to the first embodiment of the invention
  • FIG. 4 represents a delay locked loop according to a second embodiment of the invention
  • FIGS. 5A and 5B represent, respectively, an improvement of the delay locked loop according to the first embodiment of the invention and an improvement of the delay locked loop according to the second embodiment of the invention.
  • FIG. 2 represents a delay locked loop according to a first mode of realization of the invention.
  • a DLL loop according to the first embodiment of the invention comprises multiplexing means 4.
  • the multiplexing means 4 comprise n signal inputs, a signal output, a clock input and a command input.
  • the signal output is connected to one of the inputs of the phase / frequency detector 1.
  • the signal which, among the signals applied at the input of the multiplexer, is applied to the input of the phase / frequency detector 1 is determined by a clock signal H applied to the clock input and by information I applied to the control input.
  • the signal applied to the phase / frequency detector is chosen as a function of the information I.
  • the information I thus makes the selection of the sequencing of the signals which are applied, at the rate of the signal d clock H, at the input of the phase / frequency detector.
  • the clock signal H can be the same signal as the clock signal applied at the input of the delay chain or a different clock signal.
  • Information I can be periodic or non-periodic information.
  • the modification of the number of delay cells seen by the phase / frequency detector can take place at each clock stroke clock signal H or at a lower frequency.
  • This modification can be implemented so that the average value of the number of delay cells seen by the phase / frequency detector is chosen in advance as a function of the fractional delay that it is sought to obtain.
  • the average value of the number of delay cells seen by the detector can be obtained by carrying out a weighted average and by using as weighting for each delay cell the number of clock strokes of the clock H during which the number of delay cells is effective.
  • the average number of delay cells used NC and the delay ⁇ t of an elementary cell namely:
  • ⁇ t 2T / 19 It is then possible to generate delays equal to 2T / 19, 4T / 19, ..., 18T / 19 with a chain of ten delays. To obtain such a result using a DLL prior art nineteen 'delays are needed.
  • simple fractional DLL loop a DLL loop which uses, for multiplexing, only two successive delay signals, for example the signals an-1 and an.
  • the multiplexing means 4 comprise a multiplexer 5 and a sigma delta 6 modulator.
  • the sigma delta 6 modulator includes a clock input and a signal input.
  • the clock signal H is applied to the clock input and the information I is applied to the signal input.
  • the sigma delta modulator 6 converts, at the rate of the clock signal H, the information I into a digital control signal C.
  • the digital control signal C controls the switching of the multiplexer 5.
  • the information I applied to the sigma delta modulator is equal to a fractional value p / q / as previously mentioned.
  • the signal C delivered at the output of the modulator takes two different states (a state +1 to choose the signal an and a state 0 to choose the signal an-1) so that the average value of the signal C is equal to p / q , except for the quantization error (an optimization of the modulator makes it possible to reduce this quantization error). It is then possible to obtain an average delay of the loop equal to the quantity (np / q) ⁇ t, which is the aim sought.
  • a DLL loop according to the first embodiment of the invention is of course not limited to the example of a simple fractional DLL loop mentioned above. More generally, the use of a sigma delta modulator with a multibit quantizer leads to being able to choose between the n delay outputs of the DLL loop, n being a number greater than or equal to 2. It is also possible, according to the invention, to apply variable information I in input of the sigma delta modulator. We then obtain a delay or a frequency modulated by a variable quantity contained in information I. The number NC of delay cells used is then a variable quantity which modulates the delay ⁇ t of an elementary cell. The invention can thus be implemented to generate a variable delay used to generate a PPM modulation signal (PMM for "Puise Position Modulation") used in UWB technology (UB for "Ultra Wide Band”).
  • PMM PPM modulation signal
  • UWB technology Ultra Wide Band
  • FIG. 4 represents a second embodiment of a delay lock loop according to the invention.
  • the delay lock loop of Figure 4 includes a first set of Iqi switches (i ⁇ l, 2, ...., n), a second set of Ipi switches (i ⁇ l, 2, ...., n) and a control circuit 7.
  • Each switch Ipi is placed at the output of the delay Ri and each switch Iqi is placed in parallel with the assembly formed by the delay Ri and the switch Ipi.
  • the switches Ipi and Iqi are controlled by the respective control signals pi and qi.
  • the control circuit 7 comprises a clock input and a control input on which are respectively applied a clock signal H and a control signal I.
  • the signals pi and qi come from the control circuit 7.
  • the control circuit 7 delivers a combination of control signals pi, qi, able to open or close the respective switches Ipi, Iqi. It is then possible to remove any one or more delays from the delay loop. If the output of the delay loop must oscillate, for example, between the signals an and an-1, it is then possible to alternately short-circuit each of the delay cells according to an algorithm suitable for this purpose (random algorithm, algorithm with noise shaping, etc.).
  • a delay locked loop according to the second embodiment of the invention has the same advantages as a delay locked loop according to the first embodiment.
  • control circuit 7 can consist of a sigma delta modulator and a digital control circuit (not shown in the figures).
  • the clock H and control signals I are applied to the sigma delta modulator and a digital control signal C delivered by the sigma delta modulator is applied to the digital control circuit.
  • the precision of the delay generated or of the frequency synthesized is a function of the pairing which exists. between the different delay cells.
  • the number of delay cells of a locking loop according to the invention being very significantly reduced compared to the number of delay cells of a locking loop according to the prior art, the propagation time constraint of a cell elementary delay can be reduced. It is then possible to increase the surface of the components used to produce an elementary delay cell, which has the advantageous effect of increasing the precision of the loop.
  • a delay locked loop according to the invention advantageously makes it possible to generate delays which are not integral multiples of the minimum delay Tmin while working at the maximum frequency of use.
  • the large number of degrees of freedom of a DLL loop according to the invention compared to the number of degrees of freedom of a DLL loop according to the prior art makes it possible to very considerably extend and improve the loop performance.
  • the invention is advantageously achieved if it uses conventional VLSI integration techniques on silicon.
  • FIG. 5A and 5B represent an improvement of the delay locked loop according to, respectively, the first embodiment of the invention and the second embodiment of
  • the operation of a delay locked loop comprises two distinct phases: a latching phase and a phase during which the elementary delay no longer varies.
  • the delay generated by each of the cells in the delay loop has a lower limit and an upper limit.
  • a convergence problem can then appear, particularly when the attachment constraints are severe. This convergence problem can also arise from made of the great dispersion of the elementary delays of the different cells when the delay locked loop is produced in silicon technology.
  • a delay locked loop can then be in a blocked state when the minimum delay of each cell is reached and the overall delay is still too high.
  • the delay lock loop according to the improvement of the invention shown in Figures 5A and 5B eliminates this drawback.
  • the delay locked loop comprises, in addition to the elements previously described, a convergence analysis device 8, a switch 9 and a processing circuit 10.
  • the input of the analysis device of convergence 8 is connected to the output of the phase / frequency detector 1.
  • the switch 9 includes two signal inputs, a control input and an output. A first signal input of the switch 9 is connected to the output of the convergence analysis device 8 while the information I mentioned above is applied to the second signal input.
  • the output of the switch 9 is connected to the input of the processing circuit 10, the output of which is connected to the control input of the multiplexing means 4 (case of FIG. 5A) or to the control input of the control circuit 7 (case of FIG. 5B).
  • the convergence analysis device 8 delivers on its output information which measures the state of stability and convergence of the loop.
  • the convergence analysis device 8 also delivers the control signal from switch 9.
  • the switch 9 is controlled so that the output of the convergence analysis device 8 is connected, via the processing circuit 10, to the control input of the multiplexing means 4 (case of the 5A) or at the control input of the control circuit 7 (case of FIG. 5B).
  • the processing circuit 10 uses the convergence information from the device 8 to indicate to the multiplexing means 4 or to the control circuit 7 whether it should increase or decrease the number of cells in the loop.
  • the signal S from the processing circuit 10 then constitutes a command making it possible to select a number of delay cells capable of avoiding blocking of the loop.
  • the switch 9 is controlled so that the input of the processing circuit 10 is connected to the information I previously mentioned.
  • Information I is then processed by circuit 10 as a function of the number of delay cells selected during the latching phase.
  • the processing circuit 10 will therefore have previously memorized the number of cells selected to obtain convergence.
  • the signal S applied to the control input of the multiplexing means 4 (case of FIG. 5A) or to the control input of the control circuit 7 (case of FIG. 5B) is then obtained from the information I and the number of cells stored.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Saccharide Compounds (AREA)
  • Control Of Eletrric Generators (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)

Abstract

L'invention concerne une boucle à verrouillage de retard comprenant une chaîne de cellules de retard (R1, R2,......, Rn) montées en série, le retard délivré par la boucle étant prélevé sur la sortie de l'une des cellules de retard, l'entrée de la chaîne de cellules de retard étant connectée à une première entrée d'un détecteur de phase/fréquence (1) dont une deuxième entrée est connectée à une sortie de cellule de retard. La boucle comprend des moyens de commande (4) aptes à modifier, au rythme d'un signal d'horloge (H) et sous l'action d'une information de commande (I), la sortie de la cellule de retard qui est connectée à la deuxième entrée du détecteur phase/fréquence (1). L'invention s'applique plus particulièrement à la génération et à la mesure de retards ainsi qu'à la synthèse de fréquence dans les applications mobiles.

Description

BOUCLE A VERROUILLAGE DE RETARD
Domaine technique et art antérieur
L'invention concerne une boucle à verrouillage de retard plus communément appelée boucle DLL (DLL pour « Delay Locked Loop ») .
Les boucles DLL sont communément utilisées pour aligner en phase deux signaux d'horloge, notamment dans les mémoires DRAM (DRAM pour « Dynamic Random Access Memory ») . Les boucles DLL permettent alors d'obtenir un très bon synchronisme entre une horloge externe au circuit intégré et une horloge interne. Les boucles DLL sont également utilisées pour générer ou mesurer un retard temporel avec précision, ou encore pour générer des horloges d'échantillonnage de signal ( cf . « An Eight Channel 36GSample/s CMOS Timing Analyser », Dan Weinlader, Ron Ho, Chih-Kong Ken Yang, Mark Horowitz, 2000 IEEE International Solid-State Circui ts
Conférence) . L'invention s'applique à tous les domaines mentionnés ci-dessus et, de façon plus particulièrement avantageuse, à la génération et à la mesure de retards dans les émetteurs-récepteurs utilisant la technique de communication de type ultra large bande. Le schéma de principe d'une boucle DLL selon l'art antérieur est donné en figure 1. La boucle DLL comprend une chaîne de retard composée de n cellules de retard Ri (i=l, 2, 3, ..., n-1, n) en série, d'un détecteur de phase/fréquence 1, d'une pompe de charges 2 et d'un filtre de boucle 3. Chaque cellule de retard introduit un retard Δt identique aux retards des autres cellules. Le retard Δt peut être contrôlé par un signal qui peut être une tension ou un courant. Chaque cellule de retard peut être réalisée à l'aide d'une paire différentielle. La variation du retard Δt est alors obtenue par la variation du courant de polarisation de la paire différentielle.
L'entrée et la sortie de la chaîne de retard sont appliqués au détecteur de phase/fréquence 1. Le détecteur de phase/fréquence 1 peut être un simple comparateur de phase qui compare les phases des signaux d'entrée et de sortie de la chaîne de retard. Le signal issu du détecteur 1 commande la pompe de charge 2 qui génère alors un courant fonction de la différence de phase entre le signal d'entrée et le signal de sortie de la chaîne de retard. Ce courant est appliqué en entrée du filtre de boucle 3 pour être filtré. Le courant filtré issu du filtre de boucle 3 est appliqué aux cellules de la chaîne de retard pour contrôler le retard des cellules. Le mode de fonctionnement d'une boucle DLL selon l'art connu va maintenant être décrit.
Un signal de période T est appliqué sur l'entrée de la chaîne de retard. Lorsque la boucle DLL est stabilisée, les signaux en entrée et en sortie de la chaîne de retard sont en phase. Le retard entre ces deux signaux est alors égal à T. Puisque toutes les cellules de retard sont identiques, le retard apporté par une cellule est égal à T/n. On dispose alors, en plus du signal d'horloge appliqué en entrée de la chaîne de retard, de n signaux d'horloge ai (i=l, 2, 3, ,.., n-1, n) , un signal ai étant décalé de l'intervalle de temps iT/n par rapport au signal d'horloge appliqué en entrée de la chaîne de retard. Les différents signaux ai peuvent être utilisés pour mesurer un retard, générer un retard, synthétiser un signal de fréquence, reconstruire des signaux, et..
Un avantage de ce type de structure est la faible consommation. Cependant, plusieurs inconvénients peuvent être soulignés.
Ainsi, générer un retard mT/n peut-il conduire à utiliser un nombre n de cellules élevé. Par exemple, un retard de 13T/100 (m=13 et n=100) nécessite l'utilisation de cent cellules de retard.
Par ailleurs, la structure est limitée en fréquence par le retard minimum Tmin qu' impose chaque cellule de retard élémentaire. Lorsqu'on travaille à fréquence maximale, il n'est en effet pas possible de générer un retard qui ne soit pas un multiple entier de Tmin.
L'invention ne présente pas ces inconvénients.
Exposé de l'invention
En effet l'invention concerne une boucle à verrouillage de retard comprenant une chaîne de cellules de retard montées en série, un signal de retard délivré par la boucle étant prélevé sur la sortie d'une des cellules de retard, l'entrée de la chaîne de cellules de retard étant connectée à une première entrée d'un détecteur de phase/fréquence dont une deuxième entrée est connectée à une sortie de cellule de retard. La boucle de retard comprend des moyens de commande aptes à modifier, au rythme d'un signal d'horloge et sous l'action d'une information de commande, la sortie de la cellule de retard qui est connectée à la deuxième entrée du détecteur phase/fréquence . La boucle à verrouillage de retard selon l'invention permet ainsi de modifier le nombre de cellules de retard vu par le détecteur de phase/fréquence. Cette modification permet de produire un retard élémentaire de chaque cellule de retard différent du retard élémentaire T/n obtenu selon l'art antérieur.
Comme cela apparaîtra dans la suite de la description, le retard d'une cellule de retard élémentaire peut alors être un retard fractionnaire. Il est ainsi possible d'obtenir une boucle DLL fractionnaire .
Une modification du nombre de cellules de retard vues par le détecteur de phase/fréquence peut se faire à chaque coup d'horloge du signal appliqué en entrée de la chaîne de retard. Cette modification peut également se faire à une fréquence plus faible.
L'utilisation d'un nombre de cellules de retard inférieur au nombre total de cellules de retard disponibles présente également l'avantage de réduire la consommation de la boucle DLL. De plus, la fréquence de travail maximum est augmentée puisque cette fréquence maximum est inversement proportionnelle à la quantité NTmin, où N est le nombre de cellules de retard utilisées et Tmin est le délai minimal apporté par une cellule de retard élémentaire. Brève description des figures
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel de l'invention fait en référence aux figures jointes parmi lesquelles : la figure 1 représente une boucle à verrouillage de retard selon l'art antérieur ; la figure 2 représente une boucle à verrouillage de retard selon un premier mode de réalisation de l'invention ; la figure 3 représente un exemple de boucle à verrouillage de retard selon le premier mode de réalisation de l'invention ; la figure 4 représente une boucle à verrouillage de retard selon un deuxième mode de réalisation de l' invention ; les figure 5A et 5B représentent, respectivement, un perfectionnement de la boucle à verrouillage de retard selon le premier mode de réalisation de l'invention et un perfectionnement de la boucle à verrouillage de retard selon le deuxième mode de réalisation de l'invention.
Sur toutes les figures, les mêmes références désignent les mêmes éléments.
Description détaillée de modes de mise en œuyre de l' invention
La figure 1 a été décrite précédemment ; il est donc inutile d'y revenir. La figure 2 représente une boucle à verrouillage de retard selon un premier mode de réalisation de l'invention.
Outre les éléments déjà mentionnés . en description de la figure 1, une boucle DLL selon le premier mode de réalisation de l'invention comprend des moyens de multiplexage 4. Les moyens de multiplexage 4 comprennent n entrées de signal, une sortie de signal, une entrée d'horloge et une entrée de commande.
Chaque entrée de signal des moyens de multiplexage 4 est reliée à un signal retardé ai différent (i=l, 2, ..., n) . La sortie de signal est reliée à l'une des entrées du détecteur de phase/fréquence 1. Le signal qui, parmi les signaux appliqués en entrée du multiplexeur, est appliqué sur l'entrée du détecteur de phase/fréquence 1 est déterminé par un signal d'horloge H appliqué sur l'entrée d'horloge et par une information I appliquée sur l'entrée de commande. A chaque coup du signal d'horloge H, le signal appliqué au détecteur de phase/fréquence est choisi en fonction de l'information I. L'information I effectue ainsi la sélection du séquencement des signaux qui sont appliqués, au rythme du signal d'horloge H, en entrée du détecteur de phase/fréquence .
Le signal d'horloge H peut être le même signal que le signal d'horloge appliqué en entrée de la chaîne de retard ou un signal d'horloge différent. L'information I peut être une information périodique ou non périodique.
De façon générale, la modification du nombre de cellules de retard vues par le détecteur de phase/fréquence peut avoir lieu à chaque coup d'horloge du signal d'horloge H ou à une fréquence plus faible. Cette modification peut être mise en œuvre de telle sorte que la valeur moyenne du nombre de cellules de retard vues par le détecteur de phase/fréquence est choisie à l'avance en fonction du retard fractionnel que l'on cherche à obtenir. A titre d'exemple, la valeur moyenne du nombre de cellules de retard vues par le détecteur peut être obtenue en effectuant une moyenne pondérée et en utilisant comme pondération pour chaque cellule de retard le nombre de coup d'horloge de l'horloge H pendant lequel le nombre de cellules de retard est effectif. Il existe alors une relation entre le nombre moyen de cellules de retard utilisées NC et le retard Δt d'une cellule élémentaire, à savoir :
Δt=T/NC
A titre d'illustration des performances d'une boucle DLL selon l'invention, un exemple non limitatif va maintenant être donné. On considère une chaîne de retard qui comprend dix cellules de retard (n=10) . On suppose que l'horloge H qui commande le multiplexage est identique, à un retard près, à l'horloge qui est appliquée en entrée de la chaîne de retard. Le signal appliqué au détecteur de phase/fréquence est différent à chaque coup d'horloge de la fréquence d'entrée. On suppose également, dans cet exemple, que le signal sélectionné par l'information I pour être appliqué en entrée du détecteur de phase/fréquence est une alternance des signaux alO et a9. La phase moyenne qui est comparée par le détecteur de phase/fréquence est alors égale à 9.5 Δt, où Δt est le retard d'une cellule de retard élémentaire. Il vient donc la relation:
Δt=2T/19 Il est alors possible de générer des retards égaux à 2T/19, 4T/19, ... , 18T/19 avec une chaîne de dix retards. Pour obtenir un tel résultat à l'aide une boucle DLL selon l'art antérieur, dix-neuf' retards sont nécessaires .
Il va maintenant être décrit comment, de façon plus générale, générer un retard quelconque à partir d'une boucle DLL' fractionnaire simple. Par boucle DLL fractionnaire simple, il faut entendre une boucle DLL qui n'utilise, pour le multiplexage, que deux signaux de retard successifs, par .exemple les signaux an-1 et an.
On suppose que les signaux an-1 et an sont respectivement utilisés pendant p coups d'horloge et q- p coups d'horloge. La valeur moyenne du retard apporté par la chaîne de retard est alors égale à (n-p/q)Δt. La valeur du retard d'une cellule élémentaire est alors donnée par la relation :
Δt = q T/ (qn-p)
A titre d'exemple non limitatif, pour une chaîne de retard comprenant dix cellules de retard et en supposant que I est un . signal périodique de période
100T (q=100 et la valeur moyenne d'un retard est alors obtenue sur 100 points) , il vient donc':
Δt = 100T/(1000-p) Une évaluation du nombre p conduit alors à : P = PART[1000-100T/Δt]- où PART [X] représente la. partie entière de X. Pour réaliser un retard fractionnaire égal à aT/b en sortie de la cellule de retard de rang k, a et b étant deux nombres entiers quelconques, il faut poser : k Δt = a T/b, soit
. a T/b = k q T/ (q n-p) Il apparaît donc un système de 2 équations à 4 • inconnues p, q, n, k, chaque inconnue étant un nombre entier. Un tel système d'équations a toujours des solutions.
Par exemple, pour réaliser un retard égal à 13T/100, la solution est la suivante : p=4, q=l3, n=8, k=l Le retard de 13T/100 est alors obtenu avec seulement huit cellules de retard. Ce résultat est à comparer avec le résultat obtenu selon l'art antérieur où cent cellules de retard sont nécessaires (cf. ci- dessus) .
- Un autre exemple peut être donné pour l'obtention d'un retard de 14T/121. La solution suivante est alors obtenue : p=5, q=7, n=18, k=2. Dans cet exemple, le nombre de cellules peut encore être réduit par la solution ci-dessous : p=5, q=14, n=9, k=l .
Neuf cellules sont alors avantageusement suffisantes.
Un exemple de boucle DLL selon le premier mode de réalisation de l'invention va maintenant être décrit en référence à la figure 3. Selon l'exemple de la figure 3, les moyens de multiplexage 4 comprennent un multiplexeur 5 et un modulateur sigma delta 6. Le modulateur sigma delta 6 comprend une entrée d'horloge et une entrée de signal. Le signal d'horloge H est appliqué sur l'entrée d'horloge et l'information I est appliqué sur l'entrée de signal. Le modulateur sigma delta 6 convertit, au rythme du signal d'horloge H, l'information I en un signal de commande numérique C. Le signal de commande numérique C commande la commutation du multiplexeur 5. Un avantage de l'utilisation d'un modulateur sigma delta est de réduire le bruit de l'information de commande de commutation. . .
Dans le cas, par exemple, d'une boucle DLL fractionnaire simple, pour générer un sëquencement correct des signaux à appliquer au détecteur de phase/fréquence, l'information I appliquée au modulateur sigma delta est égale à une valeur fractionnaire p/q/ comme cela a été mentionné précédemment. Le signal C délivré en sortie du modulateur prend deux états différents (un état +1 pour choisir le signal an et un état 0 pour choisir le signal an-1) de telle sorte que la valeur moyenne du signal C soit égale à p/q, à l'erreur de quantification près (une optimisation du modulateur permet cependant de réduire cette erreur de quantification) . Il est alors possible d'obtenir un retard moyen de la boucle égal à la quantité (n-p/q)Δt, ce qui est le but recherché .
Une boucle DLL selon le premier mode de réalisation de l'invention n'est bien sûr pas limitée à l'exemple 'de boucle DLL fractionnaire simple mentionné ci-dessus. De façon plus générale, l'utilisation d'un modulateur sigma delta avec un quantificateur multibit conduit à pouvoir choisir entre les n sorties de retard de la boucle DLL, n étant un nombre supérieur ou égal à 2. II est également possible, selon l'invention, d'appliquer une information I variable en entrée du modulateur sigma delta. On obtient alors un retard ou une fréquence modulé par une grandeur variable contenue dans l'information I. Le nombre NC de cellules de retard utilisées est alors une grandeur variable qui module le retard Δt d'une cellule élémentaire. L'invention peut ainsi être mise en oeuvre pour générer un retard variable utilisé pour générer un signal de modulation PPM (PMM pour « Puise Position Modulation ») utilisé dans en technologie UWB (U B pour « Ultra Wide Band ») .
La figure 4 représente un deuxième mode de réalisation de boucle de verrouillage de retard selon 1' invention. Outre les circuits représentés en figure 1, la boucle à verrouillage de retard de la figure 4 comprend un premier ensemble d'interrupteurs Iqi (i≈l, 2, .... , n) , un deuxième ensemble d'interrupteurs Ipi (i≈l, 2, .... , n) et un circuit de commande 7. Chaque interrupteur Ipi est placé en sortie du retard Ri et chaque interrupteur Iqi est placé en parallèle de l'ensemble formé par le retard Ri et l'interrupteur Ipi.
Les interrupteurs Ipi et Iqi sont commandés par les signaux de commande respectifs pi et qi . Le circuit de commande 7 comprend une entrée d'horloge et une entrée de commande sur lesquelles sont respectivement appliqués un signal d'horloge H et un signal de commande I. Les signaux pi et qi sont issus du circuit de commande 7. A chaque coup de l'horloge H, le circuit de commande 7 délivre une combinaison de signaux de commande pi, qi, aptes à ouvrir ou fermer les interrupteurs respectifs Ipi, Iqi. Il est alors possible de retirer un ou plusieurs retards quelconque de la boucle de retards . Si la sortie de la boucle de retard doit osciller, par exemple, entre les signaux an et an-1, il est alors possible de court-circuiter alternativement chacune des cellules de retard suivant un algorithme adapté à cette fin (algorithme aléatoire, algorithme à mise en forme de bruit, etc.) . Cela permet avantageusement de réduire l'influence de la dispersion des retards entre chacune des cellules de retard. En effet, par exemple, au cas où la dernière cellule de retard Rn présente un retard sensiblement différent du retard des autres cellules, l'influence de cette cellule sera différente de celles des autres cellules du fait de sa commutation hors boucle.
Une boucle à verrouillage de retard selon le deuxième mode de réalisation de l'invention présente les mêmes avantages qu'une boucle à verrouillage de retard selon le premier mode de réalisation. A titre d'exemple non limitatif, il est ainsi possible de réaliser une boucle DLL fractionnaire simple utilisant deux signaux de retard successifs, par exemple, les signaux an-1 et an. La valeur du retard Δt d'une cellule élémentaire est alors donnée par la relation : Δt = q T / (qn-p) , où les grandeurs p, q, n et T sont les grandeurs définies précédemment.
De même, le circuit de commande 7 peut être constitué d'un modulateur sigma delta et d'un circuit de commande numérique (non représentés sur les figures). Les signaux d'horloge H et de commande I sont appliqués sur le modulateur sigma delta et un signal de commande numérique C délivré par le modulateur sigma delta est appliqué au circuit de commande numérique.
Selon un perfectionnement du deuxième mode de réalisation de l'invention, il est possible de rajouter des interrupteurs et des charges commutables en entrée et en sortie des différentes cellules de retard - de sorte que, quel que soit le retard programmé, le nombre d'interrupteurs traversés soit toujours le même et que chaque cellule de retard voit toujours la même charge sur son entrée et sur sa sortie.
Dans le cadre d'une réalisation de boucle à verrouillage de retard en technologie sur silicium, et quel que soit le mode de réalisation de l'invention, la précision du retard généré ou de la fréquence synthétisée est fonction de l' apparie ent qui existe entre les différentes cellules de retard. Le nombre de cellules de retard d'une boucle à verrouillage selon l'invention étant très sensiblement réduit par rapport au nombre de cellules de retard d'une boucle à verrouillage selon l'art antérieur, la contrainte de temps de propagation d'une cellule de retard élémentaire peut être réduite. Il est alors possible d'augmenter la surface des composants utilisés pour réaliser une cellule de retard élémentaire, ce qui a pour effet avantageux d'augmenter la précision de la boucle .
De même, quel que soit son mode de réalisation, une boucle à verrouillage de retard selon l'invention permet avantageusement de générer des retards qui ne sont pas des multiples entiers du délai minimum Tmin tout en travaillant à la fréquence maximale d'utilisation.
D'une façon générale, le grand nombre de degrés de liberté d'une boucle DLL selon l'invention comparativement au nombre de degrés de liberté d'une boucle DLL selon l'art antérieur permet d'étendre et d'améliorer très sensiblement les performances de la boucle .
L'invention est avantageusement réalisée si elle utilise les techniques classiques d'intégration VLSI sur silicium.
La figure 5A et 5B représentent un perfectionnement de la boucle à verrouillage de retard selon, respectivement, le premier mode de réalisation de l'invention et le deuxième mode de réalisation de
1' invention.
Le fonctionnement d'une boucle à verrouillage de retard comprend deux phases distinctes : une phase d'accrochage et une phase durant laquelle le délai élémentaire ne varie plus.
Le retard généré par chacune des cellules de la boucle de retard a une limite inférieure et une limite supérieure. Lors de la phase d'accrochage, un problème de convergence peut alors apparaître, particulièrement lorsque les contraintes d'accrochage sont sévères. Ce problème de convergence peut également apparaître du fait de la grande dispersion des délais élémentaires des différentes cellules lorsque la boucle à verrouillage de retard est réalisée en technologie sur silicium. Lors de la phase d'accrochage, une boucle à verrouillage de retard peut alors se trouver dans un état de blocage lorsque le retard minimum de chaque cellule est atteint et que le retard global est encore trop élevé. La boucle à verrouillage de retard selon le perfectionnement de l'invention représenté aux figures 5A et 5B permet de supprimer cet inconvénient.
Selon le perfectionnement de l'invention, la boucle à verrouillage de retard comprend, en plus des éléments précédemment décrits, un dispositif d'analyse de convergence 8, un commutateur 9 et un circuit de traitement 10. L'entrée du dispositif d'analyse de convergence 8 est reliée à la sortie du détecteur de phase/fréquence 1. Le commutateur 9 comprend deux entrées de signal, une entrée de commande et une sortie. Une première entrée de signal du commutateur 9 est reliée à la sortie du dispositif d'analyse de convergence 8 alors que l'information I mentionnée précédemment est appliquée sur la deuxième entrée de signal. La sortie du commutateur 9 est reliée à l'entrée du circuit de traitement 10 dont la sortie est reliée à l'entrée de commande des moyens de multiplexage 4 (cas de la figure 5A) ou à l'entrée de commande du circuit de commande 7 (cas de la figure 5B) .
Le dispositif d'analyse de convergence 8 délivre sur sa sortie une information qui mesure l'état de stabilité et de convergence de la boucle. Le dispositif d'analyse de convergence 8 délivre également le signal de commande du commutateur 9.
Durant la phase d'accrochage, le commutateur 9 est commandé de sorte que la sortie du dispositif d'analyse de convergence 8 soit reliée, via le circuit de traitement 10, à l'entrée de commande des moyens de multiplexage 4 (cas de la figure 5A) ou à l'entrée de commande du circuit de commande 7 (cas de la figure 5B) . Le circuit de traitement 10 utilise les informations de convergence issues du dispositif 8 pour indiquer aux moyens de multiplexage 4 ou au circuit .de commande 7 s'il doit augmenter ou diminuer le nombre de cellules dans la boucle. Le signal S issu du circuit de traitement 10 constitue alors une commande permettant de sélectionner un nombre de cellules de retard apte à éviter le blocage de la boucle.
Lorsque la phase d'accrochage est terminée, le commutateur 9 est commandé de sorte que l'entrée du circuit de traitement 10 soit reliée à l'information I précédemment mentionnée. L'information I est alors traitée par le circuit 10 en fonction du nombre de cellules de retard sélectionné pendant la phase d'accrochage. Le circuit de traitement 10 aura donc auparavant mémorisé le nombre de cellules sélectionnées pour obtenir la convergence. Le signal S appliqué sur l'entrée de commande des moyens de multiplexage 4 (cas de la figure 5A) ou sur l'entrée de commande du circuit de commande 7 (cas de la figure 5B) est alors obtenu à partir de l'information I et du nombre de cellules mémorisées.

Claims

REVENDICATIONS
1. Boucle à verrouillage de retard comprenant une chaîne de cellules de retard (RI, R2 , , Rn) montées en série, un signal de retard délivré par la boucle étant prélevé sur la sortie de l'une- des cellules de retard, l'entrée de la chaîne de cellules de retard étant connectée à une première entrée d'un détecteur de phase/fréquence (1) dont une deuxième entrée est connectée à une sortie de cellule de retard, caractérisée en ce qu'elle comprend des moyens de commande (4, 7) aptes à modifier , au rythme d'un signal d'horloge (H) et sous l'action d'une information de commande (I) , la sortie de la cellule de retard qui est connectée à la deuxième entrée du détecteur phase/fréquence (1) .
2. Boucle à verrouillage de retard selon la revendication 1, caractérisée en ce que les moyens de commande comprennent des moyens de multiplexage (4)- ayant n entrées et une sortie, chaque entrée des moyens de multiplexage (4) étant reliée à une sortie de cellule de retard différente, la sortie des moyens de multiplexage étant reliée à la deuxième entrée- du détecteur phase/f équence.
3. Boucle à . verrouillage de phase selon la revendication 2, caractérisée en ce que les moyens de multiplexage (4) comprennent un multiplexeur (5) et un modulateur sigma delta (6) ayant une entrée d'horloge sur laquelle est appliqué le signal d'horloge (H) et
' une entrée de signal ' sur laquelle est appliquée l'information de commande (I), le modulateur sigma delta (6) délivrant un signal de commande numérique appliqué au multiplexeur (5) .
4. Boucle à verrouillage de retard selon la revendication 1, caractérisée en ce que les moyens de commande comprennent un premier ensemble d'interrupteurs Iqi (i=l; 2, ..., n) , un deuxième ensemble d'interrupteurs Ipi (i=l, 2, .... , n) et un circuit de commande (7) ayant une entrée d'horloge sur laquelle est appliqué le signal d'horloge (H) et une entrée de commande sur laquelle est appliquée l'information de commande (I), l'interrupteur Ipi étant placé en sortie de la cellule de retard Ri de rang i et l'interrupteur Iqi étant placé en parallèle de l'ensemble formé par la cellule de retard Ri de rang i et par l'interrupteur Ipi, les interrupteurs Ipi et Iqi étant commandés par des signaux de commande respectifs pi et qi issus du circuit de commande (7) .
5. Boucle à verrouillage de retard selon la revendication 4, caractérisée en ce que des interrupteurs et des charges commutables sont placées en entrée et en sortie des différentes cellules de retard (RI, R2, , Rn) de sorte que, lors du fonctionnement de la boucle, le nombre total d'interrupteurs utilisés dans la boucle soit constant et que chaque cellule de retard voit toujours la même charge sur son entrée et sur sa sortie.
6. Boucle à verrouillage de retard selon l'une quelconque des revendications 4 ou 5, caractérisée en ce que le circuit de commande (7) comprend un modulateur sigma delta ayant une entrée d'horloge sur laquelle est appliquée le signal d'horloge (H) et une entrée de signal sur laquelle est appliquée le signal de commande (I) et un circuit de commande numérique sur lequel est appliqué un signal de commande numérique délivré par le modulateur sigma delta.
7. Boucle à verrouillage de retard selon l'une quelconque des revendications précédentes, caractérisée en ce que l'information de commande (I) est une valeur fractionnaire p/q de sorte que la sortie de la chaîne de retard est constituée par la sortie de la cellule de retard de rang n-1 pendant p coups d'horloge et par la sortie de la cellule de retard de rang n pendant q coups d'horloge, p et q étant deux nombres entiers, q étant supérieur à p, et que la valeur du retard d'une cellule de retard est donnée par la formule :
Δt = q T/ (qn-p) , où
T est la période d'un signal appliqué en entrée de la chaîne de retard.
8. Boucle à verrouillage de retard selon l'une quelconque des revendications précédentes, caractérisée en ce que le signal d'horloge (H) est, à un retard près, identique à un signal appliqué sur la première entrée du détecteur de phase/fréquence (1) .
9. Boucle à verrouillage de retard selon l'une quelconque des revendications 1 à 7, caractérisée en ce que le signal d'horloge (H) est un signal dont la période est inférieure à la période du signal appliqué sur la première entrée du détecteur de phase/fréquence (D .
10. Boucle à verrouillage de retard selon l'une quelconque des revendications 1 à 9, caractérisée en ce qu'elle comprend des moyens (8, 9, 10) pour sélectionner, pendant une phase d'accrochage de la boucle, un nombre de cellules de retard apte à éviter un blocage de la boucle .
11. Boucle à verrouillage de retard selon la revendication 10, caractérisée en ce que les moyens (8, 9, 10) pour sélectionner, pendant une phase d'accrochage de la boucle, le nombre de cellules de retard apte à éviter un blocage de la boucle comprennent un dispositif d'analyse de convergence 8, un commutateur (9) et un circuit de traitement (10) , l'entrée du dispositif d'analyse de convergence (8) étant reliée à la sortie du détecteur de phase/fréquence (1) , le commutateur (9) étant commandé de façon à relier la sortie du dispositif de convergence (8) à l'entrée du circuit de traitement (10) , la sortie du circuit de traitement (10) étant reliée à une entrée de commande des moyens de commande (4, 7) .
12. Boucle à verrouillage de retard selon la revendication 10 ou 11, caractérisée en ce qu'elle comprend des moyens (10) pour mémoriser le nombre de cellules de retard sélectionné.
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