WO2004034171A1 - ブロック暗号化方法およびブロック暗号／復号回路 - Google Patents

ブロック暗号化方法およびブロック暗号／復号回路 Download PDF

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    • H04L2209/24—Key scheduling, i.e. generating round keys or sub-keys for block encryption

Definitions

  • the present invention relates to a block encryption method and a block encryption / decryption circuit.
  • AES Advanced Encryption Standard
  • This AES block No. circuit is configured so that plaintext data is, for example, one block for every 128 bits, and encryption is performed for each block using round key data.
  • the round key data is formed by key scheduling from the key data for encryption (for example, “Overview of AES”, [online], June 11, 2002, Nagoya Institute of Technology Iwata Laboratory, Department of Electrical and Computer Engineering, [Searched on October 8, 2002], Internet [URL (Uniform Resource Locator):
  • the ciphertext data is re-encrypted (the original ciphertext data is decrypted into plaintext data using the corresponding round key data, and the plaintext data is re-encrypted into ciphertext data using another round key data). ),
  • the processing flow is as shown below.
  • each task when using one cryptographic circuit from two tasks in multitasking S (operating system), etc., similarly, each task generates round key data for each task by key scheduling. It is necessary to perform encryption processing and decryption processing.
  • key scheduling requires about twice the processing time of encryption / decryption, so key scheduling must be performed for each block, as described in Sections 2 and 4.
  • key scheduling is performed for each task in multitasking, the overhead will be considerable, and the speed of encryption / decryption will decrease as a whole.
  • the present invention seeks to solve such problems. Disclosure of the invention
  • a first round key data is created based on the key data for decryption, the created first round key data is stored in a first location in the memory, and the first round key data is stored in the first location in the memory.
  • FIG. 1 is a system diagram showing one embodiment of the present invention.
  • FIG. 2 is a flowchart showing a flow of processing of the circuit of FIG.
  • FIG. 3 is a system diagram showing one embodiment of the present invention.
  • FIG. 4 is a system diagram showing a flow of processing for re-encrypting ciphertext data in the conventional method.
  • reference numeral 10 denotes a block cipher / decryption circuit according to the present invention as a whole
  • reference numeral 20 denotes a host using an encryption / decryption circuit 10.
  • the encryption z decryption circuit 10 in this example is a case in which re-encryption of ciphertext data can be executed at high speed.
  • the memory 23 of the host computer 20 stores the re-encrypted ciphertext data, the key data for decrypting the ciphertext data into plaintext data, and the plaintext data into ciphertext data again.
  • Another key data for encryption is prepared. For example, one block of the original ciphertext data is 128 bits, and each key data for encryption and decryption is also 128 bits.
  • the encryption / decryption circuit 10 is provided with two modes.
  • a round key for decryption is formed from key data for decryption and stored in a memory.
  • round key data for encryption is formed from the key data for encryption and stored in memory.
  • decryption of ciphertext data into plaintext data using round key data stored in the memory in the first mode and re-encryption of the plaintext data are performed in one block. Are executed alternately.
  • the encryption / decryption circuit 10 has an encryption / decryption circuit 11 and a key scheduling circuit 12.
  • the encryption / decryption circuit 11 decrypts one block of ciphertext data into plaintext data using round key data for decryption, and converts one block of plaintext data into a round key for encryption. And encrypting the data into ciphertext data.
  • the key scheduling circuit 12 creates round key data for decryption from the key data for decryption, and creates round key data for encryption from the key data for encryption.
  • the encryption / decryption circuit 11 and the key scheduling circuit 12 are connected to an internal bus 19 of the block signal Z decryption circuit 10, and the bus 19 is connected to a host computer 20.
  • the register 15 is connected to the bus 19, and the mode flag MFLG is prepared in the register 15.
  • the mode flag MFLG is set by the computer 20 and supplied to the encryption Z decryption circuit 11 and the key scheduling circuit 12 as control signals for their operations. 1 and the key scheduling circuit 1 2
  • the encryption / decryption circuit 10 has a bank memory 13 and a register 14.
  • the link memory 13 has two banks # 0 and # 1, and stores the round key data for encryption and decryption formed by the key scheduling circuit 12 in banks # 0 and # These are stored in 1 respectively.
  • a switching flag BNKF is prepared in the register 15, and the switching flag BNKF is set by the computer 20 and supplied to the bank memory 13 as a bank switching control signal.
  • the encryption / decryption circuit 10 is provided with a memory control circuit 16.
  • the memory control circuit 16 controls writing / reading of round key data to / from the punctured memory 13 and its address. You.
  • the output of the bank memory 13 is temporarily stored in the register 14 and then supplied to the encryption / decryption circuit 11 as round key data.
  • the switching flag BNKF of the register 15 is supplied to the encryption Z decryption circuit 11 as a control signal for switching between the encryption processing and the decryption processing, and the encryption Z decryption circuit 11
  • step 101 of flow chart 100 If the ciphertext data is to be re-encrypted, the process starts at step 101 of flow chart 100, and then, as shown as step 102, the flag MFL of register 15 is set by computer 20 as shown in step 102.
  • G, BNKF the flag MFL of register 15 is set by computer 20 as shown in step 102.
  • the operation of the key scheduling circuit 12 is enabled by the mode flag MFL G, the operation of the encryption / decryption circuit 11 is disabled, and the switching flag BNKF enables bank # 0 and disables bank # 1. Is done.
  • step 105 the round key data formed in step 104 is transferred to the bank memory 13 by the memory control circuit 16, and in this case, the bank memory is 13 is written to bank # 0 because bank # 0 is valid.
  • round key data for decryption is prepared in bank # 0 of bank memory 13 and round key data for re-encryption is prepared in bank # 1.
  • step 111 the mode flag MFL G power S "1" level of the register 15 is set to the "1" level.
  • step 1 1 2 the switch flag BNKF is set to the “0” level, bank # 0 is enabled, bank # 1 is disabled, and the encryption Z decryption circuit 11 decrypts. It is set to execute processing.
  • step 115 the block of plaintext data decrypted in step 115 is sent back to the memory 23 of the computer 20, as shown as step 116, followed by the memory, as shown in step 117. It is determined whether or not the processing of all the ciphertext data in step 23 has been completed. In this case, since the processing has not been completed, the flow of processing proceeds from step 117 to step 118.
  • step 118 the switching flag BNKF is checked.
  • BNKF "0" in step 112
  • the flow of processing proceeds from step 11.8 to step 119.
  • This step 1 1 At 9, the switching flag BNKF of the register 15 is set to the "1" level, and then the processing flow returns to step 113.
  • step 1 1 3 1 1 6 is repeated again, but in this case, since BNKF is "1", bank # 1 is valid in bank memory 13 and the round key data for decoding is extracted.
  • the data is supplied to the encryption / decryption circuit 11 (step 113).
  • the second block of the ciphertext data in the memory 23 is decrypted into plaintext data and the encrypted data Will be re-encrypted on a block-by-block basis.
  • the decryption to the plaintext data and the re-encryption from the plaintext data to the encrypted data are performed by the decryption prepared in the bank # 0 # 1 of the bank memory 13 in step 101. It is performed using the round key data and the round key data for encryption.
  • the processing flow proceeds from step 117 to step 121, and the processing of the flowchart 100 ends.
  • the ciphertext data prepared in the memory 23 is re-encrypted.
  • the re-encryption requires round key data for decryption and round key data for encryption.
  • the round key data is punctured # 0, # 1 of the bank memory 13.
  • the key scheduling need only be performed once for decryption and for re-encryption, respectively, so that the time required for re-encryption of ciphertext data can be significantly reduced. And overall speed can be improved.
  • FIG. 3 shows an embodiment in which the present invention is applied to a CD-RZRW recording / reproducing apparatus.
  • reference numeral 31 indicates a signal source of an audio signal, for example, a microphone 31, and reference numeral 32 indicates an output destination of an audio signal, for example, a speaker 32, which is a micro computer which will be described later through an audio interface circuit 33. It is connected to the system bus 49 in the evening. Further, a disk drive device 35 is connected to the system bus 49 through a disk interface circuit 34, and a CD-R (Compact Disc Recordable) or a CD-RW (Compact Disc Rewri table) is connected to the drive device 35. ), Etc. Disc 36 is inserted.
  • CD-R Compact Disc Recordable
  • CD-RW Compact Disc Rewri table
  • the microcomputer 40 corresponds to the computer 20 in (1)-(1)-(1) and constitutes a system control circuit for controlling the operation of the entire recording / reproducing apparatus.
  • This microcomputer 40 has a CPU (Central Processing Unit) 40 1, a ROM (Read Only Memory) 42 in which various programs and data are written, and a RAM (Random Access Memory) 43 for a work area, which are connected to a system bus 49. Further, the symbol / decoding circuit 10 described in (1) 1-1-2 is connected to the system bus 49 via the internal bus 19. Note that a part of the address area of the RAM 43 is used as the memory 23.
  • USB Universal Serial Bus
  • the audio signal from the microphone 31 is supplied to the interface circuit 33 to be converted into digital audio data by AZD (Analog to Digital), and this digital audio data is The data is supplied to the disk interface circuit 34 through the system bus 49, and is subjected to error correction encoding processing and recording EFM (Eight to Fourteen Modulation) modulation processing. Then, the signal on which the encoding process and the modulation process have been performed is supplied to the disk drive device 35 and recorded on the disk 36.
  • AZD Analog to Digital
  • a signal is reproduced from the disk 36 by the drive unit 35, and the reproduced signal is supplied to the disk interface circuit 34 to be complementary to that at the time of recording. , Ie, EFM demodulation and error correction decoding, and the original digital audio data is extracted.
  • the digital audio signal is supplied to an interface circuit 33 via a system bus 49 and is converted into an analog audio signal by D / A (Digital to Analog). Supplied to 2.
  • the audio signal from the microphone 31 is supplied to the interface circuit 33 and converted into AZD digital audio data. Is buffered once in the RAM 43 and then supplied to the encryption Z decryption circuit 10. In this way, the digital audio data of RAM 43 is block-encrypted by the encryption Z decryption circuit 10 into ciphertext data, for example, every 2K (1024) bytes as described in 1-1 to 1-2.
  • the ciphertext data of the RAM 43 is supplied to a disk interface circuit 34 where encoding processing for error correction and EFM modulation processing for recording are performed. 5 and recorded on disk 36.
  • the signal When decoding and playing back the audio signal recorded on the disc 36, the signal is reproduced from the disc 36 by the drive unit 35, When this reproduced signal is supplied to the disk interface circuit 3, the original encrypted data is decoded and taken out. Then, the encrypted data is temporarily buffered in the RAM 43 and then supplied to the encryption / decryption circuit 10 in units of 2 Kbytes, for example, as described in 1-1-2. Is block-decoded into digital audio data.
  • the decoded digital audio data is supplied from the RAM 43 to the interface circuit 33 to be converted to the original analog audio signal by DZA conversion, and the audio signal is supplied to the speaker 32. .
  • the reproduction signal from the disk 36 is decoded into the original ciphertext data by the disk interface circuit 34 and output as in the case of 2-4.
  • the ciphertext data is sequentially written to the RAM 43.
  • the process of the flowchart 100 is executed, and the ciphertext data of the RAM 43 is re-encrypted.
  • the re-encrypted text data is supplied to the personal computer 50 through the USB interface circuit 46. Thereafter, such processing is repeated each time one sector of encrypted data is reproduced from the disk 36.
  • the audio signal encrypted and recorded on the disc 36 is re-encrypted and output to the personal computer 50.
  • the processing of the flowchart 100 is performed as described above. Over Since there is no head, the processing can be executed in real time while playing the disk 36 as described above.
  • the ciphertext data is re-encrypted.
  • the execution is executed in step 102.
  • Set the switching flag MKF to the “0” level or “1” level according to the task to be executed, execute steps 103 to 105, and then execute steps 1 1 1 and 1 1
  • Steps 3 to 11 17 are executed, and the process returns from step 117 to step 113.
  • processing corresponding to encryption or decryption may be executed.
  • the banks of the bank memory 13 are switched for each task, and the steps 103 to 105,
  • Steps 1 1 1 and 1 1 3 to 1 1 7 can be performed.
  • the ciphertext data or the decrypted text data has one key data, but may have a plurality of key data.
  • the encryption / decryption circuit 11 may be a general-purpose block encryption circuit, and the encryption / decryption circuit 11 may have the key scheduling circuit 12 integrated.
  • round key data for encryption or decryption is prepared in advance in each bank of the bank memory.
  • Key scheduling only needs to be performed once.Therefore, overhead can be reduced compared to the case where key scheduling is performed for each block of plaintext data or ciphertext data.
  • the time required for encryption or decryption can be greatly reduced, and the overall speed can be improved.

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Abstract

　キースケジューリングのオーバーヘッドをなくし暗号化あるいは復号化に必要な時間を大幅に短縮することができ、全体としての速度を向上させることができるブロック暗号化方法である｡暗号化用あるいは復号化用のキーデータからラウンドキーデータを形成するキースケジューリング回路（１２）と、このキースケジューリング回路（１２）により形成されたラウンドキーデータを所定のバンクに保存するバンクメモリ（１３）とを設ける。バンクに保存されたラウンドキーデータと、平文データあるいは暗号文データとが１ブロック分ずつ供給されて平文データあるいは暗号文データの暗号化処理あるいは復号化処理を実行する暗号化／復号化回路（１１）を設ける。暗号化／復号化回路（１１）から暗号化処理あるいは復号化処理の結果を取り出す。

Description

明細書 ブロック暗号化方法およびブロック喑号 Z復号回路 技術分野
この発明は、 プロック暗号化方法およびブロック暗号/復号回路に関 する。 背景技術
平文データを暗号化する暗号回路の 1つとして、 AE S (Advanced Encryption Standard) 方式のブロック暗号回路がある。 この AE S ブロック喑号回路は、 平文データを例えば 128ビッ卜ごとに 1プロッ クとし、 その 1ブロックごとにラウンドキーデータにより暗号化を行う ように構成されている。 なお、 このとき、 ラウンドキ一データは、 暗号 化用のキ一データからキースケジューリングにより形成される （例えば、 「AES 概説」 、 [online] 、 2 0 0 2年 6月 1 1日、 名古屋工業大学 電気情報工学科岩田研究室、 [ 2 0 0 2年 1 0月 8日検索] 、 インター ネッ卜 〔UR L (Uniform Resource Locator) ：
http://mars. elcom. nitech. ac. jp/security/aes. html〕 参照) 。
したがって、 暗号文データを再暗号化 （もとの暗号文データを、 対応 するラウンドキーデータにより平文データに復号化し、 その平文データ を、 別のラウンドキーデータにより再び暗号文データに暗号化するこ と） する場合には、 以下に示すような処理の流れとなる。
すなわち、 第 4図に示すように、
1 ホストコンピュータ 1に、 もとの暗号文データと、 復号化用のキ —データと、 暗号化用のキーデータとを用意する。 2 ホストコンピュータ 1からキースケジューリング回路 2に、 復号 化用のキーデータを転送してキースケジユーリング処理を行い、 復号化 用のラウンドキーデータを作成する。
3 ホストコンピュータ 1から暗号化/復号化回路 3に暗号文データ の 1ブロックを転送し、 2項で作成したラウンドキーデータにより平文 データに復号化する。
4 ホストコンピュータ 1からキースケジューリング回路 2に、 暗号 化用のキーデータを転送してキースケジユーリング処理を行い、 暗号化 用のラウンドキーデータを作成する。
5 3項で作成された平文データを、 4項で作成したラウンドキーデ 一夕により暗号文データに暗号化する。
6 5項で得られた再暗号文デ一夕をホストコンピュー夕 1に返送す る。
7 2〜 6項の処理を、 もとの暗号文データの 1ブロックごとに繰り 返す。
また、 マルチタスク〇S (Op e r a t i ng Sy s t em) などにおいて、 1つ の暗号回路を 2つのタスクから利用する場合も、 同様にキースケジユー リング処理により各タスクごとにそれぞれのラウンドキーデータを作成 して暗号化処理や復号化処理を行う必要がある。
ところが、 一般に、 キースケジューリング処理は、 暗号化ゃ復号化の 2倍程度の処理時間を必要とするので、 2項や 4項のように、 各ブロッ クごとにキースケジュ一リング処理を実行したり、 マルチタスクにおい て、 各タスクごとにキースケジューリング処理を実行したりすると、 か なりのオーバーへッドになってしまい、 全体として暗号化ゃ復号化の速 度が低下してしまう。
この発明は、 このような問題点を解決しょうとするものである。 発明の開示
この発明においては、 例えば、
復号用のキーデータに基づいて第 1のラウンドキーデ一夕を作成し、 作成された第 1のラウンドキーデータをメモリの第 1の場所に保存し、 暗号化用のキーデータに基づいて第 2のラウンドキーデータを作成し、 作成された第 2のラウンドキーデータをメモリの第 2の場所に保存し、 上記第 1のラウンドキーデータに基づいて、 入力される暗号化データ をブロック単位で平文に復号化し、
上記第 2のラウンドキーデータに基づいて上記平文をプロック単位で 暗号化させる
プロック暗号化方法である。
したが όて、 キ一スケジユーリングによるオーバーへッドがなくなり、 全体として高速となる。 図面の簡単な説明
第 1図は、 この発明の一形態を示す系統図である。
第 2図は、 第 1図の回路の処理の流れを示すフローチャートである。 第 3図は、 この発明の一形態を示す系統図である。
第 4図は、 従来方法における暗号文データを再暗号化する処理の流れ を示す系統図である。 発明を実施するための最良の形態
①ー 1 ブロック暗号 Ζ復号回路 1 0の構成
第 1図において、 符号 1 0は、 この発明によるブロック暗号/復号回 路を全体として示し、 符号 2 0は、 暗号 Ζ復号回路 1 0を使用するホス トコンピュータを示す。 そして、 この例における暗号 z復号回路 1 0は、 暗号文データの再暗号化を高速に実行できるようにした場合である。
このため、 ホストコンピュータ 2 0のメモリ 2 3には、 再暗号化され る暗号文データと、 その暗号文データを平文データに復号化するための キーデータと、 その平文データを再び暗号文データに暗号化するための 別のキーデータとが用意されている。 なお、 例えば、 もとの暗号文デー 夕の 1ブロックは 1 28ビットであり、 暗号化用および復号化用の各キ —データも 1 28ビットである。
そして、 暗号ノ復号回路 1 0には、 2つのモードが用意され、 その第 1のモードでは、 復号化用のキ一データから復号化用のラウンドキーデ 一夕が形成されてメモリに保存されるとともに、 暗号化用のキーデ一夕 から暗号化用のラウンドキーデータが形成されてメモリに保存される。 さらに、 第 2のモードでは、 第 1のモードでメモリに保存されたラウン ドキ一データを使用して暗号文データの平文データへの復号化と、 その 平文データの再暗号化とが、 1ブロックずつ交互に実行される。
すなわち、 暗号 z復号回路 1 0は、 暗号化/復号化回路 1 1と、 キー スケジューリング回路 1 2とを有する。 この場合、 暗号化/復号化回路 1 1は、 暗号文データの 1ブロックを復号化用のラウンドキ一データに より平文データに復号化する処理と、 平文データの 1プロックを暗号化 用のラウンドキーデータにより暗号文データに暗号化する処理とを実行 するものである。 さらに、 キースケジューリング回路 1 2は、 復号化用 のキーデータから復号化用のラウンドキ一データを作成し、 また、 暗号 化用のキーデータから暗号化用のラウンドキ一データを作成するもので ある。 そして、 これら暗号化 復号化回路 1 1およびキースケジューリング 回路 1 2は、 プロック喑号 Z復号回路 1 0の内部バス 1 9に接続され、 このバス 1 9はホストコンピュータ 2 0に接続される。
さらに、 暗号/復号回路 1 0において、 バス 1 9にレジスタ 1 5が接 続され、 このレジス夕 1 5にモードフラグ MFLGが用意される。 このモ ードフラグ MFLGは、 コンピュータ 2 0により設定されるとともに、 暗 号化 Z復号化回路 1 1およびキースケジユーリング回路 1 2にそれらの 動作の制御信号として供給され、 暗号化ノ復号化回路 1 1およびキ一ス ケジユーリング回路 1 2は、
MFLG= " 0" のとき、 暗号化 Z復号化回路 1 1の動作を禁止、 か つ、 キースケジューリング回路 1 2の動作を許可
MFLG= " 1 " のとき、 暗号化ノ復号化回路 1 1の動作を許可、 か つ、 キースケジュ一リング回路 1 2の動作を禁止のように制御される。 また、 暗号/復号回路 1 0は、 バンクメモリ 1 3と、 レジスタ 1 4と を有する。 この場合、 ノ'ンクメモリ 1 3は、 2つのバンク # 0、 # 1を 有し、 キースケジューリング回路 1 2の形成した暗号化用および復号化 用のラウンドキーデ一夕を、 バンク # 0および # 1にそれぞれ保存する ものである。 このため、 レジスタ 1 5に切り換えフラグ BNKFが用意さ れ、 この切り換えフラグ BNKFが、 コンピュータ 2 0により設定される とともに、 バンクメモリ 1 3にバンク切り換えの制御信号として供給さ れ、 バンクメモリ 1 3は、
BNKF= " 0 " のとき、 バンク # 0が有効、 かつ、 バンク # 1が無 効
BNKF= " 1 " のとき、 バンク # 0が無効、 かつ、 バンク # 1が有 効のように制御される。 さらに、 暗号/復号回路 1 0には、 メモリコントロール回路 1 6が設 けられ、 このメモリコントロール回路 1 6により、 パンクメモリ 1 3に 対するラウンドキーデータの書き込み ·読み出しおよびそのァドレスな どが制御される。
そして、 このバンクメモリ 1 3の出力がレジスタ 1 4にいつたん保持 されてから暗号化/復号化回路 1 1にラウンドキ一データとして供給さ れる。
さらに、 レジスタ 1 5の切り換えフラグ BNKFが、 暗号化 Z復号化回 路 1 1に、 暗号化処理と復号化処理の切り換え制御信号として供給され、 暗号化 Z復号化回路 1 1は、
BNKF = " 0 " のとき、 復号化処理
BNKF = " 1 " のとき、 暗号化処理を実行するように制御される。 そして、 暗号ノ復号回路 1 0は、 ホストコンピュータ 2 0に用意され ている暗号文データを再暗号化処理するとき、 例えば第 2図のフローチ ャ一卜 1 0 0に示すような流れで、 その処理を実行するものである。 こ れを以下に説明する。
①ー 2 ブロック暗号 Z復号回路 1 0による再暗号化処理
暗号文データを再暗号化する場合には、 処理はフローチヤ一ト 1 0 0 のステツプ 1 0 1からスタートし、 次にステップ 1 0 2として示すよう に、 コンピュータ 2 0によりレジスタ 1 5のフラグ MFL G、 BNKFは
" 0 " レベルにセットされる。 したがって、 モードフラグ MFL Gにより キースケジューリング回路 1 2の動作は許可、 暗号化/復号化回路 1 1 の動作は禁止とされるとともに、 切り換えフラグ BNKFによりバンク # 0が有効、 バンク # 1が無効とされる。
次に、 コンピュータ 2 0は、 モードフラグ MFL Gを " 0 " レベルにセ ットしているので、 ステップ 1 0 3として示すように、 コンピュータ 2 0は、 メモリ 2 3に用意されているキーデ一夕のうち、 復号化用のキー データをキースケジューリング回路 1 2に転送する。 続いて、 ステップ 1 0 4として示すように、 キースケジューリング回路 1 2において、 ス テツプ 1 0 3により転送されたキーデータからラウンドキーデータが形 成される。 今の場合は、 BNKF= " 0 " なので、 復号用のラウンドキー データが形成される。
そして、 ステップ 1 0 5として示すように、 ステップ 1 0 4で形成さ れたラウンドキ一データが、 メモリコントロール回路 1 6によりバンク メモリ 1 3に転送され、 今の場合、 ステップ 1 0 2によりバンクメモリ 1 3はバンク # 0が有効とされているので、 バンク # 0に書き込まれる。 続いて、 ステップ 1 0 6として示すように、 切り換えフラグ BNKFのレ ベルが判別され、 今の場合、 BNKF= " 0 " なので、 処理の流れはステ ップ 1 0 6からステップ 1 0 7に進み、 このステップ 1 0 7において、 レジスタ 1 5の切り換えフラグ BNKFは、 コンピュータ 2 0により
" 1 " レベルにセットされ、 その後、 処理の流れはステップ 1 0 3に戻 る。
したがって、 以後、 BNKF= " 1 " に対応して、 メモリ 2 3のキ一デ 一夕のうち、 暗号化用のキーデータがキースケジューリング回路 1 2に 転送され （ステップ 1 0 3 ) 、 このキ一データから暗号化用のラウンド キーデータが形成され （ステップ 1 0 4) 、 このラウンドキ一デ一夕が バンクメモリ 1 3のバンク # 1に書き込まれる （ステップ 1 0 5 ) 。 そ して、 ステップ 1 0 6において、 BNKF= " 1 " なので、 処理の流れは ステップ 1 0 6からステップ 1 1 1に進む。 このとき、 バンクメモリ 1 3のバンク # 0には復号用化のラウンドキーデータが用意され、 # 1に は再暗号化用のラウンドキーデータが用意されていることになる。 そして、 ステップ 1 1 1において、 レジス夕 1 5のモードフラグ MFL G力 S " 1 " レベルにセットされ、 したがって、 モードフラグ MFL G によりキースケジューリング回路 1 2の動作は禁止、 暗号化/復号化回 路 1 1の動作は許可とされる。 次にステップ 1 1 2として示すように、 切り換えフラグ BNKF が " 0 " レベルにセットされてバンク # 0が有効、 バンク # 1が無効とされるとともに、 暗号化 Z復号化回路 1 1は復号化 処理を実行するように設定される。
続いて、 ステップ 1 1 3として示すように、 バンク # 0、 # 1のうち、 有効とされているバンクのラウンドキーデータ、 今の場合、 バンク # 0 のラウンドキーデータがレジスタ 1 4を通じて暗号化 Z復号化回路 1 1 に供給される。 さらに、 ステップ 1 1 4として示すように、 コンピュー 夕 2 0のメモリ 2 3に用意されている暗号文データのうち、 第 n番目の ブロック、 今の場合、 第 1番目のブロックが暗号化 Z復号化回路 1 1に 転送される。 したがって、 このとき、 BNKF = " 0 " なので、 ステップ 1 1 5として示すように、 暗号化/復号化回路 1 1において、 ステップ 1 1 3で供給されたラウンドキーデータによりステップ 1 1 4で転送さ れた暗号文デ一夕のブロックが平文データに復号化される。
次に、 ステップ 1 1 6として示すように、 ステップ 1 1 5により復号 化された平文データのブロックがコンピュータ 2 0のメモリ 2 3に返送 され、 続いて、 ステップ 1 1 7として示すように、 メモリ 2 3のすベて の暗号文データの処理を終了したかどうかが判別され、 今の場合、 終了 していないので、 処理の流れはステップ 1 1 7からステップ 1 1 8に進 む。
そして、 ステップ 1 1 8においては、 切り換えフラグ BNKFがチエツ クされ、 今の場合、 ステップ 1 1 2により BNKF = " 0 " なので、 処理 の流れはステップ 1 1 .8からステップ 1 1 9に進み、 このステップ 1 1 9において、 レジス夕 1 5の切り換えフラグ BNKFは " 1 " レベルにセ ットされ、 その後、 処理の流れはステップ 1 1 3に戻る。
したがって、 再びステップ 1 1 3 1 1 6が繰り返されるが、 今の場 合、 BNKF " 1 " なので、 バンクメモリ 1 3はバンク # 1が有効であ り、 復号用のラウンドキ一データが取り出されて暗号化/復号化回路 1 1に供給される （ステップ 1 1 3 ) 。 また、 コンピュータ 2 0のメモリ 2 3からは直前にステップ 1 1 5で復号化された平文データのブロック が暗号化 Z復号化回路 1 1に供給される （ステップ 1 1 4 ) 。 そして、 BNKF = " 1 " なので、 暗号化ノ復号化回路 1 1においては、 暗号化が 実行される （ステップ 1 1 5 ) 。 したがって、 もとの暗号文データの第 1のブロックが再暗号化されたことになり、 この再暗号化された暗号文 データのプロックがコンピュータ 2 0に返送されてメモリ 2 3に書き込 まれる （ステツプ 1 1 6 )
そして、 今の場合、 まだ、 1ブロックしか再暗号化がされていないの で、 処理の流れはステップ 1 1 7からステップ 1 1 8に進むが、 BNKF = " 1 " なので、 処理の流れはステップ 1 1 8からステップ 1 1 2に戻 る。
したがって、 以後、 ステップ 1 1 1 1 1 9により、 上述のように、 メモリ 2 3の暗号文データの第 2番目のブロックに対して、 平文データ への復号化および平文デ一夕から暗号分データへの再暗号化が、 ブロッ ク単位で実行されることになる。 また、 そのとき、 平文データへの復号 化および平文データから暗号分データへの再暗号化は、 ステップ 1 0 1 1 0 5によりバンクメモリ 1 3のバンク # 0 # 1に用意された復号 化用のラウンドキーデ一夕および暗号化用のラウンドキーデータを使用 して実行される。 そして、 メモリ 2 3のすベての暗号文データが再暗号化されると、 処 理の流れはステップ 1 1 7からステップ 1 2 1に進み、 フローチヤ一ト 1 0 0の処理を終了する。
こうして、 メモリ 2 3に用意された暗号文データは再暗号化される。 そして、 この場合、 その再暗号化には、 復号化用のラウンドキーデータ および暗号化用のラウンドキ一データが必要であるが、 そのラウンドキ —データは、 バンクメモリ 1 3のパンク # 0、 # 1にあらかじめ用意す るので、 キースケジユーリングは復号化用および再暗号化用にそれぞれ 1回実行するだけでよく、 したがって、 暗号文データの再暗号化に必要 な時間を大幅に短縮することができ、 全体としての速度を向上させるこ とができる。
② 記録再生装置
第 3図は、 この発明を CD— RZRW記録再生装置に適用した場合の 一形態を示す。
すなわち、 符号 3 1はオーディオ信号の信号源、 例えばマイクロフォ ン 3 1、 符号 3 2はオーディォ信号の出力先、 例えばスピーカ 3 2を示 し、 これらはオーディオインターフェイス回路 3 3を通じて後述するマ ィクロコンピュ一夕 4 0のシステムバス 4 9に接続される。 さらに、 こ のシステムバス 4 9には、 ディスクインターフェイス回路 3 4を通じて ディスクドライブ装置 3 5が接続され、 このドライブ装置 3 5に、 CD 一 R (Compact Disc Recordable) あるいは CD— RW (Compact Disc Rewri table) などのディスク 3 6がセッドされる。
そして、 マイクロコンピュータ 4 0は、 ①一 1〜①一 2におけるコン ピュー夕 2 0に対応するとともに、 この記録再生装置全体の動作を制御 するシステムコントロール回路を構成するものである。 そして、 このマ ィクロコンピュー夕 4 0は、 C P U (Central Processing Uni t) 4 1、 各種のプログラムおよびデータの書き込まれた ROM (Read Only Memory) 4 2、 ワークエリア用の RAM (Random Access Memory) 4 3を有し、 これらがシステムバス 4 9に接続される。 さらに、 ①一 1 〜①— 2において説明した喑号/復号回路 1 0が、 その内部バス 1 9を 通じてシステムバス 4 9に接続される。 なお、 RAM4 3は、 その一部 のアドレスエリアがメモリ 2 3として使用される。
さらに、 ユーザイン夕一フェイスとして、 各種の操作キ一 44および ディスプレイ、 例えば L CD (Liquid Crystal Display) 4 5もシ ステムバス 4 9に接続される。 また、 システムバス 4 9には、 外部イン ターフェイスとして U S B (Universal Serial Bus) インタ一フェイ ス回路 4 6が接続され、 この U S Bインターフェイス回路 4 6に、 外部 機器として例えばパーソナルコンピュータ 5 0が接続される。
そして、 記録時および再生時には、 暗号化処理あるいは復号化処理の 有無に対応して以下のような処理が実行される。
②一 1 通常の記録
暗号化を必要としない記録時には、 マイクロフォン 3 1からのオーデ ィォ信号がィンターフェイス回路 3 3に供給されてデジタルオーディォ データに AZD (Analog to Digital) 変換され、 このデジタルォ一 ディォデータが、 システムバス 4 9を通じてディスクインターフェイス 回路 3 4に供給されてエラ一訂正用のエンコード処理および記録用の E FM (Eight to Fourteen Modulation) 変調処理が行われる。 そし て、 このエンコード処理および変調処理の行われた信号が、 ディスクド ライブ装置 3 5に供給され、 ディスク 3 6に記録される。
②ー 2 通常の再生
ドライブ装置 3 5によりディスク 3 6から信号が再生され、 この再生 信号がディスクインターフェイス回路 3 4に供給されて記録時とは相補 の処理、 すなわち、 E FM復調処理およびエラー訂正用のデコード処理 が行われ、 もとのデジタルオーディオデータが取り出される。 そして、 このデジタルォ一ディォデ一夕が、 システムバス 4 9を通じてィン夕一 フェイス回路 3 3に供給されてアナログのオーディォ信号に D/ A (Digital to Analog) 変換され、 このオーディオ信号がスピーカ 3 2に供給される。
なお、 デジタルオーディォデータ以外のデジタルデータをディスク 3 6に対して記録あるいは再生する場合には、 そのためのエンコード処理 やデコード処理などが必要となるが、 それらの処理もディスクインター フェイス回路 3 4において実行される。
②— 3 オーディォ信号の暗号化および記録
オーディオ信号を暗号化してディスク 3 6に記録する場合には、 マイ クロフオン 3 1からのオーディオ信号がインターフェイス回路 3 3に供 給されてデジタルオーディォデータに AZD変換され、 このデジタルォ —ディォデ一夕が R AM4 3にいったんバッファリングされてから暗号 Z復号回路 1 0に供給される。 こうして、 R AM4 3のデジタルオーデ ィォデータは、 暗号 Z復号回路 1 0により例えば 2 K (1024) バイト ごとに①一 1〜①ー 2において説明したように暗号文データにプロック 暗号化される。
そして、 この R AM4 3の暗号文デ一夕が、 ディスクインタ一フェイ ス回路 3 4に供給されてエラー訂正用のエンコード処理および記録用の E FM変調処理が行われ、 その後、 ディスクドライブ装置 3 5に供給さ れ、 ディスク 3 6に記録される。
② _ 4 オーディオ信号の再生および復号化 '
ディスク 3 6に記録されているオーディォ信号を復号化して再生する 場合には、 ドライブ装置 3 5によりディスク 3 6から信号が再生され、 この再生信号がディスクインターフェイス回路 3 に供給されてもとの 暗号データがデコードされて取り出される。 そして、 この暗号デ一夕が、 R A M 4 3にいつたんバッファリングされてから例えば 2 Kバイトずつ 暗号/復号回路 1 0に供給され、 ①ー 1〜①ー 2において説明したよう に、 もとのデジタルオーディオデータにブロック復号化される。
そして、 この復号化されたデジタルオーディオデータが、 R A M 4 3 からインタ一フェイス回路 3 3に供給されてもとのアナログのオーディ ォ信号に D Z A変換され、 このオーディォ信号がスピーカ 3 2に供給さ れる。
②ー 5 オーディオ信号の再暗号化
これは、 ディスク 3 6に暗号化されて記録されているオーディォ信号 を再暗号化し、 その再暗号化したデジタルォ一ディォデータを例えばパ 一ソナルコンピュータ 5 0に出力する場合である。
すなわち、 ディスク 3 6の再生が開始されると、 ②ー 4と同様、 ディ スク 3 6からの再生信号が、 ディスクインターフェイス回路 3 4により もとの暗号文データにデコードされて出力されるが、 その暗号文データ が R A M 4 3に順次書き込まれていく。 そして、 ディスク 3 6の例えば 1セクタ分の暗号文データが R A M 4 3に書き込まれると、 フローチヤ ート 1 0 0の処理が実行されて R A M 4 3の暗号文デ一タは再暗号化さ れ、 この再暗号文デ一夕が U S Bインタ一フェイス回路 4 6を通じてパ 一ソナルコンピュータ 5 0が供給される。 そして、 以後、 このような処 理が、 ディスク 3 6から 1セクタ分の暗号文データが再生されるごとに 繰り返される。
こうして、 ディスク 3 6に暗号化されて記録されているオーディォ信 号は再暗号化されてパーソナルコンピュータ 5 0に出力されるが、 この 場合、 フローチャート 1 0 0の処理は、 上述のように再暗号化をオーバ 一へッドがないので、 上記のようにディスク 3 6を再生しながらリアル タイムで処理を実行することができる。
③ その他
上述においては、 暗号文データを再暗号化する場合であるが、 マルチ タスク O Sなどにおいて、 1つの暗号 Z復号回路 1 0を 2つのタスクか ら利用する場合には、 ステップ 1 0 2において、 実行するタスクに対応 して切り換えフラグ MKFを " 0 " レベルあるいは " 1 " レベルにセッ トしてステップ 1 0 3〜 1 0 5を実行し、 続いてステップ 1 1 1、 1 1
3〜 1 1 7を実行し、 ステップ 1 1 7からステップ 1 1 3に戻るととも に、 それらのステップにおいて、 暗号化あるいは復号化に対応した処理 を実行すればよい。 さらに、 3つ以上のタスクの場合も同様に、 タスク ごとにバンクメモリ 1 3のバンクを切り換えてステツプ 1 0 3〜 1 0 5、
1 1 1、 1 1 3〜 1 1 7を実行すればよい。
また、 上述においては、 暗号文データあるいは復号文データが 1つの キ一データを持つ場合であるが、 複数のキーデータを持ってもよい。 さ らに、 暗号化 復号化回路 1 1は汎用のブロック暗号化回路であっても よく、 暗号化ノ復号化回路 1 1にキースケジユーリング回路 1 2がー体 化されていてもよい。
この発明によれば、 1つの暗号 Z復号回路により複数の暗号化処理あ るいは復号化処理を実行するとき、 暗号化用あるいは復号化用のラウン ドキ—データをバンクメモリの各バンクにあらかじめ用意しているので、 キースケジューリングは 1回実行するだけでよく、 したがって、 平文デ 一夕あるいは暗号文データのブロックごとにキースケジュ一リングを実 行する場合に比べ、 オーバーヘッドをなくすことができるので、 暗号化 あるいは復号化に必要な時間を大幅に短縮することができ、 全体として の速度を向上させることができる。

Claims

請求の範囲
1 . 復号用のキーデータに基づいて第 1のラウンドキーデ一夕を作成 し、
作成された第 1のラウンドキーデータをメモリの第 1の場所に保存し、 暗号化用のキーデータに基づいて第 2のラウンドキーデータを作成し、 作成された第 2のラウンドキ一データを上記メモリの第 2の場所に保 存し、
上記第 1のラウンドキ一データに基づいて入力される暗号化データを ブロック単位で平文に復号化し、
上記第 2のラウンドキ一デ一夕に基づいて上記平文をブロック単位で 暗号化させる
ブロック暗号化方法。
2 . 上記復号化と上記暗号化とを 1 ブロックごとに繰り返すことを特 徴とする請求の範囲第 1項記載のブロック暗号化方法。
3 . 復号用のキ一デ一タに基づいて第 1のラウンドキーデータを作成 するとともに、 暗号化用のキーデータに基づいて第 2のラウンドキーデ —夕を作成するキースケジュ一リング回路と、
上記第 1のラウンドキーデータを第 1の塲所に保存し、 上記第 2のラ ゥンドキーデータを第 2の場所に保存するメモリと、
上記第 1のラウンドキーデ一夕に基づいて入力される暗号化データを ブロック単位で平文に復号化し、 上記第 2のラウンドキーデータに基づ いて上記平文をブロック単位で暗号化させる暗号化 復号化回路と からなるブロック暗号/復号回路。
4 . 上記暗号化/復号化回路は、 上記復号化と上記暗号化とを 1 プロ ックごとに繰り返すことを特徴とする請求の範囲第 3項記載のブロック 暗号 復号回路。
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