WO2004077441A1 - 半導体記憶装置 - Google Patents

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WO2004077441A1
WO2004077441A1 PCT/JP2003/002210 JP0302210W WO2004077441A1 WO 2004077441 A1 WO2004077441 A1 WO 2004077441A1 JP 0302210 W JP0302210 W JP 0302210W WO 2004077441 A1 WO2004077441 A1 WO 2004077441A1
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clamp
clamp circuit
line
semiconductor memory
bit line
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PCT/JP2003/002210
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English (en)
French (fr)
Inventor
Hideaki Suzuki
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • the present invention relates to a semiconductor memory device, and is particularly suitable for use in a ferroelectric memory using a ferroelectric capacitor in a memory cell.
  • Volatile memory such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory)
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • EPOM Erasable and Programmable Read Only Memory
  • Flash memory etc. are already widely used, but all of them require a lot of time to write and read data. Its use was limited for use as a possible memory.
  • a ferroelectric memory using a ferroelectric for a memory cell can read and write data at the same speed as a conventional SRAM, and has the non-volatility of stored data.
  • the memory cell of a ferroelectric memory has a structure similar to that of DRAM, and uses a ferroelectric (ferroelectric capacitor) for the capacitor part for holding data. Specifically, one electrode of the ferroelectric capacitor is connected to a bit line via a MOS transistor having a gate connected to a lead line, and the other electrode is connected to a plate line.
  • FIG. 17 is a diagram showing a hysteresis characteristic of the ferroelectric capacitor.
  • the horizontal axis represents the voltage applied to the ferroelectric capacitor (hereinafter, also simply referred to as “applied voltage”). The case where the electrode potential on the plate line side is higher than the electrode potential on the bit line side is defined as positive ( The same applies to the following).
  • the vertical axis represents the amount of polarization electric charge, and the difference between the start point and the end point when moving on the hysteresis curve with a change in applied voltage is the amount of electric charge supplied from the ferroelectric capacitor.
  • a predetermined voltage is applied to the ferroelectric capacitor based on the characteristics of the ferroelectric shown in FIG. 17 to write and read data to and from the memory cell.
  • the potential of the bit line is set to + VDD and the potential of the plate line is set to 0 V. Is applied.
  • the voltage of + VDD is applied to the ferroelectric capacitor by setting the potential of the bit line to 0 V and the potential of the plate line to + VDD.
  • the bit line is set to 0 V, then to a high impedance (floating) state, and the potential of the plate line is set to + VDD.
  • a method of applying a voltage to a ferroelectric capacitor in a side direction is generally used.
  • data read from a memory cell appears on a bit line as a certain level of potential, and is amplified and output by a sense amplifier or the like.
  • the potential appearing on the bit line according to the read data will be described with reference to FIG.
  • the horizontal axis is the voltage applied to the ferroelectric capacitor, and the vertical axis is the polarization charge.
  • the potential appearing on the bit line during the read operation is obtained as a result of dividing the charge supplied from the ferroelectric capacitor according to the ratio between the bit line capacitance and the ferroelectric capacitor capacitance.
  • the "1" data has a larger amount of charge supplied from the ferroelectric capacitor, and the potential change of the bit line is larger.
  • points P 5 and P 6 on the hysteresis tune are operation points when reading “1” and “0” data, respectively, and the voltage values corresponding to points P 5 and P 6 The difference is the data margin (sense margin) DMC between "1" data and "0" data.
  • the point P5 is a line (load curve) in which the capacitance of the bit line is the load capacitance with respect to the point P7 corresponding to the polarization charge amount at the point P1 and the voltage applied to the plate line + VDD, and the reference point P7. , The intersection with the hysteresis curve.
  • point P 6 is a line LC 2 with the capacitance of the bit line as the load capacitance with respect to the point P 8 corresponding to the amount of polarization charge at point P 3 and the voltage + VDD applied to the plate line + VDD. , The intersection with the hysteresis curve.
  • the voltage applied to the ferroelectric capacitor in the data read operation ⁇ the potential appearing on the bit line depends on the capacity of the bit line and the capacity of the ferroelectric capacitor. And the amount of charge supplied from the ferroelectric capacitor.
  • the memory cell configuration in ferroelectric memory has a low degree of freedom, and the number of bit lines determined by design specifications, that is, the number of memory cells connected to one bit line,
  • the ratio of the capacitance of the ferroelectric capacitor did not become an appropriate ratio.
  • a state in which a sufficient voltage is not applied to the ferroelectric capacitor at the time of reading data occurs, and electric charge from the ferroelectric capacitor is not sufficiently supplied.
  • erroneous data sensing or the like occurred.
  • the polarization charge decreases (deteriorates) as the number of rewrites increases, and the data margin decreases. Therefore, in the conventional ferroelectric memory, if the ratio between the capacitance of the bit line and the capacitance of the ferroelectric capacitor is not appropriate, the data magazine tends to be small, and the device lifetime tends to be short.
  • the amount of charge supplied from the ferroelectric capacitor depends on the voltage applied to the ferroelectric capacitor. Dependent. Therefore, when reading data from a memory cell, it is preferable to apply as large a voltage as possible to the ferroelectric capacitor.
  • the capacitance of the bit line must be increased.
  • a dummy capacitor is added to the bit line to increase the bit line capacity, a sufficiently large voltage is applied to the ferroelectric capacitor at the time of reading, and the amount of charge supplied from the ferroelectric capacitor increases. Increase the potential of the bit line because the capacity of the bit line is also large
  • Patent Document 1 if a dummy capacitor is added to the bit line, the capacity of the dummy capacitor is also charged and discharged when the potential of the bit line is amplified by the sense amplifier and when data is written to the memory cell by the write amplifier. The power increases.
  • a semiconductor memory device is provided at a crossing of a set of a plurality of word lines and plate lines, a plurality of bit lines, and the set of a pad line and a plate line and the bit line.
  • a memory cell having a dielectric capacitor; and a clamp circuit, wherein the bit line is connected to a node to which a reference potential is supplied via the clamp circuit.
  • the charge supplied to the bit line from the ferroelectric capacitor is extracted by the clamp circuit, and the capacity of the bit line is reduced in a pseudo manner. growing.
  • a higher voltage is applied to the ferroelectric capacitor as compared with the prior art, so that charges are efficiently supplied from the ferroelectric capacitor, and the potential change of the bit line according to data can be improved. become.
  • FIG. 1 is a block diagram showing a configuration example of a ferroelectric memory to which the semiconductor memory device according to the first embodiment of the present invention is applied.
  • FIG. 2 is a circuit diagram illustrating an example of a column portion of the ferroelectric memory according to the first embodiment.
  • FIG. 3 is a timing chart showing a data read operation in the ferroelectric memory according to the first embodiment.
  • FIG. 4 is a timing chart showing a data read operation in a conventional ferroelectric memory.
  • FIG. 5A and FIG. 5B are diagrams respectively showing a potential change of a bit line in the ferroelectric memory in the first embodiment and a conventional ferroelectric memory.
  • FIG. 6 is a diagram illustrating a ferroelectric memory according to the first embodiment.
  • FIG. 4 is a diagram illustrating a change in the amount of polarization charge of a dielectric capacitor.
  • FIG. 7 is a circuit diagram showing another example of the column portion of the ferroelectric memory according to the first embodiment.
  • FIG. 8 is a timing chart showing a data read operation in the ferroelectric memory shown in FIG.
  • FIG. 9 is a circuit diagram illustrating an example of a column portion of the ferroelectric memory according to the second embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing another example of the clamp circuit according to the second embodiment.
  • C FIG. 11 is a circuit diagram showing an example of the clamp control signal generation circuit.
  • FIG. 12 is a timing chart showing a data read operation in a ferroelectric memory including the clamp control signal generation circuit shown in FIG.
  • FIG. 13 is a circuit diagram showing another example of the clamp control signal generation circuit.
  • FIG. 14 is a timing chart showing a data read operation in a ferroelectric memory including the clamp control signal generation circuit shown in FIG.
  • FIG. 15A is a circuit diagram showing another example of the clamp control signal generation circuit.
  • FIGS. 15B and 15C are diagrams showing a clamp signal generated by the clamp control signal generation circuit shown in FIG. 15A.
  • FIG. 16 is a circuit diagram illustrating an example of a column portion of the ferroelectric memory according to the third embodiment of the present invention.
  • FIG. 17 is a diagram showing a hysteresis characteristic of the ferroelectric capacitor.
  • FIG. 18 is a diagram showing a change in polarization charge amount of a ferroelectric capacitor in a data read operation in a conventional ferroelectric memory.
  • FIG. 1 is a block diagram showing a configuration example of a ferroelectric memory to which the semiconductor memory device according to the first embodiment of the present invention is applied.
  • the ferroelectric memory according to the first embodiment includes an address decoder data bus for decoding an input address signal. It has a peripheral circuit 10 including an input / output buffer for inputting and outputting data via the interface, control circuits, and the like, and a plurality of memory blocks 11.
  • Punk 1 2_ lambda, 1 2 is response Ji and plate line to the decoding results of the address signal P L-A, the plate line driving circuit 1 for selectively activating the P L_ B 5 one A,
  • column section 13 has two bit lines provided in a direction orthogonal to the word lines WL and the plate lines PL. 1 6 — ,,,,
  • 16- B is a sense amplifier row constituted by the sense amplifiers (S_A) of the respective column sections 13 respectively.
  • the word line WL is shared by all the banks 12 ⁇ — , 12.2 ⁇ in the memory block 11 1 and provided for each memory block 11; the plate lines PL- A and PL ⁇ B are ⁇ Provided every 12- ⁇ and 12- ⁇ .
  • FIG. 2 is a circuit diagram showing an example of the column section 13.
  • a two-transistor / 2-capacitor (where one memory cell (minimum unit of data storage) is composed of two transistors and two ferroelectric capacitors) The case of a 2T / 2C) type memory cell is shown as an example.
  • BLi and ZBLi are bit lines (bit lines BLi and / BLi are complementary data relations), WLj is a word line, PLj is a plate line, and PRC is a precharge signal.
  • Line CL is a column signal line, DBi, DBi are data signal lines connected to the data bus.
  • the PSA and NSA are connected to the sense amplifier 22 to supply a drive voltage to the P-channel MOS transistor (pull-up transistor) and the N-channel MOS transistor (pull-down transistor) of the sense amplifier 22. This is a control signal line.
  • the column section 13 has a plurality of memory cells 21 and a sense amplifier 22 for amplifying a potential between the bit lines BLi and ZBLi.
  • the memory cell 21 and the sense amplifier 22 are connected to two bit lines BLi and / BLi, respectively. Since each memory cell 21 has the same configuration, the configuration will be described below with reference to the memory cell 21 connected to the word line WL1 and the plate line PL1.
  • the memory cell 21 is composed of N channel / transistor MOS transistors MN 1 and MN 2 as two cell transfer circuits and two ferroelectric capacitors C 1 and C 2.
  • the source of the transistor MN1 is connected to the bit line BLi, and the gate is connected to the gate line WL1.
  • One electrode of ferroelectric capacitor C1 is connected to the drain of transistor MN1, and the other electrode is connected to plate line PL1.
  • the source of transistor MN2 is connected to bit line / BLi, and the gate is connected to gate line WL1.
  • One electrode of ferroelectric capacitor C2 is connected to the drain of transistor MN2, and the other electrode is connected to plate line PL1.
  • the memory cell 21 stores one set of data based on the relationship between the sampling data and the combination of the transistor MN1 and the ferroelectric capacitor C1 and the combination of the transistor MN2 and the ferroelectric capacitor C2. I do.
  • M3 and MN4 are N-channel MOS transistors as so-called column gates.
  • the drains of the transistors MN3 and MN4 are connected to bit lines BLi and / BLi, respectively, and the sources are connected to data signal lines DBi and DBi, respectively.
  • the gates of the transistors MN3 and MN4 are connected to the column signal line CL.
  • MN5 and M6 are N-channel MOS transistors, and the drains of the transistors MN5 and MN6 are connected to bit lines BLi and / BLi, respectively.
  • the sources of the transistors MN5 and MN6 are connected to the node to which the reference potential VSS (for example, ground (GND)) is supplied, and the gates of the transistors MN5 and MN6 are connected to the precharge signal line PRC. Connected.
  • VSS for example, ground (GND)
  • Rl and R2 are resistors having the same resistance value.
  • each of the resistors Rl and R2 is connected to the bit lines BLi and / BLi, and the other end is connected to the reference potential VSS.
  • the resistors R 1 and R 2 draw a charge (current) from the bit lines BL i and ZB L i and provide a clamp circuit that operates to bring the potentials of the bit lines BL i and / BL i closer to the reference potential VSS.
  • the resistors R l and R 2 determine the voltage applied to the ferroelectric capacitors C 1 and C 2 due to the rise in the potential of the bit lines BL i and BL i. This is to suppress the decline.
  • the resistors R 1 and R 2 have a large resistance value so as not to excessively draw the charge supplied from the ferroelectric capacitors C 1 and C 2 in the memory cell 21. (lk ⁇ ) is more desirable.
  • the resistors Rl and R2 may be connected to the bit lines BLi and / BLi at arbitrary positions. However, the resistors R1 and R2 on the bit lines BLi and / BLi and the sense amplifier 22 It is preferable that the distance (wiring length) between them is long.
  • the operation of writing data in the ferroelectric memory according to the first embodiment is almost the same as that of the conventional ferroelectric memory, and therefore the description is omitted, and only the operation of reading data will be described.
  • FIG. 3 is a timing chart showing a data read operation in the ferroelectric memory according to the first embodiment.
  • FIG. 3 shows an example of an operation when reading data from the memory cell 21 connected to the word line WL1 and the plate line PL1, and the memory cell 21 stores "1" data. (Ferroelectric capacitor C1, C2 force S "1", "0" data are stored respectively).
  • the reference potential V SS is set to the ground level (GND: 0 V).
  • the potential of the precharge signal line PRC (precharge signal) is activated to a high level (voltage + VDD; hereinafter, referred to as "H").
  • H high level
  • the transistors MN5 and MN6 are turned on (ON), and the bit lines BLi and / BLi And the potentials of the bit lines BL i and ZB L i become the ground level.
  • the potential of the precharge signal line PRC is deactivated to a low level (ground level; hereinafter, referred to as “L”), and the transistors MN 5 and MN 6 are insulated (OFF). ) become.
  • the potential of the word line WL1 is set to "H” to turn on the transistors MN1 and MN2 in the memory cell 21, and then the potential of the plate line PL1 is set to "H”.
  • the potential of the word line WLj and the plate line PLj other than the word line WL1 and the plate line PL1 is "L". is there.
  • a voltage is applied to the ferroelectric capacitors C 1 and C 2 in the memory cell 21 in the direction from the plate line PL 1 to the bit lines BL i and ZB L i, and data is stored from the memory cell 21.
  • the read data is read.
  • the charge corresponding to the data (polarization state) is supplied from the ferroelectric capacitors C 1 and C 2 to the bit lines BL i and / BL i, respectively, and the bit lines BL i and / BL i are charged (charge up).
  • the potential increases (period Tp).
  • the ferroelectric capacitors C 1 and C 2 connected to the bit lines BL i and / BL i respectively store “1” and “0” data (corresponding to Polarization state). Therefore, the amount of charge supplied from ferroelectric capacitor C1 to bit line BLi is greater than the amount of charge supplied from ferroelectric capacitor C2 to bit line ZBLi, and bit line BLi is , The potential rises much higher than the bit line / BL i.
  • the transistors MN 3 and MN 4 are turned on, and the bit line obtained by the amplification by the sense amplifier 22 is obtained.
  • the potentials of BL i and / BL i are transmitted and output to data signal lines DB i and / DB i, respectively. After that, the potential of the column signal line CL becomes "0", and the transistors MN3 and MN4 are turned off.
  • an operation called a restore operation is performed.
  • the data read operation in the ferroelectric memory is a burst read, and the data stored in the memory cell (ferroelectric capacitor) is lost by the read. Therefore, the data is written after the read.
  • the polarization state is inverted. "1”
  • the potential of the bit lines BL i and / BL i is held at the potential at the time of data output, and the potential of the plate line PL 1 is set to " L ".
  • the potentials of the control signal lines PSA and NSA are set to "H” and “L”, respectively, as the sense amplifier signal SAE is set to “L”, and the sense amplifier 22 is deactivated.
  • the potential of the precharge signal line PRC is set to "H”
  • the potentials of the bit lines BLi and / BLi are set to the ground level
  • the potential of the word line WL1 is set to "L"
  • the potential of the line WLj is set to "L"
  • FIG. 4 is a timing chart showing a data read operation in the conventional ferroelectric memory.
  • the data read operation in the ferroelectric memory according to the first embodiment shown in FIG. The potential changes of the bit lines BL and / BL are different. More specifically, the timing charts shown in FIG. 3 and FIG. 4 indicate that after the plate line PL 1 is set to “H”, the sense amplifier signal SAE becomes “H” and the sense amplifier 22 is activated.
  • the potentials of the bit lines BL and / BL during the periods T p (see Fig. 3) and T c (see Fig. 4) Changes are different.
  • FIGS. 5A and 5B are diagrams showing in detail potential changes of the bit lines BL and ZBL during the periods Tc and Tp shown in FIGS. 4 and 3, respectively.
  • the voltage applied to the ferroelectric capacitors C1 and C2 with the potential rise of the bit lines BL and ZBL is The potentials of the bit lines BL and ZBL due to the charges supplied from the ferroelectric capacitors C1 and C2 become the potentials AHc and ALc. Therefore, the data margin between “1” data and “0” data is the potential difference ⁇ V c.
  • the charges of the bit lines BL and / BL are applied to the ground via the resistors R1 and R2.
  • the capacitances of the bit lines BL and / BL are pseudo-increased, and the voltage applied to the ferroelectric capacitors C1 and C2 is suppressed from being reduced as compared with the conventional case.
  • the voltage applied to the ferroelectric capacitors C l and C 2 is increased by clamping the bit lines BL and / BL with the clamp circuit constituted by the resistors R l and R 2, and the ferroelectric capacitor
  • the efficiency of supplying a charge to / BL from the bit line 8 from C l, ⁇ 2 is improved.
  • the potential of the bit line BL due to the charge supplied from the ferroelectric capacitor C1 becomes higher than the potential ⁇ ⁇ c and supplied from the ferroelectric capacitor C2.
  • the potential of the bit line / BL due to the electric charge becomes lower than the potential ALc. Therefore, the data margin between the “1” data and the “0” data becomes the potential difference ⁇ Vp, which is larger than the conventional potential difference ⁇ Vc.
  • FIG. 6 is a diagram showing a change in the amount of polarization charge of the ferroelectric capacitors C1 and C2 in the data reading operation of the ferroelectric memory according to the first embodiment shown in FIG.
  • the horizontal axis is the voltage applied to the ferroelectric capacitor
  • the vertical axis is the polarization charge.
  • the potential of the word line WL1 is set to "H” and
  • the potential of the plate line PL1 is set to "H" (+ VDD)
  • the potential difference between the potential of the plate line PL1 and the potentials of the bit lines BL and / BL is applied to the ferroelectric capacitors C1 and C2, respectively.
  • each data point moves on the hysteresis curve in the direction in which the applied voltage increases, as indicated by the arrow in FIG. 6, and charges are supplied from the ferroelectric capacitors C 1 and C 2 according to the applied voltage. Is done.
  • the charge of the bit lines BL and / BL is extracted via the resistors R1 and R2 connected to the durand, so that the bit The capacitances of the lines BL and ZB L increase in a pseudo manner.
  • the absolute values of the slopes of the lines L P1 and L 2 using the pseudo capacitance of the bit line B L as load capacitances are larger than those of the lines L 1 and L C2, respectively.
  • the operating point P9 when reading data "1", which is the intersection of line LP1 (reference point is point P7) and the hysteresis curve, and line LP2 (reference point is point P8) and the hysteresis curve changes to the side where the applied voltage increases compared to the conventional operating points P5 and P6.
  • a ferroelectric memory having a column 13 constituted by a two-transistor / 2-capacitor (2TZ2C) type memory cell has been described as an example.
  • the present invention can be applied to a ferroelectric memory having a column portion composed of a one-transistor Z one-capacitor (ITZ'lC) type memory cell.
  • 1 TZ 1 C-type memory cell consists of one transistor and one ferroelectric One memory cell is composed of the capacitor.
  • FIG. 7 is a circuit diagram showing another example of the column section 13 of the ferroelectric memory according to the first embodiment.
  • BLA and BLB are first and second bit lines
  • WLjA and WLjB are first and second lead lines
  • RWLA and RWL B are the first and second reference lead lines
  • RPL is the reference plate line
  • DBA and DBB are the first and second data signals Line.
  • PRC, CL, PSA, and NSA correspond to the precharge signal line, column signal line, and control signal line shown in FIG.
  • the column section 13 shown in FIG. 7 amplifies the potential difference between the plurality of memory cells 71, 71 ', the reference cells 72, 72, for outputting the reference potential, and the bit lines BLA, BLB. It has a sense amplifier 73.
  • the memory cell 7 1 (7 1 ′) is connected to the bit line B LA (BLB), the word line WL j A (WL j B) and the plate line PL j, and the reference cell 7 2 (7 2 ′) is connected to the bit line.
  • the configuration of the memory cells 71 and 71 ' will be described. In the following, reference is made to the memory cell 71 connected to the first word line WL 1 A, the plate line PL 1 and the memory cell 71 ′ connected to the second word line WL 1 B, the plate line PL 1
  • the configuration will be described below, but the configuration is the same for the other memory cells 71 and 71 ′.
  • the memory cell 71 is composed of an N-channel MOS transistor MN 71 as a cell transfer and a ferroelectric capacitor C 71.
  • the source of the transistor MN71 is connected to the first bit line BLA, and the gate is connected to the first read line WL1A.
  • the memory cell 7 1 ′ includes an N-channel MOS transistor MN 72 and a ferroelectric capacitor C 72, and is different only in that it is connected to the second bit line BLB and the second lead line WLIB. It is the same as the memory cell 71 only.
  • the reference cells 72, 72 ' are each composed of one N-channel MOS transistor MN73, MN74 as a cell transfer and one ferroelectric capacitor C73, C74. Is done.
  • the source of the transistor MN73 is connected to the first bit line BLA, and the gate is connected to the first reference line RWLA.
  • One electrode of ferroelectric capacitor C73 is connected to the drain of transistor MN73, and the other electrode is connected to reference plate line RPL.
  • Memory cell 72 ' is similar to reference cell 72 except that it is connected to second bit line BLB and second reference lead line RWLB.
  • FIG. 8 is a timing chart showing a data read operation in the ferroelectric memory shown in FIG.
  • the data read operation in the ferroelectric memory composed of the 1 TZ 1 C type memory cells as shown in FIG. 7 is different from the following (the word line that is driven and controlled during the read operation (reference page)).
  • Data line and plate line (reference plate line)) and the operation and principle of data read operation in the ferroelectric memory composed of 2 TZ2 C-type memory cells shown in Fig. 4 are the same. Therefore, the description is omitted.
  • the clamp circuit constituted by the resistors R 1 and R 2 having one end connected to the reference potential VSS is connected to the bit line.
  • the bit line Connected to BL i, BL i (B LA, B LB) to supply bit lines BL i, / BL i (B LA, B LB) from ferroelectric capacitors C l, C 2 during data read operation
  • Part of the generated charge flows into the node to which the reference potential is supplied via the resistors R1 and R2.
  • the capacitance of the bit line is increased in a pseudo manner, and the electric charge can be efficiently extracted from the ferroelectric capacitors C1 and C2 to generate the potential of the bit line.
  • the data margin is increased as compared with the related art, and the occurrence of erroneous sensing of data and the like can be suppressed, and the life of the device can be prolonged.
  • the ratio of the capacitance of the bit line to the capacitance of the ferroelectric capacitor is the potential appearing on the bit lines BL i, / BL i (B LA, B LB).
  • the effect on the memory cell and the number of word lines connected to one bit line can be arbitrarily selected, and the block configuration of the ferroelectric memory (memory cell configuration, etc.) ) Increases the degree of freedom.
  • bit lines BLi, / BLi (BLA, BLB) and the reference potential VSS are constantly in a conductive state via the clamp circuit,
  • the configuration is such that the potentials of the bit lines BLi, / BLi (BLA, BLB) are always close to the reference potential VSS. So, for example, reading data Out even at the time of writing operation and the like of the active time and data of the sense amplifier in operation, bit line 8 teeth 1, / / 81 ⁇ 1 ( B LA, B LB) clamps in order different from the potential reference potential VSS Current flows through the circuit, wasting power.
  • an unnecessary current is supplied by controlling the operation of the clamp circuit according to the operation state of the ferroelectric memory. This prevents the power consumption from increasing and the increase in power consumption.
  • the overall configuration of the ferroelectric memory to which the semiconductor memory device according to the second embodiment of the present invention is applied is the same as that of the ferroelectric memory according to the first embodiment shown in FIG. I do.
  • FIG. 9 is a circuit diagram showing an example of the column section 13 'of the ferroelectric memory according to the second embodiment.
  • circuit components and the like having the same functions as the circuit components and the like shown in FIG. 2 are denoted by the same reference numerals, and redundant description will be omitted.
  • MN7 and MN8 are N-channel MOS transistors, and the drains of the transistors MN7 and M8 are connected to the bit lines BLi and / BLi, respectively.
  • the sources of the transistors MN7 and MN8 are connected to a reference potential VSS (for example, ground (GND)), and the gates are connected to the clamp control signal line CLAMP.
  • VSS for example, ground (GND)
  • the transistors MN7 and MN8 have a different structure from the other transistors MN1 to MN6 and the like. For example, by increasing the channel length (gate length) or decreasing the channel width (gate width), It has an on-resistance corresponding to the resistance values of the resistors R 1 and R 2 shown in FIG. That is, the transistors MN7 and MN8 form a clamp circuit having a switching function capable of on / off control.
  • one transistor MN7, MN8 constitutes a clamp circuit having a switching function.
  • one N-channel MO as a switch circuit is provided.
  • a clamp circuit having a switching function may be configured by a combination of the S transistor MN9 and one resistor R3 as a clamp circuit.
  • the drain of transistor MN9 is connected to bit line BL i (/ BL i), The gate is connected to the clamp control signal line CLAMP.
  • the resistor R3 corresponds to the resistor R1 (R2) shown in FIG. 2, and has one end connected to the source of the transistor MN9 and the other end connected to the reference potential VSS.
  • the transistor MN9 may be, for example, a transistor having the same structure as the other transistors MN1 to MN6.
  • FIG. 11 is a circuit diagram showing an example of a clamp control signal generation circuit for stopping the operation of the clamp circuit when the sense amplifier is activated.
  • reference numerals 111 to 116 denote inverters for inverting and outputting input signals.
  • the inverters 111, 112, 113 are connected in cascade, the sense amplifier signal SAE is input to the inverter 111, and the operation result is output from the inverter 113 as a control signal PSA.
  • the inverters 114 and 115 are connected in cascade, the sense amplifier signal SAE is input to the impeller 114, and the operation result is output from the inverter 115 as the control signal NSA.
  • the inverter 1 16 receives the sense amplifier signal SAE and outputs the operation result as a clamp control signal CLAMP.
  • the clamp control signal generation circuit shown in FIG. 11 outputs a control signal PSA and a clamp control signal C LAMP which are in phase with the sense amplifier signal S AE, and outputs a control signal which is in phase opposite to the sense amplifier signal SAE.
  • Output NSA the clamp control signal generation circuit shown in FIG. 11 outputs a control signal PSA and a clamp control signal C LAMP which are in phase with the sense amplifier signal S AE, and outputs a control signal which is in phase opposite to the sense amplifier signal SAE.
  • FIG. 12 is a timing chart showing a data read operation in the ferroelectric memory including the clamp control signal generation circuit shown in FIG. 11, and the control of the clamp circuit (the clamp control signal line CLAMP).
  • the clamp control signal line CLAMP the clamp control signal line
  • FIG. 13 is a circuit diagram showing an example of a clamp control signal generation circuit for stopping the operation of the clamp circuit during a data write operation (when a write amplifier (not shown) is activated).
  • 13 1 and 1 32 are inverters. Inbata 1 3 1, 1 3 2 are connected in cascade, write enable signal WE is input to Inbata 1 3 1, c calculation result is output from the inverter Ichita 1 3 2 as the clamp control signal C LAMP words, FIG.
  • the clamp control signal generation circuit shown in 13 outputs a clamp control signal CLAMP which is in phase with the write enable signal WE.
  • FIG. 14 is a timing chart showing a data write operation in a ferroelectric memory including the clamp control signal generation circuit shown in FIG.
  • the write enable signal WE is activated to "L" in response to the activation of a chip select signal (not shown) in response to an external data write request.
  • the potential of the clamp control signal line C LAMP changes from “H” to “L”
  • the transistors MN 7 and MN 8 are turned off, and the bit lines BL and ZB L via the clamp circuit and the reference potential
  • the current path to VSS is cut off (operation of the clamp circuit stops).
  • the potential of the precharge signal line PRC is deactivated to "L", and data writing is performed.
  • the data writing is the same as that of the conventional ferroelectric memory as shown in FIG.
  • FIG. 15A is a circuit diagram showing an example of a clamp control signal generation circuit for stopping the operation of the clamp circuit when the sense amplifier is activated and when the data is written.
  • Reference numerals 6 and 158 denote inverters, and 157 denotes a negative AND operation circuit (NAND) circuit.
  • inverters 15, 15, 152, and 153 are connected in cascade, and a signal having a phase opposite to that of the input sense amplifier signal SAE is used as a control signal PSA.
  • the inverters 154 and 155 are connected in cascade, and output a signal having the same phase as the input sense amplifier signal SAE as a control signal NSA.
  • One input of the NAND circuit 157 receives the sense amplifier signal SAE
  • the output of the interpolator 156 is input, and the other input receives the light enable signal WE.
  • the output of the NAND circuit 157 which is the result of the operation of the NAND circuit 157, is input to the inverter 158, and the operation result is output from the inverter 158 as the clamp control signal CLAMP. .
  • the sense amplifier 22 when the sense amplifier 22 is activated and when data is written, it is possible to prevent an unnecessary current from being supplied via the clamp circuit. Therefore, when the sense amplifier 22 is activated, current can be prevented from flowing from the P channel MOS transistor in the sense amplifier 22 to the reference potential VSS, and the P-channel MOS of the light amplifier (not shown) can be prevented. It is possible to prevent current from flowing from the S transistor to the reference potential VSS.
  • a ferroelectric memory having a column portion composed of 2 TZ 2 C-type memory cells has been described as an example.
  • the present invention can also be applied to a ferroelectric memory having a column section composed of T / 1C type memory cells.
  • the configuration of the clamp control signal generation circuit shown in FIGS. 11, 13, and 15 ⁇ is merely an example, and it is sufficient that the same clamp control signal can be generated. You may comprise.
  • the operation of the clamp circuit is controlled, for example, the sense in the data read operation is performed.
  • the amplifier is activated ⁇
  • the operation of the clamp circuit is stopped, and the current path between the bit lines BLi, ZBLi and the reference potential VSS By cutting off, unnecessary current can be prevented from flowing through the clamp circuit, and an increase in power consumption can be suppressed.
  • by stopping the operation of the clamp circuit it is possible to suppress the occurrence of noise and the like, thereby improving the reliability.
  • the clamp circuit for bringing the potential of the bit line closer to the reference potential VSS is configured using one resistor or one transistor.
  • variations in characteristics depending on the arrangement position due to process variations or the like may occur in the resistors or transistors constituting the clamp circuit. Therefore, in the ferroelectric memory to which the semiconductor memory device according to the third embodiment is applied, the influence of the characteristic variation is reduced by configuring the clamp circuit in the first and second embodiments described above with a plurality of elements. It is alleviating.
  • the overall configuration of the ferroelectric memory to which the semiconductor memory device according to the third embodiment of the present invention is applied is the same as that of the ferroelectric memory according to the first embodiment shown in FIG. I do.
  • FIG. 16 is a circuit diagram illustrating an example of a column portion of the ferroelectric memory according to the third embodiment.
  • circuit components and the like having the same functions as those of the circuit components and the like shown in FIG. 2 are denoted by the same reference numerals, and redundant description will be omitted.
  • R 4, R 5, R 6, and R 7 are resistors, the resistor R 6 is located near (for example, adjacent to) the resistor R 4, and the resistor R 7 is connected to the resistor R 5. It is located at a nearby location (eg, adjacent location).
  • One end of the resistor R4 is connected to the bit line BLi, and the other end is connected to one end of the resistor R7.
  • resistor R5 is connected to the bit line / BLi, and the other end is connected to one end of the resistor R6. Further, the other ends of the resistors R 6 and R 7 are connected to a reference potential VSS.
  • the resistance value of the resistors R4 and R6 and the resistance value of the resistors R5 and R7 correspond to the resistance values of the resistors R1 and R2 shown in FIG.
  • a plurality of clamp pins are arranged in the vicinity, and a plurality of clamp elements are connected so as to intersect as shown in FIG. Accordingly, in addition to the effects obtained by the first embodiment, even when the characteristic variation of the clamp element depending on the position occurs, the characteristic of the clamp element is averaged to reduce the influence of the characteristic variation.
  • the resistance value between the bit lines BLi, / BLi via the clamp circuit and the reference potential VSS can be made substantially equal regardless of the bit lines BLi, ZBLi.
  • the clamp circuit is constituted by a resistor, a transistor, or a resistor and a transistor.
  • a constant current source may be used as the clamp circuit. An equal amount of charge can be drawn from each of the bit lines, and the same effect as in the first and second embodiments can be obtained.
  • all the transistors use N-channel MOS transistors, but the present invention is not limited to this.
  • a semiconductor memory device in which a memory cell having a ferroelectric capacitor is provided at an intersection of a plurality of read lines and a set of plate lines adjacent thereto and a bit line. Then, a clamp circuit is connected between the bit line and a node to which the reference potential is supplied. As a result, the charge supplied to the bit line from the ferroelectric capacitor is extracted by the clamp circuit, and the capacitance of the bit line is reduced. The charge can be efficiently supplied to the bit line from the ferroelectric capacitor. Therefore, a large potential difference between the bit lines can be obtained in the data read operation, the data margin becomes larger than in the past, the occurrence of erroneous data sensing, etc. is suppressed, and the device life is shortened. Can be longer c

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Abstract

　強誘電体キャパシタを有するメモリセルが複数のワード線及びそれに隣接するプレート線の組とビット線との交差部に設けられた半導体記憶装置にて、上記ビット線と基準電位が供給されるノードとの間にクランプ回路をそれぞれ接続することで、強誘電体キャパシタからビット線に供給された電荷をクランプ回路により引き抜き、ビット線の容量が擬似的に大きくなるようにして、データの読み出し動作において、強誘電体キャパシタが記憶しているデータに応じたビット線の電位変化量を改善し、ビット線間で大きな電位差が得られるようにする。

Description

明 細 書
半導体記憶装置 技術分野
本発明は、 半導体記憶装置に関し、 特に、 メモリセルに強誘電体キャパシタを 用いた強誘電体メモリに用いて好適なものである。 背景技術
近年、 携帯機器の普及に伴い、 電源を供給し続けないとメモリに記憶したデ一 タが消失してしまう D R A M (Dynamic Random Access Memory) 、 S R A M ( Stat ic Random Access Memory) 等の揮発性メモリに代わり、 電源を供給しなく とも記憶したデータを保持可能な不揮発性メモリが注目されている。 不揮発性メ モリ とし" は、 E P O M (Erasable and Programmable Read Only Memory) ~ フラッシュメモリ等が既に広く利用されているが、 いずれもデータの書込みに多 大な時間を要するため、 データの読み出し及び書込みが可能なメモリとして使用 するには用途が限定されていた。
それに対して、 メモリセルに強誘電体を使用した強誘電体メモリは、 従来の S R A Mと同等の速さでデータの読み出し及び書込みを行うことができるとともに、 記憶したデータの不揮発性を有する。 強誘電体メモリのメモリセルは、 D R A M と同様の構造であり、 データを保持するためのキャパシタ部分に強誘電体 （強誘 電体キャパシタ） を用いる。 具体的には、 強誘電体キャパシタの一方の電極が、 ゲートをヮード線に接続した M O S トランジスタを介してビット線に接続され、 他方の電極がプレート線に接続される。
図 1 7は、 強誘電体キャパシタのヒステリシス特性を示す図である。 横軸は強 誘電体キャパシタに印加される電圧 （以下、 単に 「印加電圧」 とも称す。 ） であ り、 プレート線側の電極電位がビット線側の電極電位よりも高い場合を正とする (以下についても同様） 。 また、 縦軸は分極電荷量であり、 印加電圧の変化に伴 つてヒステリシス曲線上を移動したときの始点と終点との差分が、 強誘電体キヤ パシタから供給される電荷量となる。 図 1 7において、 印加電圧が 0V→+VDD (電源電圧） →0V→_VDD→ 0 Vと変化すると、 分極電荷は点 P 1→点 P 2—点 P 3—点 P 4→点 P 1と変化 する。 図 1 7に示すようにヒステリシス曲線上には、 印加電圧が 0 Vであっても、 残留分極を有し分極方向が異なる 2つの安定した点 P 1、 P 3が存在する。 強誘 電体メモリは、 この点 P l、 P 3に ' '1" 、 " 0 " のデータをそれぞれ対応させ ることで、 データを記憶するとともに記憶したデータの不揮発性を可能としてい る。
強誘電体メモリは、 図 1 7に示した強誘電体の特性に基づいて強誘電体キャパ シタに所定の電圧を印加し、 メモリセルに対するデータの書込み及び読み出しを 行う。
メモリセルへのデータの書込みは、 "1" データを書込む場合には、 例えばビ ッ ト線の電位を + VDD、 プレート線の電位を 0 Vにすることにより、 強誘電体 キャパシタに一 VDDの電圧を印加する。 また、 "0" データを書込む場合には、 例えばビッ ト線の電位を 0 V、 プレート線の電位を + VDDにすることにより、 強誘電体キャパシタに + VDDの電圧を印加する。
記憶した （書き込んだ） データをメモリセルから読み出す際、 強誘電体キャパ シタに電圧を印加する方法には様々な方法がある。 現在、 メモリセルからのデー タの読み出しは、 例えばビット線を 0 Vにした後にハイインピーダンス （フロー ティング） 状態にして、 プレート線の電位を + VDDにすることで、 プレート線 側からビッ ト線側の方向に強誘電体キャパシタに電圧を与える方法が一般に用い られている。
このようにして、 メモリセルから読み出されたデータは、 あるレベルの電位と してビッ ト線に現れ、 センスアンプ等により増幅され出力される。 読み出された デ一タに応じてビット線に現れる電位について、 図 1 8を用いて説明する。 図 1 8において、 横軸は強誘電体キャパシタに印加される電圧であり、 縦軸は分極電 荷量である。
ビッ ト線をハイインピーダンス状態にして、 プレート線の電位を + VDDにす ると、 プレート線の電位とビット線の電位との電位差が強誘電体キャパシタに印 加される。 これにより、 各データ点は、 図 1 8に矢印で示すようにヒステリシス 曲線上を印加電圧値が増加する方向 （図 1 8において右方向） に移動していき、 強誘電体キャパシタに最終的に印加される電圧値に対応した位置で停止する。 こ の停止した位置での分極電荷量と電圧が印加される前の分極電荷量との差が、 読 み出し動作において強誘電体キャパシタ （メモリセル） から供給される （流れ込 む） 電荷量である。
読み出し動作時にビット線に現れる電位は、 強誘電体キャパシタから供給され る電荷を、 ビット線の容量と強誘電体キャパシタの容量との割合に応じて分割し た結果として得られる。 図 1 8から明らかなように、 " 1 " データの方が強誘電 体キヤパシタから供給される電荷量が多く、 ビッ ト線の電位変化は大きくなる。 また、 図 1 8において、 ヒステリシス曲,锒上の点 P 5、 P 6は、 それぞれ " 1 " 、 " 0 " データを読み出す時の動作点であり、 点 P 5、 P 6に対応する電圧値 の差が " 1 " データと " 0 " データとのデ一タマ一ジン (センスマージン) D M Cになる。 点 P 5は、 点 P 1での分極電荷量かつプレート線に印加した電圧 + V D Dに対応する点 P 7を基準点にしてビット線の容量を負荷容量とした線 （負荷 曲線） L C 1と、 ヒステリシス曲線との交点である。 同様に、 点 P 6は、 点 P 3 での分極電荷量かつプレート線に印加した電圧 + V D Dに対応する点 P 8を基準 点にしてビッ ト線の容量を負荷容量とした線 L C 2と、 ヒステリシス曲線との交 点である。
上述したように従来の強誘電体メモリにおいて、 データの読み出し動作にて強 誘電体キャパシタに印加される電圧ゃビッ ト線に現れる電位等は、 ビット線の容 量と強誘電体キャパシタの容量との割合や強誘電体キャパシタから供給される電 荷量に応じて決定される。
そのため、 強誘電体メモリにおけるメモリセル構成等.は自由度が低く、 設計仕 様により決まるヮード線の数、 つまり 1つのビット線に接続されるメモリセルの 数に対して、 ビット線の容量と強誘電体キャパシタの容量とが適切な割合になら ないことがあった。 その結果、 データの読み出し時に強誘電体キャパシタに十分 な電圧が印加されない状態が発生し、 強誘電体キャパシタからの電荷の供給が十 分に行われないためにビット線の電位変化が小さく、 読み出しデータの誤センシ ング等が発生したりすることがあった。 また、 強誘電体メモリは、 書き換え回数の増加に伴い分極電荷量が減少 （劣化 ) して、 データマージンが小さくなつていく。 したがって、 従来の強誘電体メモ リは、 ビット線の容量と強誘電体キャパシタの容量との割合が適切でないとデー タマ一ジンが小さくなり、 デバイス寿命が短くなる傾向がある。
上述のような誤センシング等を抑制してデータの読み出しを正確に行うために、 読み出し時にセンスアンプ内の回路を制御して駆動させることによりビット線に 現れる電位を改善する方法が、 特開 2 0 0 2— 7 4 9 3 9号公報に開示されてい る。
また、 上記図 1 7、 図 1 8に示した強誘電体キャパシタのヒステリシス曲線か ら明らかなように、 強誘電体キャパシタから供給される電荷量は、 強誘電体キヤ パシタに印加される電圧に依存する。 したがって、 メモリセルからデータを読み 出す際には、 強誘電体キャパシタに可能な限り大きな電圧を印加することが好ま しい。
例えば、 ビッ ト線をグランドに対して接続してビット線の電位をグランドレべ ル （0 V ) に保持し続けるようにし、 ワード線の電位を + V D Dにすることで強 誘電体キャパシタから完全に電荷を引き出す （供給させる） ことは可能である。 しかしながら、 強誘電体キャパシタから供給される電荷がすべてダランドに対し て流れ込んでしまうので、 強誘電体キャパシタが記憶していたデータ （情報） を 出力することは不可能である。
そこで、 強誘電体キャパシタに大きい電圧を印加するには、 ビット線の容量を 大きく しなければならない。 しかしながら、 ビット線の容量を増加させるために 例えばダミーキャパシタをビット線に付加すると、 読み出し時に強誘電体キャパ シタに十分大きな電圧が印加され、 強誘電体キャパシタから供給される電荷量が 多くなるが、 ビット線の容量も大きくなつているためにビット線の電位を上げる
(データマージンを改善する ) 効果はほとんど得られなかった。
さらに、 ダミーキャパシタをビッ ト線に付加すると、 センスアンプによるビッ ト線の電位の増幅時やライ トアンプによるメモリセルへのデータ書込み時に、 ダ ミーキャパシタの容量についても充放電を行うことになり消费電力が増加してし まう。 特許文献 1
特開 2 0 0 2— 7 4 9 3 9号公報 発明の開示
本発明は、 このような問題に鑑みてなされたものであり、 データの読み出し動 作にて、 強誘電体キャパシタが記憶しているデータに応じたビッ ト線の電位変化 量を改善し、 ビット線間で大きな電位差が得られるようにすることを目的とする。 本発明の半導体記憶装置は、 複数のワード線とプレート線との組と、 複数のビ ット線と、 上記ヮード線及びプレート線の組と上記ビット線との交差部に設けら れ、 強誘電体キャパシタを有するメモリセルと、 クランプ回路とを備え、 上記ビ ット線を上記クランプ回路を介して基準電位が供給されるノードに接続する。 以上のように構成した本発明によれば、 データを読^ ·出す際、 強誘電体キャパ シタからビッ ト線に供給された電荷がクランプ回路により引き抜かれ、 擬似的に ビッ ト線の容量が大きくなる。 これにより、 従来と比較して高い電圧が強誘電体 キャパシタに印加されることで強誘電体キャパシタから効率良く電荷が供給され、 データに応じたビッ ト線の電位変化を改善することができるようになる。 図面の簡単な説明
図 1は、 本発明の第 1の実施形態による半導体記憶装置を適用した強誘電体メ モリの一構成例を示すブロック図である。
図 2は、 第 1の実施形態における強誘電体メモリのコラム部の一例を示す回路 図である。
図 3は、 第 1の実施形態における強誘電体メモリでのデータ読み出し動作を示 すタイミングチャートである。
図 4は、 従来の強誘電体メモリでのデータ読み出し動作を示すタイミングチヤ —トである。
図 5 A、 図 5 Bは、 第 1の実施形態における強誘電体メモリ及び従来の強誘電 体メモリでのビット線の電位変化をそれぞれ示す図である。
図 6は、 第 1の実施形態における強誘電体メモリのデータ読み出し動作での強 誘電体キャパシタの分極電荷量の変化を示す図である。
図 7は、 第 1の実施形態における強誘電体メモリのコラム部の他の例を示す回 路図である。
図 8は、 図 7に示す強誘電体メモリでのデータ読み出し動作を示すタイミング チャートである。
図 9は、 本発明の第 2の実施形態における強誘電体メモリのコラム部の一例を 示す回路図である。
図 1 0は、 第 2の実施形態におけるクランプ回路の他の例を示す回路図である c 図 1 1は、 クランプ制御信号生成回路の一例を示す回路図である。
図 1 2は、 図 1 1に示すクランプ制御信号生成回路を備えた強誘電体メモリで のデータ読み出し動作を示すタイミングチャートである。
図 1 3は、 クランプ制御信号生成回路の他の例を示す回路図である。
図 1 4は、 図 1 3に示すクランプ制御信号生成回路を備えた強誘電体メモリで のデータ読み出し動作を示すタイミングチャートである。
図 1 5 Aは、 クランプ制御信号生成回路のその他の例を示す回路図である。 図 1 5 B、 図 1 5 Cは、 図 1 5 Aに示すクランプ制御信号生成回路により生成 されるクランプ信号を示す図である。
図 1 6は、 本発明の第 3の実施形態における強誘電体メモリのコラム部の一例 を示す回路図である。
図 1 7は、 強誘電体キャパシタのヒステリシス特性を示す図である。
図 1 8は、 従来の強誘電体メモリにおけるデータ読み出し動作での強誘電体キ ャパシタの分極電荷量の変化を示す図である。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図面に基づいて説明する。
(第 1の実施形態)
図 1は、 本発明の第 1の実施形態による半導体記憶装置を適用した強誘電体メ モリの一構成例を示すプロック図である。 第 1の実施形態における強誘電体メモ リは、 入力されるァドレス信号をデコ一ドするァ ドレスデコーダゃデ一タバスを 介してデータを入力及び出力するための入出力バッファや各制御回路等を含む周 辺回路 1 0と複数のメモリブロック 1 1とを有する。
各メモリブロック 1 1は、 複数 (例えば 2つ) のバンク 1 2一 Λ、 1 2— Β、 ァド レス信号のデコード結果等に応じてヮード線 WLを選択的に活性化するヮード線 駆動回路 14、 及ぴメモリプロック 1 1に付随する制御回路等を含む周辺回路 1 7で構成される。 パンク 1 2_Λ、 1 2 は、 アドレス信号のデコード結果等に応 じてプレート線 P L-A、 P L_Bを選択的に活性化するプレート線駆動回路 1 5一 A、
1 5- Bと複数のコラム部 （以下、 「コラム単位」 とも称す。 ） 1 3とをそれぞれ 有する。 コラム部 1 3は、 図 1においては図示していないが、 ワード線 WL及び プレート線 P Lに直交する方向に設けられた 2本のビッ ト線を有する。 1 6—,、、
1 6- Bは、 各コラム部 1 3がそれぞれ有するセンスアンプ （S_ A) により構成 されるセンスアンプ列である。
ここで、 ワード線 WLはメモリブロック 1 1内のすべてのバンク 1 2—Λ、 1 2. Βにて共有しメモリブロック 1 1毎に設けられ、 プレート線 P L-A、 P L— Bはバン ク 1 2-Λ、 1 2-Β毎に設けられる。 なお、 図 1においては、 説明の便宜上、 ヮー ド線 WL及びプレート線 P L_A、 P L-Bはそれぞれ 1つのみ図示しているが、 ヮ ード線 WL及びプレート線 P Lは、 それぞれメモリブロック 1 1内、 バンク 1 2 内に複数設けられている。
図 2は、 コラム部 1 3の一例を示す回路図であり、 1つのメモリセル （データ 記憶の最小単位） が 2つのトランジスタと 2つの強誘電体キャパシタとで構成さ れる 2 トランジスタ /2キャパシタ （2 T/2 C) 型メモリセルの場合を一例と して示している。
図 2において、 B L i、 ZB L iはビット線 (ビッ ト線 B L i、 /B L iは、 相補データの関係） 、 WL j はワード線、 P L j はプレート線、 PRCはプリチ ャ一ジ信号線、 C Lはコラム信号線、 DB i、 D B iはデータバスに接続され るデータ信号線である。 P SA、 N S Aは、 センスアンプ 2 2に接続され、 セン スアンプ 22が有する Pチャネル MO S トランジスタ （プルアップ ' トランジス タ） 、 Nチャネル MO S トランジスタ （プルダウン ' トランジスタ） に駆動電圧 を供給するための制御信号線である。 なお、 ヮード線 WL j、 プレート線 P L j において、 ； i は添え字であり、 j = 1〜 Xの任意の自然数である。
コラム部 1 3は、 複数のメモリセル 2 1とビット線 B L i 、 Z B L i間の電位 を増幅するセンスアンプ 2 2とを有する。 メモリセル 2 1及ぴセンスアンプ 2 2 は、 2本のビット線 B L i、 /B L iにそれぞれ接続される。 各メモリセル 2 1 は同じ構成であるので、 以下ではワード線 WL 1、 プレート線 P L 1に接続され たメモリセル 2 1を参照して構成を説明する。
メモリセ/レ 2 1は、 2つのセノレトランスファと しての Nチヤネ /レ MO S 卜ラン ジスタ MN 1、 MN 2と、 2つの強誘電体キャパシタ C 1、 C 2とで構成される。 トランジスタ MN 1のソースはビット線 B L i に接続され、 ゲートはヮ一ド線 W L 1に接続される。 強誘電体キャパシタ C 1の一方の電極は、 トランジスタ MN 1のドレインに接続され、 他方の電極はプレート線 P L 1に接続される。 同様に、 トランジスタ MN 2のソースはビット線/ B L iに接続され、 ゲートはヮ一ド線 WL 1に接続される。 強誘電体キャパシタ C 2の一方の電極は、 トランジスタ M N 2のドレインに接続され、 他方の電極はプレート線 P L 1に接続される。 メモ リセル 2 1は、 トランジスタ MN 1と強誘電体キャパシタ C 1 との組、 及ぴトラ ンジスタ MN 2と強誘電体キャパシタ C 2との組の組み合わせにより相捕データ の関係で 1つのデータを記憶する。
M 3、 MN 4は、 いわゆるコラムゲートとしての Nチャネル MO S トランジ スタである。 トランジスタ MN 3、 MN 4のドレインは、 ビッ ト線 B L i、 /B L iにそれぞれ接続され、 ソースはデータ信号線 DB i、 DB iにそれぞれ接 続される。 トランジスタ MN 3、 MN 4のゲートはコラム信号線 C Lに接続され る。
MN 5、 M 6は、 Nチャネル MO S トランジスタであり、 トランジスタ MN 5、 MN 6のドレインは、 ビッ ト線 B L i 、 /B L iにそれぞれ接続される。 ト ランジスタ MN 5、 MN 6のソ一スは基準電位 V S S (例えば、 グランド (GN D) ) が供給されるノードに接続され、 トランジスタ MN 5、 MN 6のゲートは プリチヤ一ジ信号線 P RCに接続される。 なお、 以下の説明では、 説明の便宜上、 「基準電位 v s Sが供給されるノードに接続される」 ことを 「基準電位 V S Sに 対して接続される」 と記す。 R l、 R 2は、 等しい抵抗値を有する抵抗であり、 抵抗 R l、 R 2の一端がビ ット線 B L i、 /B L iにそれぞれ接続され、 他端が基準電位 V S Sに対して接 続される。 抵抗 R 1、 R 2は、 ビット線 B L i、 ZB L iから電荷 （電流） を引 き込み、 ビット線 B L i、 /B L iの電位を基準電位 V S Sに近づけるように作 用するクランプ回路をそれぞれ構成する。 すなわち、 抵抗 R l、 R 2は、 メモリ セル 2 1からデータを読み出す際に、 ビッ ト線 B L i、 B L iの電位の上昇に 伴う強誘電体キャパシタ C 1、 C 2に印加される電圧の低下を抑制するためのも のである。
ここで、 抵抗 R 1、 R 2は、 メモリセル 2 1内の強誘電体キャパシタ C 1、 C 2から供給される電荷を過度に引き込まないように抵抗値が大きい方が望ましく、 数キロオーム （例えば l k Ω) 程度の抵抗値がより望ましい。 また、 抵抗 R l、 R 2は、 任意の位置でビッ ト線 B L i、 /B L iに接続すれば良いが、 ビッ ト線 B L i、 /B L iにおける抵抗 R 1、 R 2とセンスアンプ 22との距離 （配線長 ) が長い方が好ましい。
次に、 動作について説明する。
第 1の実施形態における強誘電体メモリでのデータの書き込み動作は従来の強 誘電体メモリとほぼ同様であるので説明は省略し、 データの読み出し動作のみに ついて説明する。
図 3は、 第 1の実施形態における強誘電体メモリでのデータの読み出し動作を 示すタイミングチャートである。 なお、 図 3は、 ワード線 WL 1、 プレート線 P L 1に接続されたメモリセル 2 1からデータを読み出す際の動作を一例として示 しており、 当該メモリセル 2 1は "1 " データを記憶している （強誘電体キャパ シタ C 1、 C 2力 S " 1 " 、 "0" データをそれぞれ記憶している） ものとする。 また、 以下の説明では、 基準電位 V S Sをグランドレベル （GND ： 0 V) とす
Ό
まず、 図示しないチップセレク ト信号が活性化されるのに応じて、 プリチヤ一 ジ信号線 PRCの電位 (プリチャージ信号) がハイ レベル （電圧 + VDD、 以下, "H" と記す。 ) に活性化される。 これにより、 トランジスタ MN 5、 MN 6が 導通状態 （オン （ON) 状態） になり、 ビット線 B L i、 /B L iのプリチヤ一 ジが行われ、 ビット線 B L i、 ZB L iの電位がグランドレベルになる。
次に、 プリチャージ信号線 PRCの電位がロウレベル （グランドレベル、 以下、 "L" と記す。 ) に不活性化され、 1、ランジスタ MN 5、 MN 6が絶縁状態 (ォ フ （OF F) 状態） になる。 この状態で、 ワード線 WL 1の電位を "H" にして メモリセル 2 1内のトランジスタ MN 1、 MN 2をオン状態にした後、 プレート 線 P L 1の電位を "H" にする。 なお、 ワード線 WL 1、 プレート線 P L 1以外 のワード線 WL j、 プレート線 P L j (図 3においては、 ワード線 WL x、 プレ ート線 P L Xを例示。 ) の電位は、 "L" である。
これにより、 メモリセル 2 1内の強誘電体キャパシタ C 1、 C 2は、 プレート 線 P L 1側からビット線 B L i、 ZB L i側の方向に電圧が印加され、 メモリセ ル 2 1から記憶しているデータが読み出される。 つまり、 データ （分極状態） に 応じた量の電荷が強誘電体キャパシタ C 1、 C 2からビット線 B L i、 /B L i にそれぞれ供給され、 ビット線 B L i、 /B L iが充電 （チャージアップ） され 電位が上昇する （期間 T p) 。
ここで、 上述したようにビット線 B L i、 /B L iに対してそれぞれ接続され た強誘電体キャパシタ C 1、 C 2は、 "1" 、 "0" データをそれぞれ記憶して いる （対応する分極状態である） 。 したがって、 強誘電体キャパシタ C 1からビ ット線 B L iに供給される電荷量は、 強誘電体キャパシタ C 2からビッ ト線 ZB L iに供給される電荷量より多く、 ビット線 B L iは、 ビット線/ B L i より電 位が大きく上昇する。
また、 このとき、 強誘電体キャパシタ C l、 C 2からビット線 B L i、 /B L iに供給される電荷の一部が、 抵抗 R l、 R 2を介してグランドに対して流れ込 むことで、 ビット線 B L i、 /B L iの容量が擬似的に大きくなる。 これにより、 第 1の実施形態における強誘電体メモリでは、 ビッ ト線 B L i、 /B L iの電位 上昇に伴う強誘電体キャパシタ C 1、 C 2に印加される電圧の低下が抑制され、 従来の強誘電体メモリ と比較して、 高い電圧が強誘電体キャパシタ C 1、 C 2に 印加され、 ビット線 B L i、 / B L iに供給される電荷量は多くなる。
その後、 センスアンプ信号 SAEが "H" に活性化されるのに応じて制御信号 線 P SA、 NSAの電位 （制御信号 P SA、 NSA) がそれぞれ "L" 、 "H" になり、 センスアンプ 22が活性化される。 ビット線 B L i、 /B L i間の微小 な電位差は、 活性化されたセンスァンプ 2 2により増幅され、 ビット線 B L i、 /B L iの電位はそれぞれ "H" 、 "L" になる。
さらに、 コラム信号線 CLの電位 (コラム信号) が "H" に活性化されること でトランジスタ MN 3、 MN 4がオン状態になり、 センスアンプ 2 2にて増幅し て得られたビッ ト線 B L i、 /B L iの電位がデータ信号線 DB i、 /DB iに それぞれ伝達され出力される。 その後、 コラム信号線 CLの電位が "じ， になり、 トランジスタ MN 3、 MN 4がオフ状態になる。
コラム信号線 C Lの電位が "L" になった後、 リストア動作と呼ばれる動作が 行われる。 ここで、 リストァ動作は、 強誘電体メモリにおけるデータの読み出し 動作が破壌読み出しであり、 メモリセル （強誘電体キャパシタ） に記憶している データが読み出しにより消失されるので、 読み出し後にデータを書き戻す動作で ある。 例えば、 データの読み出し時に分極状態が反転してしまう "1" データの 書き戻しは、 ビット線 B L i、 /B L iの電位をデータ出力時の電位に保持し、 プレート線 P L 1の電位を "L" にすることにより行われる。
リス トア動作が終了すると、 センスアンプ信号 SAEが "L" になるのに応じ て制御信号線 P S A、 N S Aの電位をそれぞれ "H" 、 "L" にし、 センスアン プ 22を不活性化状態にする。 さらに、 プリチャージ信号線 PRCの電位を "H " にすることによりビット線 B L i、 /B L iの電位をグランドレベルにして、 ワード線 WL 1の電位を "L" 、 つまりすベてのワード線 WL j の電位を "L" にして読み出し動作を終了する。
上記図 3に示した第 1の実施形態における強誘電体メモリでのデータの読み出 し動作と、 従来の強誘電体メモリでのデータの読み出し動作とを比較する。 図 4 は、 従来の強誘電体メモリでのデータの読み出し動作を示すタイミングチヤ一ト であり、 上記図 3に示した第 1の実施形態における強誘電体メモリでのデータの 読み出し動作とは、 ビット線 B L、 /B Lの電位変化が異なる。 より具体的には、 図 3及び図 4に示すタイ ミングチャートは、 プレート線 P L 1を "H" にした後、 センスアンプ信号 SAEが "H" になりセンスアンプ 22が活性化されるまでの 期間 T p (図 3参照） 、 T c (図 4参照） におけるビッ ト線 B L、 /B Lの電位 変化が異なる。
図 5A、 図 5 Bは、 上記図 4及び図 3に示した期間 T c、 T pにおけるビッ ト 線 B L、 ZB Lの電位変化を詳細に示す図である。
図 5 Aに示すように従来の強誘電体メモリでのデータの読み出し動作では、 ビ ット線 B L、 ZB Lの電位上昇に伴って強誘電体キャパシタ C 1、 C 2に印加さ れる電圧は低下し、 強誘電体キャパシタ C l、 C 2から供給される電荷によるビ ット線 B L、 ZB Lの電位は、 電位 AH c、 A L cになる。 したがって、 "1" データと " 0 " データとのデータマージンは電位差 Δ V c となる。
一方、 図 5 Bに示すように第 1の実施形態における強誘電体メモリでのデータ の読み出し動作では、 ビット線 B L、 /B Lの電荷が抵抗 R 1、 R 2を介してグ ランドに対して流れ込むことにより、 ビット線 B L、 /B Lの容量が擬似的に大 きくなり、 従来に比べて強誘電体キャパシタ C 1、 C 2に印加される電圧の低下 が抑制される。 つまり、 抵抗 R l、 R 2により構成されるクランプ回路でビット 線 B L、 /B Lをクランプすることにより、 強誘電体キャパシタ C l、 C 2に印 加される電圧が高くなり、 強誘電体キャパシタ C l、 〇 2からビット線8し、 / B Lに電荷を供給する効率が良くなる。
これにより、 第 1の実施形態における強誘電体メモリでは、 強誘電体キャパシ タ C 1から供給される電荷によるビット線 B Lの電位は電位 ΔΗ cより高くなり、 強誘電体キャパシタ C 2から供給される電荷によるビッ ト線/ B Lの電位は電位 A L cより低くなる。 したがって、 "1" データと " 0 " データとのデータマー ジンは、 電位差 Δ V pとなり従来の電位差 Δ V cより大きくなる。
図 6は、 上記図 3に示した第 1の実施形態における強誘電体メモリのデータ読 み出し動作での強誘電体キャパシタ C 1、 C 2の分極電荷量の変化を示す図であ る。 図 6において、 横軸は強誘電体キャパシタに印加される電圧であり、 縦軸は 分極電荷量である。
なお、 図 6では、 比較を行うために従来の強誘電体メモリのデータ読み出し動 作での強誘電体キャパシタの分極電荷量の変化も図 1及ぴ図 2にて付した符号と 同一の符号を付し図示している。
データ読み出し動作において、 ワード線 WL 1の電位を "H" にするとともに プレート線 P L 1の電位を "H" ( + VDD) にすると、 プレート線 P L 1の電 位とビット線 B L、 /B Lの電位との電位差が強誘電体キャパシタ C 1、 C 2に それぞれ印加される。 これにより、 各データ点は、 図 6に矢印で示すようにヒス テリシス曲線上を印加電圧値が増加する方向に移動し、 強誘電体キャパシタ C 1、 C 2から印加電圧に応じて電荷が供給される。
ここで、 第 1の実施形態における強誘電体メモリにおいては、 ビッ ト線 B L、 /B Lの電荷がダランドに対して接続された抵抗 R 1、 R 2を介して引き抜かれ ることで、 ビッ ト線 B L、 ZB Lの容量が擬似的に大きくなる。 ビッ ト線 B Lの 擬似的な容量を負荷容量とする線 L P 1、 卩 2は、 線 じ 1、 L C 2より傾き の絶対値がそれぞれ大きくなる。 これにより、 線 L P 1 (基準点は点 P 7) とヒ ステリシス曲線との交点である " 1 " データを読み出す時の動作点 P 9、 及び線 L P 2 (基準点は点 P 8) とヒステリシス曲線との交点である " 0" データを読 み出す時の動作点 P 1 0は、 従来の動作点 P 5、 P 6に比べて印加電圧が増加す る側に変化する。
つまり、 " 1 " データが記憶されている強誘電体キャパシタ C 1からはさらに 電荷を引き出せるようになる。 一方、 図 6からわかるように、 "0" データが記 憶されている強誘電体キャパシタ C 2は既に十分な電圧が印加されており、 ビッ ト線/ B Lから電荷を引き抜くことにより強誘電体キャパシタ C 2からさらに引 き出せる電荷量は、 強誘電体キャパシタ C 1に比較して少ない。 しかし、 動作点 P 9、 P 1 0に示される変化によるビッ ト線 B L、 /B Lの電位変化は、 図 5 B に示したように " 1 " データに対応したビット線 B Lの電位が増加し、 " 0 " デ ータに対応したビット線 ZB Lの電位が減少する傾向を示すので、 " 1 " データ と "0" データとのデータマ一ジン DM Pは、 従来のデータマージン DMCに比 ベ大きくなる。
なお、 上述した説明では、 2 トランジスタ / 2キャパシタ （2 TZ2 C) 型メ モリセルにより構成されたコラム部 1 3を有する強誘電体メモリを一例として説 明したが、 本発明は図 7に示すように 1 トランジスタ Z 1キャパシタ （ I TZ' l C) 型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可 能である。 1 TZ 1 C型メモリセルは、 1つのトランジスタと 1つの強誘電体キ ャパシタとで 1つのメモリセルが構成される。
図 7は、 第 1の実施形態における強誘電体メモリのコラム部 1 3の他の例を示 す回路図である。
図 7において、 B LA、 B L Bは第 1及ぴ第 2のビッ ト線、 WL j A、 WL j Bは第 1及び第 2のヮード線、 P L j はプレート線 （ j は添え字であり、 j = 1 〜xの任意の自然数） 、 RWLA、 RWL Bは第 1及ぴ第 2のリファレンスヮ一 ド線、 RP Lはリファレンスプレート線、 DBA, D B Bは第 1及び第 2のデ一 タ信号線である。 P RC, C L、 P SA、 N S Aは、 上記図 2に示したプリチヤ ージ信号線、 コラム信号線、 制御信号線に対応する。
図 7に示すコラム部 1 3は、 複数のメモリセル 7 1、 7 1 ' 、 リファレンス電 位を出力するためのリファレンスセル 7 2、 7 2， 、 及びビット線 B L A、 B L B間の電位差を増幅するセンスアンプ 7 3を有する。 メモリセル 7 1 ( 7 1 ' ) は、 ビット線 B LA (B L B) 、 ワード線 WL j A (W L j B ) 及びプレート線 P L j に接続され、 リファレンスセル 7 2 ( 7 2 ' ) は、 ビッ ト線 B L A (B L B) 、 リファレンスワード線 RWL A (RWL B) 及びリファレンスプレート線 R P Lに接続される。
メモリセル 7 1、 7 1 ' の構成について説明する。 以下では、 第 1のワード線 WL 1 A、 プレート線 P L 1に接続されたメモリセル 7 1、 及び第 2のヮード線 WL 1 B、 プレート線 P L 1に接続されたメモリセル 7 1 ' を参照して構成を説 明するが、 他のメモリセル 7 1、 7 1 ' についても構成はそれぞれ同様である。 メモリセル 7 1は、 セルトランスファとしての Nチャネル MO S トランジスタ MN 7 1 と、 強誘電体キャパシタ C 7 1 とで構成される。 トランジスタ MN 7 1 のソースは第 1のビット線 B L Aに接続され、 ゲートは第 1のヮード線 W L 1 A に接続される。 強誘電体キャパシタ C 7 1の一方の電極は、 トランジスタ MN 7 1のドレインに接続され、 他方の電極はプレート線 P L 1に接続される。 メモリ セル 7 1 ' は、 Nチャネル MO S トランジスタ MN 7 2と強誘電体キャパシタ C 7 2とで構成され、 第 2のビッ ト線 B L B及ぴ第 2のヮード線 W L I Bに接続さ れる点のみ異なるだけでメモリセル 7 1と同様である。
次に、 リファレンスセル 7 2、 7 2 ' の構成について説明する。 リファレンスセル 7 2、 7 2 ' は、 セルトランスファと しての 1つの Nチヤネ ル MO S トランジスタ MN 7 3、 MN 7 4と、 1つの強誘電体キャパシタ C 7 3、 C 7 4とでそれぞれ構成される。 トランジスタ MN 7 3のソースは第 1のビッ ト 線 B L Aに接続され、 ゲートは第 1のリファ レンスヮード線 RWLAに接続され る。 強誘電体キャパシタ C 7 3の一方の電極は、 トランジスタ MN 7 3のドレイ ンに接続され、 他方の電極はリ ファ レンスプレート線 R P Lに接続される。 メモ リセル 7 2 ' は、 第 2のビッ ト線 B L B及び第 2のリ ファ レンスヮ—ド線 RWL Bに接続される点のみ異なるだけでリファレンスセル 7 2と同様である。
Nチャネル MO S トランジスタ MN 7 5、 M 7 6、 MN 7 7、 M 7 8、 及 び抵抗 R 7 1、 R 7 2は、 図 2に示したトランジスタ M N 3、 MN 4、 MN 5、 MN 6、 及び抵抗 R l、 R 2にそれぞれ対応するものであるので説明は省略する。 図 8は、 図 7に示した強誘電体メモリでのデータの読み出し動作を示すタイミ ングチャートである。 図 7に示したような 1 TZ 1 C型メモリセルにより構成さ れた強誘電体メモリでのデータの読み出し動作は、 以下に説明する相違点 （読み 出し動作時に駆動制御するワード線 （リファレンスヮード線） 及びプレート線 （ リファレンスプレート線） ） について異なるだけで、 上記図 4に示した 2 TZ2 C型メモリセルにより構成された強誘電体メモリでのデータの読み出し動作と動 作及び原理は同様であるので説明は省略する。
2 T/2 C型メモリセルにより構成された強誘電体メモリでのデータの読み出 し動作と、 1 T/ 1 C型メモリセルにより構成された強誘電体メモリでのデータ の読み出し動作との相違点について説明する。 上記図 4に示した 2 TZ 2 C型メ モリセルにより構成された強誘電体メモリでのデータの読み出し動作では、 1組 のワード線 WL j とプレート線 P L j とを駆動制御していた。 それに対して、 図 7に示したような 1 TZ l C型メモリセルにより構成された強誘電体メモリでの データの読み出し動作では、 図 8に示すように 1組のワード線 WL j A、 WL j Bとプレート線 P L j 、 リ ファレンスワード線 RWL A、 RWL Bと リ ファ レン スプレート線 R P Lとを駆動制御する。 具体的には、 1組のワード線 WL j Aと プレート線 P L j とを駆動制御するときには、 リ ファ レンスヮード線 RWL Bと リファレンスプレート線 R P Lとを駆動制御し、 1組のヮード線 WL j Bとプレ 一ト線 P L j とを駆動制御するときには、 リファレンスヮード線 RWL Aとリフ ァレンスプレート線 R p Lとを駆動制御する。
以上、 詳しく説明したように第 1の実施形態によれば、 強誘電体メモリにて、 基準電位 V S Sに対して一端が接続された抵抗 R 1、 R 2により構成されるクラ ンプ回路をビット線 B L i、 B L i (B LA、 B LB) に接続ことで、 データ の読み出し動作において、 強誘電体キャパシタ C l、 C 2からビット線 B L i、 /B L i (B LA、 B LB) に供給された電荷の一部が抵抗 R 1、 R 2を介して 基準電位が供給されるノードに対して流れ込む。 これにより、 ビット線の容量が 擬似的に大きくなり、 強誘電体キャパシタ C l、 C 2から効率よく電荷を引き出 してビッ ト線の電位を生成することができ、 従来と比較して " 1" データに対応 するビット線の電位が高くなり、 " 0 " データに対応するビッ ト線の電位が低く なるのでビット線間で大きな電位差を得ることができる。 したがって、 従来と比 較してデータマージンが大きくなり、 データの誤センシング等の発生を抑制する とともに、 デバイスの寿命を長くすることができる。
また、 第 1の実施形態によれば、 データの読み出し動作時に、 ビット線の容量 と強誘電体キャパシタの容量との割合がビット線 B L i、 /B L i (B LA、 B LB) に現れる電位に対して与える影響は小さくなるので、 1つのビッ ト線に接 続されるメモリセルの数、 ワード線の数を任意に選択することができ、 強誘電体 メモリにおけるブロック構成 （メモリセル構成等） の自由度が高くなる。
さらに、 "0 " データに対応するビット線は、 クランプ回路により常に基準電 位 VS S側に放電されているので、 センスアンプ 2 2のセンス動作中に起こる基 準電位 V S S側への電荷の集中によるセンスアンプ 22の電源ラインの影響によ る回路動作の不安定性を抑制することができる。
(第 2の実施形態）
次に、 第 2の実施形態について説明する。
上述した第 1の実施形態における強誘電体メモリは、 ビット線 B L i、 /B L i (B LA、 B LB) と基準電位 V S Sとの間がクランプ回路を介して定常的に 導通状態になり、 ビッ ト線 B L i、 /B L i (B LA、 B LB) の電位を常に基 準電位 V S Sに近づけるように構成している。 したがって、 例えばデータの読み 出し動作におけるセンスアンプの活性時やデータの書き込み動作時等においても、 ビッ ト線8し 1、 //81^ 1 (B LA、 B LB) の電位が基準電位 V S Sとは異な るためにクランプ回路を介して電流が流れてしまい、 電力を浪費してしまう。 そこで、 以下に説明する本発明の第 2の実施形態による半導体記憶装置を適用 した強誘電体メモリは、 強誘電体メモリにおける動作状態に応じてクランプ回路 の動作を制御して不要な電流が供給されるのを防止し、 消費電力の増加を抑制す るものである。
本発明の第 2の実施形態による半導体記憶装置を適用した強誘電体メモリの全 体構成は、 上記図 1に示した第 1の実施形態における強誘電体メモリ と同様であ るので説明は省略する。
図 9は、 第 2の実施形態における強誘電体メモリのコラム部 1 3 ' の一例を示 す回路図である。 なお、 この図 9において、 図 2に示した回路構成要素等と同一 の機能を有する回路構成要素等には同一の符号を付し、 重複する説明は省略する。 図 9において、 MN 7、 MN 8は Nチャネル MO S トランジスタであり、 トラ ンジスタ MN 7、 M 8のドレインは、 ビット線 B L i、 /B L iにそれぞれ接 続される。 また、 トランジスタ MN 7、 MN 8のソースは、 基準電位 VS S (例 えば、 グランド （GND) ) に対して接続され、 ゲートはクランプ制御信号線 C LAMPに接続される。
また、 トランジスタ MN7、 MN 8は、 他のトランジスタ MN 1〜MN 6等と は構造が異なり、 例えばチャネル長 （ゲート長） を大きく したり、 チャネル幅 （ ゲート幅） を小さく したりすることにより、 上記図 2に示した抵抗 R 1、 R 2の 抵抗値に相当するオン抵抗を有する。 つまり、 トランジスタ MN 7、 MN8は、 オン ·オフ制御可能なスィツチング機能を有するクランプ回路を構成する。
なお、 上記図 9においては、 1つのトランジスタ MN 7、 MN 8によりスイツ チング機能を有するクランプ回路をそれぞれ構成しているが、 例えば図 1 0に示 すようにスィッチ回路としての 1つの Nチャネル MO S トランジスタ MN 9と、 クランプ回路としての 1つの抵抗 R 3との組によりスィツチング機能を有するク ランプ回路を構成しても良い。
トランジスタ MN 9のドレインは、 ビッ ト線 B L i (/B L i ) に接続され、 ゲートはクランプ制御信号線 C LAMPに接続される。 抵抗 R 3は図 2に示した 抵抗 R 1 (R 2 ) に対応するものであり、 一端がトランジスタ MN 9のソースに 接続され、 他端が基準電位 V S Sに対して接続される。 上記図 1 0に示すように 構成した場合には、 トランジスタ MN 9は、 例えば他のトランジスタ M N 1〜 M N 6と同じ構造のトランジスタを用いることができる。
次に、 図 9、 図 10に示したスイッチング機能を有するクランプ回路の制御及 び第 2の実施形態における強誘電体メモリの動作について説明する。 なお、 以下 の説明では、 センスアンプ活性時にクランプ回路の動作を停止する場合、 データ の書き込み動作時にクランプ回路の動作を停止する場合、 及びセンスアンプ活性 時とデータの書き込み動作時との双方でクランプ回路の動作を停止する場合につ いて説明する。 また、 説明の便宜上、 図 9を参照して動作を説明する。
<センスアンプ活性時にクランプ回路の動作を停止する場合 >
図 1 1は、 センスアンプ活性時にクランプ回路の動作を停止させるためのクラ ンプ制御信号生成回路の一例を示す回路図である。
図 1 1において、 1 1 1〜 1 1 6は入力された信号を反転して出力するインパ —タである。 ィンバ一タ 1 1 1、 1 1 2、 1 1 3は縦続接続され、 センスアンプ 信号 S AEがィンバータ 1 1 1に入力され、 演算結果が制御信号 P S Aとしてィ ンバータ 1 1 3から出力される。 同様に、 ィンバ一タ 1 14、 1 1 5は縦続接続 され、 センスアンプ信号 SAEがインパータ 1 14に入力され、 演算結果が制御 信号 N S Aとしてィンバ一タ 1 1 5から出力される。 ィンバータ 1 1 6は、 セン スアンプ信号 SAEが入力され、 演算結果をクランプ制御信号 CLAMPとして 出力する。
すなわち、 図 1 1に示したクランプ制御信号生成回路は、 センスアンプ信号 S AEと同相である制御信号 P S A及びクランプ制御信号 C LAMPを出力し、 セ ンスアンプ信号 S A Eに対して逆相である制御信号 N S Aを出力する。
図 1 2は、 図 1 1に示したクランプ制御信号生成回路を備えた強誘電体メモリ でのデータの読み出し動作を示すタイミングチヤ一トであり、 クランプ回路の制 御 （クランプ制御信号線 C LAMPの電位： クランプ制御信号） を除き、 上記図 3に示した第 1の実施形態における強誘電体メモリでのデータの読み出し動作と 同じである。
図 1 2に示すようにデータの読み出し動作において、 読み出し動作を開始した 後、 センスアンプ信号 SAEが "H" に活性化されセンスアンプ 22が活性化さ れるまではクランプ制御信号線 C LAMPの電位は "H" である。 したがって、 クランプ回路が有する トヲンジスタ MN 7、 MN 8はそれぞれオン状態であり、 クランプ回路はビッ ト線 B L、 /B Lの電位を基準電位 V S Sに近づけるように 作用する。
その後、 センスアンプ信号 SAEが "H" に活性化されると、 クランプ制御信 号線 C LAMPの電位は "L" に変化する。 クランプ制御信号線 C LAMPの電 位が " L" になることでトランジスタ MN 7、 MN8はオフ状態になり、 クラン プ回路を介したビッ ト線 B L、 /B Lと基準電位 V S Sとの間での電流経路が遮 断される （クランプ回路の動作停止） 。
これにより、 センスアンプ 22の活性時には、 クランプ回路を介して不要な電 流が供給されることを防止し、 センスアンプ 22内の Pチャネル MO S トランジ スタから基準電位 V S Sに電流が貫通する （電荷がリークする） ことを防止する ことができる。 また、 ビット線 B L、 /B Lの電位を電圧 VDDに到達させるこ とが可能になり、 強誘電体キャパシタに対して十分な電圧を印加することができ る。
ぐデータの書き込み動作時にクランプ回路の動作を停止する場合 >
図 1 3は、 データの書き込み動作時 （図示しないライ トアンプの活性時） にク ランプ回路の動作を停止させるためのクランプ制御信号生成回路の一例を示す回 路図である。
図 1 3において、 1 3 1、 1 32はィンバータである。 ィンバータ 1 3 1、 1 3 2は縦続接続され、 ライ トイネーブル信号 WEがィンバータ 1 3 1に入力され, 演算結果がクランプ制御信号 C LAMPとしてインバ一タ 1 3 2から出力される c つまり、 図 1 3に示したクランプ制御信号生成回路は、 ライ トイネーブル信号 W Eと同相であるクランプ制御信号 C LAMPを出力する。
図 1 4は、 図 1 3に示したクランプ制御信号生成回路を備えた強誘電体メモリ でのデータの書き込み動作を示すタイミングチャートである。 外部からのデータの書き込み要求により、 図示しないチップセレク ト信号が活 性化されるのに応じて、 ライ トイネーブル信号 WEが "L" に活性化される。 こ れにより、 クランプ制御信号線 C LAMPの電位は "H" から "L" に変化し、 トランジスタ MN 7、 MN 8はオフ状態になり、 クランプ回路を介したビット線 B L、 ZB Lと基準電位 V S Sとの間での電流経路が遮断される （クランプ回路 の動作停止） 。
続いて、 プリチヤ一ジ信号線 PRCの電位が " L " に不活性化され、 データの 書き込みが実行される。 なお、 データの書き込みについては、 図 14に示すよう に従来の強誘電体メモリと同様であるので説明は省略する。
その後、 データの書き込みが終了し、 ライ トイネーブル信号 WEが "L" から "H" に不活性化されると、 クランプ制御信号線 C LAMPの電位は "L" から "H" に変化する。 これにより、 トランジスタ MN 7、 MN 8はオン状態になり、 ビット線 B L、 / Lと基準電位 V S Sとの間がクランプ回路を介して導通状態 になる。
このようにして、 データの書き込み動作時には、 クランプ回路を介して不要な 電流が供給されることを防止し、 図示しないライ トアンプが有する Pチャネル M O S トランジスタから基準電位 V S Sに電流が貫通する （電荷がリークする） こ とを防止することができる。
<センスアンプ活性時及びデータの書き込み動作時にクランプ回路の動作を停止 する場合 >
図 1 5 Aは、 センスアンプ活性時及びデータの書き込み動作時にクランプ回路 の動作を停止させるためのクランプ制御信号生成回路の一例を示す回路図である 図 1 5 Aにおいて、 1 5 1〜1 5 6、 1 58はインバータであり、 1 57は否 定論理積演算回路 （NAND) 回路である。 図 1 1に示したクランプ制御信号生 成回路と同様に、 インバータ 1 5 1、 1 5 2、 1 53は縦続接続され、 入力され るセンスアンプ信号 S AEと逆相の信号を制御信号 P S Aとして出力し、 またィ ンバータ 1 54、 1 5 5は縦続接続され、 入力されるセンスアンプ信号 S A Eと 同相の信号を制御信号 N S Aとして出力する。
NAND回路 1 5 7の一方の入力には、 センスアンプ信号 SAEが入力される ィンパータ 1 56の出力が入力され、 他方の入力にはライ トイネ一ブル信号 WE が入力される。 また、 N AND回路 1 57での演算結果である N AND回路 1 5 7の出力がィンバ一タ 1 58に入力され、 演算結果がクランプ制御信号 C L AM Pとしてィンバ一タ 1 58から出力される。
したがって、 図 1 5 Bに示すようにセンスアンプ活性時 （センスアンプ信号 S AEが "H" のとき） には、 インバータ 1 56の出力が " L" になることで N A ND回路 1 5 7の出力が "H" になる。 これにより、 ィンバ一タ 1 58から出力 されるクランプ制御信号 C LAMPは "L" になる。
また、 図 1 5 Cに示すようにデータの書き込み動作時 (ライ トイネーブル信号 WEが " L " のとき） には、 NAND回路 1 5 7の一方の入力が "L" であるの で出力は " H" になり、 インバータ 1 58から出力されるクランプ制御信号 C L AMPは "L" になる。
これにより、 センスアンプ 22の活性時及びデータの書き込み動作時には、 ク ランプ回路を介して不要な電流が供給されることを防止することができる。 した がって、 センスアンプ 22の活性時にセンスアンプ 22内の Pチヤネノレ MO S ト ランジスタから基準電位 V S Sに電流が貫通することを防止することができると ともに、 図示しないライ トアンプが有する Pチャネル MO S トランジスタから基 準電位 V S Sに電流が貫通することを防止することができる。
なお、 上述した第 2の実施形態については、 2 TZ 2 C型メモリセルにより構 成されたコラム部を有する強誘電体メモリを一例として説明したが、 上述した第 1の実施形態と同様に 1 T/1 C型メモリセルにより構成されたコラム部を有す る強誘電体メモリにも適用可能である。
また、 上記図 1 1、 図 1 3及び図 1 5 Αに示したクランプ制御信号生成回路の 構成は一例であり、 同様のクランプ制御信号を生成可能であれば良く、 異なる論 理回路を用いて構成しても良い。
以上、 説明したように第 2の実施形態によれば、 上述した第 1の実施形態によ り得られる効果に加え、 クランプ回路の動作を制御して、 例えばデータの読み出 し動作でのセンスアンプ活性時ゃデータの書込み動作時等には、 クランプ回路の 動作を停止し、 ビッ ト線 B L i、 ZB L i と基準電位 V S Sとの間での電流経路 を遮断することで、 クランプ回路を介して不要な電流が流れることを防止し、 消 費電力の増加を抑制することができる。 また、 クランプ回路の動作を停止させる ことでノイズの発生等を抑制して信頼性を向上させることができる。
(第 3の実施形態）
次に、 第 3の実施形態について説明する。
上述した第 1及び第 2の実施形態における強誘電体メモリでは、 ビット線の電 位を基準電位 V S Sに近づけるようにするためのクランプ回路は、 1つの抵抗、 あるいは 1つのトランジスタを用いて構成していたが、 クランプ回路を構成する 抵抗あるいはトランジスタにはプロセスばらつき等による配置位置に依存した特 性ばらつきが生じる場合がある。 そこで、 第 3の実施形態による半導体記憶装置 を適用した強誘電体メモリは、 上述した第 1及び第 2の実施形態でのクランプ回 路を複数の素子により構成することで、 特性ばらつきによる影響を緩和するもの である。
本発明の第 3の実施形態による半導体記憶装置を適用した強誘電体メモリの全 体構成は、 上記図 1に示した第 1の実施形態における強誘電体メモリ と同様であ るので説明は省略する。
図 1 6は、 第 3の実施形態における強誘電体メモリのコラム部の一例を示す回 路図である。 なお、 この図 1 6において、 図 2に示した回路構成要素等と同一の 機能を有する回路構成要素等には同一の符号を付し、 重複する説明は省略する。 図 1 6において、 R 4、 R 5、 R 6、 R 7は抵抗であり、 抵抗 R 6は抵抗 R 4 の近傍位置 （例えば、 隣接する位置） に配置され、 抵抗 R 7は抵抗 R 5の近傍位 置 （例えば、 隣接する位置） に配置される。 抵抗 R 4の一端はビッ ト線 B L iに 接続され、 他端は抵抗 R 7の一端に接続される。 同様に、 抵抗 R 5の一端はビッ ト線/ B L iに接続され、 他端は抵抗 R 6の一端に接続される。 また、 抵抗 R 6 , R 7の他端は、 基準電位 V S Sに対して接続される。 ここで、 抵抗 R 4と抵抗 R 6とによる抵抗値、 及び抵抗 R 5と抵抗 R 7とによる抵抗値は、 図 2に示した抵 抗 R l、 R 2の抵抗値に相当する。
なお、 上述した説明では、 クランプ素子として抵抗を用いる場合を一例として 示したが、 クランプ素子にトランジスタを用いた場合であっても同様である。 ま た、 上述した説明では、 2つのクランプ素子を用いた場合について説明したが、 クランプ素子の数は任意である。 また、 2 T / 2 C型メモリセルに限らず 1 T Z 1 C型メモリセルにより構成されたコラム部を有する強誘電体メモリにも同様に 適用可能である。
以上、 説明したように第 3の実施形態によれば、 近傍位置に複数のクランプ秦 子を配置し、 図 1 6に示すように複数のクランプ素子を交差するように接続する。 これにより、 上述した第 1の実施形態により得られる効果に加え、 位置に依存し たクランプ素子の特性ばらつきが生じた場合であっても、 クランプ素子の特性を 平均化し特性ばらつきの影響を緩和することができ、 クランプ回路を介したビッ ト線 B L i、 / B L i と基準電位 V S Sとの間の抵抗値をビット線 B L i 、 Z B L iによらずほぼ等しくすることができる。
なお、 上述した第 1及ぴ第 2の実施形態では、 クランプ回路を抵抗、 トランジ スタ、 あるいは抵抗と トランジスタとにより構成したが、 クランプ回路として定 電流源を用いても良く、 コラム部の 2本のビット線から等しい量の電荷をそれぞ れ引くことができ、 上述した第 1及び第 2の実施形態と同様の効果を得ることが できる。 また、 上述した第 1〜第 3の実施形態では、 トランジスタはすべて Nチ ャネル M O S トランジスタを用いていたが本発明はこれに限定されるものではな い。
なお、 上記実施形態は、 何れも本発明を実施するにあたっての具体化のほんの 一例を示したものに過ぎず、 これらによって本発明の技術的範囲が限定的に解釈 されてはならないものである。 すなわち、 本発明はその技術思想、 またはその主 要な特徴から逸脱することなく、 様々な形で実施することができる。 産業上の利用可能性
以上のように、 本発明によれば、 強誘電体キャパシタを有するメモリセルが複 数のヮード線及びそれに隣接するプレート線の組とビッ ト線との交差部に設けら れた半導体記憶装置にて、 上記ビッ ト線と基準電位が供給されるノードとの間に クランプ回路をそれぞれ接続する。 これにより、 強誘電体キャパシタからビット 線に供給された電荷がクランプ回路により引き抜かれ、 ビッ ト線の容量が擬似的 に大きくなり、 強誘電体キャパシタからビット線に効率良く電荷を供給すること ができる。 したがって、 データの読み出し動作にて、 大きなビット線間の電位差 が得ることができ、 従来と比較してデータマ一ジンが大きくなり、 データの誤セ ンシング等の発生を抑制するとともに、 デバイスの寿命を長くすることができる c

Claims

請 求 の 範 囲
1 . 複数のヮード線と、
上記ヮード線にそれぞれ隣接して設けたプレート線と、
上記ヮ一ド線及ぴプレート線に対して直交する方向に設けた複数のビッ ト線と、 上記ヮ一ド線及びプレート線の組と上記ビッ ト線との交差部に設けられ、 強誘 電体キャパシタを有するメモリセルと、
上記ビッ ト線と基準電位が供給されるノードとの間にそれぞれ接続されたクラ ンプ回路とを備えたことを特徴とする半導体記憶装置。
2 . 上記メモリセルは、 1つの トランジスタと 1つの強誘電体キャパシタとをそ れぞれ有することを特徴とする請求項 1に記載の半導体記憶装置。
3 . 上記メモリセルは、 2つのトランジスタと 2つの強誘電体キャパシタとをそ れぞれ有し、 上記ワード線及ぴプレート線の組と 1対の上記ビット線との交差部 に設けられることを特徴とする請求項 1に記載の半導体記憶装置。 .
4 . 上記クランプ回路は、 一端が上記ビッ ト線に接続され、 他端が上記基準電位 が供給されるノードに接続された抵抗であることを特徴とする請求項 1に記載の 半導体記憶装置。
5 . 上記クランプ回路は、 上記ビット線と上記基準電位が供給されるノードとの 間を電気的に接続するか否かを制御するスィツチング機能を有することを特徴と する請求項 1に記載の半導体記憶装置。
6 . 上記クランプ回路は、 ドレインが上記ビッ ト線に接続され、 ソースが上記基 準電位が供給されるノードに接続され、 ゲー卜が制御信号線に接続されたオン抵 抗が上記メモリセルを構成する トランジスタより も大きい トランジスタであるこ とを特徴とする請求項 5に記載の半導体記憶装置。
7 . 上記クランプ回路は、 ドレインが上記ビッ ト線に接続され、 ゲートが制御信 号線に接続されたトランジスタと、 当該トランジスタのソースに一端が接続され、 他端が上記基準電位が供給されるノードに接続された抵抗とを有することを特徴 とする請求項 5に記载の半導体記憶装置。
8 . 上記クランプ回路は、 上記ビット線間の電位差を増幅するためのセンスアン プが活性化しているときには、 上記ビッ ト線と上記基準電位が供給されるノード との間を絶縁することを特徴とする請求項 5に記載の半導体記憶装置。
9 . 上記クランプ回路は、 データの書込み動作時には、 上記ビッ ト線と上記基準 電位が供給されるノードとの間を絶縁することを特徴とする請求項 5·に記載の半 導体記憶装置。
1 0 . 上記クランプ回路は、 上記ビット線間の電位差を増幅するためのセンスァ ンプが活性化しているとき及びデータの書込み動作時には、 上記ビット線と上記 基準電位が供給されるノードとの間を絶縁することを特徴とする請求項 5に記載 の半導体記憶装置。
1 1 . 上記基準電位はグランドレベルであることを特徴とする請求項 1に記載の 半導体記憶装置。
1 2 . 上記クランプ回路は、 複数のクランプ素子をそれぞれ有し、 1対の上記ビ ット線に対応するクランプ回路間で、 上記複数のクランプ素子を交差するように 接続することを特徴とする請求項 1に記載の半導体記憶装置。
1 3 . 上記クランプ回路は、 2つのクランプ素子をそれぞれ有し、 1対のビッ ト 線にそれぞれ接続された第 1のクランプ回路及び第 2のクランプ回路にて、 上記 第 1のクランプ回路の第 1のクランプ素子と上記第 2のクランプ回路の第 2のク ランプ素子とを接続し、 第 2のクランプ回路の第 1のクランプ素子と上記第 1の クランプ回路の第 2のクランプ素子とを接続することを特徴とする請求項 1に記 載の半導体記憶装置。
1 4 . 上記クランプ回路は、 定電流源回路であることを特徴とする請求項 1に記 載の半導体記憶装置。
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