WO2004083774A1 - 光検出装置 - Google Patents

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WO2004083774A1
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photosensitive
circuit
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light
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Yukinobu Sugiyama
Seiichiro Mizuno
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Hamamatsu Photonics KK
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes

Definitions

  • the present invention relates to a photodetector that detects a two-dimensional position where light is incident.
  • a conventional photodetector uses a solid-state image sensor such as a MOS image sensor to load image data obtained by imaging into an image memory, perform image processing, and perform two-dimensional position detection. Is generally detected (for example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Application Laid-Open No. H01-1676769 Disclosure of the Invention
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a photodetector capable of speeding up two-dimensional position detection processing and simplifying the configuration. It is in.
  • a light detection device is a light detection device having a light-sensitive region in which pixels are two-dimensionally arranged.
  • a plurality of light-sensitive parts By arranging a plurality of light-sensitive parts adjacent to each other in the same plane to output a current corresponding to the intensity of the incident light, one pixel is formed and arranged in the first direction in a two-dimensional arrangement.
  • One of the plurality of light-sensitive portions constituting each pixel is electrically connected to each other over the plurality of pixels, and the second light-sensitive portion in the two-dimensional array is connected.
  • the other light-sensitive portions of the plurality of light-sensitive portions constituting each pixel are electrically connected to each other, and the plurality of light-sensitive portions are arranged in the first direction.
  • Current output from one photosensitive sub-group electrically connected between pixels, and current from the other photosensitive sub-group electrically connected between a plurality of pixels arranged in the second direction A signal processing circuit for reading an output and detecting a luminance profile in a first direction and a second direction in a two-dimensional array based on the current output.
  • the photodetector In the photodetector according to the present invention, light incident on one pixel is detected in each of a plurality of light-sensitive portions constituting the pixel, and a current corresponding to light intensity is output for each light-sensitive portion. Is output to Since one of the photosensitive portions is electrically connected to a plurality of pixels arranged in the first direction in the two-dimensional array, the current output from the one photosensitive portion is in the first direction. Sent to Also, since the other photosensitive portions are electrically connected to a plurality of pixels arranged in the second direction in the two-dimensional array, the current output from the other photosensitive portion is the second direction.
  • the current output from one light-sensitive part is sent in the first direction, and the current output from the other light-sensitive part is sent in the second direction.
  • the profile and the luminance profile in the second direction can be obtained independently.
  • the two-dimensional position of the incident light can be detected at high speed with a very simple configuration in which a plurality of light-sensitive portions are provided in one pixel.
  • one signal processing circuit detects a luminance profile in the first direction and a luminance profile in the second direction. Since the circuit for processing the current output from one photosensitive subgroup and the circuit for processing the current output from the other photosensitive subgroup are shared, the circuit area can be reduced, Cost reduction can be achieved.
  • the signal processing circuit is configured to output a current from one of the light-sensitive subgroups. And a shift register for sequentially reading out the current output from the other photosensitive sub-group in the first direction in the second direction, and a shift register for sequentially reading out the current output from the other photosensitive sub-group. It is preferable to have an integrating circuit for sequentially inputting the current output and the current output from each of the other photosensitive parts and converting the current output into a voltage output. With this configuration, a luminance profile in the first direction and a luminance profile in the second direction can be obtained with a very simple configuration.
  • the signal processing circuit is provided in correspondence with one photosensitive group and the other photosensitive group, and outputs the current from one corresponding photosensitive group and the other photosensitive group.
  • An integration circuit that converts the current output from the light-sensitive subgroup to a voltage output and outputs a voltage value, and an integration circuit that is provided in accordance with the integration circuit, according to the amount of change in the voltage value output from the corresponding integration circuit CDS circuit that outputs a voltage of the specified value, a sample-and-hold circuit that is provided corresponding to the CDS circuit and holds and outputs the voltage output from the corresponding CDS circuit, and a sample-and-horned circuit.
  • the maximum value detection circuit that detects the maximum value of the voltage output that is output from each of them, and the voltage output that is output from each of the sample and hold circuits are sequentially input, and the voltage output is detected by the maximum value detection circuit.
  • Maximum value And an AZD conversion circuit that converts the digital value based on the AZD and outputs the digital value.
  • the photodetector according to the present invention is a photodetector having a light-sensitive region, wherein the light-sensitive region includes a plurality of first light-sensitive regions electrically connected to each other in a first direction. A plurality of first light-sensitive portions and a plurality of second light-sensitive portions electrically connected to each other over a second direction intersecting the first direction.
  • the light-sensitive parts are arranged in the same plane in a two-dimensionally mixed state, and the current output from the first photosensitive part group electrically connected to each other over the first direction; and Current outputs from the second photosensitive sub-groups electrically connected to each other in two directions, and based on the current outputs, a luminance profile in a first direction and a second direction in a two-dimensional array.
  • the light incident on the light-sensitive region is detected in any of the first light-sensitive portion and the second light-sensitive portion, and a current corresponding to the light intensity is generated. It is output for each light sensitive part. Then, since the first photosensitive portions are electrically connected to each other in the first direction, the current output from the first photosensitive portion is sent in the first direction. Further, since the second photosensitive portions are electrically connected to each other in the second direction, the current output from the second photosensitive portion is sent in the second direction. Thus, the current output from the first photosensitive portion is sent in the first direction, and the current output from the second photosensitive portion is sent in the second direction.
  • the two-dimensional position of the incident light is extremely simple, in which a plurality of first photosensitive parts and a plurality of second photosensitive parts are arranged in the same plane in a two-dimensionally mixed state. Can be detected at high speed.
  • one signal processing circuit detects a luminance profile in the first direction and a luminance profile in the second direction. Since the circuit for processing the current output from the first photosensitive group and the circuit for processing the current output from the second photosensitive group are shared, the circuit area can be reduced, Cost reduction can be achieved.
  • the signal processing circuit reads the current output from the first photosensitive sub-group sequentially in the second direction, and sequentially reads the current output from the second photosensitive sub-group in the first direction.
  • a shift register for the next read, and each read sequentially by the shift register It is preferable to have an integrating circuit for sequentially inputting the current output from the first photosensitive subgroup and the current output from the second photosensitive subgroup, and converting the current output into a voltage output.
  • the signal processing circuit is provided corresponding to the first photosensitive section group and the second photosensitive section group, and outputs a current from the corresponding first photosensitive section group and a second photosensitive section.
  • An integration circuit that converts the current output from the group into a voltage output and outputs a voltage value; and a voltage that is provided corresponding to the integration circuit and that has a value corresponding to the amount of change in the voltage value output from the corresponding integration circuit.
  • a sample-and-hold circuit that is provided corresponding to the CDS circuit and holds and outputs the voltage output from the corresponding CDS circuit, and a sample-and-hold circuit that outputs the voltage output.
  • the maximum value detection circuit for detecting the maximum value of the voltage output and the voltage output output from each of the sample-and-hold circuits are sequentially input, and the voltage output is detected based on the maximum value detected by the maximum value detection circuit. It converted into Tanore value, and AZD-varying circuit for outputting the digital value, it is preferable to have a. With this configuration, even if each of the integrating circuits has a different noise variation for each integrating operation, the noise error is eliminated by the CDS circuit. Also, not only when the light intensity incident on the light-sensitive part is high, but also when the light intensity is low, the resolution of the AZD conversion is excellent. As a result, a luminance profile in the first direction and a luminance profile in the second direction can be obtained with high accuracy.
  • FIG. 1 is a conceptual configuration diagram illustrating a photodetector according to the present embodiment.
  • FIG. 2 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 3 is a cross-sectional view along the line III-III in FIG.
  • FIG. 4 shows one example of the photosensitive region included in the photodetector according to the present embodiment. It is a principal part enlarged plan view which shows an example.
  • FIG. 5 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 6 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 7 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 8 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 9 is a schematic configuration diagram illustrating a signal processing circuit included in the photodetector according to the present embodiment.
  • FIG. 10 is a timing chart for explaining the operation of the signal processing circuit.
  • FIG. 11 is a schematic configuration diagram showing a modified example of the signal processing circuit included in the photodetector according to the present embodiment.
  • FIG. 12 is a circuit diagram of an integration circuit included in a modified example of the signal processing circuit.
  • FIG. 13 is a circuit diagram of a CDS circuit included in a modified example of the signal processing circuit.
  • FIG. 14 is a circuit diagram of a sample and hold circuit included in a modified example of the signal processing circuit.
  • FIG. 15 is a circuit diagram of a maximum value detection circuit included in a modified example of the signal processing circuit.
  • FIG. 16 is a circuit diagram of an A / D conversion circuit included in a modified example of the signal processing circuit.
  • FIG. 17 is a conceptual configuration showing a modification of the photodetector according to the present embodiment.
  • each of the parameters M and N is an integer of 2 or more.
  • the parameter m is any integer from 1 to M
  • the parameter n is any integer from 1 to N.
  • FIG. 1 is a conceptual configuration diagram showing a photodetector according to the present embodiment.
  • the light detection device 1 includes a light-sensitive region 10 and a signal processing circuit 20.
  • pixels 11mn are two-dimensionally arranged in M rows and N columns.
  • One pixel consists of a light-sensitive part 12 mn (first light-sensitive part) and a light-sensitive part 13 ran (second light-sensitive part) that output a current according to the intensity of light incident on each pixel. It is constructed by arranging adjacently.
  • the photosensitive portion 12 mn and the photosensitive portion 13 ran are arranged in the same plane in a two-dimensionally mixed state.
  • the plurality of pixels 11 u to 11 N , 11 21 to 11 N , ⁇ , 11 M1 to 11 MN arranged in the first direction in the two-dimensional array are referred to as follows.
  • a plurality of photosensitive portions 1 2 mn of each pixel 1 1 to configure, 1 3 (for example preparative were, one photosensitive portions 1 2 U to 12 1N) one photosensitive portions 1 2 mn each other of mn electric mutually Connected.
  • FIG. Fig. 2 is an enlarged plan view of an essential part showing an example of the photosensitive region included in the photodetector.
  • FIG. 3 is a sectional view taken along line III-III in FIG. In FIG. 2, illustration of the protective layer 48 is omitted.
  • the photosensitive region 10 includes a semiconductor substrate 40 made of a P-type (first conductivity type) semiconductor and an N-type (second conductivity type) formed on the surface layer of the semiconductor substrate 40. And the semiconductor regions 41 and 42 of FIG. As a result, each of the photosensitive portions 12 ran and 13 mn includes the semiconductor substrate 40 and a pair of the second conductivity type semiconductor regions 41 and 42 to form a photo diode. As shown in FIG. 2, the second conductivity type semiconductor regions 41 and 42 have a substantially triangular shape when viewed from the light incident direction. In one pixel, the two regions 41 and 42 have one side each other. They are formed adjacent to each other. The semiconductor substrate 40 is set to the ground potential.
  • the photosensitive region 10 may include a semiconductor substrate made of an N-type semiconductor and a P-type semiconductor region formed on a surface layer of the semiconductor substrate.
  • the region 4 1 (light-sensitive portion 1 2 ran ) and the region 4 2 (light-sensitive portion 13) alternate when viewed from the first direction or the second direction.
  • the region 41 (light-sensitive portion 12 mn ) and the region 42 (light-sensitive portion 13 mn ) intersect in the first direction and the second direction ( For example, when viewed from the third direction, the same direction intersects with the first and second directions (for example, crosses at 45 °). Fourth direction This means that they are arranged alternately.
  • the first insulating layer 43 is formed on the semiconductor substrate 40 and the regions 41 and 42, and the first wiring is formed through the contact holes formed in the first insulating layer 43.
  • 4 4 is electrically connected to the other region 4 1.
  • the electrode 45 is electrically connected to the other region 42 via a contact hole formed in the first insulating layer 43.
  • a second insulating layer 46 is formed on the first insulating layer 43, and the second wiring 47 is connected to the electrode via a contact hole formed in the second insulating layer 46. It is electrically connected to 4-5. As a result, the other region 42 is connected to the second region via the electrode 45. It will be electrically connected to line 47.
  • a protective layer 48 is formed on the second insulating layer 46.
  • the first insulating layer 43, second insulating layer 46 and the protective layer 48 is composed of S i 0 2 or SIN like.
  • the first wiring 44, the electrode 45, and the second wiring 47 are made of a metal such as A1.
  • the first wire 44, one of the regions 41 in each pixel 1 1, tl be those electrically connected across the first direction, extending the pixel 1 l mn question in a first direction the Activity Is provided.
  • the first number multiple of which is arranged in the direction of the pixels in the two-dimensional array 1 lu l 1 1N, 1 1 21 ⁇ 1 1 2 ⁇ , ⁇ ⁇ ⁇ , 1 3L M1 ⁇ 1 1 MN
  • one photosensitive portions 1 2 mn each other e.g., one of the photosensitive portions 1 2 U ⁇ 1 2 1N
  • a light-sensitive portion extending in the first direction is formed in M rows.
  • the second wiring 47 electrically connects the other region 42 in each pixel 1 lmn in the second direction, and is provided extending between the pixels 1 lmn in the second direction. Have been. As described above, by connecting the other area 42 in each pixel 1 lmn with the second wiring 47, a plurality of pixels 1 lu to l 1 M or 1 1 m arranged in the second direction in the two-dimensional array are arranged.
  • the M-column photosensitive members extending in the first direction and the N-row photosensitive members extending in the second direction are formed on the same plane. Will be done.
  • the shapes of the regions 41 and 42 are not limited to the substantially triangular shape shown in FIG. 2, and may be other shapes as shown in FIGS.
  • the second conductivity type semiconductor region (photosensitive portion) shown in FIG. It has a rectangular shape when viewed from the direction. In one pixel, two regions 41 and 42 are formed such that long sides are adjacent to each other. The regions 41 (light-sensitive portions 12 mn ) and the regions 42 (light-sensitive portions 13 mn ) are alternately arranged in the second direction. As shown in FIG. 4, even if the area of the second conductivity type semiconductor region in the first direction and the second direction per pixel is different, it is only necessary that the area is constant in each direction between pixels. That is, it is only necessary that the total area of the photosensitive regions connected to all the wirings extending in the same direction is the same.
  • one region 41 having a substantially triangular shape is formed continuously in the first direction.
  • the other area 42 has a substantially triangular shape, and is formed independently between pixels 1 lmn .
  • the regions 41 (light-sensitive portions 12 mn ) and the regions 42 (light-sensitive portions 13 ran ) are alternately arranged in the second direction.
  • the read speed may decrease with an increase in the series resistance. It is preferable that each region 41 be electrically connected by the first wiring 44.
  • the second conductivity type semiconductor region (photosensitive portion) shown in FIG. 6 is composed of four regions 4 la, 41 b, 42 a, and 42 b per pixel, and the regions located diagonally.
  • the regions are electrically connected by a first wiring 44 or a second wiring 47 as a pair.
  • the regions 41 (light-sensitive portions 12 mn ) and the regions 42 (light-sensitive portions 13 mn ) are alternately arranged in the first direction and the second direction.
  • the region 41 (the light-sensitive portion 12 and the region 42 (the light-sensitive portion 13 mn )) are alternately arranged in the third direction and the fourth direction.
  • the second conductivity type semiconductor region (light-sensitive portion) shown in FIG. 7 is formed so that two comb-shaped regions 41 and 42 mesh with each other.
  • the second-conductivity-type semiconductor region (light-sensitive portion) shown in Fig. 8 has a polygonal shape (for example, an octagonal shape) that is four or more squares when viewed from the light incident direction. Are formed adjacent to each other.
  • the region 41 and the region 42 are arranged side by side in a third direction intersecting the first direction and the second direction in one pixel, and are arranged in a honeycomb shape when viewed from the light incident direction. That is, the region 41 (the light-sensitive portion 12 mn ) and the region 42 (the light-sensitive portion 13 mn ) are alternately arranged in the third direction and the fourth direction.
  • FIG. 9 is a schematic configuration diagram showing a signal processing circuit.
  • the signal processing circuit 20 detects the luminance profile of the light incident on the photosensitive region 10 in the second direction and the luminance profile in the first direction. Voltage V indicating the luminance profile in the direction of. Output ut .
  • the signal processing circuit 20 includes a switch element 21, a shift register 22, and an integration circuit 23.
  • the other light-sensitive portion 1 2 mn group (a light-sensitive portion composed of one second conductivity type semiconductor region 41 and extending in the M direction and extending in the first direction) and a plurality of pixels arranged in the second direction 1 lu ⁇ l 1 M1, 1 1 12 ⁇ 1 1 M2, ⁇ ⁇ ⁇ , 1 1 1 ⁇ ⁇ 1 1 ⁇ between electrically connected the other photosensitive portions 1 3 mn group in (second conductivity type other N rows of light-sensitive portions which are formed of the semiconductor region 42 and extend in the second direction.
  • the shift register 22 includes a plurality of pixels 1! Arranged in the first direction. ⁇ ⁇ 1 1N, 1 1 21 ⁇ 1 1 2N, ⁇ ⁇ ⁇ , 1 1 M1 ⁇ 1 1 between MN electrically connected to one of the photosensitive portions 1 a current output from the 2 ran group second sequentially read out in the direction, a second plurality of pixels 1 arranged in the direction of the l u ⁇ l 1 M1, 1 1 12 ⁇ 1 1 M2, ⁇ ⁇ ⁇ , electrically connected between 1 1 1N to 1 l
  • the current output from the other photosensitive section 13 mn group is sequentially read in the first direction.
  • the integration circuit 23 sequentially inputs the current output from each one of the photosensitive sections 12 mn and the current output from each of the other photosensitive sections 13 ran which are sequentially read by the shift register 22, and outputs the current output. Is converted to a voltage output.
  • the switch elements 21 are controlled by signals shift (m) and shift (M + n) output from the shift register 22, and are sequentially closed.
  • a first plurality of pixels 1 arranged in the direction of " ⁇ 1 1 1N, 1 1 21 ⁇ 1 1 2N, ⁇ ⁇ ⁇ , electric between 1 1 M1 ⁇ 1 1 MN
  • the electric charge accumulated in one of the light-sensitive portions 12 mn connected in series becomes a current, which is output to the integration circuit 23 via the first wiring 44 and the switch element 21.
  • the switch element By closing 21, a plurality of pixels 1 l u to l 1 M1 , 1 12 to 11 1 ⁇ 2 , ⁇ ⁇ , and 1 1N to 1 l arranged in the second direction are electrically connected.
  • the electric charge accumulated in the other connected photosensitive section 13 mn becomes a current, which is output to the integration circuit 23 via the second wiring 47 and the switch element 21.
  • the shift register includes a control circuit ( The operation is controlled by the signals ⁇ 2 and ⁇ 3 output from the switch (not shown), and the switch elements 21 are sequentially closed.
  • the integration circuit 23 includes an amplifier 24, a capacitance element 25, and a switch element 26.
  • the capacitor 25 has one terminal connected to the input terminal of the amplifier 24 and the other terminal connected to the output terminal of the amplifier 24.
  • the switch element 26 When the switch element 26 has one terminal connected to the input terminal of the amplifier 24 and the other terminal connected to the output terminal of the amplifier 24, and the reset signal D reset output from the control circuit is high, the switch element 26 is in the [ ⁇ ] state. next, ing and rOFFj state when the reset signal ⁇ !> reset is Low.
  • the integration circuit 23 operates when the switch element 26 is in the "ON” state. Initializes the capacitor 25 by discharging. On the other hand, when the switch element 26 is in the “OFF” state, the integrating circuit 23 outputs a plurality of pixels 11 u to 11 N , 11 21 to 11 N , ⁇ ⁇ ⁇ , arranged in the first direction.
  • FIG. 10 is a timing chart for explaining the operation of the signal processing circuit.
  • the reset signal reset is input from the control circuit to the integrator circuit 23, and during the period in which the reset signal reset is in the "0 FF" state, the corresponding one of the light-sensitive sections 12 ⁇ ⁇ group and the other light-sensitive section.
  • sensitive portion 1 3 mn charge accumulated in the group is accumulated in the capacitor 25, the voltage V. ut corresponding to the accumulated charge amount is Ru are sequentially outputted from the integrating circuit 23.
  • the integration circuit 23 When the reset signal reset is in the “ON” state, the switch element 26 is closed and the capacitance element 25 is initialized.
  • a first plurality of pixels arranged in the direction of the 1 1 u ⁇ 1 1 1I 1 1 21 ⁇ 1 1 2N, ⁇ ⁇ ⁇ , 1 1 M1 ⁇ 1 1 The electric charge (current output) accumulated in the 1 mn group of one photosensitive portion electrically connected between MNs , and A plurality of pixels 1 lu ⁇ l 1 M1 arranged in the second direction, 1 1 12 ⁇ 1 1 M2, ⁇ ⁇ ⁇ , electrically connected to the other of the photosensitive portions between 1 1 1 ⁇ ⁇ 1 1 ⁇ Voltage V corresponding to charge (current output) accumulated in the 13 ran group.
  • 1 Tsunoe element 1 1 a plurality of photosensitive portions m light incident on "in constituting the pixel 1 1 BTL 1 2 , m, 1 3 nn respectively, current corresponding to the light intensity is output to photosensitive portions 1 every 2 ran, 1 3 ran.
  • each other two-dimensional array a plurality of pixels 1 lu l 1 1N, 1 1 21 ⁇ 1 1 2N arranged in the direction of, ⁇ ⁇ ⁇ , 1 1 M1 ⁇ 1 l Niwata since connexion are electrically connected, one light-sensitive
  • the current output from the portion 12 mn is sent in the first direction, and a plurality of pixels 1 ln to l 1 in which the other photosensitive portions 13 mn are arranged in the second direction in a two-dimensional array.
  • the other photosensitive portions 1 3 mn forces et outputted current of the second Sent in the direction That.
  • the current output from the other photosensitive portions 1 3 mn is sent to the second direction Therefore, it is possible to independently obtain the luminance profile in the first direction and the luminance profile in the second direction, and as a result, a plurality of photosensitive portions 12 mn , With the extremely simple configuration of arranging 13 mn , it is possible to detect the two-dimensional position of the incident light at high speed.
  • the photosensitive portion 12 plate, 13 mn includes the semiconductor substrate 40 and the second conductive type semiconductor regions 41 , 42 , and the second conductive type semiconductor regions 41 , 42 are arranged in the light incident direction. It has a substantially triangular shape when viewed, and one side is formed adjacent to each other in one pixel.
  • the photosensitive portions 1 2 mn, 1 3 ran (No. The reduction in the area of the two-conductivity-type semiconductor regions 41, 42) can be suppressed.
  • the second conductivity type semiconductor regions 41 and 42 have a substantially rectangular shape when viewed from the light incident direction. Is formed. Accordingly, when the plurality of photosensitive portions 12 mn and 13 mn are arranged in one pixel, the area of each photosensitive portion 12 mn and 13 mn (the second conductive type semiconductor regions 41 and 42) is reduced. Can be suppressed from decreasing.
  • the second conductivity type semiconductor regions 41 and 42 have a polygonal shape of a quadrangle or more when viewed from the light incident direction, and one side of one pixel. Are formed adjacent to each other.
  • the area of the plurality of photosensitive portions 12 mn, 1 3 mn when disposed (second conductivity type semiconductor regions 41, 42) to one pixel, each photosensitive portions 1 2 mn, 1 3 mn The decrease can be suppressed.
  • the perimeter of each photosensitive portion 12 mn , 13 mn with respect to the area is reduced, and the dark current converted per unit area is reduced.
  • a rhombus shape may be adopted as the polygonal shape of the quadrangle or more.
  • the second conductivity type semiconductor regions 41 and 42 are arranged in a third direction intersecting the first direction and the second direction in one pixel. Is established. Thus, in one photosensitive portions 12 mn group and the other photosensitizing ⁇ min 1 3 mn group, photosensitive portions 1 2 mn, 1 corresponding to the central portion of each photosensitive portions 1 2 mn, 1 3 mn group 3 mn will be concentrated, and the resolution can be improved. [0066]
  • the second conductivity type semiconductor regions 41 and 42 are arranged in a honeycomb shape when viewed from the light incident direction.
  • the area of the plurality of photosensitive portions 12 mn, 1 3 ran when disposed (second conductivity type semiconductor regions 41, 42) to one pixel, each photosensitive portions 1 2 mn, 1 3 mn The decrease can be further suppressed.
  • the geometrical symmetry is high, and non-uniformity due to misalignment of the mask used to form the second conductivity type semiconductor regions 41 and 42 (the photosensitive portions 12 mn and 13 J) can be suppressed.
  • the first wiring 44 The second wiring 47 is provided extending between the pixels 11 mn in the first direction, and the second wiring 47 is provided extending between the pixels 11 mn in the second direction.
  • the respective wires 44 and 47 do not prevent light from entering the light-sensitive portions 12 mn and 13 mn (the second conductive semiconductor regions 41 and 42 ), and the detection sensitivity is reduced. Reduction can be suppressed.
  • the luminance profile in the first direction and the luminance profile in the second direction are obtained by one signal processing circuit 20. Are respectively detected.
  • the circuit for processing the current output from one photosensitive section 12 mn group and the circuit for processing the current output from the other photosensitive section 13 mn group are shared, so the circuit area Can be reduced, and cost can be reduced.
  • the photodetector 1 of the present embodiment includes a shift register 22 and an integrating circuit 23. As a result, a luminance profile in the first direction and a luminance profile in the second direction can be obtained with a very simple configuration.
  • FIG. 11 is a schematic configuration diagram showing a modification of the signal processing circuit.
  • the signal processing circuit 100 includes an integrating circuit 110, a CDS circuit 120, and a sample and hold circuit (hereinafter, referred to as an SZH circuit). 130, a maximum value detection circuit 140, a shift register 150, a switch element 160, and an AZD conversion circuit 170.
  • Integrating circuit 1 10 as shown in FIG. 1 2, amplifier A, the capacitor C 1 and Suitsuchi element are connected in parallel between the output terminal and the input terminal.
  • the switch element SWi When the switch element SWi is closed, the integrating circuit 110 discharges and initializes the capacitive element ⁇ .
  • the switch element when the switch element is open, the integration circuit 110 accumulates the electric charge input to the input terminal in the capacitive element, and outputs a voltage corresponding to the accumulated electric charge from the output terminal.
  • the switch element S opens and closes based on a Reset signal output from a control circuit (not shown).
  • the CDS circuit 120 is provided corresponding to the integration circuit 110, and outputs a voltage having a value corresponding to the amount of change in the value of the voltage output from the corresponding integration circuit 110.
  • CDS circuit 1 20 includes, as shown in FIG. 1 3, switch elements SW 21 in this order between the input terminal and the output terminal, the coupling capacitance element C 21 and Anpu A 2. Further, Suitsuchi element SW 22 ⁇ Pi integrating capacitor C 22 between the input and output of the amplifier A 2 is connected in parallel to each other. Switch elements SW 22 and switch element SW 21 acts as a switch means for accumulating charges in the integrating capacitive element C 22. CDS circuit 1 20, when the Suitsuchi element SW 22 is closed, for initialization discharges the integrating capacitor C 22.
  • Suitsuchi element SW 22 When Suitsuchi element SW 22 is Suitsuchi element SW 21 is closed to open accumulates charges inputted via the coupling capacitance element C 21 from the input terminal to the integrating capacitor C 22, the voltage corresponding to the accumulated charge Is output from the output terminal.
  • Switch element SW 21 is opened and closed based on CSW21 signal outputted from the control circuit. Further, switch element SW 22 is opened and closed based on Clarapl signal outputted from the control circuit.
  • the S / H circuit 130 is provided corresponding to the CDS circuit 120, and holds and outputs the voltage output from the corresponding CDS circuit 120.
  • Is 14 has a switch element SW 3 ⁇ Pi amplifier A in order to question the input terminal and the output terminal, and Suitsuchi element SW 3 and the amplifier A 3 Connection point is capacity It is grounded via the element C 3.
  • S ZH circuit 1 3 0, even after storing the voltage output from the CDS circuit 1 2 0 in the capacitor C 3, the switch element SW 3 open when the switch element SW 3 are close, volume It holds the voltage of the device C 3, and outputs the voltage through the amplifier 3.
  • Switch element SW 3 is opened and closed on the basis of the Hold signal outputted from the control circuit.
  • the switch elements 160 are controlled by the shift register 150 to open sequentially, and the voltages output from the S / H circuit 130 are sequentially input to the AZD conversion circuit.
  • the maximum value detection circuit 140 detects the maximum value of the voltage output from each of the SZH circuits 130.
  • the maximum value detection circuit 140 is composed of NMOS transistors 1 to D and a resistor! ⁇ Provided with a ⁇ ! ⁇ And the differential amplifier A 4.
  • the gate terminals of the transistors 1 to 1 are connected to the output terminal of the SZH circuit 130, and receive the voltage output from the SZH circuit 130.
  • the maximum value detection circuit 140 the voltage output from the S / H circuit 130 is input to the gate terminals of the corresponding transistors 1 to ⁇ , and a potential corresponding to the maximum value of each voltage is obtained. Appears at the drain terminal of transistor T ⁇ T. Its to its potential of the drain terminal, a resistor and R 2 is amplified by the differential amplifier A 4 in response Ji amplification factor to the ratio of the resistance values, the amplified voltage value is the maximum voltage value V Output to the A / D converter circuit 170 from the output terminal as max .
  • the AZD conversion circuit 170 inputs the voltages output from the respective S / H circuits 130 in order, and based on the maximum value detected by the maximum value detection circuit 140, To a digital value and output the digital value.
  • AZ'D conversion circuit 1 7 0 receives the maximum voltage value V max output from the maximum value detecting circuit 1 4 0, this Let the maximum voltage value V max be the A / D conversion range.
  • the AZD conversion circuit 170 sequentially inputs the voltage output from the SZH circuit 130 via the switch element 160 and the amplifier 180, converts the voltage output (analog value) into a digital value, and outputs the digital value.
  • the AZD conversion circuit 170 includes a variable capacitance integration circuit 171, a comparison circuit 172, a capacity control unit 173, and a read unit 174.
  • variable capacitance integration circuit 1 71 includes capacitive elements C 51, amplifier A 5, a variable capacitance portion C 52 and switch element SW 5.
  • Amplifier A 5 represents a voltage output sequentially reached via Suitsuchi elements 160 are output from the S / H circuit 1 30, and manpower to the inverting input terminal via the capacitor C 51.
  • the non-inverting input terminal of Anpu A 5 are connected to ground.
  • the variable capacitance section C 52, the capacity is controllable or variable, provided between the inverted input terminals of the amplifier A 5 and the output terminal, it accumulates charges according to the voltage input.
  • Switch element SW 5 is provided between the inverting input terminal of the amplifier A 5 and the output terminal, the open Rutoki to perform the charge accumulation in the variable capacitance section C 52, in the variable capacitance section C 52 when the closed Reset charge accumulation. Then, the variable capacitance integration circuit 171 inputs the voltages sequentially output from the S / H circuit 130, integrates the voltages according to the capacitance of the variable capacitance section C52 , and outputs a voltage as a result of the integration.
  • the comparison circuit 172 inputs the voltage output from the variable capacitance integration circuit 171 to the inverting input terminal, and inputs the maximum voltage value Vmax output from the maximum value detecting circuit 140 to the non-inverting input terminal. Then, the two input voltages are compared in magnitude, and a comparison result signal is output as a result of the magnitude comparison.
  • capacity control unit 1 73 receives the comparison result signal outputted from the comparator circuit 1 72, and outputs a capacitance instruction signal C for controlling the capacitance of the variable capacitance section C 52 on the basis of the comparison result signal In addition, when it is determined that the voltage value obtained as a result of integration based on the comparison result signal and the maximum voltage value V max match with a predetermined resolution, the voltage value according to the capacitance value of the variable capacitance section C 51 is determined. Outputs the first digital value.
  • the readout unit 174 is configured to output the first digital signal output from the capacity control unit 173. Input the digital value and output the second digital value corresponding to the first digital value.
  • the second digital value indicates a value obtained by removing the offset value of the variable capacitance integration circuit 171 from the first digital value.
  • the readout unit 174 is, for example, a storage element, inputs a first digital value as an address, and outputs data stored in the address of the storage element as a second digital value.
  • the second digital value is an output representing a luminance profile in the second direction and a luminance profile in the first direction.
  • the maximum voltage value V max output from the maximum value detection circuit 14 0 and input to the comparison circuit 17 2 is determined by the fact that the AZD conversion circuit 17 0 is saturated.
  • the maximum value of the voltage that can be AZD-converted, ie, the A / D conversion range, is specified.
  • the photodetector 1 according to the present embodiment has excellent A / D conversion resolution not only when the light intensity is high, but also when the light intensity is low.
  • the CDS circuit 120 eliminates the noise error. [0 0 8 3] Further, since the photosensitive portions 1 2 mn, 1 3 mn integrating circuit 1 1 0 corresponds to a group is provided, the same from the photosensitive portions 1 2 mn, 1 3 mn group Charges can be accumulated at the timing, and the amount of those charges can be converted to voltage.
  • each photosensitive part 12 mn , 13 mn (second conductivity type)
  • the semiconductor regions 4 1, 4 2) are connected by a uniform resistance wire so that the charge generated by the incidence of light flows into the resistance wire and is inversely proportional to the distance between the end of each resistance wire and the position where it flows.
  • the light may be divided by a resistor and taken out from the end of the resistance wire, and the light incident position may be obtained based on the current output from the end.
  • one pixel is constituted by a plurality of photosensitive parts, but one pixel may be constituted by one photosensitive part.
  • a light-sensitive region 10 includes a plurality of first light-sensitive portions 12, n electrically connected to each other over a first direction and an electric contact with each other over a second direction.
  • a plurality of second photosensitive portions 13 mn connected to the first photosensitive portion 13 mn, and the plurality of second photosensitive portions 13 mn and the plurality of second photosensitive portions 13 mn are identical in a two-dimensionally mixed state. They may be arranged in a plane.
  • the first photosensitive portion 12 mn and the second photosensitive portion 13 mn are arranged in a pine pattern, and the first photosensitive portion 12 mn and the second photosensitive portion 13 mn Are alternately arranged in the first direction and the second direction.
  • they may be arranged in a honeycomb shape as shown in FIG.
  • the photodetector of the present invention can be used for a system for detecting the incident position of reflected light or direct light.

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Description

明細書
光検出装置
技術分野
【0 0 0 1】 本発明は、 光が入射した 2次元位置を検出する光検出装置に関す るものである。
背景技術
【0 0 0 2〗 従来における光検出装置においては、 MO S型イメージセンサ等 の固体撮像素子を用いて、 撮像により得られた画像データを画像メモリに取り込 み、 画像処理して 2次元位置を検出するのが一般的である （例えば、 特許文献 1 参照。）。
【0 0 0 3】 【特許文献 1】 特開平 0 1— 1 6 7 7 6 9号公報 発明の開示
【0 0 0 4】 し力 しながら、 上述した従来の技術においては、 得られた画像 データを格納する画像メモリが必要となることから、 装置構成が複雑なものにな つてしまう。 また、 画像データを画像メモリに格納した後に演算処理を行って 2 次元位置を検出するため、 2次元位置の検出処理に時間がかかってしまう。
【0 0 0 5】 本発明は上述の点に鑑みてなされたもので、 その目的は、 2次元 位置の検出処理の高速化および構成の簡素化を図ることが可能な光検出装置を提 供することにある。
【0 0 0 6】 上述した目的を達成するため、 本発明に係る光検出装置は、 本発 明に係る光検出装置は、 画素が 2次元配列された光感応領域を有する光検出装置 であって、 各々入射した光の強度に応じた電流を出力する複数の光感応部分を同 一面内にて隣接して配設することで 1画素が構成され、 2次元配列における第 1 の方向に配列された複数の画素にわたって、 当該各画素を構成する複数の光感応 部分のうち一方の光感応部分同士が電気的に接続され、 2次元配列における第 2 の方向に配列された複数の画素にわたって、 当該各画素を構成する複数の光感応 部分のうち他方の光感応部分同士が電気的に接続されてぉり、 第 1の方向に配列 された複数の画素間において電気的に接続された一方の光感応部分群からの電流 出力、 及び、 第 2の方向に配列された複数の画素間において電気的に接続された 他方の光感応部分群からの電流出力を読み出し、 当該電流出力に基づいて 2次元 配列における第 1の方向及び第 2の方向での輝度プロファイルを検出するための 信号処理回路を備えることを特徴とする。
【0 0 0 7】 本発明に係る光検出装置では、 1つの画素に入射した光は当該 画素を構成する複数の光感応部分それぞれにおいて検出されて、 光強度に応じた 電流が光感応部分毎に出力される。 そして、 一方の光感応部分同士が 2次元配列 における第 1の方向に配列された複数の画素にわたつて電気的に接続されている ので、 一方の光感応部分からの電流出力は第 1の方向に送られる。 また、 他方の 光感応部分同士が 2次元配列における第 2の方向に配列された複数の画素にわた つて電気的に接続されているので、 他方の光感応部分からの電流出力は第 2の方 向に送られる。 このように、 一方の光感応部分からの電流出力は第 1の方向に送 られるとともに、 他方の光感応部分からの電流出力は第 2の方向に送られること から、 第 1の方向での輝度プロファイルと第 2の方向での輝度プロファイルとを それぞれ独立して得ることが可能となる。 この結果、 1画素に複数の光感応部分 を配設するという極めて簡素な構成にて、 入射した光の 2次元位置を高速に検出 することができる。
【0 0 0 8】 また、 本発明においては、 1つの信号処理回路により、 第 1の方 向での輝度プロファイルと第 2の方向での輝度プロファイルとがそれぞれ検出さ れる。 一方の光感応部分群からの電流出力を処理するための回路と他方の光感応 部分群からの電流出力を処理するための回路とが共通化されるので、 回路面積を 縮小することができ、 低コスト化を図ることができる。
[ 0 0 0 9 ] また、 上記信号処理回路は、 一方の光感応部分群からの電流出力 を第 2の方向に順次読み出し、 他方の光感応部分群からの電流出力を第 1の方向 に順次読み出すためのシフトレジスタと、 シフトレジスタにより順次読み出され る各一方の光感応部分群からの電流出力及び各他方の光感応部分群からの電流出 力を順次入力し、 その電流出力を電圧出力に変換する積分回路と、 を有すること が好ましい。 このように構成した場合、 第 1の方向での輝度プロファイルと第 2 の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
[ 0 0 1 0 1 また、 上記信号処理回路は、 一方の光感応部分群及び他方の光感 応部分群に対応して設けられ、 対応する一方の光感応部分群からの電流出力及び 他方の光感応部分群からの電流出力を電圧出力に変換して、 電圧値を出力する積 分回路と、 積分回路に対応して設けられ、 対応する積分回路から出力される電圧 値の変化量に応じた値の電圧を出力する C D S回路と、 C D S回路に対応して設 けられ、 対応する C D S回路から出力される電圧出力を保持して出力するサンプ ルァンドホールド回路と、 サンプルァンドホーノレド回路それぞれから出力される 電圧出力の最大値を検出する最大値検出回路と、 サンプルアンドホールド回路そ れぞれから出力される電圧出力を順次入力し、 その電圧出力を最大値検出回路に より検出された最大値に基づいてデジタル値に変換し、 そのデジタル値を出力す る AZD変換回路と、 を有することが好ましい。 このように構成した場合、 積分 回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、 C D S回 路によりノイズ誤差が解消される。 また、 光感応部分に入射する光強度が大きい ときのみならず、 光強度が小さくても AZD変換の分解能が優れたものとなる。 この結果、 第 1の方向での輝度プロファイルと第2の方向での輝度プロフアイノレ とを高精度にて得ることができる。
【0 0 1 1】 本発明に係る光検出装置は、 光感応領域を有する光検出装置であ つて、 光感応領域は、 第 1の方向にわたって互いに電気的に接続される複数の第 1光感応部分と第 1の方向に交差する第 2の方向にわたって互いに電気的に接続 される複数の第 2光感応部分とを含み、 複数の第 1光感応部分と複数の第 2光感 応部分とは 2次元的に混在した状態で同一面内にて配列されており、 第 1の方向 にわたつて互いに電気的に接続された第 1光感応部分群からの電流出力、 及び、 第 2の方向にわたって互いに電気的に接続された第 2光感応部分群からの電流出 力を読み出して当該電流出力に基づいて 2次元配列における第 1の方向及ぴ第 2 の方向での輝度プロファィルを検出するための信号処理回路を備えることを特徴 としている。
[ 0 0 1 2 ] 本発明に係る光検出装置では、 光感応領域に入射した光はいずれ かの第 1光感応部分及び第 2光感応部分において検出されて、 光強度に応じた電 流が各光感応部分毎に出力される。 そして、 第 1光感応部分同士が第 1の方向に わたって電気的に接続されているので、 第 1光感応部分からの電流出力は第 1の 方向に送られる。 また、 第 2光感応部分同士が第 2の方向にわたって電気的に接 続されているので、 第 2光感応部分からの電流出力は第 2の方向に送られる。 こ のように、 第 1光感応部分からの電流出力は第 1の方向に送られるとともに、 第 2光感応部分からの電流出力は第 2の方向に送られること力ゝら、 第 1の方向での 輝度プロファイルと第 2の方向での輝度プロファイルとをそれぞれ独立して得る ことが可能となる。 この結果、 複数の第 1光感応部分と複数の第 2光感応部分と を 2次元的に混在した状態で同一面内にて配列するという極めて簡素な構成にて、 入射した光の 2次元位置を高速に検出することができる。
【0 0 1 3】 また、 本発明においては、 1つの信号処理回路により、 第 1の方 向での輝度プロファイルと第 2の方向での輝度プロファイルとがそれぞれ検出さ れる。 第 1光感応部分群からの電流出力を処理するための回路と第 2光感応部分 群からの電流出力を処理するための回路とが共通化されるので、 回路面積を縮小 することができ、 低コスト化を図ることができる。
【0 0 1 4〗 また、 上記信号処理回路は、 第 1光感応部分群からの電流出力を 第 2の方向に順次読み出し、 第 2光感応部分群からの電流出力を第 1の方向に順 次読み出すためのシフトレジスタと、 シフトレジスタにより順次読み出される各 第 1光感応部分群からの電流出力及ぴ第 2光感応部分群からの電流出力を順次入 力し、その電流出力を電圧出力に変換する積分回路と、を有することが好ましい。 このように構成した場合、 第 1の方向での輝度プロファイルと第 2の方向での輝 度プロファイルとを極めて簡易な構成にて得ることができる。
〖001 5〗 また、 上記信号処理回路は、 第 1光感応部分群及び第 2光感応部 分群に対応して設けられ、 対応する第 1光感応部分群からの電流出力及び第 2光 感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する積分回路と、 積分回路に対応して設けられ、 対応する積分回路から出力される電圧値の変化量 に応じた値の電圧を出力する CDS回路と、 CDS回路に対応して設けられ、 対 応する CD S回路から出力される電圧出力を保持して出力するサンプルアンドホ ールド回路と、 サンプルァンドホールド回路それぞれから出力される電圧出力の 最大値を検出する最大値検出回路と、 サンプルアンドホールド回路それぞれから 出力される電圧出力を順次入力し、 その電圧出力を最大値検出回路により検出さ れた最大値に基づいてデジタノレ値に変換し、 そのデジタル値を出力する AZD変 換回路と、 を有することが好ましい。 このように構成した場合、 積分回路それぞ れが積分動作ごとに異なるノイズばらつきを有していても、 CDS回路によりノ ィズ誤差が解消される。 また、 光感応部分に入射する光強度が大きいときのみな らず、 光強度が小さくても AZD変換の分解能が優れたものとなる。 この結果、 第 1の方向での輝度プロフアイノレと第 2の方向での輝度プロファイルとを高精度 にて得ることができる。
図面の簡単な説明
【0016】 図 1は、 本実施形態に係る光検出装置を示す概念構成図である。 【001 7】 図 2は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【001 8】 図 3は、 図 2の I I I— I I I線に沿った断面図である。
【001 9〗 図 4は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
[ 0 0 2 0 ] 図 5は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0 0 2 1〗 図 6は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0 0 2 2】 図 7は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
1 0 0 2 3 ] 図 8は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0 0 2 4】 図 9は、 本実施形態に係る光検出装置に含まれる信号処理回路を 示す概略構成図である。
【0 0 2 5】 図 1 0は、 信号処理回路の動作を説明するためのタイミングチヤ ートである。
【0 0 2 6】 図 1 1は、 本実施形態に係る光検出装置に含まれる信号処理回路 の変形例を示す概略構成図である。
【0 0 2 7】 図 1 2は、 信号処理回路の変形例に含まれる積分回路の回路図で ある。
【0 0 2 8】 図 1 3は、 信号処理回路の変形例に含まれる C D S回路の回路図 である。
【0 0 2 9】 図 1 4は、 信号処理回路の変形例に含まれるサンプルアンドホー ルド回路の回路図である。
【0 0 3 0】 図 1 5は、 信号処理回路の変形例に含まれる最大値検出回路の回 路図である。
[ 0 0 3 1 ] 図 1 6は、 信号処理回路の変形例に含まれる A /D変換回路の回 路図である。
【0 0 3 2〗 図 1 7は、 本実施形態に係る光検出装置の変形例を示す概念構成 図である。
発明を実施するための最良の形態
[0033] 本発明の実施形態に係る光検出装置について図面を参照して説明 する。 なお、 説明において、 同一要素又は同一機能を有する要素には、 同一符号 を用いることとし、 重複する説明は省略する。 以下では、 パラメータ M及び Nそ れぞれを 2以上の整数とする。 また、 特に明示しない限りは、 パラメータ mを 1 以上 M以下の任意の整数とし、パラメータ nを 1以上 N以下の任意の整数とする。
【0034〗 図 1は、 本実施形態に係る光検出装置を示す概念構成図である。 本実施形態に係る光検出装置 1は、 図 1に示されるように、 光感応領域 10と、 信号処理回路 20とを有している。
【0035】 光感応領域 10は、 画素 1 1 mnが M行 N列に 2次元配列されてい る。 1画素は、 各々に入射した光の強度に応じた電流を出力する光感応部分 1 2 mn (第 1光感応部分） 及び光感応部分 1 3ran (第 2光感応部分）） を同一面内にて 隣接して配設することで構成されている。これにより、光感応領域 10において、 光感応部分 1 2mnと光感応部分 1 3ranとは 2次元的に混在した状態で同一面内に て配列されることとなる。
【0036】 2次元配列における第 1の方向に配列された複数の画素 1 1 u〜 1 11N， 1 121〜1 12N, · · ·， 1 1M1~1 1MNにわたつて、 当該各画素 1 1 を構 成する複数の光感応部分 1 2mn, 1 3 mnのうち一方の光感応部分 1 2mn同士 （たと えば、一方の光感応部分 1 2U〜121N)が互いに電気的に接続されている。また、 2次元配列における第 2の方向に配列された複数の画素 1 lu〜l 1M1， 1 112〜 1 1M2, · · ·， 1 11N〜1 1MNにわたつて、 当該各画素 1 lmnを構成する複数の光 感応部分 1 2mn, 1 3mnのうち他方の光感応部分 13mn同士 （たとえば、 他方の光 感応部分 1 3U〜1 3M1) が互いに電気的に接続されている。
〖0037〗 ここで、 図 2及び図 3に基づいて、 光感応領域 10の構成につい て説明する。 図 2は、 光検出装置に含まれる光感応領域の一例を示す要部拡大平 面図であり、 図 3は、 図 2の III一 III線に沿った断面図である。 なお、 図 2にお いては、 保護層 4 8の図示を省略している。
【0 0 3 8〗 光感応領域 1 0は、 P型 （第 1導電型） の半導体からなる半導体 基板 4 0と、 当該半導体基板 4 0の表層に形成された N型 （第 2導電型） の半導 体領域 4 1， 4 2とを含んでいる。 これにより、 各光感応部分 1 2ran， 1 3 mnは半 導体基板 4 0部分と一組の第 2導電型半導体領域 4 1 , 4 2とを含み、 フォトダ ィオードが構成されることとなる。 第 2導電型半導体領域 4 1， 4 2は、 図 2に 示されるように、 光入射方向から見て略三角形状を呈しており、 1画素において 2つの領域 4 1， 4 2が互いに一辺が隣接して形成されている。 半導体基板 4 0 は、 接地電位とされている。 なお、 光感応領域 1 0は、 N型の半導体からなる半 導体基板と、 当該半導体基板の表層に形成された P型の半導体領域とを含んで構 成されていてもよい。 領域 4 1 (光感応部分 1 2 ran) と領域 4 2 (光感応部分 1 3 とは、 図 2から分かるように、 第 1の方向から見ても、 第 2の方向から見 ても交互に配列されていることになる。 また、 領域 4 1 (光感応部分 1 2 mn) と 領域 4 2 (光感応部分 1 3 mn) とは、 第 1の方向と第 2の方向とに交差する （た とえば、 4 5 °にて交差する） 第 3の方向から見ても、 同じく第 1の方向と第 2の 方向とに交差する （たとえば、 4 5 °にて交差する） 第 4の方向から見ても交互に 配列されていることになる。
【0 0 3 9】 半導体基板 4 0と領域 4 1， 4 2の上には第 1絶縁層 4 3が形成 され、 この第 1絶縁層 4 3に形成されたコンタク トホールを介して第 1配線 4 4 がー方の領域 4 1に電気的に接続されている。 また、 第 1絶縁層 4 3に形成され たコンタクトホールを介して電極 4 5が他方の領域 4 2に電気的に接続されてい る。
【0 0 4 0】 第 1絶縁層 4 3の上には第 2絶縁層 4 6が形成され、 この第 2絶 縁層 4 6に形成されたコンタク トホールを介して第 2配線 4 7が電極 4 5に電気 的に接続されている。 これにより、 他方の領域 4 2は、 電極 4 5を介して第 2配 線 47に電気的に接続されることになる。
【0041〗 第 2絶縁層 46の上には保護層 48が形成されている。 第 1絶縁 層 43、第 2絶縁層 46及び保護層 48は、 S i 02又は S I N等からなる。 第 1 配線 44、 電極 45及び第 2配線 47は、 A 1等の金属からなる。
【0042】 第 1配線 44は、 各画素 1 1 ,tlにおける一方の領域 41を第 1の 方向にわたって電気的に接続するものであって、 画素 1 lmn問を第 1の方向に延 びて設けられている。 このように、 各画素 1 lmnにおける一方の領域 41を第 1 配線 44で接続することにより、 2次元配列における第 1の方向に配列された複 数の画素 1 lu l 11N, 1 121〜1 12Ν, · · ■ , 1 3LM1〜1 1MNにわたつて一方の 光感応部分 1 2mn同士 （たとえば、 一方の光感応部分 1 2U〜1 21N) が電気的に 接続されて、 光感応領域 10において第 1の方向に長く延びる光感応部が構成さ れる。 この第 1の方向に長く延びる光感応部は M列形成されることになる。
【0043】 第 2配線 47は、 各画素 1 lmnにおける他方の領域 42を第 2の 方向にわたって電気的に接続するものであって、 画素 1 lmn間を第 2の方向に延 びて設けられている。 このように、 各画素 1 lmnにおける他方の領域 42を第 2 配線 47で接続することにより、 2次元配列における第 2の方向に配列された複 数の画素 1 lu〜l 1Mい 1 112〜1 1M2, · ■ ■， 1 11N〜1 1MNにわたつ 他方の 光感応部分 13mn同士 （たとえば、 他方の光感応部分 1 3U〜1 3M1) が電気的に 接続されて、 光感応領域 10において第 2の方向に長く延びる光感応部が構成ざ れる。 この第 2の方向に長く延びる光感応部は N行形成されることになる。
【0044】 また、 光感応領域 10においては、 上述した第 1の方向に長く延 びる M列の光感応部と第 2の方向に長く延びる N行の光感応部とが同一面上に形 成されることになる。
[0045] 領域 4 1 , 42の形状は、 図 2に示された略三角形状のものに限 られず、 図 4〜図 8に示されるように、 他の形状であってもよい。
【0046〗 図 4に示された第 2導電型半導体領域 （光感応部分） は、 光入射 方向から見て長方形状を呈しており、 1画素において 2つの領域 4 1， 4 2が互 いに長辺が隣接して形成されている。 領域 4 1 (光感応部分 1 2 mn) と領域 4 2 (光感応部分 1 3mn) とは、 第 2の方向において交互に配列されている。 図 4に 示されるように、 1画素あたり第 1の方向と第 2の方向の第 2導電型半導体領域 の面積が異なっていても、 画素間で夫々の方向ごとに一定であればよい。 すなわ ち、 同一の方向に延びる全ての配線で各々に接続されている光感応領域の総面積 が同じであればよい。
[004 73 図 5に示された第 2導電型半導体領域 (光感応部分) は、 略三角 形状を呈した一方の領域 4 1が第 1の方向に連続して形成されている。 他方の領 域 42は略三角形状を呈しており、 各画素 1 lmn間で独立して形成されている。 領域 41 (光感応部分 1 2mn) と領域 4 2 (光感応部分 1 3ran) とは、 第 2の方向 において交互に配列されている。 なお、 一方の領域 4 1を第 1の方向に連続して 形成した場合、 必ずしも第 1配線 44を設ける必要はないが、 直列抵抗の增加に 伴って読み出し速度が低下することが考えられることから、 第 1配線 44にて各 領域 4 1を電気的に接続するのが好ましい。
【0048】 図 6に示された第 2導電型半導体領域 （光感応部分） は、 1画素 あたり 4つの領域 4 l a , 4 1 b, 42 a , 4 2 bからなり、 対角に位置する領 域を対として、第 1配線 44あるいは第 2配線 47にて電気的に接続されている。 領域 4 1 (光感応部分 1 2 mn) と領域 42 (光感応部分 1 3 mn) とは、 第 1の方向 及び第 2の方向において交互に配列されている。 また、 領域 4 1 (光感応部分 1 2 と領域 4 2 (光感応部分 1 3mn) とは、 第 3の方向及び第 4の方向において 交互に配列されている。
【004 9】 図 7に示された第 2導電型半導体領域 （光感応部分） は、 2つの 櫛状の領域 4 1， 42がお互い嚙み合うように形成されている。
〖005 0〗 図 8に示された第 2導電型半導体領域 （光感応部分） は、 光入射 方向から見て 4角形以上の多角形状 (たとえば 8角形状) を呈しており、 1画素 において 1辺が隣接して形成されている。 そして、 領域 41と領域 42とは、 1 画素において第 1の方向と第 2の方向とに交差する第 3の方向に並設されており 光入射方向から見てハニカム状に配列されている。 すなわち、 領域 41 (光感応 部分 12mn) と領域 42 (光感応部分 1 3mn) とは、 第 3の方向及び第 4の方向に おいて交互に配列されている。
【0051】 続いて、 図 9に基づいて、 信号処理回路 20の構成について説明 する。 図 9は、 信号処理回路を示す概略構成図である。
[0052] 信号処理回路 20は、 光感応領域 10に入射した光の第 2の方向 での輝度プロファイル及び第 1の方向での輝度プロファイルを検出するためのも ので、第 2の方向及び第 1の方向での輝度プロファイル示す電圧 V。utを出力する。 【0053】 信号処理回路 20は、 図 9に示されるように、 スィッチ素子 21 と、シフトレジスタ 22と、積分回路 23とを有している。スィツチ素子 21は、 第 1の方向に配列された複数の画素 1 lu〜l 11N， 1 121〜1 12N， · ' ■， 1 1 M1〜l 1MN間において電気的に接続された一方の光感応部分 1 2mn群 （一方の第 2 導電型半導体領域 41からなり、 第 1の方向に長く延びる M列の光感応部） と、 第 2の方向に配列された複数の画素 1 lu〜l 1M1， 1 112〜1 1M2, ■ ■ · , 1 1 1Ν〜1 1ΜΝ間において電気的に接続された他方の光感応部分 1 3mn群 （他方の第 2 導電型半導体領域 42からなり、 第 2の方向に長く延びる N行の光感応部） とに 対応して設けられている。 シフトレジスタ 22は、 第 1の方向に配列された複数 の画素 1 ！^〜丄 11N, 1 121〜1 12N， ■ · · , 1 1M1〜1 1MN間において電気的に 接続された一方の光感応部分 1 2ran群からの電流出力を第 2の方向に順次読み出 し、 第 2の方向に配列された複数の画素 1 lu〜l 1M1， 1 112〜1 1M2， ■ · ■ , 1 11N〜1 l 間において電気的に接続された他方の光感応部分 1 3mn群からの電 流出力を第 1の方向に順次読み出すためのものである。 積分回路 23は、 シフト レジスタ 22により順次読み出される各一方の光感応部分 1 2mn群からの電流出 力及び各他方の光感応部分 1 3 ran群からの電流出力を順次入力し、 その電流出力 を電圧出力に変換する。
【0054】 スィッチ素子 2 1は、 シフトレジスタ 22から出力される信号 s h i f t (m)， s h i f t (M+n) により制御されて順次閉じられる。 スイツ チ素子 21を閉じることにより、 第 1の方向に配列された複数の画素 1 1„〜 1 11N， 1 121〜1 12N， ■ · ·， 1 1M1〜 1 1MN間において電気的に接続された一方 の光感応部分 1 2mn群に蓄積された電荷が電流となって、 第 1配線 44及ぴスィ ツチ素子 21を介して積分回路 23に出力される。 また、 スィッチ素子 21を閉 じることにより、 第 2の方向に配列された複数の画素 1 lu~l 1M1, 1 112〜 1 1Μ2， · · ■， 1 11N~1 l 間において電気的に接続された他方の光感応部分 1 3 mn群に蓄積された電荷が電流となって、 第 2配線 47及びスィッチ素子 21を介 して積分回路 23に出力される。 シフトレジスタは、 制御回路 （図示せず） から 出力される信号 Φ2， Φ3 によりその動作が制御されて、 スィッチ素子 21を 順次閉じる。
【0055】 積分回路 23は、 アンプ 24と、 容量素子 25と、 スィツチ素子 26とを含んでいる。 アンプ 24は、 第 1の方向に配列された複数の 1 lu〜l
11N, 1 121〜 1 12N， · · ·， 1 1M1〜1 1MN間において電気的に接続された一方 の光感応部分 1 2mn群からの電流出力、 及び、 第 2の方向に配列された複数の画 素 1 lu〜l 1M1， 1 112〜1 1M2， ■ ■ ■， 1 ι1Ν〜ι ιΜΝ間において電気的に接続 された他方の光感応部分 1 3mn群からの電流出力を入力し、 入力した電流出力の 電荷を増幅する。 容量素子 25は、 アンプ 24の入力端子に一方の端子が接続さ れ、アンプ 24の出力端子に他方の端子が接続されている。スィツチ素子 26は、 アンプ 24の入力端子に一方の端子が接続され、 アンプ 24の出力端子に他方の 端子が接続され、制御回路から出力されるリセット信号 Dresetが Highの場合には ΓΟΝ] 状態となり、 リセッ ト信号 <!>resetが Lowの場合には rOFFj 状態とな る。
[0056] 積分回路 23は、 スィッチ素子 26が 「ON」 状態であるときに は、 容量素子 25を放電して初期化する。 一方、 積分回路 23は、 スィッチ素子 26が 「OFF」 状態であるときには、 第 1の方向に配列された複数の画素 1 1 u〜l 11N， 1 121〜1 12N， · ■ ■ , 1 1Μ1〜 1 1ΜΝ間において電気的に接続された —方の光感応部分 12mn群、及び、第 2の方向に配列された複数の画素 1 1 u〜 1 1Mい 1 112~ 1 1M2， ■ ■ · , 1 11N〜 1 1MN間において電気的に接続された他方 の光感応部分 1 3mn群それぞれから入力端子に入力した電荷を容量素子 25に蓄 積して、 その蓄積された電荷に応じた電圧 v。utを出力端子から出力する。
【0057】 続いて、 図 10に基づいて、 信号処理回路 20の動作について説 明する。 図 10は、 信号処理回路の動作を説明するためのタイミングチャートで ある。
【0058】 図 10において、 制御回路からシフトレジスタ 22にスタート信 号 Φ3ΐが入力されると、 信号 Φ2の立ち上がりから信号 の立下りまでの期間に 対応したパルス幅を有する信号 s h i f t (m), s h i f t (M+n) が順次出 力される。シフトレジスタ 22から対応するスィツチ素子 2 1に s h i f t (m)， s h i f t (M+n) が出力されると、 スィツチ素子 21が順次閉じ、 対応する 一方の光感応部分 12 群及び他方の光感応部分 1 3mn群に蓄積された電荷が電 流となって積分回路 23に順次出力される。
【0059】 積分回路 23には、 制御回路からリセット信号 resetが入力され ており、 リセット信号 resetが 「0 F F」 状態の期間、 対応する一方の光感応部 分 1 2„η群及び他方の光感応部分 1 3mn群に蓄積された電荷が容量素子 25に蓄 積されて、 蓄積された電荷量に応じた電圧 V。utが積分回路 23から順次出力され る。 なお、 積分回路 23は、 リセット信号 resetが 「ON」 状態のときにはスィ ツチ素子 26を閉じて容量素子 25を初期化する。
【0060〗 このように、 信号処理回路 20からは、 第 1の方向に配列された 複数の画素 1 1 u〜 1 11I 1 121〜1 12N， · · ·， 1 1M1〜1 1MN間において電気 的に接続された一方の光感応部分 1 2mn群にて蓄積されて電荷（電流出力）、及び、 第 2の方向に配列された複数の画素 1 l u〜l 1M1， 1 112〜1 1M2， ■ · · , 1 1 1Ν~ 1 1ΜΝ間において電気的に接続された他方の光感応部分 1 3ran群にて蓄積され て電荷 （電流出力） に対応した電圧 V。utが、 対応する一方の光感応部分 1 2mn群 及び他方の光感応部分 1 3,„n群毎に順次時系列データとして出力される。 この時 系列データは、 第 2の方向での輝度プロフアイル及び第 1の方向での輝度プロフ アイルを示すものである。
[ 0 0 6 1 ] 以上のように、 本実施形態の光検出装置 1においては、 1つの画 素 1 1 m„に入射した光は当該画素 1 1 Btlを構成する複数の光感応部分 1 2,m, 1 3 nnそれぞれに、 光強度に応じた電流が光感応部分 1 2ran， 1 3ran毎に出力される。 そして、 一方の光感応部分 1 2mn同士が 2次元配列における第 1の方向に配列さ れた複数の画素 1 lu l 11N， 1 121〜1 12N， ■ ■ · , 1 1M1〜1 l にわたつて 電気的に接続されているので、 一方の光感応部分 1 2mnから出力された電流は第 1の方向に送られる。 また、 他方の光感応部分 1 3 mn同士が 2次元配列における 第 2の方向に配列された複数の画素 1 l n〜l 1M1， 1 112〜1 1M2， · ■ ■， 1 1 1N〜1 l にわたつて電気的に接続されているので、 他方の光感応部分 1 3mn力 ら 出力された電流は第 2の方向に送られる。 このように、 一方の光感応部分 1 2mn から出力された電流は第 1の方向に送られるとともに、 他方の光感応部分 1 3mn から出力された電流は第 2の方向に送られることから、 第 1の方向での輝度プロ ファイルと第 2の方向での輝度プロファイルとをそれぞれ独立して得ることが可 能となる。 この結果、 1画素に複数の光感応部分 1 2mn， 1 3mnを配設するという 極めて簡素な構成にて、入射した光の 2次元位置を高速に検出することができる。 【0 0 6 2】 また、本実施形態の光検出装置 1において、各光感応部分 1 2皿， 1 3mnは、 半導体基板 4 0部分と第 2導電型半導体領域 4 1， 4 2とを含み、 第 2導電型半導体領域 4 1， 4 2は、光入射方向から見て略三角形状を呈しており、 1画素において互いに一辺が隣接して形成されている。 これにより、 複数の光感 応部分 1 2mtl， 1 3mnを 1画素内に配設する際に、各光感応部分 1 2mn， 1 3ran (第 2導電型半導体領域 41, 42) の面積が減少するのを抑制することができる。 【0063〗 また、 本実施形態の光検出装置 1において、 第 2導電型半導体領 域 41， 42は、 光入射方向から見て略長方形状を呈しており、 1画素において 長辺が隣接して形成されている。 これにより、 複数の光感応部分 1 2mn， 1 3mn を 1画素内に配設する際に、 各光感応部分 1 2mn， 1 3mn (第 2導電型半導体領域 41， 42) の面積が減少するのを抑制することができる。
【0064〗 また、 本実施形態の光検出装置 1において、 第 2導電型半導体領 域 41， 42は、 光入射方向から見て 4角形以上の多角形状を呈しており、 1画 素において 1辺が隣接して形成されている。 これにより、 複数の光感応部分 12 mn， 1 3mn (第 2導電型半導体領域 41， 42) を 1画素内に配設する際に、 各光 感応部分 1 2mn， 1 3mnの面積が減少するのを抑制することができる。 また、各光 感応部分 1 2mn， 1 3mnの面積に対する周囲長は減ることとなり、単位面積当たり に換算した暗電流が低減される。 なお、 4角形以上の多角形状として、 菱形形状 を採用してもよい。
【0065】 また、 本実施形態の光検出装置 1において、 第 2導電型半導体領 域 41， 42とは、 1画素において第 1の方向と第 2の方向とに交差する第 3の 方向に並設されている。 これにより、 一方の光感応部分 12 mn群及び他方の光感 応部分 1 3mn群において、 各光感応部分 1 2mn， 1 3mn群の中心部分に対応する光 感応部分 1 2mn, 1 3mnが集中することとなり、 解像度を向上することができる。 【0066】 また、 第 2導電型半導体領域 41， 42は、 光入射方向から見て ハニカム状に配列されている。 これにより、 複数の光感応部分 12mn， 1 3ran (第 2導電型半導体領域 41, 42) を 1画素内に配設する際に、 各光感応部分 1 2 mn, 1 3mnの面積が減少するのをより一層抑制することができる。 また、 幾何学的 対称性が高く、 第 2導電型半導体領域 41， 42 (光感応部分 1 2mn， 1 3 J を 形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。 【0067〗 また、 本実施形態の光検出装置 1においては、 第 1配線 44が、 画素 1 l mn間を第 1の方向に延びて設けられており、 第 2配線 4 7が、 画素 1 1 mn間を第 2の方向に延びて設けられている。 これにより、 それぞれの配線 4 4， 4 7により光感応部分 1 2 mn， 1 3 mn (第 2導電型半導体領域 4 1， 4 2 ) への光 の入射を妨げられることはなく、 検出感度の低下を抑制できる。
[ 0 0 6 8 ] また、 本実施形態の光検出装置 1においては、 1つの信号処理回 路 2 0により、 第 1の方向での輝度プロファイルと第 2の方向での輝度プロフ了 ィルとがそれぞれ検出される。 一方の光感応部分 1 2 mn群からの電流出力を処理 するための回路と他方の光感応部分 1 3 mn群からの電流出力を処理するための回 路とが共通化されるので、 回路面積を縮小することができ、 低コスト化を図るこ とができる。
【0 0 6 9】 また、 本実施形態の光検出装置 1においては、 シフトレジスタ 2 2と、 積分回路 2 3とを有している。 これにより、 第 1の方向での輝度プロファ ィルと第 2の方向での輝度プロファイルとを極めて簡易な構成にて得ることがで きる。
【0 0 7 0】 次に、 図 1 1に基づいて、 信号処理回路の変形例の構成について 説明する。 図 1 1は、 信号処理回路の変形例を示す概略構成図である。
【0 0 7 1】 信号処理回路 1 0 0は、 図 1 1に示されるように、 積分回路 1 1 0と、 C D S回路 1 2 0と、 サンプルアンドホールド回路 （以下、 S ZH回路と 称する） 1 3 0と、 最大値検出回路 1 4 0と、 シフトレジスタ 1 5 0と、 スイツ チ素子 1 6 0と、 AZD変換回路 1 7 0とを有している。
【0 0 7 2】 積分回路 1 1 0は、第 1の方向に配列された複数の 1 1 u〜 1 1 1N, 1 1 21〜1 1 2N， . ■ ■， 1 1 M1〜1 1 MN間において電気的に接続された一方の光感 応部分 1 2 mn群 （一方の第 2導電型半導体領域 4 1からなり、 第 1の方向に長く 延びる M列の光感応部）、 及び、 第 2の方向に配列された複数の画素 1 l u〜l 1 M1， 1 1 12〜 1 1 Μ2' · ■ ■， 1 1 1Ν〜 1 1 ΜΝ間において電気的に接続された他方の 光感応部分 1 3 群 (他方の第 2導電型半導体領域 4 2からなり、 第 2の方向に 長く延びる N行の光感応部） に対応して設けられ、 対応する一方の光感応部分 1 2mn群からの電流出力及び他方の光感応部分 1 3 mn群からの電流出力を電圧に変 換して、 当該電圧を出力する。 積分回路 1 10は、 図 1 2に示されるように、 入 力端子と出力端子との間に互いに並列にアンプ A、 容量素子 C1及びスィツチ素 子 が接続されている。 積分回路 1 10は、 スィッチ素子 SWiが閉じている ときには、 容量素子 ^を放電して初期化する。 一方、積分回路 1 10は、 スイツ チ素子 が開いているときには、 入力端子に入力した電荷を容量素子 に蓄 積して、 その蓄積された電荷に応じた電圧を出力端子から出力する。 スィッチ素 子 S は、制御回路（図示せず）から出力される Reset信号に基づいて開閉する。 【0073】 CDS回路 120は、 積分回路 1 10に対応して設けられ、 対応 する積分回路 1 10から出力される電圧の値の変化量に応じた値の電圧を出力す る。 CDS回路 1 20は、 図 1 3に示されるように、 入力端子と出力端子との間 に順にスィッチ素子 S W21、結合容量素子 C21及びァンプ A2を有している。また、 アンプ A2の入出力間にスィツチ素子 SW22及ぴ積分容量素子 C22が互いに並列的 に接続されている。スィッチ素子 SW22及びスィッチ素子 SW21は、積分容量素子 C22に電荷を蓄積させるためのスィッチ手段として作用する。 CDS回路 1 20 は、スィツチ素子 SW22が閉じているときには、積分容量素子 C22を放電して初期 化する。スィツチ素子 SW22が開きスィツチ素子 SW21が閉じているときには、入 力端子から結合容量素子 C21を経て入力した電荷を積分容量素子 C22に蓄積して、 その蓄積された電荷に応じた電圧を出力端子から出力する。 スィッチ素子 SW21 は、 制御回路から出力される CSW21信号に基づいて開閉する。 また、 スィッチ素 子 SW22は、 制御回路から出力される Clarapl信号に基づいて開閉する。
【0074】 S/H回路 1 30は、 CD S回路 120に対応して設けられ、 対 応する CDS回路 1 20から出力される電圧を保持して出力する。 S/H回路 1 30は、 図 14に示.されるように、 入力端子と出力端子との問に順にスィッチ素 子 SW3及ぴアンプ A を有し、 スィツチ素子 SW3とアンプ A3との接続点が容量 素子 C3を介して接地されている。 S ZH回路 1 3 0は、 スィッチ素子 S W3が閉 じているときに C D S回路 1 2 0から出力された電圧を容量素子 C3に記憶し、ス イッチ素子 SW3が開いた後も、 容量素子 C3の電圧を保持して、 その電圧をアン プ 3を介して出力する。 スィッチ素子 S W3は、 制御回路から出力される Hold 信号に基づいて開閉する。 スィツチ素子 1 6 0は、 シ'フ卜レジスタ 1 5 0により 制御されて順次に開き、 S /H回路 1 3 0から出力される電圧を AZD変換回路 に順次に入力させる。
【0 0 7 5〗 最大値検出回路 1 4 0は、 S ZH回路 1 3 0それぞれから出力さ れる電圧の最大値を検出する。 最大値検出回路 1 4 0は、 図 1 5に示されるよう に、 NMO S トランジスタ 1 〜丁,、抵抗器！^〜!^及び差動アンプ A4を備える。 各トランジスタ 1 〜1：闘のソース端子は接地され、 各トランジスタ 1\〜丁画の ドレイン端子は、 抵抗器 R3を介して電源電圧 Vdd に接続されるとともに、 抵抗 器 を介して差動アンプ A4の反転入力端子に接続されている。 各トランジスタ 1 〜丁謹のゲート端子は、 S ZH回路 1 3 0の出力端子と接続されており、 S Z H回路 1 3 0から出力される電圧が入力する。また、差動アンプ A4の反転入力端 子と出力端子との間には抵抗器 R2が設けられ、 差動ァンプ A4の非反転入力端子 は接地されている。 この最大値検出回路 1 4 0では、 S /H回路 1 3 0から出力 された電圧が対応するトランジスタ 1\〜丁薩のゲート端子に入力され、各電圧の うちの最大値に応じた電位がトランジスタ T ^ T謹のドレイン端子に現れる。そ して、 そのドレイン端子の電位は、 抵抗器 及び R2それぞれの抵抗値の比に応 じた増幅率で差動アンプ A4により増幅され、その増幅された電圧の値が最大電圧 値 Vmaxとして出力端子から A/D変換回路 1 7 0へ出力される。
【0 0 7 6】 AZD変換回路 1 7 0は、 S /H回路 1 3 0それぞれから出力さ れる電圧を順次入力し、 その電圧を最大値検出回路 1 4 0により検出された最大 値に基づいてデジタル値に変換し、 そのデジタル値を出力する。 AZ'D変換回路 1 7 0は、 最大値検出回路 1 4 0から出力される最大電圧値 Vmaxを入力し、 この 最大電圧値 Vmaxを A/D変換レンジとする。 そして、 AZD変換回路 1 70は、 SZH回路 1 30から出力される電圧をスィツチ素子 1 60及びアンプ 180を 介して順次に入力し、 その電圧出力 (アナログ値) をデジタル値に変換して出力 する。 AZD変換回路 1 70は、 図 1 6に示されるように、 可変容量積分回路 1 71、 比較回路 172、 容量制御部 1 73及び読み出し部 1 74を備える。
【0077〗 可変容量積分回路 1 71は、 容量素子 C51、 アンプ A5、 可変容量 部 C52及びスィッチ素子 SW5を備える。 アンプ A5は、 S/H回路 1 30から出 力されスィツチ素子 160を介して順次に到達した電圧出力を、 容量素子 C51を 介して反転入力端子に人力する。 ァンプ A5の非反転入力端子は接地されている。 可変容量部 C52は、容量が可変であって制御可能であり、 アンプ A5の反転入力端 子と出力端子との間に設けられ、 入力した電圧に応じて電荷を蓄える。 スィッチ 素子 SW5は、 アンプ A5の反転入力端子と出力端子との間に設けられ、 開いてい るときには可変容量部 C52に電荷の蓄積を行わせ、 閉じているときには可変容量 部 C52における電荷蓄積をリセットする。 そして、 可変容量積分回路 1 71は、 S/H回路 1 30から順次に出力された電圧を入力し、 可変容量部 C52の容量に 応じて積分し、 積分した結果である電圧を出力する。
【0078】 比較回路 1 72は、 可変容量積分回路 1 71からの電圧出力を反 転入力端子に入力し、 最大値検出回路 140から出力された最大電圧値 Vmaxを非 反転入力端子に入力し、 これら 2つの入力電圧の値を大小比較して、 その大小比 較の結果である比較結果信号を出力する。
【0079】 容量制御部 1 73は、 比較回路 1 72から出力された比較結果信 号を入力し、 この比較結果信号に基づいて可変容量部 C52の容量を制御する容量 指示信号 Cを出力するとともに、 この比較結果信号に基づいて積分した結果であ る電圧の値と最大電圧値 Vmaxとが所定の分解能で一致していると判断した場合に 可変容量部 C51の容量値に応じた第 1デジタル値を出力する。
[0080] 読み出し部 1 74は、 容量制御部 1 73から出力された第 1デジ タル値を入力し、 この第 1デジタル値に対応する第 2デジタノレ値を出力する。 第 2デジタル値は、 第 1デジタル値から可変容量積分回路 1 7 1のオフセット値を 除去した値を示すものである。 読み出し部 1 7 4は、 例えば記憶素子であり、 第 1デジタル値をァドレスとして入力し、 記憶素子のそのァドレスに記憶されてい るデータを第 2デジタル値として出力する。 この第 2デジタル値は、 第 2の方向 での輝度プロファイル及び第 1の方向での輝度プロフアイルを表す出力となる。
【0 0 8 1〗 以上のように、 最大値検出回路 1 4 0からそれぞれ出力され比較 回路 1 7 2にそれぞれ入力される最大電圧値 Vmaxは、 AZD変換回路 1 7 0が飽 和することなく AZD変換することができる電圧の最大値すなわち A/D変換レ ンジを規定している。 しかも、 AZD変換回路 1 7 0に入力する各電圧のうち何 れかの値は必ず最大電圧値 Vmaxであるから、 上記 A/D変換レンジの全ての範囲 を有効に活用することができる。 すなわち、 本実施形態に係る光検出装置 1は、 光強度が大きいときのみならず、 光強度が小さくても A/D変換の分解能が優れ たものとなる。
【0 0 8 2】 また、 積分回路 1 1 0それぞれが積分動作ごとに異なるノィズば らっきを有していても、 C D S回路 1 2 0によりノイズ誤差が解消される。 【0 0 8 3】 また、各光感応部分 1 2 mn, 1 3 mn群に対応して積分回路 1 1 0が 設けられているので、各光感応部分 1 2 mn， 1 3 mn群から同じタイミングにて電荷 を蓄積でき、 それらの電荷量を電圧に変換することができる。
【0 0 8 4】 これらの結果、 第 1の方向での輝度プロファイルと第 2の方向で の輝度プロファイルとを高精度且つ高速にて得ることができる。 なお、 上述した 積分回路 1 1 0、 C D S回路 1 2 0、 S ZH回路 1 3 0、最大ィ直検出回路 1 4 0、 シフトレジスタ 1 5 0、 スィツチ素子 1 6 0、 AZD変換回路 1 Ί 0等の動作に ついては、 本出願人による特開 2 0 0 1— 3 6 1 2 8号公報等に示されている。 〖0 0 8 5】 本発明は、 前述した実施形態に限定されるものではない。 たとえ ば、 シフトレジスタを用いる代わりに、 各光感応部分 1 2 mn， 1 3 mn (第 2導電型 半導体領域 4 1， 4 2 ) を均一な抵抗線で接続して、 光の入射に伴って発生した 電荷を抵抗線に流れ込んだ位置と当該抵抗線それぞれの端部との距離に反比例す るように抵抗分割して抵抗線の端部から取り出し、 当該端部からの電流出力に基 づいて光の入射位置を求めるようにしてもよい。
【0 0 8 6〗 また、 前述した実施形態においては、 1画素を複数の光感応部分 で構成しているが、 1画素を一つの光感応部分で構成してもよい。 たとえば、 図 1 7に示されるように、 光感応領域 1 0は、 第 1の方向にわたって互いに電気的 に接続される複数の第 1光感応部分 1 2 ,nと第 2の方向にわたって互いに電気的 に接続される複数の第 2光感応部分 1 3 mnとを含み、 複数の第 1光感応部分 1 2 mnと複数の第 2光感応部分 1 3 mnとは 2次元的に混在した状態で同一面内にて配 列してもよい。 この場合、第 1光感応部分 1 2 mnと第 2光感応部分 1 3 mnとは巿松 模様状に配列しており、第 1光感応部分 1 2 mnと第 2光感応部分 1 3 mnとは第 1の 方向及び第 2の方向において交互に配列している。 なお、 市松模様状に配列する 代わりに、 図 8に示されるようなハニカム状に配列してもよい。
産業上の利用可能性
【0 0 8 7】 本発明の光検出装置は、 反射光あるいは直接光の入射位置検出シ ステムに利用できる。

Claims

言青求の範面
1 . 画素が 2次元配列された光感応領域を有する光検出装置であつて、 各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内に て隣接して配設することで 1画素が構成され、
前記 2次元配列における第 1の方向に配列された複数の画素にわたつて、 当該 各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続 され、
前記 2次元配列における第 2の方向に配列された複数の画素にわたつて、 当該 各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続 されており、
前記第 1の方向に配列された前記複数の画素間において電気的に接続された一 方の光感応部分群からの電流出力、 及び、 前記第 2の方向に配列された前記複数 の画素間において電気的に接続された他方の光感応部分群からの電流出力を読み 出し、 当該電流出力に基づいて前記 2次元配列における第 1の方向及び第 2の方 向での輝度プロファイルを検出するための信号処理回路を備えることを特徴とす る光検出装置。
2 . 前記信号処理回路は、
前記一方の光感応部分群からの電流出力を前記第 2の方向に順次読み出し、 前 記他方の光感応部分群からの電流出力を前記第 1の方向に順次読み出すためのシ フ トレジスタと、
前記シフトレジスタにより順次読み出される前記各一方の光感応部分群からの 電流出力及び前記各他方の光感応部分群からの電流出力を順次入力し、 その電流 出力を電圧出力に変換する積分回路と、 を有することを特徴とする請求の範囲第 1項に記載の光検出装置。
3 . 前記信号処理回路は、
前記一方の光感応部分群及び前記他方の光感応部分群に対応して設けられ、 対 応する一方の光感応部分群からの電流出力及び前記他方の光感応部分群からの電 流出力を電圧出力に変換して、 電圧値を出力する積分回路と、
前記積分回路に対応して設けられ、 対応する積分回路から出力される電圧値の 変化量に応じた値の電圧を出力する C D S回路と、
前記 C D S回路に対応して設けられ、 対応する C D S回路から出力される電圧 出力を保持して出力するサンプルアンドホールド回路と、
前記サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を 検出する最大値検出回路と、
前記サンプルァンドホールド回路それぞれから出力される電圧出力を順次入力 し、 その電圧出力を前記最大値検出回路により検出された最大値に基づいてデジ タル値に変換し、 そのデジタル値を出力する A/D変換回路と、 を有することを 特徴とする請求の範囲第 1項に記載の光検出装置。
4 . 光感応領域を有する光検出装置であって、
前記光感応領域は、 第 1の方向にわたって互いに電気的に接続される複数の第 1光感応部分と前記第 1の方向に交差する第 2の方向にわたつて互いに電気的に 接続される複数の第 2光感応部分とを含み、
前記複数の第 1光感応部分と前記複数の第 2光感応部分とは 2次元的に混在し た状態で同一面内にて配列されており、
前記第 1の方向にわたって互いに電気的に接続された第 1光感応部分群からの 電流出力、 及び、 前記第 2の方向にわたって互いに電気的に接続された第 2光感 応部分群からの電流出力を読み出して当該電流出力に基づいて前記 2次元配列に おける第 1の方向及ぴ第 2の方向での輝度プロファイルを検出するための信号処 理回路を備えることを特徴とする光検出装置。
5 . 前記信号処理回路は、
前記第 1光感応部分群からの電流出力を前記第 2の方向に順次読み出し、 前記 第 2光感応部分群からの電流出力を前記第 1の方向に順次読み出すためのシフト 前記シフトレジスタにより順次読み出される前記各第 1光感応部分群からの電 流出力及び前記第 2光感応部分群からの電流出力を順次入力し、 その電流出力を 電圧出力に変換する積分回路と、 を有することを特徴とする請求の範囲第 4項に 記載の光検出装置。
6 . 前記信号処理回路は、
前記第 1光感応部分群及び前記第 2光感応部分群に対応して設けられ、 対応す る第 1光感応部分群からの電流出力及び前記第 2光感応部分群からの電流出力を 電圧出力に変換して、 電圧値を出力する積分回路と、
前記積分回路に対応して設けられ、 対応する積分回路から出力される電圧値の 変化量に応じた値の電圧を出力する C D S回路と、
前記 C D S回路に対応して設けられ、 対応する C D S回路から出力される電圧 出力を保持して出力するサンプルアンドホールド回路と、
前記サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を 検出する最大値検出回路と、
前記サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力 し、 その電圧出力を前記最大値検出回路により検出された最大値に基づいてデジ タル値に変換し、 そのデジタル値を出力する AZD変換回路と、 を有することを 特徴とする請求の範囲第 4項に記載の光検出装置。
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