WO2004090977A1 - Encapsulated power semiconductor assembly - Google Patents

Encapsulated power semiconductor assembly Download PDF

Info

Publication number
WO2004090977A1
WO2004090977A1 PCT/EP2004/003750 EP2004003750W WO2004090977A1 WO 2004090977 A1 WO2004090977 A1 WO 2004090977A1 EP 2004003750 W EP2004003750 W EP 2004003750W WO 2004090977 A1 WO2004090977 A1 WO 2004090977A1
Authority
WO
WIPO (PCT)
Prior art keywords
die
der
leistungshalbleiteranordnung
dass
dadurch gekennzeichnet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2004/003750
Other languages
German (de)
French (fr)
Inventor
Andreas Lindemann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IXYS Semiconductor GmbH
Original Assignee
IXYS Semiconductor GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IXYS Semiconductor GmbH filed Critical IXYS Semiconductor GmbH
Priority to US10/552,032 priority Critical patent/US20060267185A1/en
Priority to EP04726473A priority patent/EP1611609A1/en
Publication of WO2004090977A1 publication Critical patent/WO2004090977A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/25—Arrangements for cooling characterised by their materials
    • H10W40/255—Arrangements for cooling characterised by their materials having a laminate or multilayered structure, e.g. direct bond copper [DBC] ceramic substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/501—Inductive arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/464—Additional interconnections in combination with leadframes
    • H10W70/468—Circuit boards
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W95/00—Packaging processes not covered by the other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5475—Dispositions of multiple bond wires multiple bond wires connected to common bond pads at both ends of the wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
  • Led Device Packages (AREA)

Abstract

The invention relates to an encapsulated power semiconductor assembly comprising a substrate consisting of an insulation material (ceramic), provided with a plurality of islands (14, 17, 18, 19), which are composed of a thermal conductive material, in particular of partial surfaces of a metal layer. Power semiconductor chips (22) are soldered onto said islands. Electric connections that run from the chips to the connecting elements (10 and 12) are produced in the form of bonding pads (20, 24) on additional islands or in the form of wires (28) and islands (14) that are configured as printed conductors. The substrate and the chips are encapsulated, whereas the connection elements (10 and 12) project beyond said encapsulation and the metallic underside of the substrate is exposed in order to be fastened to a heat sink.

Description

I3_eJkapselte Leistungshalbleiteranordnung-
Gebiet der Erfindung:
Die Erfindung betrifft eine gekapselte Leistungshalbleitervorrichtung, in der eine Mehrzahl von Leistungshalbleiterchips eingekapselt sind.
Stand der Technik:
In Systemen, bei denen eine Spannungszufuhr mit Batterien erfolgt, insbesondere im Automobilbau, finden zunehmend Leistungs albleiter Anwendung. Bei Spannungen von 12 bis 80 V treten haufig hohe Strδme auf, die an die Leistungsschalter besondere Anspritche stellen. Zum Schalten hoher Strδme werden im Stand der Technik gekapselte Halbleiterchips eingesetzt. Es ist bekannt, mehrere Chips unter Verwendung eines Leiterrahmens gleichzeitig zu verkapseln, wie beispielsweise in der DE 26 36 450 C2 und der US 4 507 675 beschrieben ist. AnschlieBend werden die einzelnen
Leistungshalbleiterbauelemente, die ϋber jeweils einen Chip verfugen, wieder voneinander getrennt.
Die Zuleitungen zu den Chips, die von aus der Umkapselung ragenden Anschlusselementen ausgehen, sind haufig aus Grunden des Aufbaus der Leistungshalbleiteranordnung so bemessen, dass die Zuleitungen unerwϋnscht hohe Wiederstande aufweisen, was zu Aufwarmeffekten fuhrt. Ferner treten oft auch parasitare Induktivitaten auf, die Uberspannungseffekten zur Folge haben konnen.
In der WO 00/07238 ist eine gekapselte Leistungshalbleiteranordnung mit nur einem Chip beschrieben, der auf ein Keramiksubstrat aufgebracht ist, das an seiner
Figure imgf000003_0001
werden auch als Direct-Copper-Bond-Substrate bezeichnet. Sie haben den Vorteil, dass der Chip einerseits gegenitber dem Kϋhlkδrper elektrisch isoliert ist und andererseits die Warme in den Kiihlkorper abgeleitet wird.
Aus der EP 0063070 Al ist bekannt, eine Mehrzahl von Leistungshalbleiterchips zu kombinieren. Dort sind zwei untereinander elektrisch nicht verbundene Chips auf eine thermisch gut leitende Platte aufgebracht und jeweils mit Anschlusselementen verbunden. TJber die Platte wird die Warme an eine Grundplatte abgefuhrt.
Dariiber hinaus ist es bekannt, eine grδβere Anzahl von Bauelementen auf einem metallischen Kamm anzuordnen, der bis auf eine Kuhlflache mit Kunststoff umpresst wird (BBC BROWN BOVERI, Leistungshalbleiter, Dr. Heimo Buri, Mannheim 1982). Spater werden die einzelnen Bauelemente wieder voneinander getrennt. Diese Umpresstechnik findet dann Anwendung, wenn kleinere Bauelemente in groβer Stuckzahl kostengϋnstig hergestellt werden sollen.
Aus der DE 697 10 885 T2 ist eine Baugruppe fur Dioden bekannt, die ϋber einen flachen Trager aus Aluminiumoxid verfugt, auf dem eine Metallisierung aufgebracht ist, die sich nur ϋber einen Teil der Oberflache erstreckt. Auf der Metallisierung sind die Dioden montiert. Auf der den Dioden gegenuberliegenden Seite des Tragers sind Kontaktflachen vorgesehen, die ϋber Verbindungselemente, die durch den Trager hindurchtreten, elektrisch mit den Dioden verbunden sind. Der Trager bildet den Boden eines Gehauses, das die Dioden umschlieβt.
Die DE 196 35 582 Cl beschreibt ein Leistungs-Halbleiterbauelement, das ϋber ein oberflachenmontierbares Gehause verfugt. Das Gehause schlieβt einen Chip ein, der auf eine Metallplatte aufgebracht ist. Zusammenfassung-der Brfϊndung:--
Der Erfindung liegt die Aufgabe zugrunde, eine kostengϋnstig zu fertigende Leistungshalbleiteranordnung mit einer Mehrzahl von Chips zu schaffen, die verbesserte Eigenschaften hat, insbesondere Warme besser zum Kϋhlkδrper abfϋhrt, bei der weniger Uberspannungen und weniger parasitare induktive Effekte auftreten, und bei der die Chips zumindest teilweise auch untereinander elektrisch verbunden sein kόnnen.
Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelδst.
Vorteilhafte Ausfϋhrungsformen der Erfindung sind Gegenstand der Unteransprϋche.
Da die Chips auf thermisch leitenden Inseln, vorzugsweise auf mehrere Inseln, insbesondere jeder einzelne Chip auf einer gesonderten Insel platziert sind, wird die Warme von den Chips nicht in eine geschlossene Leiterschicht abgeleitet, sondern nur in einen isolierten, also getrennten Bereich. Von diesem Bereich aus gelangt die Warme dann direkt in das Isolatorsubstrat und kann von diesem aus nach unten abgeleitet werden. Beispielsweise kann die Warme in eine auf der Unterseite des Substrats angeordnete Metallschicht abgeleitet werden, die nicht umkapselt ist, also freiliegt und somit die Warme an einen Kϋhlkδrper abgeben kann. Die elektrischen Verbindungen werden dann weniger oder kaum erwarmt.
Das thermisch und elektrisch leitfahige Material ist vorzugsweise ein Metall, insbesondere in Form einer dϋnnen Schicht.
Die Anordnung der Inseln mit und ohne Chips erlaubt eine Optimierung der elektrischen Verbindungen. Die elektrischen Verbindungen kδnnen Lδtverbindungen, (Bond-)Drahrverbindung oder auch Verbindungen ϋber die Inseln umfassen. Bei einer Optimierung der Belegung der Anschlusselemente karm auf-parasitare-mduktivitaten^eachtet-werden, beispielsweise-indem-einen- Hauptstrom fϋhrende Anschlusselemente nebeneinander angeordnet sind. Damit an benachbarten Anschlusselementen nicht zu hohe Spannungen anliegen, sind die Inseln vorzugsweise so ausgebildet, dass zumindest in der Grundtendenz solche Anschlusselemente naher zueinander angeordnet sind, an denen Potential liegen, die einen geringen Potentialabstand (Spannung) haben als solche Anschlusselemente, an denen Potential liegen, die einen hohen Potentialabstand haben. Die Anschlusselemente kδnnen auf zwei, insbesondere gegenϋberliegenden Seiten der Umkapselung angeordnet sein, wobei sie aus dieser herausragen. Sie sind flache Leiteranschlϋsse, die auch innerhalb oder auβerhalb der Umkapselung gebogen sein kδnnen. Die Leiteranschlϋsse
mϋssen nicht alle dieselben Abmessungen und im gleichen Abstand zueinander angeordnete sein. Auf einer Seite der Umkapselung kδnnen sie z.B. schmaler sein und geringere Abstande zum nachsten Nachbam aufweisen als auf der anderen Seite der Umkapselung. Die breiteren Leiteranschlϋsse auf der einen Seite der Umkapselung kδnnen auch weniger zahlreich sein als es die schmalen auf der anderen Seite der Umkapselung sind. Unter den Leiteranschlϋssen kann in der Umkapselung ein Schlitz bzw. eine Aussparung zur Aufnahme eines Isolators, beispielsweise eine Kunststofffolie, vorgesehen sein, damit die Leiteranschlϋsse bei der Kontaktierung der metallisierten Unterseite des Substrats mit einer Warmesenke von dieser getrennt sind, so dass elektrische Kurzschlϋsse vermieden werden.
Bei der Erfindung wird ein metallisiertes Keramiksubstrat verwendet, beispielsweise ein Direkt-Kupfer-Bond-Substrat oder ein Direkt-Aluminium- Bond-Substrat, wobei das Keramikmaterial Aluminiumoxid und/oder Aluminiumnitrid umfassen kann. Die Chips kδnnen auf die Metallinseln gelδtet sein. JEs-karm eineNielzahl-verschiedener-Ghips-verwendet-werden,--beispielsweise- MOSFET-, Dioden-, IGBT- und/oder Thyristorchips, die in ihrer Zusammenwirkung beispielsweise einen Einzelschalter, einen Chopper, einen Phasenverschieber, eine H-Brϋcke oder eine Dreiphasenbrϋcke oder eine Kombination dieser Elemente bilden kόnnen.
Kurze Beschreibung der Zeichnung:
Nachfolgend wird eine bevorzugte Ausfϋhrungsform der Erfindung unter Bezugnahme auf die Zeichnung beschrieben, in der zeigen:
Fig. 1 eine schematische Innenansicht eines Ausschnitts aus der erfindungsgemaβen Leistungshalbleitervorrichtung in der Draufsicht,
Fig. 2 die erfindungsgemaβe Leistungshalbleiteranordnung in der
Draufsicht,
Fig. 3 die Leisrungsanordnung in der Unteransicht,
Fig. 4 einen Ausschnitt der Leistungshalbleiteranordnung in geschnittener und vergrδβerter Darstellung, und
Fig. 5 ein Schaltbild einer Kombination von sechs
Leistungshalbleiterchips fur eine Ausfϋhrungsform der Erfindung
Beschreibung einer bevorzugten Ausfϋhrungsform der Erfindung:
Fig. 1 zeigt einen Ausschnitt einer Leistungshalbleiteranordnung, bei der auf der einen im Bild unteren Seite drei Anschlusselemente 10 und auf der _gegeιιϋb.eriiegenden im-Bildoberen-Seite-achtAnschlusselemente4-2-zu erkennen- sind, die wesentlich schmaler sind und einen geringeren Abstand voneinander haben als die Anschlusselemente 10. Auf der Oberseite des Substrats, das aus einem keramischen Isolatormaterial besteht, befinden sich im Inseln aus einem thermisch und elektrisch leitfahigen Material. Diese Inseln werden durch eine Metallschicht gebildet, die durch Graben 16, die mittels Atzen erzeugt worden sind, voneinander getrennt sind. Die Metallschichtinseln dienen der elektrischen Verbindung und der Befestigung der Anschlusselemente 10 und der Leistungshalbleiterchips 22.
Die oberen Anschlusselemente 12 sind jeweils mit nebeneinander angeordneten Inseln 17 am oberen Rand des Substrats mechanisch und elektrisch verbunden. Die unteren Anschlusselemente 10 sind mit als Leiterbahnen ausgebildeten Inseln 14 elektrisch und mechanisch verbunden. Auf die Inseln 21 im mittleren Bereich des Substrats sind die Leistungshalbleiterchips 22 gelδtet. Ferner sind zwischen zwei Leiterbahnen 14 etwas kleinere Metallschichtinseln 19 vorgesehen, die zum Aufbonden von Drahten fϋr die elektrische Verbindung der Halbleiterchips mit den Anschlusselementen dienen. Gezeigt ist beispielsweise ein Bonddraht 20, der von einem Chip 22 zu einer Insel 19 fϋhrt. Ein weiterer Bonddraht 24 stellt dann die Verbindung zu einem Anschlusselement 12 her, das wiederum mit einer Insel verbunden ist. Ein dritter Bonddraht 26 ist vom Chip 22 ϋber eine Leiterbahn 14 zu einem Anschlusselement 12 gefϋhrt. Ferner ist der Chip ϋber eine Vielzahl nebeneinander geordneter Drahte 28 mit einem Leiterbereich 14 verbunden. In ahnlicher Weise sind die elektrischen Verbindungen der anderen Chips hergestellt. Zur Verringerung von Indukivitaten sind die Stromanschlϋsse +, - unmittelbar nebeneinander angeordnet, und die stromfϋhrenden Leiterbahnen bilden keine Leiterschleife.
Die Metallschicht ist eine Kupferschicht, die auf einem relativ dϋnnen Keramiksubstrat aufgebracht ist, das beispielsweise ca. 0,38 mm dϋnn, vorzugsweise kleiner als 1,0 mm. Dies genϋgt als Isolierung fϋr Spannungen, wie sie im Automobilbau verwendet werden, also nicht zu hoch sind. Rϋckseitig ist ^sJ ei3miksub£tratebenfalls.mrt^ Copper-Bond-Substrat verwendet.
Die Fig. 2 zeigt die erfmdungsgemaβe Leistungshalbleiteranordnung in der Draufsicht. Die Leistungshalbleiterchips werden von einer monolithischen Umkapselung 30 aus Kunststoff umschlossen, die um das Keramiksubstrat gepresst sind. Diese Umpresstechnik ist dem Fachmann bekannt. Die Umkapselung erstreckt sich ϋber die gesamte Oberseite des Substrats und hintergreift die Unterseite des Substrats. Aus der Umkapselung 30 stehen die Anschlusselemente 10, 12 in Form von flachen Leiteranschlϋssen seitlich heraus.
Bei der in Fig. 3 dargestellten Ansicht derselben Leistungshalbleiteranordnung von unten sieht man, dass das Substrat von der Umkapselung nicht vδllig umschlossen ist, sonde n die untere Metallschicht 32 freiliegt mid von einem schmalen umlaufenden Rand 38 der Umkapselung umgeben wird. Die Leistungshalbleiteranordnung kann auf diese Weise gut an eine Warmesenke angekoppelt werden. An dem schmalen umlaufenden Rand tritt die Umkapselung unter Bildung von Absatzen 37 zuriick, so dass schmale Spalten entstehen, wenn die Halbleiteranordnung mit der unteren Metallschicht auf einem Kϋhlkδrper aufliegt (Fig. 4). In diese Spalte kann sich ein flacher Isolator erstrecken, der unter die Leiteranschlϋsse geschoben wird. Der Isolator, beispielsweise ein Kunststof lattchen, dient der Vermeidung von Kurzschlϋssen zwischen den Leiteranschlϋssen und dem Kϋhlkδrper und gleichsam der Erhδhxmg der Spannungsfestigkeit.
Die verschiedenen Chips kόnnen mit der erfindungsgemaβen Leistungshalb- leitervorrichtung hervorragend miteinander verschaltet werden. Fig. 5 zeigt als Beispiel die Verschaltung von sechs Elementen als Dreiphasenbrϋcke. Jedes Element enthalt einen MOSFET 34 mit Gateanschluss Gl, G2, G3, G4, G5 bzw. G6 und Sourceanschluss SI, S2, S3, S4, S5 bzw. S6 sowie eine Diode 36, die entweder jeweils Teil eines MOSFETs oder auch gesondert in Form einer -Schottkydiode-bereitgestelltsein kann. Andere, hier-niGht-dargestellte- Verschaltungen kδnnen eine H-Brϋcke oder einen Phasenschieber bilden.

Claims

Patentansprϋche:
1. Gekapselte Leistungshalbleiteranordnung mit: einem Substrat aus einem keramischen Isolatormaterial mit mindestens einer Insel (14, 17, 18, 19) aus einem thermisch und elektrisch leitfahigen Material, mindestens zwei auf den Inseln angeordneten Leisti gshalbleiterchips (22), elektrischen Verbindungen (20, 24, 26, 28, 14) von den Chips zu Anschlusselementen (10, 12), wobei mindestens zwei Anschlusselemente elektrisch mit den Inseln verbunden sind, dadurch gekennzeichnet, dass eine Umkapselung (30) aus umpresstem
Kunststoffmaterial vorgesehen ist, die die Leistungshalbleiterchips (22) vollslandig und das Substrat zumindesl teilweise umgibt, wobei die Anschlusselemente (10, 12) als aus der Umkapselung herausragende flache Leiteranschlϋsse ausgebildet sind und dass das Substrat auf der den Inseln gegenϋberliegenden Seite eine Metallbeschichtung (32) aufweist.
2. Leistungshalbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Inseln (14, 17, 18, 19) getrennte Teilflachen einer Metallschicht umfassen.
3. Leistungshalbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Substrat ein Keramiksubstrat ist, das insbesondere Aluminiumoxid- oder Aluminiumnitrid-Keramikmaterial umfasst.
4. Leistungshalbleiteranordnimg nach einem der Ansprϋche 1 bis 3, dadurch gekennzeichnet, dass die Metallbeschichtung (32) des Substrats auf der den Inseln gegenϋberliegenden Seite zumindest teilweise freiliegt.
5. Leistungshalbleiteranordnung nach einem der Ansprϋche 1 bis 4, dadurch gekennzeichnet, dass das Substrat ein Direct-Kupfer-Bond- oder Direct- Aluminium-Bond-Substrat ist.
6. Leistungshalbleiteranordnung nach einem der Ansprϋche 1 bis 5, dadurch gekennzeichnet, dass die elektrischen Verbindungen Lδtverbindungen umfassen.
7. Leistungshalbleiteranordnung nach einem der Ansprϋche 1 bis 6, dadurch gekennzeichnet, dass die elektrischen Verbindungen Drahtverbindungen (20, 24, 26, 28) und/oder Verbindungen (14) ϋber die Inseln umfassen.
8. Leistungshalbleiteranordnung nach einem der vorhergehenden Ansprϋche, dadurch gekennzeichnet, dass sich an zwei verschiedenen Seiten der Umkapselung Anschlusselemente (10, 12) befinden.
9. Leistungshalbleiteranordnung nach einem der vorhergehenden Ansprϋche, dadurch gekennzeichnet, dass die Anschlusselemente (10, 12) so angeordnet und mit den Chips verbunden sind, dass einen Hauptstrom tuhrende Anschlusselemente nebeneinander angeordnet sind.
10. Leistungshalbleiteranordnung nach einem der vorhergehenden Ansprϋche, dadurch gekennzeichnet, dass die Anschlusselemente (10, 12) so angeordnet und mit den Chips verbunden sind, dass zwei Anschlusselemente, an denen Potentiale anliegen, die einen hohen Potentialabstand zueinander haben, weiter voneinander entfernt sind als zwei Anschlusselemente, an denen Potential anliegen, die einen niedrigen Potentialabstand zueinander haben.
-1-1-. — Leistungshalbleiteranordnung-naeh-einem-der-vorhergehenden-AnsprϋcheT- dadurch gekennzeichnet, dass die Chips (22) mittels Lδtverbindungen an einer Metallinsel befestigt sind.
12. Leistungshalbleiteranordnung nach einem der vorhergehenden Ansprϋche, dadurch gekennzeichnet, dass an der Unterseite der Umkapselung (30) mindestens ein Absatz (37) zum Einschieben eines flachen Isolators ausgebildet ist.
13. Leistungshalbleiteranordnung nach einem der vorhergehenden Ansprϋche, dadurch gekennzeichnet, dass die Chips MOSFET-, Dioden-, IGBT- und/oder Thyristorchips umfassen.
14. Leistungshalbleiteranordnung nach einem der vorhergehenden Ansprϋche, dadurch gekennzeichnet, dass die Chips in ihrer Zusammenwirkung einen Einzelschalter, einen Chopper, einen Brϋckenzweig, eine H-Brϋcke oder eine Dreiphasenbrϋcke (Fig. 4) oder eine Kombination dieser Elemente bilden.
PCT/EP2004/003750 2003-04-09 2004-04-08 Encapsulated power semiconductor assembly Ceased WO2004090977A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/552,032 US20060267185A1 (en) 2003-04-09 2004-04-08 Encapsulated power semiconductor assembly
EP04726473A EP1611609A1 (en) 2003-04-09 2004-04-08 Encapsulated power semiconductor assembly

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10316136.8 2003-04-09
DE10316136A DE10316136A1 (en) 2003-04-09 2003-04-09 Encapsulated power semiconductor arrangement

Publications (1)

Publication Number Publication Date
WO2004090977A1 true WO2004090977A1 (en) 2004-10-21

Family

ID=33154125

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2004/003750 Ceased WO2004090977A1 (en) 2003-04-09 2004-04-08 Encapsulated power semiconductor assembly

Country Status (6)

Country Link
US (1) US20060267185A1 (en)
EP (1) EP1611609A1 (en)
KR (1) KR20060007014A (en)
CN (1) CN1771596A (en)
DE (1) DE10316136A1 (en)
WO (1) WO2004090977A1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008137288A1 (en) * 2007-04-19 2008-11-13 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
EP2314289A1 (en) 2005-10-31 2011-04-27 Braincells, Inc. Gaba receptor mediated modulation of neurogenesis
EP2525397A1 (en) * 2011-05-17 2012-11-21 IXYS Semiconductor GmbH Power semiconductor
CN110140210A (en) * 2016-11-16 2019-08-16 Tdk电子股份有限公司 Easily fault power module and its application with reduction

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008092635A1 (en) * 2007-02-02 2008-08-07 Dsm Ip Assets B.V. Heat transport assembly
KR101555300B1 (en) * 2008-12-05 2015-09-24 페어차일드코리아반도체 주식회사 A semiconductor power module package having an outer bonding region
CN103293344A (en) * 2012-02-24 2013-09-11 西安永电电气有限责任公司 Test circuit board and test fixture for IGBT module
CN103311193B (en) * 2012-03-06 2016-01-20 深圳赛意法微电子有限公司 Semiconductor power module package structure and preparation method thereof
CN104380463B (en) * 2012-06-19 2017-05-10 Abb 技术有限公司 Substrate for mounting multiple power transistors thereon and power semiconductor module

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0277546A1 (en) * 1987-01-21 1988-08-10 Siemens Aktiengesellschaft Semiconductor device having at least one semiconductor body
US5198964A (en) * 1990-09-27 1993-03-30 Hitachi, Ltd. Packaged semiconductor device and electronic device module including same
EP0594395A2 (en) * 1992-10-20 1994-04-27 Fujitsu General Limited Semiconductor power module
US5581121A (en) * 1993-03-29 1996-12-03 Staktek Corporation Warp-resistant ultra-thin integrated circuit package
DE19625240A1 (en) * 1995-10-26 1997-04-30 Mitsubishi Electric Corp Semiconductor intelligent power module device for e.g. IGBT
EP1255297A2 (en) * 2001-05-04 2002-11-06 Ixys Corporation Electrically isolated power device package
WO2003071601A2 (en) * 2002-02-18 2003-08-28 Infineon Technologies Ag Circuit module and method for the production thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077595A (en) * 1990-01-25 1991-12-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US6002183A (en) * 1995-05-04 1999-12-14 Iversen; Arthur H. Power semiconductor packaging
JP3233507B2 (en) * 1993-08-13 2001-11-26 株式会社東芝 Semiconductor device
US5523620A (en) * 1994-02-14 1996-06-04 Delco Electronics Corporation Coplanar linear dual switch module
US5679979A (en) * 1996-05-21 1997-10-21 Weingand; Christopher Dirk Surface mount package with heat transfer feature
DE19635582C1 (en) * 1996-09-02 1998-02-19 Siemens Ag Power semiconductor component for bridge circuits with high or low side switches
GB2338827B (en) * 1998-06-27 2002-12-31 Motorola Gmbh Electronic package assembly
DE10157362B4 (en) * 2001-11-23 2006-11-16 Infineon Technologies Ag Power module and method for its production

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0277546A1 (en) * 1987-01-21 1988-08-10 Siemens Aktiengesellschaft Semiconductor device having at least one semiconductor body
US5198964A (en) * 1990-09-27 1993-03-30 Hitachi, Ltd. Packaged semiconductor device and electronic device module including same
EP0594395A2 (en) * 1992-10-20 1994-04-27 Fujitsu General Limited Semiconductor power module
US5581121A (en) * 1993-03-29 1996-12-03 Staktek Corporation Warp-resistant ultra-thin integrated circuit package
DE19625240A1 (en) * 1995-10-26 1997-04-30 Mitsubishi Electric Corp Semiconductor intelligent power module device for e.g. IGBT
EP1255297A2 (en) * 2001-05-04 2002-11-06 Ixys Corporation Electrically isolated power device package
WO2003071601A2 (en) * 2002-02-18 2003-08-28 Infineon Technologies Ag Circuit module and method for the production thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2314289A1 (en) 2005-10-31 2011-04-27 Braincells, Inc. Gaba receptor mediated modulation of neurogenesis
WO2008137288A1 (en) * 2007-04-19 2008-11-13 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
US7911053B2 (en) 2007-04-19 2011-03-22 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
US8518742B1 (en) 2007-04-19 2013-08-27 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
EP2525397A1 (en) * 2011-05-17 2012-11-21 IXYS Semiconductor GmbH Power semiconductor
EP2525397B1 (en) 2011-05-17 2015-10-21 IXYS Semiconductor GmbH Power semiconductor
CN110140210A (en) * 2016-11-16 2019-08-16 Tdk电子股份有限公司 Easily fault power module and its application with reduction
CN110140210B (en) * 2016-11-16 2023-10-24 Tdk电子股份有限公司 Power modules with reduced susceptibility to failure and their applications

Also Published As

Publication number Publication date
KR20060007014A (en) 2006-01-23
DE10316136A1 (en) 2004-11-18
US20060267185A1 (en) 2006-11-30
CN1771596A (en) 2006-05-10
EP1611609A1 (en) 2006-01-04

Similar Documents

Publication Publication Date Title
DE102013208818B4 (en) Power semiconductor module and method for producing a power semiconductor module
DE102005055761B4 (en) Power semiconductor component with semiconductor chip stack in bridge circuit and method for producing the same
DE102008027466A1 (en) Bond pad stacks for ESD under a pad and bonding an active circuit underneath a pad
DE102018206482B4 (en) Semiconductor component with a composite clip made of composite material
DE10295972T5 (en) Non-molded package for a semiconductor device
DE19720275A1 (en) Substrate for stacked semiconductor component
DE102011053519B4 (en) Electronic component
DE112009004375T5 (en) SEMICONDUCTOR DEVICE
DE102011053362A1 (en) POWER SEMICONDUCTOR CHIP ENCAPSULATION
DE102017101185B4 (en) A semiconductor module comprising transistor chips, diode chips and driver chips, arranged in a common plane, method for its production and integrated power module
WO2004090977A1 (en) Encapsulated power semiconductor assembly
DE102021005969A1 (en) LEADFRAME HOUSING WITH ADJUSTABLE CLIP
DE102005039165B4 (en) Wire and strip bonded semiconductor power device and method of making the same
DE102004048688B4 (en) Power semiconductor device
DE102005001851A1 (en) Multichip package has pad of one semiconductor chip electrically connected to spacer pad which is connected to substrate bonding pad
DE102013103351B4 (en) ELECTRONIC MODULE
DE102014107018A1 (en) Semiconductor device with solderable and bondable electrical contact plates
DE102012100231B4 (en) Semiconductor chip
DE102009040579B4 (en) Method for producing semiconductor devices and semiconductor device
DE102004047306B4 (en) Power semiconductor device with several component components
DE4443424B4 (en) Arrangements of a multilayer substrate and a power element and method for their preparation
DE102005044510B4 (en) Semiconductor device with front side metallization and method for its production and power diode
DE102004036142B4 (en) Semiconductor device having a metallization with a plurality of separated by at least one barrier layer metallization layers and method for its preparation
DE102004019568B4 (en) Power semiconductor module with a substrate
DE102010000951B4 (en) Power semiconductor module with reduced line resistance and method

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004726473

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2006267185

Country of ref document: US

Ref document number: 10552032

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020057019070

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 20048094747

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 2004726473

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020057019070

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 10552032

Country of ref document: US