WO2004109639A1 - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents

画素回路、表示装置、および画素回路の駆動方法 Download PDF

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Definitions

  • the present invention relates to a pixel circuit having an electro-optical element whose luminance is controlled by a current value, such as an organic EL (Electroluminescence) display, and an image display device in which the pixel circuits are arranged in a matrix.
  • a current value such as an organic EL (Electroluminescence) display
  • an image display device in which the pixel circuits are arranged in a matrix.
  • the present invention relates to a so-called active matrix image display device in which a current flowing through an electro-optical element is controlled by a green gate type field effect transistor provided inside each pixel circuit, and to a driving method of the pixel circuit.
  • an image display device for example, a liquid crystal display
  • an image is displayed by arranging a large number of pixels in a matrix and controlling light intensity for each pixel according to image information to be displayed.
  • the organic EL display is a so-called self-luminous display having a light-emitting element in each pixel circuit. Are not required, and the response speed is fast.
  • each light emitting element is controlled by the value of a current flowing through the light emitting element to obtain a color gradation, that is, the light emitting element is of a current control type, which is much smaller than that of a liquid crystal display or the like.
  • organic EL displays can be driven by a simple matrix method or an active matrix method.However, the former has a simple structure, but it is difficult to realize a large and fine display.
  • the development of the active matrix method in which the current flowing through the light emitting element inside each window circuit is controlled by an active element provided inside the pixel circuit, generally a TFT (Thin Film Transistor), has been developed. It is being actively performed.
  • TFT Thin Film Transistor
  • FIG. 1 is a block diagram showing a configuration of a general organic EL display device.
  • this display device 1 has a pixel array section 2 in which pixel circuits (PXLC) 2a are arranged in a matrix of mxn, a horizontal selector (HSEL) 3, a light scanner (WSCN) 4, and a horizontal selector. 3 has data lines DTLl to DTLn to which a data signal according to luminance information is supplied, and scanning lines WSLl to WSLm selectively driven by the write scanner 4.
  • PXLC pixel circuits
  • HSEL horizontal selector
  • WSCN light scanner
  • the horizontal selector 3 and the light scanner 4 may be formed on polycrystalline silicon, or may be formed around the pixel by MOS IC or the like.
  • FIG. 1 is a circuit diagram showing an example of the configuration of a pixel circuit 2a (see, for example, Patent Document 1; US Pat. No. 5,684,365, Patent Document 2; Japanese Patent Application Laid-Open No. 8-234683). '
  • the pixel circuit in FIG. 2 has the simplest circuit configuration among many proposed circuits, and is a so-called two-transistor driving circuit.
  • the pixel circuit 2a in FIG. 2 includes a p-channel thin film field effect transistor (hereinafter, referred to as TFT) 11 and a TFT 12, a capacitor C11, and a light emitting element 13 including an organic EL element (OLED).
  • TFT thin film field effect transistor
  • TFT 12 a p-channel thin film field effect transistor
  • C11 a capacitor
  • OLED organic EL element
  • DTL indicates a data line
  • WSL indicates a scanning line.
  • Organic EL devices are often referred to as OLEDs (Organic Light Bidding Lighting Diodes) because they have rectifying properties in many cases.In Figure 2 and others, the diode symbol is used as the light-emitting device. Does not necessarily require rectification.
  • the source of the TFT 1 is connected to the power supply potential VCC, and the cathode (cathode) of the light emitting element 13 is connected to the ground potential GND.
  • the operation of pixel circuit 2a in Figure 2 is It is as follows.
  • the TFT 2 When the scanning line WSL is set to the selected state (here, low level) and the writing potential Vdata is applied to the data line DTL, the TFT 2 conducts and the capacitor C1 is charged or discharged, and the gate potential of the TFT 1 is Becomes Vdata.
  • the scanning line WSL When the scanning line WSL is in a non-selected state (here, high level), the data line DTL is electrically disconnected from the TFT 11, but the gate potential of the TFT 11 is stably held by the capacitor C11.
  • the current flowing through the TFT 1] and the optical element 13 has a value corresponding to the gate-source voltage Vgs of the TF], and the light emitting element 13 continues to emit light at a luminance corresponding to the current value.
  • writing The operation of selecting the scanning line WSL and transmitting the luminance information given to the data line to the inside of the pixel as in step ST1 above is hereinafter referred to as “writing”.
  • the light emitting element 3 continues to emit light at a constant luminance until the next rewriting.
  • the value of the current flowing through the EL light emitting element 13 is controlled by changing the gate applied voltage of the drive transistor TFT11.
  • the source of the p-channel drive transistor is connected to the power supply potential VCC, and the TFT 11 always operates in the saturation region. Therefore, it is a constant current source having the value shown in Equation 1 below.
  • Vgs-IV t I Cox (Vgs-IV t I) 2 "'(1) where is the carrier mobility, C 0 X is the gate capacitance per unit area, and W is the gate L is the gate length, Vgs is the gate-source voltage of TFT 11 And Vth indicate the threshold values of the TFT 11 respectively.
  • each light emitting element emits light only at the selected moment.
  • the light emitting element continues to emit light even after writing is completed. This is particularly advantageous for large, high-definition displays, in that the peak brightness and peak current of the light-emitting element can be reduced as compared with those of.
  • FIG. 3 is a diagram showing a change over time in current-voltage (I-V) characteristics of the organic EL element.
  • I-V current-voltage
  • the organic EL element continues to flow as described above, and even if the I-V characteristics of the organic EL element are deteriorated, the light emission luminance deteriorates with time. I will not.
  • the pixel circuit 2a in Fig. 2 is composed of a P-channel TFT, but if it can be composed of an n-channel TFT, the conventional amorphous silicon (a-Si) process can be used in TFT fabrication. It can be used. This makes it possible to reduce the cost of the TFT substrate.
  • a-Si amorphous silicon
  • FIG. 4 is a circuit diagram showing a pixel circuit in which the p-channel TFT of the circuit of FIG. 2 is replaced with an n-channel TFT.
  • the pixel circuit 2b in FIG. 4 has an n-channel TFT2], a TFT22, and a light emitting element 23 composed of a capacitive C2 organic EL element (OLED).
  • DTL indicates a data line
  • WSL indicates a scanning line.
  • the drain side of TF.T1 is used as a drive transistor. Is connected to the power supply potential VCC, and the source is connected to the anode of the EL element 23, forming a source follower circuit.
  • FIG. 5 is a diagram showing operating points of a TFT 21 as a drive transistor and an EL light emitting element 23 in an initial state.
  • the horizontal axis represents the drain-source voltage Vds of the TFT 21, and the vertical axis represents the drain-source current Ids.
  • the source voltage is determined by the operating point of the drive transistor TFT 21 and the EL light emitting element 23, and the voltage has a different value depending on the get voltage. -.
  • the I-V characteristics of the EL element deteriorate with time. As shown in FIG. 6, the operating point fluctuates due to the deterioration over time, and the source voltage fluctuates even when the same gate voltage is applied.
  • the gate-source voltage Vgs of the TFT 21 as the drive transistor changes, and the flowing current value changes.
  • the value of the current flowing through the EL element 23 also changes. If the IV characteristics of the EL element 23 deteriorate, the light emission luminance of the source follower circuit shown in FIG. 4 changes over time.
  • the source of the n-channel TFT 31 as a drive transistor is connected to the ground potential GND, the drain is connected to the cathode of the EL element 33, and the anode of the EL light emitting element 33 is connected to the power supply potential VCC. Circuit configuration to connect to
  • the source potential is fixed and the TFT 3] operates as a constant current source as a drive transistor, similar to the drive by the p-channel TFT in FIG.
  • the drive transistor is connected to the cathode of the EL light emitting element. This cathode connection requires the development of a new anode * cathode electrode, which is said to be extremely difficult with current technology.
  • An object of the present invention is to provide a single source follower output without luminance degradation even if the current-voltage characteristics of a light emitting element change with time, and to enable a single source follower circuit of an n-channel transistor. It is an object of the present invention to provide a pixel circuit, a display device, and a method for driving a pixel circuit in which an n-channel transistor can be used as a driving element for an electro-optical element while using a source electrode.
  • a first aspect of the present invention is a pixel circuit for driving an electro-optical element whose luminance changes according to a flowing current, comprising: a data line to which a data signal corresponding to luminance information is supplied; , First, second, third, and fourth nodes, first and second reference potentials, and a pixel capacitor connected between the first node and the second node.
  • a drive transistor for controlling a current flowing through the current supply line in accordance with the potential of the control terminal a first switch connected to the third node, the second node and the third node And a second switch connected between the first node and the first node.
  • a third switch connected between the fourth node and the potential; a fourth switch connected between the data line and the fourth node; and a third switch connected between the fourth node and a predetermined potential.
  • a fifth switch connected to the second reference potential, the fifth switch, the third node, and the current of the drive transistor between the fifth reference potential and the second reference potential.
  • the supply line, the first node, and the electro-optical element are connected in series.
  • the driving transistor is a field-effect transistor
  • a source is connected to the first node
  • a drain is connected to the third node.
  • the third switch is held in a conductive state
  • the fourth switch is held in a non-conductive state
  • the third switch is held in a non-conductive state.
  • the first switch is held in a conductive state, the first node is connected to a fixed potential, and as a second stage, the second switch and the fifth switch are held in a conductive state, After the first switch is held in a non-conductive state, the second switch and the fifth switch are held in a non-conductive state, and as a third stage, the fourth switch is held in a conductive state. After the data transmitted through the data line is input to the fourth node, the fourth switch is held in a non-conductive state, and as a fourth stage, the third switch is held in a non-conductive state. You.
  • the first switch and the fourth switch are held in a non-conductive state, and the third switch is held in a conductive state.
  • the second node is connected to a fixed potential, and as a second stage, the second switch and the fifth switch are held in a conductive state, and the second switch is in a conductive state for a predetermined period.
  • the second switch and the fifth switch are held in a non-conductive state, and as a third stage, the fourth switch is held in a conductive state and propagated through the data line.
  • the fourth switch After the data to be input is input to the fourth node, the fourth switch is held in a non-conductive state, and as a fourth stage, the third switch is held in a non-conductive state. In In the third stage, the fourth switch is maintained in the conductive state after the second switch is maintained in the conductive state.
  • the first switch when driving the electro-optical element, as the first stage, the first switch is held in a conductive state, and the fourth switch is held in a non-conductive state.
  • the second switch and the fifth switch are held in a conductive state, and as a second stage, the first switch is held in a non-conductive state, while the third switch is turned on.
  • the second node is connected to a fixed potential
  • the second stage and the fifth switch are maintained in a non-conductive state as a third stage
  • the fourth stage is maintained as a fourth stage.
  • the fourth switch is kept in a non-conducting state after data transmitted through the data line while the other switch is kept in a conducting state is inputted to the fourth node.
  • the first switch is maintained in a conductive state, while the third switch is maintained in a non-conductive state.
  • a plurality of pixel circuits arranged in a matrix, a data line wired for each column in the matrix arrangement of the pixel circuits, and supplied with a data signal according to luminance information; A first and a second reference potential, the pixel circuit comprising: an electro-optical element whose luminance changes according to a flowing current; the first, second, third, and fourth nodes; A pixel capacitor connected between the first node and the second node; a coupling capacitor connected between the second node and the fourth node; A drive transistor that forms a current supply line between the first and second terminals and controls a current flowing through the current supply line in accordance with the potential of a control terminal connected to the second node; The first switch connected to the node and the second switch A second switch connected between the first node and the third node; a third switch connected between the first node and the fixed potential; a data switch connected to the data line; A fourth switch connected between the fourth node and a node,
  • the first switch is complementary to the non-emission period of the electro-optical element.
  • a driving circuit for holding the third switch in a conductive state while keeping the third switch in a non-conductive state for holding the third switch in a conductive state while keeping the third switch in a non-conductive state.
  • an electro-optical element in which luminance changes according to a flowing current, a data line to which a data signal corresponding to luminance information is supplied, and the following: And a fourth node; first and second reference potentials; a pixel capacitor connected between the second node and the second node; a second node and the second node; A current supply line is formed between the ⁇ terminal and the second terminal, and a current supply line is formed between the ⁇ terminal and the second terminal according to the potential of the control terminal connected to the second node.
  • the first switch, the third node, the current supply line of the driving transistor, the second node, and the electro-optical element are connected in series between the first reference potential and the second reference potential.
  • a driving method of the pixel circuit wherein the first switch is held in a conductive state, the fourth switch is held in a non-conductive state, and the third switch is turned on. The first switch is connected to a fixed potential, the second switch and the fifth switch are held in a conductive state, and the first switch is held in a non-conductive state.
  • Switch 2 and the switch 5 above are not connected. After the data transmitted through the data line is input to the fourth node, the fourth switch is turned off, and the fourth switch is turned off. Hold, and keep the third switch in a non-operating state to electrically disconnect the first node from the fixed potential.
  • an electro-optical element whose luminance changes according to a flowing current, a data line to which a data signal according to luminance information is supplied, first, second, third, and And a fourth node; first and second reference potentials; a pixel capacitor connected between the first node and the second node; a second node and the fourth node; A current supply line is formed between the first terminal and the second terminal, and a current supply line is formed between the first terminal and the second terminal, and the current supply line is formed according to the potential of the control terminal connected to the second node.
  • a drive transistor for controlling a current flowing through a current supply line a first switch connected to the third node; and a second switch connected between the second node and the third node.
  • a third switch connected between the first node and the fixed potential; a fourth switch connected between the data line and the fourth node; A fifth switch connected between the node No. 4 and a predetermined potential, and
  • the third switch, the third node, the current supply line of the drive transistor, the third node, and the electro-optical element are connected in series between the first reference potential and the second reference potential.
  • the third switch and the fourth switch are kept in a non-conductive state
  • the third switch is kept in a conductive state
  • the first node is connected to a fixed potential
  • the second node is connected to the second node.
  • the second switch and the fifth switch are kept in a non-conductive state. Holding the fourth switch in a conductive state and inputting the data transmitted through the data line to the fourth node, and then holding the fourth switch in a non-conductive state;
  • the first node is electrically disconnected from the fixed potential by holding the switch in a non-conductive state.
  • an electro-optical element whose luminance changes according to a flowing current, a data line to which a data signal corresponding to luminance information is supplied, first, second, third, and A fourth node; first and second reference potentials; a pixel capacitor connected between the first node and the second node; a second node and the fourth node; A current supply line is formed between the first terminal and the second terminal, and the current supply line is formed in accordance with the potential of the control terminal connected to the second node.
  • a drive transistor for controlling the current flowing through the supply line a first switch connected to the third node, and a second switch connected between the second node and the third node
  • a third switch connected between the first node and the fixed potential
  • a fourth switch connected between the data line and the fourth node
  • a fifth switch connected between the fourth node and a predetermined potential
  • a fifth switch connected between the first reference potential and the second reference potential.
  • the fourth switch In a state in which the fourth switch is held in a non-conductive state, The second switch and the fifth switch are maintained in a conductive state, the first switch is maintained in a non-conductive state, while the third switch is maintained in a conductive state, and the third node is connected to the third switch.
  • the second switch and the fifth switch are kept in a non-conducting state, the fourth switch is kept in a conducting state, and the data transmitted through the data line is transferred to the fourth switch.
  • the fourth switch After the input to the third node, the fourth switch is kept in a non-conducting state, the second switch is kept in a conducting state, and the third switch is kept in a non-conducting state.
  • Node 1 is electrically disconnected from the fixed potential.
  • the first switch when the electro-optical element emits light, the first switch is kept in the on state (conductive state), and the second to fifth switches are kept in the off state (non-conductive state). You.
  • the drive (drive) transistor is designed to operate in the saturation region, and the current I ds flowing through the electro-optical element takes a value represented by the above equation (1).
  • the third switch is turned on while the first switch is kept on, the second switch, the fourth switch, and the fifth switch are kept off.
  • the current flows through the third switch, and the source potential of the drive transistor falls to, for example, the ground potential GND. Therefore, it is applied to the electro-optical element.
  • the applied voltage is also ov, and the electro-optical element does not emit light.
  • the third switch even if the third switch is turned on, the voltage held in the pixel capacitance element, that is, the gate voltage of the drive transistor does not change, so that the current Ids is equal to the first switch, the third node, and the drive. Flows through the transistor, the third node, and the third switch.
  • the second switch and the fifth switch are turned on while the third switch is kept on and the fourth switch is kept off, and the first switch is turned on. Turn off the switch.
  • the drive transistor since the gate and the drain of the drive transistor are connected via the second switch, the drive transistor operates in the saturation region. Further, since the pixel capacitor and the coupling capacitor are connected in parallel to the gate of the drive transistor, the gate-drain voltage V gd gradually decreases with time. After a lapse of a predetermined time, the gate-source voltage Vgs of the drive transistor becomes the threshold voltage Vth of the drive transistor.
  • the coupling capacitance element is charged with (Vofs-Vth), and the pixel capacitance element is charged with Vth.
  • the second and fifth switches are turned off and the third switch is turned on until the third switch is kept on and the fourth switch is kept off.
  • the drain voltage of the drive transistor becomes the first reference potential, for example, the power supply voltage.
  • the fourth switch is turned on while the third and first switches are kept on, and the second and fifth switches are kept off.
  • the input voltage propagated through the data line via the fourth switch is input, and the voltage change AV of the fourth node is coupled to the gate of the drive transistor.
  • the gate voltage V g of the drive transistor is V th
  • the coupling amount AV is determined by the capacitance value C 1 of the pixel capacitance element, the capacitance value C 2 of the coupling capacitance element, and the parasitic capacitance C 3 of the drive transistor.
  • the fourth switch is turned off and the third switch is turned off while the first switch is kept on, the second and fifth switches are kept off.
  • the drive transistor since the gate-source voltage of the drive transistor is constant even when the third switch is turned off, the drive transistor allows a constant current Ids to flow through the electro-optical element. As a result, the potential of the first node rises to the voltage Vx at which the current Ids flows through the electro-optical element, and the EL element emits light.
  • the current-voltage (I-V) characteristics of the electro-optical element change as the emission time becomes longer. Therefore, the potential of the first node also changes.
  • the gate-source voltage V gs of the drive transistor is kept constant, the current flowing through the electro-optical element does not change. Therefore, even if the I-V characteristic of the electro-optical element deteriorates, the constant current I ds always flows, and the luminance of the electro-optical element does not change.
  • FIG. 1 is a block diagram showing a configuration of a general organic EL display device.
  • FIG. 2 is a circuit diagram showing one configuration example of the pixel circuit of FIG.
  • FIG. 3 is a diagram showing the change over time of the current-voltage (IV) characteristics of the organic EL device.
  • FIG. 4 is a circuit diagram showing a pixel circuit in which the P-channel TFT of the circuit of FIG. 2 is replaced with an n-channel TFT.
  • FIG. 5 is a diagram showing operating points of a TFT and an EL element as drive transistors in an initial state.
  • FIG. 6 is a diagram showing the operating points of the TFT and the EL element as the drive transistor after aging.
  • FIG. 7 is a circuit diagram showing a pixel circuit in which a source of an n-channel TFT as a drive transistor is connected to a ground potential.
  • FIG. 8 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the first embodiment.
  • FIG. 9 is a circuit diagram showing a specific configuration of the pixel circuit according to the first embodiment in the organic EL display device of FIG.
  • 10A to 10D are timing charts for explaining a first driving method of the circuit in FIG.
  • FIGS. 11A and 11B are diagrams for explaining the operation of the circuit of FIG. 9 according to the first driving method.
  • FIG. 2A and FIG. 2B are diagrams for explaining the operation of the circuit of FIG. 9 according to the second driving method.
  • FIG. 13A and FIG. 13B are diagrams for explaining the operation of the circuit of FIG. 9 according to the first driving method.
  • FIGS. 14A and 14B are diagrams for explaining the operation of the circuit of FIG. 9 according to the first driving method.
  • FIGS. 15E to 15D are evening charts for explaining the second driving method of the pixel circuit in FIG.
  • Figure 16A and Figure 16B show the first and second driving methods for the pixel circuit in Figure 9. It is a figure for comparing and explaining the effect of the method. .
  • 17A to 17D are evening charts for explaining a third driving method of the pixel circuit in FIG.
  • FIGS. 18A and 18B are diagrams for explaining the operation of the circuit of FIG. 9 according to the third driving method.
  • FIGS. 19A and 19B are diagrams for explaining the operation of the circuit of FIG. 9 according to the third driving method.
  • FIGS. 2A and 2OB are diagrams for explaining the operation of the circuit of FIG. 9 according to the third driving method.
  • FIGS. 21A and 21B are diagrams for explaining the operation of the circuit of FIG. 9 according to the third driving method.
  • FIGS. 22A to 22D are evening charts for explaining the method # 4 of driving the pixel circuit of FIG.
  • FIG. 23 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the second embodiment.
  • FIG. 24 is a circuit diagram showing a specific configuration of a pixel circuit according to the second embodiment in the organic EL display device of FIG.
  • FIGS. 25A to 25D are timing charts for explaining a method of driving the circuit of FIG. 24.
  • FIGS. 26A and 26B are diagrams for explaining the operation according to the driving method of the circuit in FIG. 24.
  • FIGS. 27A and 2.7B are diagrams for explaining the operation according to the driving method of the circuit of FIG.
  • FIG. 28 is a diagram for explaining an operation according to the method of driving the circuit of FIG.
  • FIG. 29 is a project diagram showing a configuration of an organic EL display device employing the pixel circuit according to the third embodiment.
  • FIG. 30 is a circuit diagram showing a specific configuration of the pixel circuit according to the third embodiment in the organic EL display device of FIG.
  • FIG. 31 is a timing chart for explaining a method of driving the circuits of FIGS. 31A to 31C and FIG. 30.
  • FIG. 32 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the fourth embodiment.
  • FIG. 33 is a circuit diagram showing a specific configuration of a pixel circuit according to the fourth embodiment in the organic EL display device of FIG.
  • FIG. 34 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the fifth embodiment.
  • FIG. 35 is a circuit diagram showing a specific configuration of a pixel circuit according to the fifth embodiment in the organic EL display device of FIG.
  • FIG. 36 is a block diagram illustrating a configuration of an organic EL display device employing the pixel circuit according to the sixth embodiment.
  • FIG. 37 is a circuit diagram showing a specific configuration of a pixel circuit according to the sixth embodiment in the organic EL display device of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 8 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the first embodiment.
  • FIG. 9 is a circuit diagram showing a specific configuration of the pixel circuit according to the first embodiment in the organic EL display device of FIG.
  • the display device 100 has a pixel array section 102 in which pixel circuits (PXLC) 101 are arranged in an mxn matrix, and a horizontal selector.
  • HSEL Light Scanner
  • WSCN Light Scanner
  • DSCN 1 1st Drive Scanner
  • DSCN 2 2nd Drive Scanner
  • AZRD Auto Zero Circuit
  • Horizontal Selector Data line DTL 10] to DTL 10 n to which a data signal is supplied according to luminance information selected by 103, scanning line WSL to be selectively driven by light scanner 104] 0 to WSL] 0m
  • 1st Drive line selectively driven by 05 DSL 101 to DSL 10 ms Drive line selectively driven by second drive scanner 106
  • FIG. 9 also shows a specific configuration of one pixel circuit for simplification of the drawing.
  • the pixel circuit 101 includes n-channel TFTs 111 to TFT 116, capacitors C111, C] 22, an organic EL element (0 LED: electro-optical element) consisting of:] 7, the second node ND ⁇ ], the second ND] 12, the third node ND 1] 3, and the fourth node ND 1 14 Yes 0
  • DTL 101 indicates a data line
  • WSL 101 indicates a scanning line
  • DSL 101 and DSL 111 indicate a driving line
  • AZL 101 indicates an auto-zero line.
  • the TFT 1 constitutes the field effect transistor (drive transistor) according to the present invention
  • the TFT 2] constitutes the second switch
  • the TFT 113 constitutes the second switch.
  • the switches, TFT 114 constitutes a third switch
  • TFT 115 constitutes a fourth switch
  • TFT 116 constitutes a fifth switch.
  • the capacitor C 111 forms a pixel capacitance element according to the present invention
  • the capacitor CI 12 forms a coupling capacitance element according to the present invention.
  • the supply line (power supply potential) of the power supply voltage VCC corresponds to the reference potential of the [I]
  • the ground potential GND corresponds to the second reference potential
  • a first switch T is connected between a first reference potential (power supply potential VCC in the present embodiment) and a second reference potential (ground potential GND in the present embodiment).
  • An FT 112, a third node ND 113, a TFT 111 as a drive transistor, a first node ND 11, and a light emitting element (OLED) 117 are connected in series. Specifically, the power source of the light emitting element # 17 is connected to the ground potential GND, the anode is connected to the first node # 1, and the source of the TFT] is connected to the first node.
  • the drain of the TFT 111 is connected to the node NE 111, the drain of the TFT 111 is connected to the third node ND ⁇ 3, and the source / drain of the TFT 112 is connected between the third node ND 113 and the power supply potential VCC. Is connected.
  • the gate of the TFT 111 is connected to the second node ND 112, and the gate of the TFT 112 is connected to the drive line DSL 111.
  • the source / drain of TFT 13 is connected between the second node ND 1 12 and the third node 13, and the gate of TFT 113 is connected to the auto-zero line AZL 0 I have.
  • the drain of the TFT 114 is connected to the first node ⁇ 1 and the first electrode of the capacitor C 111, and the source is connected to a fixed potential (in this embodiment, to the ground potential GNEO, and the gate of the TFT 114 is connected to the drive line It is connected to DSL 101. Also, the second electrode of the capacitor CI 11 is connected to the second node ND 1 12. The first electrode of the capacitor C 1 12 is connected to the second node ND 1 12 And the second electrode is connected to the fourth node ND1] 4.
  • the data line DTL] 0] and the fourth node # 14 are connected to the source and drain of FT FT 1] 5 as the fourth switch, respectively.
  • TFT 1 1 The gate of No. 5 is connected to the scanning line WSL101.
  • the source and the drain of the TF 16 are connected between the fourth node ND 11 and the predetermined potential Vo fs.
  • the gate of the TFT 116 is connected to the auto-zero line AZL] 0].
  • the pixel circuit according to the present embodiment] 01 is connected between the gate and source of the TFT 11 1 as a drive transistor, and is connected to a capacitor C 11 1 as a pixel capacitance, and is used in a non-light emitting period.
  • the source potential of the TFT 111 is connected to a fixed potential via the TFT 114 as a switch transistor, and the gate-drain of the TFT 111 is connected to It is configured to perform the correction.
  • FIG. 10A shows the scanning signal ws [1] applied to the scanning line WSL 101 of the pixel array in the first row
  • FIG. 10B shows the driving line DSL 1 in the first row of the pixel array
  • FIG. 10C shows the driving signal ds [1] applied to the pixel array 01
  • FIG. 10C shows the driving signal ds [2] applied to the driving line DSL 11 1 in the first row of the pixel array
  • FIG. 10D shows the pixel array
  • a period indicated by Te is a light emitting period
  • a period indicated by Tne is a non-light emitting period
  • Tvc is a canceling period of the threshold Vth
  • Tw is The period shown is the writing period.
  • the scanning signal ws [1] from the light scanner 104 to the scanning line WSL 101 is set to low level, as shown in FIGS. 108 to 10D.
  • the drive signal ds []] to the drive line DSL 101 is set to low level by the drive scanner 105, and the auto-zero signal az [1] to the auto-zero line AZL] 0] is output by the auto-zero circuit] 07. Is set to one level, and the drive signal ds [2] Selectively set to high level.
  • the TFT 112 is kept in the ON state (conductive state), and the TFTs 113 to 116 are kept in the OFF state (non-conductive state).
  • the drive transistor 111 is designed to operate in the saturation region, and the current I ds flowing through the EL light emitting element 17 takes a value represented by the above formula.
  • the scanning signal ws [1] from the light scanner 04 to the scanning line WSL 10] is held at a low level.
  • the auto-zero signal az [1] to the auto-zero line AZL 101 is held at a low level by the auto-zero circuit 107, and the drive signal ds [2] to the drive line DSL 11 1 is set to a high level by the drive scanner 106.
  • the drive signal ds [1] to the drive line DSL 101 is selectively set to the high level by the drive scanner 105.
  • the TFT 112 is turned on, the TFT 113, the TFT 115, and the TFT 116 are kept off, and the TFT 114 is turned off. Turn on.
  • the voltage applied to the EL light emitting elements 1 to 7 is also 0 V, and the EL light emitting element 117 does not emit light.
  • the TFT 114 even when the TFT 114 is turned on, the voltage held in the capacitor C 1] 1, that is, the gate voltage of the TFT 11 1 does not change, so that the current I ds is as shown in FIG. 11B. Then, it flows through the path of the TFT1 12, the third node ND1 13, the TFT111, the first node ND11K and the TFT114.
  • the scanning signal ws [1] from the light scanner 104 to the scanning line WSL 101 is held at a low level.
  • Drive line DSL 1 by drive scanner 105 With the drive signal ds [1] to 01 held at the high level, the auto-zero circuit 107 sets the auto-zero signal az [1] to the auto-zero line AZL 101 to the high level, and then, as shown in FIG.10C
  • the drive scanner 106 sets the drive signal ds [2] to the drive line DSL 111 to a low level.
  • the TFT.114 while the TFT.114 is kept in the ON state and the TFT 115 is kept in the OFF state, the TFT113, the TFT 116 is turned on, and the TFT1 2 turns off.
  • the gate and the drain of the TFT 111 are connected via the TFT 113, so that the TFT 111 operates in the saturation region.
  • the capacitances CI 11 and C 1 12 are connected in parallel to the gate of the TFT 11, the gate-drain voltage Vgd of the TFT 11 1 With this, it gradually decreases. After a lapse of a predetermined time, the gate-source voltage Vgs of the TFT 1111 becomes the threshold voltage Vth of the TFT 1111.
  • the scanning signal ws [1] to the scanning line WSL 101 from the light scanner 104 is held at a low level, and the driving signal to the driving line DSL 101 by the drive scanner 105.
  • the drive signal ds [2] to the drive line DSL 11 1 1 is held at the mouth level by the drive scanner 106
  • the auto-zero circuit A ZL 101 The drive zero signal az [1] is set to low level, and then the drive signal ds [2] to the drive line DSL]] 1 is set to high level by the drive scanner 06 as shown in FIG. 10C. Is set.
  • the TFT 114 is turned on, the TFT 115 is kept off, the TFT 113, the TFT 116 is turned off, and the TFT 112 is turned off. Turn on. As a result, the TFT 111 Pin voltage becomes the power supply voltage V CC.
  • the drive signal ds [1] to the drive line DSL 101 is held at a high level by the drive scanner 105, and the drive line DSL 11 1 is held by the drive scanner 106. While the drive signal ds [2] to 1 is held at a high level and the auto-zero signal az [1] to the auto-zero line AZL 101 is held at a low level by the auto-zero circuit 107, the light scanner 104 The scanning signal ws [1] to the scanning line WSL 101 is set to the high level.
  • the TFTs 114 and TF 112 are turned on, the TFT 13 and the TFT 116 are kept off, and the TFT 115 Turns on.
  • the input voltage V in transmitted through the data line DTL 101 via the TFT 115 is input, and the voltage change of the node ND] 4 is coupled to the gate of the TFT]].
  • the gate voltage Vg of the TFT 111 is Vth, and the amount of coupling is the capacitance C 1 of the capacitor C 111, the capacitance C 2 of the capacitor C 112, and the TFT 111. Is determined by the parasitic capacitance C3 of 1 as shown in Equation 2 below. ⁇
  • the current I ds according to the amount of voltage coupled to the gate of the TFT 111 is Flows.
  • the drive signal ds [2] to the drive line DSL]]] is held at a high level, and the auto-zero signal az [1] to the auto-zero line AZL 101 is held at a low level by the auto-zero circuit 107.
  • the scanning signal ws [1] to the scanning line 1 WSL] 01 from the light scanner 104 is set to low level, and then the driving signal ds [1] to the driving line DSL 101 is set to low level by the drive scanner 105. Is determined.
  • the TFT 112 is turned on, the TFTs 113 and 116 are kept off, the TFT 115 is turned off, and the TFT 114 is turned off. .
  • the TFT 111 since the gate-source voltage of the TFT 111 is constant even when the TFT 111 is turned off, the TFT 111 flows a constant current Ids to the EL light emitting element 117. Thus, the potential of the first node ND111 rises to the voltage Vx at which the current Ids flows through the EL element 117, and the EL element 117 emits light.
  • the current-voltage (I-V) characteristics of the EL light-emitting element change as the light-emitting time becomes shorter. Therefore, the potential of the node ND] 1] also changes.
  • the gate-source voltage Vgs of the TFT 111 is kept constant, the current flowing through the EL element 117 does not change. Therefore, even if the I-V characteristic of the EL element 17 deteriorates, the constant current Ids always flows, and the luminance of the EL element 117 does not change.
  • This second driving method is different from the above-described first driving method in the timing of turning on the TFT 112 as the first switch in the non-light emitting period Tne.
  • the timing at which the TFT 112 is turned on is set after the TFT 115 is turned off.
  • the TFT 111 operates from the linear region to the saturated region as shown in FIG. 16A.
  • the TFT 115 when the TFT 115 is turned on after the TFT 112 is turned on as in the first driving method described above, the TFT 111 operates only in the saturation region as shown in FIG. 16B. Since the channel length of the transistor is shorter in the saturation region than in the linear region, the parasitic capacitance C 3 is small.
  • the parasitic capacitance C 3 of the TFT 111 can be made smaller than turning on 2 o
  • the parasitic capacitance C 3 can be reduced, the amount of coupling from the drain to the gate of TF T 1]] can be reduced when the TFT 112 is turned on, and the capacity of the capacitor C 111 can be reduced. Since the capacitance value C 1 and the capacitance value C 2 of the capacitance C 1 12 can be made sufficiently larger than the parasitic capacitance C 3, the voltage of the fourth node ND 114 when the TFT 115 is turned on can be reduced. The change amount is coupled to the gate of the TFT 11 1 according to the magnitudes of C l and C 2.
  • the first driving method is better than the second driving method.
  • the third driving method is different from the first driving method described above in the timing of turning on the TFT 112 as the first switch in the non-light emitting period Tne.
  • the TFT 112 functions as a duty switch. The operation will be described below.
  • a scanning signal ws [1] from the light scanner 104 to the scanning line WSL 101 is used. Is set to the low level, the drive signal ds (1) to the drive line DSL 101 is set to the mouth level by the drive scanner 105, and the auto-zero circuit 107 sets the auto-zero signal az to the AZL 101 to the auto-zero line az [1] is set to a low level, and the drive signal ds [2] to the drive line DSL 11 1 is selectively set to a high level by the drive scanner 106.
  • the TFT 112 is kept in the ON state (conductive state), and the TFT 113-TFT 116 is in the OFF state (non-conductive state). Is held.
  • the drive transistor 1.1 is designed to operate in the saturation region, and the current I ds flowing through the EL light emitting element 117 takes the value shown by the above equation (1).
  • the scanning signal ws [1] from the light scanner 104 to the scanning line WSL 101 becomes low level.
  • the auto-zero signal az [1] to the auto-zero line AZL101 is held at a low level by 07, and the drive signal ds [1] to the drive line DSL 101 by the drive scanner 105 is held. Is held at the low level, the drive scanner 106 sets the drive signal ds [2] to the drive line DSL 111 at the low level.
  • the TFTs 113 to 116 are turned off while the TFTs 113 to 116 are kept off.
  • the drain voltage of the TFT 1] 1 drops to the source voltage.
  • no current flows through the EL light emitting element 17 and the potential of the first node ND 111 drops to the threshold voltage Ve of the EL light emitting element. Then, the EL element 117 does not emit light.
  • the scanning signal ws [1] from the light scanner 104 to the scanning line WSL 101 becomes low level.
  • the drive signal ds [1] to the drive line DSL101 is set to high level by 105, and then the autozero line AZL101 to the autozero line AZL101 by the autozero circuit 107 as shown in Fig.17D.
  • az [1] is set to high level.
  • the TFT 114 is turned on, and the TFT 113 and the TFT 111 are turned on. 6 turns on.
  • the potential of the first node ND 111 becomes the ground potential GND level, and the drain voltage of the TFT 111 also becomes the ground potential GND level.
  • the potential change of the fourth node ND 114 is coupled to the gate of the TFT 111 through the capacitor C 2, and the TFT 113 is turned on.
  • the gate-drain voltage Vg d of 1 changes. This force coupling amount is defined as V0.
  • the timing of turning on the TFT 114, the TFT 113, and the TFT 116 may be such that the TFT 114 is turned on after the TFT 113, TFT 116 is turned on.
  • the gate and drain of the TFT 111 are connected to each other and the amount of potential change at the fourth node ND 114 is coupled to the gate of the TFT 111, the gate of the TFT 111 is connected to the ground potential GND level. May be lowered.
  • the scanning signal ws [1] to the scanning line W SL 101 from the light scanner 104 is held at a low level, and the driving line
  • the drive scanner ds [1] to the DSL] 0] is held at a high level
  • the auto-zero signal az [1] to the auto-zero line AZL101 is held at a high level by the auto-zero circuit 107.
  • the drive signal ds [2] to the flow line DSL 1 1 1 is set to high level.
  • the TFTs 114, TFT 113, and TFT 1.16 are turned on, and the TFTs 1 and 2 are turned on while the TFTs 1 and 5 are kept off.
  • the gate-drain voltage of the TFT]] increases to the power supply voltage VCC.
  • the drive signal d s [2] to the drive line DSL 111 is set to the low level by the drive scanner 106 as shown in FIG. 17C.
  • the TFTs 114, TFT 113, and TFT] 16 are on, the TFT] 5 is kept off, and the TFT 12 is off. I do.
  • the gate-source voltage Vgs of the TFT 11 becomes the threshold voltage V th of the TFT 11.
  • the scanning signal ws [1] to the scanning line WSL ⁇ 01 is held at a low level from the light scanner 104, and the driving scanner 105 drives the scanning line ws [1] to the driving line DSL 101.
  • the signal ds []] is held at a high level and the drive signal ds [2] to the drive line liSL 1 11 is held at a low level by the drive scanner 106
  • the auto-zero circuit 107 sets the auto-zero line A ZL 101.
  • the auto-zero signal az [1] is set to a low level, and then the drive signal ds [2] to the drive line: DSL 1] 1 is set to a high level by the drive scanner 106.
  • the TFT 113 and the TFT 116 are turned off and the TFT 112 is turned on while the TFT 14 is kept in the on state.
  • the drain voltage of the TFT 111 becomes the power supply voltage again.
  • the drive signal ds [1] to the drive line DSL 101 is held at a high level by the drive scanner 105, and the drive line 106 is driven by the drive scanner 106.
  • the drive signal ds [2] to the DSL 1 1 1 is held at a high level, and the auto-zero signal az [1] to the auto-zero line AZL] 0] is held at a low level by the auto-zero circuit] 07.
  • the scanning signal ws [1] from Tosgiana 104 to the scanning line WSL 101 is set to high level.
  • the TFT 114 and the TFT 112 are kept in the on-state, and the TFT 113 and the TFT 116 are kept in the off-state.
  • TFT 1 15 turns on.
  • the input voltage Vi II propagated through the data line DTL 101 via the TFT 115 is input, and the voltage change ⁇ at the node ND 114 is coupled to the TFT 11 1 gate. Let it.
  • the gate voltage Vg of the TFT 11 1 has a value of V th, and the amount of cutting ⁇ is the capacitance C 1 of the capacitor C 11, the capacitance C 2 of the capacitor 11 2, and the TFT 11 1 Is determined by the parasitic capacitance C 3 of Equation 2 above
  • the drive signal ds [2] to the drive line DSL 11 1 is held at the high level by the drive scanner 106 and the auto-zero circuit 107 Auto-zero line AZL 101 With the auto-zero signal az [1] to 011, held at a low level, the scanning line WSL from the light scanner 104 The scanning signal ws [1] to 101 is set to low level, and then the drive signal 105 to the drive line DSL 101 is set to low level by the drive scanner 105.
  • the TFT]] 2 is in the ON state, and the TFTs 113 and 16 are kept in the OFF state. 5 turns off and TFT 1 1 4 turns off.
  • the gate-source voltage of the TFT 111 is constant, so that the TFT 111 flows a constant current I ds to the EL light emitting element 107.
  • the potential of the first node ND111 rises to the voltage Vx at which the current Ids flows through the EL element 117, and the EL element 117 emits light.
  • the current-voltage (I-V) characteristics of the EL light-emitting element change as the light-emitting time increases. Therefore, the potential of the first node ND111 also changes.
  • the gate-source voltage Vgs of the TFT 111 is kept at a constant value, the current flowing through the EL element 117 does not change. Therefore, even if the I-V characteristic of the EL element 117 is degraded, the constant current Ids always flows, and the luminance of the EL element 117 does not change.
  • the above is the third driving method of the pixel circuit in FIG. 9. As shown in FIGS. 22A to 22D, the timing for turning on the TFT 112 is set after the TFT 115 is turned off. It is also possible to adopt the fourth driving method.
  • the TFT 111 operates from the linear region to the saturated region.
  • the TFT 112 when the TFT 112 is turned on and then the TFT 115 is turned on as in the third driving method described above, the TFT 111 operates only in the saturation region.
  • the transistor has a smaller parasitic capacitance C 3 in the saturation region than in the linear region, so the parasitic capacitance C 3 is small.
  • the TFT 1 1 5 is turned on before the TFT 1 1 5 Turning on the TFT can reduce the parasitic capacitance C3 of the TFT 111, as compared with turning off the TFT 115 and then turning on the TFT 112 as in the fourth driving method.
  • the parasitic capacitance C 3 can be reduced, the amount of coupling from the drain to the gate of the TFT 111 can be reduced when the TFT 112 is turned on, and the capacitance of the capacitor C 111 can be reduced. Since the capacitance C 2 of the value C 1 and the capacitance C 1 12 can be made sufficiently larger than that of C 3, the amount of change in the voltage of the fourth node ND 1 14 when the TFT 1 15 is turned on is Depending on the size of C 1 and C 2, it will be coupled to the TFT 111 gate.
  • the third driving method is better than the fourth driving method.
  • the voltage driving type TFT active matrix organic EL device In the display, a capacitor C 11 1 is connected between the gate and the source of TFT 11 1 as a drive transistor, and the source side (the first node ND 1) 1 of TFT 11 1 is connected to a fixed potential through TFT 114. (In this embodiment, GND).
  • the gate and the drain of the TFT 111 are connected via the TFT 113 to cancel the threshold value Vth, and the capacity is set to the capacity CI 11. Since the configuration is such that the threshold voltage Vth is charged and the input voltage Vin is applied to the gate of the TFT 111 from the threshold voltage Vth, the following effects can be obtained. it can.
  • the threshold voltage of the TFT 1111 as a drive transistor can be easily canceled, variation in the current value of each pixel can be reduced, and uniform image quality can be obtained.
  • the timing of each switching transistor By setting the timing of each switching transistor, the value of the current flowing in the pixel during the non-light emitting period can be reduced, and low power consumption can be realized. Also, even if the IV characteristics of the EL light-emitting element change with time, a source follower output without luminance degradation can be performed.
  • a source follower circuit of an n-channel transistor becomes possible, and the n-channel transistor can be used as a driving element of an EL light-emitting element while using the current anode and cathode electrodes.
  • a transistor of a pixel circuit can be formed using only n channels, and an a-Si process can be used in the manufacture of a TFT. As a result, the cost of the TFT substrate can be reduced.
  • FIG. 23 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the second embodiment.
  • FIG. 24 is a circuit diagram showing a specific configuration of a pixel circuit according to the second embodiment in the organic EL display device of FIG.
  • the difference between the second embodiment and the above-described second embodiment is that the drive scanner is integrated into one, and the drive signal ws CI applied to the drive line DSL101-DSL10m is changed to the TFT114.
  • This is configured so that the inverted signal / ws [1] of the drive signal ws [1] is supplied to the gate of the TFT 112 by the inverter 108-1 and I 08-ni.
  • the TFTs 112 and 114 are turned on and off complementarily. That is, when TFT 112 is on, TFT 114 is held off, and when TFT 112 is off, TFT 111 is held on.
  • the operation of the second embodiment will be described with reference to FIGS. 25A to 25D and FIGS. 26A, B, 27A, B, and 28.
  • the scanning signal ws [1] from the light scanner 104 to the scanning line WSL 101 is set to low level.
  • the drive signal ds [1] is set to a low level, and the auto-zero circuit a07 sets the auto-zero signal az [1] to the auto-zero line AZL 101 to a low level.
  • the TFT 112 is kept in the ON state (conductive state) and the TFTs 113 to 116 are kept in the OFF state (non-conductive state). Is done.
  • the drive transistor]] is designed to operate in the saturation region, and the current ⁇ d s flowing through the EL light emitting element 117 takes a value represented by the above equation ⁇ .
  • the scanning signal ws [1] from the light scanner 104 to the scanning line WSL 101 is at a low level.
  • the drive signal ds [1] to the drive line DSL 101 is held at a low level by the drive scanner 105 and the auto-zero signal az []] to the auto-zero line AZL] 0] by the auto-zero circuit 107 Is set to high level.
  • the TFT 112 is turned on, the TFT] 4 and the TFT 100 are kept off, and the TFT 113 and the TFT 116 are kept in the off state. Turns on.
  • the drain and gate of the TFT 111 are connected, and the voltage rises to the power supply voltage. Further, when the TFT 16 turns on, the potential change of the fourth node ND 114 is coupled to the gate of the TFT 111 through the capacitor 12, and between the gate and the drain of the TFT 111. The voltage Vg d changes.
  • the scanning signal ws [1] to the scanning line WSL 101 from the light scanner 104 is held at a low level, and the auto-zero circuit 107 executes the auto-zero signal to the auto-zero line AZL 101.
  • the az CD held at a high level, drive scanner 105 connects to drive line DSL 101
  • the drive signal dsn is set to high level.
  • the TFT 114, the TFT 113, and the TFT 116 are kept in the ON state, and the TFT 121, and the TFT 115 are kept in the OFF state.
  • the potential of the first node ND111 drops to the ground potential GND level. Further, after a certain period of time, the gate-source voltage Vgs of the TFT 1111 becomes the threshold voltage Vth of the TFT 1111.
  • the scanning signal ws [1] to the scanning line WSL 101 from the light scanner 104 is held at a low level, and the driving line DSL 101 With the drive signal ds [1] to the high level, the auto-zero signal az [1] to the auto-zero line AZL101 by the auto-zero circuit 107 is set to low level, and then the light scanner 104 Accordingly, the scanning signal ws [1] to the scanning line WSL101 is set to the high level.
  • the TFT 114 and the TFT 116 remain off while the TFT 114 and the TFT 112 are kept on and off. Then, the TFT 115 turns on.
  • the input voltage Vin propagated through the data line DTL 101 via the TFT 115 is input, and the voltage change ⁇ V at the node ND 114 is coupled to the gate of the TFT 1! .
  • the coupling amount ⁇ to the TFT 111 is the capacitance C 1 of the capacitor C 111 and the capacitance C of the capacitor C 112. Only depends on 2.
  • the auto-zero signal az [1] to the auto-zero line AZL101 is maintained at the mouth level by the auto-zero circuit 107 as shown in Figs.25A to 25D.
  • the scanning signal ws [1] to the scanning line WSL 101 from the light scanner 104 is set to low level, and then the driving signal ds [1] to the driving line DSL 101 by the drive scanner 105 goes low. Set to level.
  • the TFTs 113 and 116 are kept off, the TFTs 15 and 114 are turned off and the TFT 112 is turned on. .
  • the drain voltage of the TFT 111 rises to the power supply voltage.
  • the gate-source voltage of the TFT 1111 is constant, so that the TFT 111 flows a constant current Ids to the EL light emitting element # 17.
  • the potential of the first node ND111 rises to the voltage Vx at which the current Ids flows through the EL element 17 and the EL element 117 emits light.
  • the current-voltage (IV) characteristics of the EL light-emitting element change as the light-emitting time increases. Therefore, the potential of the first node ND111 also changes.
  • the gate-source voltage Vgs of the TFT 111 is kept constant, the current flowing through the EL element 117 does not change. Therefore, even if the I-V characteristics of the EL element 17 deteriorate, the constant current Ids always flows, and the luminance of the EL element 17 does not change.
  • the threshold voltage of the drive transistor TFT 111 can be easily canceled, so that the variation in the current value of each pixel can be reduced, and the uniform image quality can be obtained. Obtainable.
  • the value of the current flowing in the pixel during the non-light emitting period can be reduced, and low power consumption can be realized.
  • the lower source circuit of the n-channel transistor becomes possible, and the current
  • the n-channel transistor can be used as a driving element of the EL light emitting element while the cathode electrode is used.
  • a transistor of a pixel circuit can be configured with only n channels, and an a-Si process can be used in TFT creation. As a result, the cost of the TFT substrate can be reduced.
  • FIG. 29 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the third embodiment.
  • FIG. 30 is a circuit diagram showing a specific configuration of a pixel circuit according to the third embodiment in the organic EL display device of FIG.
  • the display device 100B according to the third embodiment is different from the display device 100A according to the second embodiment in that the TFT 112 as the first switch in the pixel circuit is replaced with an n-channel TFT. In that a P-channel TFT] 12B was applied. In this case, since it is only necessary that the TFTs 112B and TFT114 be turned on and off in a complementary manner, each line as shown in FIG. 31A to FIG. It is only necessary to apply only the drive signal d s [1] to the book drive DSL 1 0] to DSL 1 Om.
  • FIG. 32 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the fourth embodiment.
  • FIG. 33 is a circuit diagram showing a specific configuration of a pixel circuit according to the fourth embodiment in the organic EL display device of FIG.
  • TFT11 is replaced by P-channel TFT11C.
  • the anode of the light emitting element 117 is connected to the power supply potential VCC
  • the cathode is connected to the first node DN 111
  • the source of the TFT] 11 C is connected to the first node ND 111
  • the TFT 111 is connected.
  • the drain of C is connected to the third node ND113
  • the drain of TFT112 is connected to the third node ND113
  • the source of TFT112 is connected to the ground potential GND.
  • the TFT 114 is connected between the first node ND 1] 1 and the power supply potential VCC.
  • connection relations are the same as those of the first embodiment, and the operation is performed in the same manner, so that the detailed description is omitted here.
  • FIG. 34 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the fifth embodiment.
  • FIG. 35 is a circuit diagram showing a specific configuration of a pixel circuit according to the fifth embodiment in the organic EL display device of FIG.
  • the difference between the fifth embodiment and the fourth embodiment is that the drive scanner is integrated into one drive line and the drive signal ws [1] applied to the DSL 101 to DSL ⁇ Om Supply to the gate, Imper evening 109— ;! 109109—:
  • the configuration is such that the inverted signal / ws [1] of the drive signal ws [1] due to m is supplied to the gate of the TFT 114.
  • FIG. 36 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the sixth embodiment.
  • FIG. 37 is a circuit diagram showing a specific configuration of a pixel circuit according to the sixth embodiment in the organic EL display device of FIG.
  • the display device 100E according to the sixth embodiment is different from the display device 00D according to the fifth embodiment in that a TFT 112 as a first switch in a pixel circuit is replaced with an n-channel TFT.
  • a TFT 112 as a first switch in a pixel circuit is replaced with an n-channel TFT.
  • p-channel TFT 112D is applied.
  • the TFT 112E and the TFT 114 are complementary (the only requirement is that they can be turned on and off; therefore, only the drive signal d s [1] needs to be applied to one drive line DSL 101 to DSL 1 Om in each row.
  • the threshold voltage of the TFT 111 serving as the drive transistor can be easily canceled, so that the variation in the current value of each pixel can be reduced, and the uniform image quality can be achieved. Can be obtained.
  • a source follower circuit of an n-channel transistor becomes possible, and an II-channel transistor can be used as a driving element of an EL light-emitting element while using the current anode and force source electrodes;
  • a transistor of a pixel circuit can be configured with only n channels, and TF A—Si process can be used in T creation. As a result, the cost of the TFT substrate can be reduced.
  • the pixel circuit, the display device, and the driving method of the pixel circuit of the present invention even if the current-voltage characteristics of the light-emitting element change with time, it is possible to perform one source-follow output without luminance degradation and to output the n-channel transistor.
  • a source-lower circuit is possible, and n-channel transistors can be used as EL driving elements while using the current anode and cathode electrodes, so it can be used as a large, high-definition active matrix display. It is possible.

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Abstract

発光素子の電流−電圧特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行え、ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタを電気光学素子の駆動素子として用いることができる画素回路、表示装置、および画素回路の駆動方法であって、ドライブトランジスタとしてのＴＦＴ１１１のゲートとソース間にキャパシタＣ１１１を接続し、ＴＦＴ１１１のソース側をＴＦＴ１１４を通して固定電位（たとえばＧＮＤ）に接続するようにし、また、ＴＦＴ１１１のゲートドレイン間をＴＦＴ１１３を介して接続してしきい値Ｖｔｈのキャンセルを行い、キャパシタＣ１１１にそのしきい値Ｖｔｈを充電し、そのしきい値電圧ＶｔｈからＴＦＴ１１１のゲートに入力電圧Ｖｉｎをカップリングさせる。

Description

明 糸田 書 画素回路、 表示装置、 および画素回路の駆動方法 技術分野
本発明は、 有機 E L (Electroluminescence ) ディスプレイ'などの、 電流値に よつて輝度が制御される電気光学素子を有する画素回路、 およびこの画素回路が マトリクス状に配列された画像表示装置のうち、 特に各画素回路内部に設けられ た絶緑ゲート型電界効果トランジスタによつて電気光学素子に流れる電流値が制 御される、 いわゆるアクティブマトリクス型画像表示装置、 並びに画素回路の駆 動方法に関するものである。 背景技術
画像表示装置、 たとえば液晶ディスプレイなどでは、 多数の画素をマトリクス 伏に並ぺ、 表示すべき画像情報に応じて画素毎に光強度を制御することによって 画像を表示する。
これは有機 E Lディスプレイなどにおいても同様であるが、 有機 E Lディスプ レィは各画素回路に発光素子を有する、 いわゆる自発光型のデイスプレイであり 、 液晶ディスプレイに比べて画像の視認性が い、 パックライ トが不要、 応答速 度が速い、 等の利点を有する。
また、 各発光素子の輝度はそれに流れる電流値によつて制御することによって 発色の階調を得る、 すなわち発光素子が電流制御型であるという点で液晶ディス プレイなどとは大きく箅なる。
有機 E Lディスプレイにおいては、 液晶ディスプレイと同様、 その駆動方式と して単純マトリクス方式とアクティブマトリクス方式とが可能であるが、 前者は 構造が単純であるものの、 大型かつ髙精細のディスプレイの実現が難しいなどの 問題があるため、 各窗素回路内部の発光素子に流れる電流を、 画素回路内部に設 けた能動素子、 一般には TFT (Thin Film Transistor-, 薄膜トランジスタ） に よつて制御する、 アクティブマトリクス方式の開発が盛んに行われている。
図 1は、 一般的な有機 EL表示装置の構成を示すプロック図である。
この表示装置 1は、 図】に示すように、 画素回路 （PXLC) 2 aが mxnの マトリクス状に配列された画素アレイ部 2、 水平セレクタ （HSEL) 3、 ライ トスキャナ （WSCN) 4、 水平セレクタ 3により選択され輝度情報に応じたデ 一夕信号が供給されるデータ線 DTL l〜DTLn、 およびライトスキャナ 4に より選択駆動される走査線 WSL l〜WSLmを有する。
なお、 水平セレクタ 3、 ライトスキャナ 4に関しては、 多結晶シリコン上に形 成する場合や、 MOS I C等で画素の周辺に形成することもある。
図 2は、 図：！の画素回路 2 aの一構成例を示す回路図である （たとえば特許文 献 1 ; USP5， 684, 365、 特許文献 2 ；特開平 8— 234683号公報 参照） 。 '
図 2の画素回路は、 多数提案されている回路のうちで最も単純な回路構成であ り、 いわゆる 2トランジスタ駆動方式の回路である。
図 2の画素回路 2 aは、 pチャネル薄膜電界 ¾&果トランジスタ （以下、 TFT という） 1 1および T FT 12、 キャパシ夕 C 1 1、 有機 EL素子 （OLED) からなる発光素子 13を有する。 また、 図 2.において、 DTLはデータ線を、 W SLは走査線をそれぞれ示している。
有機 EL素子は多くの場合整流性があるため、 OLED(0rganic Light Bniitt ing Diode)と呼ばれることがあり、 図 2その他では発光素子としてダイォ ドの 記号を用いているが、 以下の説明において 0 L E Dには必ずしも整流性を要求す るものではない。
図 2では TFT】 1のソースが電源電位 VCCに接続され、 発光素子 13のカソ ード （陰極） は接地電位 GNDに接続されている。 図 2の画素回路 2 aの動作は 以下の通りである。
くステップ ST 1 >
走査線 WSLを選択状態 （ここではローレベル） とし、 データ線 DTLに書き 込み電位 Vdataを印加すると、 TFT】 2が導通してキャパシタ C】 1が充電ま たは放電され、 TFT1 】のゲート電位は Vdataとなる。
くステップ ST2> :
走査線 WSLを非選択状態 （ここではハイレベル） とすると、 データ線 DTL と TFT1 1とは電気的に切り離されるが、 TFT 1 1のゲート電位はキャパシ 夕 C 1 1によって安定に保持される。
くステップ ST3> :
TFT 1 】および 光素子 13に流れる電流は、 TF丁】 】のゲート ·ソース 間電圧 Vg sに応じた値となり、 発光素子 13はその電流値に応じた輝度で発光 し続ける
上記ステップ ST 1のように、 走査線 WSLを選択してデータ線に与えられた 輝度情報を画素内部に伝える操作を、 以下 「書き込み」 と呼ぶ。
上述のように、 図 2の画素回路 2 aでは、 一度 Vdataの書き込みを行えば、 次 に書き換えられるまでの間、 発光素子】 3は一定の輝度で発光を継続する。 上述したように、 画素回路 2aでは、 ドライブトランジスタである TFT 1 1 のゲート印加電圧を変化させることで、 EL発光素子 13に流れる電流値を制御 している。
このとき、 pチャネルのドライブトランジスタのソースは電源電位 VCCに接続 されており、 この TFT1 1は常に飽和領域で動作している。 よって、 下記の式 1に示した値を持つ定電流源となっている。
Ids= 1/2 · i C /L) Cox (Vgs - I V t I ) 2 "' ( 1 ) ここで、 はキャリアの移動度を、 C 0 Xは単位面積当たりのゲート容量を、 Wはゲート幅を、 Lはゲート長を、. Vgsは T FT 1 1のゲ—ト ·ソース間電圧を 、 Vthは TFT 1 1のしきい値をそれぞれ示している。
単純マトリクス型画像表示装置では、 各発光素子は、 選択された瞬間にのみ発 光するのに対し、 アクティブマトリクスでは、 上述したように、 書き込み終了後 も発光素子が発光を継続するため、 単純マトリクスに比べて発光素子のピーク輝 度、 ピーク電流を下げられるなどの点で、 とりわけ大型，高精細のディスプレイ では有利となる。
図 3は、 有機 EL素子の電流一電圧 （I一 V)特性の経時変化を示す図である 。 図 3において、 実線で示す曲線が初期状態時の特性を示し、 破線で示す曲線が 経時変化後の特性を示している。
一般的に、 有機 EL素子の I—V特性は、 図 3に示すように、 時間が経過する と劣化してしまう。
しかしながら、 図 2の 2トランジスタ駆動ほ定電流駆動のために有機 EL素子 には上述したように定電梳が流れ続け、 有機 EL素子の I一 V特性が劣化しても その発光輝度は経時劣化することはない。
ところで、 図 2の画素回路 2 a.は、 Pチャネルの TFTにより構成されている が、 nチャネルの TFTにより構成する とができれば、 TFT作製において従 来のアモルファスシリコン （a— S i)プロセスを用いることができるようにな る。 これにより、 TFT基板の低コスト化が可能となる。
次に、 トランジスタを nチャネル TFT 置き換えた画素回路について考察す る》
図 4は、 図 2の回路の pチャネル T FTを nチャネル T FTに置き換えた画素 回路を示す回路図である。
図 4の画素回路 2bは、 nチャネル TFT2】および TFT22、 キャパシ夕 C 2 有機 EL素子 （OLED)からなる発光素子 23を有する。 また、 図 3 において、 DTLはデ ^夕線を、 WSLは走査線をそれぞれ示している。
この画素回路 2 bでは、 ドライブトランジスタとして TF.T 1のドレイン側 が電源電位 VCCに接続され、 ソ"スは EL発光素子 23のアノ^-ドに接続されて おり、 ソースフォロワ一回路を形成している。
図 5は、 初期状態におけるドライブトランジスタとしての TFT21と EL発 光素子 23の動作点を示す図である。 図 5において、 横軸は TFT21のドレイ ン ·ソース間電圧 Vd sを、 縦軸はドレイン ·ソース間電流 I d sをそれぞれ示 している o
図 5に示すように、 ソ一ス電圧はドライブトランジスタである TFT 21と E L発光素子 23との動作点で決まり、 その電圧はゲ ト電圧によって異なる値を 持つ。 -.
この TFT21は飽和領域で駆動されるので、 動作点のソース電圧に対した V sに関して上記式】に示した方程式の電流値の電流 I d sを流す。
しかしながら、 ここでも同様に EL素子の I一 V特性は経時劣化してしまう。 図 6に示すように、 この経時劣化により動作点が変動してしまい、 同じゲート電 圧を印加していてもそのソース電圧は変動する。
これにより、 ドライブトランジスタである TFT21のゲート ·ソース間電圧 Vg sは変化してしまい、 流れる電流値が変動する。 同時に EL発光素子 23に 流れる電流値も変化するので、 EL発光素子 23の I—V特性が劣化すると、 図 4のソースフォロワ一回路ではその発光輝度は経時変化してしまう。
また、 図 7に示すように、 ドライブトランジスタとしての nチャネル TFT 3 1のソースを接地電位 GNDに接続し、 ドレインを EL素子 33のカソードに接 続し、 EL発光素子 33のァノードを電源電位 VCCに接続する回路構成も考えら れる o
この方式では、 図 2の pチャネル T FTによる駆動と同様に、 ソースの電位が 固定されており、 ドライブトランジスタとして TFT 3】は定電流源として動作 して、 EL発光素子 33の I一 V特性の劣化による輝度変化も防止できる 0 しかしながら、 この方式ではドライブトランジスタを EL発光素子のカソード 側に接続する必要があり、 このカソード接続は新規にアノ^ ·ド *カソードの電極 の開発が必要であり、 現状の技術では非常に困難であるとされている。
以上より、 従来の方式では輝度変化のない、 11チャネルトランジスタ使用の有 機 E L素子の開発はなされていなかった。 発明の開示
本発明の目的は、 発光素子の電流 -電圧特性が経時変化しても、 輝度劣化の無 いソースフォロワ一出力が行え、 nチャネルトランジスタのソースフォロワ一回 路が可能となり、 現状のアノード，力ソード電極を用いたままで、 nチャネルト ランジスタを電気光学素子の駆動素子として用いることができる画素回路、 表示 装置、 および画素回路の駆動方法を提供することにある。
上記目的を達成するため、 本発明の第 1の観点は、 流れる電流によって輝度が 変化する電気光学素子を駆動する画素回路であつて、 輝度情報に応じたデータ信 号が供給されるデータ線と、 第 1、 第 2、 第 3、 および第 4のノードと、 第 1お よび第 2の基準電位と、 上記第 1のノードと上記第 2のノードとの間に接続され た画素容量素子と、 上記第 2のノードと上記第 4のノードとの間に接続された轱 合容量素子と、 第〗端子と第 2端子間で電流供給ラインを形成し、 上記第 2のノ -ドに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制 御する駆動トランジスタと、 上記第 3のノードに接続された第 1のスィツチと、 上記第 2のノードと上記第 3のノードとの間に接続された第 2のスィツチと、 上 記第 1のノードと固定電位との間に接続された第 3のスィッチと、 上記デ一夕線 と上記第 4のノ ドとの間に接続された第 4のスィツチと、 上記第 4のノードと 所定電位との間に接続された第 5のスィッチと、 を有し、 上記第】の基準電位と 第 2の基準電位との間に、 上記第〗のスィッチ、 上記第 3のノード、 上記駆動ト ランジス夕の電流供給ライン、 上記第 1のノード、 および上記電気光学素子が直 列に接続されている。 好適には、 上記駆動トランジスタが電界効果トランジスタであり、 ソースが上 記第 1のノードに接続され、 ドレインが上記第 3のノードに接続されている。 好適には、 上記電気光学素子を駆動する場合、 第〗ステ ジとして、 上記第】 のスィツチが導通状態に保持され、 上記第 4のスィツチが非導通状態に保持され た状態で、 上記第 3のスィ ' チが導通状態に保持されて、 上記第 1のノードが固 定電位に接続され、 第 2ステージとして、 上記第 2のスィッチおよび上記第 5の スィツチが導通状態に保持され、 上記第 1のスィツチが非導通状態に保持された 後、 上記第 2のスィッチおよび上記第 5のスィッチが非導通状態に保持され、 第 3ステ ジとして、 上記第 4のスイツチが導通状態に保持されて上記データ線を 伝播されるデータが上記第 4のノードに入力された後、 上記第 4のスィツチが非 導通状態に保持され、 第 4ステージとして、 上記第 3のスィッチが非導通状態に 保持される。
好適には、 上記電気光学素子を駆動する場合、 第 1ステージとして、 上記第 1 のスィツチおよび上記第 4のスィツチが非導通状態に保持された状態で、 上記第 3のスィツチが導通状態に保持されて、 上記第〗のノードが固定電位に接続され 、 第 2ステージとして、 上記第 2のスィッチおよび上記第 5のスィッチが導通状 態に保持され、 上記第】のスィッチが所定期間だけ導通状態に保持された後、 上 記第 2のスィツチおよび上記第 5のスィツチが非導通状態に保持され、 第 3ステ ージとして、 上記第 4のスィツチが導通状態に保持されて上記データ線を伝播さ れるデータが上記第 4のノードに入力された後、 上記第 4のスィツチが非導通状 態に保持され、 第 4ステ ジとして、 上記第 3のスィッチが非導通状態に保持さ また、 好適には、 上記第 3ステージでは、 上記第〗のスィッチが導通状態に保 持された後、 上記第 4のスィツチが導通状態に保持される。
好適には、 上記電気光学素子を駆動する場合、 第 1ステージとして、 上記第 1 のスィツチが導通状態に保持され、 上記第 4のスィツチが非導通状態に保持され た状態で、 上記第 2のスィツチおよび上記第 5のスィツチが導通状態に保持され 、 第 2ステージとして、 上記第 1のスィッチが非導通状態に保持される一方、 上 記第 3のスィツチが導通状態に保持されて、 上記第〗のノードが固定電位に接続 され、 第 3ステージとして、 上記第 2のスィッチおよび上記第 5のスィッチが非 導通状態に保持され、 第 4ステージとして、 上記第 4のスィッチが導通状態に保 持されて上記データ線を伝播されるデータが上記第 4のノードに入力された後、 上記第 4のスィッチが非導通状態に保持され、 第 5ステージとして、 上記第 1の スィツチが導通状態に保持される一方、 上記第 3のスィツチが非導通状態に保持 される。
本発明の第 2の観点は、 マトリクス状に複数配列された画素回路と、 上記画素 回路のマトリクス配列に対して列毎に配線され、 輝度情報に応じたデータ信号が 供給されるデータ線と、 第 1および第 2の基準電位と、 を有し、 上記画素回路は 、 流れる電流によって輝度が変化する電気光学素子と、 上記第〗、 第 2、 第 3、 および第 4のノードと、 上記第 1のノードと上記第 2のノードとの間に接続され た画素容量素子と、 上記第 2のノ一ドと上記第 4のノードとの間に接続された結 合容量素子と、 第】端子と第 2端子間で電流供給ラインを形成し、 上記第 2のノ 一ドに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制 御する駆動トランジスタと、 上記第 3のノードに接続された第 1のスィッチと、 上記第 2のノードと上記第 3のノードとの間—に接続された第 2のスィツチと、 上 記第 1のノードと固定電位との間に接続された第 3のスィツチと、 上記データ線 と上記第 4のノードとの間に接続された第 4のスィツチと、 上記第 4のノードと 所定電位との間に接続された第 5のスィッチと、 を有し、 上記第〗の基準電位と 第 2の基準電位との間に、 上記第 1のスィッチ、 上記第 3のノード、 上記駆動ト ランジス夕の電流供給ライン、 上記第 1のノード、 および上記電気光学素子が直 列に接続されている。
好適には、 上記電気光学素子の非発光期間に、 相補的に、 上記第 1のスィッチ を非導通状態に保持させる一方、 上記第 3のスィツチを導通状態に保持させる駆 動回路を含む。
本発明の第 3の観点は、 流れる電流によつて輝度が変化する電気光学素子と、 輝度情報に応じたデータ信号が供給されるデ一夕線と、 第：!、 第 2、 第 3、 およ び第 4のノードと、 第 1および第 2の基準電位と、 上記第〗のノードと上記第 2 のノードとの間に接続された画素容量素子と、 上記第 2のノードと上記第 4のノ 一ドとの間に接続された結合容量素子と、 第〗端子と第 2端子間で電流供給ライ ンを形成し、 上記第 2のノードに接続された制御端子の電位に応じて上記電流供 給ラインを流れる電流を制御する駆動トランジスタと、 上記第 3のノードに接続 された第 1のスィツチと、 上記第 2のノードと上記第 3のノードとの間に接続さ れた第 2のスィ 'クチと、 上記第】のノードと固定電位との間に接続された第 3の スィツチと、 上記データ線と上記第 4のノードとの間に接続された第 4のスィツ チと、 上記第 4のノードと所定電位との間に接続された第 5のスィッチと、 を有 し、 上記第〗の基準電位と第 2の基準電位との間に、 上記第 1のスィッチ、 上記 第 3のノード、 上記駆動トランジスタの電流供給ライン、 上記第〗のノード、 お よび上記電気光学素子が直列に接続されている画素回路の駆動方法であつて、 上 記第 1のスイツチを導通状態に保持し、 上記第 4のスイツチを非導通伏態に保持 した状態で、 上記第 3のスィッチを導通状態に保持させて、 上記第 1のノードを 固定電位に接続し、 上記第 2のスィツチおよび上記第 5のスィツチを導通状態に 保持し、 上記第 1のスィッチを非導通状態に保持した後、 上記第 2のスィッチお よび上記第 5のスィツチを非導通状態に保持し、 上記第 4のスィツチを導通状態 に保持して上記デ一夕線を伝播されるデータが上記第 4のノードに入力させた後 、 上記第 4のスィッチを非導通状態に保持し、 上記第 3のスィッチを非導遒状態 に栗持して、 上記第 1のノードを上記固定電位から電気的に切り離す。
本発明の第 4の観点は、 流れる電流によって輝度が変化する電気光学素子と、 輝度情報に応じたデータ信号が供給されるデータ線と、 第 1、 第 2、 第 3、 およ び第 4のノードと、 第 1および第 2の基準電位と、 上記第 1のノードと上記第 2 のノードとの間に接続された画素容量素子と、 上記第 2のノードと上記第 4のノ 一ドとの間に接続された結合容量素子と、 第;!端子と第 2端子間で電流供給ライ ンを形成し、 上記第 2のノードに接続された制御端子の電位に応じて上記電流供 給ラインを流れる電流を制御する駆動トランジスタと、 上記第 3のノードに接続 された第 1のスィツチと、 上記第 2のノードと上記第 3のノードとの間に接続さ れた第 2のスィツチと、 上記第 1のノードと固定電位との間に接続された第 3の スィツチと、 上記データ線と上記第 4のノードとの間に接続された第 4のスィツ チと、 上記第 4のノードと所定電位との間に接続された第 5のスィッチと、 を有 し、 上記第 1の基準電位と第 2の基準電位との間に、 上記第】のスィッチ、 上記 第 3のノード、 上記駆動トランジスタの電流供給ライン、 上記第】のノ一ド、 お よび上記電気光学素子が直列に接続されている画素回路の駆動方法であつて、 上 記第；！のスィツチおよび上記第 4のスィ 'クチを非導逋状態に保持した状態で、 上 記第 3のスィツチを導通状態に保持して、 上記第 1のノードを固定電位に接続し 、 上記第 2のスィッチおよび上記第 5のスィッチを導通状態に保持し、 上記第 1 のスィツチを所定期間だけ導通状態に保持した後、 上記第 2のスィツチおよび上 記第 5のスイツチを非導通状態に保持し、 上記第 4のスィッチを導通状態に保持 して上記データ線を伝播されるデータを上記第 4のノードに入力させた後、 上記 第 4のスィジチを非導通状態に保持し、 上^第 3のスィツチを非導通状態に保持 して、 上記第 1のノ一ドを上記固定電位から電気的に切り離す。
本発明の第 5の観点は、 流れる電流によって輝度が変化する電気光学素子と、 輝度情報に応じたデータ信号が供給されるデ一夕線と、 第 1、 第 2、 第 3、 およ び第 4のノードと、 第 1および第 2の基準電位と、 上記第 1のノードと上記第 2 のノードとの間に接続された画素容量素子と、 上記第 2のノードと上記第 4のノ 一ドとの間に接続された結合容量素子と、 第 1端子と第 2端子間で電流供給ライ ンを形成し、 上記第 2のノードに接続された制御端子の電位に応じて上記電流供 給ラインを流れる電流を制御する駆動トランジスタと、 上記第 3のノードに接続 された第 1のスィツチと、 上記第 2のノードと上記第 3のノードとの間に接続さ れた第 2のスィッチと、 上記第 1のノ一ドと固定電位との間に接続された第 3の スィツチと、 上記データ線と上記第 4のノードとの間に接続された第 4のスィツ チと、 上記第 4のノードと所定電位との間に接続された第 5のスィッチと、 を有 し、 上記第〗の基準電位と第 2の基準電位との間に、 上記第 1のスィッチ、 上記 第 3のノード、 上記駆動トランジスタの電流供給ライン、 上記第 1のノード、 お よび上記電気光学素子が直列に接続されている画素回路の駆動方法であつて、 上 記第〗のスィツチを導通状態に保持し、 上記第 4のスィツチを非導通状態に保持 した伏態で、 上記第 2のスィツチおよび上記第 5のスィツチを導通状態に保持し 、 上記第 1 スィッチを非導通状態に保持する一方、 上記第 3のスィッチを導通 状態に保持して、 上記第】のノードを固定電位に接続させ、 上記第 2のスィッチ および上記第 5のスイツチを非導通状態に保持し、 上記第 4のスィツチを導通状 態に保持して上記データ線を伝播されるデータを上記第 4のノードに入力させた 後、 上記第 4のスィツチを非導通状態に保持し、 上記第〗のスイツチを導通状態 に保持する一方、 上記第 3のスィッチを非導通状態に保持して、 上記第 1のノ ドを上記固定電位から電気的に切り離す。
本発明によれば、 たとえば電気光学素子の発光状態時は、 第 1のスィッチがォ ン状態 （導通状態） に保持され、 第 2〜第 5のスィッチがオフ状態 （非導通状態 ) に保持される。
ドライブ （駆動） トランジスタは飽和領域で動作するように設計されており、 電気光学素子に流れる電流 I d sは、 上記式 1で示される値をとる。
第 1のスィッチをオン状態、 第 2のスィッチ、 第 4のスィッチ、 および第 5の スィツチをオフ状態に保持したままで、 第 3のスィツチをオン状態とする。
このとき、 第 3のスィッチを介して電流が梳れ、 ドライブトランジスタのソー ス電位はたとえば接地電位 G N Dまで下降する。 そのため、 電気光学素子に印加 される電圧も o vとなり、 電気光学素子は非発光となる。
この場合、 第 3のスィツチがオンしても画素容量素子に保持されている電圧、 すなわち、 ドライブトランジスタのゲート電圧は変わらないことから、 電流 I d sは第 1のスィッチ、 第 3のノード、 ドライブトランジスタ、 第】のノード、 お よび第 3のスィツチの経路を流れる。
次に、 電気光学素子の非発光期間において、 第 3のスイッチがオン状態、 第 4 のスィツチがオフ状態に保持したままで、 第 2のスィツチおよび第 5のスィツチ をオン状態とし、 第 1のスィッチをオフ状態とする。
このとき、 ドライブトランジス夕のゲー卜とドレインは第 2のスィッチを介し て接続されているのでドライブトランジスタは飽和領域で動作する。 また、 ドラ イブトランジスタのゲートには、 画素容量素子、 結合容量素子が並列に接続され ているため、 そのゲート · ドレイン間電圧 V g dは、 時間と共に緩やかに減少し てゆく。 そして、 一定時間経過後、 ドライブトランジスタのゲート 'ソース間電 圧 V g sはドライブトランジスタのしきい値電圧 V t hとなる。
このとき、 結合容量素子には、 所定電位を V o f sとすると （V o f s— V t h ) が充電され、 画素容量素子には V t hがそれぞれ充電される。
次に、 第 3のスィッチをオン状態、 第 4のスィッチをオフ状態に保持しままで 、 第 2および第 5のスィッチをオフ状態とし、 第】のスィッチをオン状態とする 。 これにより、 ドライブトランジスタのドレイン電圧が第 1の基準電位、 たとえ ば電源電圧となる。
次に、 第 3および第 1のスィッチをオン状態、 第 2および第 5のスィッチをォ フ状態に保持したままで、 第 4のスィッチをオン状態とする。
これにより、 第 4のスイツチを介してデータ線を伝播された入力電圧が入力し て、 第 4のノ一ドの電圧変化量 A Vがドライブトランジスタのゲートにカツプリ ングされる。
このとき、 ドライブトランジスタのゲ一ト電圧 V gは V t hという値であり、 カツプリング量 A Vは画素容量素子の容量値 C 1、 結合容量素子の容量値 C 2、 およびドライブトランジスタの寄生容量 C 3によって決定される。
したがって、 C l、 C 2を C 3に比べて十分大きく とればゲートへのカツプリ ング量は画素容量素子の容量値 C〗、 結合容量素子の容量値 C 2によってのみ決 まる o
ドライブトランジスタは飽和領域で動作するように設計されているので、 ドラ イブトランジスタのゲー卜にカップリングされる電圧量に応じた電流 I d sが流 0
書き込み終了後、 第 1のスィッチをオン状態、 第 2および第 5のスィッチをォ フ状態に保持したままで、 第 4のスィッチをオフ状態とし、 第 3のスィッチをォ フ伏態とする。
この場合、 第 3のスィツチがオフしてもドライブトランジスタのゲートソース 間電圧は一定であるので、 ドライブトランジスタは一定電流 I d sを電気光学素 子に流す。 これによつて、 第 1のノ ドの電位は電気光学素子に I d sという電 流が流れる電圧 V xまで上昇し、 E L発光素子は発光する。
ここで、 本回路においても電気光学素子は発光時間が長くなるとその電流ー電 圧 （ I一 V) 特性は変化してしまう。 そのため、 第 1のノードの電位も変化する 。 しかしながら、 ドライブトランジスタのゲート ·ソース間電圧 V g sは一定値 に保たれているので電気光学素子に流れる電流は変化しない。 よって、 電気光学 素子の I一 V特性が劣化しても、 一定電流 I d sが常に流れ続け、 電気光学素子 の輝度が変化することはない。 図面の簡単な説明
図 1は、 一般的な有機 E L表示装置の構成を示すプロック図である。
図 2は、 図 1の画素回路の一構成例を示す回路図である。
図 3は、 有機 E L素子の電流一電圧 （ I—V) 特性の経時変化を示す図である 図 4は、 図 2の回路の Pチャネル T F Tを nチャネル T F Tに置き換えた画素 回路を示す回路図である。
図 5は、 初期状態におけるドライブトランジスタとしての T F Tと E L素子の 動作点を示す図である。
図 6は、 経時変化後のドライブトランジスタとしての T F Tと E L素子の動作 点を示す図である。
図 7は、 ドライブトランジスタとしての nチャネル T F Tのソ スを接地電位 に接続した画素回路を示す回路図である。
図 8は、 第 1の実施形態に係る画素回路を採用した有機 E L表示装置の構成を 示すブロック図である。
図 9は、 図 8の有機 E L表示装置において第 1の実施形態に係る画素回路の具 体的な構成を示す回路図である。
図 1 0 A〜図 1 0 Dは、 図 9の回路の第 1の駆動方法を説明するためのタイミ ングチャートである。
図 1 1 Aおよび図 1 1 Bは、 図 9の回路の第 1の駆動方法に係る動作を説明す るための図である o
図】 2 Aおよび図】 2 Bは、 図 9の回路の第】の駆動方法に係る動作を説明す るための図である。
図 1 3 Aおよび図 1 3 Bは、 図 9の回路の第 1の駆動方法に係る動作を説明す るための図である。
図 1 4 Aおよび図 1 4 Bは、 図 9の回路の第 1の駆動方法に係る動作を説明す るための図である。
図 1 5八~図1 5 Dは、 図 9の画素回路の第 2の駆動方法を説明するための夕 イミングチャートである。
図 1 6 Aおよび図 1 6 Bは、 図 9の画素回路の第 1の駆動方法と第 2の駆動方 法の効果を比較して説明するための図である。.
図 1 7八〜図1 7 Dは、 図 9の画素回路の第 3の駆動方法を説明するための夕 イミングチャートである。
図 1 8 Aおよび図 1 8 Bは、 図 9の回路の第 3の駆動方法に係る動作を説明す るための図である。
図 1 9 Aおよび図 1 9 Bは、 図 9の回路の第 3の駆動方法に係る動作を説明す るための図である。
図 2 Ό Aおよび図 2 0 Bは、 図 9の回路の第 3の駆動方法に係る動作を説明す るための図である。
図 2 1 Aおよび図 2 1 Bは、 図 9の回路の第 3の駆動方法に係る動作を説明す るための図である。
図 2 2 A〜図 2 2 Dは、 図 9の画素回路の窠 4の駆動方法を説明するための夕 イミングチャートである。
図 2 3は、 第 2の実施形態に係る画素回路を採用した有機 E L表示装置の構成 を示すプロツク図である。
図 2 4は、 図 2 3の有機 E L表示装置において第 2の実施形態に係る画素回路 の具体的な構成を示す回路図である。
図 2 5 A〜図 2 5 Dは、 図 2 4の回路の駆動方法を説明するためのタイミング チヤ一トである。
図 2 6 Aおよび図 2 6 Bは、 図 2 4の回路の駆動方法に係る動作を説明するた めの図である。
図 2 7 Aおよび図 2. 7 Bは、 図 2 4の回路の駆動方法に係る動作を説明するた めの図である。
図 2 8は、 図 2 4の回路の駆動方法に係る動作を説明するための図である。 図 2 9は、 第 3の実施形態に係る画素回路を採用した有機 E L表示装置の構成 を示すプロジク図である。 図 3 0は、 図 2 9の有機 E L表示装置において第 3の実施形態に係る画素回路 の具体的な構成を示す回路図である。
図 3 1 A〜図 3 1 C、 図 3 0の回路の駆動方法を説明するためのタイミングチ ャ ^トである。
図 3 2は、 第 4の実施形態に係る画素回路を採用した有機 E L表示装置の構成 を示すプロック図である。
図 3 3は、 図 3 2の有機 E L表示装置において第 4の実施形態に係る画素回路 の具体的な構成を示す回路図である。
図 3 4は、 第 5の実施形態に係る画素回路を採用した有機 E L表示装置の構成 を示すプロ ク図である。
図 3 5は、 図 3 4の有機 E L表示装置において第 5の実施形態に係る画素回路 の具体的な構成を示す回路図である。
図 3 6は、 第 6の実施形態に係る画素回路を採用した有機 E L表示装置の構成 を示すプロック図である。
図 3 7は、 図 3 6の有機 E L表示装匱において第 6の実施形態に係る画素回路 の具体的な構成を示す回路図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を添付図面に関連付けて説明する。
<第 1実施形態 >
図 8は、 本第 1の実施形態に係る画素回路を採用した有機 E L表示装匱の構成 を示すプロック図である。
図 9は、 図 8の有機 E L表示装置において本第 1の実施形態に係る画素回路の 具体的な構成を示す回路図である。
この表示装置 1 0 0は、 図 8および図 9に示すように、 画素回路 （P X L C ) 1 0 1が m x nのマトリクス状に配列された画素アレイ部 1 0 2、 水平セレクタ (HSEL) 1 03、 ライトスキャナ （WSCN) 104、 第 1のドライブスキ ャナ （DSCN 1) 1 05、 第 2のドライブスキャナ （DSCN 2) 1 06、 ォ ートゼロ回路 （AZRD) 1 07、 水平セレクタ 1 03により選択され輝度情報 に応じたデータ信号が供給されるデータ線 DTL 1 0】~DTL 10 n、 ライ ト スキャナ 1 04により選択駆動される走査線 WSL】 0】〜WSL】 0m、 第 1 のドライプスキャナ】 05により選択駆動される駆動線 DSL 101〜DSL 1 0ms 第 2のドライブスキャナ 1 06により選択駆動される駆動線 DSL 1 1 1 〜DSL 1 lm、 およびォートゼロ回路 107により選択駆動されるォートゼロ 線 AZL 1 01~AZL 1 Omを有する。
なお、 画素アレイ部 1 02において、 画素回路 1 01は niXnのマトリクス状 に配列されるが、 図 8においては図面の簡単化のために 2 ( = m) X 3 C=n) のマトリクス状に配列した例を示している。
また、 図 9においても、 図面の簡単化のために一つの画素回路の具体的な構成 を示している。
本第 1の実施形態に係る画素回路 1 0 1は、 図 9に示すように、 nチャネル T FT 1 1 1〜TFT 1 1 6、 キャパシタ C 1 1 1， C】 22、 有機 EL素子 （0 LED：電気光学素子） からなる発光素子】 】 7、 第〗のノード ND〗 】 】、 第 2の ND】 1 2、 第 3のノード ND 1 】 3、 および第 4のノード ND 1 1 4を有 する 0
また、 図 9において、 DTL 1 01はデータ線を、 WSL 1 01は走査線を、 DSL 1 01, DSL 1 1 1は駆動線を、 AZL 1 01はォートゼロ線をそれぞ れ示している。
これらの構成要素のうち、 TFT〗 〗 1が本発明に係る電界効果トランジスタ (ドライブ （駆動） トランジスタ） を構成し、 TFT】 】 2が第】のスィッチを 構成し、 TFT 1 13が第 2のスィツチを構成し、 TFT 1 14が第 3のスィジ チを構成し、 TFT 1 15が第 4のスィツチを構成し、 TFT 1 1 6が第 5のス イッチを構成し、 キャパシ夕 C 111が本発明に係る画素容量素子を構成し、 キ ャパシタ C I 12が本発明に係る結合容量素子を構成している。
また、 電源電圧 VCCの供給ライン （電源電位） が第] Iの基準電位に相当し、 接 地電位 GNDが第 2の基準鼋位に相当している。
画素回路〗 0】において、 第】の基準電位 （本実施形態では電源電位 VCC) と 第 2の基準電位 （本実施形態では接地電位 GND) との間に、 第 1のスィッチと しての T FT 112、 第 3のノード ND 113、 ドライブトランジスタとしての TFT 1 1 1、 第 1のノード ND 11 および発光素子 （OLED) 117が 直列に接続されている。 具体的には、 発光素子〗 17の力ソードが接地電位 GN Dに接続され、 ァノ一ドが第 1のノード ΝΕΠ 1ュに接続され、 TFT】 】 ュの ソ^"スが第 1のノード NE 111に接続され、 TFT 1 1 1のドレインが第 3の J一ド ND】 】 3に接続され、 第 3のノード ND 1 13と電源電位 VCCとの間に TFT 1 12のソース · ドレインが接続されている。
そして、 TFT 1 1 1のゲートが第 2のノード ND 1 12に接続され、 TFT 1 12のゲートが駆動線 DSL 1 1 1に接続されている。
第 2のノード ND 1 12と第 3のノード ΝΕΠ 13との間に T FT】 13のソ ス · ドレインが接続され、 TFT 1 13のゲ トがォ一トゼロ線 AZL】 0ュ に接続されている。
TFT 1 14のドレインが第 1のノード Γΐ 1およびキャパシ夕 C 1 11の第 1電極に接続され、 ソースが固定電位 （本実施形態では接地電位 GNEO に接続 され、 TFT 114のゲー卜が駆動線 DSL 101に接続されている。 また、 キ ャパシタ CI 11の第 2電極が第 2のノード ND 1 12に接続されている。 キャパシ夕 C 1 12の第 1電極が第 2のノ ド ND 1 12に接続され、 第 2電 極が第 4のノード ND 1 】 4に接続されている。
データ線 DTL】 0】 と第 4のノード ΝΓΠ 14に第 4のスィツチとしての Τ FT 1 】 5のソース · ドレインがそれぞれ接続されている。 そして、 TFT 1 1 5のゲートが走査線 WSL 1 0 1に接続されている。
さらに、 第 4のノード ND 1 1 と所定電位 Vo f sとの間に TF丁】 1 6の ソース ' ドレインがそれぞれ接続されている。 そして、 TFT 1 16のゲートが ォートゼロ線 AZL】 0】に接続されている。
このように、 本実施形態に係る画素回路】 01は、 ドライブトランジスタとし ての TFT 1 1 1のゲート ·ソ^ "ス間に画素容量としてのキャパシ夕 C 1 1 1力 接続され、 非発光期間に TFT 1 1 1のソース電位をスィッチトランジスタとし ての TFT 1 1 4に介して固定電位に接続し、 また、 TFT 1 1 1のゲート · ド レイン間を接続して、 しきい値 Vt hの補正を行うように構成されている。
次に、 上記構成の動作を、 画素回路の動作を中心に、 図 1 OA〜図〗 0Dおよ び図 1 1A， B〜図 14A， Bに関連付けて説明する。
なお、 図 1 0 Aは画素配列の第】行目の走 線 WSL 1 01に印加される走査 信号 w s 〔 1〕 を、 図 1 0 Bは画素配列の第 1行目の駆動線 D SL 1 01に印加 される駆動信号 d s 〔1〕 を、 図 1 0 Cは画素配列の第 1行目の駆動線 DSL 1 1 1に印加される駆動信号 d s 〔2〕 を、 図 1 0Dは画素配列の第 1行目のォー トゼロ線 AZL 1 01に印加されるォートゼロ信号 a z 〔1〕 をそれぞれ示して いる。
また、 図】 OA〜図】 0D中、 Teで示す期間が発光期間であり、 Tn eで示 す期間が非発光期間であり、 Tv cはしきい値 V t hのキャンセル期間であり、 Twで示す期間が書き込み期間である。
まず、 通常の EL発光素子 1 17の発光状態時は、 図 1 0八~図1 0Dに示す ように、 ライ トスキャナ 1 04より走査線 WSL 101への走査信号 ws 〔1〕 がローレベルに設定され、 ドライブスキャナ 1 05により駆動線 DSL 1 01へ の駆動信号 d s 〔】〕 がローレベルに設定され、 オートゼロ回路】 07によりォ 一トゼロ線 AZL】 0】へのォートゼロ信号 a z 〔1〕 が口一レベルに設定され 、 ドライブスキャナ 106により駆動線 DSL 1 1 1への駆動信号 d s 〔 2〕 カ 選択的にハイレベルに設定される。
その結果、 画素回路 101においては、 図 1 1 Aに示すように、 TFT 1 12 がオン状態 （導通状態） に保持され、 TFT 113〜TFT 116がオフ状態 （ 非導通状態） に保持される。 '
ドライブトランジスタ 11 1は飽和領域で動作するように設計されており、 E L発光素子】 17に流れる電流 I d sは、 上記式】で示される値をとる。
次に、 EL発光素子 1 17の非発光期間 Tn eにおいて、 図 10 A〜図 10D に示すように、 ライ トスキャナ】 04より走査線 WSL 10】への走査信号 ws 〔1〕 がローレベルに保持され、 ォートゼロ回路 107によりォートゼロ線 AZ L 101へのオートゼロ信号 a z 〔1〕 がローレベルに保持され、 ドライブスキ ャナ 106により駆動線 DSL 1 1 1への駆動信号 d s 〔2〕 がハイレベルに保 持された状態で、 ドライブスキャナ 105により駆動線 DSL 101への駆動信 号 d s 〔1〕 が選択的にハイレベルに設定される。
その結果.、 画素回路 101においては、 図 1 1 Bに示すように、 TFT 1 12 がオン状態、 TFT 113， TFT 1 15, TFT 1 16はオフ伏態に保持され たままで、 TFT 1 14がオンする。
このとき、 TFT 114を介して電流が流れ、 TFT 11 1のソース電位 V s は接地電位 GNDまで下降する。 そのため、 EL発光素子 1 〗 7に印加される電 庄も 0Vとなり、 EL発光素子 1 17は非発—光となる。
この場合、 TFT 114がオンしてもキャパシ夕 C 1 】 1に保持されている鼋 圧、 すなわち、 TFT 1 1 1のゲート電圧は変わらないことから、 電流 I d sは 図 1 1 Bに示すように、 TFT1 12、 第 3のノード ND1 13、 TFT 1 1 1 、 第 1のノード ND1 1 K および TFT 1 14の経路を流れる。
次に、 EL発光素子 1 17の非発光期間 Tn eにおいて、 図 10 A〜図 10D に示すように、 ライ トスキャナ 104より走査線 WSL 101への走査信号 ws 〔1〕 がローレベルに保持され、 ドライブスキャナ 105により駆動線 DSL 1 01への駆動信号 d s 〔1〕 がハイレベルに保持された状態で、 オートゼロ回路 107によりォートゼロ線 AZL 101へのォートゼロ信号 a z 〔1〕 がハイレ ベルに設定され、 その後、 図 10Cに示すように、 ドライブスキャナ 106によ り駆動線 DSL 1 1 1への駆動信号 d s 〔2〕 がローレベルに設定される。 その結果、 画素回路 101においては、 図 12 Aに示すように、 TFT.1 14 がオン状態、 TFT 1 15がオフ状態に保持されたままで、 TFT1 13, TF T 116がオンし、 TFT 1 1 2がオフする。
このとき、 TFT 1 1 1のゲートとドレインは TFT1 13を介して接続され ているので TFT 1 1 1は飽和領域で動作する。 また、 TFT1 11のゲートに は、 キャパシ夕 C I 1 1, C 1 12が並列に接続されているため、 TFT 1 1 1 のゲート · ドレイン間電圧 Vgdは、 図】 2 Bに示すように、 時間と共に緩やか に減少してゆく。 そして、 一定時間経過後、 TFT1 1 1のゲート ·ソース間電 圧 Vgsは TFT 1 1 1のしきい値電圧 Vt hとなる。
このとき、 キャパシター 12には （Vo f s— V t h)が、 キャパシタ C 1 1 1には Vt hがそれぞれ充電される。
次に、 図 10 A〜図 10Dに示すように、 ライ トスキャナ 104より走査線 W SL 101への走査信号 ws 〔1〕 がローレベルに保持され、 ドライブスキャナ 105により駆動線 DSL 101への駆動信号 d s 〔1〕 がハイレベルに保持さ れ、 ドライブスキャナ 106により駆動線 DSL 1 1 1への駆動信号 d s 〔2〕 が口 ^レベルに保持された状態で、 オートゼロ回路 107によりオートゼロ線 A ZL 101へのォ一トゼロ信号 a z 〔1〕 がローレベルに設定され、 その後、 図 10Cに示すように、 ドライブスキャナ】 06により駆動線 DSL】 】 1への駆 動信号 d s 〔2〕 がハイレベルに設定される。
その結果、 画素回路 101においては、 図 13 Aに示すように、 TFT 1 14 がオン状態、 TFT 115がオフ伏態に保持されたままで、 TFT1 13, TF T 116がオフし、 TFT 1 12がオンする。 これにより、 TFT 1 1 1のドレ ィン電圧が電源電圧 V CCとなる。
次に、 図 1 0 A〜図 10Dに示すように、 ドライブスキャナ 105により駆動 線 DSL 1 01への駆動信号 d s 〔1〕 がハイレベルに保持され、 ドライブスキ ャナ 106により駆動線 DSL 1 1 1への駆動信号 d s 〔2〕 がハイレベルに保 持され、 オートゼロ回路 107によりォートゼロ線 AZL 101へのォ トゼロ 信号 a z 〔1〕 がローレベルに保持された状態で、 ライ トスキャナ 1 04より走 査線 WSL 1 01への走査信号 ws 〔1〕 がハイレベルに設定される。
その結果、 画素回路 1 01においては、 図 13 Bに示すように、 TFT 1 1 4 、 TF 1 1 2がオン状態、 TFT】 13、 TFT 1 16がオフ状態に保持され たままで、 TFT 1 15がオンする。
これにより、 TFT 1 15を介してデータ線 DTL 101を伝播された入力電 圧 V i nが入力して、 ノード ND】 】 4の電庄変化量 が TFT】 】 】のゲー 卜にカップリングさせる。
このとき、 TFT 1 1 1のゲート電庄 Vgは Vt hという値であり、 カツプリ ング量 はキャパシタ C 1 1 1の容量値 C 1、 キャパシ夕 C 1 12の容量値 C 2、 および TFT 1 1 1の寄生容量 C3によって下記の式 2のように決定される ο
AV= {02/ (C 1 +C2+C3) } · (V i n-Vo f s)
，'.
したがって、 C l、 C 2を C 3に比べて十分大きく とればゲートへのカツプリ ング量はキャパシ夕 C 1 】 1の容量値 C 1、 キャパシ夕 C 1 1 2の容量値 C 2に よってのみ決まる。
TFT 1 1 1は飽和領域で動作するように設計されているので、 図 13Bおよ び図 14 Aに示すように、 TFT 11 1のゲートにカップリングされる電圧量に 応じた電流 I d sが流れる。
書き込み終了後、 図】 OA〜図】 0Dに示すように、 ドライブスキャナ 1 06 により駆動線 DSL】 】 】への駆動信号 d s 〔2〕 がハイレベルに保持され、 ォ ートゼロ回路 107によりォートゼロ線 AZL 101へのォートゼロ信号 a z 〔 1〕 がローレベルに保持された伏態で、 ライ トスキャナ 104より走査線1 WSL 】 01への走査信号 ws 〔1〕 がローレベルに設定され、 その後、 ドライブスキ ャナ 105により駆動線 DSL 101への駆動信号 d s 〔1〕 がローレベルに設 定される。
その結果、 画素回路 101においては、 図 14 Bに示すように、 TFT 112 がオン状態、 TFT 1 13、 TFT116がオフ状態に保持されたままで、 TF T 1 15がオフし、 TFT 114がオフする。
この場合、 TFT 1 14.がオフしても TFT 1 1 1のゲートソース間電圧は一 定であるので、 TFT 1 1 1は一定電流 I d sを EL発光素子 117に流す。 こ れによって、 第 1のノード ND 111の電位は EL発光素子 1 17に I d sとい う電流が流れる電圧 Vxまで上昇し、 EL発光素子 1 17は発光する。
ここで、 本回路においても E L発光素子は発光時間が莨くなるとその電流ー電 圧 （I一 V)特性は変化してしまう。 そのため、 第】のノード ND】 1 】の電位 も変化する。 しかしながら、 TFT 11 1のゲート 'ソース間電圧 Vg sは一定 値に保たれているので EL発光素子 1 17に流れる電流は変化しない。 よって、 EL発光素子〗 17の I一 V特性が劣化しても、 一定電流 I d sが常に流れ続け 、 EL発光素子 1 17の輝度が変化すること—はない。
以上が図 9の画素回路の第 1の駆動方法であるが、 次に第 2の駆動方法につい て、 図 15 ~図1 および図 16A， Bに関連付けて説明する。
この第 2の駆動方法が上述した第 1の駆動方法と異なる点は、 非発光期間 T n eにおける第 1のスィツチとしての T FT 112をオンさせるタイミングにある o
第 2の駆動方法においては、 図 15 ~図15 Dに示すように、 TFT 112 をオンするタイミングを、 TFT 1 15をオフした後に設定している。 ただし、 TFT 1 15をオフしてから TFT 1 1 2をオンすると、 TFT 1 1 1は、 図 1 6 Aに示すように、 線形領域から飽和領域へと動作する。
一方、 上述した第 1の駆動方法のように、 TFT 1 12をオンしてから TFT 1 15をオンすると、 TFT 1 1 1は、 図 1 6 Bに示すように飽和領域のみで動 作する。 トランジスタは線形領域よりも飽和領域の方がチャネル長が短くなるの で寄生容量 C 3は小さい。
よって、 第 1の駆動方法のように、 TFT】 1 2をオンしてから T FT 1 15 をオンする方が、 第 2の駆動方法のように、 TFT 1 15をオフしてから TFT 1 1 2をオンするよりも、 TFT 1 1 1の寄生容量 C 3を小さくすることができ る o
寄生容量 C 3を小さくすることができれば、 TFT 1 1 2をオンした際、 TF T 1 】 】のドレインからゲートへのカップリング量を小さくすることができ、 尚 且つキャパシ夕 C 1 1 1の容量値 C 1、 キャパシ夕 C 1 1 2の容量値 C 2を寄生 容量 C 3に比べて十分大きくとることができるため、 TFT 1 15をオンした時 の第 4のノード ND 1 14の電圧の変化量が、 C l、 C 2の大きさに応じて TF T 1 1 1のゲートへカップリングされるようになる。
これより、 第 1の駆動方法の方が、 第 2の駆動方法に比ぺてよりよいといえる
0
次に、 図 9の画素回路の第 3の駆動方法について、 図 1 7A〜図〗 7Dおよび 図 1 8A， B〜図 21A， Bに関連付けて説明する。
この第 3の駆動方法が上述した第 1の駆動方法と異なる点は、 非発光期間 T n eにおける第 1のスィッチとしての TFT 1 1 2をオンさせるタイミングにある 。 この第 3の駆動方法では、 TFT 1 1 2がデューティ （Du t y) スィクチと して機能する。 以下動作について説明する。
まず、 通常の EL発光素子 1 1 7の発光状態時は、 図 1 7 A〜図〗 7Dに示す ように、 ライ トスキャナ 1 04より走査線 WSL 1 01への走査信号 ws 〔1〕 がローレベルに設定され、 ドライブスキャナ 1 05により駆動線 DSL 1 01へ の駆動信号 d s 〔1〕 が口一レベルに設定され、 オートゼロ回路 1 07によりォ 一トゼロ線 AZL 1 01へのォートゼロ信号 a z 〔1〕 がローレベルに設定され 、 ドライブスキャナ 1 06により駆動線 DSL 1 1 1への駆動信号 d s 〔2〕 が 選択的にハイレベルに設定される。
その結果、 画素回路 1 01においては、 図 1 8 Aに示すように、 TFT 1 1 2 がオン状態 （導通状態） に保持され、 TFT 1 13-TFT 1 16がオフ伏態 （ 非導通状態） に保持される。
ドライブトランジスタ 1 】 1は飽和領域で動作するように設計されており、 E L発光素子 1 1 7に流れる電流 I d sは、 上記式 1で示される値をとる。
次に、 EL発光素子 1 1 7の非発光期間 Tn eにおいて、 図 17 A〜図 1 7D に示すように、 ライトスキャナ 104より走査線 WSL 1 01への走査信号 ws 〔1〕 がローレベルに保持され、 ォートゼロ回路】 07によりォ一トゼロ線 AZ L 1 01へのオートゼロ信号 a z 〔1〕 がローレベルに保持され、 ドライブスキ ャナ 1 05により駆動線 DSL 101への駆動信号 d s 〔1〕 がローレベルに保 持された状態で、 ドライブスキャナ 1 06により駆動線 DSL 11 1への駆動信 号 d s 〔2〕 がローレベルに設定される。
その結果、 画素回路 1 01においては、 図 1 8 Bに示すように、 TFT 1 13 〜TFT 1 1 6はオフ状態に保持されたまま 、 TFT 1 1 2がオフする。
TFT 1 1 2がオフすることで TFT 1 】 1のドレイン電圧はソース電圧まで 降下する。 これによつて EL発光素子】 1 7には電流が流れなくなり、 第 1のノ ード ND 1 1 1の電位は、 EL発光素子のしきい値電圧 Veまで降下することと なる。 そして、 EL発光素子 1 17は非発光となる。
次に、 EL発光素子 1 1 7の非発光期間 Tn eにおいて、 図 17 A〜図 1 7D に示すように、 ライ トスキャナ 104より走査線 WSL 1 01への走査信号 ws 〔1〕 がローレベルに保持され、 ドライブスキャナ 1 06により駆動線 DSL 1 】 1への駆動信号 d s 〔2〕 が口^-レベルに保持され、 オートゼロ回路 107に よりォートゼロ線 AZL 1 01へのォートゼロ信号 a z 〔1〕 がローレベルに保 持された状態で、 ドライブスキャナ 1 05により駆動線 DSL 1 01への駆動信 号 d s 〔1〕 がハイレベルに設定され、 その後、 図 1 7 Dに示すように、 ォート ゼロ回路 1 07によりォートゼロ線 AZL 1 01へのォートゼロ信号 a z 〔1〕 がハイレベルに設定される。 ，
その結果、 画素回路 1 01においては、 図 1 9 Aに示すように、 TFT 1 1 2 、 TFT 1 15がオフ状態に保持されたままで、 TFT 1 14がオンし、 TFT 1 13, TFT 1 1 6がオンする。
TFT 1 14がオンすることによって、 第 1のノード ND 1 1 1の電位は接地 電位 GNDレベルとなり、 TFT1 1 】のドレイン電圧も接地電位 GNDレベル となる。
また、 TFT 1 13、 TFT 1 1 6がオンすることで、 キャパシ夕 C 】 2を 通じて第 4のノード ND 1 14の電位変化が、 TFT 1 1 1のゲートにカップリ ングされ、 TFT 1 1 1のゲート · ドレイン間電圧 Vg dは変化する。 この力ッ プリング量を V0とする。
なお、 TFT 1 14と TFT 1 13， TFT 1 1 6をオンするタイミングは T FT 1 13, TFT 1 1 6をオンした後に TFT 1 14をオンしてもよい。 つま り、 TFT 1 1 1のゲートとドレインを接 して第 4のノード ND 1 14の電位 変化量が TFT 1 1 1のゲートにカップリングした後に、 TFT 1 1 1のゲート を接地電位 GNDレベルに降下させてもよい。
次に、 図 1 7 A〜図 1 7 Dに示すように、 ライ トスキャナ 1 04より走査線 W SL 1 01への走査信号 ws 〔1〕 がローレベルに保持され、 ドライブスキャナ 】 05により駆動線 DSL】 0】への駆動信号 d s 〔1〕 がハイレベルに保持さ れ、 ォートゼロ回路 1 07によりォートゼロ線 AZL 1 01へのォートゼロ信号 a z 〔1〕 がハイレベルに保持された状態で、 ドライブスキャナ 1 06により駆 動線 DSL 1 1 1への駆動信号 d s 〔2〕 がハイレベルに設定される。
その結果、 画素回路 101においては、 図 19 Bに示すように、 TFT1 14 、 TFT 1 13、 TFT 1.16がオン状態、 TFT 1】 5がオフ状態に保持され たままで、 TFT 1 】 2がオンする。 これにより、 TFT】 】 】のゲート · ドレ ィン間電圧が電源電圧 VCCに上昇する。
そして、 TFT111のゲート · ドレイン間電圧が電源電圧 VCCに上昇後、 図 17Cに示すように、 ドライブスキャナ 106により駆動線 DSL 1 11への駆 動信号 d s 〔2〕 がローレベルに設定される。
その結果、 画素回路 101においては、 図 2 OAに示すように、 TFT 1 14 、 TFT 1 13、 TFT】 16がオン状態、 TFT】 】 5がオフ状態に保持され たままで、 TFT】 12がオフする。
TFT1 】 2がオフして一定時間経過後に、 TFT1 1 1のゲート ·ソース間 電圧 Vg sは、 TFT 11のしきい値電圧 V t hとなる。
このとき、 キャパシ夕 C 1 12には （Vo f s - Vt h)が、 キャパシタ C 1 1 1には Vt hがそれぞれ充電されている。
次に、 図 17 A〜図 17Dに示すように、 ライ トスキャナ 104より走査線 W SL Γ 01への走査信号 ws 〔1〕 がローレベルに保持され、 ドライブスキャナ 105により駆動線 DSL 101への駆動信号 d s 〔】〕 がハイレベルに保持さ れ、 ドライブスキャナ 106により駆動線 liSL 1 11への駆動信号 d s 〔2〕 がローレベルに保持された状態で、 オートゼロ回路 107によりオートゼロ線 A ZL 101.へのオートゼロ信号 a z 〔1〕 がローレベルに設定され、 その後、 ド ライブスキャナ 106により駆動線: DSL 1 】 1への駆動信号 d s 〔2〕 がハイ レベルに設定される。
その結果、 画素回路】 0】においては、 図 20 Bに示すように、 TFT】 14 がオン状態に保持されたままで、 TFT113, TFT1 16がオフし、 TFT 1 12がオフからオンする。 これにより、 TFT 1 1 1のドレイン電圧が再び電源電圧となる。 次に、 図 1 7 A〜図 1 7 Dに示すように、 ドライブスキャナ 105により駆動 線 DSL 1 01への駆動信号 d s 〔1〕 がハイレベルに保持され、 ドライブスキ ャナ 1 06により駆動線 DSL 1 1 1への駆動信号 d s 〔2〕 がハイレベルに保 持され、 ォートゼロ回路】 07によりォートゼロ線 AZL】 0】へのォートゼロ 信号 a z 〔1〕 がローレベルに保持された状態で、 ライ トスギヤナ 1 04より走 査線 WSL 1 01への走査信号 ws 〔1〕 がハイレベルに設定される。
その結果、 画素回路 1 01においては、 図 21 Aに示すように、 TFT 1 14 、 TFT 1 1 2がオン伏態、 TFT 1 1 3、 TFT 1 1 6がオフ伏態に保持され たままで、 TFT 1 15がオンする。
これにより、 TFT 1 15を介してデータ線 DTL 1 01を伝播された入力電 圧 V i IIが入力して、 ノード ND 1 14の電圧変化量 Δνが T FT 1 1 1のゲー 卜に力ツプリングさせる。
このとき、 TFT 1 1 1のゲート電圧 Vgは V t hという値であり、 カツプリ ング量 Δνはキャパシ夕 C 1 1 1の容量値 C 1、 キャパシター 1 1 2の容量値 C 2、 および TFT1 1 1の寄生容量 C 3によって上記の式 2のように決定される
0
したがって、 上述したように、 C】、 C 2を C 3に比べて十分大きくとればゲ 一トへの力ップリング量はキャパシタ C 1 1 1の容量値 C K キャパシ夕 C 1 1
2の容量値 C 2によってのみ決まり、 TFT 1 1 1は飽和領域で動作するように 設計されているので、 TFT 1 1 1のゲート ·ソース間電圧 Vgsに応じた電流
I d sが流れる。
書き込み終了後、 図 1 7 A〜図 1 7 Dに示すように、 ドライブスキャナ 1 06 により駆動線 DSL 1 1 1への駆動信号 d s 〔2〕 がハイレベルに保持され、 ォ ートゼロ回路 1 07によりォートゼロ線 AZL 1 01へのォートゼロ信号 a z 〔 1〕 がローレベルに保持された状態で、 ライ トスキャナ 1 04より走査線 WSL 1 0 1への走査信号 ws 〔1〕 がローレベルに設定され、 その後、 ドライブスキ ャナ 1 05により駆動線 DSL 1 0 1への駆動信号 d s 〔1〕 がローレベルに設 定される。
その結果、 画素回路】 0 】においては、 図 2 】 Bに示すように、 TFT】 】 2 がオン状態、 TFT 1 1 3、 TFT 1 1 6がオフ状態に保持されたままで、 TF T 1 1 5がオフし、 TFT 1 1 4がオフする。
この場合、 TFT 1 1 4がオフしても TFT 1 1 1のゲートソース間電圧は一 定であるので、 TFT 1 〗 〗は一定電流 I d sを EL発光素子 1 〗 7に流す。 こ れによって、 第 1のノード ND 1 1 1の電位は EL発光素子 1 1 7に I d sとい う電流が流れる電圧 Vxまで上昇し、 EL発光素子 1 1 7は発光する。
ここで、 本回路においても EL発光素子は発光時間が長くなるとその電流ー電 圧 （ I一 V) 特性は変化してしまう。 そのため、 第 1のノード ND 1 1 1の電位 も変化する。 し力、しながら、 TFT 1 1 1のゲート 'ソース間電圧 Vg sは一定 値に保たれているので EL発光素子 1 1 7に流れる電流は変化しない。 よって、 EL発光素子 1 1 7の I一 V特性が劣化しても、 一定電流 I d sが常に流れ続け 、 EL発光素子 1 1 7の輝度が変化することはない。
以上が図 9の画素回路の第 3の駆動方法であるが、 図 22 A〜図 22 Dに示す ように、 TFT 1 1 2をオンするタイミングを、 TFT 1 1 5をオフした後に設 定する第 4の駆動方法を採用することも可能である。
ただし、 前述したように、 TFT 1 1 5をオフしてから TFT 1 1 2をオンす ると、 TFT〗 1 1は、 線形領域から飽和領域へと動作する。
一方、 上述した第 3の駆動方法のように、 TFT 1 1 2をオンしてから TFT 1 1 5をオンすると、 TFT 1 1 1は、 飽和領域のみで動作する。 トランジスタ は線形領域よりも飽和領域の方がチャネル長が短くなるので寄生容量 C 3は小さ い o
よって、 第 3の駆動方法のように、 TFT 1 1 2をオンしてから T FT 1 1 5 をオンする方が、 第 4の駆動方法のように、 TFT1 15をオフしてから TFT 1 12をオンするよりも、 TFT1 1 1の寄生容量 C 3を小さくすることができ る。
寄生容量 C 3を小さくすることができれば、 TFT 1 12をオンした際、 TF T 1 1 1のドレインからゲートへのカップリング量を小さくすることができ、 尚 且つキャパシ夕 C 1 1 1の容量値 C 1、 キャパシ夕 C 1 12の容量値 C 2を C 3 に比べて十分大きく とることができるため、 TFT 1 15をオンした時の第 4の ノード ND 1 14の電圧の変化量が、 C 1、 C 2の大きさに応じて T FT 1 11 のゲー卜へカップリングされるようになる。
これより、 第 3の駆動方法の方が、 第 4の駆動方法に比ぺてよりよいといえる 以上説明したように、 本第 1の実施形態によれば、 電圧駆動型 TFTァクティ プマトリクス有機 ELディスプレイにおいて、 ドライブトランジスタとしての T FT 1 1 1のゲートとソース間にキャパシ夕 C 1 1 1を接続し、 TFT 1 1 1の ソース側 （第】のノード ND1 】 1)を TFT1 14を通して固定電位 （本実施 形態では GND) に接続するようにし、 また、 TFT 1 1 1のゲートドレイン間 を TFT 1 13を介して接続してしきい値 Vt hのキャンセルを行い、 キャパシ 夕 C I 1 1にそのしきい値 V t hを充電し、 そのしきい値電圧 Vt hから T FT 1 1 1のゲートに入力電圧 V i nを力ップリングさせるように構成されているこ とから、 以下の効果を得ることができる。
ドライブトランジスタである TFT 1 1 1のしきい値電圧のキャンセルが容易 に行えるため、 画素ごとの電流値のパラツキを低減することができ、 均一な画質 を得ることができる。
また、 各スィツチングトランジスタのタイミングの設定によって非発光期間に 画素内に流れる電流値を小さくすることができ低消費電力を実現することができ も また、 EL発光素子の I—V特性が経時変化しても、 輝度劣化の無いソースフ ォロワ一出力が行える。
nチャネルトランジスタのソースフォロワ一回路が可能となり、 現状のァノ ド ·カソード電極を用いたままで、 nチャネルトランジスタを EL発光素子の駆 動素子として用いることができる。
また、 nチャネルのみで画素回路のトランジスタを構成することができ、 TF T作製において a— S iプロセスを用いることができるようになる。 これにより 、 TFT基板の低コスト化が可能となる。
<第 2実施形態 >
図 23は、 本第 2の実施形態に係る画素回路を採用した有機 EL表示装置の構 成を示すプロツク図である。
図 24は、 図 23の有機 EL表示装置において本第 2の実施形態に係る画素回 路の具体的な構成を示す回路図である。
本第 2の実施形態が上述した第〗の実施形態と異なる点は、 ドライブスキャナ を一つにし、 駆動線 DSL 1 01-DSL 1 0 mに印加される駆動信号 w s CI 〕 を TFT 1 14のゲートに供給し、 インバー夕 1 08— 1〜； I 08—niにより 駆動信号 ws 〔1〕 の反転信号/ ws 〔1〕 を TFT 1 1 2のゲートに供給する ように構成したことにある。
したがって、 第 2の実施形態におていは、 TFT 1 12と TFT 1 14とは相 補的にオン、 オフされる。 すなわち、 TFT 1 1 2がオンのとき TFT 1 14は オフに保持され、 TFT 1 12がオフのとき TFT 1 1 はオンに保持される。 本第 2の実施形態の動作を図 25 A〜図 25 D並びに図 26 A, B、 図 27 A ， B、 図 28に関連付けて説明する。
まず、 通常の EL発光素子〗 1 7の発光状態時は、 図 25 A〜図 25Dに示す ように、 ライトスキャナ 104より走査線 WSL 1 01への走査信号 ws 〔1〕 がローレベルに設定され、 ドライブスキャナ 1 05により駆動線 DSL 1 01へ の駆動信号 d s 〔1〕 がローレベルに設定され、 オートゼロ回路】 07によりォ 一トゼロ線 AZL 1 01へのォートゼロ信号 a z 〔1〕 がローレベルに設定され される。
その結果、 画素回路 1 01においては、 図 26 Aに示すように、 TFT 1 1 2 がオン状態 （導通状態） に保持され、 TFT 1 13〜TFT 1 16力オフ状態 （ 非導通状態） に保持される。
ドライブトランジスタ】 】 】は飽和領域で動作するように設計されており、 E L発光素子 1 1 7に流れる電流〗 d sは、 上記式〗で示される値をとる。
次に、 EL発光素子 1 17の非発光期間 Tn eにおいて、 図 25 A〜図 25 D に^すように、 ライトスキャナ 1 04より走査線 WSL 1 01への走査信号 ws 〔1〕 がローレベルに保持され、 ドライブスキャナ 1 05により駆動線 DSL 1 0 1への駆動信号 d s 〔1〕 がローレベルに保持され、 オートゼロ回路 1 07に よりォートゼロ線 AZL】 0】へのォートゼロ信号 a z 〔】〕 がハイレベルに設 定される。
その結果、 画素回路 1 01においては、 図 26 Bに示すように、 TFT 1 1 2 がオン、 TFT】 】 4、 TFT】 】 5はオフ状態に保持されたままで、 TFT 1 13、 TFT 1 16がオンする。
TFT 1 13がオンしたことに伴い、 TFT 1 1 1のドレインとゲートが接続 され、 その電圧が電源電圧.まで上昇する。 また、 TFT】 1 6がオンすることで 、 キャパシター 1 2を通じて第 4のノード ND 1 14の電位変化が、 TFT 1 1 1のゲ一卜にカップリングされ、 TFT 1 1 1のゲート · ドレイン間電圧 Vg dは変化する。
次に、 図 25 A〜図 25Dに示すように、 ライ トスキャナ 104より走査線 W S L 101への走査信号 w s 〔1〕 がローレベルに保持され、 オートゼロ回路 1 07によりォートゼロ線 AZL 101へのォートゼロ信号 a z CD がハイレべ ルに保持された状態で、 ドライブスキャナ 1 05により駆動線 DSL 1 01への 駆動信号 d s nがハイレベルに設定される。
その結果、 画素回路 1 01においては、 図 27 Aに示すように、 TFT 1 14 、 TFT 1 13、 TFT 1 1 6がオン状態、 T F T 1 1 2、 T F T 1 15がオフ 状態に保持される。
これにより、 第 1のノード ND 1 1 1の電位 （TFT 1 1 1のソース電位） は 接地電位 GNDレベルに下降する。 さらに、 一定期間経過後に TFT 1 1 1のゲ 一ト ·ソース間電圧 Vg sは TFT 1 1 1のしきい値電圧 V t hとなる。
このとき、 キャパシ夕 C 1 1 2には （Vo f s— V t h)が、 キャパシ夕 C 1 1 1にほ Vthがそれぞれ充電されている。
次に、 図 25 A〜図 25 Dに示すように、 ライ トスキャナ 1 04より走査線 W S L 1 01への走査信号 w s 〔1〕 がローレベルに保持され、 ドライブスキャナ 1 05により駆動線 DSL 1 01への駆動信号 d s 〔1〕 がハイレベルに保持さ れた状態で、 ォートゼロ回路 1 07によりォートゼロ線 AZL 1 01へのォート ゼロ信号 a z 〔1〕 がローレペルに設定され、 その後、 ライトスキャナ 1 04よ り走査線 WSL 1 01への走査信号 ws 〔1〕 がハイレベルに設定される。
その結果、 画素回路 1 01においては、 図 27 Bに示すように、 TFT 1 14 、 がオン状態、 TFT 1 1 2がオフ状態に保持されたままで、 TFT 1 13， T FT 1 1 6がオフし、 TFT 1 15がオンする。
これにより、 TFT 1 15を介してデータ線 DTL 1 01を伝播された入力電 圧 V i nが入力して、 ノード ND 1 14の電圧変化量 Δ Vが T F T 1 】 1のゲー トにカップリングさせる。
このとき、 TFT 1 1 1のドレイン端はフローティングであるために、 TFT 1 1 1へのカップリング量 Δνはキャパシ夕 C 1 1 1の容量値 C l、 キャパシ夕 C】 1 2の容量値 C 2によってのみ決まる。
書き込み終了後、 図 25 A〜図 25Dに示すように、 ォートゼロ回路 1 07に よりォートゼロ線 AZL 1 01へのォートゼロ信号 a z 〔1〕 が口 レベルに保 持された状態で、 ライトスキャナ 104より走査線 WSL 1 01への走査信号 w s 〔1〕 がローレベルに設定され、 その後、 ドライブスキャナ 105により駆動 線 DSL 101への駆動信号 d s 〔1〕 がローレベルに設定される。
その結果、 画素回路 101においては、 図 28に示すように、 TFT 1 13、 , TFT 1 16がオフ状態に保持されたままで、 TFT】 15， TFT 1 14が オフし、 TFT 1 12がオンする。
これにより、 TFT1 11のドレイン電圧は電源電圧まで上昇する。
この場合、 TFT 114がオフしても TFT 1 1 1のゲートソース間電圧は一 定であるので、 TFT 1 11は一定電流 I d sを EL発光素子〗 17に流す。 こ れによって、 第 1のノード ND 1 1 1の電位は EL発光素子】 17に I d sとい う電流が流れる電圧 Vxまで上昇し、 EL発光素子 117は発光する。
ここで、 本回路においても EL発光素子は発光時間が長くなるとその電流ー電 圧 （I—V)特性は変化してしまう。 そのため、 第 1のノード ND 1 1 1の電位 も変化する。 しかしながら、 TFT 1 11のゲート 'ソース間電圧 Vgsは一定 値に保たれているので EL発光素子 1 17に流れる電流は変化しない。 よって、 EL発光素子〗 17の I一 V特性が劣化しても、 一定電流 I d sが常に流れ続け 、 EL発光素子〗 17の輝度が変化することはない。
本第 2の実施形態によれば、 ドライブトランジスタである TFT 1 1 1のしき 、値電圧のキヤンセルが容易に行えるため、—画素ごとの電流値のパラツキを低減 することができ、 均一な画質を得ることができる。
また、 各スィ 'クチングトランジスタのタイミングの設定によって非発光期間に 画素内に流れる電流値を小さくすることができ低消費電力を実現することができ る 0
また、 EL発光素子の I一 V特性が経時変化しても、 輝度劣化の無いソースフ 才ロワ一出力が行える。
nチャネルトランジスタのソースフ才ロワ一回路が可能となり、 現状のァノ一 ド ·カソード電極を用いたままで、 nチャネルトランジスタを EL発光素子の駆 動素子として用いることができる。
また、 nチャネルのみで画素回路のトランジスタを構成することができ、 TF T作成において a— S iプロセスを用いることができるようになる。 これにより 、 TFT基板の低コスト化が可能となる。
<第 3実施形態 >
図 29は、 本第 3の実施形態に係る画素回路を採用した有機 EL表示装置の構 成を示すプロック図である。
図 30は、 図 20の有機 EL表示装置において本第 3の実施形態に係る画素回 路の具体的な構成を示す回路図である。
本第 3の実施形態に係る表示装置 1 00 Bが第 2の実施形態に係る表示装置 1 0 OAと異なる点は、 画素回路における第 1のスィッチとしての TFT 1 1 2を nチャネル TFTの代わりに Pチャネル TFT】 1 2 Bを適用した点にある。 この場合、 TFT 1 1 2 Bと TFT 1 1 4は相補的にオン、 オフできれば良い ことから、 図 31 A〜図 3】 Cに示すように、 各行:！本の駆動鎳 DSL 1 0】~ DSL 1 Omに駆動信号 d s 〔 1〕 のみを印加すればよい。
したがって、 第 2の実施形態のように、 インバー夕を設ける必要もない。
その他の構成は、 上述した第 2の実施形態と同様である。
本第 3の実施形態によれば、 上述した第 2の実施形態の効果に加えて、 回路構 成を簡単化できる利点がある。
く第 4実施形態 >
図 32は、 本第 4の実施形態に係る画素回路を採用した有機 EL表示装置の構 成を示すプロック図である。
図 33は、 図 32の有機 EL表示装置において本第 4の実施形態に係る画素回 路の具体的な構成を示す回路図である。
本第 4の実施形態が上述した第 1の実施形態と異なる点は、 ドライブトランジ ス夕としての TFTl 11を nチャネル TFTの代わりに； Pチャネル TFT 1 1 1 Cを適用した点にある。
この場合、 発光素子 1 17のァノードが電源電位 VCCに接続され、 カソードが 第 1のノード DN 1 11に接続され、 第 1のノード ND 111に TFT】 11 C のソースが接続され、 TFT 1 11 Cのドレインが第 3のノード ND 113に接 続され、 TFT 1 12のドレインが第 3のノード ND 1 13 接続され、 TFT 1 12のソースが接地電位 GNDに接続されている。 また、 TFT 1 14は、 第 1のノード ND 1 】 1と電源電位 VCCとの間に接続されている。
その他の接続関係は第.1の実施形態と同様であり、 動作も同様に行われること から、 ここではその詳細な説明は省略する。
本第 4の実施形態によれば、 上述した第 1の実施形態の効果と同様の効果を得 ることができる。
く第 5実施形態 >
図 34は、 本第 5の実施形態に係る画素回路を採用した有機 EL表示装置の構 成を示すプロック図である。
図 35は、 図 34の有機 EL表示装置において本第 5の実施形態に係る画素回 路の具体的な構成を示す回路図である。
本第 5の実施形態が上述した第 4の実施形態と異なる点は、 ドライブスキャナ を一つにし、 駆動線： DSL 101〜DSL ί Omに印加される駆動信号 ws 〔1 〕 を TFT 1 12のゲートに供給し、 インパー夕 109—；！〜 109—： mによる 駆動信号 ws 〔1〕 の反転信号/ ws 〔1〕 を TFT 1 14のゲートに供給する ように構成したことにある。
その他の構成は第 4の実施形態と同様である。
本第 5の実施形態においても、 上述した第 1の実施形態の効果と同様の効果を 得ることができる。
<第 6実施形態 > 図 36は、 本第 6の実施形態に係る画素回路を採用した有機 EL表示装置の構 成を示すプロック図である。
図 37は、 図 36の有機 EL表示装置において本第 6の実施形態に係る画素回 路の具体的な構成を示す回路図である。
本第 6の実施形態に係る表示装置 100 Eが第 5の実施形態に係る表示装匱ュ 00Dと異なる点は、 画素回路のおける第 1のスィッチとしての TFT 1 12を nチャネル TFTの代わりに pチャネル TFT 1 12Dを適用した点にある。 この場合、 TFT 112Eと TFT 1 14は相補的 (こオン、 オフできれば良い ことから、 各行 1本の駆動線 DSL 101~DSL 1 Omに駆動信号 d s 〔1〕 のみを印加すればよい。
したがって、 第 5の実施形態のように、 インバータを設ける必要もない。
その他の構成ほ、 上述した第 5の実施形態と同様である。
本第 6の実施形態によれば、 上述した第 1の実施形態の効果に加えて、 回路構 成を簡単化できる利点がある。
以上説明したように、 本発明によれば、 ドライブトランジスタである TFT 1 11のしきい値電圧のキャンセルが容易に行えるため、 画素ごとの電流値のパラ ツキを低減することができ、 均一な画質を得ることができる。
また、 各スイッチングトランジスタのタイミングの設定によつて非発光期間に 画素内に梳れる電流値を小さくすることがで-き低消費電力を実現することができ る 0
また、 EL発光素子の I一 V特性が経時変化しても、 輝度劣化の無いソースフ ォロワ一出力が行える。
nチャネルトランジスタのソースフォロワ 回路が可能となり、 現状のァノー ド，力ソ一ド電極を用いたままで、 IIチャネルトランジスタを EL発光素子の駆 動素子として用いる；：とができる。
また、 nチャネルのみで画素回路のトランジスタを構成することができ、 TF T作成において a— S iプロセスを用いることができるようになる。 これにより 、 T F T基板の低コスト化が可能となる。 産業上の利用可能性
本発明の画素回路、 表示装置、 および画素回路の駆動方法によれば、 発光素子 の電流一電圧特性が経時変化しても、 輝度劣化の無 、ソースフォロウ一出力が行 え、 nチャネルトランジスタのソースフ才ロワ一回路が可能となり、 現状のァノ 一ド ·カソード電極を用いたままで、 nチャネルトランジスタを E Lの駆動素子 として用いることができることから、 大型かつ高精細のアクティブマトリクス型 ディスプレイとしも適用可能である。

Claims

請求の範囲
】 . 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であ つて、
輝度情報に応じたデータ信号が供給されるデータ線と、
第 1、 第 2、 第 3、 および第 4のノードと、
第 1および第 2の基準電位と、
上記第 1のノードと上記第 2のノードとの間に接続された画素容量素子と 上記第 2のノードと上記第 4のノードとの間に接続された結合容量素子と 第】端子と第 2端子間で電流供給ラインを形成し、 上記第 2のノードに接 続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆 動トランジスタと、
上記第 3のノードに接続された第 1のスィッチと、
上記第 2のノードと上記第 3のノードとの間に接続された第 2のスィツチ と、
上記第 1のノードと固定電位との間に接続された第 3のスィッチと、 上記データ線と上記第 4のノードとの間に接続された第 4のスィツチと、 上記第 4のノードと所定電位との間に接続された第 5のスィツチと、 を有 し、
上記第 1の基準電位と第 2の基準電位との間に、 上記第 1のスィッチ、 上 記第 3のノード、 上記駆動トランジスタの電流供給ラィン、 上記第 1のノード、 および上記電気光学素子が直列に接続されている
画素回路。
2 . 上記駆動トランジスタが電界効果トランジスタであり、 ソースが上記第 1 のノードに接続され、 ドレインが上記第 3のノードに接続されている 請求項 1記載の画素回路。
3 . 上記電気光学素子を駆動する場合、
第 1ステ ジとして、 上記第〗のスィッチが導通状態に保持され、 上記第 4のスィツチが非導通状態に保持された伏態で、 上記第 3のスィツチが導通状態 に保持されて、 上記第】のノードが固定電位に接続され、
第 2ステージとして、 上記第 2のスィツチおよび上記第 5のスィツチが導 通状態に保持され、 上記第 1のスィッチが非導通伏態に保持された後、 上記第 2 のスィツチおよび上記第 5のスィツチが非導通状態に保持され、
第 3ステージとして、 上記第 4のスィツチが導通状態に保持されて上記デ 一夕線を伝播されるデータが上記第 4のノードに入力された後、 上記第 4のスィ ッチが非導通状態に保持され、
第 4ステージとして、 上記第 3のスイツチが非導通状態に保持される 請求項 1記載の画素回路。
4 . 上記第 3ステージでは、 上記第 1のスィッチが導通状態に保持された後、 上記第 4のスィッチが導通状態に保持される
請求項 3記載の画素回路。
5 . 上記電気光学素子を駆動する場合、
第 1ステージとして、 上記第】のスィツチおよび上記第 4のスィツチが非 導通伏態に保持された状態で、 上記第 3のスィッチが導通伏態に保持されて、 上 記第 1のノードが固定電位に接続され、
第 2ステージとして、 上記第 2のスィツチおよび上記第 5のスィツチが導 通状態に保持され、 上記第 1のスィツチが所定期間だけ導通状態に保持された後 、 上記第 2のスィツチおよび上記第 5のスィツチが非導通状態に保持され、
第 3ステージとして、 上記第 4のスィツチが導通状態に保持されて上記デ 一夕線を伝播されるデ一夕が上記第 4のノードに入力された後、 上記第 4のスィ ツチが非導通状態に保持され、 第 4ステージとして、 上記第 3のスィツチが非導通状態に保持される 請求項 1記載の画素回路。
6 . 上記第 3ステージでは、 上記第 1のスィッチが導通状態に保持された後、 上記第 4のスィツチが導通状態に保持される
請求項 5記載の画素回路。
7 . 上記電気光学素子を駆動する場合、
第 1ステージとして、 上記第 1のスィッチが導通状態に保持され、 上記第 4のスイツチが非導通状態に保持された状態で、 上記第 2のスィツチおよび上記 第 5のスィツチが導通状態に保持され、
第 2ステージとして、 上記第 1のスィッチが非導通状態に保持される一方 、 上記第 3のスイッチが導通状態に保持されて、 上記第】のノードが固定電位に 接続され、
第 3ステージとして、 上記第 2のスィツチおよび上記第 5のスィツチが非 導通状態に保持され、
第 4ステージとして、 上記第 4のスイツチが導通状態に保持されて上記デ 一タ線を伝播されるデータが上記第 4のノードに入力された後、 上記第 4のスィ ツチが非導遒状態に保持され、
第 5ステージとして、 上記第〗のスィツチが導通状態に保持される一方、 上記第 3のスィツチが非導通状態に保持される
請求項 1記載の画素回路。
8 . マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、 輝度情報に応じ たデータ信号が供給されるデ一夕線と、
第 1および第 2の基準電位と、 を有し、
上記画素回路は、
流れる電流によつて輝度が変化する電気光学素子と、 上記第 1、 第 2、 第 3、 および第 4のノ ドと、
上記第 1のノードと上記第 2のノードとの間に接続された画素容量素 子と、
上記第 2のノードと上記第 4のノードとの間に接続された結合容量素 子と、
第 1端子と第 2端子間で電流供給ラィンを形成し、 上記第 2のノード に接続された制御端子の電位に応じて上記電流供給ラィンを流れる電流を制御す る駆動トランジスタと、
上記第 3のノードに接続された第 1のスィッチと、
上記第 2のノードと上記第 3のノードとの間に接続された第 2のスィ ツチと、
上記第 1のノードと固定電位との間に接続された第 3のスィツチと、 上記データ線と上記第 4のノードとの間に接続された第 4のスィツチ と、
上記第 4のノードと所定電位との間に接続された第 5のスィツチと、 を有し、
上記第〗の基準電位と第 2の基準電位との間に、 上記第 1のスィッチ 、 上記第 3のノード、 上記駆動トランジスタの電流供給ライン、 上記第〗のノー ド、 および上記電気光学素子が直列に接続されている
9 . 上記電気光学素子の非発光期間に、 相補的に、 上記第〗のスィッチを非導 通状態に保持させる一方、 上記第 3のスィツチを導通状態に保持させる駆動回路 を含む
請求項 8記載の表示装置。
1 0 . 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、 第】、 第 2、 第 3、 および第 4のノードと、
第 1および第 2の基準電位と、
上記第 1のノードと上記第 2のノードとの間に接続された画素容量素子と 上記第 2のノードと上記第 4のノードとの間に接続された結合容量素子と 第 1端子と第 2端子間で電流供給ラインを形成し、 上記第 2のノードに接 続された制御端子の電位に応じて上記電流供給ラィンを流れる電流を制御する駆 動トランジスタと、
上記第 3のノードに接続された第 1のスィツチと、
上記第 2のノードと上記第 3のノードとの間に接続された第 2のスィツチ と、
上記第 1のノードと固定電位との間に接続された第 3のスィッチと、 上記データ線と上記第 4のノードとの間に接続された第 4のスィツチと、 上記第 4のノードと所定電位との間に接続された第 5のスィツチと、 を有 し、
上記第 1の基準電位と第 2の基準電位との間に、 上記第〗のスイッチ、 上 記第 3のノード、 上記駆動トランジスタの電流供給ライン、 上記第 1のノード、 および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、 上記第 1のスィツチを導通伏態に保持し、 上記第 4のスィツチを非導通伏 態に保持した状態で、 上記第 3のスィッチを導通伏態に保持させて、 上記第 1の ノ一ドを固定電位に接続し、
上記第 2のスィツチおよび上記第 5のスィツチを導通状態に保持し、 上記 第】のスィツチを非導通状態に保持した後、 上記第 2のスィツチおよび上記第 5 のスィッチを非導通状態に保持し、 上記第 4のスイツチを導通伏態に保持して上記デー夕線を伝播されるデ 夕が上記第 4のノードに入力させた後、 上記第 4のスィツチを非導通状態に保持 し、
上記第 3のスイツチを非導通状態に保持して、 上記第 1のノードを上記固 定電位から電気的に切り離す
画素回路の駆動方法。
1 1 . 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第 1、 第 2、 第 3、 および第 4のノードと、
第 1および第 2の基準電位と、
上記第 1のノードと上記第 2のノードとの間に接続された画素容量素子と 上記第 2のノードと上記第 4のノードとの間に接続された結合容量素子と 第 1端子と第 2端子間で電流供給ラインを形成し、 上記第 2のノードに接 続された制御端子の電位に応じて上記電流供給ラィンを流れる電流を制御する駆 動トランジスタと、
• 上記第 3のノードに接続された第 1のスィツチと、
上記第 2のノードと上記第 3のノート;との間に接続された第 2のスィツチ と、
上記第 1のノードと固定電位との間に接続された第 3のスィツチと、 上記データ線と上記第 4のノードとの間に接続された第 4のスィツチと、 上記第 4のノードと所定電位との間に接続された第 5のスィツチと、 を有 し、
上記第 1の基準電位と第 2の基準電位との間に、 上記第 1のスィッチ、 上 記第 3のノード、 上記駆動トランジスタの電流供給ライン、 上記第 1のソード、 および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、 上記第】のスィツチおよび上記第 4のスィツチを非導通伏態に保持した状 態で、 上記第 3のスィッチを導通状態に保持して、 上記第 1のノードを固定電位 に接続し、
上記第 2のスィジチおよび上記第 5のスィツチを導通状態に保持し、 上記 第 1のスィツチを所定期間だけ導通状態に保持した後、 上記第 2のスィツチおよ び上記第 5のスィツチを非導通伏態に保持し、
上記第 4のスィッチを導通状態に保持して上記データ線を伝播されるデ一 夕を上記第 4のノードに入力させた後、 上記第 4のスィツチを非導通状態に保持 し、
上記第 3のスィツチを非導通状態に保持して、 上記第 1のノードを上記固 定電位から電気的に切り離す
画素回路の駆動方法。
1 . 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第 1、 第 2、 第 3、 および第 4のノードと、
第 1および第 2の基準電位と、
上記第〗のノードと上記第 2のノードとの間に接続された画素容量素子と 上記第 2のノードと上記第 4のノードとの間に接続された結合容量素子と 第 1端子と第 2端子間で電流供給ラインを形成し、 上記第 2のノードに接 続された制御端子の電位に応じて上記電流供給ラィンを流れる電流を制御する駆 動トランジスタと、
上記第 3のノードに接続された第 1のスィッチと、
上記第 2のノードと上記第 3のノードとの間に接続された第 2のスィツチ と、
上記第 1のノードと固定電位との間に接続された第 3のスィッチと、 上記データ線と上記第 4のノ ドとの間に接続された第 4のスィツチと、 上記第 4のノードと所定電位との間に接続された第 5のスィツチと、 を有 し、
上記第】の基準電位と第 2の基準電位との間に、 上記第 1のスィッチ、 上 記第 3のノード、 上記駆動トランジスタの電流供給ライン、 上記第〗のノード、 および上記電気光学素子が直列に接続されている画素回路の駆動方法であつて、 上記第 1のスィツチを導通状態に保持し、 上記第 4のスィツチを非導通状 態に保持した状態で、 上記第 2のスィツチおよび上記第 5のスィツチを導通状態 に保持し、
上記第〗のスィッチを非導通状態に保持する一方、 上記第 3のスィッチを 導通状態に保持して、 上記第 1のノ一ドを固定電位に接続させ、
上記第 2のスィツチおよび上記第 5のスィツチを非導通伏態に保持し、 上記第 4のスィッチを導通状態に保持して上記デー夕線を伝播されるデ一 夕を上記第 4のノードに入力させた後、 上記第 4のスィツチを非導通状態に保持 し、
上記第〗のスィツチを導通状態に保持する一方、 上記第 3のスィ 'クチを非 導通状態に保持して、 上記第】のノ一ドを上記固定電位から電気的に切り離す 画素回路の駆動方法。
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WO (1) WO2004109639A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817117B2 (en) 2006-04-05 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US8441417B2 (en) 2004-06-02 2013-05-14 Sony Corporation Pixel circuit, active matrix apparatus and display apparatus
US8890180B2 (en) 2005-12-02 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US20150154909A1 (en) * 2006-07-31 2015-06-04 Sony Corporation Display and method for manufacturing display

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4360121B2 (ja) 2003-05-23 2009-11-11 ソニー株式会社 画素回路、表示装置、および画素回路の駆動方法
KR100599726B1 (ko) 2003-11-27 2006-07-12 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
JP4830256B2 (ja) * 2003-12-25 2011-12-07 ソニー株式会社 ディスプレイ装置、ディスプレイ装置の駆動回路及びディスプレイ装置の駆動方法
JP4810790B2 (ja) * 2003-12-25 2011-11-09 ソニー株式会社 ディスプレイ装置及びディスプレイ装置の駆動方法
JP4547605B2 (ja) * 2004-01-19 2010-09-22 ソニー株式会社 表示装置及びその駆動方法
JP2005215102A (ja) * 2004-01-28 2005-08-11 Sony Corp 画素回路、表示装置およびその駆動方法
JP4665424B2 (ja) * 2004-04-08 2011-04-06 ソニー株式会社 表示装置及びその駆動方法
JP4665423B2 (ja) * 2004-04-08 2011-04-06 ソニー株式会社 表示装置及びその駆動方法
US8760374B2 (en) * 2004-05-21 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Display device having a light emitting element
KR101080351B1 (ko) * 2004-06-22 2011-11-04 삼성전자주식회사 표시 장치 및 그 구동 방법
JP4645881B2 (ja) * 2004-07-08 2011-03-09 ソニー株式会社 画素回路及、アクティブマトリクス装置及び表示装置
JP4639674B2 (ja) * 2004-07-20 2011-02-23 ソニー株式会社 表示装置および表示装置の駆動方法
JP4687026B2 (ja) * 2004-07-22 2011-05-25 ソニー株式会社 表示装置および表示装置の駆動方法
JP4687044B2 (ja) * 2004-09-13 2011-05-25 ソニー株式会社 表示装置および表示装置の駆動方法
JP4635542B2 (ja) * 2004-09-28 2011-02-23 ソニー株式会社 画素回路及び表示装置
JP4639730B2 (ja) * 2004-09-30 2011-02-23 ソニー株式会社 画素回路、表示装置、および画素回路の駆動方法
JP4655589B2 (ja) * 2004-11-08 2011-03-23 ソニー株式会社 表示装置とその駆動方法及び画素回路の駆動方法
US7663615B2 (en) * 2004-12-13 2010-02-16 Casio Computer Co., Ltd. Light emission drive circuit and its drive control method and display unit and its display drive method
JP4923410B2 (ja) 2005-02-02 2012-04-25 ソニー株式会社 画素回路及び表示装置
JP2006227239A (ja) * 2005-02-17 2006-08-31 Sony Corp 表示装置、表示方法
JP2006227238A (ja) * 2005-02-17 2006-08-31 Sony Corp 表示装置、表示方法
JP4706288B2 (ja) * 2005-03-14 2011-06-22 ソニー株式会社 画素回路及び表示装置
JP2006251632A (ja) * 2005-03-14 2006-09-21 Sony Corp 画素回路及び表示装置
KR101160830B1 (ko) * 2005-04-21 2012-06-29 삼성전자주식회사 표시 장치 및 그 구동 방법
JP2006317696A (ja) * 2005-05-12 2006-11-24 Sony Corp 画素回路および表示装置、並びに画素回路の制御方法
JP2007108378A (ja) 2005-10-13 2007-04-26 Sony Corp 表示装置の駆動方法および表示装置
JP2007108381A (ja) 2005-10-13 2007-04-26 Sony Corp 表示装置および表示装置の駆動方法
JP2007140318A (ja) * 2005-11-22 2007-06-07 Sony Corp 画素回路
CN102176304B (zh) 2005-12-02 2013-07-03 株式会社半导体能源研究所 半导体器件
JP5124955B2 (ja) * 2006-02-21 2013-01-23 セイコーエプソン株式会社 電気光学装置、その駆動方法、および電子機器
JP4240068B2 (ja) * 2006-06-30 2009-03-18 ソニー株式会社 表示装置及びその駆動方法
JP4984715B2 (ja) * 2006-07-27 2012-07-25 ソニー株式会社 表示装置の駆動方法、及び、表示素子の駆動方法
JP5055879B2 (ja) 2006-08-02 2012-10-24 ソニー株式会社 表示装置および表示装置の駆動方法
JP2008058940A (ja) * 2006-08-02 2008-03-13 Sony Corp 表示装置、表示装置の駆動方法および電子機器
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
JP2008134625A (ja) * 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及び電子機器
JP2008203478A (ja) * 2007-02-20 2008-09-04 Sony Corp 表示装置とその駆動方法
JP4479755B2 (ja) * 2007-07-03 2010-06-09 ソニー株式会社 有機エレクトロルミネッセンス素子、及び、有機エレクトロルミネッセンス表示装置
JP2009116206A (ja) * 2007-11-09 2009-05-28 Sony Corp Ｅｌ表示パネル及び電子機器
KR100901778B1 (ko) * 2008-02-25 2009-06-11 한국전자통신연구원 능동형 유기발광다이오드 픽셀회로 및 그의 구동방법
JP2009237558A (ja) * 2008-03-05 2009-10-15 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
JP4775408B2 (ja) * 2008-06-03 2011-09-21 ソニー株式会社 表示装置、表示装置における配線のレイアウト方法および電子機器
JP4930501B2 (ja) * 2008-12-22 2012-05-16 ソニー株式会社 表示装置および電子機器
KR101055928B1 (ko) * 2009-01-13 2011-08-09 한양대학교 산학협력단 유기 발광 표시장치 및 그 구동방법
JP5736114B2 (ja) * 2009-02-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置の駆動方法、電子機器の駆動方法
US9047815B2 (en) 2009-02-27 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP5360684B2 (ja) 2009-04-01 2013-12-04 セイコーエプソン株式会社 発光装置、電子機器および画素回路の駆動方法
JP4930547B2 (ja) * 2009-05-25 2012-05-16 ソニー株式会社 画素回路及び画素回路の駆動方法
JP5305242B2 (ja) * 2009-06-09 2013-10-02 カシオ計算機株式会社 画素駆動回路、発光装置及びその駆動制御方法、並びに電子機器
JP5284198B2 (ja) * 2009-06-30 2013-09-11 キヤノン株式会社 表示装置およびその駆動方法
TWI409760B (zh) * 2009-12-17 2013-09-21 Au Optronics Corp 具畫素資料自我保持機能之有機發光顯示裝置
TW201239849A (en) * 2011-03-24 2012-10-01 Hannstar Display Corp Pixel circuit of light emitting diode display and driving method thereof
JP5982147B2 (ja) 2011-04-01 2016-08-31 株式会社半導体エネルギー研究所 発光装置
US8922464B2 (en) 2011-05-11 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and driving method thereof
KR20140051268A (ko) 2011-07-22 2014-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US8710505B2 (en) 2011-08-05 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6050054B2 (ja) 2011-09-09 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
JP6064313B2 (ja) * 2011-10-18 2017-01-25 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法および電子機器
TWI460704B (zh) 2012-03-21 2014-11-11 Innocom Tech Shenzhen Co Ltd 顯示器及其驅動方法
US10043794B2 (en) * 2012-03-22 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI587261B (zh) 2012-06-01 2017-06-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
JP6228753B2 (ja) * 2012-06-01 2017-11-08 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュール、及び電子機器
CN102930820B (zh) * 2012-10-23 2015-04-29 京东方科技集团股份有限公司 像素驱动电路、显示装置及像素驱动方法
US9230483B2 (en) * 2013-03-28 2016-01-05 Innolux Corporation Pixel circuit and driving method and display device thereof
TWI485683B (zh) * 2013-03-28 2015-05-21 Innolux Corp 畫素電路及其驅動方法與顯示面板
CN103198794B (zh) 2013-03-29 2015-12-02 京东方科技集团股份有限公司 像素电路及其驱动方法、有机发光显示面板及显示装置
CN104240634B (zh) * 2013-06-17 2017-05-31 群创光电股份有限公司 像素结构及显示装置
KR20220046701A (ko) 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
CN104167171B (zh) * 2014-07-17 2016-08-03 京东方科技集团股份有限公司 一种像素电路和显示装置
CN104299547B (zh) * 2014-09-26 2017-06-23 京东方科技集团股份有限公司 一种测试电路、显示装置以及驱动电路的测试方法
CN104392690B (zh) * 2014-10-28 2017-04-19 中国电子科技集团公司第五十五研究所 应用于具有公共阳极的amoled像素单元电路
CN107369412B (zh) * 2017-09-05 2023-05-23 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示装置
JP7289793B2 (ja) * 2017-12-07 2023-06-12 株式会社半導体エネルギー研究所 表示装置およびその補正方法
US11423855B2 (en) * 2017-12-22 2022-08-23 Semiconductor Energy Laboratory Co., Ltd. Display panel, display device, input/output device, and data processing device
TWI671729B (zh) * 2018-09-04 2019-09-11 友達光電股份有限公司 畫素電路及其運作方法
KR102584639B1 (ko) * 2018-11-21 2023-10-06 삼성디스플레이 주식회사 표시 장치의 픽셀 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002514320A (ja) * 1997-04-23 2002-05-14 サーノフ コーポレイション アクティブマトリックス発光ダイオードピクセル構造及び方法
WO2002075709A1 (en) * 2001-03-21 2002-09-26 Canon Kabushiki Kaisha Circuit for driving active-matrix light-emitting element
JP2003122306A (ja) * 2001-10-10 2003-04-25 Sony Corp アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置
JP2003223138A (ja) * 2001-10-26 2003-08-08 Semiconductor Energy Lab Co Ltd 発光装置およびその駆動方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229506B1 (en) * 1997-04-23 2001-05-08 Sarnoff Corporation Active matrix light emitting diode pixel structure and concomitant method
JP2002351401A (ja) * 2001-03-21 2002-12-06 Mitsubishi Electric Corp 自発光型表示装置
JP2003043993A (ja) 2001-07-27 2003-02-14 Canon Inc アクティブマトリックス型ディスプレイ
JP4230744B2 (ja) * 2001-09-29 2009-02-25 東芝松下ディスプレイテクノロジー株式会社 表示装置
JP2003150106A (ja) * 2001-11-09 2003-05-23 Sanyo Electric Co Ltd 表示装置
US20030103022A1 (en) * 2001-11-09 2003-06-05 Yukihiro Noguchi Display apparatus with function for initializing luminance data of optical element
JP2003208127A (ja) * 2001-11-09 2003-07-25 Sanyo Electric Co Ltd 表示装置
US7230592B2 (en) * 2002-03-04 2007-06-12 Hitachi, Ltd. Organic electroluminescent light emitting display device
TW564390B (en) * 2002-09-16 2003-12-01 Au Optronics Corp Driving circuit and method for light emitting device
JP3832415B2 (ja) * 2002-10-11 2006-10-11 ソニー株式会社 アクティブマトリクス型表示装置
US7612749B2 (en) * 2003-03-04 2009-11-03 Chi Mei Optoelectronics Corporation Driving circuits for displays
JP4484451B2 (ja) * 2003-05-16 2010-06-16 奇美電子股▲ふん▼有限公司 画像表示装置
JP3772889B2 (ja) * 2003-05-19 2006-05-10 セイコーエプソン株式会社 電気光学装置およびその駆動装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002514320A (ja) * 1997-04-23 2002-05-14 サーノフ コーポレイション アクティブマトリックス発光ダイオードピクセル構造及び方法
WO2002075709A1 (en) * 2001-03-21 2002-09-26 Canon Kabushiki Kaisha Circuit for driving active-matrix light-emitting element
JP2003122306A (ja) * 2001-10-10 2003-04-25 Sony Corp アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置
JP2003223138A (ja) * 2001-10-26 2003-08-08 Semiconductor Energy Lab Co Ltd 発光装置およびその駆動方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JAMES L. SANFORD; FRANK R. LIBSCH: "4.2: TFT AMOLED Pixel Circuits and Driving Methods", SID INTERNATIONAL SYMPOSIUM - BALTIMORE, vol. XXXIV, 20 May 2003 (2003-05-20), pages 10
See also references of EP1632930A4

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9454928B2 (en) 2004-06-02 2016-09-27 Sony Corporation Pixel circuit, active matrix apparatus and display apparatus with first and second reference potentials applied to source, and gate of drive transistor
US8441417B2 (en) 2004-06-02 2013-05-14 Sony Corporation Pixel circuit, active matrix apparatus and display apparatus
US8823607B2 (en) 2004-06-02 2014-09-02 Sony Corporation Pixel circuit, active matrix apparatus and display apparatus with first and second reference potentials applied to source and gate of drive transistor
US8890180B2 (en) 2005-12-02 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US12063829B2 (en) 2005-12-02 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Display device
US11417720B2 (en) 2005-12-02 2022-08-16 Semiconductor Energy Laboratory Co., Ltd. Display device including n-channel transistor including polysilicon
US9997584B2 (en) 2005-12-02 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US9041630B2 (en) 2006-04-05 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US7982696B2 (en) 2006-04-05 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US8872739B2 (en) 2006-04-05 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US9379142B2 (en) 2006-04-05 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US7817117B2 (en) 2006-04-05 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US9569996B2 (en) 2006-04-05 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US8599115B2 (en) 2006-04-05 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
CN102496347A (zh) * 2006-04-05 2012-06-13 株式会社半导体能源研究所 半导体器件
US8164547B2 (en) 2006-04-05 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US20150154909A1 (en) * 2006-07-31 2015-06-04 Sony Corporation Display and method for manufacturing display

Also Published As

Publication number Publication date
CN100452152C (zh) 2009-01-14
US7714813B2 (en) 2010-05-11
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KR20060026030A (ko) 2006-03-22
EP1632930A4 (en) 2009-07-22
KR101033674B1 (ko) 2011-05-12
JP4062179B2 (ja) 2008-03-19
JP2004361640A (ja) 2004-12-24
TW200428323A (en) 2004-12-16
CN1799081A (zh) 2006-07-05
TWI243352B (en) 2005-11-11
US20070120795A1 (en) 2007-05-31
EP1632930A1 (en) 2006-03-08

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