WO2006022387A1 - 半導体装置及びそれを用いたモジュール - Google Patents

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Osamu Kusumoto
Masao Uchida
Kunimasa Takahashi
Kenya Yamashita
Ryoko Miyanaga
Koichi Hashimoto
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Definitions

  • the present invention relates to a semiconductor device configured using a wide band gap semiconductor such as silicon carbide (SiC), GaN, diamond, and a module using the same.
  • SiC silicon carbide
  • GaN GaN
  • diamond a module using the same.
  • FIG. 10 shows a conceptual diagram of an inverter used for motor control as an example of a module using a conventional semiconductor device.
  • a semiconductor element power element
  • the control circuit 3 and power switching elements 5H and 5L that handle high voltage and large current supplied from the high voltage power supply 4 are integrated into a single chip, or are widely used industrially because it is difficult to mount them in the same package.
  • the ICs and modules that have been produced have had little power.
  • the power ICs and modules that are formed with the current Si semiconductor technology! Are made using a complex process that uses insulation isolation technology that electrically separates low-voltage and high-voltage devices. It is formed.
  • IPM intelligent 'power' module
  • IPM intelligent 'power' module
  • the gate drive circuit 6 of the power switching element 5H needs to operate in a high potential state floating with respect to the ground potential, and the high potential floating power source 7 is also required. This is because the potential at the connection between the high-side power switching element 5H connected to the load and the low-side power switching element 5L constantly fluctuates depending on the state of the power switching element. This is because it is necessary to control the switching by applying a gate potential to the power switching element 5H on the high side. For this purpose, a level shift technique is required for transferring a signal based on the ground potential sent from the control circuit 3 to the gate drive circuit 6 in the high potential floating state.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-027853
  • Patent Document 2 Japanese Patent Laid-Open No. 06-260601
  • Patent Document 3 Japanese Patent Application Laid-Open No. 08-335863
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2000-286391
  • Non-Patent Document 1 Power Device 'Power ⁇ Handbook Corona Institute of Electrical Engineers High Performance High Function Power Device' Power IC Research Special Committee P. 218
  • a method using a photopower bra shown in FIG. 10 is representative as a level shift circuit for driving a Si power element. This is because the LED (light-emitting diode) 9 emits light by a signal based on the ground potential sent to the control circuit 3, and the light is emitted to the photodiode 8 to generate the light potential generated in the photodiode 8. Is used to drive the gate of the high-side power switching element 5H. By using the photo power bra in this way, a signal can be transmitted to the gate drive circuit 6 in the high potential floating state.
  • One photopower bra is required for each high-side power switching element. For example, in the three-phase output drive circuit of Fig. 10, there is at least three photopower bras and three high-side gate drive drives. A power supply is required.
  • the gate drive circuit 10 of the low-side power switching element 5L is a low-voltage circuit and does not require three independent power supplies that are floating as in the high-side case.
  • the voltage of one low-side power supply 11 is supplied to the three low-side power switching elements 5L by the drive circuit 10 and controlled by an inverter.
  • the three power switching elements 5H on the high side, the gate drive circuit 6, the floating power supply 7, and the level shift circuit (photodiode 8, LED9) require a certain amount of volume on the mounting surface.
  • the module becomes large.
  • a conventional Si power element requires a 10 ampere [A] switching element and requires a size of 5 X 5 mm 2, where the gate drive circuit 6 and photodiode 8 formed on a separate chip are mounted. .
  • other circuit elements are not affected by the heat generated by the power switching element 5H. Mounted on the heat dissipation mechanism.
  • an LED 9 that irradiates light to the photodiode 8 is mounted separately, and a high-voltage diode, resistor, and capacitor are mounted as a floating power source 7 (for example, a bootstrap floating power source).
  • a floating power source 7 for example, a bootstrap floating power source.
  • Three sets of these element parts are mounted on the noisy side, taking into account heat dissipation, so a considerable volume is required, and a size of 5 X 5 cm 2 or more is required with a 10 amp [A] class inverter module. As needed!
  • a gate drive IC may be used as a level shift circuit other than the method using the photo power bra.
  • This gate drive IC is a high voltage integrated circuit that integrates a high voltage level shifter formed using Si and a flip-flop circuit using junction isolation technology. The operating principle of this gate drive IC is described next.
  • the input noisy gate drive signal is divided into a rising and falling panorace by the panorless generator, and these two pulse signals are input to the floating flip-flop circuit via the level shifter.
  • the high-side gate drive circuit is driven by the output of the flip-flop. In this case, for example, a bootstrap power supply is used as the power supply.
  • a high voltage level shifter, a flip-flop circuit in a floating state, and the like have to be configured with a Si device that secures a high voltage using a technique such as junction isolation. 1. Even if it is about 2 kV, it is necessary to form a special device structure considering element isolation, the formation method is complicated, all electrodes must be composed of horizontal elements on the surface, and the elements are also The size was increased (see, for example, Patent Documents 1, 2, 3, and 4).
  • the level shifter is configured as a level shift switch 28a to which a resistor Ra is connected and a level shift switch 28b to which a resistor Rb is connected, as shown in FIG. 1, for example.
  • the resistor Ra, the resistor Rb must be connected to level shift switches 28a and 28b, and wiring and wiring processes are also required for this purpose.
  • external resistors Ra and Rb are required, which hinders downsizing of the level shifter. It was also good.
  • the present invention has been made to solve the above-described problems.
  • the purpose is to provide a module using.
  • the semiconductor device in which the vertical electrodes of the present invention are formed on the front and back surfaces is a power chip or the like. Stack mounting is possible, and miniaturization can be realized.
  • a semiconductor device of the present invention includes a first electrode, a second electrode, a control electrode, and a signal output electrode, and the first electrode and the signal output electrode.
  • a transistor element portion which is interposed between the signal output electrode and the second electrode and which is turned on or off according to an input signal to the control electrode, and a resistor element portion which is interposed between the signal output electrode and the second electrode.
  • Two level shift switches having a first semiconductor region constituting the first semiconductor region force S wide band gap semiconductor, a force sword side electrode and a anode side electrode, and a second semiconductor A second semiconductor region force S wide bandgap semiconductor, and a diode.
  • the level shift switch and the diode formed using the wide band gap semiconductor can be downsized with a high breakdown voltage, and can be operated even at a high temperature. Therefore, the semiconductor device can be miniaturized, and a module using the semiconductor device and an inverter device using the module can be miniaturized. Further, the level shift switch according to the present invention forms an internal resistor as the above-described resistance element part inside the chip, so that the external resistor and its wiring can be omitted, and the device This contributes to the downsizing of wiring and simplification of the wiring process.
  • the first semiconductor region is formed on a wide band gap semiconductor substrate of a first conductivity type and the wide band gap semiconductor substrate.
  • RESURF having a conductive type source region and a first conductive type or a stacked structure of a first conductive type and an intrinsic semiconductor formed on the well region and the partial region of the drift layer apart from the source region
  • the first electrode is formed on the source region
  • the control electrode is formed on the well region between the source region and the RESURF region via a gate insulating film
  • the signal output Electrodes are formed on the Lisa-safe region
  • the second electrode is formed on the back surface of the wide bandgap semiconductor substrate, the trunk between the Ueru region and the source region and the RESURF region It is preferable that a distant element portion is formed, and the resistor element portion is formed by the resurf region, the drift layer including the partial region, and the wide band gap semiconductor substrate.
  • the RESURF region is formed in the channel portion of the MOSFET of the level shift switch, for example, about 1 ⁇ m to 10 m, separated from the source region.
  • the first conductive type source region and the first conductive type or the RESURF region having a stacked structure of the intrinsic semiconductor and the intrinsic semiconductor are connected directly below the gate insulating film.
  • the channel region of the first conductive type or the stacked structure of the first conductive type and the intrinsic semiconductor made of a band gap semiconductor may be provided, thereby adjusting the threshold voltage / value voltage of the transistor element part. Can do.
  • the second electrode of the two level shift switches and the force sword side electrode of the diode may be combined and provided as a common electrode.
  • a common electrode By using a common electrode in this way, the electrode connection step can be omitted.
  • the first semiconductor region of the two level shift switches and the second semiconductor region of the diode are formed on the same wide band gap semiconductor substrate and on the same. It is also preferable that the wide band gap semiconductor region force is also improved. This makes it possible to configure two level shift switches and diodes on a single chip.
  • the wide band gap semiconductor substrate of the first semiconductor region is of a first conductivity type
  • the wide band gap semiconductor region of the first semiconductor region is A first conductivity type drift layer formed on the wide band gap semiconductor substrate; a second conductivity type well region formed on the drift layer surface excluding a partial region; and a surface of the well region.
  • a resurf region having an intrinsic semiconductor stacked structure, the first electrode is formed on the source region, and the control electrode is formed between the source region and the resurf region.
  • the signal output electrode is formed on said RESURF region
  • said first Two electrodes are formed on the back surface of the wide band gap semiconductor substrate
  • the transistor region is constituted by the well region, the source region, and the resurf region, and the drift including the resurf region and the partial region.
  • the resistance element portion is constituted by a layer and the wide band gap semiconductor substrate.
  • the RESURF region is formed by separating the channel portion of the level shift switch MOSFET, for example, about 1 ⁇ m to 10 ⁇ m from the source region.
  • a wide band gap semiconductor is provided so that the source region of the first conductivity type and the RESURF region of the stacked structure of the first conductivity type or the first conductivity type and the intrinsic semiconductor are directly connected to the gate insulating film.
  • the channel region of the first conductivity type or the stacked structure of the first conductivity type and the intrinsic semiconductor constituted by the above may be provided, so that the threshold voltage / value voltage of the transistor element portion can be adjusted.
  • the second electrode of the two level shift switches and the power sword side electrode of the diode are arranged as a common electrode on the back surface side of the wide band gap semiconductor substrate, It is preferable that the first electrode of the level shift switch, the signal output electrode, and the anode side electrode of the diode are arranged on the surface side of the wide band gap semiconductor substrate.
  • each of the two level shift switches and the diode is preferably element-isolated by a mesa structure or a pn junction on the surface side of the wide band gap semiconductor substrate.
  • the diode is preferably a Schottky diode in which the anode side electrode is a Schottky electrode. Using a Schottky diode enables high-speed operation with a small forward voltage drop.
  • the wide band gap semiconductor is preferably silicon carbide.
  • the module of the present invention has a high-side gate drive in which a high-potential-side electrode is connected to the high-potential-side power supply line between a high-potential-side power supply line to which a DC voltage is applied. Based on the signal! A low-potential side electrode is connected to the low-potential side power line, and a low-side power switching element that is on / off controlled based on a low-side gate drive signal is connected in series, and the low-potential-side electrode of the high-side power switching element And an inverter main circuit section provided with an output terminal connected to the high potential side electrode of the low side power switching element, and a power supply voltage for the low side gate drive power supply is also supplied to the low side power switching element.
  • a low-side gate drive circuit that generates and outputs a gate drive signal of the low-side power switching element based on a low-side control signal for on / off control; a capacitor having one electrode electrically connected to the output terminal;
  • the force sword side electrode is the other side of the capacitor
  • a diode in which current from the low-side gate drive power source flows into the anode-side electrode when the low-side power switching element is turned on, the first electrode, the second electrode, the control electrode, and the signal
  • An output electrode the first electrode is electrically connected to the low-potential-side power line
  • the second electrode is electrically connected to the other electrode of the capacitor, and the high-side
  • the first pulse is input to the control electrode at the start of the period during which the power switching element is to be turned on, the potential is in accordance with the potential of the other electrode of the capacitor and is higher than that of the first pulse.
  • a first level shift switch for outputting a second pulse having a high potential to the signal output electrode force; a first electrode; a second electrode; a control electrode; and a signal output electrode.
  • the first electrode is electrically connected to the low potential side power supply line
  • the second electrode is electrically connected to the other electrode of the capacitor, and the power switching element on the negative side should be turned on.
  • the fourth pulse has a potential corresponding to the potential of the other electrode of the capacitor and a potential higher than that of the third pulse.
  • the second level shift switch from which the pulse is output from the signal output electrode and the voltage at both ends of the capacitor are supplied as a power supply voltage, and the voltage from the signal output electrode of the first level shift switch is output from the signal output electrode.
  • the high-side power switching element is turned on and output from the signal output electrode of the second level shift switch.
  • the fourth pulse Roh it generates a high-side control signal for turning off the power switching element of I Sa id output
  • a signal generating circuit that supplies the voltage across the capacitor as a power supply voltage, and generates a gate drive signal for the high-side power switching element based on the high-side control signal output from the signal generating circuit.
  • the capacitor electrically connected; the high-side power switching element in which a low potential side electrode is electrically connected to the conductive mounting substrate; and the signal of the two level shift switches of the semiconductor device.
  • the signal generation circuit electrically connected to the output electrode and the capacitor, and the high side gate drive circuit electrically connected to the signal generation circuit, the high side power switching element, and the capacitor And more than one set.
  • the capacitor is a chip capacitor
  • the chip capacitor is mounted on the conductive mounting substrate
  • the semiconductor device is stacked and mounted on the chip capacitor. This makes it possible to further reduce the size of the module.
  • the conductive mounting board on which the low-side power switching element, the chip capacitor, and the semiconductor device are mounted is stacked and mounted on the low-potential side electrode of the high-side power switching element. It is preferable. This further reduces the size of the module.
  • a chip constituting the signal generation circuit and the high-side gate drive circuit is stacked and mounted on the high-side power switching element.
  • the module can be further downsized.
  • Another semiconductor device of the present invention includes a first conductivity type semiconductor substrate, a first conductivity type drift layer formed on the semiconductor substrate, and a partial region on the surface of the drift layer.
  • the RESURF region is formed, for example, at a distance of about 1 ⁇ to 10 / ⁇ m from the source region.
  • a transistor element unit is formed in which conduction between the source region connected to the first electrode and the resurf region is controlled in accordance with an input signal to the control electrode.
  • a resistive element portion formed by a semiconductor substrate and a drift layer including a resurf region and a partial region immediately below the signal output electrode between the signal output electrode on the front surface side of the semiconductor substrate and the second electrode on the back surface side. Is formed.
  • a voltage between the first electrode and the second electrode is applied, and when the transistor element portion is non-conductive, the same potential as the second electrode is output to the signal output electrode, and when conductive, the second electrode and the first electrode are output.
  • a potential corresponding to the voltage divided by the resistance element portion and the internal resistance of the transistor element portion, that is, a potential lower by a voltage drop due to the resistance element portion than the potential of the second electrode is A level shift switch output from the signal output electrode can be realized.
  • an externally attached resistor is formed inside the chip as the above-mentioned resistance element part, so that the external resistor and its wiring can be omitted, and the device (level shifter) can be reduced in size and the wiring process Can be simplified
  • the first conductive type source region and the first conductive type or the stacked structure of the first conductive type and the intrinsic semiconductor are directly under the gate insulating film.
  • the transistor region may be provided with a channel region of the first conductivity type or a stacked structure of the first conductivity type and the intrinsic semiconductor formed so as to connect the region. You can adjust the value voltage.
  • wide band gap semiconductor means a semiconductor having a band gap of 2. OeV or more, which is the energy difference between the lower end of the conduction band and the upper end of the valence band.
  • group III nitrides such as silicon carbide (SiC), GAN, and A1N, diamond, and the like.
  • the present invention has the above-described configuration, and has an effect that it is possible to provide a semiconductor device that can be used for an inverter device or the like and can be reduced in size, and a module using the semiconductor device.
  • FIG. 1 is a circuit diagram showing an example of a circuit configuration of an inverter according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing another example of the circuit configuration of the inverter according to the embodiment of the present invention.
  • FIG. 3 is a timing chart of signals at various parts of the inverter according to the embodiment of the present invention.
  • FIG. 4 is a diagram showing an example of a structure in a cross-sectional view of a semiconductor device (integrated chip) according to an embodiment of the present invention.
  • FIG. 5 is a diagram showing another example of the structure in a cross-sectional view of the semiconductor device (integrated chip) according to the embodiment of the present invention.
  • FIG. 6 is a view showing another example of the structure in cross-sectional view of the semiconductor device (integrated chip) according to the embodiment of the present invention.
  • FIG. 7 is a conceptual diagram showing an example of the configuration of the inverter module according to the embodiment of the present invention.
  • FIG. 8 is a conceptual diagram showing another example of the configuration of the inverter module according to the embodiment of the present invention.
  • FIG. 9 is a conceptual diagram showing another example of the configuration of the inverter module according to the embodiment of the present invention.
  • FIG. 10 is a conceptual diagram of an inverter used for conventional motor control.
  • the semiconductor device is a level shift circuit, and is used, for example, in an inverter that controls a motor as shown in FIG.
  • the circuit configuration of this inverter is shown in Fig. 10.
  • the configuration of the part that controls the high-side power switching element 5H is characteristic.
  • FIG. 1 is a circuit diagram showing an example of the circuit configuration of the inverter in the embodiment of the present invention.
  • U and (one of the three phases) of the three low-side and high-side power switching elements shown in FIG. 10 are shown.
  • a high-side power switching element 25 (5H in Fig. 10) and a low-side power switching element 21 (5L in Fig. 10) are connected in series, and a high-voltage power supply 4 (see Fig. 10) is connected to both ends.
  • the low-side power switching element 21 is controlled by the gate drive circuit 10.
  • the voltage applied to the gate electrode 21g through the gate drive circuit 10 is supplied by the low-side power supply 11.
  • the power supply 11 is connected to the drain electrode 21d of the low-side power switching element 21 through the resistor 22, the high-pressure diode 23, and the capacitor 24. This part functions as a bootstrap power supply, and the voltage of the power supply 11 is stored in the capacitor 24 when the low-side power switching element 21 is on (conductive).
  • the drain electrode 21d of the low-side power switching element 21 is connected to the output terminal 43 and the source electrode 25s of the high-side power switching element 25, and the drain electrode 25d of the high-side power switching element 25 is
  • the high-voltage power supply 4 (see Fig. 10) is connected to the power supply line to which the high potential HV is applied.
  • the voltage stored in the capacitor 24 is supplied as a power supply voltage for the gate drive circuit 26 and the flip-flop circuit 27.
  • the gate electrode 25g of the high-side power switching element 25 is electrically connected to the potential of the source electrode 25s of the high-side power switching element 25 (the potential of the node F) by the gate drive circuit 26 in an electrically floating state.
  • the potential (the potential at the node R) is given by the voltage across the capacitor 24 (the voltage between F and R) higher than the potential at the source electrode 25s.
  • the gate drive circuit 26 selects and outputs either the potential of the node F or the potential of the node R according to the control signal 27-out input from the flip-flop circuit 27.
  • the flip-flop circuit 27 is supplied with two level shift switches 28a and 28b consisting of nMOSFETs, and pulse signals 28a-out and 28b-out with different timings are applied to control the rectangular wave control signal 27. -out is output to the gate drive circuit 26.
  • the rising and falling timings of the rectangular wave output from the flip-flop circuit 27 are determined by the pulse signals 28a-out and 28b-out supplied from the two level shift switches 28a and 28b.
  • the rectangular wave functions as a gate control signal for the high-side power switching element 25.
  • the two level shift switches 28a and 28b are controlled by the pulse signals Sa and Sb output from the pulse generation circuit 30, and the pulse generation circuit 30 is a high-side control signal output from the control circuit 3 SH power pulse signal Sa and Sb are generated.
  • the control circuit 3 outputs a high-side control signal SH to the pulse generation circuit 30 and also outputs a low-side control signal SL to the low-side gate drive circuit 10.
  • the low-side gate drive circuit 10 applies the voltage of the low-side power supply 11 to the gate electrode 21g of the power switching element 21 while the low-side control signal SL is at a high level, for example, and turns on the power switching element 21.
  • the high-side control signal SH output from the control circuit 3 is a signal based on the ground potential, like the low-side control signal SL.
  • node F which is a connection point between the low-side power switching element 21 and the high-side power switching element 25, has a positive potential HV that is higher than the ground potential depending on the operating state of the switching elements 21 and 25. Therefore, the potential applied to the gate electrode 25g of the high-side power switching element 25 must be controlled by setting the portion surrounded by the dotted line A in FIG. Level shift switches 28a and 28b supply the control signal with a level shift to the floating portion.
  • FIG. 3 is a timing chart of signals at various parts in FIG.
  • the low-side gate drive circuit 10 is driven by the low-side control signal SL output from the control circuit 3, and the low-side power switching element 21 is controlled to be on (conducting) Z off (non-conducting). .
  • the gate drive circuit 10 is also supplied with the gate bias 21s-g, the switching element 21 is turned on, and the output terminal 43 (0 UT) and one end (node) F of the capacitor 24 become the ground potential.
  • the potential of the power supply 11 is applied to the other end of the capacitor 24 via the resistor 22 and the diode 23 with respect to the ground potential of the one end F of the capacitor 24, and the capacitor 24 is charged and the voltage between F and R Rises.
  • the pulse generation circuit 30 detects the rising and falling edges of the control signal SH. Detects, generates Norse signal Sa in response to rising edge detection, and generates pulse signal Sb in response to falling edge detection. While the pulse signal Sa is being output, the level shift switch 28a is turned on. While the pulse signal Sa is being turned on, the pulse signal 28a-out in FIG. 3 is output (time t3), and the level is being output while the pulse signal Sb is being output. The shift switch 28b is turned on, and the pulse signal 28b-out is output while the shift switch 28b is on (time t4).
  • the potential of the pulse signal 28a-out is determined by the resistance Ra and the internal resistance of the level shift switch 28a depending on the voltage between the terminal (node) R of the capacitor 24 and the ground potential.
  • the potential corresponding to the divided voltage that is, the potential that is lower than the potential of the terminal R of the capacitor 24 by the voltage drop due to the resistor Ra.
  • the potential of the pulse signal 28b-out is the voltage obtained by dividing the voltage between the potential of the terminal R of the capacitor 24 and the ground potential by the resistor Rb and the internal resistance of the level shift switch 28b when it is output. That is, a potential lower than the potential of the terminal R of the capacitor 24 by the voltage drop due to the resistor Rb.
  • the pulse potentials of these pulse signals 28a-out and 28b-out are higher than the pulse potentials of the pulse signals Sa and Sb.
  • the pulse signal 28a-out is input from the level shift switch 28a at time t3
  • the output 27-out of the flip-flop circuit 27 in the floating state becomes the high level side
  • the high-side gate drive circuit 26 uses the potential of the node R as its output 26-out, and a gate bias 25 s-g is applied to the high-side power switching element 25.
  • the high-side power switching element 25 is turned on, and the potential OUT of the output terminal 43 and the potential of one end F of the capacitor 24 become the high potential HV.
  • the pulse signal 28b-out is flip-flopped from the level shift switch 28b.
  • the output 27-out of the flip-flop circuit 27 becomes the low level side, and accordingly, the gate drive circuit 26 of the non-side gate sets the potential of the node F to the output 26-out,
  • the gate bias 25s-g applied to the high-side power switching element 25 disappears (becomes 0), the switching element 25 is turned off, and the potential at the output OUT 43 and the one end F of the capacitor 24 change depending on the load. To do.
  • the circuit configuration may be changed as shown in FIG. In FIG. 2, only the resistor 22 that forms part of the bootstrap power supply is connected directly to the output line of the low-side gate drive circuit 10 instead of being directly connected to the low-side gate drive power supply 11. Different from 1. Even when the resistor 22 is connected in this way, the operation is the same as in FIG. That is, in the case of FIG. 2, during the period when the switching element 21 is turned on, the voltage of the power supply 11 is output from the gate drive circuit 10, and while the voltage of the power supply 11 is output, the switching element 21 is turned on and the capacitor Since 24 is charged, it is the same as in FIG.
  • the force control circuit 3 provided with the pulse generation circuit 30 for generating the pulse signals Sa and Sb by inputting the high-side control signal SH receives the pulse signals Sa and Sb. It may be configured to be generated and directly input to the level shift switches 28a and 28b.
  • the circuit configuration for one phase is not shown and the power is not shown, but in the case of multiple phases, for example, three phases, the control circuit 3 outputs control signals SL, SH for three phases .
  • the pulse generation circuit 30 may be provided for each phase, or the control signal SH of each phase is input from the control circuit 3, and the pulse generation circuit 30 distributes to each phase and outputs the pulse signals Sa and Sb. It may be configured as follows.
  • control circuit 3 may generate the noise signals Sa and Sb for each phase and directly input them to the level shift switches 28a and 28b for each phase.
  • the control circuit 3 outputs the pulse signals Sa and Sb
  • the pulse signal Sa is output to the level shift switch 28a at the start of the period during which the high-side power switching element 25 is turned on, and the pulse signal Sb at the end. May be output to the level shift switch 28b.
  • a portion surrounded by a broken line in FIG. 1 or FIG. 2 (hereinafter referred to as a level shift circuit) is integrated on a wide band gap semiconductor substrate on the same chip. ( Integrated chip 29).
  • the level shift switches 28a and 28b and the diode 23 of this level shift circuit are important for compression. Since the level shift switches 28a and 28b are part of the gate control circuit of the power switching element 25, a large current is not required, and the level shift switches 28a and 28b can be integrated and formed as a small wide band gap semiconductor device. By integrating a part of the gate control circuit that requires this withstand voltage, the number of parts can be reduced, and for example, the inverter module can be downsized. In addition, the level shift circuit (integrated chip 29) requiring this withstand voltage is a part of the bootstrap power supply and the level shift switch, and these are circuit portions having different functions in the circuit. The idea was strong.
  • the level shift switch 28a and the resistor Ra are formed as a single element to form the level shift switch 28A with a built-in resistor, and the level shift switch 28b and the resistor A level shift switch 28B with a built-in resistor is formed, in which Rb is configured as one element.
  • Rb is configured as one element.
  • FIG. 4 is a diagram showing a structure of the integrated chip 29 in a sectional view.
  • a Schottky diode is used as the diode 23, and the elements of the diode 23 and the resistance built-in level shift switches 28A and 28B are separated by a mesa isolation structure.
  • the diode 23 is a Schottky diode in which a Schottky diode electrode 51 is arranged on the surface of a first conductivity type drift layer 50d formed on a first conductivity type (for example, n-type) wide band gap semiconductor substrate 50s.
  • the Schottky diode is electrically isolated from other elements by being surrounded by the mesa isolation part 52a.
  • the resistance built-in level shift switch 28A is constituted by a vertical MOSFET including a RESURF structure so as to be separated from and adjacent to the diode 23 and the mesa separating portion 52a.
  • the second conductivity type (for example, p-type) well regions 53a and 53b are formed on the first conductivity type drift layer 50d except for the first region CFFET region 57).
  • a first conductivity type source region 54 and a first conductivity type region 54a apart from the source region 54 are formed by ion implantation.
  • the source region 54 is continuous with the first conductivity type or a stack of the first conductivity type and the intrinsic semiconductor.
  • a channel region 55 having a structure and a RESURF region 56 having a first conductivity type or a stacked structure of the first conductivity type and an intrinsic semiconductor are formed.
  • the resurf region 56 is connected to the first conductivity type JFET region 57 sandwiched between the well region 53a and another second conductivity type well region 53b.
  • the RESURF region 56 is formed to be separated from the source region 54 by, for example, about 1 ⁇ to 10 / ⁇ m.
  • a source electrode 58s is provided on the source region 54, the surface of the channel region 55 is covered with a gate insulating film 59, and a gate electrode 58g is formed on the gate insulating film 59.
  • An output electrode 58 ⁇ is formed on the upper surface of the junction portion of the RESURF region 56iJFET region 57 !.
  • the built-in resistor level shift switch 28 ⁇ is formed in the same configuration as the built-in resistor level shift switch 28 A so as to be separated by and adjacent to the built-in resistor level shift switch 28 ⁇ and the mesa separating portion 52 b.
  • the arrangement of the diode 23 and the resistor built-in level shift switches 28A and 28B on the integrated chip 29 is not limited to the example of FIG. 4 and may be any arrangement.
  • a common electrode 58d in which the power sword side electrode of the diode 23 and the drain electrode of the vertical MOSFET constituting the resistor built-in level shift switches 28A and 28B are integrated.
  • the common electrode 58d is formed and connected to the node R to which one end of the capacitor 24 in FIG. 1 is connected.
  • portions other than the electrodes 51, 58d, 58s, 58g, 58 ⁇ and the gate insulating film 59 are formed of a wide band gap semiconductor.
  • iJFET region 57, drift region 50d and substrate 50s A low potential is output to the output electrode 58 ⁇ as much as the product of the resistance and the current flowing therethrough.
  • the output potential of the output electrode 58 ⁇ at this time is the electric resistance between the common electrode 58d and the output electrode 58 ⁇ (corresponding to the resistance Ra and Rb in FIG. 1) and the resurf region 56 between the output electrode 58 ⁇ and the channel region 55.
  • Level shift switches 28A, 28B with built-in resistors configured as described above are configured to include the resistors Ra and Rb of FIG. 1 that were conventionally externally attached, and eliminate the external resistors and their wiring.
  • the apparatus can be miniaturized and the external wiring and wiring process can be omitted.
  • This effect is not limited to the case where the resistance built-in level shift switches 28A and 28B are formed using a wide bandgap semiconductor as in the present embodiment, but can also be obtained when formed using, for example, a Si semiconductor. It is done.
  • the channel region 55 of the first conductivity type immediately below the gate insulating film 59 or the stacked structure of the first conductivity type and the intrinsic semiconductor is provided.
  • the threshold voltage of the MOSFET can be adjusted.
  • the channel region 55 having the first conductivity type or the stacked structure of the first conductivity type and the intrinsic semiconductor must be provided. Since the threshold voltage increases, the threshold voltage can be lowered by providing the channel region 55.
  • the channel region 55 is an FET channel region, and when the channel region 55 is not provided, the surface of the well region 53a immediately below the gate electrode 58g is near the surface.
  • This area is the FET channel area.
  • the source electrode 58s of the level shift switches 28A and 28B may be common, as shown in FIG. 5, a common source electrode 58s is provided for the two level shift switches 28A and 28B, and the common source electrode 58s is provided. On the other hand, even if the two level shift switches 28A and 28B are formed in a left-right symmetrical structure, it is not enough.
  • a pn junction diode may be used. As described above, the use of the Schottky diode can achieve a high-speed operation with a small forward voltage drop.
  • force is separated by mesa isolation parts 52a and 52b.
  • mesa isolation parts 52a and 52b a pn junction is formed with drift layer 50d of the first conductivity type as shown in FIG. Element isolation regions 52A and 52B, such as second conductivity type regions, may be provided.
  • an element isolation region 52A composed of a second conductivity type region pn-junctioned with the first conductivity type drift layer 50d as shown in FIG. 6 may be provided. ⁇ ⁇ .
  • FIG. 7, 8, and 9 are conceptual diagrams of an inverter module configured by using the integrated chip 29 that also has the above-described level shift circuit power.
  • Fig. 7, Fig. 8, and Fig. 9 there are three output terminals 43 (OUT) connected to the load of the inverter module in parallel, and it drives 3-phase motor 1 (see Fig. 10).
  • the low-side and non-side power switching elements 21, 25 are formed of a wide bandgap semiconductor in the semiconductor portion other than the insulating film and the electrode, and the V electrode misalignment also has a drain electrode on the back side. It is composed of a chip that has nMOSFET power with a vertical structure.
  • the source electrode 21s and gate electrode 21g of the low-side power switching element 21 and the source electrode 25s and gate electrode 25g of the high-side power switching element 25 are formed on the chip surface! The pad for external connection is shown.
  • the source electrode 21 s of each of the three low-side power switching elements 21 is integrated into the respective integrated chip 29! Electrically connected to the source electrode 58s (see Fig. 4) of the internal resistor level shift switches 28A and 28B. Connected to the power supply line to which a ground potential is applied.
  • the drain electrode on the back side of each power switching element 21 is connected to a conductive plate 42 having the same force as each metal plate.
  • Each conductive plate 42 is connected to each output terminal 43 and is electrically connected to the source electrode 25s of the high-side power switching element 25 paired with each low-side power switching element 21.
  • the three high-side power switching elements 25 are mounted on a conductive plate 44 made of a common metal plate or the like, and the drain electrodes on the back side thereof are connected to the conductive plate 44.
  • This conductive plate 44 has a high potential HV from the high voltage power source 4 (see FIG. 10). Connected to a given power line.
  • HV high voltage power source 4
  • the flip-flop circuit 27 is stacked and mounted as one chip and operates in a floating state. The operating voltage is supplied by the charge stored in the capacitor 24 of the bootstrap power supply.
  • the gate drive circuit 26 and the flip-flop circuit 27 are composed of Si semiconductors, and can be either V or wide band gap semiconductors.
  • the chip incorporating the gate drive circuit 26 and the flip-flop circuit 27 is provided with a pad for connecting to the source electrode 25s of the power switching element 25 and a node for connecting to the gate electrode 25g on the back surface thereof. Are connected to each other.
  • the integrated chip 29 is shown to be larger to show the state, but the integrated chip 29 does not need to control a large current unlike the other power switching elements 21 and the like. It is usually a small element of 1/10 or less.
  • the integrated chip 29 is mounted on the conductive plate 42 on which the low-side lower switching element 21 is mounted, with the insulating plate 31 sandwiched between them. It was confirmed that can be formed easily.
  • capacitor 24 is externally attached, one terminal F (see FIGS. 1 and 2) is connected to conductive plate 42, and the other terminal R (see FIGS. 1 and 2) is integrated chip 29.
  • the common electrode 58d (see FIG. 4) and a chip incorporating the gate drive circuit 26 and the flip-flop circuit 27 are connected.
  • this chip capacitor 41 electrodes are provided on the upper and lower surfaces of the chip, the lower electrode (terminal F) is directly connected to the conductive plate 42, and the upper electrode (terminal R) is the common electrode 58d of the integrated chip 29.
  • the common electrode 58d is directly connected to the chip incorporating the gate drive circuit 26 and the flip-flop circuit 27 by wiring.
  • a conductive plate 42 on which a low-side power switching element 21, a chip capacitor 41, and an integrated chip 29 stacked on the chip capacitor 41 are mounted.
  • the volume is further reduced and further miniaturization is achieved.
  • the low-side gate drive circuit 10, the low-side power supply 11 and the resistor 22 are further connected to the configurations shown in FIGS. 7, 8, and 9 to form a module. 1, 2, the output line of the low-side gate drive circuit 10 that receives voltage supply from the power supply 11 is connected to the gate electrode 21 g of the power switching element 21 in FIGS. 7, 8, and 9. Connected. Further, in the case of the circuit configuration of FIG. 1, the anode side electrode (on the surface of the integrated chip 29 (not shown) connected to the Schottky electrode 51 of the diode 23 (see FIG. 4) (not shown) ( One end of the resistor 22 is connected to the pad) 23s, and the other end of the resistor 22 is connected to the power source 11.
  • the resistor 22 is connected between the anode electrode 23 s of the diode 23 formed on the surface of the integrated chip 29 and the gate electrode 21 g of the pair switching element 21.
  • the gate electrode 21g of the power switching element 21 and the electrode 23s of the diode may be connected by, for example, a thin wire L having a high resistance, as shown by a dotted line in FIG.
  • the source electrode 21s of the power switching element 21 is formed by integrating the source electrodes of the force resistance built-in level shift switches 28A and 28B, which are connected separately from the source electrodes of the built-in resistor level shift switches 28A and 28B, respectively. It may be connected with a single source electrode and a single wire.
  • the gate drive circuit 10 is required for each phase in each of the circuit configurations of FIGS. 1 and 2.
  • the low-side power supply 11 and the resistor 22 are respectively Even if each phase is not provided individually, only one may be provided to be shared by all phases (here, 3 phases).
  • a resistor 22 is also required for each phase, but the low-side power supply 11 does not have to be provided separately for each phase (here, In this case, only one may be provided so that it is shared between the three phases.
  • FIG. 7, FIG. 8, and FIG. 9 describe the case where the chip 29 in which the three elements of the built-in level shift switches 28A and 28B and the bootstrap diode 23 are integrated is used.
  • these three elements may be independent individual chips without being integrated, and circuit components made of wide band gap semiconductors have good heat conduction and are difficult to heat. Since it operates normally even when heated to around 400 ° C, it can be stacked and mounted, contributing to miniaturization of the module.
  • the integrated chip 29 and the power switching elements 21 and 25 are configured using wide bandgap semiconductors and the inverter module is configured, the integrated chip 29 and the power switching elements 21 and 25 are configured.
  • This chip was constructed using Si semiconductors, and it was confirmed that it was possible to achieve a density increase of 1/5 or less compared to the case where an inverter module was constructed.
  • wide band gap semiconductors are used in the same manner as the force using MOSFETs configured using wide band gap semiconductors. Even if IGBTs, MISFETs, MESFETs, etc. constructed in this way are used, a module that satisfies the same space and energy savings can be realized.
  • the use of the integrated chip 29 makes it possible to reduce the size of the integrated circuit 29 compared to the case where the integrated chip 29 portion is configured using Si semiconductors. Therefore, it is possible to reduce the size of the inverter module.
  • the semiconductor device and module according to the present invention are compactly mounted power devices capable of low loss, high efficiency, and high speed operation, and are applied to, for example, a small inverter. It is useful for next-generation power electronics systems that can save space and energy.

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Abstract

　本発明の半導体装置（２９）は、第１の電極と第２の電極と制御電極と信号出力電極とを有するとともに、第１の電極と信号出力電極との間に介在し制御電極への入力信号に応じて導通・非導通の制御がなされるトランジスタ素子部（２８ａ，２８ｂ）と、信号出力電極と第２の電極との間に介在する抵抗素子部（Ｒａ，Ｒｂ）とを構成する第１の半導体領域を有し、第１の半導体領域がワイドバンドギャップ半導体により構成されている２つのレベルシフトスイッチ（２８Ａ、２８Ｂ）と、カソード側電極およびアノード側電極と第２の半導体領域とを有し、第２の半導体領域がワイドバンドギャップ半導体により構成されているダイオード（２３）とを備えている。

Description

明 細 書
半導体装置及びそれを用いたモジュール
技術分野
[0001] 本発明は、主として炭化珪素（SiC) , GaN,ダイヤモンド等のワイドバンドギャップ 半導体を用いて構成される半導体装置及びそれを用いたモジュールに関する。 背景技術
[0002] 従来の半導体装置を用いたモジュールの一例としてモータ制御に用いられるイン バータの概念図を図 10に示す。この図 10に示すように、モータ 1などを制御する半 導体素子 (パワー素子）を ICおよびモジュールとして用いる場合においては、たとえ ば制御 ·ロジック系の低電圧電源 2で駆動する低電圧半導体回路力 なる制御回路 3と、高電圧電源 4から供給される高電圧大電流を扱うパワースイッチング素子 5H,5 Lをワンチップに一体化する、または同じパッケージに実装する技術が難しぐ工業 的に広く用いられる ICおよびモジュールは数少な力つた。現状の Si半導体技術で形 成されて!/、るパワー ICおよびモジュールは、低電圧素子と高電圧素子を電気的に素 子分離する絶縁分離技術を駆使して、カゝなり複雑なプロセスにより形成される。
[0003] 特にインテリジェント'パワー'モジュール (IPM)と呼ばれる半導体装置（例えば非 特許文献 1参照）においては、モータ 1などを制御するインバータのパワースィッチン グ素子（IGBTまたは MOSFET等）のうちハイサイドのパワースイッチング素子 5Hの ゲートドライブ回路 6が、アース電位に対して浮いて高電位状態で動作する必要があ り、高電位フローティング電源 7も必要である。これは、負荷につながつているハイサ イドのパワースイッチング素子 5Hとローサイドのパワースイッチング素子 5Lとの接続 部の電位がパワースイッチング素子の状態によって常に変動しており、この変動して いる電位に対してハイサイド側のパワースイッチング素子 5Hにゲート電位を与えてス イッチング制御をする必要が有るからである。このために、制御回路 3から送られてく るアース電位を基準にしたシグナルを、高電位フローティング状態のゲートドライブ回 路 6に受け渡すレベルシフト技術が必要である。
特許文献 1 :特開平 10— 027853号公報 特許文献 2：特開平 06— 260601号公報
特許文献 3：特開平 08 - 335863号公報
特許文献 4:特開 2000— 286391号公報
非特許文献 1 :パワーデバイス 'パワー ^ハンドブック コロナ社 電気学会 高性能 高機能パワーデバイス 'パワー IC調査専門委員会編 P. 218
発明の開示
発明が解決しょうとする課題
[0004] 従来のインバータにおいて、 Siパワー素子を駆動するためのレベルシフト回路とし て代表的なのが図 10に示したフォト力ブラを用いる方式である。これは、制御回路 3 力 送られてくるアース電位を基準にしたシグナルにより LED (発光ダイオード） 9が 発光し、その光がフォトダイオード 8に照射されることによりフォトダイオード 8で発生す る光電位をシグナルとしてハイサイドのパワースイッチング素子 5Hのゲートをドライブ する方式である。このようにフォト力ブラを用いることにより、高電位フローティング状 態のゲートドライブ回路 6へシグナルを伝送することができる。フォト力ブラは、ハイサ イドのパワースイッチング素子 1つについて 1個必要で、たとえば図 10の 3相出力のド ライブ回路においては、少なくとも 3個のフォト力ブラと 3個のハイサイドゲートドライブ 用の電源が必要である。
[0005] 一方、ローサイドのパワースイッチング素子 5Lのゲートドライブ回路 10は、低電圧 の回路であり、ハイサイドの場合のようにフローティングされた 3つの独立の電源を必 要としない。 1つのローサイド用の電源 11の電圧がドライブ回路 10により、 3つのロー サイドのパワースイッチング素子 5Lに供給されインバータ制御される。
[0006] 上記の方式では、ハイサイド側の 3つのパワースイッチング素子 5H、ゲートドライブ 回路 6、フローティング電源 7、およびレベルシフト回路（フォトダイオード 8、 LED9) は、実装面である程度の容積を必要とし、モジュールが大型になるという欠点があつ た。通常、従来の Siパワー素子では、 10アンペア [A]のスイッチング素子で 5 X 5mm 2の大きさを必要とし、ここに、別チップに形成されたゲートドライブ回路 6、フォトダイ オード 8を実装する。この場合、パワースイッチング素子 5Hからの発熱を考慮して、 他の回路素子はパワースイッチング素子 5H力もの発熱の影響を受けない、独立した 放熱機構に実装される。更にフォトダイオード 8に光を照射する LED9も別に実装さ れ、フローティング電源 7 (例えばブートストラップフローティング電源）として、高耐圧 のダイオードと抵抗とコンデンサが実装される。これらの素子部品をノヽィサイド側に 3 セット、熱放出を考慮して実装させるため、相当の容積を必要とし、 10アンペア [A]級 のインバータモジユーノレで 5 X 5cm2以上の大きさを必要として!/ヽた。
[0007] 上記フォト力ブラを用いる方式以外のレベルシフト回路として、ゲートドライブ ICを使 用する場合もある。このゲートドライブ ICは接合分離技術を用い、 Siを用いて形成さ れた高耐圧レベルシフタとフリップフロップ回路を統合した高耐圧集積回路である。こ のゲートドライブ ICの動作原理について次に述べる。入力されたノヽィサイドのゲートド ライブシグナノレは、パノレスジェネレータにより立ち上がり部とたち下がり部のパノレスに 分けられ、これらの 2つのパルスシグナルがレベルシフタを介してフローティング状態 のフリップフロップ回路に入力され、このフリップフロップの出力によりハイサイドのゲ ートドライブ回路を駆動する。この場合、電源としては、例えばブートストラップ電源を 用いる。
[0008] ここで従来は、高耐圧のレベルシフタやフローティング状態のフリップフロップ回路 などを、接合分離などの技術を用いて高耐圧を確保した Siデバイスで構成する必要 があり、数百 Vカゝら 1. 2kV程度であっても、素子分離を考慮した特殊なデバイス構造 を形成する必要があり、形成方法も複雑で、全ての電極が表面に有る横型素子で構 成する必要があり、素子も大型化していた (例えば、特許文献 1, 2, 3, 4参照)。
[0009] また、上記レベルシフタは、例えば図 1に示すような、抵抗 Raを接続したレベルシフ トスイッチ 28aおよび抵抗 Rbを接続したレベルシフトスィッチ 28bとして構成されてお り、この場合、抵抗 Ra、抵抗 Rbをレベルシフトスィッチ 28a、 28bに接続しなければな らず、そのための配線および配線工程も必要であり、また、外付けの抵抗 Ra、 Rbが 必要となるため、レベルシフタの小型化を妨げることにもなつていた。
[0010] 本発明は上記のような課題を解決するためになされたもので、インバータ装置の小 型化を図るために有用な半導体装置、及び当該半導体装置に用いられるレベルシ フタ、更に当該半導体装置を用いたモジュールを提供することを目的としている。特 に、本発明の縦型の電極が表裏面に形成された半導体装置は、パワーチップなどと 積層実装することが可能であり、小型化を実現できる。
課題を解決するための手段
[0011] 上記目的を達成するために、本発明の半導体装置は、第 1の電極と第 2の電極と制 御電極と信号出力電極とを有するとともに、前記第 1の電極と前記信号出力電極との 間に介在し前記制御電極への入力信号に応じて導通し又は非導通となるトランジス タ素子部と、前記信号出力電極と前記第 2の電極との間に介在する抵抗素子部とを 構成する第 1の半導体領域を有し、前記第 1の半導体領域力 Sワイドバンドギャップ半 導体により構成されている 2つのレベルシフトスィッチと、力ソード側電極およびァノー ド側電極と第 2の半導体領域とを有し、前記第 2の半導体領域力 Sワイドバンドギャップ 半導体により構成されて 、るダイオードとを備えて 、る。
[0012] このように、ワイドバンドギャップ半導体を用いて形成されたレベルシフトスィッチお よびダイオードは高耐圧で小型化が可能であり、高温下でも動作可能である。したが つて半導体装置の小型化が図れ、これを用いたモジュール及びそのモジュールを用 いたインバータ装置等の小型化が可能となる。また、本発明におけるレベルシフトス イッチは、従来、外付けされていた抵抗を上記の抵抗素子部としてチップ内部に形 成しているので、外付け抵抗およびその配線を省略することができ、装置の小型化お よび配線工程の簡略ィ匕に寄与する。
[0013] 本発明の半導体装置において、各々の前記レベルシフトスィッチは、前記第 1の半 導体領域が、第 1導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギヤ ップ半導体基板上に形成された第 1導電型のドリフト層と、前記ドリフト層表面に一部 領域を除!ヽて形成された第 2導電型のゥエル領域と、前記ゥエル領域の表面の所定 領域に形成された第 1導電型のソース領域と、前記ソース領域と離間して前記ゥエル 領域上および前記ドリフト層の前記一部領域上に形成された第 1導電型又は第 1導 電型と真性半導体の積層構造のリサーフ領域とを有し、前記第 1の電極が前記ソー ス領域上に形成され、前記制御電極が前記ソース領域と前記リサーフ領域との間の 前記ゥエル領域上にゲート絶縁膜を介して形成され、前記信号出力電極が前記リサ ーフ領域上に形成され、前記第 2の電極が前記ワイドバンドギャップ半導体基板の裏 面に形成され、前記ゥエル領域と前記ソース領域と前記リサーフ領域とで前記トラン ジスタ素子部が構成され、前記リサーフ領域と前記一部領域を含む前記ドリフト層と 前記ワイドバンドギャップ半導体基板とで前記抵抗素子部が構成されていることが好 ましい。なお、リサーフ領域は、レベルシフトスィッチの MOSFETのチャンネル部分 、例えば 1 μ m〜10 m程度、ソース領域と離間して形成されている。
[0014] この場合、前記ゲート絶縁膜の直下に、前記第 1導電型のソース領域と前記第 1導 電型又は第 1導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイ ドバンドギャップ半導体により構成された第 1導電型又は第 1導電型と真性半導体の 積層構造のチャンネル領域が設けられてあってもよぐこれによりトランジスタ素子部 のしき!/、値電圧を調整することができる。
[0015] また、本発明の半導体装置において、 2つの前記レベルシフトスィッチの前記第 2 の電極と前記ダイオードの前記力ソード側電極とがー体ィ匕されて共通電極として設け られていることが好ましい。このように共通電極とすることにより、電極の接続工程を省 略できる。
[0016] また、本発明の半導体装置において、 2つの前記レベルシフトスィッチの第 1の半 導体領域と前記ダイオードの第 2の半導体領域とが、同一のワイドバンドギャップ半 導体基板およびその上に形成されたワイドバンドギャップ半導体領域力もなることが 好ましい。これ〖こより、 2つのレベルシフトスィッチとダイオードを 1つのチップで構成 できる。
[0017] この場合、各々の前記レベルシフトスィッチは、前記第 1の半導体領域の前記ワイド バンドギャップ半導体基板が第 1導電型であり、前記第 1の半導体領域の前記ワイド バンドギャップ半導体領域が、前記ワイドバンドギャップ半導体基板上に形成された 第 1導電型のドリフト層と、前記ドリフト層表面に一部領域を除いて形成された第 2導 電型のゥエル領域と、前記ゥエル領域の表面の所定領域に形成された第 1導電型の ソース領域と、前記ソース領域と離間して前記ゥエル領域上および前記ドリフト層の 前記一部領域上に形成された第 1導電型又は第 1導電型と真性半導体の積層構造 のリサーフ領域とを有し、前記第 1の電極が前記ソース領域上に形成され、前記制御 電極が前記ソース領域と前記リサーフ領域との間の前記ゥエル領域上にゲート絶縁 膜を介して形成され、前記信号出力電極が前記リサーフ領域上に形成され、前記第 2の電極が前記ワイドバンドギャップ半導体基板の裏面に形成され、前記ゥエル領域 と前記ソース領域と前記リサーフ領域とで前記トランジスタ素子部が構成され、前記リ サーフ領域と前記一部領域を含む前記ドリフト層と前記ワイドバンドギャップ半導体 基板とで前記抵抗素子部が構成されていることが好ましい。なお、リサーフ領域は、 レベルシフトスィッチの MOSFETのチャンネル部分、例えば 1 μ m〜10 μ m程度、 ソース領域と離間して形成されて ヽる。
この場合、前記ゲート絶縁膜の直下に、前記第 1導電型のソース領域と前記第 1導 電型又は第 1導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイ ドバンドギャップ半導体により構成された第 1導電型又は第 1導電型と真性半導体の 積層構造のチャンネル領域が設けられてあってもよぐこれによりトランジスタ素子部 のしき!/、値電圧を調整することができる。
[0018] また、 2つの前記レベルシフトスィッチの前記第 2の電極と前記ダイオードの力ソード 側電極とが一体化された共通電極として前記ワイドバンドギャップ半導体基板の裏面 側に配置され、 2つの前記レベルシフトスィッチの前記第 1の電極と前記信号出力電 極と前記ダイオードのアノード側電極とが前記ワイドバンドギャップ半導体基板の表 面側に配置されていることが好ましい。このように共通電極とすることにより、電極の接 続工程を省略できる。
[0019] また、 2つの前記レベルシフトスィッチおよび前記ダイオードの各々は、前記ワイド バンドギャップ半導体基板の表面側においてメサ構造または pn接合により素子分離 されていることが好ましい。
[0020] また、以上の本発明の半導体装置にお!、て、前記ダイオードは、前記アノード側電 極がショットキー電極となるショットキーダイオードであることが好まし 、。ショットキーダ ィオードを用いることで順方向電圧降下が小さぐ高速動作が可能となる。
[0021] また、以上の本発明の半導体装置において、ワイドバンドギャップ半導体が炭化珪 素であることが好ましい。
[0022] 本発明のモジュールは、直流電圧が印加される高電位側電源線と低電位側電源 線との間に、前記高電位側電源線に高電位側電極が接続されハイサイドのゲートド ライブ信号に基づ!/、てオンオフ制御されるハイサイドのパワースイッチング素子と、前 記低電位側電源線に低電位側電極が接続されローサイドのゲートドライブ信号に基 づいてオンオフ制御されるローサイドのパワースイッチング素子とが直列接続され、 前記ハイサイドのパワースイッチング素子の低電位側電極と前記ローサイドのパワー スイッチング素子の高電位側電極とに接続される出力端子が備えられたインバータ 主回路部と、ローサイドのゲートドライブ用電源力も電源電圧が供給され、前記ロー サイドのパワースイッチング素子をオンオフ制御するためのローサイド制御信号に基 づいて前記ローサイドのパワースイッチング素子のゲートドライブ信号を生成し出力 するローサイドのゲートドライブ回路と、前記出力端子に一方の電極が電気的に接続 されたコンデンサと、力ソード側電極が前記コンデンサの他方の電極と接続され前記 ローサイドのパワースイッチング素子がオンしたときにアノード側電極に前記ローサイ ドのゲートドライブ用電源からの電流が流れ込むダイオードと、第 1の電極と第 2の電 極と制御電極と信号出力電極とを備え、前記第 1の電極が前記低電位側電源線と電 気的に接続され、前記第 2の電極が前記コンデンサの他方の電極と電気的に接続さ れ、前記ハイサイドのパワースイッチング素子をオンさせるべき期間の開始時に前記 制御電極に第 1のパルスが入力されることにより、前記コンデンサの他方の電極の電 位に応じた電位であり、かつ前記第 1のパルスよりも高い電位を有する第 2のパルス が前記信号出力電極力 出力される第 1のレベルシフトスィッチと、第 1の電極と第 2 の電極と制御電極と信号出力電極とを備え、前記第 1の電極が前記低電位側電源 線と電気的に接続され、前記第 2の電極が前記コンデンサの他方の電極と電気的に 接続され、前記ノ、ィサイドのパワースイッチング素子をオンさせるべき期間の終了時 に前記制御電極に第 3のパルスが入力されることにより、前記コンデンサの他方の電 極の電位に応じた電位であり、かつ前記第 3のパルスよりも高い電位を有する第 4の パルスが前記信号出力電極から出力される第 2のレベルシフトスィッチと、前記コン デンサの両端の電圧が電源電圧として供給され、前記第 1のレベルシフトスィッチの 前記信号出力電極から出力される前記第 2のパルスのタイミングに基づいて前記ハ ィサイドのパワースイッチング素子をオンさせ、前記第 2のレベルシフトスィッチの前 記信号出力電極から出力される前記第 4のパルスのタイミングに基づいて前記ノ、ィサ イドのパワースイッチング素子をオフさせるためのハイサイド制御信号を生成し出力 する信号生成回路と、前記コンデンサの両端の電圧が電源電圧として供給され、前 記信号生成回路から出力される前記ハイサイド制御信号に基づいて前記ハイサイド のパワースイッチング素子のゲートドライブ信号を生成し出力するハイサイドのゲート ドライブ回路とを 1組以上備えたインバータ装置に用いられ、前記第 1および第 2のレ ベルシフトスィッチと前記ダイオードとを構成する請求項 1から 11のうちいずれ力 1項 に記載の半導体装置と前記ローサイドのパワースイッチング素子とを実装し前記出力 端子と電気的に接続される導電性実装基板と、前記一方の電極が前記導電性実装 基板と接続され前記他方の電極が前記半導体装置の 2つの前記レベルシフトスイツ チの前記第 2の電極および前記ダイオードの前記力ソード側電極と電気的に接続さ れた前記コンデンサと、前記導電性実装基板に低電位側電極が電気的に接続され た前記ハイサイドのパワースイッチング素子と、前記半導体装置の 2つの前記レベル シフトスィッチの前記信号出力電極と前記コンデンサとに電気的に接続された前記 信号生成回路と、前記信号生成回路と前記ハイサイドのパワースイッチング素子と前 記コンデンサとに電気的に接続された前記ハイサイドのゲートドライブ回路とを 1組以 上備えている。
[0023] この構成によれば、上記のように小型化の図れる本発明の半導体装置を用いてい るため、小型のインバータモジュールを実現することができる。
[0024] 本発明のモジュールにおいて、前記コンデンサがチップコンデンサであり、前記チ ップコンデンサが前記導電性実装基板上に実装され、前記チップコンデンサ上に前 記半導体装置が積層実装されていることが好ましい。これにより、モジュールの小型 ィ匕がより図れる。
[0025] この場合、前記ローサイドのパワースイッチング素子と前記チップコンデンサと前記 半導体装置とが搭載された導電性実装基板が、前記ハイサイドのパワースイッチング 素子の低電位側電極上に積層実装されていることが好ましい。これにより、モジユー ルの小型化がさらにより図れる。
[0026] また、本発明のモジュールにお 、て、前記ハイサイドのパワースイッチング素子上 に、前記信号生成回路および前記ハイサイドのゲートドライブ回路を構成するチップ が積層実装されていることが好ましい。これにより、モジュールの小型化がより図れる [0027] また、本発明の他の半導体装置は、第 1導電型の半導体基板と、前記半導体基板 上に形成された第 1導電型のドリフト層と、前記ドリフト層表面に一部領域を除いて形 成された第 2導電型のゥエル領域と、前記ゥエル領域の表面の所定領域に形成され た第 1導電型のソース領域と、前記ソース領域と離間して前記ゥエル領域上および前 記ドリフト層の前記一部領域上に形成された第 1導電型又は第 1導電型と真性半導 体の積層構造のリサーフ領域と、前記ソース領域上に形成された第 1の電極と、前記 ソース領域と前記リサーフ領域との間の前記ゥエル領域上にゲート絶縁膜を介して形 成された制御電極と、前記リサーフ領域上に形成された信号出力電極と、前記半導 体基板の裏面に形成された第 2の電極とを備えている。なお、リサーフ領域は、例え ば 1 μ πι〜10 /ζ m程度、ソース領域と離間して形成されている。
[0028] この構成によれば、制御電極への入力信号に応じて第 1の電極に接続されるソース 領域とリサーフ領域との間の導通 '非導通の制御がなされるトランジスタ素子部が形 成され、半導体基板の表面側の信号出力電極と裏面側の第 2の電極との間で信号 出力電極の直下部分のリサーフ領域と一部領域を含むドリフト層と半導体基板とによ る抵抗素子部が形成される。第 1の電極と第 2の電極間にある電圧が印加され、トラ ンジスタ素子部が非導通時には信号出力電極に第 2の電極と等しい電位が出力され 、導通時には、第 2の電極と第 1の電極間の電圧が上記の抵抗素子部とトランジスタ 素子部の内部抵抗とによって分圧された電圧に相当する電位、すなわち、第 2の電 極の電位より抵抗素子部による電圧降下分低い電位が信号出力電極から出力され るレベルシフトスィッチを実現できる。従来、外付けされていた抵抗を上記の抵抗素 子部としてチップ内部に形成して ヽるので、外付け抵抗およびその配線を省略するこ とができ、装置（レベルシフタ）の小型化および配線工程の簡略ィ匕を図ることができる
[0029] また、上記の他の半導体装置において、前記ゲート絶縁膜の直下に、前記第 1導 電型のソース領域と前記第 1導電型又は第 1導電型と真性半導体の積層構造のリサ ーフ領域とを連結するように形成された第 1導電型又は第 1導電型と真性半導体の 積層構造のチャンネル領域が設けられてあってもよぐこれによりトランジスタ素子部 のしき!/、値電圧を調整することができる。
なお、本明細書中においていう「ワイドバンドギャップ半導体」とは、伝導帯の下端と 価電子帯の上端とのエネルギー差であるバンドギャップが 2. OeV以上である半導体 のことを意味する。このようなワイドバンドギャップ半導体としては、炭化珪素（SiC)、 GAN, A1N等の III族窒化物，ダイヤモンド等が挙げられる。
[0030] 本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好 適な実施態様の詳細な説明から明らかにされる。
発明の効果
[0031] 本発明は、以上に説明した構成を有し、インバータ装置等に用いられその小型化 を図ることができる半導体装置及びそれを用いたモジュールを提供することができる という効果を奏する。
図面の簡単な説明
[0032] [図 1]図 1は本発明の実施の形態に係るインバータの回路構成の一例を示す回路図 である。
[図 2]図 2は本発明の実施の形態に係るインバータの回路構成の他の例を示す回路 図である。
[図 3]図 3は本発明の実施の形態に係るインバータの各部の信号のタイミングチャート である。
[図 4]図 4は本発明の実施の形態に係る半導体装置 (集積チップ)の断面視における 構造の一例を示す図である。
[図 5]図 5は本発明の実施の形態に係る半導体装置 (集積チップ)の断面視における 構造の他の例を示す図である。
[図 6]図 6は本発明の実施の形態に係る半導体装置 (集積チップ)の断面視における 構造の別の他の例を示す図である。
[図 7]図 7は本発明の実施の形態に係るインバータモジュールの構成の一例を示す 概念図である。
[図 8]図 8は本発明の実施の形態に係るインバータモジュールの構成の他の例を示 す概念図である。 [図 9]図 9は本発明の実施の形態に係るインバータモジュールの構成の別の他の例 を示す概念図である。
[図 10]図 10は従来のモータ制御に用いられるインバータの概念図である。
符号の説明
1 3相モータ
2 低電圧電源
3 制御回路
4 高電圧電源
5H ハイサイドのパワースイッチング素子
5L ローサイドのパワースイッチング素子
6 ハイサイドのゲートドライブ回路
7 高電位フローティング電源
8 フォトダイオード
9 LED
10 ローサイドのゲートドライブ回路
11 ローサイドゲートドライブ用電源
21 ローサイドのパワースイッチング素子
21s ソース電極
21g ゲート電極
21d ドレイン電極
22 抵抗
23 ダイオード
24 ブートストラップコンデンサ
25 ハイサイドのパワースイッチング素子
25s ソース電極
25g ゲート電極
25d ドレイン電極
26 ハイサイドのゲートドライブ回路 27 フリップフロップ回路
28 A, 28B 抵抗内蔵レベルシフトスィッチ
28a, 28b レベルシフ卜スィッチ
29 集積チップ
31 絶縁板
41 チップコンデンサ
42 導電板
43 インバータ出力端子
50s 第 1導電型のワイドバンドギャップ半導体基板
50d 第 1導電型のドリフト層
51 ショットキー電極
52a, 52b メサ分離部
53a, 53b 第 2導電型のゥエル領域
54 第 1導電型のソース領域
55 第 1導電型又は第 1導電型と真性半導体の積層構造のチャンネル領域
56 第 1導電型又は第 1導電型と真性半導体の積層構造のリサーフ領域
57 JFET領域
58s ソース電極
58g ゲート電極
58ο 出力電極
58d 共通電極
59 ゲート絶縁膜
発明を実施するための最良の形態
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
(実施の形態）
〔レベルシフト用回路〕
本発明の実施の形態の半導体装置はレベルシフト用回路であり、例えば図 10のよ うにモータを制御するインバータに用いられる。このインバータの回路構成は、図 10 にお 、て、ハイサイドのパワースイッチング素子 5Hを制御する部分の構成に特徴を 有している。
[0035] 図 1は、本発明の実施の形態におけるインバータの回路構成の一例を示す回路図 である。図 1では、例えば図 10のように 3組あるローサイドとハイサイドのパワースイツ チング素子のうち U且（3相のうちの 1相）について抜き出して示している。
[0036] ハイサイドのパワースイッチング素子 25 (図 10では 5H)とローサイドのパワースイツ チング素子 21 (図 10では 5L)とが直列接続され、その両端に高電圧電源 4 (図 10参 照）が接続されている。ローサイドのパワースイッチング素子 21は、ゲートドライブ回 路 10によって制御される。このゲートドライブ回路 10を介してゲート電極 21gに印加 される電圧は、ローサイド用の電源 11によって供給される。また、この電源 11は、抵 抗 22、高而圧ダイオード 23、コンデンサ 24を介して、ローサイドのパワースィッチン グ素子 21のドレイン電極 21dと接続されている。この部分はブートストラップ電源とし て機能し、ローサイドのパワースイッチング素子 21がオン (導通）の場合に、電源 11 の電圧がコンデンサ 24に蓄えられる。また、ローサイドのパワースイッチング素子 21 のドレイン電極 21dは、出力端子 43とハイサイドのパワースイッチング素子 25のソー ス電極 25sとに接続されており、ハイサイドのパワースイッチング素子 25のドレイン電 極 25dは、高電圧電源 4 (図 10参照）の高電位側の電位 HVが与えられる電源線に 接続されている。
[0037] コンデンサ 24に蓄えられた電圧は、ゲートドライブ回路 26及びフリップフロップ回路 27の電源電圧として供給される。
[0038] ハイサイドのパワースイッチング素子 25のゲート電極 25gには、電気的にフローティ ング状態にあるゲートドライブ回路 26により、ハイサイドのパワースイッチング素子 25 のソース電極 25sの電位（ノード Fの電位）か、ソース電極 25sの電位よりもコンデンサ 24の両端の電圧 (F— R間の電圧）分高 、電位 (ノード Rの電位)かが与えられる。ゲ ートドライブ回路 26は、フリップフロップ回路 27から入力される制御信号 27- outに応 じて、ノード Fの電位とノード Rの電位のいずれかを選択して出力する。フリップフロッ プ回路 27は、 nMOSFETからなる 2つのレベルシフトスィッチ 28a、 28b力らタイミン グの異なるパルス信号 28a-out、 28b-outが与えられることで、矩形波の制御信号 27 -outをゲートドライブ回路 26へ出力する。 2つのレベルシフトスィッチ 28aと 28bから 供給されるパルス信号 28a- out、 28b- outにより、フリップフロップ回路 27から出力さ れる矩形波の立ち上がりとたち下がりのタイミングが決められる。上記矩形波は、ハイ サイドのパワースイッチング素子 25のゲート制御信号として機能する。 2つのレベル シフトスィッチ 28a、 28bはパルス発生回路 30から出力されるパルス信号 Sa, Sbによ つて制御され、パルス発生回路 30は制御回路 3から出力されるハイサイドの制御信 号 SH力 パルス信号 Sa, Sbを生成する。制御回路 3は、ハイサイドの制御信号 SH をパルス発生回路 30へ出力するとともにローサイドの制御信号 SLをローサイドのゲ ートドライブ回路 10へ出力する。ローサイドのゲートドライブ回路 10は、ローサイドの 制御信号 SLが例えばハイレベルの間、ローサイド用の電源 11の電圧をパワースイツ チング素子 21のゲート電極 21gへ印加し、パワースイッチング素子 21をオンさせる。 なお、制御回路 3から出力されるハイサイドの制御信号 SHは、ローサイドの制御信号 SLと同様、アース電位を基準にした信号である。
[0039] この回路において、ローサイドのパワースイッチング素子 21とハイサイドのパワース イッチング素子 25との接続点であるノード Fは、スイッチング素子 21, 25の動作状態 により、アース電位から高電位の正電位 HVまで変化するため、ハイサイドのパワース イッチング素子 25のゲート電極 25gへ与える電位は、図 1の点線 Aで囲んだ部分を フローティング状態とし、制御する必要がある。上記フローティング部分に制御シグナ ルをレベルシフトして供給するのがレベルシフトスィッチ 28aと 28bである。
[0040] さらに図 3を用いて図 1に示す構成の動作を詳しく説明する。図 3は、図 1における 各部の信号のタイミングチャートである。
[0041] まず、制御回路 3から出力されるローサイドの制御信号 SLによってローサイドのゲ ートドライブ回路 10が駆動され、ローサイドのパワースイッチング素子 21のオン (導通 ) Zオフ（非導通）の制御がなされる。図 3の時刻 tlにおいて、ゲートドライブ回路 10 力もゲートバイアス 21s-gが与えられ、スイッチング素子 21がオンし、出力端子 43 (0 UT)およびコンデンサ 24の一端（ノード) Fはアース電位となる。この時に、コンデン サ 24の一端 Fのアース電位に対して、電源 11の電位が抵抗 22及びダイオード 23を 介してコンデンサ 24の他端に与えられ、コンデンサ 24が充電されて F— R間の電圧 が上昇する。
[0042] 時刻 t2において、ゲートバイアス 21s-gが無くなると、スイッチング素子 21がオフと なり、負荷によって出力端子 43 (OUT)およびコンデンサ 24の一端 Fの電位が変化 する。コンデンサ 24の一端 Fの電位が変化してもコンデンサ 24に蓄えられた電荷は 保存されるため、 F— R間の電圧は変化しない。
[0043] 時刻 t3から t4にお 、て、図 1に示すように制御回路 3からハイサイドの制御信号 SH が出力されると、パルス発生回路 30は、制御信号 SHの立ち上がりおよび立ち下がり エッジを検出し、立ち上がりエッジの検出に応答してノルス信号 Saを発生し、立ち下 がりエッジの検出に応答してパルス信号 Sbを発生する。パルス信号 Saが出力されて いる間レベルシフトスィッチ 28aがオンし、そのオンしている間、図 3のパルス信号 28a -outが出力され（時刻 t3)、パルス信号 Sbが出力されている間レベルシフトスィッチ 2 8bがオンし、そのオンしている間、パルス信号 28b-outが出力される（時刻 t4)。ここ で、パルス信号 28a-outの電位は、それが出力されるときのコンデンサ 24の端子（ノ ード) Rの電位と接地電位間の電圧が抵抗 Raとレベルシフトスィッチ 28aの内部抵抗 とによって分圧された電圧に相当する電位、すなわち、コンデンサ 24の端子 Rの電 位よりも抵抗 Raによる電圧降下分低い電位である。同様に、パルス信号 28b- outの 電位は、それが出力されるときのコンデンサ 24の端子 Rの電位と接地電位間の電圧 が抵抗 Rbとレベルシフトスィッチ 28bの内部抵抗とによって分圧された電圧に相当す る電位、すなわち、コンデンサ 24の端子 Rの電位よりも抵抗 Rbによる電圧降下分低 い電位である。これらのパルス信号 28a- out、 28b- outのパルス電位は、パルス信号 Sa、 Sbのパルス電位よりも高い電位である。
[0044] フローティング状態のフリップフロップ回路 27は、時刻 t3で、レベルシフトスィッチ 2 8aからパルス信号 28a-outが入力されるとその出力 27-outが高レベル側になり、そ れに応じて、ハイサイドのゲートドライブ回路 26は、ノード Rの電位をその出力 26-out とし、ハイサイドのパワースイッチング素子 25にゲートバイアス 25s- gが印加される。こ こで、ハイサイドのパワースイッチング素子 25はオンし、出力端子 43の電位 OUTお よびコンデンサ 24の一端 Fの電位は高電位 HVとなる。
[0045] 時刻 t4にお!/、て、レベルシフトスィッチ 28bからパルス信号 28b- outがフリップフロッ プ回路 27に入力されると、フリップフロップ回路 27の出力 27-outが低レベル側となり 、それに応じて、ノ、ィサイドのゲートドライブ回路 26は、ノード Fの電位をその出力 26 -outとし、ハイサイドのパワースイッチング素子 25に印加されるゲートバイアス 25s- g が無くなり（0になる）、スイッチング素子 25がオフし、負荷によって出力端子 43の電 位 OUTおよびコンデンサ 24の一端 Fの電位は変化する。
[0046] 以降、同様にして上記の時刻 tl〜t4の状態を繰り返し、図 1の回路をインバータと して機會させることが出来る。
[0047] また、図 2のように回路構成を変更してもよい。図 2では、ブートストラップ電源の一 部を構成している抵抗 22を、ローサイドゲートドライブ用電源 11に直接接続せずに、 ローサイドのゲートドライブ回路 10の出力線に接続している点のみが図 1と異なる。こ のように抵抗 22を接続しても動作は図 1の場合と同様である。すなわち、図 2の場合 、スイッチング素子 21をオンさせる期間に、ゲートドライブ回路 10から電源 11の電圧 が出力され、その電源 11の電圧が出力されている間、スイッチング素子 21がオンと なり、コンデンサ 24が充電されるので、図 1の場合と同様である。
[0048] なお、図 1、図 2では、ハイサイドの制御信号 SHを入力してパルス信号 Sa、 Sbを生 成するパルス発生回路 30を設けている力 制御回路 3がパルス信号 Sa、 Sbを発生し て直接レベルシフトスィッチ 28a、 28bへ入力するように構成してもよい。また、図 1、 図 2では、 1相分の回路構成し力示していないが、複数相例えば 3相の場合は、制御 回路 3は 3相分の制御信号 SL, SHを出力するものである。パルス発生回路 30は各 相ごとに設けられるものとしてもよいし、制御回路 3から各相の制御信号 SHを入力し 、 ノ ルス発生回路 30が各相へ振り分けてパルス信号 Sa、 Sbを出力するように構成し てもよい。あるいは、制御回路 3が各相のノ ルス信号 Sa、 Sbを発生して直接各相の レベルシフトスィッチ 28a、 28bへ入力するように構成してもよい。制御回路 3がパル ス信号 Sa、 Sbを出力する場合は、ハイサイドのパワースイッチング素子 25をオンさせ る期間の開始時点にパルス信号 Saをレベルシフトスイッチ 28aへ出力し、終了時点 にパルス信号 Sbをレベルシフトスィッチ 28bへ出力するようにすればよい。
[0049] 本発明の実施の形態では、図 1または図 2の破線で囲まれた部分 (以下、レベルシ フト用回路と 、う）を、同一チップのワイドバンドギャップ半導体基板に集積して 、る ( 集積チップ 29)。このレベルシフト用回路のレベルシフトスィッチ 28a、 28bとダイォー ド 23は而圧が重要である。レベルシフトスィッチ 28a、 28bは、パワースイッチング素 子 25のゲート制御回路の一部なので大電流は要求されず、小型のワイドバンドギヤ ップ半導体素子として集積して形成可能である。この耐圧が要求されるゲート制御回 路の一部を集積ィ匕することにより部品点数を減らし、例えばインバータモジュールを 小型化できる。また、この耐圧を要求されるレベルシフト用回路 (集積チップ 29)は、 ブートストラップ電源の一部とレベルシフトスィッチであり、これらは回路的に別機能 の回路部分であり、従来、集積ィ匕の発想はな力つた。
[0050] また、本発明の実施の形態では、集積化する際、レベルシフトスィッチ 28aと抵抗 R aとを 1つの素子として構成した抵抗内蔵レベルシフトスィッチ 28Aを形成し、レベル シフトスィッチ 28bと抵抗 Rbとを 1つの素子として構成した抵抗内蔵レベルシフトスィ ツチ 28Bを形成している。このようにすることで、抵抗内蔵レベルシフトスィッチ 28A、 28Bとダイオード 23のそれぞれの一端子力 コンデンサ 24の一方の端子 Rに共通に 結線されて 、るため、同一チップに形成することが容易になる。
[0051] 図 4は、集積チップ 29の断面視における構造を示す図である。この例では、ダイォ ード 23としてショットキーダイオードを用い、ダイオード 23および抵抗内蔵レベルシフ トスイッチ 28A、 28Bの各素子間をメサ分離構造により分離している。
[0052] ダイオード 23は、第 1導電型 (例えば n型）のワイドバンドギャップ半導体基板 50s上 に形成された第 1導電型のドリフト層 50d表面にショットキーダイオード電極 51が配置 されたショットキーダイオードであり、メサ分離部 52aで囲むことにより、このショットキ 一ダイオードは他の素子と電気的に分離されている。
[0053] 抵抗内蔵レベルシフトスィッチ 28Aは、ダイオード 23とメサ分離部 52aにより分離さ れてこれと隣接するように、リサーフ構造を含む縦型の MOSFETによって構成され ている。第 1導電型のドリフト層 50d上に第 2導電型 (例えば p型）のゥエル領域 53a、 53bがー部領域 CFFET領域 57)を除 ヽて形成されて!ヽる。この第 2導電型のゥエル 領域 53a中に、第 1導電型のソース領域 54と、このソース領域 54と離れた第 1導電型 の領域 54aとがイオン注入法により形成されて 、る。第 2導電型のゥエル領域 53aの 表面に、ソース領域 54と連続して、第 1導電型又は第 1導電型と真性半導体の積層 構造のチャンネル領域 55及び第 1導電型又は第 1導電型と真性半導体の積層構造 のリサーフ領域 56が形成されている。リサーフ領域 56は、ゥエル領域 53aともう一つ の第 2導電型のゥエル領域 53bに挟まれた第 1導電型の JFET領域 57に繋がってい る。また、リサーフ領域 56は、例えば 1 μ πι〜10 /ζ m程度、ソース領域 54と離間して 形成されている。ソース領域 54上にはソース電極 58sが設けられ、チャンネル領域 5 5表面はゲート絶縁膜 59に覆われ、更にゲート絶縁膜 59上にゲート電極 58gが形成 されている。また、リサーフ領域 56iJFET領域 57の接合部分の上部の表面に出力 電極 58οが形成されて!、る。
[0054] 抵抗内蔵レベルシフトスィッチ 28Βは、抵抗内蔵レベルシフトスィッチ 28Αとメサ分 離部 52bにより分離されてこれと隣接するように、抵抗内蔵レベルシフトスィッチ 28A と同じ構成で形成されている。なお、集積チップ 29上でのダイオード 23および抵抗 内蔵レベルシフトスィッチ 28A、 28Bの配置は図 4の例に限られずどのような配置に なってもよい。
[0055] また、この集積チップ 29の裏面には、ダイオード 23の力ソード側電極と抵抗内蔵レ ベルシフトスィッチ 28A、 28Bを構成する縦型 MOSFETのドレイン電極とが一体化 された共通電極 58dが形成され、この共通電極 58dが図 1のコンデンサ 24の一端が 接続されたノード Rへ接続される。本実施の形態では、図 4において、電極 51、 58d 、 58s、 58g、 58οおよびゲート絶縁膜 59以外の部分は、ワイドバンドギャップ半導体 で形成されている。
[0056] 抵抗内蔵レベルシフトスィッチ 28Α、 28Βにおいて、ソース電極 58sにはアース電 位が与えられるので、ゲート電極 58gに正の電位を与えずにソース電極 58sの電位と 同等の場合は、 MOSFETのチャンネル領域 55がオフの状態 (非導通状態)で、出 力電極 58οの電位は共通電極 58dの電位と等しくなつている。一方、ゲート電極 58g に正の電位を与えチャンネル領域 55がオンの状態 (導通状態）の場合は、共通電極 58d力 ら基板 50s、ドリフト領域 50d、 JFET領域 57、リサーフ領域 56、チャンネル領 域 55、ソース領域 54を通ってソース電極 58sへ流れる電流により電圧降下が起こり、 共通電極 58dの電位よりも、共通電極 58dと出力電極 58ο間の電気抵抗（リサーフ領 域 56の出力電極 58οの直下部分 iJFET領域 57とドリフト領域 50dと基板 50sの電 気抵抗であり、図 1の抵抗 Ra, Rbに相当）とそこに流れる電流とのかけ算の値分、低 い電位が出力電極 58οに出力される。このときの出力電極 58οの出力電位は、上記 共通電極 58dと出力電極 58ο間の電気抵抗（図 1の抵抗 Ra, Rb〖こ相当）と、出力電 極 58οとチャンネル領域 55間のリサーフ領域 56の電気抵抗（図 1のレベルシフトスィ ツチ 28a, 28bの内部抵抗に略相当）とを設計時に調整しておくことで、所望の電位 に設定することが可能である。この抵抗内蔵レベルシフトスィッチ 28A、 28Bのそれ ぞれの出力電極 58οの電位が図 1のパルス信号 28a-out、 28b-outとしてフリップフロ ップ回路 27へ入力される。
[0057] 以上のように構成された抵抗内蔵レベルシフトスィッチ 28A、 28Bは、従来、外付け されていた図 1の抵抗 Ra, Rbを内蔵した構成であり、外付け抵抗およびその配線を 無くすことができ、装置の小型化が図れるとともに外付けのための配線および配線ェ 程を省略することができる。この効果は、本実施の形態のように、抵抗内蔵レベルシ フトスィッチ 28A、 28Bがワイドバンドギャップ半導体を用いて形成される場合に限ら れず、例えば Si半導体を用いて形成されるような場合にも得られる。
[0058] なお、ゲート絶縁膜 59の直下の第 1導電型又は第 1導電型と真性半導体の積層構 造のチャンネル領域 55はなくても力まわないが、チャンネル領域 55を設けることによ り MOSFETのしきい値電圧を調整することができる。特に、本実施の形態のように、 SiC等のワイドバンドギャップ半導体を用いて形成される場合、第 1導電型又は第 1 導電型と真性半導体の積層構造のチャンネル領域 55を設けな ヽとしき ヽ値電圧が 高くなるので、チャンネル領域 55を設けることでしきい値電圧を低くすることができる 。チャンネル領域 55を設けている場合は、チャンネル領域 55が FETチャンネル領域 であり、チャンネル領域 55を設けていない場合には、ゲート電極 58g直下のゥエル領 域 53aにお 、て、その表面及び表面近傍の領域が FETチャンネル領域である。 更に、レベルシフトスィッチ 28 A, 28Bのソース電極 58sは共通でもかまわないので 、図 5のように、 2つのレベルシフトスィッチ 28A, 28Bに共通のソース電極 58sを設け 、この共通のソース電極 58sに対し、 2つのレベルシフトスィッチ 28A, 28Bが左右対 称な構造で形成されるようにしても力まわな 、。
[0059] また、ダイオード 23として、 pn接合ダイオードを用いてかまわな 、が、本実施の形 態のように、ショットキーダイオードを用いた方が、順方向電圧降下が小さぐ動作の 高速ィ匕を図ることができる。
[0060] なお、図 4では、メサ分離部 52a,52bにより素子分離されている力 メサ分離部 52a ,52bに代えて、図 6のように第 1導電型のドリフト層 50dと pn接合される第 2導電型領 域カゝらなる素子分離領域 52A,52Bを設けてもよい。また、図 5の場合にも、メサ分離 部 52aに代えて、図 6のような第 1導電型のドリフト層 50dと pn接合される第 2導電型 領域からなる素子分離領域 52Aを設けてもょ ヽ。
[0061] 〔インバータモジュール〕
上述のレベルシフト用回路力もなる集積チップ 29を用いて構成したインバータモジ ユールの概念図を図 7、図 8、図 9に示す。この図 7、図 8、図 9において、インバータ モジュールの負荷につなぐ出力端子 43 (OUT)は、同様に並列して 3つあり、 3相モ ータ 1 (図 10参照）などをドライブする。図 7、図 8、図 9において、ローサイドおよびノヽ ィサイドのパワースイッチング素子 21、 25は、絶縁膜や電極以外の半導体部分がヮ イドバンドギャップ半導体で形成され、 Vヽずれも裏面側にドレイン電極が形成された 縦型構造の nMOSFET力もなるチップで構成されている。図 7、図 8、図 9では、ロー サイドのパワースイッチング素子 21のソース電極 21s、ゲート電極 21gおよびハイサイ ドのパワースイッチング素子 25のソース電極 25s、ゲート電極 25gは、チップ表面に 形成されて!、る外部接続用のパッドを示す。 3つそれぞれのローサイドのパワースィ ツチング素子 21のソース電極 21 sは、それぞれの集積チップ 29に集積されて!ヽる抵 抗内蔵レベルシフトスィッチ 28A、 28Bのソース電極 58s (図 4参照）と電気的に接続 されるととも〖こ、アース電位が与えられる電源線に接続される。また、それぞれのパヮ 一スイッチング素子 21の裏面側のドレイン電極はそれぞれの金属板等力もなる導電 板 42と接続されている。各導電板 42は、それぞれの出力端子 43に接続されるととも に各ローサイドのパワースイッチング素子 21と対をなすハイサイドのパワースィッチン グ素子 25のソース電極 25sと電気的に接続される。
[0062] また、 3つのハイサイドのパワースイッチング素子 25は、共通の金属板等からなる導 電板 44上に実装されるとともにそれぞれの裏面側のドレイン電極が導電板 44と接続 されている。この導電板 44は、高電圧電源 4 (図 10参照）から高電位側の電位 HVが 与えられる電源線に接続される。ハイサイドのパワースイッチング素子 25上には、ゲ ートドライブ回路 26と、集積チップ 29に集積されている抵抗内蔵レベルシフトスイツ チ 28A、 28Bの出力電極 58ο (図 4参照）と電気的に接続されるフリップフロップ回路 27とが、 1つのチップとして積層実装され、フローティング状態で動作する。動作電圧 は、ブートストラップ電源のコンデンサ 24に蓄積された電荷により供給される。ここで、 ゲートドライブ回路 26およびフリップフロップ回路 27は、 Si半導体により構成されて Vヽてもワイドバンドギャップ半導体で構成されて ヽても力まわな 、。このゲートドライブ 回路 26とフリップフロップ回路 27を内蔵したチップは、その裏面にパワースィッチン グ素子 25のソース電極 25sと接続するためのパッド、およびゲート電極 25gと接続す るためのノッドが設けられて、それぞれ接続されている。
[0063] 図 7では、集積チップ 29をその様子を示すために大きめに示して 、るが、集積チッ プ 29は、他のパワースイッチング素子 21等と異なり、大電流を制御する必要がない ため通常 1/10以下の小型の素子となる。図 7の場合、集積チップ 29を、ローサイドの ノ ワースイッチング素子 21を実装した導電板 42上に、絶縁板 31を挟んで積層実装 しており、このようにすると配線などがしゃすく小型のモジュールが容易に形成できる ことが確認された。この図 7の場合、コンデンサ 24は外付けされ、その一方の端子 F ( 図 1、図 2参照）が導電板 42と接続され、他方の端子 R (図 1、図 2参照）が集積チップ 29の共通電極 58d (図 4参照）とゲートドライブ回路 26およびフリップフロップ回路 27 を内蔵したチップとに接続されている。
[0064] また、図 8に示すように、図 7の絶縁板 31に代えて、例えば積層誘電体コンデンサ 等のチップコンデンサ 41 (=図 1のコンデンサ 24)を配置すると、外付けのコンデンサ およびその配線が不要となり、更に小型のモジュールを達成することが出来る。この チップコンデンサ 41はチップの上面と下面に電極が設けられており、下面の電極 (端 子 F)が導電板 42と直接接続され、上面の電極 (端子 R)が集積チップ 29の共通電極 58d (図 4参照）と直接接続され、その共通電極 58dがゲートドライブ回路 26とフリツ プフロップ回路 27を内蔵したチップと配線で接続されている。
[0065] 更に、図 9に示すように、ローサイドのパワースイッチング素子 21とチップコンデンサ 41とチップコンデンサ 41上に積層実装された集積チップ 29とを実装した導電板 42 を、ハイサイドのパワースイッチング素子 25のソース電極 25s上に積層実装すると、さ らに小さな容積となりさらなる小型化が達成された。この構成においては、例えば金 属板によって構成される導電板 42とハイサイドのパワースイッチング素子 25のソース 電極 25sを結線する必要もなくなり、モジュールの構造も更に単純なものとなる。
[0066] なお、図 7、図 8、図 9に示された構成に、さらにローサイドのゲートドライブ回路 10、 ローサイド用の電源 11および抵抗 22が接続されてモジュールが構成されることにな る。図 1、図 2のいずれの回路構成の場合も、図 7、図 8、図 9において、電源 11から 電圧供給を受けるローサイドのゲートドライブ回路 10の出力線がパワースイッチング 素子 21のゲート電極 21gに接続される。さらに、図 1の回路構成の場合、ダイオード 2 3のショットキー電極 51 (図 4参照）と接続され層間絶縁膜 (図示せず)を介して集積 チップ 29の表面に形成されたアノード側電極 (パッド） 23sに抵抗 22の一端が接続さ れ、その抵抗 22の他端が電源 11に接続されることになる。また、図 2の回路構成の 場合、集積チップ 29の表面に形成されたダイオード 23のアノード側電極 23sとパヮ 一スイッチング素子 21のゲート電極 21gとの間に抵抗 22が接続されることになる。こ の場合、パワースイッチング素子 21のゲート電極 21gとダイオードの電極 23sを、図 7 に点線で示したように、抵抗が高いたとえば細いワイヤ Lで結線しても良い。また、パ ワースイッチング素子 21のソース電極 21sは、抵抗内蔵レベルシフトスィッチ 28A、 2 8Bのソース電極とそれぞれ別に結線されている力 抵抗内蔵レベルシフトスィッチ 2 8A, 28Bのソース電極を一体とし、その一体とした一つソース電極と一本のワイヤで 結線されても良い。ここで、図 1、図 2のいずれの回路構成の場合もゲートドライブ回 路 10は各相個別に必要である力 図 1の回路構成の場合、ローサイド用の電源 11 および抵抗 22は、それぞれ、各相について個別に設けなくても、全相（ここでは 3相） で共有するようにして 1つだけ設けてもよい。また、図 2の回路構成の場合、ゲートドラ イブ回路 10に加えて抵抗 22も各相個別に必要であるが、ローサイド用の電源 11は、 各相について個別に設けなくても、全相（ここでは 3相）で共有するようにして 1つだけ 設けてもよい。
[0067] 以上の図 7、図 8、図 9では、抵抗内蔵レベルシフトスィッチ 28A、 28Bとブートストラ ップダイオード 23の 3つの素子を集積ィ匕したチップ 29を用いた場合について説明し たが、これら 3つの素子が集積ィ匕されずにそれぞれ独立の個別チップであってもよく 、ワイドバンドギャップ半導体により構成された回路部品は、熱の伝導が良好で加熱 しにくい上に、たとえ加熱して 400°C程度となっても正常に動作するため、積層実装 することが可能であり、モジュールの小型化に寄与する。
[0068] また、上記の集積チップ 29およびパワースイッチング素子 21, 25のチップをワイド バンドギャップ半導体を用いて構成し、上記のインバータモジュールを構成した場合 、集積チップ 29部分およびパワースイッチング素子 21, 25のチップを Si半導体を用 いて構成し、インバータモジュールを構成した場合に比べて、 5分の 1以下の大きさ の高密度化を達成できることを確認した。
[0069] また、上記の実施の形態では、ハイサイドおよびローサイドのパワースイッチング素 子 21, 25として、ワイドバンドギャップ半導体を用いて構成された MOSFETを用い た力 同様にしてワイドバンドギャップ半導体を用いて構成された IGBT、 MISFET、 MESFETなどを用いても同様の省スペース、省エネルギーを満たすモジュールが 実現できる。
[0070] なお、パワースイッチング素子 21, 25を Si半導体を用いて構成しても、上記の集積 チップ 29を用いることで、集積チップ 29部分を Si半導体を用いて構成するよりも小型 ィ匕が図れ、インバータモジュールの小型化も可能となる。
[0071] また、上記の実施の形態では、ハイサイドおよびローサイドのパワースイッチング素 子のペアを 3組用いた 3相インバータ装置を例に説明した力 1組用いる単相ハーフ ブリッジ回路や 2組用いる単相フルブリッジ回路のインバータ装置についても同様に 適用できる。
[0072] 上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らか である。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行 する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を 逸脱することなぐその構造及び Z又は機能の詳細を実質的に変更できる。
産業上の利用可能性
[0073] 本発明に係る半導体装置およびモジュールは、コンパクトに実装された低損失、高 効率、高速動作が可能なパワーデバイスであり、例えば小型のインバータ等に適用 でき、省スペース、省エネルギーを実現する次世代パワーエレクトロニクスシステム等 に有用である。

Claims

請求の範囲
[1] 第 1の電極と第 2の電極と制御電極と信号出力電極とを有するとともに、前記第 1の 電極と前記信号出力電極との間に介在し前記制御電極への入力信号に応じて導通 し又は非導通となるトランジスタ素子部と、前記信号出力電極と前記第 2の電極との 間に介在する抵抗素子部とを構成する第 1の半導体領域を有し、前記第 1の半導体 領域がワイドバンドギャップ半導体により構成されている 2つのレベルシフトスィッチと 力ソード側電極およびアノード側電極と第 2の半導体領域とを有し、前記第 2の半導 体領域がワイドバンドギャップ半導体により構成されて 、るダイオードとを備えて 、る 半導体装置。
[2] 各々の前記レベルシフトスィッチは、
前記第 1の半導体領域が、第 1導電型のワイドバンドギャップ半導体基板と、前記ヮ イドバンドギャップ半導体基板上に形成された第 1導電型のドリフト層と、前記ドリフト 層表面に一部領域を除！ヽて形成された第 2導電型のゥエル領域と、前記ゥエル領域 の表面の所定領域に形成された第 1導電型のソース領域と、前記ソース領域と離間 して前記ゥ ル領域上および前記ドリフト層の前記一部領域上に形成された第 1導電 型又は第 1導電型と真性半導体の積層構造のリサーフ領域とを有し、
前記第 1の電極が前記ソース領域上に形成され、前記制御電極が前記ソース領域 と前記リサーフ領域との間の前記ゥエル領域上にゲート絶縁膜を介して形成され、前 記信号出力電極が前記リサーフ領域上に形成され、前記第 2の電極が前記ワイドバ ンドギャップ半導体基板の裏面に形成され、
前記ゥエル領域と前記ソース領域と前記リサーフ領域とで前記トランジスタ素子部が 構成され、前記リサーフ領域と前記一部領域を含む前記ドリフト層と前記ワイドバンド ギャップ半導体基板とで前記抵抗素子部が構成されている請求項 1記載の半導体装 置。
[3] 前記ゲート絶縁膜の直下に、前記第 1導電型のソース領域と前記第 1導電型又は 第 1導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイドバンド ギャップ半導体により構成された第 1導電型又は第 1導電型と真性半導体の積層構 造のチャンネル領域が設けられている請求項 2記載の半導体装置。
[4] 2つの前記レベルシフトスィッチの前記第 2の電極と前記ダイオードの前記力ソード 側電極とがー体ィ匕されて共通電極として設けられている請求項 1から 3のうちいずれ 力 1項に記載の半導体装置。
[5] 2つの前記レベルシフトスィッチの第 1の半導体領域と前記ダイオードの第 2の半導 体領域とが、同一のワイドバンドギャップ半導体基板およびその上に形成されたワイ ドバンドギャップ半導体領域力 なる請求項 1記載の半導体装置。
[6] 各々の前記レベルシフトスィッチは、
前記第 1の半導体領域の前記ワイドバンドギャップ半導体基板が第 1導電型であり 、前記第 1の半導体領域の前記ワイドバンドギャップ半導体領域が、前記ワイドバンド ギャップ半導体基板上に形成された第 1導電型のドリフト層と、前記ドリフト層表面に 一部領域を除!ヽて形成された第 2導電型のゥエル領域と、前記ゥエル領域の表面の 所定領域に形成された第 1導電型のソース領域と、前記ソース領域と離間して前記ゥ エル領域上および前記ドリフト層の前記一部領域上に形成された第 1導電型又は第 1導電型と真性半導体の積層構造のリサーフ領域とを有し、
前記第 1の電極が前記ソース領域上に形成され、前記制御電極が前記ソース領域 と前記リサーフ領域との間の前記ゥエル領域上にゲート絶縁膜を介して形成され、前 記信号出力電極が前記リサーフ領域上に形成され、前記第 2の電極が前記ワイドバ ンドギャップ半導体基板の裏面に形成され、
前記ゥエル領域と前記ソース領域と前記リサーフ領域とで前記トランジスタ素子部が 構成され、前記リサーフ領域と前記一部領域を含む前記ドリフト層と前記ワイドバンド ギャップ半導体基板とで前記抵抗素子部が構成されている請求項 5記載の半導体装 置。
[7] 前記ゲート絶縁膜の直下に、前記第 1導電型のソース領域と前記第 1導電型又は 第 1導電型と真性半導体の積層構造のリサーフ領域とを連結するようにワイドバンド ギャップ半導体により構成された第 1導電型又は第 1導電型と真性半導体の積層構 造のチャンネル領域が設けられている請求項 6記載の半導体装置。
[8] 2つの前記レベルシフトスィッチの前記第 2の電極と前記ダイオードの力ソード側電 極とが一体化された共通電極として前記ワイドバンドギャップ半導体基板の裏面側に 配置され、 2つの前記レベルシフトスィッチの前記第 1の電極と前記信号出力電極と 前記ダイオードのアノード側電極とが前記ワイドバンドギャップ半導体基板の表面側 に配置されている請求項 5から 7のうちいずれか 1項に記載の半導体装置。
[9] 2つの前記レベルシフトスィッチおよび前記ダイオードの各々は、前記ワイドバンド ギャップ半導体基板の表面側においてメサ構造または pn接合により素子分離されて いる請求項 5から 8のうちいずれ力 1項に記載の半導体装置。
[10] 前記ダイオードは、前記アノード側電極がショットキー電極となるショットキーダイォ ードである請求項 1から 9のうちいずれ力 1項に記載の半導体装置。
[11] 前記ワイドバンドギャップ半導体が炭化珪素である請求項 1から 10のうちいずれか 1項に記載の半導体装置。
[12] 直流電圧が印加される高電位側電源線と低電位側電源線との間に、前記高電位 側電源線に高電位側電極が接続されハイサイドのゲートドライブ信号に基づいてォ ンオフ制御されるハイサイドのパワースイッチング素子と、前記低電位側電源線に低 電位側電極が接続されローサイドのゲートドライブ信号に基づいてオンオフ制御され るローサイドのパワースイッチング素子とが直列接続され、前記ノ、ィサイドのパワース イッチング素子の低電位側電極と前記ローサイドのパワースイッチング素子の高電位 側電極とに接続される出力端子が備えられたインバータ主回路部と、
ローサイドのゲートドライブ用電源力も電源電圧が供給され、前記ローサイドのパヮ 一スイッチング素子をオンオフ制御するためのローサイド制御信号に基づいて前記口 一サイドのパワースイッチング素子のゲートドライブ信号を生成し出力するローサイド のゲートドライブ回路と、
前記出力端子に一方の電極が電気的に接続されたコンデンサと、
力ソード側電極が前記コンデンサの他方の電極と接続され前記ローサイドのパワー スイッチング素子がオンしたときにアノード側電極に前記ローサイドのゲートドライブ 用電源からの電流が流れ込むダイオードと、
第 1の電極と第 2の電極と制御電極と信号出力電極とを備え、前記第 1の電極が前 記低電位側電源線と電気的に接続され、前記第 2の電極が前記コンデンサの他方の 電極と電気的に接続され、前記ハイサイドのパワースイッチング素子をオンさせるベ き期間の開始時に前記制御電極に第 1のパルスが入力されることにより、前記コンデ ンサの他方の電極の電位に応じた電位であり、かつ前記第 1のパルスよりも高い電位 を有する第 2のパルスが前記信号出力電極から出力される第 1のレベルシフトスイツ チと、
第 1の電極と第 2の電極と制御電極と信号出力電極とを備え、前記第 1の電極が前 記低電位側電源線と電気的に接続され、前記第 2の電極が前記コンデンサの他方の 電極と電気的に接続され、前記ハイサイドのパワースイッチング素子をオンさせるベ き期間の終了時に前記制御電極に第 3のパルスが入力されることにより、前記コンデ ンサの他方の電極の電位に応じた電位であり、かつ前記第 3のパルスよりも高い電位 を有する第 4のパルスが前記信号出力電極から出力される第 2のレベルシフトスイツ チと、
前記コンデンサの両端の電圧が電源電圧として供給され、前記第 1のレベルシフト スィッチの前記信号出力電極から出力される前記第 2のパルスのタイミングに基づい て前記ハイサイドのパワースイッチング素子をオンさせ、前記第 2のレベルシフトスィ ツチの前記信号出力電極から出力される前記第 4のパルスのタイミングに基づいて前 記ハイサイドのパワースイッチング素子をオフさせるためのハイサイド制御信号を生 成し出力する信号生成回路と、
前記コンデンサの両端の電圧が電源電圧として供給され、前記信号生成回路から 出力される前記ハイサイド制御信号に基づいて前記ハイサイドのパワースイッチング 素子のゲートドライブ信号を生成し出力するハイサイドのゲートドライブ回路と を 1組以上備えたインバータ装置に用いられ、
前記第 1および第 2のレベルシフトスィッチと前記ダイオードとを構成する請求項 1 から 11のうちいずれか 1項に記載の半導体装置と前記ローサイドのパワースィッチン グ素子とを実装し前記出力端子と電気的に接続される導電性実装基板と、前記一方 の電極が前記導電性実装基板と接続され前記他方の電極が前記半導体装置の 2つ の前記レベルシフトスィッチの前記第 2の電極および前記ダイオードの前記力ソード 側電極と電気的に接続された前記コンデンサと、前記導電性実装基板に低電位側 電極が電気的に接続された前記ノ、ィサイドのパワースイッチング素子と、前記半導体 装置の 2つの前記レベルシフトスィッチの前記信号出力電極と前記コンデンサとに電 気的に接続された前記信号生成回路と、前記信号生成回路と前記ハイサイドのパヮ 一スイッチング素子と前記コンデンサとに電気的に接続された前記ハイサイドのゲー トドライブ回路とを 1組以上備えて 、るモジュール。
[13] 前記コンデンサがチップコンデンサであり、前記チップコンデンサが前記導電性実 装基板上に実装され、前記チップコンデンサ上に前記半導体装置が積層実装され て 、る請求項 12記載のモジュール。
[14] 前記ローサイドのパワースイッチング素子と前記チップコンデンサと前記半導体装 置とが搭載された導電性実装基板が、前記ハイサイドのパワースイッチング素子の低 電位側電極上に積層実装されている請求項 13記載のモジュール。
[15] 前記ハイサイドのパワースイッチング素子上に、前記信号生成回路および前記ハイ サイドのゲートドライブ回路を構成するチップが積層実装されている請求項 12から 14 のうちいずれか 1項に記載のモジュール。
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