WO2006022453A1 - ＧａＮ系電界効果トランジスタおよびその製造方法 - Google Patents

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    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]

Definitions

  • the present invention relates to a field effect transistor having a hetero structure excellent in high output, high breakdown voltage, high speed, and high frequency characteristics.
  • a heterojunction field effect transistor is a transistor that has an interface (heterointerface) made of two materials with different physical properties, such as lattice constant, and uses a two-dimensional electron gas formed at the heterointerface as a channel.
  • One of the heterojunction FEs is known as GaN-based FE T.
  • GaN-based FET an AlGaNZGaN heterojunction FET is known (for example, Patent Document 1 (Japanese Patent Laid-Open No. 2003-258005) and Patent Document 2 (Japanese Patent Laid-Open No. 2003-243424). No.))).
  • FIG. 8 shows a conceptual diagram of a typical heterojunction F ⁇ .
  • the heterojunction FET is provided on the substrate 2, the buffer layer 3 provided on the substrate, the channel layer 4 provided on the nofer layer, and the channel layer. It includes a spacer layer 5 and a barrier layer 6 provided on the spacer layer.
  • a source electrode 7, a gate electrode 8, and a drain electrode 9 are provided.
  • the thickness of the A 1 G a N barrier layer In order to improve the gate effect of the transistor and increase the transconductance (g m ), it is desirable to reduce the thickness of the A 1 G a N barrier layer.
  • the thickness of the A 1 Ga N layer is reduced, the influence of the electric field of the A 1 Ga N surface level at the AlGaN / GaN heterointerface increases. As a result, the polarization effect at the heterointerface is reduced, the two-dimensional electron concentration is lowered, and the channel resistance is increased.
  • the A 1 G a N layer is made thinner and at the same time A 1 G a
  • the effect of the electric field at the N surface level is reduced, and at the A 1 G a N / G a N heterointerface It is effective to increase the two-dimensional electron concentration by increasing the polarization effect.
  • Non-Patent Document 1 Japanese Patent Laid-Open No. 2004-186679
  • Fig. 1 of Non-Patent Document 1 and Fig. 3 of Patent Document 3 in the recess type FET, the barrier layer and the cap layer are deeply digged under the gate electrode.
  • FIG. 1 is a schematic diagram showing a heterojunction FE T according to a first embodiment of the present invention.
  • Figure 2 is a graph showing the relationship between the film thickness of the A 1 G a N barrier layer, channel electron mobility, channel two-dimensional electron gas concentration, and channel sheet resistance when SiN is deposited at 30 nm.
  • Figure 3 is a graph showing the relationship between the A 1 G a N barrier layer thickness, channel electron mobility, channel two-dimensional electron gas concentration, and channel sheet resistance when SiN is deposited at 2 nm. .
  • Fig. 4 is a graph showing the relationship between SiN film thickness, channel electron mobility at room temperature, two-dimensional electron gas concentration, and sheet resistance in a sample with an A 1 GaN barrier layer thickness of 8 nm. .
  • Figure 5 shows a sample with an A 1 G a N barrier layer with a thickness of 6 nm. This is a graph showing the relationship between channel electron mobility, two-dimensional electron gas concentration, and sheet resistance at different locations on the wafer at room temperature, with SiN deposited at 2 nm.
  • Figure 6 shows the schematic configuration of the R F -M B E equipment used in the R F-M B E method.
  • FIG. 7 is a schematic diagram showing an MIS structure heterojunction F ET according to the second embodiment of the present invention.
  • FIG. 8 is a conceptual diagram showing F ET without an insulating film, for explaining the feature of the present invention.
  • An object of the present invention is to provide a GaN-based heterojunction transistor that can achieve high output, high breakdown voltage, high speed, and high frequency.
  • Another object of the present invention is to provide a heterojunction FET using a barrier layer having a uniform film thickness that does not have a recess structure.
  • Another object of the present invention is to provide a heterojunction FET that has a high two-dimensional electron concentration, excellent transconductance characteristics, and a large output.
  • Another object of the present invention is to provide a heterojunction FET capable of high speed and high frequency by miniaturization of the gate electrode.
  • the present invention is basically a heterojunction FET in which a high two-dimensional electron density and a high transconductance can be obtained by depositing an insulating film on the surface of the element in a GaN-based heterojunction FET.
  • the present invention relates to a manufacturing method of the paste.
  • At least one of the above problems is a GaN-based field effect transistor having a hetero structure including a channel layer and a barrier layer, and according to the first aspect of the present invention having an insulating film on the surface of the transistor element. Solved by field effect transistors.
  • GaN-based FET means FET having a channel layer composition of GaN (or InGaN) such as an A 1 GaN / GaN heterojunction FET.
  • the insulating film is an insulating film composed of any of the S i N, S i ⁇ 2, S i ON, A l 2 ⁇ 3, or eight 1 N.
  • the insulating film is an insulating film made of SiN formed by a hot wire CVD method.
  • the change in electron mobility in a range of 20 mm from a specific position of the field effect transistor is 10% or less.
  • the change in secondary electron concentration in a range of 20 mm from a specific position of the field effect transistor is 10 ° /. It is as follows.
  • the insulating film has a thickness of 1 nm to 1 ⁇ m.
  • the field effect transistor according to any one of the above.
  • the insulating film is made of SiN formed by a hot wire CVD method, and the thickness of the insulating film is 1 ⁇ ! ⁇ 100 nm.
  • the field effect transistor according to any one of the above.
  • a preferred embodiment of the field effect transistor is the field effect transistor according to any one of the above, wherein the channel layer is made of G a N and the barrier layer is made of A 1 G a N.
  • the barrier layer has a thickness of 1 to 30 nm. The field effect transistor according to any one of the above.
  • the barrier layer has a thickness of 3 to 20 nm.
  • the barrier layer has a thickness of 5 to 15 nm.
  • the channel layer has a thickness of 100 nm to 10 ⁇ m. The field effect transistor according to any one of the above.
  • a preferred embodiment of the field effect transistor is a field effect transistor in which a buffer layer, a channel layer made of G a N, and a barrier layer made of A 1 G a N are formed in this order on a substrate, and the thickness of the barrier layer Is a heterojunction field effect transistor having an insulating film on the transistor element surface.
  • the insulating film is an insulating film composed of any of the S i N, S i O 2 , S i ON, A l 2 0 3, or A l N.
  • the field effect transistor according to any one of the above.
  • the insulating film is an insulating film made of Si N formed by a hot wire C V D method.
  • the change in electron mobility in a range of 20 mm from a specific position of the field effect transistor is 10% or less.
  • the field effect transistor according to any one of the above.
  • the change in secondary electron concentration in a range of 20 mm from a specific position of the field effect transistor is 10% or less.
  • the field effect transistor according to any one of the above.
  • the insulating film has a thickness of 1 ⁇ to 1 ⁇ m.
  • the insulating film is made of Si N formed by a hot wire C V D method, and the thickness of the insulating film is 1 nm to 100 nm.
  • the field effect transistor according to any one of the above.
  • a preferred embodiment of the field effect transistor is the field effect transistor according to any one of the above, wherein a spacer layer is provided between the channel layer and the barrier layer.
  • the second aspect of the present invention includes a step of forming a buffer layer, a channel layer made of G a N, and a barrier layer made of A 1 G a N in this order on a substrate, a source electrode, a gate electrode, and a drain electrode And forming an insulating film on the surface of the barrier layer And a method of manufacturing a field effect transistor having a heterostructure including:
  • the step of forming an insulating film on the surface of the barrier layer comprises the steps of: Si N, Si O 2 , Si ON, A 1 2 0 3 , or A 1 N
  • the insulating film is formed by hot wire CVD method using either of the raw materials.
  • a preferred embodiment of the method for producing a field effect transistor is the method for producing a field effect transistor having a heterostructure according to claim 21, wherein the insulating film has a thickness of 1 nm to l / im.
  • the thickness of the barrier layer made of A 1 G a N is 3 ⁇ ⁇ ! 22.
  • the GaN heterojunction FET of the present invention reduces the surface level of the barrier layer by depositing an insulating film on the surface of the barrier layer such as A 1 GaN as demonstrated by the examples described later. be able to. As a result, the electric field effect of the surface state with respect to the polarization effect at the heterointerface can be reduced. As a result, the two-dimensional electron concentration is increased and a high output can be obtained.
  • the GaN-based heterojunction FET of the present invention preferably has a structure having an Si N insulating film formed by a hot wire CVD method, and further, a single layer of a spacer having a specific composition is combined.
  • the heterojunction FET of the present invention is more effective when the thickness of the barrier layer is reduced to 12 nm or less (particularly l Onm or less), and the maximum current can be obtained. Large transconductance can be obtained without reducing the maximum output power. That is, according to the present invention, it is possible to provide a heterojunction transistor that can achieve high output, high breakdown voltage, high speed, high frequency, and the like.
  • the two-dimensional electron concentration is high and the mutual conductance characteristics are excellent. Therefore, it is possible to provide a heterojunction FET that can obtain a large output. According to the present invention, it is possible to provide a heterojunction FET capable of high speed and high frequency by miniaturizing the gate electrode.
  • the heterojunction FET of the present invention is basically a GaN-based field effect transistor having a heterostructure including a channel layer and a barrier layer, and is isolated on the surface of the transistor element.
  • the heterojunction FET of the present invention can obtain a higher effect when the thickness of the barrier layer is thinner than that of the conventional barrier layer, and is excellent without reducing the output current and power. Mutual conductance can be obtained.
  • FIG. 1 is a schematic diagram showing a heterojunction FET according to a first embodiment of the present invention.
  • the heterojunction FET according to the first embodiment of the present invention includes a substrate 2, a buffer layer 3 provided on the substrate, a channel layer 4 provided on the buffer layer, It includes a spacer layer 5 provided on the channel layer and a barrier layer 6 provided on the spacer layer.
  • a source electrode 7, a gate electrode 8, and a drain electrode 9 are provided.
  • the element surface is stabilized by depositing an insulating film 10 on the element surface.
  • the heterointerface is formed between the channel layer and the spacer layer. It may be FET with a so-called MIS (Metal-Insulator-Semiconductor) structure as shown in FIG.
  • MIS Metal-Insulator-Semiconductor
  • the substrate a known substrate used for GaN-based heterojunction FET can be employed.
  • the substrate material can be sapphire, S i C, G a N, or A 1 N. Among them, sapphire is preferable.
  • the buffer layer is also called a buffer layer.
  • the difference in lattice constant between sapphire substrate and G a N is as large as about 16.3%. For this reason, when a GaN layer (channel layer) is grown directly on a sapphire substrate, very high density lattice defects are generated in the GaN layer, and high-quality crystals cannot be obtained. In order to avoid such a situation, a buffer layer is provided between the substrate and the GaN layer.
  • As the composition of the noffer layer a well-known buffer layer composition used for a GaN-based hexagonal F ET can be adopted in addition to A 1 N.
  • the thickness of the buffer layer is not particularly limited, but is 10 nm to 1000 nm, preferably 100 nm to 500 nm, more preferably 200 nm to 400 nm, and further preferably 250 ⁇ m to 350 nm.
  • the channel layer is a layer that forms a heterointerface.
  • the composition of the channel layer is G a N or In G a N, preferably G a N.
  • the film thickness of the channel layer is 100 11 111 to 10 m, preferably 500 11 111 to 3 m, and more preferably 1 / ⁇ to 2 ⁇ .
  • a transistor using gallium nitride (G a N) as the channel layer can obtain a high output because the band gap of G a N is as large as approximately 3.4 eV. In addition, this transistor can operate at a high voltage.
  • X is 0.0001, and the like, rather preferably is from 0.001 to 0.05.
  • the spacer layer is an arbitrary thin layer provided between the channel layer and the barrier layer.
  • the heterointerface is the interface between the channel layer and one spacer layer.
  • the heterojunction FET according to the first embodiment of the present invention shown in FIG. 1 has a spacer layer. However, the heterojunction FET of the present invention may not have one spacer. In this case, the interface between the channel layer and the barrier layer becomes a heterointerface. Examples of the composition of the spacer layer include A 1 N, A 1 G a N, In A 1 G a N, or G a N, preferably A 1 N or A 1 G a N, More preferably, it is A 1 N.
  • the film thickness of the spacer layer is 0.1 nm to 5 nm, preferably 0.5 nm to 3 nm, More preferably, it is 1 nm to 2 nm.
  • a 1 G a N composition is A 1 X G a — x N
  • X is 0.0001 to 0 ⁇ 9999
  • preferable X is 0.1 to 0.6.
  • the composition of In n A 1 G a N is In x A l Y G a ⁇ X _ Y N
  • X is 0.0001 to 0.2
  • preferable X is 0 ⁇ 001 to 0 ⁇ 05 Is 0 ⁇ 1 ⁇ 0.9
  • the preferred ⁇ is 0.2 ⁇ 0.6.
  • a preferable spacer layer can be formed even if the insulating film is 0.3 or more, 0.4 or more, or 0.45 or more.
  • the barrier layer is not particularly limited as long as it has a larger bandgap than the channel layer.
  • the barrier layer may be A 1 G a N or In A 1 G a N, and particularly preferably a barrier layer made of A 1 G a N (A 1 G a N Barrier layer).
  • the barrier layer may be a recess type in which the gate electrode portion is dug down, but is preferably not a recess type and the barrier layer has a certain thickness. The recess type is difficult to manufacture with good reproducibility, but can be manufactured with good reproducibility if the barrier layer has a certain thickness.
  • a high two-dimensional electron density can be achieved by the insulating layer, so that it is not necessary to adopt a complicated shape as in the recess type.
  • the A 1 G a N composition of the A 1 G a N barrier layer is A 1 X G a ⁇ X N
  • X is 0.0001 to 09999, preferably X is 0 to 1 to 0.9, It may be 0.1 to 0.5, 0.2 to 0.4, or 0.3 to 0.6.
  • the present invention Since the present invention has an insulating layer on the surface of the element, it can maintain a high two-dimensional electron density as shown in Examples described later. As a result, the barrier layer can be made thinner and high transconductance can be achieved. Accordingly, the film thickness of the barrier layer is not particularly limited, but is 1 nm to 50 nm, preferably 1 to 30 nm, more preferably 1 nm to 20 nm, and still more preferably 2 nm to 15 nm, particularly preferably a force of 5 to 12 nm, 3 nm to 20 nm, 5 nm to 15 nm, l nm to 10 nm, 5 nm to 10 nm, 10 nm to 15 nm, 10 nm to 100 nm, 20 nn!
  • the thickness of the barrier layer is When the thickness is 15 nm or less, and more preferably, the thickness of the barrier layer is 12 nm or less, an effect that a large transconductance can be obtained without lowering the maximum current and the maximum output power can be exhibited.
  • a known electrode used for the heterojunction FET can be employed.
  • Such an electrode includes a source electrode 7, a gate electrode 8, and a drain electrode 9.
  • the insulating film is a film formed on the surface of the transistor element and stabilizes the surface of the chemically and electrically active A 1 GaN barrier layer. Insulating film, S i N, S i O 2, S i ⁇ N, A 1 2 ⁇ 3, or those constituted by A 1 N either one or two or more thereof.
  • the insulating film is preferably composed of any one of these substances. Of these, the preferred material is SiN. In particular, an insulating film made of SiN formed by a hot wire CVD method is preferable. According to the insulating film, the two-dimensional electron density of the FET can be increased, the mutual conductance can be increased, and the output of the FET can be increased.
  • the insulating film also functions as a surface stabilization protective film of the element.
  • the average film thickness of the insulating film depends on the composition of the insulating film, but in order to ensure the function of the insulating film, for example, 1 nm to l _im can be raised, and 10 ⁇ ⁇ ! It may be ⁇ 500 nm, may be 10 nm to 300 nm, may be 20 nm to 40 nm, and is preferably 20 nm to 200 nm. In the case of a field effect transistor having a so-called MIS (Metal Insulator Semiconductor) structure as shown in FIG. 7 described later, a thin insulating film is preferable, and an average film thickness of the insulating film is 1 nm to: L20 nm. It is preferably lrnn to 10 nm, more preferably 1.5 nm to 6 nm, and more preferably 1.5 nm to 3 nm.
  • Figure 2 is a film thickness of 8 20 nm of A 1 0.
  • the 4 G a 0. E N A 1 0 having a barrier layer.
  • 4 G a 0. 6 N / G a N S i N insulating film 30nm in heterostructure FET A plot of the dependence of electron mobility, two-dimensional electron concentration, and channel sheet resistance on the thickness of the A 1 G a N barrier layer for those deposited on the A 1 G a N surface and those not deposited. is there.
  • Figure 2 (a) is a graph showing electron mobility. In Fig. 2 (a), the black symbols indicate that the Si N insulating film is not deposited, and the hollow symbols indicate that the Si N insulating film is deposited 30 nm.
  • the mobility is slightly reduced when the Si N insulating film is deposited on the A 1 G a N surface compared to the case where it is not deposited.
  • the Si N insulating film is deposited on the A 1 G a N surface
  • the mobility when the thickness of the A 1 G a N barrier layer changes from 8 nm to 20 nm is 640 cm 2 / Vs to 700 cm. It is almost constant at 2 / Vs, and the variation is small.
  • Fig. 2 (b) is a graph showing the two-dimensional electron concentration.
  • the black symbols indicate that the Si N insulating film is not deposited
  • the hollow symbols indicate that the Si N insulating film is deposited 30 nm. From Fig. 2 (b), it can be seen that the two-dimensional electron concentration increased significantly when the Si N insulating film was deposited on the A 1 G a N surface compared to the case where it was not deposited. And, when the Si N insulating film is deposited on the A 1 Ga N surface, the secondary electron concentration value when the thickness of the A 1 Ga N barrier layer changes from 8 nm to 20 nm is 2.
  • Figure 2 (c) is a graph showing channel sheet resistance.
  • the black symbols indicate that the Si N insulating film is not deposited, and the hollow symbols indicate that the Si N insulating film is deposited 30 nm.
  • the channel sheet resistance shown in Fig. 2 (c) is inversely proportional to the product of mobility and two-dimensional electron concentration. For this reason, when the Si N insulating film is present, the channel resistance is lower than when the Si N insulating film is absent. In addition, it can be seen that the effect is more prominent when the A 1 G a N barrier layer is thin. As a result, the Al G a N film thickness is reduced in the case where no Si N insulating film is deposited. As the value increases, the sheet resistance increases monotonously, while the one with the deposited Si N insulating film shows little increase.
  • Figure 3 shows A 1 with a thickness of 4 to 10 nm. 4 G a. A 1 with 6 N barrier layer. . 4 G a 0. 6 in N / G a N heterostructure FET and that the S i N insulating film 2nm and sedimentary to A 1 G a N surface, for those not deposited, the electron mobility two-dimensional electron
  • Fig. 3 (a) shows the electron mobility
  • Fig. 3 (b) shows the two-dimensional electron concentration
  • Fig. 3 (c) shows the channel sheet resistance.
  • the black symbols indicate that the Si N insulating film is not deposited
  • the hollow symbols indicate that the Si N insulating film is deposited 2 nm.
  • Figure 3 (a) is a graph showing the electron mobility. S i N insulating film that is deposited in A 1 G a N surface, A 1 G a N mobility force when the thickness of the barrier layer is changed to 4nm ⁇ 10nm S 670cm 2 / Vs ⁇ 740cm 2 / Vs It is almost constant and the variation is small.
  • Figure 3 (b) is a graph showing the two-dimensional electron concentration. From Fig. 3 (b), it can be seen that the two-dimensional electron concentration increased significantly when the Si N insulating film was deposited on the A 1 G a N surface compared to the case where it was not deposited.
  • the A 1 G a N barrier layer thickness is 4 ⁇ !
  • the value of the secondary electron concentration when changing to ⁇ 10 cm is almost constant between 2 x 10 13 cm- 2 and 3 x 10 13 cnT 2 , and the variation is small. It can also be seen that the thinner the A 1 G a N barrier layer, the more conspicuous the difference in the two-dimensional electron concentration depends on the presence or absence of the Si N insulating film.
  • Figure 3 (c) is a graph showing channel sheet resistance. From Fig. 3 (c), the SiN insulating film deposited on the A 1 G a N surface has a lower channel sheet resistance than the non-deposited film, and the film thickness of the A 1 G a N barrier layer It can be seen that even if changes, the value is almost constant.
  • Fig. 3 As in the case of the Si N insulating film 30 nm shown in Fig. 2, when the Si N insulating film 2 nm is deposited on the A 1 Ga N surface, it is two-dimensional compared to the case where it is not deposited. It can be seen that the electron concentration has increased significantly, and as a result, the sheet resistance has greatly decreased. Also, the thinner the A 1 G a N barrier layer, the more pronounced the difference in the two-dimensional electron concentration depending on whether or not there is a Si N insulating film. These results show that the high-density surface states represented by fixed charges existing on the A 1 G a N surface are almost neutralized by depositing the Si N insulating film. This is considered to be due to a significant decrease.
  • the thickness of the A 1 G a N barrier layer is small, the effect of the electric field that generates surface states (in this case, the direction of decreasing the electron density of the channel) is large.
  • the difference between when the film is present and when it is absent is considered to be larger.
  • Reducing the thickness of the A 1 G a N barrier layer will improve the effectiveness of the gate and increase the mutual conductance.
  • the two-dimensional electron gas concentration of the channel is reduced by reducing the thickness, resulting in an increase in channel resistance.
  • by neutralizing the surface states by depositing the insulating film of the present invention it is possible to reduce the thickness of the A 1 Ga N barrier layer without reducing the two-dimensional electron concentration. This makes it possible to keep the resistance of the entire device low in the AlGaN / GaN heterostructure FET, leading to an increase in current, power output and transconductance.
  • Figure 4 is the A 1 0. 4 G a 0 . 6 N / G a N heterostructure FET having A 1 0. 4 G a 0 . 6 N barrier layer having a film thickness of 8 nm, the S i N insulating film A
  • This is a plot of the electron mobility, two-dimensional electron concentration, and channel sheet resistance of the one that was not deposited on the 1 G a N surface, but was deposited 2 nm, and further deposited 120 nm (those deposited in total 122 nra). is there.
  • a 1 0 a thickness 6Nra In 4 G a 0. 6 N A 1 0 having a barrier layer. 4 G a 0. 6 N / G a N heterostructure FET, the A 1 G a N surface This is a plot of the location dependence of the electron mobility, two-dimensional electron concentration, and channel sheet resistance on the wafer without depositing the Si N insulating film, but with a 2 nm deposit.
  • Fig. 5 (a) shows the electron mobility
  • Fig. 5 (b) shows the two-dimensional electron concentration
  • Fig. 5 (c) shows the channel sheet resistance.
  • the position on the horizontal axis shows the distance from the center of the 2 inch wafer of the measured point. To express.
  • the Si N insulating film by depositing 2 nm of the Si N insulating film, the high-density surface states represented by the fixed charges existing on the A 1 G a N surface are almost neutralized as described above. As a result, the difference in electron density between locations on the wafer is eliminated, and uniform electron mobility within the wafer surface is obtained. As a result, the in-plane uniformity of sheet resistance is considered to be greatly improved.
  • the Si N insulating film has an effect on the mobility and the electron concentration even if the film thickness is small.
  • electron mobility on the wafer is substantially constant and 730cm 2 / Vs ⁇ 750cm 2 / Vs, electron transfer in the range of 20mm from a specific position
  • the change in degree (the ratio of the difference between the maximum value and the minimum value of electron mobility when the maximum value of electron mobility is 100%) is 10% or less (preferably 5% or less).
  • Figure 5 (b) is a graph showing the two-dimensional electron concentration. From Fig. 5 (b), it can be seen that the two-dimensional electron concentration increased significantly when the Si N insulating film was deposited on the A 1 G a N surface compared to the case where it was not deposited. And when the Si N insulating film is deposited on the A 1 G a N surface, the two-dimensional electron concentration on the wafer is between 2.25 X 10 13 cm— 2 to 2. 35 X 10 I3 cnf 2 Change in two-dimensional electron concentration within a range of 20 mm from a specific position (ratio of the difference between the maximum and minimum two-dimensional electron concentration when the maximum two-dimensional electron concentration is 100%) Is 10% or less (preferably 5% or less).
  • Figure 5 (c) is a graph showing channel sheet resistance. From Figure 5 (c), the SiN insulation film deposited on the A1GaN surface has a lower channel sheet resistance and the A1GaN barrier layer thickness compared to the non-deposition film. A constant value (specifically, From 360 ⁇ to 370 ⁇ / mouth). More specifically, the change in sheet resistance within a range of 20 mm from a specific position (the ratio of the difference between the maximum and minimum sheet resistance when the maximum sheet resistance is 100%) is 10% or less (5 % Or less).
  • the heterojunction FET of the present invention grows crystals by a known method such as RF plasma molecular beam epitaxy growth method (RF-MBE), gas source molecular beam epitaxy growth method using ammonia gas, or organic metal vapor phase growth method.
  • RF-MBE RF plasma molecular beam epitaxy growth method
  • Each layer can be formed and manufactured by depositing crystals.
  • the substrate installed in the ultra-high vacuum growth chamber is heated and heated in the Knudsen cell.
  • GaN crystal is grown by simultaneously supplying onto the substrate a gallium molecular beam evaporated from the gallium source and a nitrogen radical molecular beam obtained by decomposing nitrogen gas (N 2 ) by RF plasma. Can do.
  • N 2 nitrogen radical molecular beam obtained by decomposing nitrogen gas (N 2 ) by RF plasma.
  • a heterojunction FET may be manufactured according to the method described in JP-A-2003-258005 and JP-A-2003-243424.
  • a method for manufacturing the heterojunction FET structure of the present invention will be described with reference to the drawings.
  • FIG. 6 is a diagram showing a schematic configuration of the R F-M B E apparatus used in the R F-M B E method.
  • a heating means 12 is provided in a growth chamber 11 capable of realizing an ultrahigh vacuum by a vacuum pump (not shown), and the sapphire substrate 13 is heated by this heating means.
  • a 1 cell 14a, Ga cell 14b, In cell 14c, and RF plasma cell 14d for irradiating molecular beam onto sapphire substrate 13 are provided, and each is opened and closed by shutter 15. it can.
  • FIG. 6 shows an example in which the shutters of the A 1 cell 14 a and the RF plasma cell 14 d are opened.
  • the sapphire substrate 13 is washed using an organic solvent.
  • a refractory metal is true on the back surface of the sapphire substrate 13. Evaporate by air.
  • the sapphire substrate 13 is placed with the back surface facing the heating means 12 in the growth chamber 11, and heated to about 800 ° C. or higher by the heating means 12 to perform high-temperature cleaning of the substrate surface of the sapphire substrate 13.
  • the temperature of the substrate is lowered to about 300 ° C., and high purity nitrogen gas is decomposed in the RF plasma cell 14 d.
  • a nitrogen radical molecular beam obtained in this manner is supplied onto the sapphire substrate 13 to nitride the surface of the sapphire substrate, thereby forming a thin aluminum nitride layer on the surface.
  • the plasma output is 100 W to 700 W, preferably 200 W to 600 W.
  • the flow rate of nitrogen gas is 0.1 sccm to 2.0 sccm, preferably 0.3 sccm to l.5 sccm, and more preferably 0.5 sccn! ⁇ 1.2 s c c m.
  • the temperature of the sapphire substrate 13 is raised to, for example, 900 ° C. by the heating means 12.
  • an aluminum molecular beam is obtained by heating in a Knudsen cell.
  • An aluminum molecular beam and a nitrogen radical molecular beam generated by RF plasma are simultaneously supplied onto the sapphire substrate 13.
  • an A 1 N buffer layer is grown.
  • examples of the growth temperature of the A 1 N buffer layer include 700 ° C. or higher, but a preferable temperature range is 800 ° C. to 900 ° C.
  • a preferable temperature range is 800 ° C. to 900 ° C.
  • the temperature is 700 ° C or higher, the growth of A 1 N with A 1 polarity is realized, and the crystallinity of the G a N layer that grows on top of the A 1 N layer is superior to that of N polarity. Easy to obtain.
  • the temperature is 600 ° C or lower, the polarity of the A 1 N buffer ⁇ layer tends to be N polarity.
  • the shutter 15 of the A 1 cell 14 a is closed, and the shutter 15 of the Ga cell 14 b is opened.
  • a gallium molecular beam and a nitrogen radical molecular beam are simultaneously supplied onto the sapphire substrate 13 to grow a GaN layer on the A 1 N buffer layer.
  • examples of the growth temperature of the GaN layer include 650 ° C or higher, but a preferable temperature range is 700 ° C to 800 ° C.
  • the temperature is 800 ° C or higher, the amount of reevaporation without being incorporated into the crystal of the Ga molecular beam in the growth of GaN is very large, the growth rate drops to the extreme, and it is 700 ° C or lower. This is because the crystallinity of the G a N layer is not good.
  • the Ga cell 14 b Open the shutter 15 of the A1 senor 14a with the shutter 15 of the nitrogen radio canore open. Thereby, an A 1 G a N layer is grown.
  • the growth temperature of the A 1 G a N layer is the same conditions as in the case of G a N, and a preferable temperature range is 700 ° C. to 800 ° C.
  • a preferable temperature range is 700 ° C. to 800 ° C.
  • the temperature is 800 ° C or higher, the amount of reevaporation without being incorporated into the crystal of the Ga molecular beam in the growth of G a N becomes very large, and the growth rate drops extremely, and the composition ratio of A 1 G N is reduced. This is because it is difficult to match, and if it is 700 ° C or less, the crystallinity of the AlGaN layer is not good.
  • Examples of the growth rate of the A 1 GaN layer include 1 ⁇ ⁇ / hour to 5000 nm / hour, preferably 10 nm / hour to 2000 nm / hour, and more preferably 50 nm / hour to 1000 nm. nm / hour, more preferably 100 nm to 80011 mZ, and particularly preferably 300 nm / hour to 700 nm / hour. This is because it is difficult to obtain a crystal having excellent crystallinity if the crystal growth rate is too fast or too slow.
  • electrodes source, gate, drain electrode
  • an insulating film is deposited.
  • the insulating film is formed by CVD (chemical vapor deposition) using a raw material composed of one or more of Si N, Si O 2 , S iON, A 1 2 0 3 , or A 1 N. It may be formed by the method.
  • the CVD method used for forming the insulating film include a thermal CVD method, an ECR—CVD method, a VHF—CVD method, and a hot wire CVD method. Among these, the hot wire CVD method is preferable.
  • Hot wire C VD method (H 0 twire _C VD) is a method that uses the catalytic effect of tungsten surface heated to high temperature.
  • Catalytic C VD method (Catalytic 1 CVD), Hot filament CVD method (H otfi Also called 1 ament CVD).
  • Hot wire CVD methods include, for example, JP-A-2004-27326, JP-A-1704110, JP-A-3145536, JP-A-2000-277501, JP-A-2000-277502, JP-A-2004-35981, JP-A-2004-91802.
  • the devices and methods described in JP-A-2004-91821, JP-A-2004-99917, JP-A-2004-103745, etc. may be used as appropriate.
  • a silicon source gas is a compound composed of hydrogen, nitrogen, or a halogen element, such as SiH 4 , Si. 2 H 6 , S i 3 H 8 , S i F 4 , S i C 1 4 , S i C 1 2 H 2 are listed, and nitrogen source gas is NH 3 , N 2 ⁇ (See JP-A-5-095120 and JP-A-2000-208417).
  • a preferred silicon source gas is Si H 4 and a preferred nitrogen source gas is NH 3 .
  • H 2 , N 2 , He, Ar, Ne, or Xe may be used as the dilution gas.
  • these gases are adjusted to a desired flow rate and mixing ratio using a pressure reducing valve, a mass flow controller, etc., introduced into the reaction chamber, and passed through a number of gas passage holes formed in the outer peripheral wall of the cassette body.
  • Supply to heating element Generally, a melting point metal such as tungsten is used as the heating element.
  • the gas pressure during film formation may be set to 0.1 to 100 Pa, preferably 1.0 to 10 Pa, more preferably 3 to 7 Pa, and the gas pressure should be set within this range.
  • the supplied gas is efficiently decomposed and transported.
  • secondary reaction in the gas phase between reaction products is suppressed, and as a result, a high-quality insulating film can be formed on the substrate.
  • the substrate temperature at the time of insulating film deposition is 150 ° C to 800 ° C, preferably 200 to 500 ° C, more preferably 200 to 400 ° C, but 250 to 500 ° C. 300 to 500 ° C, 300 to 450 ° C, or 350 to 400 ° C.
  • the deposition rate of the insulating film is 0.1 nm / hour to 5000 nm / hour, preferably 1 nm / hour to 100 nm / hour, more preferably 1 nm to 50 nhour, More preferably, it is 1 nm / hr to 30 nm, and particularly preferably 1 nm / hr to 20 nm / hr.
  • thermocouple a method in which the temperature is measured with a thermocouple may be employed.
  • Hot wire CVD may measure temperature with a thermocouple attached to the substrate holder.
  • the thickness of each layer can be adjusted by controlling the deposition time.
  • the thickness may be measured from the cross-sectional photograph by observing and taking a photograph with a TEM (transmission electron microscope).
  • An example of the TEM device is a transmission electron microscope (H-7100 FA type manufactured by Hitachi, Ltd.).
  • a known device such as an ellipsometer may be used.
  • Example 1 an example in which an AlGaN / GaN heterojunction FET is manufactured on a sapphire substrate by the above-described method for stacking GaN-based compound semiconductors will be described.
  • Washed sapphire substrate with an organic solvent, a sapphire substrate with a deposit of refractory metal titanium on the back surface in order to improve the Atsushi Nobori of the substrate, ultra-high vacuum (e.g., lO- ⁇ T orr ⁇ 10- 1Q T orr ) was installed on the substrate heater in the MBE growth chamber.
  • the substrate was heated to about 800 ° C and held for 30 minutes to clean the surface of the sapphire substrate at a high temperature. After that, the substrate temperature was lowered to 300 ° C. Subsequently, nitrogen radicals obtained by decomposing nitrogen gas with RF plasma were irradiated. As a result, the surface of the sapphire substrate was nitrided for 60 minutes, and thin aluminum nitride was formed on the surface.
  • the substrate temperature was raised to 900 ° C without interrupting the irradiation of nitrogen radicals on the substrate surface with the shutter 15 of the RF plasma cell 14 d opened. Thereafter, the shutter of the A 1 cell 14 a was opened, and the A 1 N buffer layer was grown to a thickness of 300 nm. The substrate temperature was lowered to 730 ° C. After that, the shirt of the A 1 cell 14 a was closed and at the same time the shutter of the Ga cell 14 b was opened, and a GaN layer was grown to a film thickness of 1500 nm at a substrate temperature of 730 ° C.
  • the shutter of the Ga cell 14 b After the growth of the G a N layer is completed, close the shutter of the Ga cell 14 b and simultaneously open the shutter of the A 1 cell 14 4 a to grow the A 1 N layer to a thickness of 1.3 nm. It was. Thereafter, the shutter of the Ga cell 14 b was opened, and the A 1 GaN layer was grown to a film thickness of 8 nm.
  • the electrode was formed. Insulation with adjacent transistors was obtained by reactive gas etching up to the GaN layer. Next, a metal multilayer film composed of T i / A 1 ZN i ZAu is vacuum-deposited on the A 1 GaN barrier layer and heated using an infrared lamp, so that the semiconductor layer and the metal are mixed. A source electrode and a drain electrode were fabricated by obtaining a copper junction. The distance between the source and drain electrodes was 5 ⁇ .
  • the hot wire CVD method is applied to the transistor surface.
  • a 30-nm-thick Si N insulating film was deposited.
  • Si N was etched and drilled by reactive gas etching on the electrode metal pad for probing so that the metal probe could be contacted when measuring device characteristics.
  • the transistor fabricated in this way had a maximum current density of 590 mA / mm and a maximum transconductance of 291 m SZmm. Comparative Example 1
  • a heterojunction FET was produced by the same process as in Example 1 except that no SiN deposition was performed. Heterojunction F ET to this, the maximum current density is 4 25 mAZmni, maximum transconductance was 229 m SZmm.
  • Example 2
  • a heterojunction FET was manufactured by the same process as in Example 1 except that the A 1 GaN film thickness was 18 nm. This heterojunction FET had a maximum current density of 725 mAZmm and a maximum transconductance of 190 mS / mm. Comparative Example 2
  • a heterojunction F E T was produced by the same process as in Example 2 except that no Si N deposition was performed.
  • the heterojunction FE T had a maximum current density of 660 mA / mm and a maximum transconductance of 160 m SZmm.
  • Example 1 From Example 1 and Comparative Example 1, and Example 2 and Comparative Example 2, it can be seen that the thinner the barrier layer, the better the current density and transconductance characteristics due to the effect of the insulating film. '' Example 3
  • the process up to fabrication of the source and drain electrodes is the same as in Example 1 with the A 1 Ga N film thickness of 10 nm. After that, a 2 nm SiN insulating film is deposited, and the gate electrode is further refined by electron beam exposure to SiN. Heterojunction FET manufactured on an insulating film was manufactured. From Example 1, change the gate electrode metal from Ni / Au force to Ti / Pt / Au, The pole spacing has been changed from 5 m to 2 ⁇ m, the gate length from 1 ⁇ m to 0.06 m, and the gate width from 50 m to ⁇ m.
  • Example 3 the gate electrode was fabricated on the AlGaN barrier layer in Example 1, whereas the gate electrode metal was deposited and fabricated on the SiN insulating film, as shown in FIG. MIS structure heterojunction FET.
  • This heterojunction FET had a maximum current density of 1.55 AZmm, a maximum transconductance of 340 m SZmm, a current gain cutoff frequency of 152 GHz, and a maximum oscillation frequency of 173 GHz.
  • Example 4
  • a heterojunction FET was prepared in the same manner as in Example 3 except that the AlGaN film thickness was 8 nm. This heterojunction FET had a maximum current density of 1.25 A / mm, a maximum transconductance of 305 m SZmm, a current gain cutoff frequency of 163 GHz, and a maximum oscillation frequency of 184 GHz.
  • Example 5
  • a heterojunction FET was prepared in the same manner as in Example 3 except that the AlGaN film thickness was 6 nm.
  • This heterojunction FET had a maximum current density of 1.2 A / mm, a maximum mutual conductance of 336 m SZmm, a current gain cutoff frequency of 153 GHz, and a maximum oscillation frequency of 182 GHz.
  • Example 6
  • a heterojunction FET was prepared in the same manner as in Example 3 except that the AlGaN film thickness was changed to 4 nm.
  • This heterojunction FET had a maximum current density of 1.05 A / mm, a maximum mutual conductance of 391 m SZmm, a current gain cutoff frequency of 127 GHz, and a maximum oscillation frequency of 188 GHz.
  • the heterojunction FET of the present invention can be used as a FET that can cope with high speed and high frequency.
  • the heterojunction FET of the present invention can be used as an element used in a vehicle wireless device such as a vehicle collision avoidance radar, an intelligent road traffic system (ITS), or inter-vehicle communication.
  • a vehicle wireless device such as a vehicle collision avoidance radar, an intelligent road traffic system (ITS), or inter-vehicle communication.
  • the heterojunction FET of the present invention operates stably even at high temperatures and is not easily degraded by radiation, so it can be used effectively in outer space. Therefore, the heterojunction FET of the present invention can be used as an electronic device used in outer space such as an artificial satellite or a planetary probe.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本発明は、高出力、高耐圧、高速、高周波化などを達成し得るＧａＮ系ヘテロ接合トランジスタを提供することを目的とする。上記課題は、ＧａＮからなるチャネル層（4）とＡｌＧａＮからなる障壁層（6）と含むヘテロ構造を有する電界効果トランジスタであって、トランジスタ素子表面に絶縁膜（10）を有する電界効果トランジスタなどにより解決される。

Description

明細書
G a N系電界効果トランジスタおよびその製造方法 技術分野
本発明は、 高出力、 高耐圧で高速、 高周波特性に優れたへテロ構造を有する電 界効果トランジスタに関する。 背景技術
ヘテロ接合電界効果トランジスタ （F ET) は、 格子定数などの物性の異なる 2つの材料からなる界面 （ヘテロ界面） を有し、 ヘテロ界面に形成される二次元 電子ガスをチャネルとする トランジスタである。 そして、 ヘテロ接合 F E丁の 1 つとして、 G a N系 F E Tが知られている。 G a N系 F ETとして、 A l G a N ZG a Nヘテロ接合 F E Tが知られている （例えば、 下記特許文献 1 (特開 2003- 258005号公報） 、 特許文献 2 (特開 2003- 243424号公報） 参照） 。 この A 1 G a N/G a Nヘテロ接合 F E Tは、分極電界効果によって高い二次元電子濃 度を得ることができる。 図 8に、 一般的なヘテロ接合 F ΕΤの概念図を示す。 図 8に示されるとおり、 ヘテロ接合 F ETは、 基板 2 と、 基板上に設けられたバッ ファ層 3 と、 ノ ッファ層上に設けられたチャネル層 4 と、 チャネル層上に設けら れたスぺーサ一層 5と、スぺーサ一層上に設けられた障壁層 6とを含む。そして、 一般的に、 ソース電極 7、 ゲート電極 8、 ドレイ ン電極 9が設けられている。
トランジスタのゲートの効きを良く し、 相互コンダクタンス （gm) を高める には、 A 1 G a N障壁層の膜厚を薄くすることが望まれる。 しかしながら、 A 1 G a N層の膜厚を薄くすると、 A l G a N/G a Nヘテロ界面における A 1 G a N表面準位の電界の影響が大きくなる。 これにより、 ヘテロ界面における分極効 果が小さくなり、 二次元電子濃度が下がり、 チャネルの抵抗が高くなるという問 題がある。
よって、 A 1 G a N/G a Nヘテロ接合トランジスタの性能を向上させ、 高速 化及ぴ高周波化に対応するために、 A 1 G a N層の膜厚を薄くすると同時に、 A 1 G a N表面準位の電界の影響を小さく し、 A 1 G a N/G a Nヘテロ界面にお ける分極効果を増大させ、 二次元電子濃度を高めることが有効である。 このよう な観点から、ゲート電極部分直下のキャップ層および障壁層を掘り下げゲート電 極をチャネル層により近づけたリセス型の F E Tが知られている （例えば、 下記 非特許文献 1 (佐野芳明， 海部勝晶， 見田充郎， 及び江川孝志 「高い相互コンダ クタンスを有するリセスゲート窒化物半導体 F E T」応用物理第 73卷第 3号 358 頁〜 362頁 2004年） , 及び特許文献 3 (特開 2004- 186679号公報） 参照） 。 非特 許文献 1の図 1や特許文献 3の図 3に示されるように、 リセス型 F E Tでは障壁 層およびキャップ層のうちゲート電極下の部分が深く掘り下げられている。
このようなリセス型の F E Tを用いれば、電流や電力の出力をほとんど下げる ことなくゲートの効きをよくすることができるとされ、このリセスゲート構造は、 B C 1 3ガスなどを用いた反応性イオンエッチングなどにより形成するとされて いる。 しかしながら、 リセス型の F E Tを製造するためには、 ガスイオンエッチ ングが必要とされるので工程が複雑になる。 また、 プラズマにより活性化したガ ス種をエッチングに用いるためエッチングした半導体表面にダメージを与えて しまう。 また、 反応性イオンエッチングはそれほど精度が高くないので、 実際に 適切なリセス構造の F E Tを再現性良く得ることは難しい。 図面の簡単な説明
図 1は、 本発明の第 1の具現例に係るヘテロ接合 F E Tを表す概略図である。 図 2は、 SiN 30nm堆積したときの、 A 1 G a N障壁層の膜厚とチャネルの電 子移動度、チャネルの二次元電子ガス濃度およびチャネルシート抵抗の関係を示 すグラフである。
図 3 は、 SiN 2nm堆積したときの、 A 1 G a N障壁層の膜厚とチャネルの電 子移動度、チャネルの二次元電子ガス濃度おょぴチャネルシート抵抗の関係を示 すグラフである。
図 4は、 A 1 G a N障壁層の膜厚 8 nmの試料における、 SiNの膜厚と室温に おけるチャネルの電子移動度、 二次元電子ガス濃度、 シート抵抗の関係を示すグ ラフである。
図 5は、 A 1 G a N障壁層の膜厚 6 nmの試料における、 SiNを堆積しないも のと SiNを 2 nm堆積したものの、 ウェハー上の異なる場所での室温におけるチ ャネルの電子移動度、 二次元電子ガス濃度、 シート抵抗の関係を示すグラフであ る。
図 6は、 R F—M B E法に用いられる R F - M B E装置の概略構成を示す図で める。
図 7は、本発明の第 2の具現例に係る M I S構造へテロ接合 F E Tを表す概略 図である。
図 8は、 絶縁膜のない F E Tを表す概念図であり、 本発明の特徴を説明するた めのものである。
発明の開示
本発明は、 高出力、 高耐圧、 高速、 及び高周波化などを達成し得る G a N系へ テロ接合トランジスタを提供することを目的とする。
本発明は、 リセス構造をとらない均一な膜厚を有する障壁層を用いたヘテロ接 合 F E Tを提供することを別の目的とする。
本発明は、 二次元電子濃度が高く、 しかも相互コンダクタンス特性に優れ、 大 きな出力を得られるヘテロ接合 F E Tを提供することを別の目的とする。
本発明は、 ゲート電極微細化による高速、 高周波化が可能なヘテロ接合 F E T を提供することを別の目的とする。 本発明は、 基本的には、 G a N系へテロ接合 F E Tにおいて、 素子の表面に絶 縁膜を堆積することにより、高い二次元電子密度や高い相互コンダクタンスが得 られるへテロ接合 F E T、 及ぴその製造方法に関する。 上記課題の少なく ともひとつは、チャネル層と障壁層を含むヘテロ構造を有す る G a N系電界効果トランジスタであって、 トランジスタ素子表面に絶縁膜を有 する本発明の第一の側面に係る電界効果トランジスタにより解決される。絶縁膜 を素子表面に有するので、 障壁層の表面準位を減らすことができ、ヘテロ界面に おける分極効果に対する表面準位の電界効果を減らすことができる。その結果と して、 二次元電子濃度が高くなり、 高い出力を得ることができる。 なお、 "G a N系 F E T" とは、 A 1 G a N/G a Nヘテロ接合 F E Tなどチャネル層の組成 が G a N (又は I n G a N) である F ETを意味する。
電界効果トランジスタの好ましい態様は、 前記絶縁膜が、 S i N、 S i 〇 2、 S i ON、 A l 2〇 3、 又は八 1 Nのいずれかにより構成される絶縁膜である。 請求の範囲 1に記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記絶縁膜が、 ホッ トワイア CVD 法により形成された S i Nにより構成される絶縁膜である。請求の範囲 1に記載 の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置 から 20mmの範囲における電子移動度の変化が 10%以下である。 請求の範囲 1 に 記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置 から 20mm の範囲における二次電子濃度の変化が 10°/。以下である。 請求の範囲 1 に記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記絶縁膜の厚さが、 1 nm〜l μ mである。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記絶縁膜が、 ホッ トワイア CVD 法により形成された S i Nにより構成され、 前記絶縁膜の厚さが、 1 ηπ！〜 100 n mである。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 チャネル層が G a Nからなり、 障壁 層が A 1 G a Nからなる上記いずれかに記載の電界効果トランジスタである。 電界効果トランジスタの好ましい態様は、 前記障壁層の厚さが、 l〜30 nmで ある。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記障壁層の厚さが、 3〜20 nmで ある。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記障壁層の厚さが、 5〜15 nmで ある。 上記いずれかに記載の電界効果トランジスタである。 電界効果トランジスタの好ましい態様は、 前記チャネル層の厚さが、 100 n m 〜10 μ mである。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 基板上に、 バッファ層、 G a Nから なるチャネル層、 A 1 G a Nからなる障壁層をこの順に形成した電界効果トラン ジスタであって、 前記障壁層の厚さが、 l〜30 n mであり、 トランジスタ素子表 面に絶縁膜を有するヘテロ接合電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記絶縁膜が、 S i N、 S i O 2、 S i O N、 A l 2 0 3、 又は A l Nのいずれかにより構成される絶縁膜である。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記絶縁膜が、 ホッ トワイア C V D 法により形成された S i Nにより構成される絶縁膜である。上記いずれかに記载 の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置 から 20mmの範囲における電子移動度の変化が 10%以下である。 上記いずれかに 記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置 から 20mmの範囲における二次電子濃度の変化が 10%以下である。 上記いずれか に記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記絶縁膜の厚さが、 1 η ηι〜1 ^ mである。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、 前記絶縁膜が、 ホッ トワイア C V D 法により形成された S i Nにより構成され、 前記絶縁膜の厚さが、 1 n m〜100 n mである。 上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記チャネル層と障壁層との間には スぺーサ一層が設けられる上記いずれかに記載の電界効果トランジスタである。
本発明の第二の側面は、 基板上に、 バッファ層、 G a Nからなるチャネル層、 A 1 G a Nからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、 及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程 と、 を含むヘテロ構造を有する電界効果トランジスタの製造方法に関する。
電界効果トランジスタの製造方法の好ましい態様は、前記障壁層の表面に絶縁 膜を形成する工程が、 S i N、 S i O 2、 S i O N、 A 1 2 0 3、 又は A 1 Nのレヽ ずれかを原料とし、 ホッ トワイア C V D法により絶縁膜を形成する請求の範囲
21に記載のへテロ構造を有する電界効果トランジスタの製造方法である。
電界効果トランジスタの製造方法の好ましい態様は、 前記絶縁膜の厚さが、 1 n m〜l /i mである請求の範囲 21 に記載のへテロ構造を有する電界効果トラン ジスタの製造方法である。
電界効果トランジスタの製造方法の好ましい態様は、前記 A 1 G a Nからなる 障壁層の膜厚が 3 η π！〜 20 n mである請求の範囲 21に記載のへテロ構造を有す る電界効果トランジスタの製造方法である。 本発明の G a N系へテロ接合 F E Tは、後述の実施例により実証されたとおり、 A 1 G a Nなどの障壁層表面に絶縁膜を堆積することにより、障壁層の表面準位 を減らすことができる。 これにより、 ヘテロ界面における分極効果に対する表面 準位の電界効果を減らすことができ、 結果として二次元電子濃度が高くなり、 高 い出力を得ることができる。 特に、 本発明の G a N系へテロ接合 F E Tは、 ホッ トワイア C V D法により形成された S i N絶縁膜を有する構造のものが好まし く、さらには特定組成のスぺーサ一層を組合わせて用いたものが好ましい。なお、 実施例において示されるとおり、 本発明のへテロ接合 F E Tは、 障壁層の厚さを 1 2 n m以下 （特に l Onm以下） と薄く した場合により顕著に効果が得られ、 最 大電流おょぴ最大出力電力を下げることなく、大きな相互コンダクタンスを得る ことができる。 すなわち、 本発明によれば、 高出力、 高耐圧、 高速、 及び高周波化などを達成 し得るヘテロ接合トランジスタを提供することができる。
本発明によれば、 リセス構造をとらない均一な膜厚を有する障壁層を用いたへ テロ接合 F E Tを提供することができる。
本発明によれば、 二次元電子濃度が高く、 しかも相互コンダクタンス特性に優 れ、 大きな出力を得られるヘテロ接合 F E Tを提供することができる。 本発明によれば、 ゲート電極微細化による高速、 高周波化が可能なヘテロ接合 F E Tを提供することができる。 発明を実施するための最良の形態
(1. ヘテロ接合 F ET)
以下、図面に従って、本発明の具現例について説明する。先に説明したとおり、 本発明のへテロ接合 F ETは、 基本的には、 チャネル層と障壁層を含むヘテロ構 造を有する G a N系電界効果トランジスタであって、 トランジスタ素子表面に絶 縁膜を有する電界効果トランジスタに関し、 A 1 G a N障壁層表面に絶縁膜を堆 積することにより、 表面準位の数を減らし、 ヘテロ界面における分極効果を増大 し、二次元電子濃度が高くなり、高い出力を得ることができるというものである。 また、 本発明のへテロ接合 F ETは、 障壁層の厚さが従来の障壁層に比べ薄い場 合に、 より高い効果を得ることができ、 出力電流及び電力を減らすことなく、 優 れた相互コンダクタンスを得ることができる。
(1. 1. ヘテロ接合 F ETの概要）
図 1は、 本発明の第 1の具現例に係るヘテロ接合 F ETを表す概略図である。 図 1に示されるように、 本発明の第 1の具現例に係るヘテロ接合 F E Tは、 基板 2 と、 基板上に設けられたバッファ層 3 と、 バッファ層上に設けられたチャネル 層 4と、 チャネル層上に設けられたスぺーサ一層 5 と、 スぺーサ一層上に設けら れた障壁層 6 とを含む。 図 1 に示されるように、 この具現例は、 ソース電極 7、 ゲート電極 8、 ドレイン電極 9 が設けられている。 また、 素子表面に絶縁膜 10 を堆積することにより、 素子表面を安定化している。 なお、 ヘテロ界面は、 チヤ ネル層とスぺーサ一層との間で形成される。 なお、 後述の図 7に示されるような いわゆる M I S (Metal- Insulator - Semiconductor) 構造の F E Tであってもよ レ、。
(1. 2. 基板）
基板として、 G a N系へテロ接合 F ETに用いられる公知の基板を採用できる。 基板の材質として、 サファイア、 S i C、 G a N、 又は A 1 Nがあげられ、 これ らの中で好ましくはサファイアである。
(1. 3. ノ ッファ層）
バッファ層は、 緩衝層とも呼ばれる層である。 サファイア基板と G a Nは、 格 子定数の差が約 16. 3%と大きい。 このため、サファイア基板に直接 G a N層 （チ ャネル層） を成長させると G a N層に非常に高密度な格子欠陥が発生し、 高品質 な結晶を得られない。 このような事態を避けるため、 基板と G a N層との間にバ ッファ層が設けられる。 ノ ッファ層の組成は、 A 1 Nのほか G a N系へテ口 F E Tに用いられる公知のバッファ層の組成を採用できる。 バッファ層の膜厚は、 特 に限定されないが、 10 nm〜1000 nmがあげられ、 好ましくは 100 nm〜500 nmであり、 より好ましくは 200 n m〜400 n mであり、 更に好ましくは 250 η m〜350 nmである。
(1. 4. チャネル層）
チャネル層は、 ヘテロ界面を形成する層である。 チャネル層の組成は、 G a N 又は I n G a Nがあげられ、好ましくは G a Nである。チャネル層の膜厚として、 100 11 111〜10 mがあげられ、 好ましくは 500 11 111〜3 mであり、 より好まし くは 1/ ΐη〜2μ πιである。 窒化ガリ ウム （G a N) をチャネル層としたトラン ジスタは、 G a Nのバンドギャップが約 3· 4 e Vと大きいために高い出力を得 ることができる。 また、 このトランジスタは、 高電圧動作が可能である。 I n G a Nの組成を I n XG a 卜 XNとすると、 Xは 0.0001〜0.2があげられ、 好まし くは 0.001〜0.05である。 "
(1. 5. スぺーサ一層）
スぺーサ一層は、 チャネル層と障壁層との間に設けられる任意の薄層である。 ヘテロ界面は、 チャネル層とスぺーサ一層との界面である。 図 1に記載される本 発明の第 1の具現例に係るヘテロ接合 F E Tは、 スぺーサ一層を有している。 し かし、 本発明のへテロ接合 F ETは、 スぺーサ一層がなくても構わない。 この場 合、 チャネル層と障壁層との界面がヘテロ界面となる。 スぺーサ一層の組成とし て、 A 1 N、 A l G a N、 I n A 1 G a N, 又は G a Nがあげられ、 好ましくは A 1 N、 又は A l G a Nであり、 より好ましくは A 1 Nである。 スぺーサ一層の 膜厚は、 0. 1 nm〜5 nmがあげられ、 好ましくは 0. 5 nm〜3 nmであり、 より好ましくは 1 nm〜2 nmである。 なお、 A 1 G a N組成を A 1 XG a — x Nとすると、 Xは、 0.0001〜0· 9999であり、 好ましい Xは、 0.1〜0.6である。 I n A 1 G a N組成を I nxA l YG a 卜 X_YNとすると Xは、 0.0001〜0.2があ げられ、 好ましい Xは、 0· 001〜0· 05であり、 Υは、 0· 1〜0.9があげられ、 好ま しい Υは、 0.2〜0.6 である。 なお、 特に絶縁膜をホッ トワイア CVD法により 形成する場合、 Υとして 0.3以上、 0.4以上、 又は 0.45以上であっても好まし ぃスぺーサ一層を形成できる。
(1. 6. 障壁層）
障壁層は、チャネル層に比べバンドギヤップの大きな層であれば特に限定され ない。 本発明のへテロ接合 F Ε Τにおいて、 障壁層は A 1 G a N又は I n A 1 G a Nがあげられるが、 特に好ましくは A 1 G a Nからなる障壁層 （A 1 G a N障 壁層） である。 また、 障壁層はリセス型のようにゲート電極部位が掘り下げられ ているものでもよいが、好ましくはリセス型ではなく障壁層が一定の膜厚を有す るものである。 リセス型のものは再現性よく製造することが難しいが、 障壁層が 一定の膜厚を有するものであれば再現性よく製造できる。 また、 後述のとおり、 本発明では絶縁層により高い二次元電子密度を達成できるので、 リセス型のよう な複雑な形状を採る必要がない。 A 1 G a N障壁層の A 1 G a N組成を A 1 XG a 卜 XNとすると、 Xは、 0.0001〜0· 9999があげられ、 好ましい Xは、 0· 1〜0.9 であり、 0.1〜0.5、 0.2〜0.4、 又は 0.3〜0.6であってもよい。
本発明は、 素子表面に絶縁層を有するので、 後述の実施例によって示されたと おり、 高い二次元電子密度を維持できる。. この結果、 障壁層を薄くすることがで き、 高い相互コンダクタンスを達成できる。 したがって、 障壁層の膜厚は、 特に 限定されないが、 1 nm〜50 nmがあげられ、 好ましくは 1〜30 nmであり、 よ り好ましくは 1 n m〜20 n mであり、さらに好ましくは 2 n m〜15 n mであり、 特に好ましくは 5〜 12 n mである力、、 3 nm〜20 nm、 5 nm〜15 nm、 l nm 〜10 nm、 5 n m ~ 10 nm、 10 n m~ 15 nm、 10 nm〜100 nm、 20 nn！〜 100 nm、 25 nm〜50 nm、 10 nm〜25 nm、 5 n m~50 n niなどカ ら適宜選択す ればよい。 なお、 後述のとおり、 絶縁膜を設けたことにより大きな効果を発揮す るのは、 障壁層の膜厚が 20 n m以下の場合であり、 好ましくは障壁層の膜厚が 15 n m以下であり、 より好ましくは障壁層の膜厚が 12 n m以下であれば最大電 流および最大出力電力を下げることなく、大きな相互コンダクタンスを得ること ができるといった効果を発揮できる。
( 1. 7. 電極）
本発明のへテロ接合 F E Tに用いられる電極として、ヘテロ接合 F E Tに用い られる公知の電極を採用できる。 このような電極は、 ソース電極 7、 ゲート電極 8、 及ぴドレイン電極 9からなるものがあげられる。
( 1. 8. 絶縁膜）
絶縁膜は、 トランジスタ素子表面に形成される膜であり、 化学的、 電気的に活 性な A 1 G a N障壁層表面を安定化する。 絶縁膜は、 S i N、 S i O 2、 S i 〇 N、 A 1 2〇 3、 又は A 1 Nのいずれか 1つ又は 2つ以上により構成されるもの があげられる。 絶縁膜は、 好ましくは、 これらのうちいずれかの物質により構成- される。 これらの中で、 好ましい物質は、 S i Nである。 特に、 ホッ トワイア C V D法により形成された S i Nからなる絶縁膜が好ましい。 絶縁膜によれば、 F E Tの二次元電子密度を高めることができるとともに、相互コンダクタンスも高 めることができ、 F E Tの出力も高めることができる。 その他、 A 1 G a N障壁 層表面を絶縁膜で覆うことで酸化等による劣化を防ぎ、素子の動作を長期的に安 定に保つことができる。 すなわち、 絶縁膜は素子の表面安定化保護膜としても機 能する。
絶縁膜の平均膜厚は、 絶縁膜の組成にもよるが、 絶縁膜の機能を担保するため に、 例えば 1 n m〜l _i mがあげられ、 10 η π！〜 500 n mでもよく、 10 n m〜300 n mでもよく、 20 n m〜40 n mでもよいが、 好ましくは 20 n m〜200 n mであ る。 なお、 後述の図 7 に示されるよ うないわゆる M I S ( Metal Insulator Semiconductor) 構造を有する電界効果トランジスタの場合、 絶縁膜が薄いもの が好ましく、絶縁膜の平均膜厚として 1 n m〜： L20nmがあげられ、好ましくは lrnn 〜10nmであり、 さらに好ましくは 1. 5nm〜6nmであり、 より好ましくは 1. 5nm〜 3nmである。
(2. 作用) 本発明の A 1 G a N / G a Nヘテロ構造 F E Tにおける絶縁膜堆積の作用に ついて説明する。
図 2は膜厚 8から 20nmの A 1 0. 4 G a 0. e N障壁層を有する A 1 0. 4 G a 0. 6 N / G a Nヘテロ構造 F E Tにおいて S i N絶縁膜 30nmを A 1 G a N表面に堆 積したものと、 堆積していないものについて、 電子移動度、 二次元電子濃度、 チ ャネルシート抵抗の A 1 G a N障壁層膜厚依存性をプロッ トしたものである。図 2 (a)は、 電子移動度を示すグラフである。 図 2 (a)において、 黒く塗られた記号 は、 S i N絶縁膜が堆積されていないものを示し、 中抜きの記号は S i N絶縁膜 が 30nm堆積されているものを示す。 S i N絶縁膜を A 1 G a N表面に堆積した ものは、 堆積しないものに比べて、 移動度がわずかに減少することがわかる。 し かし、 S i N絶縁膜を A 1 G a N表面に堆積したものは、 A 1 G a N障壁層の膜 厚が 8nm〜20nmに変化する際の移動度は 640cm2/Vs〜700cm2/Vsとほぼ一定であり、 ばらつきは小さいことがわかる。
図' 2 (b)は、 二次元電子濃度を示すグラフである。 図 2 (b) において、 黒く塗 られた記号は S i N絶縁膜が堆積されていないものを示し、中抜きの記号は S i N絶縁膜が 30nm堆積されているものを示す。 図 2 (b)から、 S i N絶縁膜を A 1 G a N表面に堆積したものは、 堆積しないものに比べて、 二次元電子濃度が大幅 に増加していることが分かる。 そして、 S i N絶縁膜を A 1 G a N表面に堆積し たものは、 A 1 G a N障壁層の膜厚が 8nm〜20nmに変化する際の二次電子濃度の 値は、 2. 6 X 1013cm— 2〜3. 2 X 1013cm— 2の間でほぼ一定であり、 ばらつきが小さいこ とがわかる。 また、 A 1 G a N障壁層の膜厚が薄いものほど、 S i N絶縁膜があ るか無いかによる二次元電子濃度の差が顕著であることが分かる。
図 2 (c)は、 チャネルシート抵抗を示すグラフである。 図 2 (c) において、 黒 く塗られた記号は、 S i N絶縁膜が堆積されていないものを示し、 中抜きの記号 は S i N絶縁膜が 30nm堆積されているものを示す。 図 2 (c)に示したチャネルシ ート抵抗は、 移動度と二次元電子濃度の,積に反比例する。 このため、 S i N絶縁 膜がある場合は、 S i N絶縁膜が無い場合と比べてチャネルの抵抗が下がる。 そ して、またその効果は A 1 G a N障壁層が薄い場合により顕著に表れることがわ かる。 その結果、 S i N絶縁膜が堆積されていないものは、 A l G a N膜厚を薄 くするにしたがい単調にシート抵抗が増加するのに対し、 S i N絶縁膜が堆積さ れているものは、 ほとんど増加が見られない。
図 3は、膜厚 4から 10nmの A 1 。. 4 G a 。. 6 N障壁層を有する A 1 。. 4 G a 0. 6 N / G a Nヘテロ構造 F E Tにおいて S i N絶縁膜 2nm を A 1 G a N表面に堆 積したものと、 堆積していないものについて、 電子移動度、 二次元電子濃度、 チ ャネルシート抵抗の A 1 G a N障壁層膜厚依存性をプロッ トしたものである。図 3 (a)は電子移動度を示し、 図 3 (b)は二次元電子濃度を示し、 図 3 (c)はチャネル シート抵抗を示す。 図 3において、 黒く塗られた記号は、 S i N絶縁膜が堆積さ れていないものを示し、中抜きの記号は S i N絶縁膜が 2nm堆積されているもの を示す。
図 3 (a)は、 電子移動度を示すグラフである。 S i N絶縁膜を A 1 G a N表面 に堆積したものは、 A 1 G a N障壁層の膜厚が 4nm〜10nmに変化する際の移動度 力 S 670cm2/Vs〜740cm2/Vs とほ'ぼ一定であり、 ばらつきは小さいことがわかる。 図 3 (b)は、 二次元電子濃度を示すグラフである。 図 3 (b)から、 S i N絶縁膜 を A 1 G a N表面に堆積したものは、 堆積しないものに比べて、 二次元電子濃度 が大幅に増加していることが分かる。 そして、 S i N絶縁膜を A 1 G a N表面に 堆積したものは、 A 1 G a N障壁層の膜厚が 4ηπ！〜 10歷に変化する際の二次電子 濃度の値は、 2 X 1013cm-2〜3 X 1013cnT2の間でほぼ一定であり、 ばらつきが小さい ことがわかる。 また、 A 1 G a N障壁層の膜厚が薄いものほど、 S i N絶縁膜が あるか無いかによる二次元電子濃度の差が顕著であることが分かる。
図 3 (c)は、 チャネルシート抵抗を示すグラフである。 図 3 (c)から、 S i N絶 縁膜を A 1 G a N表面に堆積したものは、 堆積しないものに比べて、 チャネルシ 一ト抵抗が低く、 A 1 G a N障壁層の膜厚が変化してもほぼ一定の値をとること がわかる。
図 3力ゝら、図 2に示した S i N絶縁膜 30nmの場合と同様に、 S i N絶縁膜 2nm を A 1 G a N表面に堆積した場合、堆積しないものと比べて、 二次元電子濃度が 大幅に増加し、 その結果シート抵抗が大きく減少していることが分かる。 また、 A 1 G a N障壁層の膜厚が薄いも.のほど、 S i N絶縁膜があるか無いかによる二 次元電子濃度の差が顕著である。 これらの結果は、 A 1 G a N表面に存在する固定電荷で表される高密度な表面 準位が S i N絶縁膜を堆積することにより、 ほとんど中性化され、 表面準位の密 度が大幅に減少するためであると考えられる。 A 1 G a N障壁層の膜厚が薄い場 合には、 表面準位が生じる電界 （この場合、 チャネルの電子密度を減少させる方 向に働く） の効果が大きいために、 S i N絶縁膜がある場合と無い場合との差が より大きく出ると考えられる。
A 1 G a N障壁層の膜厚を薄くすることは、ゲートの効きを良く して相互コン ダクタンスを上げることにつながる。 しかしながら、 通常 A 1 G a N / G a Nへ テロ構造の場合、薄くすることによりチャネルの二次元電子ガス濃度が小さくな り、 結果としてチャネル抵抗が大きくなる問題があった。 しかし、 本発明の絶縁 膜堆積による表面準位の中性化を行うことにより、二次元電子濃度を減らすこと なく、 A 1 G a N障壁層を薄くすることが可能となる。 このことは、 A l G a N / G a Nヘテロ構造 F E Tにおいて素子全体の抵抗を低く抑えることができ、電 流、 電力出力および相互コンダクタンスを上げることにつながる。
図 4は、 膜厚 8nmの A 1 0. 4 G a 0. 6 N障壁層を有する A 1 0. 4 G a 0. 6 N / G a Nヘテロ構造 F E Tにおいて、 S i N絶縁膜を A 1 G a N表面に堆積しないも の、 2nm堆積したもの、 その上にさらに 120nm堆積したもの （計 122nra堆積した もの） の電子移動度、 二次元電子濃度、 チャネルシート抵抗をプロッ トしたもの である。 図 4から分かるように、 堆積しないものと SiN 2nm堆積したものの間に は大きな二次元電子濃度の増加およびシート抵抗の減少が見られるが、 SiN 2nm と SiN 122nmの間には大きな差が見られない。 このことから、 SiN堆積による二 次元電子濃度の大幅な増加は、 SiN膜厚によらず、 基本的に表面を S iNでカバー することのみによる効果であることが分かる。
図 5は、 膜厚 6nraの A 1 0. 4 G a 0. 6 N障壁層を有する A 1 0. 4 G a 0. 6 N / G a Nヘテロ構造 F E Tにおいて、 A 1 G a N表面に S i N絶縁膜を堆積しないも の、 2 nm 堆積したものの電子移動度、 二次元電子濃度、 チャネルシート抵抗の ウェハー上での場所依存性をプロッ トしたものである。 図 5 (a)は電子移動度を 示し、 図 5 (b)は二次元電子濃度を示し、 図 5 (c)はチャネルシート抵抗を示す。 横軸のポジションは、測定したポイントの 2インチウェハーの中心からの距離を 表す。 つまり、 数値が大きくなるほど、 中心から基板端へ測定位置が移動してい ることを表す。 図 5において、 黒く塗られた記号は、 S i N絶縁膜が堆積されて いないものを示し、中抜きの記号は S i N絶縁膜が 2nm堆積されているものを示 す。 図 5 (a)〜図 5 (c)から分かるように、 A 1 G a N表面に S i N絶縁膜を堆積 しないものではウェハー上の位置による移動度のばらつきが見られる。このこと は、 AlGaN障壁層表面がチャネルと非常に近いために、 成長条件のわずかな違い による AlGaN表面準位密度の差が、チャネルにおける電子の移動度に大きな影響 を与えていることを表している。 しかし、 S i N絶縁膜を 2 nm堆積することに より、前述のように A 1 G a N表面に存在する固定電荷で表される高密度な表面 準位がほとんど中性化され、 表面準位の密度が大幅に減少するとともに、 ウェハ 一上の場所による電子密度の差が無くなり、ウェハー面内での均一な電子移動度 が得られている。 その結果、 シート抵抗の面内での均一性も大幅に改善されてい ると考えられる。
すなわち、先に説明したとおり、 S i N絶縁膜は、その膜厚がわずかであっても、 移動度や電子濃度などに効果をもたらすものであり、図 5 (a)に示されるとおり、 S i N絶縁膜を A 1 G a N表面に堆積したものは、ウェハー上での電子移動度が 730cm2/Vs〜750cm2/Vs とほぼ一定であり、 特定の位置から 20mmの範囲における 電子移動度の変化 （電子^動度の最大値を 100%としたときの電子移動度の最大 値と最小値の差の割合） が 10%以下 （好ましくは 5%以下） である。
図 5 (b)は、 二次元電子濃度を示すグラフである。 図 5 (b)から、 S i N絶縁膜 を A 1 G a N表面に堆積したものは、 堆積しないものに比べて、 二次元電子濃度 が大幅に増加していることが分かる。 そして、 S i N絶縁膜を A 1 G a N表面に 堆積したものは、 ウェハー上での二次元電子濃度が 2. 25 X 1013cm— 2〜2. 35 X 10I3cnf2の間でほぼ一定であり、特定の位置から 20mmの範囲における二次元電子 濃度の変化 （二次元電子濃度の最大値を 100%としたときの二次元電子濃度の最 大値と最小値の差の割合） が 10%以下 （好ましくは 5%以下） である。
図 5 (c)は、 チャネルシート抵抗を示すグラフである。 図 5 (c)から、 S i N絶 縁膜を A 1 G a N表面に堆積したものは、 堆積しないものに比べて、 チャネルシ 一ト抵抗が低く、 A 1 G a N障壁層の膜厚が変化してもほぼ一定の値 （具体的に は、 360 Ωノロ〜 370 Ω /口） をとることがわかる。 より具体的には、 特定の位置 から 20mmの範囲におけるシート抵抗の変化 （シート抵抗の最大値を 100%とした ときのシート抵抗の最大値と最小値の差の割合） が 10%以下 （5%以下） である。
(3. 製造方法）
本発明のへテロ接合 F E Tは、 R Fプラズマ分子線エピタキシー成長法 （R F - M B E ) 、 アンモニアガスを用いるガスソース分子線エピタキシー成長法、 有 機金属気相成長法など、公知の方法により結晶を成長させ、 結晶を堆積させるこ とにより各層を形成し、 製造することができる。 例えば、 R F—M B E法による A 1 G a N / G a Nヘテロ接合 F E T構造の結晶成長法では、 G a Nの場合、 超 高真空成長室内に設置した基板を加熱し、クヌーセンセル内で熱したガリゥムソ ースから蒸発したガリウム分子線と、 R Fプラズマによって窒素ガス （N 2) を 分解して得た窒素ラジカル分子線とを同時に基板上へ供給することにより、 G a N結晶を成長させることができる。 A 1 G a Nを成長する場合は、 同時にアルミ ニゥム分子線を基板に供給することにより製造することができる （例えば、 特開 2003-192497 号公報参照） 。 また、 例えば、 特開 2003-258005 号公報、 特開 2003-243424号公報に記載の方法に従って、ヘテロ接合 F E Tを製造してもよい。 以下、 図面を参照しつつ、 本発明のへテロ接合 F E T構造を製造する方法につい て説明する。
図 6は、 R F— M B E法に用いられる R F—M B E装置の概略構成を示す図で ある。 R F— M B E装置は、 真空ポンプ （図示省略） によって超高真空を実現で きる成長室 11 内に加熱手段 12 を設け、 この加熱手段によってサファイア基板 13を昇温する。 また、 サファイア基板 13上へ分子線を照射するための A 1 セル 14 a、 G aセル 14 b、 I nセル 14 c、 及ぴ R Fプラズマセル 14 dを設け、 そ れぞれシャッター 15 によって開閉できる。 なお、 図 6 は、 A 1セル 1 4 aと R Fプラズマセル 1 4 dとのシャッターが開いた状態の例を示している。
以下では、 図 6に示す R F一 M B E装置を用いて、 図 1に示す積層体を製造す る例について説明する。 まず、 サファイア基板 13を、 有機溶媒を用いて洗浄す る。 また、 昇温性を良くするためにサファイア基板 13 の裏面に高融点金属を真 空蒸着する。 成長室 11内の加熱手段 12に裏面を向けてサファイア基板 13を設 置し、 加熱手段 12によって約 800°C以上に加熱して、 サファイア基板 13の基板 表面の高温クリ一ニングを行う。
次いで、 基板の温度を約 300°Cまで下げ、 高純度窒素ガスを R Fプラズマセル 14 dで分解する。 これにより得られる窒素ラジカル分子線を、 サファイア基板 13 上に供給してサファイア基板表面を窒化することにより、 表面に薄い窒化ァ ルミ二ゥム層を形成する。プラズマの出力としては、 100 W〜700 Wがあげられ、 好ましくは 200 W〜600 Wである。窒素ガスの流量としては、 0. 1 s c c m〜2. 0 s c c mがあげられ、 好ましくは 0· 3 s c c m〜l . 5 s c c mであり、 より 好ましくは 0. 5 s c c n！〜 1. 2 s c c mである。
次いで、 加熱手段 12によりサファイア基板 13の温度を例えば 900°Cまで上げ る。そして、クヌーセンセル内で加熱することによりアルミニウム分子線を得る。 アルミニウム分子線と、 R Fプラズマで生成した窒素ラジカル分子線とを、 同時 にサファイア基板 13上へ供給する。 これにより、 A 1 Nバッファ層を成長させ る。
ここで、 A 1 Nバッファ層の成長温度としては、 700°C以上が挙げられるが、 好ましい温度範囲は 800°C〜900°Cである。 700°C以上であると、 A 1極性の A 1 Nの成長が実現され、 N極性と比べて A 1 N層おょぴ上に成長する G a N層の結 晶性が優れたものが得られやすい。 また、 600°C以下であると、 A 1 Nバッファ ■ 層の極性が N極性となる傾向がある。
次いで、 A 1セル 14 aのシャッター 15 を閉じて、 G aセル 14 bのシャッタ 一 15 を開ける。 これにより、 ガリ ウム分子線と窒素ラジカル分子線を同時にサ ファイア基板 13上へ供給し、 A 1 Nバッファ層の上に G a N層を成長させる。 ここで、 G a N層の成長温度としては、 650°C以上が挙げられるが、 好ましい 温度範囲は 700°C〜800°Cである。 800°C以上になると、 G a Nの成長における G a分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極 端に落ち、 また、 700°C以下であると、 G a N層の結晶性が良くないものとなる からである。
前記のようにして、 G a N層が所要の厚さまで成長した後、 G aセル 14 b、 窒素ラジカノレのシャッター 15を開けたまま、 A 1セノレ 14 aのシャッター 15を開 ける。 これにより、 A 1 G a N層を成長させる。
なお、 A 1 G a N層を形成する前に、 A 1 Nスぺーサ一層を形成しても良レ、。 ここで、 A 1 G a N層の成長温度としては、 G a Nの場合と同様の条件であり、 好ましい温度範囲は 700°C〜800°Cである。 800°C以上であると、 G a Nの成長に おける G a分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長 速度が極端に落ち A 1 G a Nの組成比を合わせることが難しくなる、また、 700°C 以下であると、 A l G a N層の转晶性が良くないものとなるからである。
A 1 G a N層の成長速度としては、 1·ηπι/時〜 5000 nm/時が挙げられ、 好ま しくは 10 n m/時〜 2000 n m /時であり、 より好ましくは 50 n m/時〜 1000 nm/時であり、 更に好ましくは 100 n mZ時〜 80011 mZ時であり、 特に好ま しくは 300 nm/時〜 700 nm/時である。 結晶の成長速度が速すぎても遅すぎ ても、 優れた結晶性を有する結晶を得ることが困難となるためである。
次に、 公知の手段により電極 （ソース、 ゲート、 ドレイン電極） を形成する。 電極を形成した後に、絶縁膜を堆積する。絶縁膜は、例えば S i N、 S i O 2、 S i〇N、 A 1 20 3、 又は A 1 Nのいずれか 1つ又は 2つ以上からなる原料を 用いた CVD (化学気相堆積） 法により形成すればよい。 絶縁膜を形成するため に用いられる CVD法として、 熱 CVD法、 E CR— CVD法、 VHF— CVD 法、 又はホットワイア CVD法があげられ、 これらの中でホッ トワイア CVD法 が好ましい。 ホッ トワイア C VD法 （H 0 t w i r e _C VD) は、 高温に加 熱したタングステン表面の触媒効果を利用する方法であり、触媒 C VD法 （C a t a l y t i c一 CVD) 、 ホッ トフィラメ ント CVD法 （H o t f i 1 a m e n t CVD) とも呼ばれている。
ホッ トワイア CVD法は、例えば特開 2004— 27326号公報、特許第 1704110号、 特許第 3145536号、特開 2000— 277501号、特開 2000— 277502号、特開 2004-35981、 特開 2004- 91802、 特開 2004- 91821、 特開 2004-99917、 及ぴ特開 2004- 103745号 公報などに記載された装置、 及び方法を適宜用いればよい。
例えば S i N絶縁膜を形成する際の原料ガスとしては、シリコン原料ガスとし て、 水素、 窒素、 又はハロゲン元素とからなる化合物、 たとえば S i H 4、 S i 2H 6、 S i 3H 8、 S i F 4、 S i C 1 4、 S i C 1 2H 2のいずれか 1つ又は複数 があげられ、 窒素原料ガスとして、 NH 3、 N 2〇のいずれか又は両方 （特開平 5 - 095120号公報、 特開 2000-208417参照） が挙げられ、 好ましいシリコン源ガ スは S i H 4であり、 好ましい窒素原料ガスは NH 3である。
希釈用ガスとして、 H 2、 N 2、 H e、 A r、 N e、又は X e等を用いてもよい。 成膜に当たっては、これらのガスを減圧弁やマスフローコントローラーなどを 用いて所望の流量や混合比に調整し、 反応室に導入して、 カセット本体の外周壁 に形成した多数のガス通過孔を通して、 発熱体に供給する。 発熱体としては、 一 般的にタングステン等の髙融点金属が用いられる。
成膜時のガス圧力は、 0. 1〜100 P a、 好ましくは 1. 0〜10 P a、 より好ま しくは 3〜7 P aに設定すればよく、 ガス圧力をこの範囲に設定することで、 供 給されたガスが効率的に分解され、 輸送される。 また、 反応生成物同士の気相中 での 2次反応が抑制され、 その結果、 基板上に良質な絶縁膜を形成できる。
ここで、 絶縁膜堆積時の基板温度として、 150°C〜800°Cがあげられ、 好ましく は 200〜500°Cであり、 より好ましくは 200〜400°Cであるが、 250〜500°C、 300 〜500°C、 300〜450°C又は 350〜400°Cでもよい。 絶縁膜の堆積速度として、 0. 1 n m/時〜 5000 n m/時があげられ、好ましくは 1 n m/時〜 100 n m/時であり、 より好ましくは 1 n mZ時〜 50 n 時であり、 更に好ましくは 1 n m/時〜 30 n mZ時であり、 特に好ましくは 1 n m/時〜 20 n m/時である。
なお、 本明細書における堆積時の基板温度の測定方法として、 熱電対にて温度 を測定したものを採用すればよい。 また、 ホッ トワイア CVDは基板ホルダーに 取り付けた熱電対により温度を測定してもよい。
また、 各層の厚みは、 堆積時間を制御することにより調整できる。 TEM (透 過型電子顕微鏡） で観察、 写真撮影を行い、 その断面写真から厚みを測定しても よい。 TEM装置として、例えば透過型電子顕微鏡（（株） 日立製作所製 H— 7100 FA型） があげられる。 また絶縁膜の厚さ、 及び屈折率を測定するためには、 公 知の装置、 例えばェリプソメータを用いればよい。 実施例 1 以下に、 上述した G a N系化合物半導体の積層方法により、 サファイア基板上 に A l G a N/G a Nヘテロ接合 F E Tを製造した例について説明する。
サファイア基板を有機溶媒にて洗浄し、基板の昇温性を改善するために裏面に 高融点金属チタンを蒸着したサファイア基板を、 超高真空 （例えば、 lO— ^ T o r r〜10— 1Q T o r r ) に保たれている MB E成長室内の基板ヒーターに設置し た。 そして、 基板を 800°C程度まで昇温して、 そのまま 30 分間保持し、 サファ ィァ基板表面の高温クリーニングを行った。 その後、 基板温度を 300°Cまで降温 した。 続いて R Fプラズマで窒素ガスを分解して得た窒素ラジカルを照射した。 これによりサファイア基板表面を 60分間窒化し、 表面に薄い窒化アルミニウム を形成した。
R Fプラズマセル 1 4 dのシャッター 1 5を開けたまま、基板表面への窒素ラ ジカルの照射を中断せずに、 基板温度を 900°Cまで昇温した。 その後、 A 1セル 1 4 aのシャッターを開けて、 A 1 Nバッファ層を膜厚 300 n mとなるまで成長 させた。 基板温度を 730°Cまで降温させた。 その後、 A 1セル 1 4 aのシャツタ 一を閉じると同時に G aセル 1 4 bのシャッターを開き、 基板温度 730°Cにて G a N層を膜厚 1500 n mとなるまで成長させた。
G a N層の成長が終了した後、 G aセル 1 4 bのシャッターを閉じると同時に A 1セル 1 4 aのシャッターを開き、 A 1 N層を膜厚 1· 3 n mとなるまで成長 させた。 その後、 G aセル 1 4 bのシャッターを開き、 A 1 G a N層を膜厚 8 n mとなるまで成長させた。
このようにして半導体積層体を得た後に、 電極を形成した。 G a N層まで反応 性ガスエッチングにより隣接する トランジスタとの絶縁を得た。 次に、 T i /A 1 ZN i ZAuにより構成される金属多層膜を A 1 G a N障壁層上に真空蒸着 し、 赤外線ランプを用いて加熱することにより、 半導体層と金属とのォーミ ック 接合を得て、 ソース電極、 ドレイン電極を作製した。 ソース一ドレイン電極間隔 は 5μ ιηであった。 最後に、 N i ZAuを A 1 G a Ν障壁層上に真空蒸着してシ ョ ッ トキ一接合を得ることにより、 長さ 1μηι、 幅 （奥行き） .50μπιのゲート電 極を作製した。
電極形成プロセス終了後に、ホッ トワイア CVD法により トランジスタ表面に 膜厚 30nmの S i N絶縁膜を堆積した。 その後、 デバイス特性測定の際に金属プ ローブが接触できるように、プロ一ビングのための電極金属パッ ド部分に反応性 ガスエッチングを施すことにより S i Nをエッチングして穴あけを行った。
このよ うにして製造された トランジスタは、 最大電流密度が 590 mA/mm、 最大相互コンダクタンスが 291 m SZmmであった。 比較例 1
S i N堆積を行わなかったこと以外は、実施例 1 と同様のプロセスでヘテロ接 合 F ETを製造した。このへテロ接合 F ETは、最大電流密度が 425 mAZmni、 最大相互コンダクタンスが 229 m SZmmであった。 実施例 2
A 1 G a N膜厚を 18nmとした以外、 実施例 1 と同様のプロセスでヘテロ接合 F ETを製造した。 このへテロ接合 F ETは、 最大電流密度が 725 mAZmm、 最大相互コンダクタンスが 190 m S/mmであった。 比較例 2
S i N堆積を行わなかったこと以外は、実施例 2 と同様のプロセスでヘテロ接 合 F E Tを製造した。このへテロ接合 F E Tは、最大電流密度が 660 mA/mm, 最大相互コンダクタンスが 160 m SZmmであった。
実施例 1と比較例 1、及び実施例 2と比較例 2とから障壁層の厚さが薄いほど、 絶縁膜の効果による電流密度や相互コンダクタンス特性が向上することがわか る。 ' 実施例 3
A 1 G a N膜厚 10nm とし、 ソース、 ドレイン電極作製までのプロセスは実施 例 1 と同じで、 その後 SiN絶縁膜を 2 nm堆積し、 電子ビーム露光を用いてより 微細化したゲート電極を SiN絶縁膜上に作製したヘテロ接合 F ETを製造した。 実施例 1から、 ゲート電極メタルを Ni/Au力 ら Ti/Pt/Auに、 ソース ドレイン電 極間隔を 5 mから 2μ mに、 ゲート長を 1 μ mから 0.06 m、 ゲート幅を 50 mから ΙΟΟμ mへと変更している。なお、実施例 3においては、実施例 1では AlGaN 障壁層上にゲート電極を作製しているのに対し、 SiN絶縁膜上にゲート電極メタ ルを蒸着、 作製しており、 図 7に示すような M I S構造のへテロ接合 F E Tとな つている。 このへテロ接合 F ETは、 最大電流密度が 1.55 AZmm、 最大相互 コンダクタンスが 340 m SZmm、 電流利得遮断周波数 152 GHz、 最大発振周波 数 173 GHzであった。 実施例 4
AlGaN膜厚を 8 nm とした以外は、 実施例 3と同様にしてへテロ接合 F E Tを 作成した。 このへテロ接合 F ETほ、 最大電流密度が 1.25 A/mm、 最大相互 コンダクタンスが 305 m SZmm、 電流利得遮断周波数 163 GHz、 最大発振周波 数 184 GHzであった。 実施例 5
AlGaN膜厚を 6 nm とした以外は、 実施例 3 と同様にしてヘテロ接合 F E Tを 作成した。 このへテロ接合 F ETは、 最大電流密度が 1.2 A/mm, 最大相互コ ンダクタンスが 336 m SZmm、 電流利得遮断周波数 153 GHz、 最大発振周波数 182 GHzであった。 実施例 6
AlGaN膜厚を 4nmとした以外は、 実施例 3 と同様にしてヘテロ接合 F E Tを作 成した。 このへテロ接合 F ETは、 最大電流密度が 1.05 A/mm、 最大相互コ ンダクタンスが 391 m SZmm、 電流利得遮断周波数 127 GHz、 最大発振周波数 188 GHzであった。 産業上の利用可能性
本発明のへテロ接合 F ETは、 高速、 高周波化にも対応できる F E Tとして利 用できる。 本発明のへテロ接合 F E Tは、 車载衝突回避レーダー、 高度道路交通システム ( ITS) 、 車々間通信用などの車用無線デバイスなどに用いる素子として利用で きる。
本発明のへテロ接合 F E Tは、 高温でも安定に動作し、 放射線により劣化しに くいので宇宙空間などでも有効に利用できる。 したがって、 本発明のへテロ接合 F E Tは、人工衛星や惑星探査機などの宇宙空間で用いられる電子デバィスとし て利用できる。

Claims

請求の範囲
1 -チャネル層と障壁層を含むヘテロ構造を有する G a N系電界効果トランジス タであって、 トランジスタ素子表面に絶縁膜を有する電界効果トランジスタ。
2. 前記絶縁膜が、 S i N、 S i O 2、 S i ON、 A 1 2 O 3、 又は A 1 Nのいず れかにより構成される絶縁膜である請求の範囲 1 に記載の電界効果トランジス タ。
3. 前記絶縁膜が、 ホッ トワイア CVD法により形成された S i Nにより構成さ れる絶縁膜である請求の範囲 1に記載の電界効果トランジスタ。
4. 電界効果トランジスタの特定の位置から 20mmの範囲における電子移動度の 変化が 10%以下である請求の範囲 1に記載の電界効果トランジスタ。
5. 電界効果トランジスタの特定の位置から 20mmの範囲における二次電子濃度 の変化が 10%以下である請求の範囲 1に記載の電界効果トランジスタ。
6. 前記絶縁膜の厚さが、 1 ηπι〜1μ mである請求の範囲 1 に記載の電界効果 トランジスタ。
7. 前記絶縁膜が、 ホッ トワイア CVD法により形成された S i Nにより構成さ れ、 前記絶縁膜の厚さが、 1 ηπ！〜 100 n mである請求の範囲 1 に記載の電界効 果トランジスタ。
8 · チャネル層が G a Nからなり、 障壁層が A 1 G a Nからなる請求の範囲 1に 記載の電界効果トランジスタ。
9. 前記障壁層の厚さが、 1〜30 nmである請求の範囲 1に記載の電界効果トラ ンジスタ。
1 0. 前記障壁層の厚さが、 3〜20 nmである請求の範囲 1に記載の電界効果ト ランジスタ。
1 1. 前記障壁層の厚さが、 5〜15 nmである請求の範囲 1に記載の電界効果ト ランジスタ。
1 2. 前記チャネル層の厚さが、 100 ηπ！〜 10μ mである請求の範囲 1に記載の 電界効果トランジスタ。
1 3 · 基板上に、 バッファ層、 G a Nからなるチヤネル層、 A 1 G a Nからなる 障壁層をこの順に形成した電界効果トランジスタであって、前記障壁層の厚さ力 1〜30 n mであり、 トランジスタ素子表面に絶縁膜を有するヘテロ接合電界効果 トランジスタ。
1 4 . 前記絶縁膜が、 S i N、 S i O 2、 S i O N、 A 1 2 O 3、 又は A 1 Nのい ずれかにより構成される絶縁膜である請求の範囲 13に記載の電界効果トランジ スタ。
1 5 . 前記絶縁膜が、 ホッ トワイア C V D法により形成された S i Nにより構成 される絶縁膜である請求の範囲 13に記載の電界効果トランジスタ。
1 6 . 電界効果トランジスタの特定の位置から 20mraの範囲における電子移動度 の変化が 10%以下である請求の範囲 13に記載の電界効果トランジスタ。
1 7 . 電界効果トランジスタの特定の位置から 20mmの範囲における二次電子濃 度の変化が 10%以下である請求の範囲 13に記載の電界効果トランジスタ。
1 8 . 前記絶縁膜の厚さが、 1 η π！〜 1 z mである請求の範囲 13に記載の電界効 果トランジスタ。
1 9 . 前記絶縁膜が、 ホッ トワイア C V D法により形成された S i Nにより構成 され、 前記絶縁膜の厚さが、 1 η π！〜 100 n mである請求の範囲 13に記載の電界 効果トランジスタ。
2 0 .前記チャネル層と障壁層との間にはスぺーサ一層が設けられる請求の範囲 13に記載の電界効果トランジスタ。
2 1 . 基板上に、 バッファ層、 G a Nからなるチャネル層、 A 1 G a Nからなる 障壁層をこの順に形成する工程と、
ソース電極、 ゲート電極、 及びドレイン電極を形成する工程と、
前記障壁層の表面に絶縁膜を形成する工程と、
を含むへテ口構造を有する電界効果トランジスタの製造方法。
2 2 . 前記障壁層の表面に絶縁膜を形成する工程が、
S i N、 S i O 2、 S i O N、 A 1 2〇 3、 又は A 1 Nのいずれかを原料とし、 ホットワイア C V D法により絶縁膜を形成する請求の範囲 21 に記載のへテロ構 造を有する電界効果トランジスタの製造方法。
2 3 . 前記絶縁膜の厚さが、 1 η π！〜 1 μ mである請求の範囲 21に記載のへテロ 構造を有する電界効果トランジスタの製造方法。
24. 前記 A 1 G a Nからなる障壁層の膜厚が 3 nm〜20 nmである請求の範 囲 21に記載のへテロ構造を有する電界効果トランジスタの製造方法。
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