WO2006060981A1 - Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements - Google Patents

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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing a semiconductor device.
  • the process takes place under formation gas atmosphere at temperatures around 300 - 400 0 C and under application of high contact pressures
  • the low-melting solder is completely converted during the diffusion soldering process, that is, it completely dissolves in the metallic phase.
  • the resulting compound consists of intermetallic phases, which usually have a much higher melting point than the actual "soldering temperature" at which they were formed, and therefore can withstand operating temperatures that are higher than the production temperature, with the difference between manufacturing - and operating temperature can be up to 400 - 600 0 C depending on the material system. Therefore, the use of the diffusion soldering process even brings some advantages of soldering, such. As the low production temperature, but at the same time allows the advantage of high operating temperature.
  • a disadvantage resulting from the use of the diffusion soldering process is the formation of voids along the die-substrate bond line due to uncontrolled process flows and inappropriate choice of materials. Due to the above-mentioned high contact pressure when depositing the chip on the chip carrier or the substrate, solder metal phases with melting temperatures below the process temperature, the so-called low-melting phases, are forced out of the solder gap.
  • a semiconductor component is provided with at least one chip and one substrate, wherein the chip has a backside, which is connected to a first surface of the substrate by means of diffusion soldering, wherein depressions are formed in the first surface of the substrate, which contain intermetallic phases which during of the diffusion soldering are formed.
  • the molten metal resulting from the action of temperature flows into the depressions, whereby a lateral extrusion of the low-melting solder metal is inhibited.
  • the lateral solder extrusion is inhibited, which in turn reduces the unwanted voids formation, which in turn improves the quality of the chip connection on the substrate.
  • the depressions are formed in the form of channels.
  • the channels are further formed continuously on the substrate.
  • the depressions are formed in a first direction and in a second direction are and when the first and the second direction are perpendicular to each other, so that a grid-like structure is formed.
  • the chip preferably has a solder metal on the rear side which comprises Sn or an Ag / Sn, Au / Sn, Ag / In or Cu / Sn alloy.
  • a solder metal on the rear side which comprises Sn or an Ag / Sn, Au / Sn, Ag / In or Cu / Sn alloy.
  • any metal or metal alloy suitable for diffusion soldering is also usable.
  • the first surface of the substrate comprises Ni, Ag, Au, Pd, Cu, Pt or Fe or alloys of these metals.
  • any metal or metal alloy suitable for diffusion soldering can be used.
  • the depressions have a width in the range of 0.1 to 2 mm and a depth in the range of 0.05 to 1 mm.
  • the islands are 0.1 to 2 mm long and 0.1 to 2 mm wide.
  • the substrate is a leadframe.
  • a method for producing a semiconductor component comprises the steps of: coating a rear side of a chip with a solder metal which is suitable for diffusion soldering; Preparing a substrate having a first surface made of a material suitable for diffusion soldering; Forming recesses in the first surface of the substrate; and bonding the back side of the chip to the first surface of the substrate by diffusion soldering.
  • the depressions are formed in the form of channels passing over the substrate.
  • the recesses are formed in a first direction and in a second direction.
  • first direction and the second direction are formed perpendicular to one another, so that a rectangular lattice-like structure of channels and islands arises on the first substrate surface.
  • the depressions are formed with a width in the range of 0.1 to 2 mm. Furthermore, the recesses are preferably formed with a width in the range of 0.05 to 1 mm.
  • the islands are formed with a length and a width in the range of 0.1 to 2 mm.
  • Figure 1 is a plan view of a carrier with semiconductor chips, which have been soldered according to the prior art
  • FIG. 2 shows a schematic cross section through a semiconductor component
  • FIG. 3 shows a substrate in an oblique view for a semiconductor component according to the invention
  • FIG. 1 shows a plan view of a carrier 1 on which a multiplicity of chips 2 are arranged.
  • the chips 2 were soldered on a planar substrate according to the prior art. Therefore, an undesirable formation of defects 3 is visible.
  • FIG. 2 shows a schematic cross section through a semiconductor component 4.
  • the semiconductor component 4 has a chip 2 with a front side 5 and a rear side 6. Furthermore, the semiconductor component 4 comprises a substrate 7 with a first surface 8 and a second surface 9.
  • the chip 2 is soldered with its rear side 6 on the first surface 8 of the substrate 7. Furthermore, it is shown in FIG. 2 that the chip 2 is connected to the substrate 7 via lines 10.
  • substrate 7 a substrate according to the invention having recesses 11 (not shown) was used, as shown in FIG.
  • FIG. 3 shows a substrate 7 with the recesses 11 according to the invention.
  • the depressions 11 are in the form of channels which extend in two mutually perpendicular directions continuously and with uniform distances from each other over the entire first surface 8 of the substrate 7, so that the first surface 8 of the substrate 7 has a grid-like topology.
  • the molten metal flows into the depressions 11, whereby the lateral extrusion of the low-melting solder metal is inhibited. This in turn reduces the unwanted voids formation and achieves an improved connection between the substrate 7 and the chip 2.

Landscapes

  • Die Bonding (AREA)

Abstract

Die Erfindung betrifft ein Halbleiterbauelement (4) mit zumindest einem Chip (2) und einem Substrat (7), wobei der Chip (2) eine Rückseite (6) aufweist, welche mit einer ersten 0berfläche (8) des Substrats (7) mittels Diffusionslöten verbunden ist, wobei in der ersten Oberfläche 8) des Substrats (7) Vertiefungen (11) ausgebildet sind, welche intermetallische Phasen enthalten, die während des Diffusionslöten gebildet werden. Die Erfindung betrifft weiterhin Verfahren zum Herstellen eines Halbleiterbauelements (4), welches die Schritte umfasst: Beschichten einer Rückseite (6) eines Chips (2) mit einem Lotmetall, welches zum Diffusionslöten geeignet ist; Anfertigen eines Substrats (7) mit einer ersten Oberfläche (8), die aus einem Material besteht, welches zum Diffusionslöten geeignet ist; Bilden von Vertiefungen (11) in der ersten Oberfläche (8) des Substrats (7); und Verbinden der Rückseite (6) des Chips (2) mit der ersten Oberfläche (8) des Substrats (7) durch Diffusionslöten.

Description

Beschreibung
Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
Die vorliegende Erfindung betrifft ein Halbleiterbauelement sowie ein Verfahren zum Herstellen eines Halbleiterbauelements.
Um eine thermisch und mechanisch stabile metallische Verbindung zwischen beispielsweise einem Chip und einem Substrat zu schaffen, ist es aus dem Stand der Technik bekannt, ein Diffusionslötverfahren anzuwenden. Dabei wird im Diffusionslöt- prozess ein niedrigschmelzendes Lotmittel in eine hochtempe- raturfeste Verbindung überführt, wobei das Lotmetall mit den zu verbindenden hochschmelzenden Metallen eine temperaturfeste und mechanisch sehr stabile intermetallische Phase bildet.
Der Prozess findet unter Formiergasatmospähre bei Temperatu- ren um 300 - 400 0C und unter Anwendung hoher Anpressdrücke
(z. B. im Bereich von > 10 bar) statt. Das niedrigschmelzende Lot wird während des Diffusionslötprozesses vollständig umgewandelt, das heißt, es geht vollständig in der metallischen Phase auf. Die resultierende Verbindung besteht aus interme- tallischen Phasen, welche in der Regel einen viel höheren Schmelzpunkt aufweisen als die eigentliche „Löttemperatur", bei der sie gebildet wurden. Daher halten sie Betriebstemperaturen aus, die höher sind als die Herstellungstemperatur, wobei der Unterschied zwischen Herstellungs- und Betriebstem- peratur je nach Materialsystem bis zu 400 - 600 0C betragen kann. Daher bringt die Verwendung des Diffusionslötverfahrens sogar einige Vorteile des Weichlötens mit sich, wie z. B. die niedrige Herstellungstemperatur, ermöglicht jedoch gleichzeitig den Vorteil der hohen Betriebstemperatur.
Ein Nachteil, der sich aus der Anwendung des Diffusionslötverfahrens ergibt, ist jedoch die Bildung von Fehlstellen entlang der Chip-Substrat-Verbindungslinie infolge unkontrollierter Prozessabläufe und ungeeigneter Materialwahl. Auf- grund des oben erwähnten hohen Anpressdrucks beim Absetzen des Chips auf den Chipträger bzw. das Substrat, werden Lotmetallphasen mit Schmelztemperaturen unterhalb der Prozesstemperatur, die sogenannten niedrigschmelzenden Phasen, aus dem Lotspalt herausgedrückt.
Dieser Vorgang ist insbesondere dann kritisch, wenn zuvor keine ausreichende Benetzung und metallurgische Reaktion stattgefunden hat, da an den nicht benetzten Flächen unterhalb des Chips Hohlräume, sogenannte Lunker, übrig bleiben. Außerdem wirken sich die zurückbleibenden niedrigschmelzenden Phasen nachteilig auf die Weiterverarbeitung und die Zuverlässigkeit der elektronischen Bauelemente aus, wenn es bei den angelegten Temperaturbelastungen zum Schmelzvorgang kommt.
Daher ist es die Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung zu schaffen, bei dem die Lunkerbildung vermieden bzw. reduziert wird und somit die Qualität der Chipanbindung mit ge- steigerter elektrischer und thermischer Performance verbessert wird. Diese Aufgabe wird durch ein Halbleiterbauelement mit den Merkmalen gemäß Anspruch 1 sowie durch ein Verfahren zum Herstellen eines Halbleiterbauelements mit den Merkmalen gemäß Anspruch 14 gelöst. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen definiert.
Erfindungsgemäß wird ein Halbleiterbauelement mit zumindest einem Chip und einem Substrat vorgesehen, wobei der Chip eine Rückseite aufweist, welche mit einer ersten Oberfläche des Substrats mittels Diffusionslöten verbunden ist, wobei in der ersten Oberfläche des Substrats Vertiefungen ausgebildet sind, welche intermetallische Phasen enthalten, die während des Diffusionslöten gebildet werden.
Durch das erfindungsgemäße Vorsehen der Vertiefungen in dem Substrat fließt beim Diffusionslötprozess die unter der Temperatureinwirkung entstehende Metallschmelze in die Vertiefungen, wodurch eine laterale Auspressung des niedrigschmelzenden Lotmetalls gehemmt wird. Durch die im Vergleich zu planaren Substraten geringere Beweglichkeit der Metallschmelze auf solch einem strukturierten Substrat, wird die laterale Lotauspressung gehemmt und dadurch wiederum die unerwünschte Lunkerbildung reduziert, was wiederum die Qualität der Chip- anbindung auf dem Substrat verbessert.
Gemäß einer bevorzugten Ausführungsform der Erfindung sind die Vertiefungen in Form von Kanälen ausgebildet.
Vorzugsweise sind die Kanäle weiterhin durchgehend auf dem Substrat ausgebildet.
Besonders vorteilhaft ist es, wenn die Vertiefungen in einer ersten Richtung und in einer zweiten Richtung ausgebildet sind und wenn die erste und die zweite Richtung senkrecht zueinander stehen, so dass eine gitterartige Struktur gebildet wird.
Weiterhin sind zwischen den Kanälen rechtwinklige Inseln ausgebildet.
Vorzugsweise weist der Chip auf der Rückseite ein Lotmetall auf, welches Sn oder eine Ag/Sn-, Au/Sn-, Ag/In- oder Cu/Sn- Legierung umfasst. Es ist jedoch auch jegliches Metall oder jegliche Metalllegierung verwendbar, die sich zum Diffusionslöten eignet.
Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung umfasst die erste Oberfläche des Substrats Ni, Ag, Au Pd, Cu, Pt oder Fe oder Legierungen dieser Metalle. Auch hier gilt wieder, dass jegliches Metall oder jegliche Metalllegierung, die sich zum Diffusionslöten eignet, verwendet werden kann.
Besonders vorteilhaft ist es, wenn die Vertiefungen eine Breite in dem Bereich von 0,1 bis 2 mm und eine Tiefe in dem Bereich von 0,05 bis 1 mm aufweisen.
Vorzugsweise sind die Inseln 0,1 bis 2 mm lang sowie 0,1 bis 2 mm breit.
Gemäß einer weiteren bevorzugten Ausführungsform ist das Substrat ein Leadframe.
Weiterhin wird erfindungsgemäß ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, welches die Schritte umfasst: Beschichten einer Rückseite eines Chips mit einem Lotmetall, welches zum Diffusionslöten geeignet ist; Anfertigen eines Substrats mit einer ersten Oberfläche, die aus einem Material besteht, welches zum Diffusionslöten geeignet ist; Bilden von Vertiefungen in der ersten Oberfläche des Substrats; und Verbinden der Rückseite des Chips mit der ersten Oberfläche des Substrats durch Diffusionslöten.
In einem weiteren bevorzugten Ausführungsbeispiel werden die Vertiefungen in Form von über das Substrat durchgehenden Ka- nälen gebildet.
Vorzugsweise werden die Vertiefungen in einer ersten Richtung und in einer zweiten Richtung gebildet.
Besonders vorteilhaft ist es, wenn die erste Richtung und die zweite Richtung senkrecht zueinander stehend gebildet werden, so dass eine rechtwinklige gitterartige Struktur aus Kanälen und Inseln auf der ersten Substratoberfläche entsteht.
Gemäß einem weiteren bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens werden die Vertiefungen mit einer Breite in dem Bereich von 0,1 bis 2 mm gebildet. Weiterhin werden die die Vertiefungen vorzugsweise mit einer Breite in dem Bereich von 0,05 bis 1 mm gebildet.
Gemäß noch einem weiteren bevorzugten Ausführungsbeispiel werden die Inseln mit einer Länge und einer Breite in dem Bereich von 0,1 bis 2 mm gebildet.
Die Erfindung wird anhand der Zeichnung näher beschrieben. In der Zeichnung zeigt Figur 1 eine Draufsicht auf einen Träger mit Halbleiterchips, die gemäß dem Stand der Technik gelötet wurden;
Figur 2 einen schematischen Querschnitt durch ein Halbleiterbauelement;
Figur 3 ein Substrat in Schrägansicht für ein Halbleiterbauelement gemäß der Erfindung;
Figur 1 zeigt eine Draufsicht auf einen Träger 1, auf dem eine Vielzahl von Chips 2 angeordnet sind. Die Chips 2 wurden auf einem planaren Substrat gemäß dem Stand der Technik gelötet. Daher ist eine unerwünschte Bildung von Fehlstellen 3 sichtbar.
Figur 2 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 4. Das Halbleiterbauelement 4 weist einen Chip 2 mit einer Vorderseite 5 und einer Rückseite 6 auf. Weiterhin umfasst das Halbleiterbauelement 4 ein Substrat 7 mit einer ersten Oberfläche 8 und einer zweiten Oberfläche 9. Der Chip 2 ist mit seiner Rückseite 6 auf der ersten Oberfläche 8 des Substrats 7 aufgelötet. Weiterhin ist in Figur 2 dargestellt, dass der Chip 2 über Leitungen 10 mit dem Sub- strat 7 verbunden ist. Als Substrat 7 wurde ein erfindungsgemäßes Substrat mit Vertiefungen 11 (nicht gezeigt) verwendet, wie es in Figur 3 dargestellt ist.
In Figur 3 ist ein Substrat 7 mit den erfindungsgemäßen Ver- tiefungen 11 dargestellt. Die Vertiefungen 11 sind in Form von Kanälen, die in zwei senkrecht zueinander stehenden Richtungen verlaufen durchgehend und mit einheitlichen Abständen zueinander über die gesamte erste Oberfläche 8 des Substrats 7 ausgebildet, so dass die erste Oberfläche 8 des Substrats 7 eine gitterförmige Topologie aufweist. Beim Lötprozess fließt die Metallschmelze in die Vertiefungen 11, wodurch die laterale Auspressung des niedrigschmelzenden Lotmetalls gehemmt wird. Dadurch wird wiederum die unerwünschte Lunkerbildung reduziert und eine verbesserte Verbindung zwischen dem Substrat 7 und dem Chip 2 erzielt.

Claims

Patentansprüche
1. Halbleiterbauelement (4) mit zumindest einem Chip (2) und einem Substrat (7), wobei der Chip (2) eine Rücksei- te (6) aufweist, welche mit einer ersten Oberfläche (8) des Substrats (7) mittels Diffusionslöten verbunden ist, dadurch gekennzeichnet , dass in der ersten Oberfläche (8) des Substrats (7) Vertiefungen (11) ausgebildet sind, welche intermetallische Phasen enthalten, die während des Diffusionslöten gebildet werden.
2. Halbleiterbauelement (4) nach Anspruch 1, dadurch gekennzeichnet , dass die Vertiefungen (11) in Form von Kanälen ausgebildet sind.
3. Halbleiterbauelement (4) nach Anspruch 2, dadurch gekennzeichnet , dass die Kanäle durchgehend auf dem Substrat (7) ausgebildet sind.
4. Halbleiterbauelement (4) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , dass die Vertiefungen (11) in einer ersten Richtung und in einer zweiten Richtung ausgebildet sind.
5. Halbleiterbauelement (4) nach Anspruch 4, dadurch gekennzeichnet, dass die erste und die zweite Richtung senkrecht zueinander stehen.
6. Halbleiterbauelement (4) nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet , dass zwischen den Kanälen rechtwinklige Inseln ausgebildet sind.
7. Halbleiterbauelement (4) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet , dass der Chip (2) auf der Rückseite (6) ein Lotmetall aufweist, welches Sn oder eine Ag/Sn-, Au/Sn-, Ag/In- oder Cu/Sn-Legierung umfasst.
8. Halbleiterbauelement (4) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet , dass die erste Oberfläche (8) des Substrats (7) Ni, Ag, Au Pd, Cu, Pt oder Fe oder Legierungen dieser Metalle umfasst.
9. Halbleiterbauelement (4) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet , dass die Vertiefungen (11) eine Breite in dem Bereich von 0,1 bis 2 mm aufweisen.
10. Halbleiterbauelement (4) nach einem der Ansprüche 1 bis
9, dadurch gekennzeichnet, dass die Vertiefungen (11) eine Tiefe in dem Bereich von 0,05 bis 1 mm aufweisen.
11. Halbleiterbauelement (4) nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet , dass die Inseln eine Länge in dem Bereich von 0,1 bis 2 mm aufweisen.
12. Halbleiterbauelement (4) nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet , dass die Inseln eine Breite in dem Bereich von 0,1 bis 2 mm aufweisen.
13. Halbleiterbauelement (4) nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet , dass das Substrat (7) ein Leadframe ist.
14. Verfahren zum Herstellen eines Halbleiterbauelements
(4), welches die Schritte umfasst: - Beschichten einer Rückseite (6) eines Chips (2) mit einem Lotmetall, welches zum Diffusionslöten geeignet ist;
. - Anfertigen eines Substrats (7) mit einer ersten O- berflache (8), die aus einem Material besteht, wel- ches zum Diffusionslöten geeignet ist;
Bilden von Vertiefungen (11) in der ersten Oberfläche (8) des Substrats (7) ; und
Verbinden der Rückseite (6) des Chips (2) mit der ersten Oberfläche (8) des Substrats (7) durch Dif- fusionslöten.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet , dass die Vertiefungen (11) in Form von über das Substrat (7) durchgehenden Kanälen gebildet werden.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet , dass die Vertiefungen (11) in einer ersten Richtung und in einer zweiten Richtung gebildet werden.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet , dass die erste Richtung und die zweite Richtung senkrecht zueinander stehen, so dass eine rechtwinklige gitterartige Struktur aus Kanälen und Inseln auf der ersten Oberfläche (8) des Substrats (7) entsteht.
18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet , dass die Vertiefungen (11) mit einer Breite in dem Bereich von 0,1 bis 2 mm gebildet werden.
19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet , dass die Vertiefungen (11) mit einer Breite in dem Bereich von 0,05 bis 1 mm gebildet werden.
20. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet , dass die Inseln mit einer Länge und einer Breite in dem Bereich von 0,1 bis 2 mm gebildet werden.
PCT/DE2005/002109 2004-12-06 2005-11-23 Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements Ceased WO2006060981A1 (de)

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