WO2006061996A1 - 再構成可能な信号処理プロセッサ - Google Patents

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WO2006061996A1 PCT/JP2005/021575 JP2005021575W WO2006061996A1 WO 2006061996 A1 WO2006061996 A1 WO 2006061996A1 JP 2005021575 W JP2005021575 W JP 2005021575W WO 2006061996 A1 WO2006061996 A1 WO 2006061996A1
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Masahiro Hoshaku
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Matsushita Electric Industrial Co Ltd
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a reconfigurable signal processor.
  • SoC System On Chip
  • DSP Dynamic Reconfigurable Processor
  • the DRP has a plurality of arithmetic units arranged in a matrix and has the function of reconfiguring (configuring) connections between arithmetic units in one clock cycle. By changing to various signal processing circuits, the circuit area and power consumption are reduced.
  • FIG. 13 is an explanatory diagram of a conventional reconfigurable 'processor, including a processor' element 1301, a system control CPU 1305, a configuration information storage memory 1306, a configuration control circuit 1308, and a data memory. 1310, bus 1311 and switch part 1312 are shown.
  • FIG. 14 is an explanatory diagram of the bus and the switch unit in the case where the conventional power supply reconfiguration function is not provided!
  • a configuration information decoder 1404, a configuration control circuit 1405, an input register 1406, and a processor element (arithmetic unit) 140 7 are shown.
  • An object of the present invention is to provide a signal processor capable of reducing the circuit scale and power consumption.
  • a level shifter is disposed in the IZF unit of the arithmetic means and the configuration means, the configuration control circuit is operated at a high power supply voltage, and the arithmetic unit is operated at a low power supply voltage. Reduces the circuit scale of the switching circuit
  • the OFF leakage can be reduced by setting the power supply voltage to the standby voltage or the power OFF state.
  • the power control of the computing unit is configured in accordance with the power control by an instruction from the configuration information storage memory.
  • a small control circuit is arranged inside the arithmetic unit to extend the bit width or Reduce the scale of control by the configuration control circuit of the entire system by providing a function that enables execution of a loop (for example, adding twice) or looping, and executing the configuration even in a small Z-locality. Plan.
  • the signal processor of the present invention has a circuit configuration in which a level shifter is arranged at the input / output 1 / F of an arithmetic unit (processor element), a reconfiguration control circuit, a multiplexer unit (including a bus), a processor 'Make the power supply voltage of the element different.
  • the power supply voltage of the circuit reconfiguration switching circuit (multiplexer unit or bus unit) is set high to increase the speed, and the power supply voltage of the processor element is set low to reduce the signal processing power.
  • the circuit configuration is such that the power supply voltage of the processor element can be changed in accordance with the signal processing amount (MIPS amount) of the signal processing in which the circuit is reconfigured, and the processor is determined based on the reconfiguration information (software).
  • MIPS amount signal processing amount
  • ⁇ Element voltage control is realized by an internal judgment circuit and a compiler outside the chip. Alternatively, turn off the power supply voltage of the processor element that has not been mapped after circuit reconfiguration.
  • an input register and an output register are respectively arranged in the input / output section of the processor element, and (1) a mode in which signal processing is continuously performed after circuit reconfiguration, and (2) from the output register
  • a function for automatically mapping the processor element in a time division manner is realized by an internal determination circuit and a compiler outside the chip.
  • it has a function that can control the power supply voltage of unmapped or standby processor elements to standby voltage (such as the lowest voltage that can hold the register contents).
  • the configuration information power also has a function of scheduling the signal processing contents, and a portion where the same signal processing is repeated, a portion where a complex operation is performed, or Extracts the bit width extension application location (or double precision operation location), loops within the processor element, compound operation (multiply-accumulate operation, shift addition, ACS operation, division, etc.), or bit between adjacent elements It has a circuit configuration that can be expanded.
  • the input register or output register can be reconfigured as a linear feedback shift register, and the function that can be reconfigured as a mano input input signature register.
  • the DRP has a circuit configuration that can be self-tested. The invention's effect
  • the present invention it is possible to realize a high-speed configuration circuit without increasing the circuit scale.
  • the power consumption of the processor 'element can be reduced, and the circuit scale can be reduced without having to design the operation speed of the processor' element to an overspec.
  • the processor S 'element speed specifications and the number of processors arranged in a matrix.
  • the power S that determines the maximum signal processing amount is determined by the number of elements.
  • the processing amount can be flexibly increased.
  • the speed specifications of the processor 'elements have been fixed in the past, and the number of processor elements arranged in the matrix is constant.
  • the signal processor not only the processor elements mapped by the reconfiguration information are spatially allocated, but also the time-division allocation reduces the number of elements mounted on the system LSI. I can do it. Combining this function with the power cut-off function can reduce power consumption and reduce leakage current.
  • circuit scale of the multiplexer section and bus section is reduced, the utilization efficiency of the processor element is increased, the power consumption is reduced, the signal processing amount is increased, and the circuit scale is increased. Test costs can be reduced without incurring.
  • FIG. 1 is a schematic configuration diagram of a processor element in a signal processor according to an embodiment of the present invention.
  • FIG. 2 is a schematic configuration diagram of a processor element in a signal processor according to an embodiment of the present invention.
  • FIG. 3 is an explanatory diagram of power control in the signal processor according to the embodiment of the present invention.
  • FIG. 4 is a schematic configuration diagram of a configuration control circuit in the signal processor according to the embodiment of the present invention.
  • FIG. 5 is an explanatory diagram of the first embodiment (during power-off control) of the reconfigurable signal processor according to the present invention.
  • FIG. 6 is an explanatory diagram of a second embodiment (during power-off control) of the reconfigurable signal processor according to the present invention.
  • FIG. 7 is an explanatory diagram of a third embodiment (when voltage control is performed) in the reconfigurable signal processor of the present invention.
  • FIG. 8 is a timing diagram of circuit reconfiguration control in continuous operation mode in the signal processor of this embodiment.
  • FIG. 9 Circuit reconfiguration control timing diagram of the alternate operation mode in the signal processor of the present embodiment
  • FIG. 10 is an explanatory diagram of a clock control circuit in the alternate operation mode in the signal processor of the present embodiment.
  • FIG. 11 is an explanatory diagram of a bus and a switch unit in the signal processor of the present embodiment.
  • FIG. 12 is an explanatory diagram of an example regarding local circuit reconfiguration in the signal processor of the present embodiment.
  • FIG. 14 is an explanatory diagram of a bus and a switch unit when the conventional power supply reconfiguration function is not provided.
  • FIG. 15 is an explanatory diagram when an input register is reconfigured to a self-test circuit in the signal processor of this embodiment. Explanation of symbols
  • FIG. 1 and FIG. 2 are schematic configuration diagrams of processor elements in the signal processor according to the embodiment of the present invention.
  • level shifters 101a and 101b, a processor element 102, an input register 103a, an output register 103b, an arithmetic unit 104a such as a barrel shifter, an arithmetic unit 104b such as an ALU, and a bus 105 are shown.
  • FIG. 2 shows level shifter built-in registers 201a and 201b, a processor element 202, a calculator 204a such as a ball shifter, a calculator 204b such as an ALU, and a bus 205.
  • FIG. 3 is an explanatory diagram of power control in the signal processor according to the embodiment of the present invention.
  • a power supply wiring 301 for supplying a low voltage a power supply wiring 302 for supplying a high voltage, a power supply wiring 303 for supplying a low voltage, a power supply IC control signal 304, a configuration control circuit 305 for a power supply unit, and a power supply wiring Configuration control signal 306, power supply voltage variable block 307, power supply line 308 (Vddl) whose power supply voltage is further stepped down from low voltage, and power supply line 309 (Vdd2) whose power supply voltage is further stepped down from low voltage .
  • Vd d2 ⁇ Vddl.
  • level shifters (signal step-down units) 310 and 320, processor elements 311 and 321 and level shifters (signal step-up units) 312 and 322 are shown. It should be noted that there are a large number of processor elements, etc. in the signal processor. Here, only two are shown for explanation.
  • the signal processor includes a processor element 311, 321, and a processor element 311, 321, which are composed of arithmetic unit power for performing basic arithmetic operations and logical operations. And a switch unit 313 for changing the connection between the processor elements 311, 321 and a structure for freely changing the connection relationship between the processor elements 311, 321 by software. And processor 'element 311,32 Set the power supply voltage 302 of the switch unit 313 that switches the connection relationship of 1 to the power supply voltage 301 of the processor 'element 311, 321 and the power supply voltage 301 of the control circuit 314,315 that changes the connection relationship of the processor' element 311,321 ' To do.
  • level shifters 310, 312, 320, and 322 are arranged at input / output I / Fs of the processor elements 311, 321.
  • the power supply wiring 301 can be set to 1.2V
  • the power supply wiring 302 can be set to 1.5V
  • the power supply wiring 303 can be set to 0.8 to 1.3V.
  • the internal operational amplifier of the power supply voltage variable block 307 supplies 1.2V as the power supply line 308 (Vddl) and the power supply line 309 (Vdd2 ) Can be cut off to 0V.
  • the signal processor (DRP) of the present embodiment when the power supply voltage (Vdd2 in FIG. 1) of the processor element is lowered, the part where the voltage is lowered for each processor element, the part where the voltage is not lowered, or zero It is possible to deal with two types of cases when determining the location to be used as a voltage.
  • the power supply 302 is set to 1.5V. If the power supply 302 also requires no reconfiguration at high speed (for example, when the cell mapping switching speed is low), 1.3V or 1.2V is selected. Lowering it can reduce power. In many cases, it is desirable to reconfigure at high speed.However, if the voltage is determined according to the operation speed, the power of the arithmetic unit in the processor element increases, so the voltage Vddl and voltage Vdd2 as shown in Figure 1 It can also be divided into
  • level shifters 310 and 320 in FIG. 3 correspond to the level shifter 101a in FIG. 1 or the level shifter built-in register 201a in FIG. 2, and the processor elements 311 and 321 in FIG. This corresponds to the output register 103a, b and the arithmetic unit 104a, b or the arithmetic unit 204a, b in FIG. Also, the level shifters 312 and 322 in FIG. 3 correspond to the level shifter 101b in FIG. 1 or the level shifter built-in register 201b in FIG.
  • FIG. 4 is a schematic configuration diagram of a configuration control circuit in the signal processor according to the embodiment of the present invention.
  • processor 'element 401 configuration information holding enable signal 402a, 402b, 402c, configuration information decoding result (multiplexer control signal) 403, output enable of configuration control signal decoding result holding unit 404
  • Configuration control signal decoding result holding unit signal output unit 405 configuration control signal decoding result writing control signal 406, configuration control signal decoding result holding unit 407, configuration 'software storage memory 408,
  • configuration 1 shows a configuration control signal decoding unit 409, a power supply unit configuration control circuit 410, and a level shifter (signal boosting unit Vddl: high voltage side) 411.
  • the operation clock frequency of the processor element 401 is made as small as possible to reduce power consumption, and the connection relationship between the processor element 401 is changed and executed.
  • Circuit reconfiguration control that allows processing contents to be freely changed The circuit can be reconfigured at high speed by setting the power supply voltage higher than the processor element 40 without increasing the size of the transistor circuit for the portion.
  • FIG. 5 is an explanatory diagram of the first embodiment (during power-off control) in the reconfigurable signal processor of the present invention.
  • plug processor element 501 mapped by circuit reconfiguration
  • power supply voltage supply area 503, power supply voltage cut-off area 504 for system control CPU505, configuration information storage memory 506, configuration control signal decoding unit 507, configuration control circuit 508, power supply configuration control circuit 509, data memory 510, global 'bus (high voltage side) 511 and global 'bus switch (high voltage side) 512 are shown.
  • the configuration control circuit 509 of the power supply unit corresponds to 305 in FIG. 3 and 410 in FIG.
  • the configuration control circuit 508 corresponds to 315 in FIG. This corresponds to the configuration control circuit 412 except the configuration software storage memory 408, the configuration control signal decoding unit 409, and the configuration control circuit 410 of the power supply unit.
  • Fig. 5 corresponds to Fig. 3 excluding the power supply IC316. 5 and 4, the power supply wiring and the power supply reconfiguration mechanism are omitted, and this part has been added.
  • the signal processor includes a switch 512 that can change the connection relationship between a plurality of processor elements 501 in accordance with the content of signal processing to be executed, and a configuration that stores information for controlling circuit reconfiguration.
  • Configuration information storage memory 506, and a configuration control circuit 509 that selects the power supply voltage of the processor 'element 501 according to information for reconfiguring the circuit. Circuit reconfiguration and the function to change the voltage supplied to the processor 'element 501'.
  • FIG. 6 is an explanatory diagram of a second embodiment (during power-off control) in the reconfigurable signal processor of the present invention.
  • the processor element 601 mapped by circuit reconfiguration, the processor not mapped as a result of circuit reconfiguration 'Elements 602a, 602b, power supply voltage supply area 603, power supply voltage cutoff area 604, for system control CPU 605, configuration information storage memory 606, configuration control signal decoding unit 607, configuration control circuit 608, power supply configuration control circuit 609, data memory 610, global 'bus 611, local' bus Switch (selector) 612, and local 'bus 613' are shown.
  • processor elements 602a and 602b that are not used in the signal processing to be executed that is, when the connection relationship between the processors and elements is changed by information for controlling circuit reconfiguration.
  • processor elements 602a and 602b that are not mapped to off-leakage currents that occur in computing units that are not used in the relevant signal processing can be suppressed by significantly reducing the power supply voltage.
  • the global 'bus 611 is an arbitrary processor' Forces that can be connected between elements and can be reconfigured with a high degree of freedom
  • Local 'Bus 613' connects elements that are close to each other in terms of arrangement, and the degree of freedom with respect to the combination of processor 'elements (operation units) is low.
  • the local bus 613 is used, for example, when a 16-bit ALU is configured by connecting adjacent 8-bit ALUs. In this case, it can also be configured with a glossy bus 611, but the load on the switch part is heavy and the circuit becomes large.
  • the local 'bus 613 is a loop operation, combination operation, eg ALU-MUL
  • FIG. 7 is an explanatory diagram of a third embodiment (during voltage control) in the reconfigurable signal processor of the present invention.
  • processor element operble power supply voltage supply area
  • processor 'element standby power supply voltage supply area
  • a system control CPU 705, a configuration information storage memory 706, a configuration control signal decoding unit 707, a configuration control circuit 708, a power supply unit configuration control circuit 709, a data memory 710, a bus 703, and a switch 704 are shown.
  • the processor 'elements 702a and 702b which are not used in the signal processing to be executed, are mapped when the connection relation of the arithmetic units is changed by the information for controlling the circuit reconfiguration.
  • the unsatisfactory processor 'elements 702a and 702b By cutting off the supply of power supply voltage for the unsatisfactory processor 'elements 702a and 702b, off-leakage currents generated in the arithmetic units not used in the corresponding signal processing can be suppressed.
  • FIG. 8 is a circuit reconfiguration control timing chart in the continuous operation mode in the signal processor of the present embodiment.
  • master clock 801 in continuous operation mode configuration enable 802 in continuous operation mode
  • circuit reconfiguration period 803 in continuous operation mode input register 'clock signal 804 in continuous operation mode
  • continuous operation Output register in mode 'clock signal 805 signal processing execution stage (computation stage) 806 in continuous operation mode
  • signal processing stop stage (No OPerati on execution) 807 in continuous operation mode.
  • the continuous operation mode means, for example, the case where the processor element performs the calculation every cycle.
  • the configuration enable 802 in the continuous operation mode corresponds to the output enable 404 of the configuration control signal decoding result holding unit in FIG. 4, and the enable control signal 1010, 1011, 1012, in FIG. Corresponds to 1013.
  • EXla, EXlb, etc. 806 represents an execution stage, and indicates that the corresponding instruction (EXla, EXlb, etc.) is executed by some arithmetic unit (some processor 'element in DRP).
  • some arithmetic unit some processor 'element in DRP.
  • switch 704 is switched so that it is connected to a processor element that can perform multiplication, and data is flowed from data bus 703 to a processor element that can perform multiplication.
  • EX2a, EX2b, etc. are addition instructions, add them by connecting to a processor element that has an addition function.
  • NOP807 indicates no operation (NoOPeration), and nothing is executed.
  • Master clock 801, configuration enable 802, input register 'clock signal 804 and output register' clock signal 805 are sent from configuration control circuits 608 and 708.
  • Information corresponding to these instructions is stored in the configuration information storage memories 606 and 706, and is decoded by the configuration control signal decoding units 607 and 707.
  • the master clock 801 is a clock supplied to the configuration information storage memories 606 and 706, the configuration control signal decoding units 607 and 707, and the configuration control circuits 608 and 708, and the configuration enable 802 is a configuration control signal.
  • the result of decoding in the decoding units 607 and 707 is generated and used in and output from the configuration control circuits 608 and 708.
  • the register clocks 804 and 805 are generated by the configuration control circuits 608 and 708 using a signal obtained by decoding an instruction based on the master clock 801.
  • FIG. 9 is a circuit reconfiguration control timing diagram in the alternate operation mode in the signal processor of the present embodiment.
  • master clock 901 in alternate mode (time division mapping mode), alternate mode (time division mapping mode).
  • Configuration enable 902 circuit reconfiguration period 903 in alternate mode (time division mapping mode), input register clock signal 904 in alternate mode (time division mapping mode), alternate mode (hour)
  • Clock signal 905 signal processing execution stage in arithmetic mode (time division mapping mode) (calculation stage) 906, and data transfer stage in alternate mode (time division mapping mode) 907 is shown.
  • the (3), (4) cycle, (7), (8) cycle, (9), (10) cycle (hereinafter omitted) of the clock cycle Part.
  • the time other than EX906 (time for the processor element to calculate) and TR907 (data transfer period from the data RAM or processor element to the processor or the next-stage processor element) can be switched.
  • the configuration enable 902 is operated to switch (reconfigure / reconnect).
  • the internal delay time has the greatest margin when synchronized to the falling edge of register 'clock 904.
  • the configuration enable 902 is an enable signal for switching (reconfiguration / reconnection).
  • the EX (arithmetic) and TR (transfer) periods are performed alternately, and the reconfiguration / reconnection is not possible during the TR period because the bus part is also reconfigured. Therefore, in the alternate operation mode, switching is performed using the EX (calculation) time.
  • the signal processor performs signal processing on the input register and the output register arranged in the data input and data output unit of the processor element in the continuous operation mode (first operation mode). Reconfigure according to the contents, and perform digital signal processing such as arithmetic processing continuously in the processor 'element. Also, in the alternate operation mode (second operation mode), digital signal processing operations such as arithmetic processing and data transfer operations to the output register input register are alternately performed, and the digital signal is processed by the processor 'element'.
  • the circuit reconfiguration operation is performed to change the connection relationship between the processor and element during the signal processing! As a result, the utilization efficiency of processor elements can be increased and low power consumption can be realized.
  • the first mode (high-speed operation mode or high-throughput mode) is set when the amount of signal processed within a unit time is large.
  • the second mode is a lower power mode than the first mode.
  • the power in the processor 'element is represented by C XfXVdcf2 when the capacity C, the clock frequency f, and the power supply voltage Vdd are used.
  • the register 'clock 804 in FIG. 8 is input at half the frequency of the master clock 801, while the register' clock 904 in FIG. 9 receives the register 'clock 804 in FIG. 8 intermittently.
  • the register 'clock 804 in Fig. 8 corresponds to 50 MHz
  • the register' clock 904 in Fig. 9 corresponds to 25 MHz. I can do it.
  • the registers are provided on the input side and the output side of the processor 'element. It is possible to change the connection relationship.
  • the input register power is also output as a signal and operated by the processor element, and the signal is propagated to the output-side register, and the bus connection relation is changed during the operation (operation and operation).
  • the processor element does not perform arithmetic operations, so power consumption is low.
  • the signal processing content to be executed is stored in the configuration information storage memory by storing information for scheduling in the order of execution time of the signal processing content.
  • mapping to a possible signal processor if not all processes can be mapped at once, schedule in order of execution time of signal processing and map in time division using the second operation mode It is possible.
  • FIG. 10 is an explanatory diagram of the clock control circuit in the alternate operation mode in the signal processor of the present embodiment.
  • processor 'element 1001 level shifter 1002, input register 1003a, output register 1003b, computing unit 1004, input register clock signal (where clock is supplied during alternate operation) 1005, output register clock signal ( 1006, input register clock signal (unmapped processor element) 1007, output register clock signal (unmapped processor 'element) 1008, master clock 1009, alternate mode and mapping Enable control signal 1010 for input register during output, enable control signal 1011 for output register during alternate mode and mapping, Enable control signal for input register during alternate mode and non-mapping 1 01 2, Output control enable signal 1013, nos 1014 and 1015 for alternate mode and non-mapped.
  • the circuit shown in FIG. 10 is a part of the internal circuit of the configuration control circuit 708, and the enable control signals 1012, 1010, 1011 and 1013 are sent from the configuration control signal decoding unit 707, for example. .
  • the enable control signal 1010 determines the period during which the processor element input section operates
  • the enable control signal 1011 determines the period during which the processor element output section operates. These operate in synchronization with the master clock 1009.
  • the processor element shown in the upper part of FIG. 10 inputs the bus force data during the period of the clock signal 1005 formed by the enable control signal 1010 and executes the operation (EX). On the other hand, during the period of the clock signal 1006 formed by the enable control signal 1011, data transfer (TR) is executed from the processor element shown in the upper part of FIG. 10 to the processor element shown in the lower part.
  • FIG. 11 is an explanatory diagram of a bus and a switch unit in the signal processor according to the present embodiment.
  • a bus 1101, a switch unit 1102, a configuration information storage memory 1103, a configuration information decoder 1104, a configuration control circuit 1105, a level shifter 1106, an input register 1107, an arithmetic unit 1108, an output register 1109, and a level shifter 1110 Indicates.
  • the switch unit 1102 corresponds to 512 in FIG. 5, 612 in FIG. 6, and 704 in FIG.
  • the configuration control circuit 1105 sends the data on the bus 1101 to the input register 1107, the arithmetic unit 1108, and the output register 1109, and generates a configuration enable signal (reconfiguration control signal) that determines whether or not to calculate. Therefore, when the configuration enable signal is active, the path of the bus 1101, the switch unit 1102, the input register 1107, the arithmetic unit 1108, and the output register 1109 is configured and an operation is performed.
  • the power of the processor 'element 6' is shown.
  • the switch unit 1102 determines where the operation result of the processor at the upper right corner is sent to which processor's element the next operation is performed. decide.
  • a switch unit 1102 is provided at the entrance of each processor element, and the configuration control circuit 1105 instructs whether or not to perform operation by taking in data on the bus 1101.
  • the configuration enable signal output from the configuration control circuit 1105 is not active, the signal on the bus 1101 is not input to the switch unit 1102, the input register 1 107, the arithmetic unit 1108, and the output register 1109. Are excluded from reconstruction.
  • FIG. 12 is an explanatory diagram of an example relating to local circuit reconfiguration in the signal processor of the present embodiment.
  • ALU multiplier, etc.
  • processor 'element 1209b is an ALU (arithmetic) of processor' element 1209a. (Logical arithmetic unit) Force carry signal is input.
  • the configuration enable signal 1201a, etc. is connected serially using five processor elements when adding repeatedly in the ALU in the calculator 1209b and calculator 1209b, for example, when adding five times.
  • This is a control signal that can be reconfigured with fewer resources (number) of computing units by executing it five times using one processor element.
  • a loop operation can be performed using only one processor element.
  • the processor 'element is used independently inside without using the external global' bus', it is possible to suppress a decrease in bus use efficiency.
  • the compound operation configuration enable signal 1202 is a bit extension function signal.
  • the processor elements 1209a and 1209b are 4-bit ALUs, they can be operated as 8-bit ALUs using the composite operation operation configuration enable signal 1202.
  • bit expansion is performed using the complex operation configuration enable signal 1202
  • the C signal is input from the processor element 1209a, and the processor element 1209b operates as a processor element for the upper bits.
  • the shift arithmetic unit 1210a and the right shift extension signal 1203a and the left shift extension signal 1203b are 4 bit shifters, respectively, the shift arithmetic unit 1210a and the right shift extension signal 1203a and the left shift extension signal 1203b are turned OFF 1201b operates as a separate 4-bit shifter.
  • the right shift extension signal 1203a when the right shift extension signal 1203a is turned on, it operates as an 8-bit shifter for the right shift, and when the left shift extension signal 1203b is turned on, it operates as an 8-bit shifter for the left shift.
  • the loop operation configuration enable signals 1201a and 1201b, the composite operation operation configuration enable signal 1202, the right shift extension signal 1203a, and the left shift extension signal 1203b are the configuration control circuits 1105, 708, and 608. Is sent from.
  • the signal processor of this embodiment in the circuit reconfiguration information given by software, for example, a combination operation such as a repetitive operation, a product-sum operation, or a bit in an arithmetic unit in the processor element.
  • a combination operation such as a repetitive operation, a product-sum operation, or a bit in an arithmetic unit in the processor element.
  • any processor element can be connected globally. However, if all combinations are possible, the bus wiring and switch part will be enlarged, resulting in circuit scale and power consumption. Trade-off occurs. This point can be improved in the signal processor of this embodiment.
  • FIG. 15 is an explanatory diagram when the input register is reconfigured into a self-test circuit in the signal processor of the present embodiment.
  • a level shifter 1501 an output 1502 to the arithmetic unit, an input register (flip-flop with scan test function) 1503, a test mode signal (configuration control signal) 1504, and a reset signal 1505 in the test mode are shown.
  • the input side register is configured by the circuit of FIG.
  • the processor element (arithmetic unit) is pseudo-random. A signal is input.
  • the output register of the processor 'element is similarly reconfigured to be MISR (multi-input' signature 'register)
  • MISR multi-input' signature 'register
  • the randomly input data is input to the MISR via the processor' element . Since the MISR is a compressor, an LSI scan test can be performed by comparing the result of compressing random data many times with the expected value outside the DRP. Similarly, a scan test can be performed for the bus.
  • the signal processor of the present invention has an effect that the high-speed configuration of the configuration circuit can be realized without increasing the circuit scale, and is useful as a reconfigurable signal processor or the like.

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Abstract

　回路規模および消費電力を削減する。信号処理プロセッサは、回路再構成によってマッピングされたプロセッサ・エレメント501、回路再構成の結果マッピングされなかったプロセッサ・エレメント502a,502b、電源電圧供給エリア503、電源電圧遮断エリア504、システム制御用CPU505、コンフィギュレーション情報蓄積メモリ506、コンフィギュレーション制御信号デコード部507、コンフィギュレーション制御回路508、電源供給部のコンフィギュレーション制御回路509、データメモリ510、グローバル・バス（高電圧側）511およびグローバル・バス用のスイッチ（高電圧側）512を含み、実行させる信号処理内容に応じた各プロセッサ・エレメント501間の回路再構成と、プロセッサ・エレメント501へ供給する電圧を変更する機能を有する。

Description

明 細 書
再構成可能な信号処理プロセッサ
技術分野
[0001] 本発明は、再構成可能な信号処理プロセッサに関する。
背景技術
[0002] 近年システム LSIは、多種多様な信号処理が行われる回路を多数搭載することが求 められる System On Chip(SoC)が一般的である。し力し、 SoCにおいてシステム LSIに 集積された全ての回路または機能が、同時に動作することは極めてまれで、通常全 体のうち数％〜40%くらいの回路が動作しているに過ぎないことが多い。さらに、そ れぞれ実装された回路ブロックをある大きさの塊に要素分解すると、同じような信号 処理や演算動作が繰り返し行われて 、る場合がほとんどである。このような場合に面 積や消費電力などを削減する手段としてダイナミック 'リコンフィギュアブル ·プロセッ サ（以下、 DRPと略す）が提案されて！、る。
[0003] DRPは、複数の演算器をマトリックス配置してあり、 1クロックサイクルで演算器同士 の接続 (回路構成)を再構成 (コンフィグレーション)可能な機能を有することで、少な い回路資源で、様々な信号処理回路に変化させ、回路面積と電力削減を図るもので ある。
[0004] 図 13は、従来のリコンフィギュアブル 'プロセッサの説明図であり、プロセッサ 'エレ メント 1301、システム制御用 CPU1305、コンフィギュレーション情報蓄積メモリ 1306、コ ンフィギユレーシヨン制御回路 1308、データメモリ 1310、バス 1311およびスィッチ部 13 12を示す。
[0005] また、図 14は、従来例の電源再構成機能を持たな!、場合のバスおよびスィッチ部 の説明図であり、バス 1401、スィッチ部 1402、コンフィギュレーション情報蓄積メモリ 14 03、
コンフィギュレーション情報のデコーダ 1404、コンフィギュレーション制御回路 1405、 入力レジスタ 1406、プロセッサ 'エレメント（演算器） 1407を示す。
発明の開示 発明が解決しょうとする課題
[0006] 従来の DRPは、 1マシンサイクルで回路を再構成するために、信号処理部の切り替 え回路が複雑で回路規模の増大を招いていた。更に、色々な信号処理を実現する ために、マトリックス配置する演算資源 (演算器)を非常に多くする場合があるが、特 殊な信号処理を除いては大部分の演算資源が使用されないアプリケーションも多く 存在する。また信号処理に必要な信号処理量（MIPS(Million Instructions Per Seco nd)量)も一意には決定できず想定した信号処理の最大値で設計する必要があり、回 路規模増加によるオーバヘッドが課題になる。
[0007] 本発明は、回路規模および消費電力を削減することが可能な信号処理プロセッサ を提供することを目的として!ヽる。
[0008] また、本発明は、再構成後のプロセッサ 'エレメントおよびその接続部を容易にテス トすることができる信号処理プロセッサを提供することを目的としている。
課題を解決するための手段
[0009] 本発明の信号処理プロセッサは、コンフィグレーションを行う手段と演算器の IZF 部にレベルシフタを配置し、コンフィグレーション制御回路を高電源電圧で動作させ 、演算器を低電源電圧で動作させることにより、切り替え回路の回路規模を削減する
[0010] また、演算部の電源電圧を MIPS量にあわせダイナミックに変化させることにより、設 計時に最大処理速度スペックを満たすトランジスタサイズで実現して回路規模を増大 させる要素を排除する。
[0011] 更に、アプリケーションによって使用しない演算器に関して、電源電圧を待機電圧、 あるいは電源 OFF状態にすることで OFFリーク削減を可能とする。また、演算器の電 源制御は、コンフィギュレーション情報蓄積メモリからの命令によって電源制御に伴う コンフィギュレーションを行う。
[0012] また、演算器の前後にレジスタを配置し、前後のレジスタを交互に動作するようなク ロックを供給するモードを設けることにより、時分割に演算資源をマッピングすることを 可能にする。
[0013] 更に、演算器の内部に小さな制御回路を配置し、ビット幅拡張、あるいはマルチオ ペレーシヨン (例えば 2回加算など）、またはループ実行が可能な機能を持たせ、コン フィグレーシヨンを小規模 Z局所的にも実行させることにより、システム全体のコンフィ グレーシヨン制御回路による制御規模の軽減を図る。
[0014] また、テストモード信号で入力レジスタを線形フィードバック 'レジスタに変更する機 能を設け自己テストを可能とする。
[0015] また、本発明の信号処理プロセッサは、演算器 (プロセッサ.エレメント）の入出力 1/ Fにレベルシフタを配置する回路構成とし、リコンフィギュレーション制御回路、マルチ プレクサ部 (バス含む)、プロセッサ 'エレメントの電源電圧を異なるようにする。そして、 回路再構成切り替え回路 (マルチプレクサ部やバス部)の電源電圧を高く設定して高 速化し、プロセッサ ·エレメントの電源電圧を低く設定して信号処理の低電力化を図る
[0016] また、回路の再構成を行った信号処理の信号処理量 (MIPS量)に応じてプロセッサ' エレメントの電源電圧を変更可能な回路構成とし、リコンフィギュレーション情報 (ソフト ウェア)によって、プロセッサ ·エレメントの電圧制御を、内部判断回路およびチップ外 部のコンパイラで実現する。あるいは、回路再構成後にマッピングされな力つたプロ セッサ .エレメントの電源電圧を遮断する。
[0017] また、プロセッサ 'エレメントの入出力部にそれぞれ入力レジスタと出力レジスタを配 置し、（1)回路再構成後、連続的に信号処理を実施するモードと、（2)出力レジスタか ら入力レジスタへ転送するステージと演算処理等の信号処理を実施するステージを 交互に動作させるモードを有することにより、プロセッサ ·エレメントの利用効率を高め る。
[0018] また、プロセッサ 'エレメントの回路構成をコンフィギュレーション情報力 判断するこ とにより、 自動的に時分割でプロセッサ ·エレメントをマッピングする機能を内部判断 回路およびチップ外部のコンパイラで実現する。さらに、マッピングされていない、ま たは待機状態のプロセッサ 'エレメントの電源電圧を待機電圧 (レジスタの内容が保持 可能な最低電圧など)に電源制御できる機能を有する。
[0019] また、コンフィギュレーション情報力も信号処理内容のスケジューリングを行う機能を 有し、同様の信号処理が繰り返されている個所、複合演算を実施する個所、あるいは ビット幅の拡張適用個所 (あるいは倍精度演算個所)を抽出し、プロセッサ ·エレメント 内にループ機能、複合演算 (積和演算、シフト加算、 ACS演算、除算等)、あるいは近 接エレメント間でのビット拡張が可能な回路構成を有する。
[0020] 更に、テストモードへ設定することで、入力レジスタあるいは出力レジスタが線形フィ ードバック ·シフトレジスタに回路再構成が可能な機能と、マノレチ入力シグネチヤ ·レ ジスタに回路再構成が可能な機能を有し、 DRPを自己テスト可能な回路構成とする。 発明の効果
[0021] 本発明によれば、コンフィグレーション回路の高速ィ匕を回路規模の増大なく実現可 能となる。また、プロセッサ 'エレメントの低電力化を可能とし、プロセッサ 'エレメントの 動作速度をオーバースペックに設計する必要がなぐ回路規模の削減が可能となる。
[0022] また、従来はプロセッサ 'エレメントの速度スペックとマトリックスに配置したプロセッ サ.エレメント数で最大の信号処理量が決まる力 S、本発明では柔軟に処理量を増加さ せることができる。また、従来はプロセッサ 'エレメントの速度スペックが固定であり、マ トリックスに配置したプロセッサ ·エレメント数が一定であるため、実施する信号処理に よっては、活用されないエレメントが発生するケースもあり利用効率が低下していたが 、本発明ではエレメントが余るケースでは、並列処理に分解し、且つ電圧を降圧する ことで低消費電力化およびリーク電流削減を図ることが可能となる。
[0023] また、従来はプロセッサ ·エレメントの速度スペックが固定であり、マトリックスに配置 したプロセッサ ·エレメント数が一定であるため、実施する信号処理によっては信号処 理能力が不足しマッピング不可能なケースが発生する場合でも、本発明では時分割 にマッピングする機能を使って、物理的に不足した信号処理量を時間軸的に解決す ることが可能となる。
さらに、本発明の信号処理プロセッサでは、リコンフィグレーション情報によってマツピ ングされるプロセッサ ·エレメントを空間的に割り付けるだけでなく、時分割に割り付け ることで、システム LSIに実装するエレメント数を少なくすることが出来る。この機能と電 源遮断機能を組み合わせることで、低電力化とリーク電流削減を図ることができる。
[0024] また、マルチプレクサ部やバス部の回路規模を削減し、プロセッサ 'エレメントの利 用効率を増加させて低電力化および信号処理量の増加を図り、回路規模の増加を 招くことなくテストコストの削減を可能とする。
図面の簡単な説明
[図 1]本発明の実施形態の信号処理プロセッサにおけるプロセッサ ·エレメントの概略 構成図
[図 2]本発明の実施形態の信号処理プロセッサにおけるプロセッサ ·エレメントの概略 構成図
[図 3]本発明の実施形態の信号処理プロセッサにおける電源制御の説明図
[図 4]本発明の実施形態の信号処理プロセッサにおけるコンフィギュレーション制御 回路の概略構成図
[図 5]本発明の再構成可能な信号処理プロセッサにおける第 1の実施例 (電源遮断制 御時)の説明図
[図 6]本発明の再構成可能な信号処理プロセッサにおける第 2の実施例 (電源遮断制 御時)の説明図
[図 7]本発明の再構成可能な信号処理プロセッサにおける第 3の実施例 (電圧制御実 施時)の説明図
[図 8]本実施形態の信号処理プロセッサにおける連続動作モードの回路再構成制御 タイミング図
[図 9]本実施形態の信号処理プロセッサにおけるオルターネード動作モードの回路 再構成制御タイミング図
[図 10]本実施形態の信号処理プロセッサにおけるオルターネード動作モード時のク ロック制御回路の説明図
[図 11]本実施形態の信号処理プロセッサにおけるバスおよびスィッチ部の説明図 [図 12]本実施形態の信号処理プロセッサにおける局所的回路再構成に関する実施 例の説明図
[図 13]従来のリコンフィギュアブル'プロセッサの説明図
[図 14]従来例の電源再構成機能を持たない場合のバスおよびスィッチ部の説明図 [図 15]本実施形態の信号処理プロセッサにおいて入力レジスタを自己テスト回路へ 再構成する場合の説明図 符号の説明
101a, 101b レベルシフタ
102, 202, 311, 401 プロセッサ 'エレメント
103a 入力レジスタ
103b 出力レジスタ
104a, 204a 演算器 (バレルシフタ）
104b, 204b 演算器 (ALU)
105, 205 バス
201a, 201b レベルシフタ内蔵レジスタ
301, 303 低電圧を供給する電源配線
302 高電圧を供給する電源配線
30 電源 IC制御信号
305, 410, 509, 609 電源供給部のコンフィギュレーション制御回路
306 電源配線コンフィグレーション制御信号
307 電源電圧可変ブロック
308 電源電圧を低電圧から更に降圧制御された電源ライン (vddl)
309 電源電圧を低電圧から更に降圧制御された電源ライン (Vdd2)
310, 320 レベルシフタ (信号降圧部）
312, 411 レベルシフタ (信号昇圧部）
409, 507, 607 コンフィギュレーション制御信号デコード部
501, 601 回路再構成によってマッピングされたプロセッサ.エレメント
502a, 502b, 602a, 602b 回路再構成の結果マッピングされな力つたプロセッサ 'ェ レ
メント
503, 603 電源電圧供給エリア
504, 604 電源電圧遮断エリア
505, 605 システム制御用 CPU
506， 606 コンフィギュレーション情報蓄積メモリ 508, 608 コンフィギュレーション制御回路
510, 610 データメモリ
512, 612 スィッチ
611 グローノ ノレ'ノ ス
613 ローカル 'バス
発明を実施するための最良の形態
[0027] 図 1および図 2は、本発明の実施形態の信号処理プロセッサにおけるプロセッサ- エレメントの概略構成図である。図 1において、レベルシフタ 101a,101b、プロセッサ' エレメント 102、入力レジスタ 103a、出力レジスタ 103b、バレルシフタなどの演算器 104 a、 ALUなどの演算器 104b、バス 105を示す。この場合、電源ラインは、例えば高電源 電圧 Vddl=l .5V、低電源電圧 Vdd2=0.8〜 1.3Vである。
[0028] また、図 2は、レベルシフタ内蔵レジスタ 201a,201b、プロセッサ 'エレメント 202、バレ ルシフタなどの演算器 204a、 ALUなどの演算器 204b、バス 205を示す。この場合も、 電源ラインは、例えば高電源電圧 Vddl=1.5V、低電源電圧 Vdd2=0.8〜1.3Vである。
[0029] 図 3は、本発明の実施形態の信号処理プロセッサにおける電源制御の説明図であ る。同図において、低電圧を供給する電源配線 301、高電圧を供給する電源配線 302 、低電圧を供給する電源配線 303、電源 IC制御信号 304、電源供給部のコンフィギュ レーシヨン制御回路 305、電源配線コンフィグレーション制御信号 306、電源電圧可変 ブロック 307、電源電圧を低電圧から更に降圧制御された電源ライン 308 (Vddl)、電 源電圧を低電圧から更に降圧制御された電源ライン 309 (Vdd2)を示す。この場合 Vd d2≠Vddlである。また、レベルシフタ (信号降圧部） 310, 320、プロセッサ 'エレメント 3 11, 321、レベルシフタ (信号昇圧部） 312, 322を示す。なお、プロセッサ 'エレメント等 は信号処理プロセッサ内に多数存在する力 ここでは説明のため 2つだけを示す。
[0030] 図 3に示すように、本実施形態の信号処理プロセッサは、基本的な算術演算や論 理演算を行う演算器力 構成されるプロセッサ ·エレメント 311 ,321と、プロセッサ ·エレ メント 311,321間を接続するバス（図示省略）と、プロセッサ 'エレメント 311,321間の接 続を変更するスィッチ部 313を有し、ソフトウェアによってプロセッサ 'エレメント 311,321 間の接続関係を自由に変更できる構造を持つ。そして、プロセッサ 'エレメント 311,32 1の接続関係を切り替えるスィッチ部 313の電源電圧 302と、プロセッサ 'エレメント 311, 321の電源電圧 303と、プロセッサ 'エレメント 311,321の接続関係を変更する制御回 路 314,315の電源電圧 301が異なるように設定する。また、プロセッサ 'エレメント 311,3 21の入出力 I/Fにレベルシフタ 310,312,320,322を配置する。
[0031] この場合、例えば電源配線 301は 1.2V、電源配線 302は 1.5V、電源配線 303は 0.8〜 1.3Vとすることができる。これにより、外部電源 IC 316から電源 303として 1.2Vを供給し た場合は、電源電圧可変ブロック 307の内蔵オペアンプにおいて、電源ライン 308(Vd dl)として 1.2Vを供給し、電源ライン 309(Vdd2)として 1.2Vから降圧した 0.9Vを供給す ることがでさる。
[0032] あるいは、外部電源 IC 316から電源 303として 1.2Vを供給した場合でも、電源電圧 可変ブロック 307の内蔵オペアンプで、電源ライン 308(Vddl)として 1.2Vを供給し、電 源ライン 309(Vdd2)を遮断して 0Vとすることができる。
[0033] このように本実施形態の信号処理プロセッサ（DRP)では、プロセッサ ·エレメントの 電源電圧 (図 1の Vdd2)を下げる場合と、プロセッサ 'エレメント毎に電圧を下げる箇所 、下げない箇所あるいはゼロ電圧にする箇所等を決める場合の 2種類に対応できる。
[0034] ある信号処理のアルゴリズムをマッピングして回路を再構成する場合、図 3に示した 信号処理プロセッサ内の一部のプロセッサ ·エレメント 311には処理量が少な!/、演算 が割り当てられ、他のプロセッサ ·エレメント 321には処理量が多く高速動作が必要な 演算が割り当てられる。その場合、それぞれのプロセッサ ·エレメントに異なる電源電 圧を供給し、一律に高電圧 (例えば 1.2Vや 1.3V)を供給しないことにより電力削減を図 ることがでさる。
[0035] また、上記の例では電源 302を 1.5Vとした力 この電源 302も高速に再構成が不要 な場合 (例えばセルマッピングの切り替え速度が低速の場合)は、 1.3Vや 1.2V〖こ下げ ることで電力削減を行うことができる。多くの場合高速で再構成することが望まれるが 、その動作速度に合わせ電圧を決めていては、プロセッサ 'エレメント内の演算器の 電力が大きくなるため、図 1のように電圧 Vddlと電圧 Vdd2に分けることもできる。
[0036] なお、図 3のレベルシフタ 310, 320は、図 1のレベルシフタ 101aまたは図 2のレベル シフタ内蔵レジスタ 201aに対応し、図 3のプロセッサ 'エレメント 311, 321は、図 1の入 出力レジスタ 103a,bおよび演算器 104a,bまたは図 2の演算器 204a,bに対応する。また 、図 3のレベルシフタ 312, 322は、図 1のレベルシフタ 101bまたは図 2のレベルシフタ 内蔵レジスタ 201bに対応する。
[0037] 図 4は、本発明の実施形態の信号処理プロセッサにおけるコンフィギュレーション制 御回路の概略構成図である。図において、プロセッサ 'エレメント 401、コンフィギユレ ーシヨン情報の保持イネ一ブル信号 402a,402b,402c、コンフィギュレーション情報の デコード結果 (マルチプレクサ制御信号） 403、コンフィギュレーション制御信号デコー ド結果保持部の出カイネーブル 404、コンフィギュレーション制御信号デコード結果 保持部の信号の出力部 405、コンフィギュレーション制御信号デコード結果の書き込 み制御信号 406、コンフィギュレーション制御信号デコード結果の保持部 407、コンフ ィギユレーシヨン'ソフトウェア蓄積メモリ 408、コンフィギュレーション制御信号デコード 部 409、電源供給部のコンフィギュレーション制御回路 410、レベルシフタ (信号昇圧 部 Vddl：高電圧側） 411を示す。
[0038] 本実施形態の信号処理プロセッサでは、特にプロセッサ ·エレメント 401の動作クロッ ク周波数を極力小さくして低消費電力を可能すると共に、プロセッサ ·エレメント 401間 の接続関係を変更し、実行する信号処理内容を自由に変えられる回路再構成制御 部分に関してトランジスタ回路のサイズを大きくすることなぐ電源電圧をプロセッサ' エレメント 40はり高く設定することにより高速に回路再構成を行うことを可能とする。
[0039] 図 5は、本発明の再構成可能な信号処理プロセッサにおける第 1の実施例 (電源遮 断制御時)の説明図である。同図において、回路再構成によってマッピングされたプ 口セッサ ·エレメント 501、回路再構成の結果マッピングされなかったプロセッサ 'エレメ ント 502a,502b、電源電圧供給エリア 503、電源電圧遮断エリア 504、システム制御用 C PU505、コンフィギュレーション情報蓄積メモリ 506、コンフィギュレーション制御信号デ コード部 507、コンフィギュレーション制御回路 508、電源供給部のコンフィギユレーシ ヨン制御回路 509、データメモリ 510、グローバル 'バス（高電圧側） 511およびグローバ ル 'バス用のスィッチ（高電圧側） 512を示す。
[0040] 電源供給部のコンフィギュレーション制御回路 509は、図 3の 305および図 4の 410に 相当する。また、コンフィギュレーション制御回路 508は、図 3の 315に相当し、図 4のコ ンフィギユレーシヨン制御回路 412からコンフィギュレーション 'ソフトウェア蓄積メモリ 40 8、コンフィギュレーション制御信号デコード部 409、電源供給部のコンフィギユレーシ ヨン制御回路 410を除いたものに相当する。
[0041] 図 5に示した部品は全て DRPの中に含まれる。また、図 5は、図 3から電源 IC316を 除いたものに相当する。また、図 5、図 4では電源配線および電源供給部の再構成機 構が省略されており、この部分を追記したの力 図 3の電源ライン 308,309、電源配線 301,302,303、信号配線 304および電源電圧可変ブロック 307である。
[0042] 本実施形態の信号処理プロセッサは、実行する信号処理内容に応じて複数のプロ セッサ ·エレメント 501間の接続関係を変更可能なスィッチ 512と、回路再構成を制御 する情報を蓄積するコンフィギュレーション情報蓄積メモリ 506を有し、且つ回路を再 構成する情報によってプロセッサ 'エレメント 501の電源電圧を選択するコンフィギユレ ーシヨン制御回路 509を有するので、実行させる信号処理内容に応じた各プロセッサ 'エレメント 501間の回路再構成と、プロセッサ 'エレメント 501へ供給する電圧を変更 する機能を有する。
[0043] 図 6は、本発明の再構成可能な信号処理プロセッサにおける第 2の実施例 (電源遮 断制御時)の説明図である。同図において、回路再構成によってマッピングされたプ 口セッサ ·エレメント 601、回路再構成の結果マッピングされなかったプロセッサ 'エレメ ント 602a,602b、電源電圧供給エリア 603、電源電圧遮断エリア 604、システム制御用 C PU605、コンフィギュレーション情報蓄積メモリ 606、コンフィギュレーション制御信号デ コード部 607、コンフィギュレーション制御回路 608、電源供給部のコンフィギユレーシ ヨン制御回路 609、データメモリ 610、グローバル 'バス 611、ローカル 'バスのスィッチ（ セレクタ） 612、およびローカル 'バス 613を示す。
[0044] 本実施形態の信号処理プロセッサでは、実行する信号処理では使用しな 、プロセ ッサ ·エレメント 602a,602b、即ち回路再構成を制御する情報によってプロセッサ ·エレ メントの接続関係を変更する際にマッピングされな力つたプロセッサ 'エレメント 602a,6 02bに対しては、電源電圧を大幅に降圧することで、該当の信号処理では使用しない 演算器で生じるオフリーク電流を抑制することが出来る。
[0045] 例えば LSIのレイアウトを設計する際に、グローバル 'バス 611は任意のプロセッサ' エレメント同士で接続でき自由度の高い再構成が可能である力 ローカル 'バス 613 は、配置的に近いもの同士を接続し、プロセッサ 'エレメント (演算器)同士の組み合わ せに関して自由度は低くなる。ただ、ローカル 'バス 613は例えば隣あった 8bitALU同 士を接続して 16bitALUを構成する場合などに使用する。この場合グロ一ノ レ 'バス 6 11でも構成可能であるが、スィッチ部分の負荷が重く回路も大きくなる。
[0046] そのほか、ローカル 'バス 613は、ループ演算、組み合わせ演算、例えば ALU- MUL
, Sift- ALUある!/、は上下のセルを組み合わせて ACS(ACS:Add- Compare- Select)演 算器を構成する場合などに専用特化する機能として用意する。
[0047] 図 7は、本発明の再構成可能な信号処理プロセッサにおける第 3の実施例 (電圧制 御実施時)の説明図である。同図において、回路再構成によってマッピングされたプ ロセッサ.エレメント（動作可能な電源電圧供給エリア） 701、回路再構成の結果マツピ ングされなかったプロセッサ 'エレメント (待機電源電圧供給エリア） 702a,702b、システ ム制御用 CPU705、コンフィギュレーション情報蓄積メモリ 706、コンフィギュレーション 制御信号デコード部 707、コンフィギュレーション制御回路 708、電源供給部のコンフ ィギユレーシヨン制御回路 709、データメモリ 710、バス 703およびスィッチ 704を示す。
[0048] 本実施形態の信号処理プロセッサでは、実行する信号処理では使用しな 、プロセ ッサ 'エレメント 702a,702b、即ち回路再構成を制御する情報によって演算器の接続 関係を変更する際にマッピングされな力つたプロセッサ 'エレメント 702a,702bに対し ては、電源電圧の供給を遮断することで、該当の信号処理では使用しない演算器で 生じるオフリーク電流を抑制することが出来る。
[0049] 図 8は、本実施形態の信号処理プロセッサにおける連続動作モードの回路再構成 制御タイミング図である。同図において、連続動作モード時のマスタークロック 801、 連続動作モード時のコンフィギュレーションィネーブル 802、連続動作モード時の回 路再構成期間 803、連続動作モード時の入力レジスタ 'クロック信号 804、連続動作モ ード時の出力レジスタ 'クロック信号 805、連続動作モード時の信号処理実行ステージ (演算ステージ） 806、および連続動作モード時の信号処理停止ステージ (No OPerati on実行） 807を示す。この場合、連続動作モードとは、例えばプロセッサ 'エレメントが 毎サイクル演算を行う場合を ヽぅ。 [0050] 連続動作モード時のコンフィギュレーションィネーブル 802は、図 4のコンフィギユレ ーシヨン制御信号デコード結果保持部の出カイネーブル 404に対応し、後述する図 1 0のィネーブル制御信号 1010,1011, 1012, 1013に対応する。
[0051] 図 8において、 EXla,EXlb等 806は実行ステージを表し、どこかの演算器（DRPで はどこかのプロセッサ 'エレメント）で該当する命令 (EXla,EXlb等)を実行することを表 す。例えば、 EXla,EXlb等が乗算命令なら乗算が出来るプロセッサ.エレメントに接 続されるようスィッチ 704を切り替え、データバス 703から乗算が出来るプロセッサ 'エレ メントにデータを流し込む。また EX2a,EX2b等が加算命令であれば加算機能を持つ たプロセッサ 'エレメントに接続して加算を行う。
[0052] 一方、 NOP807はノ^ ~ ·オペレーション (NoOPeration)を示し、何も実行されな 、命令
(或いはステージ）を表わす。 NOP807は何も命令がないステージなので、この遊びの 時間を使って切り替えを行う期間がコンフィギュレーションィネーブル 802の動作して いる時間 803である。
[0053] マスタークロック 801、コンフィギュレーションイネ一ブル 802、入力レジスタ 'クロック 信号 804および出力レジスタ 'クロック信号 805は、コンフィギュレーション制御回路 608 ,708から送られる。これらの命令に相当する情報は、コンフィギュレーション情報蓄積 メモリ 606,706に蓄積してあり、これをコンフィギュレーション制御信号デコード部 607,7 07でデコードする。
[0054] マスタークロック 801は、コンフィギュレーション情報蓄積メモリ 606,706、コンフィギュ レーシヨン制御信号デコード部 607,707、コンフィギュレーション制御回路 608,708に 供給されるクロックであり、コンフィギュレーションイネ一ブル 802は、コンフィギユレ一 シヨン制御信号デコード部 607,707におけるデコード結果力 作られ、コンフィギユレ ーシヨン制御回路 608,708で使用されるとともに出力される。また、レジスタ 'クロック 80 4,805は、マスタークロック 801を基に命令をデコードした信号でコンフィギュレーション 制御回路 608, 708が生成する。
[0055] 図 9は、本実施形態の信号処理プロセッサにおけるオルターネード動作モードの回 路再構成制御タイミング図である。同図において、オルターネードモード (時分割マツ ビングモード)時のマスタークロック 901、オルターネードモード (時分割マッピングモー ド)時のコンフィギュレーションィネーブル 902、オルターネードモード (時分割マツピン グモード)時の回路再構成期間 903、オルターネードモード (時分割マッピングモード） 時の入力レジスタ ·クロック信号 904、オルターネードモード (時分割マッピングモード） 時の出力レジスタ ·クロック信号 905、オルターネードモード (時分割マッピングモード） 時の信号処理実行ステージ (演算ステージ） 906、およびオルターネードモード (時分 割マッピングモード)時のデータ転送ステージ 907を示す。
[0056] 図 9において、クロック周期の（3) , (4)サイクル目、 (7) , (8)サイクル目、 (9) , (10 )サイクル目（以下省略）の部分が上記の遊びの部分である。つまり、 EX906(プロセッ サ.エレメントが演算する時間)と TR907(データ RAMまたはプロセッサ 'エレメントから プロセッサまたは次段のプロセッサ.エレメントへのデータ転送期間)以外の時間が切 り替えを行える時間となる。この時間にコンフィギュレーションィネーブル 902を動作さ せ切り替え (再構成/再接続)を行う。この場合、レジスタ 'クロック 904の下がりエッジに 同期した場合が最も内部遅延時間的に余裕がある。
[0057] コンフィギュレーションィネーブル 902は切り替え (再構成/再接続)のィネーブル信 号である。図 9のオルターネード (交互)動作モードでは EX (演算)、 TR (転送)期間が交 互に行われ、再構成/再接続はバス部分も再構成するので TR期間には行えない。従 つて交互動作モードでは EX (演算)時間を使って切り替えを行う。
[0058] このように本実施形態の信号処理プロセッサは、連続動作モード (第一の動作モー ド）において、プロセッサ ·エレメントのデータ入力とデータ出力部に配置された入力 レジスタと出力レジスタを信号処理内容に応じて再構成し、プロセッサ 'エレメントで 連続して演算処理等のデジタル信号処理を実施する。また、オルターネード動作モ ード (第二の動作モード）において、演算処理等のデジタル信号処理動作と、出カレ ジスタカ 入力レジスタへデータを転送する動作とを交互に行い、プロセッサ 'エレメ ントでデジタル信号処理を実施して!/ヽる期間に、プロセッサ ·エレメント間の接続関係 を変更する回路再構成動作を行う。これにより、プロセッサ ·エレメントの利用効率を 高め且つ低消費電力を実現することの出来る。
[0059] なお、入力レジスタまたは出力レジスタのいずれか一方を配置しても、連続してプロ セッサ ·エレメント間で演算処理等を実施する事は可能である。例えば、あるプロセッ サ.エレメントで演算した結果は一度レジスタで受けなければ、直接次のプロセッサ' エレメントに流れ込んでしまい、切れ目なく演算データが流れるとバスの切り替えも再 構成も出来なくなる。また、クロック信号に同期させる必要があるため、入力または出 力部にレジスタをおく必要がある。入力および出力の両方にレジスタを配置すると、 E X (演算）と TR (転送)のステージを作ることが出来る。
[0060] 単位時間内で処理される信号量が多い場合に第一のモード（高速動作モードある いは高スループットモード）とする。一方、第二のモードは第一のモードに比べ低電 力モードである。
[0061] プロセッサ 'エレメントにおける電力は、容量 C、クロック周波数 f、電源電圧 Vddとす ると、 C XfXVdcf2で表わされる。図 8のレジスタ 'クロック 804はマスタークロック 801の 半分の周波数で入力されており、一方、図 9のレジスタ 'クロック 904は図 8のレジスタ' クロック 804を間欠的に入力している。例えば、マスタークロック 801の周波数を 100MH zとする場合、図 8のレジスタ 'クロック 804は 50MHz、図 9のレジスタ 'クロック 904は 25M Hzに相当し、上記の式の周波数 下がる分だけ電力を削減することが出来る。
[0062] このように本実施形態の信号処理プロセッサでは、プロセッサ 'エレメントの入力側 と出力側にレジスタを設けるので、プロセッサ 'エレメントでデジタル信号処理を実施 している期間に、プロセッサ ·エレメント間の接続関係を変更することが可能である。
[0063] すなわち、入力レジスタ力も信号を出力してプロセッサ ·エレメントで演算し出力側 レジスタへ信号が伝播して 、る間 (演算して 、る間)にバスの接続関係を変更する。一 方、出力側レジスタ力 バスを経由して入力側レジスタへ信号を転送する期間（再構 成できない期間）は、プロセッサ ·エレメントは演算動作をしないので消費電力は小さ い。
[0064] また、本実施形態の信号処理プロセッサでは、信号処理内容を実行する時刻順に スケジューリングするための情報をコンフィギュレーション情報蓄積メモリに蓄積して おくことにより、実行する信号処理内容を回路再構成可能な信号処理プロセッサにマ ッビングする際に、一度に全ての処理をマッピングできない場合などは、信号処理内 容を実行する時刻順にスケジューリングし、第二の動作モードを用いて時分割にマツ ビングすることが可能である。 [0065] 図 10は、本実施形態の信号処理プロセッサにおけるオルターネード動作モード時 のクロック制御回路の説明図である。同図において、プロセッサ 'エレメント 1001、レべ ルシフタ 1002、入力レジスタ 1003a、出力レジスタ 1003b、演算器 1004、入力レジスタ のクロック信号 (オルターネード動作時にクロック供給される個所） 1005、出力レジスタ のクロック信号 (オルターネード動作時にクロック供給される個所） 1006、入力レジスタ のクロック信号 (マッピングされないプロセッサ.エレメント） 1007、出力レジスタのクロッ ク信号 (マッピングされないプロセッサ 'エレメント） 1008、マスタークロック 1009、オルタ 一ネードモードおよびマッピング時の入力レジスタ用ィネーブル制御信号 1010、オル ターネードモードおよびマッピング時の出力レジスタ用ィネーブル制御信号 1011、ォ ルターネードモードおよび非マッピング時の入力レジスタ用ィネーブル制御信号 101 2、オルターネードモードおよび非マッピング時の出力レジスタ用ィネーブル制御信 号 1013、ノ ス 1014およびスィッチ 1015を示す。
[0066] 図 10に示す回路は、コンフィギュレーション制御回路 708の内部回路の一部であり 、ィネーブル制御信号 1012,1010,1011, 1013は、例えば、コンフィギュレーション制御 信号デコード部 707から送られてくる。ィネーブル制御信号 1010は、プロセッサ 'エレ メントの入力部が動作する期間を決め、ィネーブル制御信号 1011はプロセッサ ·エレ メントの出力部が動作する期間を決める。これらはマスタークロック 1009に同期して動 作する。
[0067] 図 10の上段に示すプロセッサ 'エレメントは、ィネーブル制御信号 1010で形成した クロック信号 1005の期間にバス力 データを入力して演算 (EX)を実行する。一方、ィ ネーブル制御信号 1011で形成したクロック信号 1006の期間で、図 10の上段に示した プロセッサ ·エレメントから下段に示したプロセッサ ·エレメントへデータ転送 (TR)を実 行する。
[0068] 図 11は、本実施形態の信号処理プロセッサにおけるバスおよびスィッチ部の説明 図である。同図において、バス 1101、スィッチ部 1102、コンフィギュレーション情報蓄 積メモリ 1103、コンフィギュレーション情報のデコーダ 1104、コンフィギュレーション制 御回路 1105、レベルシフタ 1106、入力レジスタ 1107、演算器 1108、出力レジスタ 1109 およびレベルシフタ 1110を示す。 [0069] スィッチ部 1102は、図 5の 512、図 6の 612、図 7の 704に対応する。コンフィギユレ一 シヨン制御回路 1105は、バス 1101のデータを入力レジスタ 1107、演算器 1108、出カレ ジスタ 1109に送って演算するか否かを決めるコンフィギュレーションィネーブル信号（ 再構成制御信号)を生成する。よってコンフィギュレーションィネーブル信号がァクテ イブな場合は、バス 1101、スィッチ部 1102、入力レジスタ 1107、演算器 1108および出 力レジスタ 1109の経路が構成され演算が行われる。
[0070] 例えば、図 10ではプロセッサ 'エレメントを 6個示している力 右上端のプロセッサ' エレメントの演算結果を次に何処へ送ってどのプロセッサ 'エレメントで次の演算を行 うかをスィッチ部 1102が決定する。
[0071] 各プロセッサ ·エレメントの入口にはスィッチ部 1102があり、バス 1101のデータを取り 込んで演算を行うか行わないかをコンフィギュレーション制御回路 1105が指示する。 コンフィギュレーション制御回路 1105から出力されるコンフィギュレーションイネーブ ル信号がアクティブでない場合、バス 1101の信号は、スィッチ部 1102、入力レジスタ 1 107、演算器 1108および出力レジスタ 1109へ入力されないので、そのプロセッサ 'エレ メントが再構成の対象外となる。
[0072] 図 12は、本実施形態の信号処理プロセッサにおける局所的回路再構成に関する 実施例の説明図である。同図において、ループ動作コンフィギュレーションイネーブ ル信号 1201a,1201b、複合演算動作コンフィギュレーションィネーブル信号 1202、右 シフト拡張信号 1203a、左シフト拡張信号 1203b、偶数カラムに配置されたプロセッサ' エレメント 1204a、奇数カラムに配置されたプロセッサ 'エレメント 1204b、レベルシフタ 1 205a,1205b、レベルシフタ 1206a,1206b、入力レジスタ 1207a,1207b、出力レジスタ 120 8a,1208b、演算器 (ALUや乗算器など） 1209a, 1209b、シフト演算器 (バレルシフタなど) 1210a, 1210b、およびシフト演算器拡張回路 1211を示す。
[0073] 偶数カラムに配置されたプロセッサ 'エレメント 1204aと奇数カラムに配置されたプロ セッサ.エレメント 1204bは、例えば、夫々が 4bitALUだった場合にその 2つを横方向 に再構成して、 8bitALUとして機能させることができる。したがってプロセッサ 'エレメ ント 1204a,1204bは、ビット拡張信号が下位 bit用と上位 bit用になっている点が相違す る。例えば、プロセッサ 'エレメント 1209bは、プロセッサ 'エレメント 1209aの ALU (算術 論理演算器)力 の桁上げ信号が入力される。
[0074] ノレープ動作コ
ンフィギユレーシヨンイネ一ブル信号 1201a等は、演算器 1209bおよび演算器 1209b内 の ALUにおいて繰り返し足し算をする場合、例えば 5回足し算する場合に、プロセッ サ.エレメントを 5個使ってシリアルに接続するよう再構成するのではなぐ 1個のプロ セッサ.エレメントを使って 5回実行することで少ない演算器の資源 (個数)で再構成さ せるための制御信号である。
[0075] 5回連続して足し算を行う場合に、この信号がない場合は足し算を行うプロセッサ' エレメントを 5個直列にマッピングして演算を行う必要がある。また、再構成機能を使う と、 1個のプロセッサ ·エレメントで演算できる力 外部バス経由でデータをループさせ る必要があるので、バスの使用効率が下がる可能性がある。バスの自由度を上げる ためにもグローバル ·バスは必要最小限の使用に留めることが望まれる。
[0076] そこで本実施形態のように、ループ動作コンフィギュレーションィネーブル信号 1201 a,1201bを使用すると、 1個のプロセッサ 'エレメントを使用するだけでループ演算を行 うことが出来る。かつ外部のグローバル 'バスを使わずプロセッサ 'エレメントを内部で 独立させて使用するのでバスの使用効率の低下を抑制できる。
[0077] 複合演算動作コンフィギュレーションィネーブル信号 1202は、ビット拡張機能の信 号である。例えば、プロセッサ 'エレメント 1209a, 1209bが 4bit ALUの場合、複合演算 動作コンフィギュレーションィネーブル信号 1202を使用して 8bit ALUとして動作させ ることができる。複合演算動作コンフィギュレーションィネーブル信号 1202を使ってビ ット拡張すると、プロセッサ ·エレメント 1209aから C信号が入力されプロセッサ ·エレメン ト 1209bが上位ビット用のプロセッサ 'エレメントとして動作する。
[0078] 右シフト拡張信号 1203aおよび左シフト拡張信号 1203bについて、例えばシフト演算 器 1210a、 1210bが夫々 4bitシフタの場合は、右シフト拡張信号 1203a、左シフト拡張 信号 1203bが OFFになるとシフト演算器 1210a、 1201bは夫々別の 4bitシフタとして動 作する。一方、右シフト拡張信号 1203aが ONになると右シフトに関して 8bitシフタとし て動作し、左シフト拡張信号 1203bが ONになると左シフトに関して 8bitシフタとして動 作する。 [0079] ループ動作コンフィギュレーションィネーブル信号 1201a,1201b、複合演算動作コン フィギユレーシヨンイネ一ブル信号 1202、右シフト拡張信号 1203aおよび左シフト拡張 信号 1203bは、コンフィギュレーション制御回路 1105, 708, 608から送られてくる。
[0080] 例えば、ループ動作コンフィギュレーションィネーブル信号 1201aに" 1"が入るとセレ クタの左側矢印が選択され、 S0,S1の信号が演算器 1209aに入力され、 LOOP演算が 行われる。
[0081] また、ループ動作コンフィギュレーションィネーブル信号 1201aに "0 "が入るとセレク タの右矢印入力が選択され、入力レジスタ 1207aのレジスタ情報が演算器 1209aに入 力され、
通常パスとなる。
[0082] 本実施形態の信号処理プロセッサによれば、ソフトウェアによって与えられた回路 再構成情報中に、例えば繰り返し演算や、積和演算などの組み合わせ演算や、プロ セッサ ·エレメント内の演算器におけるビット幅に対して倍精度演算がある場合を検出 し、且つ近接して配置されたプロセッサ ·エレメント間を、ループ、直列あるいは並列 に接続することでプロセッサ 'エレメント間のバス接続回路規模を削減することができ る。
[0083] 図 5あるいは図 7においては、グローバルにどのプロセッサ.エレメント同士も接続で きるが、全ての組み合わせが可能な構成にした場合、バス配線とスィッチ部分が肥大 化して、回路規模や消費電力とのトレードオフが発生する。本実施形態の信号処理 プロセッサではこの点を改善することができる。
[0084] 図 15は、本実施形態の信号処理プロセッサにおいて入力レジスタを自己テスト回 路へ再構成する場合の説明図である。図において、レベルシフタ 1501、演算器への 出力 1502、入力レジスタ (スキャンテスト機能つきフリップフロップ） 1503、テストモード 信号 (コンフィギュレーション制御信号） 1504およびテストモード時のリセット信号 1505 を示す。
[0085] 本実施形態の信号処理プロセッサにテスト機能を持たせるために、入力側レジスタ を図 15の回路で構成する。そして、回路再構成により入力側レジスタを線形フィード バック'レジスタ回路に変更すると、プロセッサ ·エレメント (演算器）には擬似ランダム 信号が入力される。
[0086] 一方、プロセッサ 'エレメントの出力側レジスタを同様に再構成して MISR (マルチ 'ィ ンプット'シグネチヤ'レジスタ）にすると、ランダム入力されたデータがプロセッサ 'エレ メント経由で MISRの入力される。 MISRは圧縮器なので、多数回ランダムデータを圧 縮した結果を DRPの外部で期待値と比較すれば、 LSIのスキャンテストを行うことがで きる。バスの場合も同様にスキャンテストが可能である。
産業上の利用可能性
[0087] 本発明の信号処理プロセッサは、コンフィグレーション回路の高速ィ匕を回路規模の 増大なく実現可能となるという効果を有し、再構成可能な信号処理プロセッサ等とし て有用である。

Claims

請求の範囲
[1] 算術および論理演算を行う演算器を含む複数のプロセッサ 'エレメントと、前記複数 のプロセッサ.エレメント間を接続するバスと、前記バスの接続を変更するスィッチ部と 、ソフトウェアに応じて前記スィッチ部を制御する制御回路とを有する信号処理プロセ ッサであって、
前記スィッチ部の電源電圧と、前記プロセッサ ·エレメントの電源電圧と、前記制御 回路の電源電圧とが異なる信号処理プロセッサ。
[2] 請求項 1記載の信号処理プロセッサであって、
前記プロセッサ ·エレメントの電源電圧を、前記スィッチ部または前記制御回路の電 源電圧より低く設定する信号処理プロセッサ。
[3] 請求項 1記載の信号処理プロセッサであって、
回路再構成に関する情報を格納するメモリと、
前記メモリに格納された情報に基づ 、て、前記プロセッサ ·エレメントの電源電圧を 制御する電源制御回路とを有し、
実行させる信号処理内容に応じて、前記複数のプロセッサ ·エレメント間の接続を 変更するとともに、前記プロセッサ ·エレメントの電源電圧を変更する信号処理プロセ ッサ。
[4] 請求項 3記載の信号処理プロセッサであって、
前記電源制御回路は、所定期間の信号処理に使用しない前記プロセッサ ·ェレメ ントの電源電圧を低下させる信号処理プロセッサ。
[5] 請求項 3記載の信号処理プロセッサであって、
前記電源制御回路は、所定期間の信号処理に使用しない前記プロセッサ 'ェレメ ントへの電源電圧の供給を遮断する信号処理プロセッサ。
[6] 演算器の入力部に入力レジスタを備えるとともに、前記演算器の出力部に出力レジ スタを備える複数のプロセッサ ·エレメントと、前記複数のプロセッサ ·エレメント間を接 続するバスと、前記バスの接続を変更するスィッチ部と、ソフトウエアに応じて前記スィ ツチ部を制御する制御回路とを有する信号処理プロセッサであって、
前記プロセッサ 'エレメントが連続して信号処理を行う第一の動作モードと、 前記プロセッサ ·エレメントによる信号処理と、前記プロセッサ ·エレメントの前記出 力レジスタから前記入力レジスタへのデータ転送処理とを交互に行い、前記プロセッ サ ·エレメントによる信号処理期間に、前記複数のプロセッサ ·エレメント間の接続を 変更する第二の動作モードとを有する信号処理プロセッサ。
[7] 請求項 6記載の信号処理プロセッサであって、
信号処理を実行する順番に関するスケジューリング情報を格納するメモリを備え、 前記制御回路は、前記第二の動作モードにおいて、前記スケジューリング情報に 従って時分割に回路再構成を行う信号処理プロセッサ。
[8] 算術および論理演算を行う演算器を含む複数のプロセッサ 'エレメントと、前記複数 のプロセッサ.エレメント間を接続するバスと、前記バスの接続を変更するスィッチ部と
、ソフトウェアに応じて前記スィッチ部を制御する制御回路とを有する信号処理プロセ ッサであって、
前記制御回路は、回路再構成のための情報中に、組合せ演算命令あるいは前記 演算器のビット幅に対する倍精度演算命令がある場合に、近接して配置された前記 複数のプロセッサ 'エレメントを、ループ接続、直列接続あるいは並列接続に回路再 構成する信号処理プロセッサ。
[9] 演算器の入力部に入力レジスタを備えるとともに、前記演算器の出力部に出力レジ スタを備える複数のプロセッサ ·エレメントと、前記複数のプロセッサ ·エレメント間を接 続するバスと、前記バスの接続を変更するスィッチ部と、ソフトウエアに応じて前記スィ ツチ部を制御する制御回路とを有する信号処理プロセッサであって、
前記入力レジスタを線形フィードバック ·シフトレジスタに再構成するとともに、前記 出力レジスタをマルチ'インプット'シグネチヤ ·レジスタに再構成し、前記プロセッサ · エレメント、前記バスおよび前記スィッチ部を自己テストするテストモードを有する信 号処理プロセッサ。
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