WO2006098015A1

WO2006098015A1 - データ変換装置及びデータ変換方法

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Publication number: WO2006098015A1
Application number: PCT/JP2005/004637
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Inventors: Tsuneo Sato; Keiki Yamada
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Abstract

　例えば、データの暗号化又は復号化に係る演算の電力消費量を小さくし、電力解析を困難にすることを目的とする。３２ビットの入力データと３２ビットの鍵との排他的論理和を演算し、３２ビットの出力データを得る場合、入力データを３２ビットの入力シフトレジスタ１０５に、鍵を３２ビットの鍵シフトレジスタ１０６に保持し、入力データと鍵の各々１ビットをシリアル演算器１０７に対する入力として、排他的論理和１ビットをとり、入力シフトレジスタ１０５の左端にシフトさせる。鍵シフトレジスタ１０６は循環右シフトを行う。これを３２回行うことで、３２ビットの演算が終了し、最終結果が入力シフトレジスタ１０５に保持される。

Description

明細書

データ変換装置及びデータ変換方法技術分野

[0001] 本発明は、データ変換装置及びデータ変換方法に関するものである。

背景技術

[0002] 特許文献 1の暗号装置及び復号装置は、マスク aとマスク bによって、データを秘匿すると共に、暗号又は復号の演算後にこれらのマスクの影響を除去することにより、マスクを使用しな、データを得て、た。このようにマスク aとマスク bを使用することにより、内部データの予測を防止し、電力解析による解読を困難としていた。

特許文献 1 :特開 2000— 66585号公報 (第 7— 13頁、第 4図）

発明の開示

発明が解決しょうとする課題

[0003] 上記のような従来の暗号装置及び復号装置では、マスクを新規に発生させなければならず、マスクを発生させる回路が必要なため、回路の増大を招いていた。また、演算はブロック単位での並列処理により行われるため、ブロック長が長くなると、同時に使用する演算素子の数が多くなり、電力が多く必要となって、その結果、電力解析が容易になるという課題があった。さらに、ブロック長が長い場合、各ブロック内のビットごとの演算遅延が異なり、その遅延により電力解析が容易になるという課題があつた。

[0004] 図 21は、ビットごとの演算遅延の差異が電力消費量に影響を及ぼす例を示す図である。図 21において、入力ビット A、 Bの遅延の差は ANDゲートの出力ビットに影響を与える。この図のように、入力の遅延の差が大きいほど、電力変化が表れやすくなり、単位時間の電力消費量が大きくなる。

[0005] 本発明は、例えば、データの暗号化又は復号化に係る演算の電力消費量を小さくし、電力解析を困難にすることを目的とする。

課題を解決するための手段

[0006] 本発明のデータ変換装置は、複数ビットの演算の組み合わせによりデータを変換するデータ変換装置において、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくすることを特徴とする。

[0007] 前記データ変換装置は、

複数ビットを記憶して 1ビットずつ出力する第 1の記憶部と、

他の複数ビットを記憶して 1ビットずつ出力する第 2の記憶部と、

前記第 1の記憶部が出力したビットと前記第 2の記憶部が出力したビットとを演算し、演算した結果を前記第 1の記憶部に記憶させる演算部とを備えることを特徴とする

[0008] 前記データ変換装置は、さらに、

前記演算部による演算の種類を選択する選択部を備えることを特徴とする。

[0009] 前記第 1の記憶部と前記第 2の記憶部はシフトレジスタであることを特徴とする。

[0010] 前記データ変換装置は、

m(m> 1)ビット入力 n (n> 1)ビット出力のパラレル演算が可能な処理を mビット入力 1ビット出力のシリアル演算で処理することを特徴とする。

[0011] また、本発明のデータ変換装置は、

複数ビットの演算の組み合わせによりデータを変換するデータ変換装置において、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さくすることを特徴とする。

[0012] 前記記憶部は、前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に当該全てのビットを与えることを特徴とする。

[0013] 前記データ変換装置は、

前の演算の結果を入力する複数の入力ポートを有するとともに当該複数の入力ポートの入力により後の演算を行う演算部を備え、

前記記憶部は、前記演算部の各入力ポートの前に設けられることを特徴とする。

[0014] 本発明のデータ変換方法は、複数ビットの演算の組み合わせによりデータを変換するデータ変換装置を用いるデータ変換方法において、

複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくすることを特徴とする。

[0015] 前記データ変換方法は、

第 1の記憶部に複数ビットを記憶して 1ビットずつ出力し、

第 2の記憶部に他の複数ビットを記憶して 1ビットずつ出力し、

前記第 1の記憶部から出力されたビットと前記第 2の記憶部から出力されたビットとを演算し、演算した結果を前記第 1の記憶部に記憶することを特徴とする。

[0016] 前記データ変換方法は、さらに、

前記演算部による演算の種類を選択することを特徴とする。

[0017] 前記データ変換方法は、

[0018] また、本発明のデータ変換方法は、

複数ビットの演算の組み合わせによりデータを変換するデータ変換装置を用いるデータ変換方法において、

前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さくすることを特徴とする。

[0019] 前記記憶部に前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に当該全てのビットを与えることを特徴とする。

[0020] 前記データ変換方法は、

前の演算の結果を入力する複数の入力ポートを有する演算部を用いて当該複数の入力ポートの入力により後の演算を行、、

前記記憶部を前記演算部の各入力ポートの前に設けることを特徴とする。発明の効果 [0021] 本発明では、データ変換装置において、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0022] また、データ変換装置において、第 1の記憶部が複数ビットを記憶して 1ビットずつ出力し、第 2の記憶部が他の複数ビットを記憶して 1ビットずつ出力し、演算部が第 1 の記憶部が出力したビットと第 2の記憶部が出力したビットとを演算した結果を第 1の記憶部に記憶させることにより、第 1の記憶部を効率よく利用することが可能となる。

[0023] また、データ変換装置において、選択部が演算部による演算の種類を選択することにより、第 1の記憶部と第 2の記憶部とを効率よく利用することが可能となる。

[0024] また、データ変換装置において、第 1の記憶部と第 2の記憶部とがシフトレジスタであることにより、電力消費の特異な状態を発生しに《することが可能となる。

[0025] また、データ変換装置において、 m (m> l)ビット入力 η (η> 1)ビット出力のパラレル演算が可能な処理を mビット入力 1ビット出力のシリアル演算で処理することにより、nビット出力の各ビットの出力タイミングを調整することが可能となる。

[0026] 本発明では、データ変換装置において、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0027] また、データ変換装置において、記憶部が前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に全てのビットを与えることにより、記憶部の出力タイミングを調整することが可能となる。

[0028] また、データ変換装置において、演算部が前の演算の結果を入力する複数の入力ポートを有するとともに当該複数の入力ポートの入力により後の演算を行い、記憶部が演算部の各入力ポートの前に設けられることにより、後の演算への複数の入力のタイミングを揃えることが可能となる。

[0029] 本発明では、データ変換装置を用いるデータ変換方法において、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0030] また、データ変換方法において、データ変換装置が備える第 1の記憶部に複数ビットを記憶して 1ビットずつ出力し、第 2の記憶部に他の複数ビットを記憶して 1ビットずつ出力し、第 1の記憶部力も出力されたビットと第 2の記憶部から出力されたビットとを演算し、演算した結果を第 1の記憶部に記憶することにより、第 1の記憶部を効率よく利用することが可能となる。

[0031] また、データ変換方法において、第 1の記憶部から出力されたビットと第 2の記憶部力も出力されたビットとを演算する演算の種類を選択することにより、第 1の記憶部と第 2の記憶部とを効率よく利用することが可能となる。

[0032] また、データ変換方法において、 m (m> l)ビット入力 η (η> 1)ビット出力のパラレル演算が可能な処理を mビット入力 1ビット出力のシリアル演算で処理することにより、nビット出力の各ビットの出力タイミングを調整することが可能となる。

[0033] 本発明では、データ変換装置を用いるデータ変換方法において、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さぐ電力解析を困難にすることが可能となる。

[0034] また、データ変換方法にお!、て、記憶部に前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に当該全てのビットを与えることにより、記憶部の出力タイミングを調整することが可能となる。

[0035] また、データ変換方法にお!、て、前の演算の結果を入力する複数の入力ポートを有する演算部を用いて当該複数の入力ポートの入力により後の演算を行い、記憶部を演算部の各入力ポートの前に設けることにより、後の演算への複数の入力のタイミングを揃えることが可能となる。

発明を実施するための最良の形態

[0036] 以下、本発明の実施の形態について、図を用いて説明する。

[0037] 図 1は、下記実施の形態におけるデータ変換装置の外観の一例を示す図である。

[0038] 図 1において、データ変換装置 100は、システムユニット 910、 CRT(Cathode Ra y Tube)表示装置 901、キーボード (KZB) 902、マウス 903、コンパクトディスク装置（CDD) 905、プリンタ装置 906、スキャナ装置 907を備え、これらはケーブルで接続されている。さら〖こ、データ変換装置 100は、 FAX機 932、電話機 931とケーブルで接続され、また、ローカルエリアネットワーク（LAN) 942、ゲートウェイ 941を介してインターネット 940に接続されて!、る。

[0039] 図 2は、下記実施の形態におけるデータ変換装置のハードウエア構成の一例を示す図である。

[0040] 図 2において、データ変換装置 100は、プログラムを実行する CPU (Central Pro cessing Unit) 911を備えている。 CPU911は、ノス 912を介して ROM913、 RA M914、通信ボード 915、 CRT表示装置 901、 K/B902,マウス 903、 FDD (Flexi ble Disk Drive) 904、磁気ディスク装置 920、 CDD905、プリンタ装置 906、スキャナ装置 907と接続されて、る。

[0041] RAM914は、揮発性メモリの一例である。 ROM913、 FDD904、 CDD905、磁気ディスク装置 920は、不揮発性メモリの一例である。これらは、記憶装置あるいは記憶部の一例である。

[0042] 通信ボード 915は、 FAX機 932、電話機 931、 LAN942などに接続されている。

[0043] 例えば、通信ボード 915、 K/B902,スキャナ装置 907、 FDD904などは、入力部の一例である。また、例えば、通信ボード 915、 CRT表示装置 901などは、出力部の一例である。

[0044] ここで、通信ボード 915は、 LAN942に限らず、直接、インターネット 940、あるいは ISDN (Integrated Services Digital Network)などの WAN (ワイドエリアネットワーク）に接続されていても構わない。直接、インターネット 940、あるいは ISDNなどの WANに接続されている場合、データ変換装置 100は、インターネット 940、あるいは ISDNなどの WANに接続され、ゲートウェイ 941は不用となる。

[0045] 磁気ディスク装置 920には、オペレーティングシステム（OS) 921、ウィンドウシステム 922、プログラム群 923、ファイル群 924が記憶されている。プログラム群 923は、 C PU911、 OS921、ウィンドウシステム 922により実行される。

[0046] 上記プログラム群 923には、以下に述べる実施の形態の説明において「一部」として説明する機能を実行するプログラムが記憶されている。プログラムは、 CPU911により読み出され実行される。

[0047] ファイル群 924には、以下に述べる実施の形態の説明において、「一の判定結果」、「一の計算結果」、「一の処理結果」として説明するもの力「一ファイル」として記憶されている。

[0048] また、以下に述べる実施の形態の説明において説明するフローチャートの矢印の部分は主としてデータの入出力を示し、そのデータの入出力のためにデータは、磁気ディスク装置 920、 FD (Flexible Disk)、光ディスク、 CD (コンパクトディスク）、 M D (ミニディスク）、 DVD (Digital Versatile Disk)などのその他の記録媒体に記録される。あるいは、信号線やその他の伝送媒体により伝送される。

[0049] また、以下に述べる実施の形態の説明において「一部」として説明するものは、 RO M913に記憶されたファームウェアで実現されていても構わない。あるいは、ソフトゥエアのみ、あるいは、ハードウェアのみ、あるいは、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実施されても構わない。

[0050] また、以下に述べる実施の形態を実施するプログラムは、磁気ディスク装置 920、 F D (Flexible Disk)、光ディスク、 CD (コンパクトディスク）、 MD (ミニディスク）、 DV D (Digital Versatile Disk)などのその他の記録媒体による記録装置を用いて記憶されても構わない。

[0051] 以下に述べる実施の形態は、例えば、ブロック暗号アルゴリズムを実装した装置、方法、プログラムに適用できる。

[0052] ここで、ブロック暗号アルゴリズムの一例である DES (Data Encryption Standa rd)について簡単に説明する。

[0053] 図 3は、 DESの演算の基本となるラウンドの構造を示す図である。

[0054] DESはこのラウンドを 16回繰返して、 64ビットのデータを暗号ィ匕又は復号ィ匕する。

ラウンドの入力は、 64ビットのデータである。この入力データは、上位 32ビットと下位

32ビット〖こ分けられ、各々 Lと Rのブロックと呼ばれる。図中、 nはラウンド番号である。

[0055] Rn— 1は、力き混ぜ関数 (MF) 201と呼ばれる関数の入力となる。力き混ぜ関数 20

1には nラウンドの鍵 (Kn)も入力される。力き混ぜ関数 201の演算処理が行われると

、 32ビットのデータが出力される。 [0056] 次に、力き混ぜ関数 201の 32ビットの出力と Ln-1との排他的論理和演算 202が行われる。この結果が 32ビットの Rnとなる。 32ビットの Lnは、 32ビットの Rn— 1と同じである。これら Lnと Rnをあわせた 64ビットのデータが nラウンドの出力として出力される

[0057] ラウンドの出力は、次のラウンドの入力となり、再度ラウンドの演算がなされる。この操作を 16回繰返すことで、 DESの演算が終了する（正確には、転置と呼ばれる演算処理が含まれるが、説明を省略する）。

[0058] 図 4は、力き混ぜ関数 (MF)の演算処理の詳細を示す図である。

[0059] 力き混ぜ関数には 32ビットの Rが入力される。このブロックのビットを、重複を許して、 6ビットずつ 8個のブロックに分ける。これと、 48ビットのラウンドの鍵との排他的論理和演算 203を行う。この操作により、 6ビットのブロックが 8つ得られる。この各ブロックに対して、規定された S— Box204と呼ばれる 6ビット入力 4ビット出力のテーブルで換字処理を行うことにより、 4ビットのブロックが 8つ得られる。この 32ビットのデータが並び替えられて（並び替え処理の詳細については説明を省略する）、力き混ぜ関数の出力となる。

[0060] また、ラウンドの鍵 (Kn)は図 5のように生成される。

[0061] DESの 64ビットの鍵のうち、ノリティの 8ビットを除いた 56ビットに対し、規定された並び替えを行い、 28ビットの Rと Lの 2つのブロックに分ける。このうちの一方のブロックを図 5では、「28— bit Key」と示した。この「28— bit Key」のレジスタは、ラウンドにより、 1ビットもしくは 2ビット左に回転する。回転した「28— bit Key」のうち 24ビットを、規則に沿って並べ替えて（P)、 Knの一方の 24ビットが得られる。 Knの他方の 24 ビットも同様の処理により得られる。次のラウンドでは、「28— bit Key」を再度左回転し、並べ替えることで、 Kn+ 1を求めることができる。

[0062] このように、ブロック暗号アルゴリズムは、排他的論理和、テーブル処理、並べ替え t 、つた単純な演算要素を組み合わせて構成されて、る。

[0063] 次に、電力解析について簡単に説明する。

[0064] ブロック暗号は、 HW (ノ、一ドウア）や SW (ソフトウェア）の形で実装されて使用される。ブロック暗号が実装された装置、方法、プログラムを使って、データの秘匿を行うことができる。 HWや SWとして実装された暗号アルゴリズムでは、 HWや SWが動作している瞬間の電力を測定することは、比較的容易である。例えば、半導体チップに電力を供給しているパターンを切断し、そこに適当な抵抗を挿入し、その抵抗の両端の電位差をオシロスコープなどで測定することができる。この測定された電力から、様々な情報を抽出できることがわ力つている（詳細については、インターネットく http： Z / www. cryptography, com, resources, whitepapers/ DPA— technical . html>参照）。先に述べた DESを単に実装した HWや SWでは、 MF内の S— Box の出力値を予測することにより、上記文献の手法により Knを求めることが可能である

[0065] 実施の形態 1.

前述したように、排他的論理和、テーブル処理、並べ替えといった単純な演算要素が組み合わさって、ブロック暗号アルゴリズムが構成されている。本実施の形態では、このような演算を 1ビット出力の素子で構成して実装する。ただし、本実施の形態は、ブロック暗号アルゴリズムだけでなく、他の Β音号アルゴリズムなどにも適用可能である

[0066] 図 6は、本実施の形態に係るデータ変換アルゴリズムの基本形を示す図であり、図 7は、本実施の形態に係るデータ変換装置の構成の一例を示す図である。

[0067] 図 6及び図 7は暗号アルゴリズムの一部を示したもので、図 6のアルゴリズムが基本形となる。すなわち、 32ビットの鍵と 32ビットの入力データとの排他的論理和をパラレル演算し、 32ビットの出力データを得るものである。この図において、 32ビットの鍵は鍵レジスタ 102に、 32ビットの入力データは入力レジスタ 101に記憶されている。 32 ビットの鍵と 32ビットの入力データとの排他的論理和は、パラレル演算器 103により演算され、演算結果は出力レジスタ 104に記憶される。この基本形のアルゴリズムを、本実施の形態では、図 7のアルゴリズムのように実装し計算を行う。鍵は 32ビットの鍵シフトレジスタ（第 2の記憶部） 106、入力データは 32ビットの入力シフトレジスタ（第 1の記憶部） 105に保持するものとし、鍵と入力データの各々 1ビットをシリアル演算器 (演算部） 107に対する入力として、排他的論理和 1ビットをとり、入力シフトレジスタ 105の左端にシフトさせる。鍵シフトレジスタ 106は循環右シフトを行う。これを 32 回行うことで、 32ビットの演算が終了し、最終結果が入力シフトレジスタ 105に保持される。

[0068] 図 8は、本実施の形態に係るデータ変換装置の動作の一例を示すフロー図である。図中、「 +」は排他的論理和演算を示す。

[0069] 本実施の形態に係るデータ変換装置は、まず、入力シフトレジスタ 105に 32ビットのデータを入力し (ステップ S101)、鍵シフトレジスタ 106に 32ビットの鍵を入力する (ステップ S102)。次に、入力シフトレジスタ 105を 1ビット右にシフトし (ステップ S103 )、入力シフトレジスタ 105から 1ビット出力する（ステップ S104)。入力シフトレジスタ 1 05から出力されたビットを iとする。次に、鍵シフトレジスタ 106を 1ビット右にシフトし（ステップ S105)、鍵シフトレジスタ 106から 1ビット出力する（ステップ S106)。鍵シフトレジスタ 106から出力されたビットを kとする。そして、シリアル演算器 107で iと kとの排他的論理和を演算し (ステップ S 107)、演算結果を入力シフトレジスタ 105に入力する（ステップ S 108)。鍵シフトレジスタ 106には、 kを入力する（ステップ S 109)。ステツプ S 103からステップ S 109までを、 32ビット分繰り返す。

[0070] 図 8に示したデータ変換装置の動作は、一部の処理の順序が入れ替わってもよいし、一部の処理が他の処理と並行して実行されてもよい。

[0071] このように、本実施の形態では、 2ビット入力 1ビット出力の排他的論理和をシーケンシャル (順次又はシリアル）に実行することで、 32ビットの鍵と 32ビットの入力データとの排他的論理和の演算を完結する。

[0072] 本実施の形態では、排他的論理和 (XOR)の例を示したが、論理和（OR)、論理積

(AND)でも同様に構成できる。また、算術加算、算術減算、算術積の場合は、最も小さな演算単位で演算が行われるようにする。具体的には、算術加算では、 1ビット + 1ビットを 2ビット出力で、算術減算では、 2ビット- 1ビットを 1ビット出力で、算術乗算では、 1ビット X 1ビットを 1ビット出力で扱う。

[0073] このような構成になるように、アルゴリズムを実装すると、最小単位の演算が繰返し行われることになり、瞬時の電力を小さくできるという効果がある。また、演算結果が 1 ビットずつシフトしながら確定していくので、多数のビットが一度に状態変化することがなぐ特徴的な電力消費の状態を作り出す可能性が低くなるという効果がある。このような効果は、電力解析を困難にする。

[0074] 本実施の形態では、シリアル演算器 107が 1ビットごとのシリアル演算を行うが、 2ビットゃ 3ビットごとの演算であっても、上記のような効果を得ることが可能である。

[0075] また、本実施の形態では、 HWの構成によりシリアル演算を実現している力例えば

、 1ビットごとのシリアル演算を行う関数を作成し、この関数を繰り返し実行することによって、 SWの構成によりシリアル演算を実現してもよい。

[0076] また、本実施の形態では、シフトレジスタを使用し、シリアル演算器 107の演算結果を入力シフトレジスタ 105に記憶させている力他のレジスタに記憶させてもよい。この場合、入力シフトレジスタ 105及び鍵シフトレジスタ 106は、シフトレジスタ以外の種類のレジスタであってもよヽ。

[0077] また、本実施の形態では、 32ビットのデータを用いた力 64ビットのデータなど、他のビット数のデータを用いてもよ!、。

[0078] 以上のように、本実施の形態では、データ変換装置において、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0079] また、データ変換装置において、第 1の記憶部が複数ビットを記憶して 1ビットずつ出力し、第 2の記憶部が他の複数ビットを記憶して 1ビットずつ出力し、演算部が第 1 の記憶部が出力したビットと第 2の記憶部が出力したビットとを演算した結果を第 1の記憶部に記憶させることにより、第 1の記憶部を効率よく利用することが可能となる。

[0080] また、データ変換装置において、第 1の記憶部と第 2の記憶部とがシフトレジスタであることにより、電力消費の特異な状態を発生しに《することが可能となる。

[0081] 本実施の形態では、データ変換装置を用いるデータ変換方法にぉ、て、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0082] また、データ変換方法において、データ変換装置が備える第 1の記憶部に複数ビットを記憶して 1ビットずつ出力し、第 2の記憶部に他の複数ビットを記憶して 1ビットずつ出力し、第 1の記憶部力も出力されたビットと第 2の記憶部から出力されたビットとを演算し、演算した結果を第 1の記憶部に記憶することにより、第 1の記憶部を効率よく利用することが可能となる。

[0083] 以上のように、本実施の形態に係る装置は、

暗号アルゴリズムを実装して、入力データを暗号化、復号化する装置において、暗号アルゴリズムを実装する際に、

暗号アルゴリズムを細分ィ匕し、

1ビット出力の単位演算素子まで分解し、

それらの素子の結果を保持する機構を設け、シーケンシャルに動作させて演算が完結するように実装する暗号アルゴリズムが実装された装置である。

[0084] 実施の形態 2.

図 9は、本実施の形態に係るデータ変換アルゴリズムの基本形を示す図であり、図 10は、本実施の形態に係るデータ変換装置の構成の一例を示す図である。

[0085] 図 9及び図 10は暗号アルゴリズムの一部を示したもので、図 9のアルゴリズムが基本形となる。すなわち、 32ビットの入力データと 32ビットの鍵との排他的論理和をパラレル演算し、ついで、この演算で得たデータと他の 32ビットの鍵との論理和をパラレル演算し、 32ビットのデータを出力するものである。この図において、 32ビットの入力データは入力レジスタ 108に、 32ビットの鍵は第 1の鍵レジスタ 109に、他の 32ビットの鍵は第 2の鍵レジスタ 111に記憶されて!、る。 32ビットの入力データと 32ビットの鍵との排他的論理和は、第 1のパラレル演算器 110により演算され、その演算結果と他の 32ビットの鍵との論理和は、第 2のパラレル演算器 112により演算される。この論理和の演算結果は出力レジスタ 113に記憶される。このようなアルゴリズムの場合、排他的論理和と論理和は演算負荷が低いので、連続して演算 (前後連結した演算)を行うことが多いが、本実施の形態では図 10に示すように、排他的論理和と論理和との間に、一時レジスタ 114を設けて、一度データを保持してから、前の演算から後の演算に移る。

[0086] 図 11は、本実施の形態に係るデータ変換装置の動作の一例を示すフロー図である。図中、「 +」は排他的論理和演算を、「 I」は論理和演算を示す。 [0087] 本実施の形態に係るデータ変換装置は、まず、入力レジスタ 108に 32ビットのデータを入力する (ステップ S201)。入力レジスタ 108に入力されたデータを Iとする。そして、第 1の鍵レジスタ 109に 32ビットの鍵を入力する（ステップ S202)。第 1の鍵レジスタ 109に入力された鍵を Kとする。次に、入力レジスタ 108から Iを出力する (ステツプ S203)。次に、第 1の鍵レジスタ 109から Kを出力する（ステップ S204)。そして、第 1のパラレル演算器 110で Iと Kとの排他的論理和を演算し (ステップ S205)、演算結果を一時レジスタ 114に入力する（ステップ S 206)。一時レジスタ 114に入力されたデータを Γとする。

[0088] 第 2の鍵レジスタ 111に他の 32ビットの鍵を入力する（ステップ S207)。第 2の鍵レジスタ 111に入力された鍵を K'とする。一時レジスタ 114が 32ビットの演算結果の全てのビットを記憶した後、一時レジスタ 114から Γを出力する (ステップ S208)。次に、第 2の鍵レジスタ 111から K'を出力する（ステップ S209)。そして、第 2のパラレル演算器 112で Γと Τとの論理和を演算し (ステップ S210)、演算結果を出力レジスタ 113に入力する（ステップ S211)。

[0089] 図 11に示したデータ変換装置の動作は、一部の処理の順序が入れ替わってもよ!/ヽし、一部の処理が他の処理と並行して実行されてもよい。また、第 1の鍵レジスタと第 2の鍵レジスタに入力される鍵は同一の鍵であってもよい。

[0090] 本実施の形態では、排他的論理和 (XOR)と論理和（OR)との組み合わせの例を示したが、論理積 (AND)など他の演算を含む組み合わせでも同様に構成できる。

[0091] このような実装を行うことで、演算ごとに異なる処理時間のずれを一度レジスタで受けることになり、タイミングが一定ィ匕する。これによりタイミングの遅延が後段に伝播することを防ぐ効果がある。タイミングが一定ィ匕すれば、演算に伴う過渡状態 (最終結果が確定するまでに発生する不安定な演算結果の状態)を減らすことができ、ひいては、電力を小さくする効果がある。このような効果は、電力解析を困難にする。

[0092] 本実施の形態では、 32ビットのデータを用いた力 64ビットのデータなど、他のビット数のデータを用いてもよ!、。

[0093] 以上のように、本実施の形態では、データ変換装置において、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0094] また、データ変換装置にお!、て、記憶部が前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に全てのビットを与えることにより、記憶部の出力タイミングを調整することが可能となる。

[0095] 本実施の形態では、データ変換装置を用いるデータ変換方法にぉ、て、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さぐ電力解析を困難にすることが可能となる。

[0096] また、データ変換方法にお!、て、記憶部に前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に当該全てのビットを与えることにより、記憶部の出力タイミングを調整することが可能となる。

[0097] 以上のように、本実施の形態に係る装置は、

暗号アルゴリズムを実装して、入力データを暗号化、復号化する装置において、暗号アルゴリズムの一部力基本演算が連続して行われる場合、

連続して行われる基本演算の間に、演算結果を保持する機構を設け実装する暗号アルゴリズムが実装された装置である。

[0098] 実施の形態 3.

実施の形態 1の実装方式において、実施の形態 2で説明した図 10の一時レジスタ 114のような臨時のレジスタを設けることができる。

[0099] 図 12は、本実施の形態に係るデータ変換装置の構成の一例を示す図である。

[0100] 図 12において、入力データは 32ビットの入力シフトレジスタ（第 1の記憶部） 115に、鍵は 32ビットの第 1の鍵シフトレジスタ（第 2の記憶部） 116と第 2の鍵シフトレジスタ (第 2の記憶部） 118に記憶される。第 1のシリアル演算器 (演算部） 117は、鍵と入力データの各々 1ビットを排他的論理和演算し、第 2のシリアル演算器 (演算部） 119は、鍵と入力データの各々 1ビットを論理和演算する。第 1のセレクタ (選択部） 120は、第 1のシリアル演算器 117と第 2のシリアル演算器 119との、ずれかを選択し、第 2のセレクタ（選択部） 121は、第 1の鍵シフトレジスタ 116と第 2の鍵シフトレジスタ 118とのいずれかを選択する。このように、本実施の形態では、排他的論理和と論理和の出力をタイミングで切替えて、入力データ用の 32ビットのシフトレジスタに入力する。鍵は、正と副のシフトレジスタを用意して、タイミングで切替えて、鍵の正のシフトレジスタに入力する。

[0101] 図 13は、本実施の形態に係るデータ変換装置の動作の一例を示すフロー図である。図中、「 +」は排他的論理和演算を、「 I」は論理和演算を示す。

[0102] 本実施の形態に係るデータ変換装置は、まず、入力シフトレジスタ 115に 32ビットのデータを入力し (ステップ S301)、第 1の鍵シフトレジスタ 116に 32ビットの鍵を入力する (ステップ S302)。次に、第 1のセレクタ 120でシリアル演算器を選択する (ステップ S303)。ここでは、第 1のシリアル演算器 117が選択されたこととする。そして、第 2のセレクタ 121で鍵シフトレジスタを選択する（ステップ S304)。ここでは、第 1の鍵シフトレジスタ 116が選択されたこととする。

[0103] 次に、入力シフトレジスタ 115を 1ビット右にシフトし (ステップ S305)、入力シフトレジスタ 115から 1ビット出力する（ステップ S306)。入力シフトレジスタ 115から出力されたビットを iとする。次に、第 1の鍵シフトレジスタ 116を 1ビット右にシフトし (ステップ S307)、第 1の鍵シフトレジスタ 116から 1ビット出力する（ステップ S308)。第 1の鍵シフトレジスタ 116から出力されたビットを kとする。そして、ステップ S303で選択された第 1のシリアル演算器 117で iと kとの排他的論理和を演算し (ステップ S309)、演算結果を入力シフトレジスタ 115に入力する（ステップ S 310)。ステップ S 304で第 1 の鍵シフトレジスタ 116が選択されて!、るため、第 1の鍵シフトレジスタ 116には kを入力する（ステップ S313)。ステップ S305力もステップ S313までを、 32ビット分繰り返す。 32ビットの排他的論理和のシリアル演算が終了すると、ステップ S303に戻る。

[0104] 次に、再度、第 1のセレクタ 120でシリアル演算器を選択する (ステップ S303)。ここでは、第 2のシリアル演算器 119が選択されたこととする。そして、第 2のセレクタ 121 で鍵シフトレジスタを選択する（ステップ S 304)。ここでは、第 2の鍵シフトレジスタ 11 8が選択されたこととする。

[0105] 次に、入力シフトレジスタ 115を 1ビット右にシフトし (ステップ S305)、入力シフトレジスタ 115から 1ビット出力する（ステップ S306)。入力シフトレジスタ 115から出力されたビットを iとする。次に、第 1の鍵シフトレジスタ 116を 1ビット右にシフトし (ステップ S307)、第 1の鍵シフトレジスタ 116から 1ビット出力する（ステップ S308)。第 1の鍵シフトレジスタ 116から出力されたビットを kとする。そして、ステップ S303で選択された第 2のシリアル演算器 119で iと kとの論理和を演算し (ステップ S311)、演算結果を入力シフトレジスタ 115〖こ入力する（ステップ S 312)。ステップ S 304で第 2の鍵シフトレジスタ 118が選択されているため、第 2の鍵シフトレジスタ 118から 1ビット出力する (ステップ S314)。第 2の鍵シフトレジスタ 118から出力されたビットをとする。第 1 の鍵シフトレジスタ 116にはを入力する（ステップ S315)。ステップ S305からステツプ S315までを、 32ビット分繰り返す。

[0106] 図 13に示したデータ変換装置の動作は、一部の処理の順序が入れ替わってもよいし、一部の処理が他の処理と並行して実行されてもよい。また、図 12に示した構成を利用する場合、第 1のセレクタ 120ではシリアル演算器からの「出力」を選択するため、実際にはステップ S309とステップ S311とが両方実行されることになる。また、図 12 に示した構成を利用する場合、ステップ S304で第 2のセレクタ 121が選択した鍵シフトレジスタの保持する鍵はその直後の演算で使用されるわけではなぐまず第 1の鍵シフトレジスタ 116に入力され、次の 32ビットの演算で使用されることになる。本実施の形態と同様の効果を得るために、第 2のセレクタ 121が鍵シフトレジスタ力もシリアル演算器への出力を選択するようにデータ変換装置を構成してもよい。

[0107] 本実施の形態では、 32ビットのデータを用いた力 64ビットのデータなど、他のビット数のデータを用いてもよ!、。

[0108] 以上のように、本実施の形態では、データ変換装置において、選択部が演算部による演算の種類を選択することにより、第 1の記憶部と第 2の記憶部とを効率よく利用することが可能となる。

[0109] 本実施の形態では、データ変換装置を用いるデータ変換方法において、第 1の記憶部から出力されたビットと第 2の記憶部力も出力されたビットとを演算する演算の種類を選択することにより、第 1の記憶部と第 2の記憶部とを効率よく利用することが可能となる。

[0110] 実施の形態 4. 図 14は、本実施の形態に係るデータ変換アルゴリズムの基本形を示す図であり、図 15は、本実施の形態に係るデータ変換装置の構成の一例を示す図である。

[0111] 図 14及び図 15は暗号アルゴリズムの一部を示したもので、図 14のアルゴリズムが基本形となる。図 14のアルゴリズムは、 mビット入力、 nビット出力のテーブル処理を示す。この図において、 mビットの入力データは m X n/レックアップテーブル（mビット入力 nビット出力パラレル演算器） 122に入力され、 nビットの出力データに変換されて一度に出力される。図中、 LUTはルックアップテーブルを表す。この基本形のアルゴリズムを、本実施の形態では、図 15のアルゴリズムのように実装する。すなわち、 m ビット入力、 1ビット出力の m X 1ルックアップテーブル（mビット入力 1ビット出力シリアル演算器） 123を n個用意し、タイミングを互いに違えて n個のテーブル処理を行い、図示して!/、な、レジスタでその出力を保持する。

[0112] m= 2、 n= 2であった場合の例を、図 16及び図 17の概念図に示す。図 16は上記の図 14に対応し、図 17は上記の図 15に対応する。

[0113] 図 16において、 m X nルックアップテーブル 122の入力が「00」の場合、出力は「0 1」となる。同様に、入力が「01」、「10」、「11」の場合、それぞれの入力に対する出力は順番に「00」、「10」、「11」となる。これに対して、図 17では、一方の m X lルックァップテーブル 123において、入力「00」、「01」、「10」、「11」に対する出力は順番に「 0」、「0」、「1」、「1」となる。そして、他方の m X Iルックアップテーブル 123において、入力「00」、「01」、「10」、「11」に対する出力は順番に「1」、「0」、「0」、「1」となる。このように、それぞれの m X 1ルックアップテーブル 123は、 m X nルックアップテーブル 122が出力する nビットのうちいずれかのビットを出力する。

[0114] 図 18は、本実施の形態に係るデータ変換装置の動作の一例を示すフロー図である。

[0115] 本実施の形態に係るデータ変換装置は、 m X 1ルックアップテーブル 123に mビットのデータを入力し (ステップ S401)、 1ビット出力する（ステップ S402)。これを n回繰り返して、最後に全ての出力を nビットのレジスタなどに記憶する。

[0116] このような実装を行うことで、単位タイミングでは mビット入力、 1ビット出力のテープル処理がひとつだけ行われることになる。これにより、 nビット出力の場合の各ビットのタイミングずれを防止し、タイミングを一定ィ匕する効果がある。また、 1ビット出力となつているため、単位時間あたりの電力の消費を抑えることができ、特徴的な電力消費の状態を作り出す可能性が低くなるという効果がある。このような効果は、電力解析を困難にする。

[0117] 本実施の形態では、テーブル処理をメモリで行ってもよいし、メモリを使用せずに、

1ビット出力となるように構成した論理素子で行ってもょ、。

[0118] 以上のように、本実施の形態では、データ変換装置において、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0119] また、データ変換装置において、 m (m> l)ビット入力 η (η> 1)ビット出力のパラレル演算が可能な処理を mビット入力 1ビット出力のシリアル演算で処理することにより、nビット出力の各ビットの出力タイミングを調整することが可能となる。

[0120] 本実施の形態では、データ変換装置を用いるデータ変換方法にぉ、て、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0121] また、データ変換方法において、 m (m> l)ビット入力 η (η> 1)ビット出力のパラレル演算が可能な処理を mビット入力 1ビット出力のシリアル演算で処理することにより、nビット出力の各ビットの出力タイミングを調整することが可能となる。

[0122] 以上のように、本実施の形態に係る装置は、

暗号アルゴリズムを実装して、入力データを暗号化、復号化する装置において、暗号アルゴリズムの一部力テーブル処理で行われる場合、

テーブルを 1ビット出力の複数の小テーブルに分け、

これに係わる小テーブル処理を、タイミングを互いに違えて複数回行う実装方式により、テーブル処理が完結されるように実装する暗号アルゴリズムが実装された装置である。

[0123] 実施の形態 5. 図 19は、本実施の形態に係るデータ変換アルゴリズムの基本形を示す図であり、図 20は、本実施の形態に係るデータ変換装置の構成の一例を示す図である。

[0124] 図 19及び図 20は暗号アルゴリズムの一部を実装する回路を示したもので、図 19のアルゴリズムが基本形となる。図 19及び図 20のような回路は、テーブル処理など論理が深くなる場合の回路である。図 19において、 6ビットの入力が同時に入った場合、 ANDゲート（演算部） 125aの入力では、 2つの入力ポートへの入力のタイミングがずれる。また、 ANDゲート (演算部） 125aの出力タイミングと ORゲート (演算部） 124 bの出力タイミングがずれる。そこで、図 20では、 XORゲート（演算部） 126aの各入力ポートの前にフリップフロップ (記憶部） 127を設けて、 XORゲート（演算部） 126a の各入力ポートへの入力タイミングを調整する。

[0125] 図 20に示した回路は、例えば実施の形態 4で説明した図 15の m X 1ルックアップテ一ブルとして用いることができる。その場合、図 20のように、 XORゲート（演算部） 12 6aの 1ビットの出力を受けるフリップフロップ 127cを設けてもよい。

[0126] また、 ANDゲート 125aの 2つの入力ポートへの入力タイミングを調整するため、図示していないフリップフロップを ANDゲート 125aの各入力ポートの前に設けてもよい。さらに、全ての論理素子の各入力ポートの前にフリップフロップを設けてもよい。

[0127] このような実装を行うことで、回路素子におけるタイミングずれを防止し、タイミングを一定ィ匕する効果がある。また、タイミングが一定ィ匕しているので、演算に伴う過渡状態 (最終結果が確定するまでに発生する不安定な演算結果の状態)を減らすことができ、強いては、電力を小さくする効果がある。このような効果は、電力解析を困難にする

[0128] 以上のように、本実施の形態では、データ変換装置において、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さくし、電力解析を困難にすることが可能となる。

[0129] また、データ変換装置において、演算部が前の演算の結果を入力する複数の入力ポートを有するとともに当該複数の入力ポートの入力により後の演算を行い、記憶部が演算部の各入力ポートの前に設けられることにより、後の演算への複数の入力のタイミングを揃えることが可能となる。

[0130] 本実施の形態では、データ変換装置を用いるデータ変換方法において、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さぐ電力解析を困難にすることが可能となる。

[0131] また、データ変換方法において、前の演算の結果を入力する複数の入力ポートを有する演算部を用いて当該複数の入力ポートの入力により後の演算を行い、記憶部を演算部の各入力ポートの前に設けることにより、後の演算への複数の入力のタイミングを揃えることが可能となる。

[0132] 以上のように、本実施の形態に係る装置は、

暗号アルゴリズムを実装して、入力データを暗号化、復号化する装置において、暗号アルゴリズムが一連の論理素子で構成される場合、

入力される信号のタイミングがずれる論理素子の出力段に出力を保持する機構を設けるとともに、

上記論理素子と同じタイミングに相当する論理素子の出力段にも出力を保持する機構を設け、さらに、

最終出力の 1ビット出力を受ける保持機構を設けるように実装する暗号アルゴリズムが実装された装置である。

図面の簡単な説明

[0133] [図 1]実施の形態 1から 5までにおけるデータ変換装置の外観の一例を示す図。

[図 2]実施の形態 1から 5までにおけるデータ変換装置のハードウェア構成の一例を示す図。

[図 3]DESの演算の基本となるラウンドの構造を示す図。

[図 4]力き混ぜ関数 (MF)の演算処理の詳細を示す図。

[図 5]ラウンドの鍵の生成処理を示す図。

[図 6]実施の形態 1に係るデータ変換アルゴリズムの基本形を示す図。

[図 7]実施の形態 1に係るデータ変換装置の構成の一例を示す図。

[図 8]実施の形態 1に係るデータ変換装置の動作の一例を示すフロー図。圆 9]実施の形態 2に係るデータ変換アルゴリズムの基本形を示す図。

圆 10]実施の形態 2に係るデータ変換装置の構成の一例を示す図。

圆 11]実施の形態 2に係るデータ変換装置の動作の一例を示すフロー図。

圆 12]実施の形態 3に係るデータ変換装置の構成の一例を示す図。

圆 13]実施の形態 3に係るデータ変換装置の動作の一例を示すフロー図。

[図 14]実施の形態 4に係るデータ変換アルゴリズムの基本形を示す図。

圆 15]実施の形態 4に係るデータ変換装置の構成の一例を示す図。

圆 16]実施の形態 4に係るデータ変換アルゴリズムの基本形の具体例を示す図。

[図 17]実施の形態 4に係るデータ変換アルゴリズムの具体例を示す図。

圆 18]実施の形態 4に係るデータ変換装置の動作の一例を示すフロー図。

[図 19]実施の形態 5に係るデータ変換アルゴリズムの基本形を示す図。

圆 20]実施の形態 5に係るデータ変換装置の構成の一例を示す図。

圆 21]ビットごとの演算遅延の差異が電力消費量に影響を及ぼす例を示す図。

符号の説明

100 データ変換装置、 101, 108 入力レジスタ、 102 鍵レジスタ、 103 パラレル演算器、 104, 113 出力レジスタ、 105, 115 入力シフトレジスタ、 106 鍵シフトレジスタ、 107 シリアル演算器、 109 第 1の鍵レジスタ、 110 第 1のパラレル演算器、 111 第 2の鍵レジスタ、 112 第 2のノラレル演算器、 114 一時レジスタ、 116 第 1の鍵シフトレジスタ、 117 第 1のシリアル演算器、 118 第 2の鍵シフトレジスタ、 119 第 2のシリアル演算器、 120 第 1のセレクタ、 121 第 2のセレクタ、 122 m X nルックアップテーブル、 123 m X Iルックアップテーブル、 124 ORゲート、 125

ANDゲート、 126 XORゲート、 127 フリップフロップ、 201 力き混ぜ関数、 202 , 203 排他的論理和演算、 204 S— Box、 901 CRT表示装置、 902 K/B, 90 3 マウス、 904 FDD, 905 CDD、 906 プリンタ装置、 907 スキャナ装置、 910 システムユニット、 911 CPU, 912 ノス、 913 ROM, 914 RAM, 915 通信ボード、 920 磁気ディスク装置、 921 OS、 922 ウィンドウシステム、 923 プログラム群、 924 ファイル群、 931 電話機、 932 FAX機、 940 インターネット、 941 ゲートウェイ、 942 LAN。

Claims

請求の範囲

[1] 複数ビットの演算の組み合わせによりデータを変換するデータ変換装置において、複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくすることを特徴とするデータ変換装置。

[2] 前記データ変換装置は、

前記第 1の記憶部が出力したビットと前記第 2の記憶部が出力したビットとを演算し、演算した結果を前記第 1の記憶部に記憶させる演算部とを備えることを特徴とする請求項 1に記載のデータ変換装置。

[3] 前記データ変換装置は、さらに、

前記演算部による演算の種類を選択する選択部を備えることを特徴とする請求項 2 に記載のデータ変換装置。

[4] 前記第 1の記憶部と前記第 2の記憶部とはシフトレジスタであることを特徴とする請求項 2に記載のデータ変換装置。

[5] 前記データ変換装置は、

m(m> 1)ビット入力 n (n> 1)ビット出力のパラレル演算が可能な処理を mビット入力 1ビット出力のシリアル演算で処理することを特徴とする請求項 1に記載のデータ変換装置。

[6] 複数ビットの演算の組み合わせによりデータを変換するデータ変換装置において、前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さくすることを特徴とするデータ変換装置。

[7] 前記記憶部は、前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に当該全てのビットを与えることを特徴とする請求項 6に記載のデータ変換装置。

[8] 前記データ変換装置は、

前記記憶部は、前記演算部の各入力ポートの前に設けられることを特徴とする請求項 6に記載のデータ変換装置。

[9] 複数ビットの演算の組み合わせによりデータを変換するデータ変換装置を用いるデータ変換方法において、

複数ビットのパラレル演算が可能な処理をシリアル演算で処理することにより、単位時間当たりの電力消費量をパラレル演算の場合の電力消費量に比べて小さくすることを特徴とするデータ変換方法。

[10] 前記データ変換方法は、

第 1の記憶部に複数ビットを記憶して 1ビットずつ出力し、

前記第 1の記憶部から出力されたビットと前記第 2の記憶部から出力されたビットとを演算し、演算した結果を前記第 1の記憶部に記憶することを特徴とする請求項 9〖こ記載のデータ変換方法。

[11] 前記データ変換方法は、さらに、

前記第 1の記憶部から出力されたビットと前記第 2の記憶部から出力されたビットとを演算する演算の種類を選択することを特徴とする請求項 10に記載のデータ変換方法。

[12] 前記データ変換方法は、

m(m> 1)ビット入力 n (n> 1)ビット出力のパラレル演算が可能な処理を mビット入力 1ビット出力のシリアル演算で処理することを特徴とする請求項 9に記載のデータ変換方法。

[13] 複数ビットの演算の組み合わせによりデータを変換するデータ変換装置を用いるデータ変換方法において、

前後連結した演算が可能な処理を、前の演算と後の演算との間に記憶部を設けて分離した演算で処理することにより、単位時間当たりの電力消費量を前後連結した演算の場合の電力消費量に比べて小さくすることを特徴とするデータ変換方法。

[14] 前記記憶部に前の演算の結果に含まれる全てのビットを記憶した後に、後の演算に当該全てのビットを与えることを特徴とする請求項 13に記載のデータ変換方法。前記データ変換方法は、

前記記憶部を前記演算部の各入力ポートの前に設けることを特徴とする請求項 13 に記載のデータ変換方法。