WO2007013226A1 - 受信装置およびそれを用いた電子機器 - Google Patents

受信装置およびそれを用いた電子機器 Download PDF

Info

Publication number
WO2007013226A1
WO2007013226A1 PCT/JP2006/311505 JP2006311505W WO2007013226A1 WO 2007013226 A1 WO2007013226 A1 WO 2007013226A1 JP 2006311505 W JP2006311505 W JP 2006311505W WO 2007013226 A1 WO2007013226 A1 WO 2007013226A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
frequency
frequency error
filter
pll
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2006/311505
Other languages
English (en)
French (fr)
Inventor
Takeshi Fujii
Hiroaki Ozeki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to EP06766480A priority Critical patent/EP1777831A4/en
Priority to JP2006536954A priority patent/JP4245049B2/ja
Priority to US11/572,942 priority patent/US7733986B2/en
Priority to CN2006800009207A priority patent/CN101032088B/zh
Publication of WO2007013226A1 publication Critical patent/WO2007013226A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06Receivers
    • H04B1/16Circuits
    • H04B1/26Circuits for superheterodyne receivers
    • H04B1/28Circuits for superheterodyne receivers the receiver comprising at least one semiconductor device having three or more electrodes
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03JTUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J2200/00Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
    • H03J2200/02Algorithm used as input for AFC action alignment receiver
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03JTUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J2200/00Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
    • H03J2200/07Calibration of receivers, using quartz crystal oscillators as reference
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/0014Carrier regulation
    • H04L2027/0024Carrier regulation at the receiver end
    • H04L2027/0026Correction of carrier offset
    • H04L2027/0028Correction of carrier offset at passband only
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/0014Carrier regulation
    • H04L2027/0044Control loops for carrier regulation
    • H04L2027/0053Closed loops
    • H04L2027/0055Closed loops single phase
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/0014Carrier regulation
    • H04L2027/0044Control loops for carrier regulation
    • H04L2027/0063Elements of loops
    • H04L2027/0065Frequency error detectors
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/26Systems using multi-frequency codes
    • H04L27/2601Multicarrier modulation systems
    • H04L27/2647Arrangements specific to the receiver only
    • H04L27/2655Synchronisation arrangements
    • H04L27/2657Carrier synchronisation

Definitions

  • the present invention relates to a receiving device for receiving a signal and an electronic apparatus using the receiving device.
  • FIG. 8 is a circuit block diagram of a conventional receiving device.
  • the receiving device includes an input terminal 1004, a receiving unit 1001 connected to the input terminal 1004, a demodulating unit 1002 connected to the output side of the receiving unit 1001, and an output side of the demodulating unit 1002. And an output terminal 1040 connected to the.
  • the receiving unit 1001 includes a phase-locked loop (hereinafter abbreviated as “PLL”) 1010, a mixer 1006 that mixes the local oscillation signal from the PLL 1010 and the signal from the input terminal 1004, and the output of the mixer 1006 And a filter 1008 connected to the side.
  • PLL phase-locked loop
  • the PLL 1010 includes a local oscillator 1007 that supplies a local oscillation signal to the mixer 1006, a variable frequency divider 1102 that divides a local oscillation signal from the local oscillator 1007, a crystal oscillator 1012, and an input of the local oscillator 1007. And a phase comparator 1104 that compares the signal from the variable frequency divider 1102 and the signal from the crystal oscillator 1012. The output of the phase comparator 1104 is connected to the input of the local oscillator 1007 via the loop filter 1003.
  • the frequency error of the signal of the crystal unit 1011 is approximately 100 ppm or less. If the reference frequency of the signal of the crystal unit 1011 is 18 MHz, for example, the range of the frequency error is as small as ⁇ 1.8 kHz.
  • crystal oscillation with errors The output frequency of the local oscillation signal from the local oscillator 1007 generated based on the signal of the moving element 1011 is obtained by multiplying this error by the ratio of the output frequency of the local oscillation signal and the reference frequency of the crystal oscillator 1011 signal. Have a frequency error. Therefore, a large frequency error occurs in the output frequency of the local oscillation signal.
  • the receiving device includes an input terminal, a receiving unit connected to the input terminal, a demodulating unit connected to the output side of the receiving unit, and an output terminal connected to the output side of the demodulating unit.
  • the receiving unit includes a PLL, a mixer for mixing the local oscillation signal from the PLL and the signal from the input terminal, and a filter connected to the output side of the mixer.
  • the demodulator has a frequency error detector that detects the frequency error of the signal from the filter.
  • the PLL is a local oscillator that supplies a local oscillation signal to the mixer, and a variable frequency divider that divides the local oscillation signal from the local oscillator by a division ratio determined based on the signal from the frequency error detector.
  • an oscillator, and a phase comparator connected to the input side of the local oscillator and comparing the signal of the variable frequency divider force and the signal from the oscillator.
  • the receiving apparatus can reduce the frequency error of the local oscillation signal by operating the variable frequency divider based on the signal from the frequency error detector.
  • the frequency error in the IF signal output from the mixer can be reduced, and the pass bandwidth of the filter for passing only the desired signal can be reduced. Therefore, the attenuation characteristic of the filter becomes steep, and the amount of attenuation of unnecessary undesired signals existing in the vicinity of the desired signal can be increased.
  • the electronic device includes an input terminal, a receiving unit connected to the input terminal, and an output of the receiving unit.
  • a demodulation unit connected to the output side, an output terminal connected to the output side of the demodulation unit, a signal processing unit connected to the output terminal, and a display unit connected to the signal processing unit.
  • the receiving unit includes a PLL, a mixer that mixes the local oscillation signal from the PLL and the signal from the input terminal, and a filter connected to the output side of the mixer.
  • the demodulator has a frequency error detector that detects the frequency error of the signal from the filter.
  • the PLL also has a local oscillator that supplies the local oscillation signal to the mixer and a variable frequency divider that divides the local oscillation signal from the local oscillator by a division ratio determined based on the signal from the frequency error detector. And a phase comparator that is connected to the input side of the local oscillator and compares the signal of the variable frequency divider force and the signal of the oscillator force.
  • the electronic apparatus can reduce the frequency error of the local oscillation signal by operating the variable frequency divider based on the signal from the frequency error detector.
  • the frequency error in the IF signal output from the mixer can be reduced, and the pass bandwidth of the filter for passing only the desired signal can be reduced. Therefore, the attenuation characteristic of the filter becomes steep, and the amount of attenuation of unnecessary undesired signals existing in the vicinity of the desired signal can be increased.
  • FIG. 1 is a block diagram of a receiving apparatus and an electronic apparatus using the receiving apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a detailed block diagram of a receiving apparatus according to Embodiment 1 of the present invention.
  • FIG. 3 is a block diagram of a receiving apparatus according to Embodiment 2 of the present invention.
  • FIG. 4A is a characteristic diagram of a filter whose pass bandwidth is controlled in the second embodiment of the present invention.
  • FIG. 4B is a characteristic diagram of a filter in which the pass bandwidth and the slope of the attenuation characteristic are controlled in the second embodiment of the present invention.
  • FIG. 5 is a block diagram of a receiving apparatus according to Embodiment 3 of the present invention.
  • FIG. 6 is a block diagram of a receiving apparatus according to Embodiment 3 of the present invention.
  • FIG. 7 is a block diagram of a receiving apparatus according to Embodiment 4 of the present invention.
  • FIG. 8 is a block diagram of a receiving apparatus in a conventional example. Explanation of symbols
  • PLL Phase-locked loop
  • FIG. 1 is a block diagram of a receiving device and an electronic apparatus using the receiving device in the present embodiment
  • FIG. 2 is a detailed block diagram of the receiving device.
  • the present embodiment an example in which the receiving device receives a terrestrial digital broadcast signal will be described.
  • the receiving device includes an input terminal 4, a receiving unit 1 connected to the input terminal 4, a demodulating unit 2 connected to the output side of the receiving unit 1, and a demodulating unit 2. And an output terminal 40 connected to the output side.
  • an input terminal for inputting data of the CPU 30 for controlling them is provided.
  • the electronic apparatus including the receiving device includes a signal processing unit 200 connected to the output terminal 40 and a display unit 201 connected to the signal processing unit.
  • the receiving unit 1 includes an input filter (not shown), a high-frequency amplifier 5, a PLL 10, a mixer 6 that mixes a local oscillation signal from the PLL 10 and a signal from the input terminal 4, A band limiting filter 8 as a filter connected to limit the frequency band is provided on the output side of the mixer 6.
  • the input filter suppresses unnecessary general frequency bands other than the television broadcast signal from a wideband received radio wave, and selects a reception signal for television.
  • the high frequency amplifier 5 amplifies the signal from the input filter and then supplies it to one input of the mixer 6.
  • the mixer 6 Based on the local oscillation signal from the PLL 10, the mixer 6 converts the frequency of the signal input from the input terminal 4 via the input filter and the high frequency amplifier, and outputs the IF signal to the band limiting filter 8 Output.
  • the band limiting filter 8 receives the IF signal and suppresses unnecessary disturbing signals existing in the vicinity of the IF signal. Further, the output signal of the band limiting filter 8 is gain-controlled to a desired output level by a low frequency amplifier (not shown).
  • the PLL 10 includes a crystal oscillator 12 to which a crystal resonator 11 is connected, and a local oscillator 7 that supplies a local oscillation signal to the mixer 6.
  • the PLL 10 includes a prescaler 101 that divides the local oscillation signal from the local oscillator 7 and a band limit filter 8.
  • a variable frequency divider 102 that divides the signal from the prescaler 101 based on the signal from the frequency controller 25 connected to the frequency error detector 24 of the demodulator 2 that detects the frequency error of the signal.
  • the PLL 10 includes a reference divider 105 that divides the signal from the crystal oscillator 12 as an oscillator, and a phase comparator 104 that compares the signal from the reference divider 105 and the signal from the variable divider 102. And have.
  • the output of the phase comparator 104 is connected to the input of the local oscillator 7 via the loop filter 13.
  • the PLL 10 receives the signal from the reference frequency divider 105 and the signal from the frequency controller 25 and outputs an overflow signal (hereinafter abbreviated as “OVF signal”) to the variable frequency divider 102. It has a counter 103.
  • the demodulator 2 is connected to the AD conversion (referred to as “ADJ” in the drawing) 20 connected to the output side of the band limiting filter 8 and to the output side of the AD conversion 20
  • a digital filter (not shown), a multiplier 21 connected to the output side of the digital filter, a Fourier transform 22 and a demodulator 23 connected between the multiplier 21 and the output terminal 40 are provided.
  • the terminal 40 outputs data such as digitally demodulated video and audio, and the demodulator 2 performs a Fourier transform on the signal from the multiplier 21 before the Fourier transform by the Fourier transform 22 and the Fourier transform.
  • NCOJ numerically controlled oscillator
  • the AD converter 20 converts an input analog signal into a digital signal.
  • the digital filter removes interference signals.
  • the multiplier 21 converts the input desired signal into a complex signal obtained by quadrature demodulation and frequency-converts it to a baseband OFDM signal from which the carrier wave component has been removed, and outputs it.
  • the Fourier transformer 22 converts the time-domain data string of the input baseband OFDM signal into a frequency-domain data string.
  • the demodulator 23 demodulates the frequency domain data string, that is, the digital signal data transmitted by modulating each carrier of the OFDM signal. Demodulated data is error corrected After the normal processing is performed, information such as audio and video is output via the output terminal 40.
  • the correction of the carrier frequency offset is realized by the circuit of the frequency error detector 24, NC026, and multiplier 21.
  • the frequency error detector 24 includes a narrowband frequency error detector 27, a wideband frequency error detector 28, and an adder 29.
  • the narrowband frequency error detector 27 receives a signal from the multiplier and detects a fine frequency error within the carrier interval of the OFDM signal. That is, since the guard period signal in the OFDM signal is a copy of the rear part of the effective symbol period signal, the frequency error within the carrier interval is calculated using the correlation of these signals.
  • the broadband frequency error detector 28 receives the signal from the Fourier transform 22 and detects a frequency error in a carrier interval unit.
  • the frequency error in the unit of the carrier interval is calculated using the reference symbol for frequency synchronization inserted at a predetermined cycle on the transmission side.
  • the adder 29 adds the detection error of the narrowband frequency error detector 27 and the detection error of the wideband frequency error detector 28, and the added frequency error data is not shown in the figure with the frequency controller 25. Output to the controller. Based on the frequency error amount detected by the frequency error detector 24, the NCO controller supplies the frequency error data corresponding to the frequency offset so that there is no frequency error, and controls the output frequency of NC026. To do. The output signal of NC026 is supplied to the other input of the multiplier 21.
  • the frequency error detector 24 detects the frequency error using the signal in the guard interval period characterized by the OFDM modulation signal by the narrowband frequency error detector 27, and further detects the wideband frequency.
  • the error detector 28 uses a reference symbol called pilot signal V to detect the frequency error.
  • the correction of the carrier frequency offset by the frequency error detector 24, NC026, and multiplier 21 of the demodulator 2 described above is particularly important for demodulation of a desired signal that has been subjected to OFDM modulation.
  • Each carrier that is orthogonal to each other like an OFDM signal is frequency multiplexed.
  • the orthogonality between the carriers is lost and a large error occurs in the demodulation result. For this reason, the correction of the carrier frequency offset does not cause a large error in the demodulated output.
  • the frequency controller 25 receives preset PLL tuning data from the CPU 30. Then, the frequency controller 25 supplies the result of numerical calculation using the frequency error data and the data for PLL tuning to the variable frequency divider 102 of the PLL 10 as new data for PLL tuning.
  • tuning variable data “M, K” representing a frequency division ratio preset in the variable frequency divider 102 is input to the variable frequency divider 102 of the PLL 10.
  • “ ⁇ , ⁇ ” are an integer frequency division ratio and a fractional frequency division ratio which are channel selection data input from the CPU 30.
  • Fvco which is the local frequency of the local oscillation signal output from the local oscillator 7, is divided by N by the prescaler 101, and a signal having a frequency of FvcoZN is input to the variable frequency divider 102.
  • the reference frequency signal Fxtal excited by the crystal oscillator 11 and the crystal oscillator 12 is frequency-divided by the reference frequency divider 105 whose frequency division ratio is set to NR.
  • the signal having the frequency of the divided FxtalZNR is input, and the cumulative adder 103 calculates NRZFxtal which is one cycle time. Then, the fractional division ratio K set by the CPU 30 is continuously added every cycle.
  • the cumulative addition result reaches a predetermined addition upper limit value of 2 m or more (m is the number of bits of the cumulative adder 103)
  • the cumulative adder 103 outputs the OVF signal to the variable frequency divider 102, and Subtract 2 m for a certain cumulative added force and continue the same cumulative addition again.
  • variable frequency divider 102 and the cumulative adder 103 will be described in detail.
  • the cumulative adder 103 outputs the OVF signal (Expression 1) times in an arbitrary predetermined period (NRZFxtal) Xa determined for convenience.
  • the frequency division ratio of the variable frequency divider 102 is set to M + l. Further, in the remaining period (Equation 2) in which the cumulative adder 103 does not output the OVF signal, the frequency division ratio of the variable frequency divider 102 is set to M.
  • the phase comparator 104 supplies a signal according to the phase difference between these input signals to the local oscillator 7 as a voltage value via the loop filter 13.
  • the frequency controller 25 in the present embodiment operates to correct an error.
  • the operation of the frequency controller 25 will be described with reference to FIG.
  • the frequency controller 25 is a new fractional frequency division ratio of the PLL 10 that outputs the local frequency Fvco of the correct local oscillator 7 at the reference frequency Fxtal * having the frequency error in order to remove the frequency error A fc of the IF signal. * Is derived by calculation. In this way, the correct IF signal frequency is obtained.
  • the frequency error A fc output from the frequency error detector 24 is input to the multiplier 25a.
  • the multiplier 25a multiplies the addition upper limit value “2 m ” (m is the number of bits of the cumulative adder 103) of the cumulative adder 103 of the PLL 10 and the frequency error amount “A fc”, and outputs 2 m XA fc. .
  • the divider 25b uses the frequency “Fxtal” of the reference frequency signal of the PLL 10, the frequency division ratio “NR” of the reference frequency divider 105, and the frequency division ratio “N” of the prescaler 101 “( FxtalZ NR) XN ”is divided from 2 m XA fc. Then, the result is output as a correction value ⁇ for the fractional frequency division ratio K of PLL10. Therefore, the correction value ⁇ is expressed as (Equation 9).
  • the output signal ⁇ of the divider 25b is input to one of the adder / subtractor 25c.
  • the preset data for PLL tuning output from the CPU 30 is input to the other input of the adder / subtracter.
  • the preset data is PLL10 integer division ratio “M” and fractional division ratio “K”.
  • the adder / subtractor 25c inputs the integer division ratio "M" out of these input signals without performing any operation.
  • IF frequency high frequency signal frequency is one local frequency.
  • the direction of deviation between the IF frequency and the local frequency Fvco is opposite. For example, if the IF frequency is 550 kHz and the frequency shifts 50 kHz higher than the expected value of 500 kHz! / Speaks, the local frequency Fvco * is shifted 50 kHz lower than the expected value Fvco.
  • the frequency controller 25 receives the frequency error input from the frequency error detector 24.
  • a Derivation value “ ⁇ ” of PLL tuning data is derived from fc, and PLL tuning preset data ( ⁇ , ⁇ ) input from CPU30 is supplied to PLL10 of receiver 1 as ( ⁇ , ⁇ ⁇ ⁇ )
  • the reception signal of the digital terrestrial broadcasting input to the input terminal 4 of the reception unit 1 is output from the output terminal 9 as the IF signal frequency.
  • the input terminal 4 receives fRF (767.143 MHz) which is the channel frequency of the digital broadcast signal.
  • the local frequency Fvco output from the local oscillator 7 is a frequency that is selected and controlled by the PLL 10.
  • the AD converter converts the input IF signal into a digital signal also with an analog signal power.
  • the multiplier 21 converts the input digital signal into a complex signal and converts it into a baseband frequency signal.
  • the Fourier transform 22 converts the input time domain data string into a frequency domain data string. Both the output of the multiplier 21 and the output of the Fourier transformer 22 are input to the frequency error detector 24, and the frequency error A fc of the IF signal detected by the frequency error detector 24 is obtained as —76.664 kHz, It is output to the frequency controller 25 as frequency error data.
  • the new channel selection data (M, K *) is supplied to the variable frequency divider 102 and the cumulative adder 103 via the data output terminal 15 and the data input terminal 14 of the receiving unit 1.
  • the PLL 10 of the receiving unit 1 updates the tuning data of the PLL.
  • the receiving apparatus in the present embodiment can reduce the frequency error of the local oscillation signal.
  • the frequency error in the IF signal output from the mixer 6 is reduced. Therefore, the pass bandwidth for allowing the desired signal to pass through the filter 8 can be designed to have a smaller bandwidth than in the past.
  • the attenuation characteristic of the filter 8 becomes steep, and the effect of increasing the amount of attenuation of unnecessary undesired signals existing in the vicinity of the desired signal can be obtained.
  • the filter order can be reduced, the circuit becomes smaller, and the active filter configured with active elements consumes less current. Reduced. Further, as described above, since a large frequency error can be allowed for the reference frequency signal in the receiver 1, the signal source of the reference frequency is If a temperature-compensated crystal oscillator (Temperature Compensated Crystal Oscillator) and V, and an inexpensive oscillator, can be configured with an inexpensive and small crystal unit 11, the effect can be obtained.
  • a temperature-compensated crystal oscillator Tempoture Compensated Crystal Oscillator
  • V Tempoture Compensated Crystal Oscillator
  • an inexpensive oscillator can be configured with an inexpensive and small crystal unit 11, the effect can be obtained.
  • the receiving unit 1, the demodulating unit 2 and the CPU 30 are each composed of individual semiconductor components, it is not necessary to provide a dedicated terminal for updating the tuning data of the PLL 10 for the purpose of correcting the frequency error. Absent.
  • the data input terminal 14 of the receiver 1, the data output terminal 15 of the demodulator 2, and the CPU connection terminal 50 exchange data between the respective semiconductor components, but these terminals are generally controlled between the semiconductor components. There is no problem as a general-purpose terminal. Therefore, frequency error correction can be achieved without using a dedicated terminal that causes the chip size of the semiconductor component to increase.
  • the power integer division method may be used in which PLL 10 is a generally known fractional division method.
  • the fractional frequency division method when used, the local frequency of the local oscillator 7 can be selected and controlled at a minute interval, so that the frequency error can be corrected with higher accuracy.
  • the received signal is an OFDM modulation method adopted in terrestrial digital broadcasting.
  • the frequency error detector 24 detects the frequency error using the signal in the guard interval period characterized by the OFDM modulation signal by the narrowband frequency error detector 27, and further detects the frequency error by the broadband frequency error detector 28.
  • the frequency error is detected using a reference symbol called a pilot signal, but the frequency error may be corrected using only the wideband frequency error detector 28. That is, the frequency error detector 24 may detect the frequency error of the signal from the Fourier transform 22.
  • the carrier interval unit is about 1 kHz, which is sufficiently small against the error of the output frequency generated by the local oscillator 7, so there is no problem even if it is used for error correction. It doesn't happen.
  • the OFD M modulation method is adopted in which the received signal is adopted in digital terrestrial broadcasting.
  • the frequency error is detected even in other broadcasting methods and communication methods.
  • the frequency error of the IF frequency shown in the present embodiment can be corrected using the demodulating unit 2 that can be used.
  • the receiving unit 1 and the demodulating unit 2 may be integrated in the same semiconductor component. Even in this case, the correction of the frequency error of the IF frequency described in the present embodiment can be similarly performed.
  • Embodiment 2 of the present invention will be described with reference to FIGS. 3, 4A, and 4B. Note that, unless otherwise specified, the same as in the first embodiment.
  • the second embodiment is characterized in that the band-limiting filter 8 in the first embodiment is a variable band-limiting filter 208 whose passband range can be controlled variably.
  • FIG. 3 is a block diagram of a receiving apparatus according to Embodiment 2 of the present invention.
  • the receiving unit 1 of the receiving apparatus according to the present embodiment includes a high-frequency amplifier 5, a mixer 6, and a variable band through which an IF signal passes from the input terminal 4 side to the demodulating unit 2 side.
  • the limiting filter 208 is connected in this order.
  • a control signal for controlling the range of the pass band is input to the variable band limiting filter 208 from the data input terminal 14.
  • the data input terminal 14 is connected to the CPU 30 via the data output terminal 15 and the frequency controller 25.
  • the frequency controller 25 receives the frequency error data from the frequency detector 24.
  • the variable band limiting filter 208 capable of variably controlling the range of the pass band as a filter connected to limit the frequency band is supplied from the mixer 6 based on the signal from the frequency detector 24.
  • the signal passband range can be changed.
  • variable band limiting filter 208 passes the desired signal among the IF signals selected by the mixer 6 and suppresses unnecessary undesired signals existing in the vicinity of the desired signal. Therefore, it is preferable to have a steeper attenuation characteristic.
  • the pass band width of variable band limiting filter 208 is widened, and the band of the desired signal is set.
  • the CPU 30 performs control so that an IF signal in a range in which the bandwidth corresponding to the frequency error is added to the width is passed.
  • the receiving device narrows the pass bandwidth of the variable band limiting filter 208, and the range of only the desired signal bandwidth.
  • FIG. 4A is a characteristic diagram of a filter in which the pass bandwidth is controlled in Embodiment 2 of the present invention
  • FIG. 4B is a filter in which the slope of the pass bandwidth and the attenuation characteristic is controlled in Embodiment 2 of the present invention.
  • the frequency error of the IF signal is assumed to be ⁇ 80 kHz at maximum, and it is assumed that the interference signal (undesired signal to be suppressed) exists at 1.5 MHz.
  • the broken line indicates the desired signal and the filter characteristics in the operating state before the IF signal frequency error is corrected, and the solid line indicates the IF signal frequency error is corrected.
  • the desired signal and the filter characteristic in the operation state after being performed are shown.
  • the filter characteristic example of the variable band limiting filter 208 shown in FIG. 4B shows an example in which the passband width and the slope of the attenuation characteristic are controlled before and after the frequency error of the IF signal is corrected. ing.
  • the passband width is controlled to be narrow.
  • the cutoff frequency approaches the IF frequency, and interference signals are present. Since 1.5 MHz is controlled so that the attenuation does not change, the slope of the attenuation characteristic becomes gentle. Therefore, particularly in a filter using an active element, the effect of reducing current consumption can be obtained by lowering the filter order.
  • the power of the filter type bandpass filter is low. The same effect can be obtained even if a band-pass filter is used. If the pass band is variably controlled, the reception characteristics can be improved and the current consumption can be reduced.
  • the same effect can be obtained even when the filter for limiting the frequency band is configured by a SAW filter.
  • a SAW filter having a steep attenuation characteristic is used as a filter for limiting the frequency band in the intermediate frequency band. As a result, the reception characteristics can be improved.
  • the third embodiment is different from the first embodiment in the configuration of the frequency error detector 24 and the frequency controller 25 that are configured by the demodulator 2.
  • the feature is that the detection of the frequency error A fc of the IF signal and the calculation processing of the frequency correction value ⁇ for deriving the frequency error force are not always performed.
  • FIG. 5 is a block diagram of a receiving apparatus according to Embodiment 3 of the present invention.
  • the demodulator 2 of the receiving device includes a memory 60 for primary storage of data between the divider 25b and the adder / subtractor 25c, and the frequency controller 25 has a frequency error power of the IF signal of the PLL 10.
  • the correction value ⁇ is derived, and the correction value ⁇ is temporarily stored in the memory 60.
  • the receiving apparatus in the present embodiment detects a frequency error ⁇ fc of the IF signal by frequency error detector 24 of demodulator 2. Then, the multiplier 25a and the divider 25b of the frequency controller 25 output the corrected correction value ⁇ of the PLL 10 to the memory 60, and the memory 60 primarily stores the correction value ⁇ . Also, the adder / subtracter 25c reads the correction value ⁇ from the memory 60, performs addition / subtraction processing using the preset data for PLL10 tuning and correction value ⁇ ⁇ output from the CCU30, and outputs the calculation result to the PLL10. To do.
  • the receiving apparatus in the present embodiment can turn off the multiplier 25a and the divider 25b to stop their operations. Even after turning off the multiplier 25a and the divider 25b under the control of the CPU 30, the adder / subtractor 25c reads the correction value ⁇ that is primarily stored from the memory 60, and outputs the PLL10 channel selection output from the CPU 30. Addition / subtraction processing using the preset data and correction value ⁇ can be performed, and the calculation result can be output to PLL10.
  • the demodulator 2 of the receiving apparatus in the present embodiment has a switch 39 on the input side of the multiplier 21 and on the output side of the frequency error detector 24. Also good. With this configuration, when the switch 39 is on, the multiplier 21 and the frequency error detector 24 are connected in a loop. When the switch 39 is off, the multiplier 21 does not remove the frequency error, so the frequency error detector 24 detects the frequency error caused by the crystal unit 11 as it is.
  • the correction value ⁇ that is primarily stored in the memory 60 is derived in a state where the switch 39 is turned off, so that the frequency error is not temporarily removed by the multiplier 21 and is primarily stored in the memory 60.
  • the adder / subtractor 25c performs addition / subtraction processing using the preset data for PLL 10 channel selection output from the CPU 30 and the correction value ⁇ read from the memory 60, and the calculation result is output to the PLL 10.
  • the PLL 10 is a fractional frequency division method, and selects and controls the output frequency of the local oscillator 7 at minute intervals. Therefore, the frequency error of the local oscillation signal and IF signal is corrected with high accuracy. Therefore, it is not necessary to correct the frequency error in the multiplier 21, and the frequency error detector 24, the multiplier 25a, and the divider 25b may be turned off.
  • the receiving apparatus of the present embodiment always performs detection of the frequency error of the IF signal, calculation processing of the frequency correction value ⁇ derived from the frequency error, and frequency correction in the demodulation unit 2. However, it is possible to obtain the effect of reducing the current consumption by turning off the corresponding circuit.
  • the receiving apparatus determines the number and timing of primary storage in the force memory 60, which is limited to the case where the timing at which the frequency correction value ⁇ is primarily stored in the memory 60 is derived once. Even if it changes, the same effect can be acquired.
  • the CPU 30 issues an instruction to temporarily store the correction value ⁇ ⁇ in the memory 60, and the CPU 30 issues an instruction to perform the primary storage. You may make it implement regularly, managing with a timer.
  • the correction value ⁇ temporarily stored in the memory 60 is not instantaneously appropriate.
  • BER Bit Error Rate
  • Embodiment 4 of the present invention will be described with reference to FIG. Unless otherwise explained, it is the same as the first embodiment.
  • This embodiment is characterized in that the arithmetic processing (the above (Equation 9)) performed by the frequency controller 25 (FIG. 2) of the demodulation unit 2 in Embodiment 1 is performed by software on the CPU 30 or the like. It is.
  • FIG. 7 is a block diagram of a receiving apparatus according to Embodiment 4 of the present invention.
  • the frequency error A fc of the IF signal detected by the frequency error detector 24 is read into the CPU 30 via the CPU connection terminal 50.
  • the CPU 30 is determined by the read frequency error A fc and the circuit configuration of the PLL 10, and the reference signal frequency “Fxtal” preset by the CPU 30, the division ratio “NR” of the reference divider 105, and the prescaler 101 Using the frequency division ratio “N” and the number of bits “m” of the cumulative adder 103, the correction value ⁇ (the above (Equation 9)) is calculated.
  • the CPU 30 calculates the channel selection preset data ( ⁇ , ⁇ ) of PLL10 and the new channel selection data ( ⁇ , ⁇ ⁇ ⁇ ) from the correction value ⁇ , and the new channel selection data is obtained. Output to PLL10 via data input terminal 14 of receiver 1.
  • the PLL 10 can remove the local oscillation signal power frequency error output from the local oscillator 7 and can also remove the frequency error of the IF signal frequency power.
  • the receiving apparatus uses the force CPU30 to perform the calculation shown in (Equation 9) performed by the frequency controller 25 and the correction value ⁇ calculated by the CPU30. Since K does not easily change instantaneously and is determined by the accuracy of the reference signal frequency, it is easy to realize K at a low calculation speed that can be handled by the CPU 30 software. Also, (Equation 9) calculated by CPU30 is the same as PLL10 except for A fc calculated by demodulator 2. The setting value that sets the conditions of each circuit that constitutes the CPU power is also used. For this reason, if the calculation is realized by software, for example, it becomes easy to change the circuit of the PLL 10 of the receiving unit 1.
  • the receiving apparatus of the present invention can reduce the frequency error of the local oscillation signal by the above configuration. As a result, the attenuation characteristic of the filter becomes steep, the amount of attenuation of unnecessary undesired signals existing in the vicinity of the desired signal can be increased, and the filter can be used for a television set or a portable terminal mounted in an automobile.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Superheterodyne Receivers (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

 受信装置は、PLL(10)と、混合器(6)と、フィルタ(8)とを有する受信部(1)と、フィルタ(8)からの信号の周波数誤差を検出する周波数誤差検出器(24)とを有する復調部(2)とを備える。PLL(10)は、局部発振信号を混合器(6)に供給する局部発振器(7)と、周波数誤差検出器(24)からの信号に基づいて局部発振信号を分周する可変分周器(102)と、可変分周器(102)からの信号と水晶発振器(12)からの信号とを比較する位相比較器(104)とを有し、局部発振信号の周波数誤差を小さくすることができる。

Description

明 細 書
受信装置およびそれを用いた電子機器
技術分野
[0001] 本発明は、信号を受信するための受信装置およびそれを用いた電子機器に関する ものである。
背景技術
[0002] 地上デジタル放送が開始され、その放送を受信するための受信装置の開発が盛ん になされている。特開平 11— 112460号公報に、そのような放送を受信し、周波数同 期の引き込み時間をより短縮することのできる直交周波数分割多重 (以下、 OFDM ( Orthogonal Frequency Division Multiplex)と略記する)信号復調装置が開 示されている。
[0003] 以下では、従来の受信装置について、図面を用いて説明する。図 8は、従来の受 信装置の回路ブロック図である。図 8に示すように、受信装置は、入力端子 1004と、 入力端子 1004に接続された受信部 1001と、受信部 1001の出力側に接続された復 調部 1002と、復調部 1002の出力側に接続された出力端子 1040とを備える。そして 、受信部 1001は、位相同期ループ(以下、「PLL」と略記する) 1010と、 PLL1010 からの局部発振信号と入力端子 1004からの信号とを混合する混合器 1006と、混合 器 1006の出力側に接続されたフィルタ 1008とを有する。 PLL1010は、局部発振信 号を混合器 1006に供給する局部発振器 1007と、局部発振器 1007からの局部発 振信号を分周する可変分周器 1102と、水晶発振器 1012と、局部発振器 1007の入 力側に接続され、可変分周器 1102からの信号と水晶発振器 1012からの信号とを比 較する位相比較器 1104とを有する。位相比較器 1104の出力は、ループフィルタ 10 03を介して局部発振器 1007の入力に接続されて!、る。
[0004] このように構成された従来の受信装置では、温度が変化すると、水晶振動子 1011 の信号に周波数誤差が生じる。水晶振動子 1011の信号の周波数誤差は、概略 100 ppm以下であり、水晶振動子 1011の信号の基準周波数を例えば 18MHzとすると、 その周波数誤差の範囲は ± 1. 8kHzと非常に小さい。しかし、誤差を有した水晶振 動子 1011の信号に基づいて生成された局部発振器 1007からの局部発振信号の 出力周波数は、局部発振信号の出力周波数と水晶振動子 1011の信号の基準周波 数との比率をこの誤差に掛け合わせた周波数誤差を有する。そのために、局部発振 信号の出力周波数に大きな周波数誤差が生じる。
[0005] このような大きな周波数誤差を有した局部発振器 1007からの局部発振信号が混 合器 1006に入力された場合では、混合器 1006から出力される選局された IF信号 にも同様の周波数誤差が存在する。このため、混合器 1006から出力された IF信号 力も非希望信号を取り除くフィルタ 1008は、希望信号を通過させる通過帯域幅を前 述の周波数誤差に相当する帯域幅だけ過剰に有する必要があった。その結果、フィ ルタ 1008の減衰特性が急峻でなくなり、希望信号の近傍周波数に存在する不要な 非希望信号の減衰量が減少せざるを得なカゝつた。
発明の開示
[0006] 受信装置は、入力端子と、入力端子に接続された受信部と、受信部の出力側に接 続された復調部と、復調部の出力側に接続された出力端子とを備える。そして、受信 部は、 PLLと、 PLLからの局部発振信号と入力端子からの信号とを混合する混合器 と、混合器の出力側に接続されたフィルタとを有する。また、復調部は、フィルタから の信号の周波数誤差を検出する周波数誤差検出器を有する。さらに、 PLLは、局部 発振信号を混合器に供給する局部発振器と、周波数誤差検出器からの信号に基づ いて定められた分周比で局部発振器からの局部発振信号を分周する可変分周器と 、発振器と、局部発振器の入力側に接続され、可変分周器力ゝらの信号と発振器から の信号とを比較する位相比較器とを有する。
[0007] このような構成により、受信装置は、周波数誤差検出器からの信号に基づいて可変 分周器を動作させることにより、局部発振信号の周波数誤差を小さくすることができる 。これにより、混合器カゝら出力される IF信号における周波数誤差が小さくなり、希望信 号のみを通過させるためのフィルタの通過帯域幅を小さくすることができる。したがつ て、フィルタの減衰特性が急峻になり、希望信号の近傍周波数に存在する不要な非 希望信号の減衰量を増カロさせることができる。
[0008] さらに、電子機器は、入力端子と、入力端子に接続された受信部と、受信部の出力 側に接続された復調部と、復調部の出力側に接続された出力端子と、出力端子に接 続された信号処理部と、信号処理部に接続された表示部とを備える。そして、受信部 は、 PLLと、 PLLからの局部発振信号と入力端子からの信号とを混合する混合器と、 混合器の出力側に接続されたフィルタとを有する。さらに、復調部は、フィルタからの 信号の周波数誤差を検出する周波数誤差検出器を有する。また、 PLLは、局部発 振信号を混合器に供給する局部発振器と、周波数誤差検出器からの信号に基づい て定められた分周比で局部発振器からの局部発振信号を分周する可変分周器と、 発振器と、局部発振器の入力側に接続され、可変分周器力 の信号と発振器力 の 信号とを比較する位相比較器とを有する。
[0009] このような構成により、電子機器は、周波数誤差検出器からの信号に基づいて可変 分周器を動作させることにより、局部発振信号の周波数誤差を小さくすることができる 。これにより、混合器カゝら出力される IF信号における周波数誤差が小さくなり、希望信 号のみを通過させるためのフィルタの通過帯域幅を小さくすることができる。したがつ て、フィルタの減衰特性が急峻になり、希望信号の近傍周波数に存在する不要な非 希望信号の減衰量を増カロさせることができる。
図面の簡単な説明
[0010] [図 1]図 1は本発明の実施の形態 1における受信装置およびそれを用いた電子機器 のブロック図である。
[図 2]図 2は本発明の実施の形態 1における受信装置の詳細なブロック図である。
[図 3]図 3は本発明の実施の形態 2における受信装置のブロック図である。
[図 4A]図 4Aは本発明の実施の形態 2における通過帯域幅が制御されるフィルタの 特性図である。
[図 4B]図 4Bは本発明の実施の形態 2における通過帯域幅と減衰特性の傾きが制御 されるフィルタの特性図である。
[図 5]図 5は本発明の実施の形態 3における受信装置のブロック図である。
[図 6]図 6は本発明の実施の形態 3における受信装置のブロック図である。
[図 7]図 7は本発明の実施の形態 4における受信装置のブロック図である。
[図 8]図 8は従来例における受信装置のブロック図である。 符号の説明
1 受信部
2 復調部
3 アンテナ
4 入力端子
5 高周波増幅器
6 混合器
7 局部発振器
8 帯域制限フィルタ
10 位相同期ループ (PLL)
11 水晶振動子
12 水晶発振器
13 ループフィルタ
20 AD変
21 乗异 15^
22 フーリエ変換器
23 1 周 ¾^
24 周波数誤差検出器
25 周波数制御器
26 数値制御発振器 (NCO)
30 CPU
40 出力端子
60 メモリー
102 可変分周器
104 位相比較器
200 信号処理部
201 表示部
発明を実施するための最良の形態 [0012] 以下、本発明の実施の形態について、図面を用いて説明する。
[0013] (実施の形態 1)
以下、本発明の実施の形態 1における受信装置について図 1および図 2を用いて 説明する。図 1は本実施の形態における受信装置およびそれを用いた電子機器のブ ロック図であり、図 2はその受信装置の詳細なブロック図である。なお、本実施の形態 では、受信装置が地上デジタル放送信号を受信した場合の一例を説明して 、る。
[0014] 図 1に示すように、受信装置は、入力端子 4と、入力端子 4に接続された受信部 1と 、受信部 1の出力側に接続された復調部 2と、復調部 2の出力側に接続された出力 端子 40とを備える。また、それらを制御するための CPU30のデータを入力する入力 端子が設けられている。なお、受信装置を備えた電子機器は、出力端子 40に接続さ れた信号処理部 200と、信号処理部に接続された表示部 201とを備える。
[0015] そして、受信部 1は、入力フィルタ(図示せず)と、高周波増幅器 5と、 PLL10と、 PL L10からの局部発振信号と入力端子 4からの信号とを混合する混合器 6と、混合器 6 の出力側に周波数帯域を制限するために接続されたフィルタとしての帯域制限フィ ルタ 8とを有する。
[0016] 入力フィルタは、広帯域な受信電波からテレビ放送信号以外の不要な大括りの周 波数帯を抑圧し、テレビ用の受信信号を選択する。
[0017] 高周波増幅器 5は、入力フィルタからの信号を増幅させた後、混合器 6の一方の入 力に供給する。
[0018] 混合器 6は、 PLL10からの局部発振信号に基づいて、入力端子 4から入力フィルタ と高周波増幅器とを介して入力された信号の周波数を変換し、 IF信号として帯域制 限フィルタ 8に出力する。
[0019] 帯域制限フィルタ 8は、 IF信号を受け、 IF信号の近傍周波数に存在する不要な妨 害信号を抑圧する。さらに、帯域制限フィルタ 8の出力信号は、図示しない低周波増 幅器で希望信号を一定の出力レベルに利得制御される。
[0020] 図 2に示すように、 PLL10は、水晶振動子 11が接続された水晶発振器 12と、混合 器 6に局部発振信号を供給する局部発振器 7とを有する。また、 PLL10は、局部発 振器 7からの局部発振信号を分周するプリスケーラ 101と、帯域制限フィルタ 8からの 信号の周波数誤差を検出する復調部 2の周波数誤差検出器 24に接続された周波 数制御器 25からの信号に基づいて、プリスケーラ 101からの信号を分周する可変分 周器 102とを有する。さらに、 PLL10は、発振器としての水晶発振器 12からの信号 を分周するリファレンス分周器 105と、リファレンス分周器 105からの信号と可変分周 器 102からの信号とを比較する位相比較器 104とを有する。位相比較器 104の出力 は、ループフィルタ 13を介して局部発振器 7の入力に接続されている。なお、 PLL1 0は、リファレンス分周器 105からの信号と周波数制御器 25からの信号とを受けると 共に可変分周器 102にオーバーフロー信号 (以下、「OVF信号」と略記する)を出力 する累積可算器 103を有する。
[0021] 次に、図 2に示す復調部 2を構成する各ブロックについて説明する。
[0022] 復調部 2は、帯域制限フィルタ 8の出力側に接続された AD変翻(図面中には、「 ADJと表記している) 20と、 AD変翻 20の出力側に接続されたデジタルフィルタ( 図示せず)と、デジタルフィルタの出力側に接続された乗算器 21と、乗算器 21と出力 端子 40との間に接続されたフーリエ変翻22と復調器 23とを有する。出力端子 40 はデジタル復調された映像や音声といったデータを出力する。また、復調部 2は、フ 一リエ変 22によってフーリエ変換される前の乗算器 21からの信号と、フーリエ変 によってフーリエ変換された後の信号とによって周波数誤差を検出する周波 数誤差検出器 24を有する。さら〖こ、周波数誤差検出器 24の出力に接続された周波 数制御器 25と、数値制御発振器(Numerically Controled Oscillator 以下、「 NCOJと略記する) 26とが設けられて 、る。
[0023] AD変翻 20は、入力されたアナログ信号をデジタル信号に変換する。
[0024] デジタルフィルタは、妨害信号を除去する。
[0025] 乗算器 21は、入力された希望信号を直交復調した複素形式の信号とするとともに、 搬送波成分を除去したベースバンド OFDM信号へ周波数変換して出力する。
[0026] フーリエ変換器 22は、入力されたベースバンド OFDM信号の時間領域のデータ列 を周波数領域のデータ列へ変換する。
[0027] 復調器 23は、その周波数領域のデータ列、すなわち、 OFDM信号の各キャリアを 変調して伝送されて!ヽるデジタル信号データを復調する。復調されたデータは誤り訂 正処理が施された後、音声や映像といった情報として、出力端子 40を介して出力さ れる。
[0028] 次に、キャリア周波数オフセットの補正について説明する。キャリア周波数オフセット の補正は、周波数誤差検出器 24、 NC026、および乗算器 21の回路により実現され る。
[0029] 図 2に示すように、周波数誤差検出器 24は、狭帯域周波数誤差検出器 27と広帯 域周波数誤差検出器 28と加算器 29とを有する。狭帯域周波数誤差検出器 27は、 乗算器からの信号を受けて、 OFDM信号が有するキャリア間隔以内の細かい周波 数誤差を検出する。すなわち、 OFDM信号中のガード期間信号は有効シンボル期 間信号の後部をコピーしたものであることから、それらの信号の相関を利用してキヤリ ァ間隔内の周波数誤差は算出される。
[0030] 一方、広帯域周波数誤差検出器 28は、フーリエ変翻22からの信号を受けて、キ ャリア間隔単位での周波数誤差を検出する。キャリア間隔単位の周波数誤差は、送 信側において所定の周期で挿入された周波数同期用の基準シンボルを用いて算出 される。
[0031] 加算器 29は、狭帯域周波数誤差検出器 27の検出誤差と広帯域周波数誤差検出 器 28の検出誤差とを加算し、加算された周波数誤差データを周波数制御器 25と図 示していない NCO制御器とへ出力する。 NCO制御器は、周波数誤差検出器 24で 検出した周波数誤差量に基づき、周波数誤差がある場合には誤差がなくなるよう周 波数オフセットに相当する周波数誤差データを供給して、 NC026の出力周波数を 制御する。 NC026の出力信号は、乗算器 21の他方の入力へ供給される。
[0032] このようにして、周波数誤差検出器 24は、狭帯域周波数誤差検出器 27にて OFD M変調信号で特徴付けられたガードインターバル期間の信号を用いて周波数誤差 を検出し、さらに広帯域周波数誤差検出器 28にてパイロット信号と呼ばれる基準シ ンボルを用 Vヽて周波数誤差を検出する。
[0033] 以上で述べた復調部 2の周波数誤差検出器 24、 NC026、および乗算器 21による キャリア周波数オフセットの補正は、 OFDM変調された希望信号の復調にぉ 、て特 に重要である。 OFDM信号のように直交関係にある各キャリアを周波数多重化した 信号は、周波数オフセットの存在する状況下で復調されると、キャリア間の直交性が 崩れ、復調結果に多大な誤りを生じる。このため、キャリア周波数オフセットの補正に より、復調出力に多大な誤りが生じな 、ようにして 、る。
[0034] 周波数制御器 25は、周波数誤差検出器 24からの周波数誤差データの他に CPU 30から予めプリセットされた PLL選局用のデータを受ける。そして、周波数制御器 25 は、周波数誤差データと PLL選局用のデータとを用いて数値演算した結果を、 PLL 選局用の新規データとして、 PLL10の可変分周器 102に供給する。
[0035] 次に、受信装置内における信号処理について説明する。
[0036] 初期状態として、 PLL10の可変分周器 102には、可変分周器 102に予めプリセット された分周比を表す選局用データ「M、 K」が入力されている。ここで、「Μ、 Κ」は CP U30から入力された選局データである整数分周比と分数分周比である。そして、局 部発振器 7から出力される局部発振信号の局部周波数である Fvcoがプリスケーラ 1 01によって N分周され、 FvcoZNの周波数を有する信号が可変分周器 102に入力 される。
[0037] 水晶振動子 11および水晶発振器 12によって励起された基準周波数信号である Fx talは、分周比を NRに設定されたリファレンス分周器 105により分周される。その分周 された FxtalZNRの周波数を有する信号を入力して、累積加算器 103は、 1周期の 時間である NRZFxtalを算出する。そして、 1周期ごとに CPU30より設定される分数 分周比 Kを累積加算し続ける。累積加算結果が予め定められた加算上限値 2m以上( mは累積加算器 103のビット数)となると、累積加算器 103は、 OVF信号を可変分周 器 102へ出力するとともに、演算結果である累積加算値力も 2mを差し引いて、再び 同様の累積加算を継続する。
[0038] 次に、可変分周器 102と累積加算器 103の一連の動作について詳細に説明する。
累積加算器 103は、便宜上定めた任意の所定期間(NRZFxtal) X aにおいて、 O VF信号を (数 1)回出力する。
[0039] [数 1] txtal J
2ffl [0040] なお、このとき可変分周器 102の分周比は M + lと設定される。また、累積加算器 1 03が OVF信号を出力しない残りの期間(数 2)において、可変分周器 102の分周比 は Mと設定される。
[0041] [数 2]
Figure imgf000011_0001
[0042] この結果、所定期間(NRZFxtal) X a中の平均分周比は、簡単化のため(NRZ Fxtal) =n、 α = 1とおくと、(数 3)となる。
[0043] [数 3]
Figure imgf000011_0002
[0044] 位相比較器 104は、可変分周器 102から出力される信号の周波数である(数 4)と、 基準信号発振器の出力周波数である Fxtalをリファレンス分周器 105で分周(分周比 =NR)した信号の周波数である(数 5)とを比較する。
[0045] 画
Fvco
N x l +—
[0046] [数 5]
Fxtal
NR
[0047] そして、位相比較器 104は、これらの入力された信号の位相差に従った信号をル ープフィルタ 13を介して電圧値として局部発振器 7に供給する。
[0048] このようにして、前述した両者の位相差がなくなり、 Fvcoは (数 4) = (数 5)を満たす 。したがって、 Fvcoは(数 6)で表される。すなわち、局部発振器 7は、 CPU30より設 定された選局データ (M、 K)に従った局部発振信号の周波数である Fvcoを出力す ることになる。
[0049] [数 6]
/— — K \ i r Fxtal
fvco = \ M +—— χ Λ x
{ ) NR
[0050] ここで、仮に PLL10を構成する各回路の条件、および CPU30から設定される設定 値の組み合ゎせを「Fxtal= 18MHz、 NR= 3分周、 N = 2分周、 m= 20、 M = 63、 K= 929987」と定めた場合には、(数 7)に示すように、 Fvcoは 766. 643MHzとな る。
[0051] [数 7]
/ κヽ Fxtal
Fvco = +— \ x N x 766.643MHz
{ 2つ NR
[0052] し力しながら、実際の受信装置では、局部発振器 7からの局部周波数を前述の (数 6)とすることは困難である。すなわち、基準周波数 Fxtalを生成する水晶振動子 11 および水晶発振器 12により励起された信号は周波数誤差を有する。周波数誤差は、 一般的な水晶振動子を用いた場合には、概略 lOOppm以下である。したがって、基 準周波数 Fxtalを 18MHzとした場合の周波数誤差の範囲は ± 1. 8kHzと非常に小 さい。ここで、誤差を有する基準周波数を Fxtal*とすると、この誤差を有した基準周 波数 Fxtal* ( = 18MHz± 1.8kHz)を用いた局部発振器 7は局部周波数に誤差を 有する。その局部周波数を Fvco*とすると、 Fvco*は前述の (数 7)と同じ条件では 7 66. 643MHzに対して 76. 664kHzという大きな周波数誤差を有することになる(数 8)。
[0053] [数 8]
M +—— x N x 766.643MHz ± 76.664
2m } NR
[0054] 本実施の形態における周波数制御器 25は、誤差を補正するように動作する。以下 では、周波数制御器 25の動作について図 2を用いて説明する。
[0055] 周波数制御器 25は、乗算器 25a、除算器 25bおよび加減算器 25cで構成される。 そして、周波数制御器 25は、周波数誤差検出器 24からの IF信号における周波数誤 差である A fcに基づいて、 PLL10の選局データを補正するための演算を行う。前述 の(数 7)および、(数 8)でも示したように、 IF周波数の周波数誤差Δ fc ( Δ fc=Fvco * -Fvco)は、水晶振動子 11が有する周波数誤差である A Fxtal ( A Fxtal = Fxtal * -Fxtal)に起因して、受信部 1で発生する。周波数制御器 25は、 IF信号の周波数 誤差 A fcを取り除くため、周波数誤差を有した基準周波数 Fxtal*で正しい局部発振 器 7の局部周波数 Fvcoを出力する PLL10の新たな分数分周比である K*を演算に より、導出する。このようにして、正しい IF信号周波数が得られる。
[0056] まず、周波数誤差検出器 24から出力された周波数誤差 A fcは、乗算器 25aに入 力される。乗算器 25aは、 PLL10の累積加算器 103の加算上限値「2m」(mは累積 加算器 103のビット数)と周波数誤差量「A fc」とを乗じて、 2mX A fcを出力する。
[0057] 次に、除算器 25bは、 PLL10の基準周波数信号の周波数「Fxtal」、リファレンス分 周器 105の分周比「NR」、およびプリスケーラ 101の分周比「N」を用いた「(FxtalZ NR) X N」を 2m X A fcから除算する。そして、その結果を PLL10の分数分周比 Kの 補正値 ΔΚとして出力する。したがって、補正値 ΔΚは (数 9)のように表される。
[0058] [数 9]
AK = x A C
Fxtal \ 1 Γ
\ x N
NR J
[0059] なお、ここまでの演算に用いた「m」、「Fxtal」、「NR」、「N」は、前述したように、全 て PLL10の回路構成で決定される数値である。周波数制御器 25が上記 (数 9)の演 算を簡単に行うために、これらの数値は、復調部 2に予めプリセットされていてもよい し、もしくは CPU30から復調部 2の記憶部に事前に書き込まれていてもよい。
[0060] 次に、除算器 25bの出力信号 ΔΚは、加減算器 25cの一方に入力される。また、加 減算器の他方の入力には、 CPU30から出力される PLL選局用のプリセットデータが 入力される。プリセットデータは、 PLL10の整数分周比「M」と分数分周比「K」である
[0061] 加減算器 25cは、これらの入力信号のうち、整数分周比「M」には演算を行わず入 力信号をそのまま出力し、分数分周比「K」には補正値「ΔΚ」を加減算した「Κ*」 (Κ * =Κ士 ΔΚ)を出力する。
[0062] ここで、加算もしくは減算のどちらを行うかは、混合器 6で周波数混合する高周波信 号と局部発振信号との周波数関係によって決定される。周波数関係が、高周波信号 周波数より局部周波数が高く設計されて 、る 、わゆる「アッパーローカル (Upper L ocal)」の場合は、 IF周波数 =局部周波数—高周波信号周波数となる。また、 IF周 波数と局部周波数 Fvcoの周波数のずれ方向は同一となる。この場合には、加減算 器 25cは、 IF周波数の差を示す補正値「ΔΚ」を減算した「Κ*」(Κ* =Κ— ΔΚ)を出 力する。
[0063] 一方、周波数関係が、高周波信号周波数より局部周波数が低く設計されているい わゆる「ローアーローカル (Lower Local)」の場合は、 IF周波数 =高周波信号周波 数一局部周波数となる。また、 IF周波数と局部周波数 Fvcoの周波数のずれ方向は 逆方向となる。例えば、 IF周波数が 550kHzであり期待値 500kHzに対して 50kHz 高くずれて!/ヽる場合では、局部周波数 Fvco*は期待値 Fvcoよりも 50kHz低 、方向 にずれていることになる。この場合では、加減算器 25cは、 IF周波数の差を示す補正 値「 Δ K」を加算した「Κ*」(Κ* =Κ+ Δ K)を出力する。
[0064] このように、周波数制御器 25は、周波数誤差検出器 24から入力された周波数誤差
A fcから PLL選局用データの補正値「 ΔΚ」を導出し、 CPU30から入力された PLL 選局用プリセットデータ(Μ、 Κ)を (Μ、 Κ士 ΔΚ)として受信部 1の PLL10に供給す る。
[0065] 次に、本実施の形態における受信装置の具体的な受信状況を想定した周波数制 御の一例を説明する。
[0066] 受信部 1の入力端子 4に入力された地上デジタル放送の受信信号は、 IF信号周波 数として出力端子 9から出力される。例えば、入力端子 4には、デジタル放送信号の チャンネル周波数である fRF ( 767. 143MHz)が入力される。そして、出力端子 9か ら IF周波数である fIF (500kHz)を出力するために、局部発振器 7は局部周波数 Fv coの期待値として、 766. 643MHz (Fvco = fRF— fIF)を出力する。ここで、局部発 振器 7から出力される局部周波数 Fvcoは、 PLL10で選局制御された周波数である。 PLLIOを構成する各回路の条件、および CPU30により予めプリセットされた設定値 の組み合わせが「Fxtal= 18MHz (期待値)、 NR = 3分周、 N = 2分周、 m = 20、 M = 63、K= 929987」とすれば、(数 7)に示したように、局部発振器 7は期待値 Fvco = 766. 643MHzを出力する。
[0067] し力しながら、 PLL10の基準信号 Fxtalの信号源である水晶振動子 11は、出力周 波数 Fxtal= 18MHz (期待値)に対して + lOOppmの周波数精度で誤差を生じるこ と力ある。したがって、実際には、 Fxtal* = 18MHz + l . 8kHzなる周波数を出力す る。この Fxtal*に基づいて、局部発振器 7は期待値力もの周波数誤差 76. 664kHz を有する Fvco*を出力する(数 10)。
[0068] [数 10]
I K \ Fxtal *
Fvco* = M +— \ χ Ν χ —— = 766.643MHz + 76.664kHz
{ 2つ NR
[0069] (数 10)で示す周波数誤差を有した局部周波数 Fvco*が混合器 6に入力されると、 混合器 6は入力された高周波周波数 fRFと局部周波数 Fvco *より周波数誤差を有し た IF周波数である fIF*を出力する。このとき、 IF周波数 fIF*は 423. 336kHz (fIF* = fRF— Fvco*)となる。このようにして、周波数変換された IF信号は、帯域制限フィ ルタ 8等を介して出力端子 9から出力され、復調部 2の入力端子 19へ入力される。
[0070] 次に、復調部 2では、 AD変 は入力された IF信号をアナログ信号力もデジタ ル信号に変換する。そして、乗算器 21は入力されたデジタル信号を複素形式の信 号にするとともにベースバンド周波数の信号に変換する。また、フーリエ変 22は 入力された時間領域のデータ列を周波数領域のデータ列に変換する。乗算器 21の 出力、およびフーリエ変換器 22の出力はともに周波数誤差検出器 24へ入力され、 周波数誤差検出器 24で検出された IF信号の周波数誤差 A fcが— 76. 664kHzとし て得られ、周波数制御器 25に周波数誤差データとして出力される。
[0071] 周波数制御器 25は、入力された周波数誤差 A fc (— 76. 664kHz)に相当する周 波数誤差データと、予めプリセットされた設定値の組み合わせである「Fxtal= 18M Hz、 NR= 3分周、 N = 2分周、 m= 20」とを用いて、(数 9)の演算を行い、可変分周 器 102の分数分周比の補正値である Δ Κ=— 6699の結果を得る。さらに、 Δ Κ (― 6699)と、 CPU30から入力される PLL選局用のプリセットデータである(M、 K) = (6 3、 929987)の Kである 929987との、カロ減算力行われる。ここでは、混合器 6で周波 数混合する高周波信号と局部発振器 7からの局部周波数との周波数関係がローァ 一ローカルの場合であることから、加減算器 25cの演算は加算である。したがって、 周波数制御器 25は、補正値 Δ Κを Kに加算して PLL用に新規の選局データ(M、 K * ) = (63、 923288)を出力する。新規の選局データ(M、 K*)は、データ出力端子 1 5および、受信部 1のデータ入力端子 14を介して、可変分周器 102および累積加算 器 103に供給される。
[0072] 次に、受信部 1の PLL10は PLLの選局データを更新する。更新前の選局データは CPU30に予めプリセットされた(M、 K) = (63、 929987)であった力 更新後の選 局データは、周波数制御器 25で算出した新規の選局データ (M、 K*) = (63、 9232 88)である。 PLL10は、新規の選局データ(M、 K*)と、 + lOOpmmの周波数精度 で誤差を生じた基準信号 Fxtal* = 18MHz + l . 8kHzを用いて、(数 11)で示す局 部周波数の周波数誤差を取り除いた局部周波数である Fvco* *を局部発振器 7から 出力させることが可會となる。
[0073] [数 11]
I K * \ Fxtal *
Fvco * * = M +— x N x = 766.643MHz = Fvco
{ 2m ) NR
[0074] このようにして、本実施の形態における受信装置は、局部発振信号の周波数誤差 を小さくすることができる。これにより、混合器 6から出力される IF信号における周波 数誤差が小さくなる。したがって、フィルタ 8における希望信号を通過させる通過帯域 幅は、従来に比べて、より小さい帯域幅を有するように設計することができる。その結 果、フィルタ 8の減衰特性が急峻になり、希望信号の近傍周波数に存在する不要な 非希望信号の減衰量を増カロさせることができるという効果が得られる。
[0075] また、混合器 6から出力される IF信号における周波数誤差が小さくなることから、フ ィルタ次数を小さくすることもでき、回路が小型になり、能動素子で構成したァクティ ブフィルタでは消費電流が低減される。また、前述したように、受信部 1における基準 周波数信号には大きな周波数誤差を許容できることから、基準周波数の信号源は、 温度補償型水晶発振器(Temperature Compensated Crystal Oscillator)と V、つた高価な発振器でなく、安価かつ小型な水晶振動子 11で構成できると!、う効果 が得られる。
[0076] なお、受信部 1、復調部 2および CPU30を各々個別の半導体部品で構成した場合 には、周波数誤差の補正を目的とした PLL10の選局データの更新には専用端子を 設ける必要はない。受信部 1のデータ入力端子 14や復調部 2のデータ出力端子 15 および CPU接続端子 50は、各々の半導体部品間でデータのやりとりを行うが、これ らの端子は半導体部品間で一般的に制御される汎用端子としても問題はない。した がって、半導体部品のチップサイズを大きくする原因である専用の端子を用いること なく周波数誤差の補正が達成される。
[0077] また、本実施の形態においては、 PLL10を一般的に知られる分数分周方式とした 力 整数分周方式であってもよい。ただし、分数分周方式とした場合には、局部発振 器 7の局部周波数を微小な間隔で選局制御できるため、より高い精度で周波数誤差 をネ ΐ正することができる。
[0078] さらにまた、本実施の形態にぉ 、ては、受信信号は地上デジタル放送で採用され る OFDM変調方式である。そして、周波数誤差検出器 24は、狭帯域周波数誤差検 出器 27にて OFDM変調信号で特徴付けられたガードインターバル期間の信号を用 いて周波数誤差を検出し、さらに広帯域周波数誤差検出器 28にてパイロット信号と 呼ばれる基準シンボルを用いて周波数誤差を検出する構成としたが、広帯域周波数 誤差検出器 28だけを用いて周波数誤差を補正してもよい。すなわち、周波数誤差検 出器 24は、フーリエ変翻 22からの信号の周波数誤差を検出するようにしてもょ 、。 このようにしても、地上デジタル放送では、キャリア間隔単位は約 1kHz程度であり、 局部発振器 7で発生する出力周波数の誤差に対しては十分に小さいので、誤差の 補正に利用しても問題は生じな 、。
[0079] また、本実施の形態にお!、ては、受信信号が地上デジタル放送で採用される OFD M変調方式としたが、他の放送方式や通信方式であっても、周波数誤差を検出でき る復調部 2を用いて本実施の形態に示す IF周波数の周波数誤差の補正を実施する ことができる。 [0080] また、本実施の形態において、受信部 1と復調部 2とが同一の半導体部品に集積 化された構成としてもよい。このようにしても、本実施の形態で述べた IF周波数の周 波数誤差の補正は同様に、実施することができる。
[0081] (実施の形態 2)
以下、本発明の実施の形態 2について図 3、図 4Aおよび図 4Bを用いて説明する。 なお、特に説明しない限りは実施の形態 1と同様である。
[0082] 実施の形態 2は、実施の形態 1における帯域制限フィルタ 8を通過帯域の範囲が可 変制御可能な可変帯域制限フィルタ 208としたことを特徴とする。
[0083] 図 3は本発明の実施の形態 2における受信装置のブロック図である。本実施の形態 における受信装置の受信部 1は、図 3に示すように、入力端子 4側から復調部 2側に 向かって、高周波増幅器 5と、混合器 6と、 IF信号が通過する可変帯域制限フィルタ 208とがこの順に接続されている。また、可変帯域制限フィルタ 208には通過帯域の 範囲を制御するための制御信号はデータ入力端子 14より入力される。また、データ 入力端子 14は、データ出力端子 15および周波数制御器 25を介して CPU30に接続 されている。また、実施の形態 1で説明したように、周波数制御器 25は周波数検出器 24からの周波数誤差データを受ける。このような構成により、周波数帯域を制限する ために接続されたフィルタとしての通過帯域の範囲を可変制御可能な可変帯域制限 フィルタ 208は、周波数検出器 24からの信号に基づいて、混合器 6からの信号の通 過帯域範囲を変更可能である。
[0084] ここで、可変帯域制限フィルタ 208は、混合器 6で選局された IF信号のうち、希望信 号を通過させて、希望信号の近傍周波数に存在する不要な非希望信号を抑圧させ るため、より急峻な減衰特性を有することが好ま U、。
[0085] このため、本実施の形態における受信装置は、 IF信号の周波数誤差が補正される 前の受信動作状態には、可変帯域制限フィルタ 208の通過帯域幅を広くし、希望信 号の帯域幅に周波数誤差に相当する帯域幅を加えた範囲の IF信号を通過させるよ うに CPU30から制御を行う。一方、受信装置は、 IF信号の周波数誤差が補正され、 誤差が取り除かれた後の受信動作状態には、可変帯域制限フィルタ 208の通過帯 域幅を狭くし、希望信号の帯域幅だけの範囲の IF信号を通過させるように CPU30か ら制御を行う。
[0086] 次に、図 4Aと図 4Bを用いて、可変帯域制限フィルタ 208のフィルタ特性例につい て説明する。図 4Aは本発明の実施の形態 2における通過帯域幅が制御されるフィル タの特性図であり、図 4Bは本発明の実施の形態 2における通過帯域幅と減衰特性 の傾きが制御されるフィルタの特性図である。
[0087] なお、本実施の形態にぉ 、て、可変帯域制限フィルタ 208は、通過帯域を IF信号 周波数 = 500kHz、希望信号帯域幅 =430kHzとし、フィルタ形式はバンドパスフィ ルタとしている。また、 IF信号の周波数誤差は最大で ± 80kHzであるものとし、妨害 信号 (抑圧すべき非希望信号)が 1. 5MHzに存在すると想定している。
[0088] 図 4Aと図 4Bに示すように、破線は、 IF信号の周波数誤差が補正される前の動作 状態における希望信号とフィルタ特性とを示し、実線は、 IF信号の周波数誤差が補 正された後の動作状態における希望信号とフィルタ特性を示している。
[0089] 図 4Aで示す可変帯域制限フィルタ 208のフィルタ特性例はその通過帯域幅のみ が制御され、 IF信号の周波数誤差が補正される前と補正された後で、減衰特性の傾 きが変化しないように制御される例を示している。この場合では、 IF信号の周波数誤 差が補正された後は、通過帯域幅を狭くするとともに妨害信号の抑圧量を大きくする ことが可能である。したがって、特に、大きな妨害信号を含む受信環境でも受信特性 が良好になるという効果を得られる。また、受信部 1の出力と復調部 2の AD変 2 1の間にアンチエイリアスフィルタを受動部品で構成する場合には、アンチエイリアス フィルタがより低次数な小規模の回路により実現できるという効果を得られる。
[0090] 図 4Bで示す可変帯域制限フィルタ 208のフィルタ特性例は、 IF信号の周波数誤差 が補正される前と補正された後で、通過帯域幅と減衰特性の傾きが制御される例を 示している。この場合では、 IF信号の周波数誤差が制御された後は、通過帯域幅を 狭く制御される。すなわち、カットオフ周波数は IF周波数へ近づき、妨害信号が存在 する 1. 5MHzは減衰量を変化しないように制御されるため、減衰特性の傾きは緩く なる。したがって、特に能動素子を用いたフィルタではフィルタ次数を下げることによ り消費電流が低減されるという効果を得られる。
[0091] なお、本実施の形態 2にお!/、ては、フィルタ形式をバンドパスフィルタとした力 低 域通過型フィルタを用いても同様の効果を得ることは可能であり、通過帯域を可変に 制御すれば、受信特性の良化および消費電流の低減の効果が得られる。
[0092] また、本実施の形態では特定をしていないが、周波数帯域を制限するためのフィル タを SAWフィルタで構成した場合でも同様の効果を得ることは可能である。特に、高 V、周波数となる第 1の中間周波数を有した構成の受信装置では、中間周波帯にお!、 て周波数帯域を制限するためのフィルタに減衰特性の急峻な SAWフィルタを用 V、る ことにより、受信特性が良好になるという効果を得られる。
[0093] (実施の形態 3)
以下、本発明の実施の形態 3について図 5、図 6を用いて説明する。なお、特に説 明しな ヽ限りは実施の形態 1と同様である。
[0094] 実施の形態 3は、復調部 2で構成する周波数誤差検出器 24および周波数制御器 2 5の構成が実施の形態 1と異なっている。そして、 IF信号の周波数誤差 A fcの検出 や、周波数誤差力 導出する周波数補正値 ΔΚの演算処理が常時行われないよう にしたことを特徴とする。
[0095] 図 5は本発明の実施の形態 3における受信装置のブロック図である。図 5に示すよう に、受信装置の復調部 2は、データを一次記憶するメモリー 60を除算器 25bと加減 算器 25cとの間に備え、周波数制御器 25が IF信号の周波数誤差力も PLL10の補 正値 ΔΚを導出し、その補正値 ΔΚをメモリー 60が一次記憶する。
[0096] 次に、本実施の形態における受信装置の詳細な動作について説明する。
[0097] 本実施の形態における受信装置は、地上デジタル放送を受信するためにあるチヤ ンネルを選局すると、復調部 2の周波数誤差検出器 24で IF信号の周波数誤差 Δ fc を検出する。そして、周波数制御器 25の乗算器 25aおよび、除算器 25bは、演算処 理した PLL10の補正値 ΔΚをメモリー 60に出力し、メモリー 60は補正値 ΔΚを一次 記憶する。また、加減算器 25cは、メモリー 60から補正値 ΔΚを読み出すことで、 CP U30から出力される PLL10選局用のプリセットデータと補正値 ΔΚを用いて加減算 処理を行い、その演算結果を PLL10へ出力する。
[0098] このため、本実施の形態における受信装置は、補正値 ΔΚを一度導出した後、乗 算器 25aおよび除算器 25bをオフして、それらの動作を停止することが可能である。 そして、 CPU30の制御により乗算器 25aおよび除算器 25bをオフした後でも、加減 算器 25cは、メモリー 60から一次記憶された補正値 ΔΚを読み出すことにより、 CPU 30から出力される PLL10選局用のプリセットデータと補正値 ΔΚを用いた加減算処 理を行い、演算結果を PLL10へ出力することができる。
[0099] なお、図 6に示すように、本実施の形態における受信装置の復調部 2は、乗算器 21 の入力側であって周波数誤差検出器 24の出力側にスィッチ 39を有するようにしても よい。このような構成により、スィッチ 39がオン時には、乗算器 21と周波数誤差検出 器 24とはループ接続される。また、スィッチ 39がオフ時には、乗算器 21により周波数 誤差を取り除く動作が行われないため、周波数誤差検出器 24は水晶振動子 11に起 因する周波数誤差をそのまま検出する。
[0100] すなわち、メモリー 60に一次記憶される補正値 ΔΚは、スィッチ 39がオフされた状 態で導出されるため、周波数誤差が乗算器 21により取り除かれないままで、メモリー 60に一次記憶される。補正値 ΔΚ力メモリー 60に一次記憶されると、乗算器 25aお よび除算器 25bはオフされる。そして、加減算器 25cは、 CPU30から出力される PL L10選局用のプリセットデータと、メモリー 60から読み出す補正値 ΔΚを用いて加減 算処理を行い、演算結果が PLL10へ出力される。
[0101] ここで、 PLL10は分数分周方式であり、局部発振器 7の出力周波数を微小な間隔 で選局制御する。そのため、局部発振信号、および IF信号の周波数誤差が高い精 度で補正される。したがって、乗算器 21における周波数誤差の補正はあまり必要で なくなり、周波数誤差検出器 24、乗算器 25aおよび除算器 25bは、オフしてもよい。
[0102] このようにして、本実施の形態の受信装置は、 IF信号の周波数誤差の検出、周波 数誤差から導出する周波数補正値 ΔΚの演算処理、および復調部 2における周波 数補正を常時行わず、これに該当する回路をオフすることで消費電流を低減する効 果を得ることができる。
[0103] なお、本実施の形態の受信装置は、周波数補正値 ΔΚをメモリー 60に一次記憶さ せるタイミングを一度導出した後と限定して述べた力 メモリー 60に一次記憶される 回数やタイミングを変更しても、同様の効果を得ることができる。例えば、補正値 ΔΚ をメモリー 60に一次記憶する指示を CPU30が行い、 CPU30は一次記憶の指示を タイマーで管理しながら定期的に実施するようにしてもよい。また、急な温度変動とい つた動作環境の変化で、 PLL10の基準信号周波数に周波数シフトが発生した場合 には、メモリー 60に一次記憶した補正値 ΔΚが瞬間的に適正値でなくなる。そのため に、受信特性の悪化する状況が想定される。このような状況では、復調後の受信特 性を示すビット誤り率(以下、 BER (Bit Error Rate)と略記する)を監視し、 BERの 悪ィ匕に応じて、メモリー 60に記憶する補正値 ΔΚが更新されるようにしてもよい。
[0104] (実施の形態 4)
以下、本発明の実施の形態 4について図 7を用いて説明する。なお、特に説明しな い限りは実施の形態 1と同様である。
[0105] 本実施の形態は、実施の形態 1における復調部 2の周波数制御器 25 (図 2)で実施 する演算処理 (前述の(数 9) )を CPU30上のソフトウェア等で行うことが特徴である。
[0106] 図 7は本発明の実施の形態 4における受信装置のブロック図である。図 7に示すよう に受信装置の復調部 2は、周波数誤差検出器 24で検出した IF信号の周波数誤差 A fcは、 CPU接続端子 50を介して CPU30に読み込まれる。 CPU30は、読み出し た周波数誤差 A fcと、 PLL10の回路構成で決定され、 CPU30により予めプリセット された基準信号周波数「Fxtal」、リファレンス分周器 105の分周比「NR」、およびプリ スケーラ 101の分周比「N」、累積加算器 103のビット数「m」を用いて、補正値 ΔΚ ( 前述の(数 9) )を算出する。そして、 CPU30は、 PLL10の選局プリセットデータであ る(Μ、 Κ)と、補正値 ΔΚから新規の選局データである(Μ、 Κ士 ΔΚ)を算出し、新 規の選局データを受信部 1のデータ入力端子 14を介して、 PLL10へ出力する。
[0107] PLL10は、新規の選局データを用いることにより、局部発振器 7から出力する局部 発振信号力 周波数誤差を取り除き、 IF信号周波数力もも周波数誤差を取り除くこと ができる。
[0108] このようにして、本実施の形態における受信装置は、周波数制御器 25で行う前述 の(数 9)に示す演算を CPU30のソフトウェアで行うものである力 CPU30で演算す る補正値 Δ Kは、瞬時の変動が起こりにく 、基準信号周波数の精度により決定される ため、 CPU30のソフトウェアでも対応可能な低い計算速度で実現することが容易で ある。また、 CPU30で演算する(数 9)は、復調部 2で算出する A fcを除き、 PLL10 を構成する各回路の条件、および CPU力も設定される設定値を用いる。このため、 演算をソフトウェアで実現することにより、例えば、受信部 1の PLL10の回路変更が 容易になると 、う効果が得られる。
産業上の利用可能性
本発明の受信装置は、上記構成により局部発振信号の周波数誤差を小さくするこ とができる。これにより、フィルタの減衰特性が急峻になり、希望信号の近傍周波数に 存在する不要な非希望信号の減衰量を増加させることができ、自動車に搭載される テレビや携帯端末などに利用できる。

Claims

請求の範囲
[1] 入力端子と、
前記入力端子に接続された受信部と、
前記受信部の出力側に接続された復調部と、
前記復調部の出力側に接続された出力端子とを備え、
前記受信部は、 PLLと、
前記 PLL力もの局部発振信号と前記入力端子力 の信号とを混合する混合器と、 前記混合器の出力側に接続されたフィルタとを有し、
前記復調部は、前記フィルタからの信号の周波数誤差を検出する周波数誤差検出 器を
有し、
前記 PLLは、前記局部発振信号を前記混合器に供給する局部発振器と、 前記周波数誤差検出器力 の信号に基づいて定められた分周比で前記局部発 振器から
の前記局部発振信号を分周する可変分周器と、
発振器と、
前記局部発振器の入力側に接続され、前記可変分周器からの信号と前記発振 器からの
信号とを比較する位相比較器とを有する受信装置。
[2] 前記復調部は、前記フィルタの出力側に接続された AD変換器と、
前記 AD変 の出力側に接続された乗算器と、
前記乗算器と前記出力端子との間に接続されたフーリエ変 とを有し、 前記周波数誤差検出器は、
前記フーリエ変 力 の信号の周波数誤差を検出する請求項 1に記載の受信装 置。
[3] 前記復調部は、前記フィルタの出力側に接続された AD変換器と、
前記 AD変 の出力側に接続された乗算器と、
前記乗算器と前記出力端子との間に接続されたフーリエ変 とを有し、 前記周波数誤差検出器は、
前記フーリエ変 によってフーリエ変換される前の前記乗算器力 の信号と前記フ 一リエ変 によってフーリエ変換された後の信号とによって周波数誤差を検出する 請求項 1に記載の受信装置。
[4] 前記フィルタは、
前記周波数誤差検出器からの信号に基づいて、前記混合器からの信号の通過帯域 範囲を変更可能である請求項 1に記載の受信装置。
[5] 前記周波数誤差検出器と前記可変分周器との間に配置され、前記周波数誤差を記 憶するメモリーを備えた請求項 1に記載の受信装置。
[6] 前記復調部は、前記フィルタの出力側に接続された乗算器と、
前記フィルタからの信号の周波数誤差を検出する周波数誤差検出器を有し、 前記乗算器と前記周波数誤差検出器とはループ接続され、
前記乗算器の入力側であって前記周波数誤差検出器の出力側にスィッチが配置さ れた請求項 1に記載の受信装置。
[7] 入力端子と、
前記入力端子に接続された受信部と、
前記受信部の出力側に接続された復調部と、
前記復調部の出力側に接続された出力端子と、
前記出力端子に接続された信号処理部と、
前記信号処理部に接続された表示部とを備え、
前記受信部は、 PLLと、
前記 PLLからの局部発振信号と前記入力端子力もの信号とを混合する混合器と、 前記混合器の出力側に接続されたフィルタとを有し、
前記復調部は、前記フィルタ力 の信号の周波数誤差を検出する周波数誤差検出 器を有し、
前記 PLLは、前記局部発振信号を前記混合器に供給する局部発振器と、 前記周波数誤差検出器からの信号に基づいて定められた分周比で前記局部発振 器からの前記局部発振信号を分周する可変分周器と、 発振器と、
前記局部発振器の入力側に接続され、前記可変分周器からの信号と前記発振器か らの信号とを比較する位相比較器とを有する電子機器。
PCT/JP2006/311505 2005-07-29 2006-06-08 受信装置およびそれを用いた電子機器 Ceased WO2007013226A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP06766480A EP1777831A4 (en) 2005-07-29 2006-06-08 RECEIVER DEVICE AND THE SAME ELECTRONIC DEVICE USED THEREOF
JP2006536954A JP4245049B2 (ja) 2005-07-29 2006-06-08 受信装置およびそれを用いた電子機器
US11/572,942 US7733986B2 (en) 2005-07-29 2006-06-08 Receiver and electronic apparatus
CN2006800009207A CN101032088B (zh) 2005-07-29 2006-06-08 接收装置及采用该接收装置的电子设备

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-219960 2005-07-29
JP2005219960 2005-07-29

Publications (1)

Publication Number Publication Date
WO2007013226A1 true WO2007013226A1 (ja) 2007-02-01

Family

ID=37683130

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/311505 Ceased WO2007013226A1 (ja) 2005-07-29 2006-06-08 受信装置およびそれを用いた電子機器

Country Status (5)

Country Link
US (1) US7733986B2 (ja)
EP (1) EP1777831A4 (ja)
JP (1) JP4245049B2 (ja)
CN (1) CN101032088B (ja)
WO (1) WO2007013226A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009116262A1 (ja) * 2008-03-18 2009-09-24 パナソニック株式会社 シンセサイザと受信装置
JP2010016723A (ja) * 2008-07-04 2010-01-21 Toyota Industries Corp 周波数補正システム及び受信機
JP5310728B2 (ja) * 2008-08-28 2013-10-09 パナソニック株式会社 シンセサイザ及びこれを用いた受信装置及び電子機器

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4849329B2 (ja) * 2006-10-06 2012-01-11 ソニー株式会社 受信装置および受信方法、並びに、プログラム
JP2010093625A (ja) * 2008-10-09 2010-04-22 Toshiba Corp ビデオ信号復調回路
US9071493B2 (en) 2009-06-29 2015-06-30 Qualcomm Incorporated Dual frequency tracking loop for OFDMA systems
US9137069B2 (en) * 2012-08-07 2015-09-15 Intel Deutschland Gmbh Systems and methods to frequency shift unwanted signal components
EP2975772B1 (en) * 2013-03-15 2018-03-07 Sony Corporation Receiver and electronic appliance
CN104682978B (zh) 2013-12-02 2017-08-29 上海东软载波微电子有限公司 载波频偏处理方法和装置及接收机
CN204068947U (zh) * 2014-07-12 2014-12-31 无锡中星微电子有限公司 可调中频无线接收机及蓝牙模块
KR101811221B1 (ko) * 2016-02-17 2017-12-21 주식회사 이노와이어리스 신호 분석기의 wcdma 신호 타이밍 오프셋 처리 방법
EP3376666A1 (fr) * 2017-03-14 2018-09-19 STMicroelectronics (ALPS) SAS Dispositif d'oscillateur local à faible consommation
CN112485520B (zh) * 2020-12-03 2024-03-22 成都市精准时空科技有限公司 基于电压采样的绝对频差测量方法及系统及装置及介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0249223U (ja) * 1988-09-30 1990-04-05
JPH10284997A (ja) * 1997-03-31 1998-10-23 Nec Corp Afc回路
JP2001036386A (ja) * 1999-07-16 2001-02-09 Kenwood Corp 周波数制御回路
JP2002064457A (ja) * 1997-01-31 2002-02-28 Jisedai Digital Television Hoso System Kenkyusho:Kk 直交周波数分割多重信号復調装置
JP2004222192A (ja) * 2003-01-17 2004-08-05 Sanyo Electric Co Ltd 放送受信装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1169631A (en) * 1913-02-06 1916-01-25 Charles E Giberson Lamp-burner attachment.
JPH0249223A (ja) 1988-08-09 1990-02-19 Seiko Epson Corp ガルバノミラー
JP3735848B2 (ja) * 1996-05-02 2006-01-18 ソニー株式会社 デジタル通信受信装置
JP3238120B2 (ja) 1997-01-31 2001-12-10 株式会社次世代デジタルテレビジョン放送システム研究所 直交周波数分割多重信号復調装置
US5970105A (en) * 1998-05-11 1999-10-19 Cleveland Medical Devices Inc. Apparatus and method for efficient wireless communications in the presence of frequency error
JP4356203B2 (ja) * 2000-07-11 2009-11-04 ソニー株式会社 復調装置及び復調方法
JP2005197968A (ja) * 2004-01-06 2005-07-21 Fujitsu Ltd 信号処理回路並びに直交復調装置およびその誤差推定方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0249223U (ja) * 1988-09-30 1990-04-05
JP2002064457A (ja) * 1997-01-31 2002-02-28 Jisedai Digital Television Hoso System Kenkyusho:Kk 直交周波数分割多重信号復調装置
JPH10284997A (ja) * 1997-03-31 1998-10-23 Nec Corp Afc回路
JP2001036386A (ja) * 1999-07-16 2001-02-09 Kenwood Corp 周波数制御回路
JP2004222192A (ja) * 2003-01-17 2004-08-05 Sanyo Electric Co Ltd 放送受信装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009116262A1 (ja) * 2008-03-18 2009-09-24 パナソニック株式会社 シンセサイザと受信装置
JP2009225234A (ja) * 2008-03-18 2009-10-01 Panasonic Corp シンセサイザと、これを用いた受信装置、及び電子機器
US8594608B2 (en) 2008-03-18 2013-11-26 Panasonic Corporation Synthesizer and reception device
JP2010016723A (ja) * 2008-07-04 2010-01-21 Toyota Industries Corp 周波数補正システム及び受信機
JP5310728B2 (ja) * 2008-08-28 2013-10-09 パナソニック株式会社 シンセサイザ及びこれを用いた受信装置及び電子機器

Also Published As

Publication number Publication date
JP4245049B2 (ja) 2009-03-25
CN101032088B (zh) 2012-06-27
US20090232259A1 (en) 2009-09-17
US7733986B2 (en) 2010-06-08
JPWO2007013226A1 (ja) 2009-02-05
EP1777831A1 (en) 2007-04-25
CN101032088A (zh) 2007-09-05
EP1777831A4 (en) 2013-01-16

Similar Documents

Publication Publication Date Title
US8542784B2 (en) Spur mitigation for radio frequency receivers utilizing a free-running crystal
US6744828B1 (en) Receiving apparatus
WO2007013226A1 (ja) 受信装置およびそれを用いた電子機器
CN101222465B (zh) 接收设备、接收方法以及程序
EP2101461A1 (en) Method and arrangement for impact mitigation of sudden carrier frequency shifts in ofdm receiver.
US20110122975A1 (en) Electronic tuner and high frequency receiving device using the same
JP2008311838A (ja) 受信装置
JP2010193240A (ja) シンセサイザと、これを用いた受信装置及び電子機器
TWI510034B (zh) 載波頻率偏移校正方法以及機器可讀媒體
JP2010050780A (ja) 無線通信端末および無線通信制御方法
TWI266490B (en) Receiver and method for recovering incoming digital television signal
JP5272893B2 (ja) デジタル無線機のafc回路及びafc制御方法
US8594251B2 (en) Long-term drift mitigation for radio frequency receivers utilizing a free-running crystal
JP4506426B2 (ja) Cofdm変調方式受信機及び隣接チャネル妨害排除方法
JP3820063B2 (ja) 周波数制御回路
JP2002217992A (ja) 復調装置および復調方法
JP3932248B2 (ja) ダイレクトコンバージョン式チューナを内蔵する受信機
JP3324465B2 (ja) デジタルオーディオ放送受信機
Herzel et al. Frequency synthesis for 60 GHz OFDM systems
JP4998275B2 (ja) 受信装置とこれを用いた電子機器
US20090268101A1 (en) Direct conversion television receiver
CN103843255B (zh) 信号接收多调谐器系统以及相应的方法
JPH11275050A (ja) ディジタル放送受信機
JPH057227A (ja) Msk受信機
JP2003304172A (ja) 通信装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2006536954

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2006766480

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 11572942

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 200680000920.7

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 2006766480

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE