WO2007032089A1 - コモンモード電圧制御装置 - Google Patents

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    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end

Definitions

  • the present invention relates to a common mode voltage adjustment method in a signal transmission system, and more specifically, for example, when a common mode voltage is different between two circuit blocks in an LSI, for example, a circuit on the rear stage side
  • the present invention relates to a common mode voltage control device for adjusting the output common mode voltage of the output buffer of the previous circuit block so that the input common mode voltage is preferable for the input buffer.
  • Common mode voltage is generally generated when a parallel transmission line is excited near a ground plane in parallel with the ground plane, and the line voltage is separated into a common mode component and a differential mode component.
  • common mode voltage when signals are transmitted between circuits having different common mode voltages, it is desirable that the output common mode voltage of the output buffer of the preceding circuit is close to the common mode voltage of the input buffer of the succeeding circuit.
  • the common mode voltage is significantly different, the timing accuracy of the signal expressed by skew and jitter is reduced, and it becomes difficult to maintain the quality of the propagation signal.
  • FIG. 14 is an explanatory diagram of the first conventional example.
  • the common mode voltage is adjusted between one buffer 101 and the subsequent buffer 101 ab
  • the output common mode voltage of the nofer 101 from the transmission line in the signal transmission circuit 100 that transmits a differential signal is the common mode voltage detection circuit 10.
  • the semiconductor element constituting the signal transmission circuit 100 is a CMOS element
  • a value approximately halfway between the voltage level “H” and “L” is detected as the common mode voltage.
  • the voltage is input to the error amplifier 104 and compared with the reference voltage generated by the reference voltage generation circuit 103.
  • This reference voltage is a voltage that is considered preferable for the notch 10 1 on the rear stage side.
  • a feedback operation is performed so that the voltage detected by the path 102 matches the voltage generated by the reference voltage generation circuit 103.
  • the output common mode voltage of the buffer 101 is first of all.
  • the common mode voltage detection circuit 102 has an effect on signal transmission in the signal transmission circuit, resulting in degradation of the signal transmission band.
  • the common mode voltage detection circuit 102 often uses, for example, an RC filter composed of a resistor and a capacitance. The RC filter, the error amplifier 104, the nota
  • the third-order feedback loop composed of the three circuits a has the problem that it is difficult to ensure stability.
  • FIG. 15 is an explanatory diagram of a second conventional example.
  • the input and output of the buffer 101 of the differential signal transmission path are connected by a low impedance element 105 such as a resistor.
  • the operating point of the buffer 101 is considered to be preferable for 101.
  • FIGS. 16 and 17 are explanatory diagrams of third and fourth conventional examples of the common mode voltage adjustment method. In these conventional examples, differential signal transmission between the buffer 101 and the buffer 101 is performed.
  • Capacitance 106 is inserted in the path, the DC component is cut, and common mode power is
  • the pressure is set.
  • the reference voltage generation circuit 103 causes the operating point of the buffer 101 to
  • a reference voltage that forcibly sets b to the operating point with the highest gain is applied.
  • the impedance 107 is inserted to prevent an influence on the transmission path.
  • the input between the input and output of the buffer 101 is the same as in the second conventional example in FIG.
  • the output common mode voltage of the buffer 101 is increased.
  • the common mode voltage is detected from the signal on the transmission line, as in the first conventional example of FIG.
  • a buffer circuit device is disclosed in which a common mode voltage detection circuit is provided and the bias voltage for the buffer circuit is adjusted in accordance with the detection result.
  • Patent Document 2 discloses a receiver circuit including a common mode feedback circuit for maintaining a common mode voltage at a substantially constant value in a signal transmission system.
  • a common mode feedback circuit for maintaining a common mode voltage at a substantially constant value in a signal transmission system.
  • Patent Document 1 JP 2004-172980 “Buffer circuit device”
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-196680 “Receiver Circuit and Signal Transmission System” Disclosure of Invention
  • An object of the present invention is to appropriately adjust, for example, a common mode voltage between two circuit blocks while affecting the band of a transmission signal and ensuring the stability of the system. It is to provide a common mode voltage control device capable of performing the above.
  • a common mode voltage control device of the present invention is a control device for adjusting a common mode voltage between one buffer in a signal transmission circuit and a subsequent stage or a preceding buffer of the one buffer. And includes a first reference voltage generator, a second reference voltage generator, and a control signal generator.
  • the first reference voltage generation unit generates a common mode voltage corresponding to the one buffer described above, and the second reference voltage generation unit corresponds to a subsequent stage or a previous stage of the buffer.
  • the control signal generator generates a common mode voltage corresponding to the output voltage difference between the first reference voltage generator and the second reference voltage generator.
  • a control signal for controlling the mode voltage is generated and supplied to the one buffer and the first reference voltage generator.
  • the control signal is generated by the control signal generation unit so that the reference voltages generated by the two reference voltage generation units that generate the common mode voltages corresponding to the two buffers are equal to each other.
  • a low-frequency signal cannot pass through adjustment of a common mode voltage between, for example, two circuit blocks without applying any load to an actual signal transmission path. It is possible to control the system properly without problems and with the stability of the system secured.
  • FIG. 1 is a block diagram showing the principle configuration of a common mode voltage control apparatus according to the present invention.
  • FIG. 2 is an overall configuration example of a signal transmission system in which the common mode voltage control device of the present invention is used.
  • FIG. 3 is an explanatory diagram of a concept of common mode voltage adjustment in the present invention.
  • FIG. 4 is an explanatory diagram of the first embodiment of the present invention.
  • FIG. 5 shows an example of the configuration of a nother in the first embodiment.
  • FIG. 6 is a configuration example of a replica circuit 21 in the first embodiment.
  • FIG. 7 is a configuration example of a replica circuit 22 in the first embodiment.
  • FIG. 8 is a structural example of an error amplifier in the first embodiment.
  • FIG. 9 is an explanatory diagram of a second embodiment of the present invention.
  • FIG. 10 is a configuration example of a replica circuit 24 in the second embodiment.
  • FIG. 11 is an explanatory diagram of a third embodiment of the present invention.
  • FIG. 12 is an explanatory diagram of a fourth embodiment of the present invention.
  • FIG. 13 is an explanatory diagram of a fifth embodiment of the present invention.
  • FIG. 14 is an explanatory diagram of a first conventional example of a common mode voltage adjustment method.
  • FIG. 15 is an explanatory diagram of a second conventional example of the common mode voltage adjustment method.
  • FIG. 16 is an explanatory diagram of a third conventional example of a common mode voltage adjustment method.
  • FIG. 17 is an explanatory diagram of a fourth conventional example of the common mode voltage adjustment method.
  • FIG. 1 is a block diagram showing the principle configuration of a common mode voltage control apparatus according to the present invention.
  • This common mode voltage control device 2 is a control device for adjusting the common mode voltage between one buffer 3 in the signal transmission circuit 1 and the buffer 3 of, for example, a subsequent buffer. is there.
  • the common mode voltage control apparatus 2 includes a first reference voltage generation unit 5 that generates a common mode voltage corresponding to one buffer 3, and a first common mode voltage that generates a common mode voltage corresponding to, for example, the subsequent buffer 4.
  • Control that controls the common mode voltage of one buffer 3 according to the difference in voltage output from the reference voltage generator 2 of 2, the first reference voltage generator 5, and the second reference voltage generator 6
  • a control signal generation unit 7 that generates a signal and supplies the signal to one buffer 3 and the first reference voltage generation unit 5 is provided.
  • the control signal generator 7 it is also possible to generate a control signal for lowering the output voltage and raising the output voltage of the first reference voltage generator 5 in the reverse case.
  • the control signal output from the control signal generator 7 is an analog signal. Is supplied to one buffer 3 and the first reference voltage generation unit 5, or the analog control signal output from the control signal generation unit 7 is converted into a digital signal, and one buffer 3 and the first reference voltage generation unit 5 are converted. It can be further provided with an analog Z-digital converter that is applied to the reference voltage generator 5 of 1.
  • the control signal output from the control signal generator 7 can be given to one or more buffers.
  • a control signal can be given to one or more subsequent buffers in addition to the one buffer.
  • FIG. 2 shows an example of the overall configuration of a signal transmission system in which the common mode voltage control device of the present invention is used.
  • signals are exchanged between a high-speed circuit 10 composed of CML (current mode logic) and a low-speed circuit 11 composed of CMOS (complementary metal oxide semiconductor). Done.
  • the time margin of a circuit composed of CML is small. If the common mode voltage differs from the circuit on the other side in the system, the time margin will be further reduced, so adjustment of the common mode voltage is required.
  • the common mode voltage of the high speed circuit 10 composed of CML is around the power supply voltage
  • the common mode voltage on the low speed circuit 11 side composed of CMOS is around half the power supply voltage.
  • the power supply voltage of the high-speed circuit 10 composed of CML and the power supply voltage of the low-speed circuit 11 composed of CMOS have different power. Different values. For example, when transmitting a signal from the circuit 10 to the circuit 11, control is performed so that the output common mode voltage of the output buffer on the circuit 10 side matches the operating point where the gain is the most for the input buffer on the circuit 11 side.
  • the common mode voltage controller 12 the common mode voltage is adjusted between the output buffer on the circuit 10 side and the input buffer on the circuit 11 side.
  • FIG. 3 is an explanatory diagram of the basic concept of the present invention.
  • the power to which multiple buffers 15 are provided is one of these buffers 15 and the
  • the first reference voltage generation circuit 16 is a common mode corresponding to the buffer 15.
  • the second reference voltage generation circuit 17 is connected to the nother 15 to generate a voltage.
  • the control signal generation unit in claim 1 corresponds to the differential voltage detection circuit 18 and the control signal generation circuit 19.
  • the common mode voltage corresponding to the two buffers 15 and 15 is the signal
  • the deterioration factor of the signal transmitted in the signal transmission circuit 1 can be reduced. Further, by providing, for example, a buffer replica circuit as the reference voltage generation circuit, it is possible to generate a more stable reference voltage.
  • FIG. 4 is an explanatory diagram of the first embodiment of the present invention. Comparing this figure with the basic conceptual diagram of the present invention shown in FIG. 3, the first reference voltage generating circuit 16 is connected to the replica circuit 21 of the nother 15.
  • the second reference voltage generation circuit 17 is configured by the replica circuit 22 of the buffer 15.
  • differential voltage detection circuit 18 and the control signal generation circuit 19 are configured by one error amplifier 23.
  • the control power to increase the voltage of the control signal by the error amplifier 23. Conversely, if the reference voltage 1 is lower than the reference voltage 2, control is performed to lower the voltage of the control signal, and the control signal is given to the replica circuit 21 so that the reference voltage 1 and reference voltage 2 match. A feedback operation is performed.
  • this feedback loop is a secondary system composed of only the replica circuit 21 and the error amplifier 23, the phase delay is within 180 degrees, and the operation is reduced. Qualitative can be maintained. That is, in the first embodiment of the present invention, the replica circuit 21 of the buffer 15 is used as the first reference voltage generation circuit 16, and the second reference voltage generation circuit 17 is used.
  • Buffer 15 replica circuit 22 to buffer the output common mode voltage of buffer 15.
  • the control signal is set to the replica circuit 21 b so that it matches the operating point where the gain of F15 is the highest.
  • a b to provide a common-mode voltage that is optimal for the operation of the subsequent buffer 15 a b
  • FIG. 5 is a circuit diagram of a CML buffer as a configuration example of the buffer 15, for example.
  • a CML buffer as a configuration example of the buffer 15, for example.
  • Figure 2 a
  • buffers 15 and 15 are one circuit block.
  • the present invention can also be applied to the case where it exists in a chip or in a chip.
  • the present invention can be applied if a control signal to be input can be input.
  • the buffer 15 includes three n-type (n-channel) MOS transistors 25 to 27.
  • a It consists of two load devices 28, 29.
  • As the load device various devices such as a p-type MOS transistor, a resistor, and an inductor can be used.
  • FIG. 6 is a configuration diagram of the replica circuit 21 of FIG.
  • the replica circuit 21 has the same configuration as the CML buffer in FIG. /, The ratio is changed, and the input / output is shorted.
  • the voltage value of the control signal applied to the gate of the transistor 27 increases, the current flowing through the two load devices 28 and 29 increases and the value of the reference voltage 1 decreases. Accordingly, as described with reference to FIG. 4, when the reference voltage 1 as the output of the replica circuit 21 is high, the reference voltage 1 can be lowered by increasing the voltage value of the control signal.
  • FIG. 7 is a configuration example of the replica circuit 22 of FIG. This replica circuit 22 is
  • this corresponds to an input canoffer on the low-speed circuit 11 side composed of CMOS, for example, the input / output of the inverter composed of P-type MOS transistor 31 and n-type MOS transistor 32 is short-circuited
  • the value of the reference voltage 2 is almost the value of 1Z2 of the power supply voltage V, and the common mode voltage dd b that produces the most gain for the buffer 15
  • FIG. 8 is a configuration example of the error amplifier 23 of FIG.
  • the error amplifier 23 is composed of three p-type MOS transistors 34 to 36 and three n-type MOS transistors 37 to 39.
  • the n-type transistor 37 is in a state close to conduction, and as a result, the potential of the gate of the p-type transistor 34 decreases, and the transistor 34 approaches the conduction state.
  • An operation is performed in which the drain potential, and hence the value of the control signal as the drain potential of the transistor 36, increases.
  • the error amplifier 23 may be a general differential voltage amplifier without being limited to the configuration example of FIG.
  • FIG. 9 is an explanatory diagram of the second embodiment of the present invention.
  • the error amplifier 23, the buffer 15, and the replica circuit 24 are connected with AZD.
  • Transform 41 is provided. That is, in the first embodiment of FIG. 4, the analog voltage as the output of the error amplifier 23 is applied as an analog bias voltage to the gate of the n-type MOS transistor 27 in FIGS. 5 and 6, respectively. In 9, the analog voltage is converted into digital signal power of n bits.
  • circuit 24 The point given to circuit 24 is different.
  • FIG. 10 shows a replica circuit 2 as the first reference voltage generation circuit 16 in the second embodiment.
  • 4 is a configuration circuit diagram of FIG. Compared to FIG. 6 showing the configuration of the replica circuit 21 in the first embodiment, in FIG. 6, a plurality of n-type MOS transistors 27 to which control signals are input to the gates are connected in parallel, and the gates of the transistors 27 are A constant bias voltage is applied, another n-type MOS transistor 43 is connected between each transistor 27 and ground, and the value of each bit of the n-bit digital signal is connected to the gate of each transistor 43. Different points are given.
  • the configuration of the buffer 15 is configured so that the transistor 27 in FIG. 5 is configured as shown in FIG.
  • FIG. 11 is an explanatory diagram of the third embodiment of the present invention.
  • the common mode voltage of the buffer 15 on the rear stage among the two buffers 15 and 15 is controlled.
  • the first reference voltage generating circuit 16 is a replica circuit 45 of the downstream-side nother 15.
  • the second reference voltage generation circuit 17 is a replica circuit 46 of the buffer 15 in the previous stage and
  • the amplifier 23 controls the replica circuit 45 so that the reference voltage values as the outputs of the two replica circuits 45 and 46 become equal, and outputs the control signal to the buffer 15.
  • FIG. 12 is an explanatory diagram of the fourth embodiment of the present invention.
  • the outputs of the two replica circuits 21 and 22 are given to the error amplifier 23 as in the first embodiment of FIG. 4, and the control signal output from the error amplifier 23 is the buffer 15 and the replica.
  • the control signal output from the error amplifier 23 is the buffer 15 and the replica.
  • buffer 15 output common-mode voltage is optimized for buffer 15 operation.
  • control signal output from the error amplifier 23 is sent to the buffer 15.
  • the force applied to the previous kaffa corresponds to the third embodiment of FIG. Just give the control signal output from the amplifier 23 to the notch 15 and then
  • the common mode voltage can be adjusted more effectively by providing it to a plurality of buffers in general.
  • FIG. 13 is an explanatory diagram of the fifth embodiment of the present invention. The figure shows buffer 15 and buffer 15
  • the power supply voltage for a b is different.
  • the power supply voltage of the high-speed circuit 10 composed of CML described in FIG. 2 and the low-speed circuit 11 composed of CMOS are generally different, and FIG. 13 corresponds to an embodiment in such a case. .
  • Vddb When the voltage is Vddb, Vdda is used as the power supply voltage for the replica circuit 21, and Vddb is used as the power supply voltage for the replica circuit 22.
  • the common mode voltage is adjusted without applying an actual load to the signal transmission path, and for example, without affecting the band and amplitude of the transmission signal. It is possible to set the output common mode voltage of the preceding buffer to the operating point where the gain is maximized for the succeeding buffer.
  • the low-frequency signal is not interrupted, and the feedback loop for adjusting the common mode voltage is a secondary system, so that the stability of the system can be ensured.
  • the common mode voltage is transmitted between circuit blocks with different common mode voltages.
  • the signal timing accuracy (expressed in terms of skew and jitter) can be made as high as possible to maintain the signal quality and contribute greatly to improving the transmission quality of high-frequency data signal transmission.

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Abstract

　伝送信号の帯域に影響を与えることなく、また系の安定性を確保しながら、例えば２つの回路ブロックの間でのコモンモード電圧の調整を行うためのコモンモード電圧制御装置は、信号伝送回路内の１つのバッファに対応するコモンモード電圧を発生する第１の参照電圧発生部と、その１つのバッファの後段、または前段のバッファに対応するコモンモード電圧を発生する第２の参照電圧発生部と、２つの参照電圧発生部の出力の差に対応して、その１つのバッファのコモンモード電圧を制御する信号を生成して、その１つのバッファと第１の参照電圧発生部とに与える制御信号生成部とを備える。

Description

明 細 書
コモンモード電圧制御装置
技術分野
[0001] 本発明は信号伝送システムにおけるコモンモード電圧の調整方式に係り、さらに詳 しくは、例えば LSIの内部において 2つの回路ブロックの間でコモンモード電圧が異 なる場合に、例えば後段側の回路の入力バッファにとって好ましい入力コモンモード 電圧になるように、前段の回路ブロックの出力バッファの出力コモンモード電圧を調 整するためのコモンモード電圧制御装置に関する。
背景技術
[0002] コンピュータを含む情報処理機器を構成する部品の性能は大きく向上している。例 えば SRAM、 DRAM,プロセッサ、スィッチ用 LSIなどの性能向上に伴い、これらの 部品や要素の間の信号伝送速度を向上させることがシステムの全体性能を向上させ るために必要となって 、る。例えば SRAMや DRAMなどのメモリとプロセッサの間の 速度のギャップは大きくなる傾向があり、近年ではこの速度ギャップがコンピュータの 性能向上の妨げとなっている。信号伝送だけでなぐチップの大型化に伴い、チップ 内の素子の間や回路ブロックの間の信号伝送速度もチップの性能を制限する大きな 要因となりつつある。さらに周辺機器とプロセッサやチップセットの間の信号伝送もシ ステム全体の性能を制限する要素である。
[0003] 高周波データの信号伝送において、信号波形の劣化を引き起こす重要な原因とし てコモンモード電圧の変動があげられる。コモンモード電圧は、一般に平行伝送線路 をグラウンド面の近くにグラウンド面と並行に配置して励振した時、線路電圧がコモン モード成分とディファレンシャルモード成分とに分離されることによって発生するもの であり、例えばコモンモード電圧が異なる回路の間で信号を伝送する場合、前段側 の回路の出力バッファの出力コモンモード電圧が後段側の回路の入力バッファのコ モンモード電圧に近いことが望ましぐこれらのコモンモード電圧が大きく異なるような 場合には、スキューやジッタなどで表現される信号のタイミング精度が低下し、伝播 信号の品質を維持することが困難となる。 [0004] このような信号伝送回路におけるコモンモード電圧の調整方式の従来例について、 図 14から図 17を用いて説明する。図 14は、第 1の従来例の説明図である。同図に おいて信号伝送回路 100に含まれる複数のバッファ 101のうちで、 1つのバッファ 10 1とその後段のバッファ 101との間で、コモンモード電圧の調整が行われるものとす a b
る。
[0005] 図 14の第 1の従来例では、例えば差動信号が伝送される信号伝送回路 100内の 伝送路から、ノ ッファ 101の出力コモンモード電圧がコモンモード電圧検出回路 10
a
2によって検出される。例えば信号伝送回路 100を構成する半導体素子が CMOS素 子であるような場合には、電圧レベルの" H"ど' L"とのほぼ中間の値がコモンモード 電圧として検出される。検出された電圧はエラーアンプ 104に入力され、参照電圧発 生回路 103の発生する参照電圧と比較される。この参照電圧は後段側のノ ッファ 10 1にとつて好ましいと考えられる電圧であり、エラーアンプ 104によって 2つの電圧の b
差に応じた制御信号力 Sバッファ 101にフィードバックされ、コモンモード電圧検出回
a
路 102が検出する電圧と参照電圧発生回路 103が発生する電圧とがー致するように フィードバック動作が行われる。
[0006] し力しながら第 1の従来例では、まず第 1にバッファ 101の出力コモンモード電圧の
a
みがモニタされて 、るため、コモンモード電圧調整を十分に行うことができな 、と 、う 問題点がある。第 2にコモンモード電圧検出回路 102の存在によって信号伝送回路 における信号伝送に影響が生じ、信号伝送帯域の劣化などが生ずるという問題点が ある。第 3にコモンモード電圧検出回路 102は、例えば抵抗と静電容量で構成される RCフィルタを用いることが多いが、この RCフィルタ、エラーアンプ 104、ノ ッファ 101
a の 3つの回路によって構成される 3次系フィードバックループは安定性の確保が難し いという問題点がある。
[0007] 図 15は、第 2の従来例の説明図である。この第 2の従来例は、差動信号の伝送経 路のバッファ 101の入力と出力を抵抗などの低インピーダンス素子 105によって接
b
続することによって、バッファ 101の動作点を 101にとつて好ましいと考えられる電
b b
圧、すなわち最もゲインの出る動作点に強制的に設定するものである。しかしながら この第 2の従来例においては、ノッファ 101の入力インピーダンスが低下し、ノッファ 101の出力波形がなまってしまうという問題点がある。
a
[0008] 図 16、図 17は、コモンモード電圧調整方式の第 3、および第 4の従来例の説明図 である。これらの従来例では、ノ ッファ 101とバッファ 101との間の差動信号の伝送
a b
路に静電容量 106を挿入し、直流成分をカットしてバッファ 101側でコモンモード電
b
圧を設定するものである。
[0009] 図 16の第 3の従来例では、参照電圧発生回路 103によってバッファ 101の動作点
b を最もゲインが高くなる動作点に強制的に設定するような参照電圧が与えられる。ィ ンピーダンス 107は、伝送路への影響を防止するために挿入される。図 17の第 4の 従来例では、図 15の第 2の従来例と同様に、バッファ 101の入力と出力の間にイン
b
ピーダンス 105を接続することによって、バッファ 101の出力コモンモード電圧を強
b
制的に最もゲインが高くなる動作点に設定するものである。しかしながらこれらの第 3 、第 4の従来例では、伝送路に静電容量 106が挿入されるために、入力信号の周波 数レンジが広い場合には信号の低い周波数成分が通らなくなり、問題を生ずる場合 がある。
[0010] このようなコモンモード電圧の調整などについて、例えば特許文献 1に開示されて いる従来技術では、図 14の第 1の従来例と同様に、伝送路の信号からコモンモード 電圧を検出するコモンモード電圧検出回路が設けられ、その検出結果に対応してバ ッファ回路に対するバイアス電圧を調整するバッファ回路装置が開示されている。
[0011] また特許文献 2には、信号伝送システムにおいて、コモンモード電圧をほぼ一定の 値に保っためのコモンモードフィードバック回路を備えたレシーバ回路が開示されて いる。し力しながら、これらの公知技術を用いても、例えばコモンモード電圧の異なる 2つの回路ブロックの間で、前述の問題点を解決しながらコモンモード電圧を適切に 調整することはできな力つた。
特許文献 1 :特開 2004— 172980号 「バッファ回路装置」
特許文献 2 :特開 2000— 196680号 「レシーバ回路および信号伝送システム」 発明の開示
[0012] 本発明の目的は、伝送信号の帯域に影響を与えることなぐまた系の安定性を確保 しながら、例えば 2つの回路ブロック間でのコモンモード電圧の調整を適切に行うこと ができるコモンモード電圧制御装置を提供することである。
[0013] 本発明のコモンモード電圧制御装置は、信号伝送回路内の 1つのバッファと、その 1つのバッファの後段、または前段のバッファとの間でコモンモード電圧の調整を行う ための制御装置であり、第 1の参照電圧発生部、第 2の参照電圧発生部、および制 御信号生成部を備える。
[0014] 第 1の参照電圧発生部は、前述の 1つのバッファに対応するコモンモード電圧を発 生するものであり、第 2の参照電圧発生部は、後段、または前段のノ ッファに対応す るコモンモード電圧を発生するものであり、制御信号生成部は第 1の参照電圧発生 部と第 2の参照電圧発生部との出力電圧の差に対応して、前述の 1つのバッファのコ モンモード電圧を制御する制御信号を生成し、その 1つのバッファと第 1の参照電圧 発生部とに与えるものである。
[0015] このように本発明においては、それぞれ 2つのバッファに対応するコモンモード電圧 を発生する 2つの参照電圧発生部が発生する参照電圧が等しくなるように、制御信 号生成部によって制御信号を生成して、その制御信号を用いて第 1の参照電圧発生 部にフィードバックをかけ、かつその制御信号を前述の 1つのバッファに与えることに よって、例えば後段のバッファにとって最もゲインの出る動作点に後段のノ ッファに 対するコモンモード電圧を設定することが可能となる。
[0016] 以上のように本発明によれば、実際の信号伝送経路に一切の負荷をかけることなく 、例えば 2つの回路ブロックの間のコモンモード電圧の調整を、低周波信号が通らな いという問題もなぐまた系の安定性を確保した状態で適切に制御することが可能と なる。
図面の簡単な説明
[0017] [図 1]本発明のコモンモード電圧制御装置の原理構成ブロック図である。
[図 2]本発明のコモンモード電圧制御装置が用いられる信号伝送システムの全体構 成例である。
[図 3]本発明におけるコモンモード電圧調整の概念の説明図である。
[図 4]本発明の第 1の実施例の説明図である。
[図 5]第 1の実施例におけるノ ッファの構成例である。 [図 6]第 1の実施例におけるレプリカ回路 21の構成例である。
[図 7]第 1の実施例におけるレプリカ回路 22の構成例である。
[図 8]第 1の実施例におけるエラーアンプの構成例である。
[図 9]本発明の第 2の実施例の説明図である。
[図 10]第 2の実施例におけるレプリカ回路 24の構成例である。
[図 11]本発明の第 3の実施例の説明図である。
[図 12]本発明の第 4の実施例の説明図である。
[図 13]本発明の第 5の実施例の説明図である。
[図 14]コモンモード電圧調整方式の第 1の従来例の説明図である。
[図 15]コモンモード電圧調整方式の第 2の従来例の説明図である。
[図 16]コモンモード電圧調整方式の第 3の従来例の説明図である。
[図 17]コモンモード電圧調整方式の第 4の従来例の説明図である。
発明を実施するための最良の形態
[0018] 図 1は、本発明のコモンモード電圧制御装置の原理構成ブロック図である。このコ モンモード電圧制御装置 2は、信号伝送回路 1の内部の 1つのバッファ 3と、このバッ ファ 3の、例えば後段のバッファとの間で、コモンモード電圧の調整を行うための制御 装置である。
[0019] コモンモード電圧制御装置 2は、 1つのバッファ 3に対応するコモンモード電圧を発 生する第 1の参照電圧発生部 5と、例えば後段のバッファ 4に対応するコモンモード 電圧を発生する第 2の参照電圧発生部 6と、第 1の参照電圧発生部 5、第 2の参照電 圧発生部 6の出力する電圧の差に対応して、 1つのバッファ 3のコモンモード電圧を 制御する制御信号を生成し、 1つのバッファ 3と第 1の参照電圧発生部 5とに与える制 御信号生成部 7とを備える。
[0020] 本発明においては制御信号生成部 7が、第 1の参照電圧発生部 5の出力電圧が第 2の参照電圧発生部 6の出力電圧より大きい時には、第 1の参照電圧発生部 5の出 力電圧を下げ、逆の時には第 1の参照電圧発生部 5の出力電圧を上げるための制御 信号を生成することもできる。
[0021] また制御信号生成部 7の出力する制御信号がアナログ信号であり、そのアナログ信 号が 1つのバッファ 3と第 1の参照電圧発生部 5とに与えられることも、あるいは制御信 号生成部 7の出力するアナログ制御信号をデジタル信号に変換して、 1つのバッファ 3、および第 1の参照電圧発生部 5に与えるアナログ Zデジタル変換部をさらに備え ることちでさる。
[0022] さらに本発明においては、図 1に示すように 1つのバッファ 3とその後段のバッファ 4 との間でコモンモード電圧の調整が行われるときには、 1つのバッファ 3に加えてさら にその前段の 1つ以上のバッファに対して制御信号生成部 7の出力する制御信号が 与えられることもできる。あるいは 1つのバッファとその前段のバッファとの間でコモン モード電圧の調整が行われるときには、その 1つのバッファにカ卩えてさらに後段の 1つ 以上のバッファに制御信号が与えられることもできる。
[0023] 続いて本発明の実施形態についてさらに詳細に説明する。図 2は本発明のコモン モード電圧制御装置が用いられる信号伝送システムの全体構成例である。同図にお Vヽては CML (カレント ·モード'ロジック）で構成される高速回路 10と、 CMOS (コンプ リメンタリ'メタル ·オキサイド ·セミコンダクタ)で構成される低速回路 11の間で信号の やり取りが行われる。一般に CMLで構成される回路のタイムマージンは小さぐシス テム内で相手側の回路との間でコモンモード電圧が異なるとさらにタイムマージンが 小さくなるため、コモンモード電圧の調整が必要となる。
[0024] 図 2において CMLで構成される高速回路 10のコモンモード電圧は電源電圧付近 であり、一方 CMOSで構成される低速回路 11側のコモンモード電圧は電源電圧の 半分付近である。一般に CMLで構成される高速回路 10と CMOSで構成される低速 回路 11の電源電圧は異なる力 簡単のためにこれらの電源電圧が等しいとすると、 2 つの回路 10、 11のコモンモード電圧は明らかに異なる値となる。例えば、回路 10か ら回路 11への信号の伝送にあたり、回路 10側の出力バッファの出力コモンモード電 圧を回路 11側の入力バッファにとって最もゲインの出る動作点に一致させるような制 御を、コモンモード電圧制御装置 12によって実行することによって、回路 10側の出 力バッファと、回路 11側の入力バッファとの間でコモンモード電圧の調整が行われる
[0025] 図 3は、本発明の基本概念の説明図である。同図において信号伝送回路 1の内部 には複数のバッファ 15が備えられる力 そのうちの 1つのバッファ 15とその後段のバ
a
ッファ 15との間でのコモンモード電圧の調整を例として、本発明の基本概念を説明 b
する。
[0026] 図 3において第 1の参照電圧発生回路 16は、バッファ 15に対応するコモンモード
a
電圧を発生するためのものであり、第 2の参照電圧発生回路 17は、ノ ッファ 15に対
b 応するコモンモード電圧を発生するためのものである。 2つの参照電圧発生回路 16、 17の出力は差電圧検出回路 18に与えられ、その検出結果としての差電圧は制御信 号生成回路 19に与えられる。制御信号生成回路 19の出力としての制御信号は、第 1の参照電圧発生回路 16とバッファ 15に与えられる。本発明の特許請求の範囲の
a
請求項 1における制御信号生成部は、差電圧検出回路 18と制御信号生成回路 19と に対応する。
[0027] 本発明においては、 2つのバッファ 15、 15に対応するコモンモード電圧が、信号
a b
伝送回路 1の内部の信号パス力 ではなぐ 2つの参照電圧発生回路 16、 17によつ て与えられているために、信号伝送回路 1内で伝送される信号の劣化要因を減らす ことができる。また参照電圧発生回路として、例えばバッファのレプリカ回路をそれぞ れ設けることによって、より安定した参照電圧発生が可能となる。
[0028] 図 4は、本発明の第 1の実施例の説明図である。同図を図 3の本発明の基本概念 図と比較すると、第 1の参照電圧発生回路 16がノ ッファ 15のレプリカ回路 21によつ
a
て、また第 2の参照電圧発生回路 17がバッファ 15のレプリカ回路 22によって構成さ
b
れ、また差電圧検出回路 18と制御信号生成回路 19とが 1つのエラーアンプ 23によ つて構成されている。
[0029] 図 4の第 1の実施例では、レプリカ回路 21の発生する参照電圧 1がレプリカ回路 22 の発生する参照電圧 2より高ければ、エラーアンプ 23によって制御信号の電圧を上 げる制御力 また逆に参照電圧 1の方が参照電圧 2より低ければ制御信号の電圧を 下げる制御が行われ、その制御信号がレプリカ回路 21に与えられることによって、参 照電圧 1と参照電圧 2とが一致するようなフィードバック動作が行われる。
[0030] またこの第 1の実施例では、このフィードバックループがレプリカ回路 21とエラーァ ンプ 23のみで構成される 2次系なので、位相の遅れは 180度以内となり、動作の安 定性を保つことができる。すなわち本発明の第 1の実施例では、第 1の参照電圧発生 回路 16としてバッファ 15のレプリカ回路 21を、また第 2の参照電圧発生回路 17とし
a
てバッファ 15のレプリカ回路 22を用い、バッファ 15の出力コモンモード電圧をバッ
b a
ファ 15の最もゲインの出る動作点に一致させるように、制御信号をレプリカ回路 21 b
にフィードバックし、同時にその制御信号をバッファ 15に与えることによって、ノ ッフ
a
ァ 15が後段のバッファ 15の動作にとって最適となるコモンモード電圧を与えるよう a b
に、信号を出力することになる。
[0031] 続いて第 1の実施例の構成要素としてのバッファ、参照電圧発生回路、およびエラ 一アンプの構成例について図 5から図 8を用いて説明する。図 5は、例えばバッファ 1 5の構成例としての CMLバッファの回路図である。同図は、例えば図 2で示したよう a
にバッファ 15力 CMLで構成される高速回路 10の出力バッファに相当し、 CMOSで
a
構成される低速回路 11の入力バッファに対して信号を伝送する場合に相当する。な おこれは 1つの例であり、例えば図 3においてバッファ 15と 15とが 1つの回路ブロッ
a b
ク、あるいはチップの中に存在する場合などにも本発明を適用することができることは 当然であり、 2つのバッファ 15
a、 15のいずれかのバッファにコモンモード電圧を制御 b
する制御信号を入力することができれば本発明を適用可能である。
[0032] 図 5においてバッファ 15は、 3つの n型（nチャネル） MOSトランジスタ 25から 27
a 、 2 つの負荷デバイス 28、 29によって構成されている。負荷デバイスとしては、例えば p 型 MOSトランジスタ、抵抗、インダクタなどの各種のデバイスを利用することが可能で ある。
[0033] 図 5においてトランジスタ 27のゲートに与えられる制御信号が" H"レベルである時 にバッファへの（正転)入力力 S"H"となり、その差動信号としてのバッファへの反転入 力が" L"となると、トランジスタ 25はオフ、 26はオンとなり、負荷デバイス 28には電流 が流れず、負荷デバイス 29に電流が流れ、その結果バッファの正転出力は" H"、反 転出力は" L"となる。
[0034] 図 6は、図 4のレプリカ回路 21の構成図である。同図においてレプリカ回路 21は図 5の CMLバッファと同一構成、または例えばトランジスタのチャネル幅などを等し！/、比 率で変えたものであり、さらにその入出力をショートさせたものである。同図においてト ランジスタ 27のゲートに与えられる制御信号の電圧の値が大きくなると、 2つの負荷 デバイス 28、 29に流れる電流が増加し、参照電圧 1の値は低下する。これによつて 図 4で説明したようにレプリカ回路 21の出力としての参照電圧 1が高い場合には、制 御信号の電圧の値を上げることによって参照電圧 1を低下させることが可能となる。
[0035] 図 7は、図 4のレプリカ回路 22の構成例である。このレプリカ回路 22は、ノ ッファ 15
b
、すなわち図 2では、 CMOSで構成される低速回路 11側の入カノッファに相当し、 例えば P型 MOSトランジスタ 31と n型 MOSトランジスタ 32とで構成されるインバータ の入出力をショートさせたものであり、この構成によって参照電圧 2の値はほぼ電源 電圧 V の 1Z2の値となり、バッファ 15にとつて最もゲインの出るコモンモード電圧 dd b
が与えられる。図 6におけると同様に 2つの MOSトランジスタの、例えばチャネル幅を 、ノッファ 15を構成するトランジスタのチャネル幅と等しい比率で変えても良いことは
b
当然である。
[0036] 図 8は、図 4のエラーアンプ 23の構成例である。同図においてエラーアンプ 23は 3 つの p型 MOSトランジスタ 34から 36、および 3つの n型 MOSトランジスタ 37から 39 によって構成されている。そして例えば参照電圧 1の値が大きい時には n型トランジス タ 37は導通に近い状態となり、その結果 p型トランジスタ 34のゲートの電位が低下し て、トランジスタ 34は導通状態に近づき、その結果トランジスタ 34のドレインの電位、 したがってトランジスタ 36のドレインの電位としての制御信号の値が増加する動作が 行われる。なおエラーアンプ 23としては図 8の構成例に限定されることなぐ一般的な 差動電圧増幅器を用 、ることもできることは当然である。
[0037] 図 9は、本発明の第 2の実施例の説明図である。同図を第 1の実施例に対する図 4 と比較すると、エラーアンプ 23とバッファ 15、およびレプリカ回路 24との間に AZD
a
変翻 41が備えられている点が異なっている。すなわち図 4の第 1の実施例では、ェ ラーアンプ 23の出力としてのアナログ電圧がそれぞれ図 5、図 6の n型 MOSトランジ スタ 27のゲートにアナログのバイアス電圧として与えられるのに対して、図 9ではその アナログ電圧がデジタル変換された nビットの信号力 それぞれバッファ 15とレプリカ
a
回路 24に与えられる点が異なっている。
[0038] 図 10は、第 2の実施例における第 1の参照電圧発生回路 16としてのレプリカ回路 2 4の構成回路図である。第 1の実施例におけるレプリカ回路 21の構成を示す図 6と比 較すると、図 6では制御信号がゲートに入力される n型 MOSトランジスタ 27が複数個 並列に接続され、各トランジスタ 27のゲートに一定のバイアス電圧が与えられ、各トラ ンジスタ 27とアースとの間にそれぞれもう 1つの n型 MOSトランジスタ 43がそれぞれ 接続され、各トランジスタ 43のゲートに nビットデジタル信号の各ビットの信号の値が 与えられる点が異なっている。例えば、トランジスタ 27、 43のチャネル幅を、制御信 号 nビットのうちで MSBビットの信号の値の影響が最大となり、 LSBビットの信号の影 響が最小となるように変化させることによって、アナログ信号力も変換されたデジタル 信号による制御を適切に行うことが可能となる。なお、第 2の実施例においては、バッ ファ 15の構成も図 5のトランジスタ 27を図 10のような構成とすることによって、デジタ a
ル信号による制御が可能となる。
[0039] 図 11は、本発明の第 3の実施例の説明図である。この第 3の実施例では、 2つのバ ッファ 15、 15のうちで後段側のバッファ 15のコモンモード電圧の制御が行われる。
a b b
すなわち第 1の参照電圧発生回路 16は後段側のノ ッファ 15のレプリカ回路 45であ
b
り、第 2の参照電圧発生回路 17は前段のバッファ 15のレプリカ回路 46であり、エラ
a
一アンプ 23は 2つのレプリカ回路 45、 46の出力としての参照電圧の値が等しくなる ようにレプリカ回路 45を制御するとともに、その制御信号をバッファ 15に対しても出
b
力する。
[0040] 図 12は、本発明の第 4の実施例の説明図である。この第 4の実施例では、図 4の第 1の実施例におけると同様に 2つのレプリカ回路 21、 22の出力がエラーアンプ 23に 与えられ、エラーアンプ 23の出力する制御信号はバッファ 15とレプリカ回路 21に与
a
えられると同時に、その制御信号力 Sバッファ 15の前段のノ ッファ、一般に複数のバッ
a
ファに対してさらに与えられることによって、一段だけのバッファ 15に対する制御だ
a
けではバッファ 15との間でのコモンモード電圧の調整が十分にできないような場合
b
にも、バッファ 15の出力コモンモード電圧をバッファ 15の動作にとって最適な値に
a b
調整することが可能となる。
[0041] 図 12の第 4の実施例では、エラーアンプ 23の出力する制御信号をバッファ 15のさ
a らに前段のノッファにも与えるものとした力 逆に図 11の第 3の実施例に対応してェ ラーアンプ 23の出力する制御信号を、ノ ッファ 15に与えるだけでなぐさらにその後
b
段の一般に複数のバッファにも与えることによって、コモンモード電圧の調整をさらに 有効に行うことも可能である。
[0042] 図 13は、本発明の第 5の実施例の説明図である。同図はバッファ 15とバッファ 15
a b に対する電源電圧が異なる場合の実施例である。例えば図 2で説明した CMLで構 成される高速回路 10と、 CMOSで構成される低速回路 11との電源電圧は一般に異 なるものであり、図 13はそのような場合の実施例に相当する。
[0043] 図 13において、ノッファ 15に対する電源電圧を Vdda、ノッファ 15に対する電源
a b
電圧を Vddbとすると、レプリカ回路 21に対する電源電圧として Vdda、レプリカ回路 2 2に対する電源電圧として Vddbが用いられることになる。
[0044] 以上詳細に説明したように、本発明によれば信号の伝送経路に実際の負荷をかけ ることなくコモンモード電圧の調整が可能となり、伝送信号の帯域や振幅に影響する ことなぐ例えば前段のバッファの出力コモンモード電圧を後段のバッファにとって最 もゲインが出る動作点に設定することが可能となる。低周波信号を遮断することもなく 、またコモンモード電圧調整のためのフィードバックループが 2次系となるため系の安 定性を確保することもでき、例えばコモンモード電圧が異なる回路ブロック間で伝送さ れる信号のタイミング精度 (スキューやジッタで表される）をできるだけ高くし、信号品 質を維持することができ、高周波データ信号伝送の伝送品質向上に寄与するところ が大きい。

Claims

請求の範囲
[1] 信号伝送回路内の 1つのバッファと、該 1つのバッファの後段、または前段のバッフ ァの間でコモンモード電圧の調整を行うための制御装置であって、
該 1つのバッファに対応するコモンモード電圧を発生する第 1の参照電圧発生部と 該後段、または前段のバッファに対応するコモンモード電圧を発生する第 2の参照 電圧発生部と、
該第 1の参照電圧発生部の出力と第 2の参照電圧発生部の出力との差の電圧に対 応して、該 1つのバッファのコモンモード電圧を制御する制御信号を生成して、該 1つ のノ ッファと第 1の参照電圧発生部とに与える制御信号生成部とを備えることを特徴 とするコモンモード電圧制御装置。
[2] 前記制御信号生成部が、前記第 1の参照電圧発生部の出力電圧が第 2の参照電 圧発生部の出力電圧より大きい時には、該第 1の参照電圧発生部の出力電圧を下 げ、逆の時には第 1の参照電圧発生部の出力電圧を上げるための制御信号を生成 することを特徴とする請求項 1記載のコモンモード電圧制御装置。
[3] 前記制御信号生成部の生成する制御信号がアナログ信号であることを特徴とする 請求項 1記載のコモンモード電圧制御装置。
[4] 前記制御信号生成部の生成するアナログ制御信号をデジタル信号に変換して、前 記 1つのバッファと第 1の参照電圧発生部とに与えるアナログ Zデジタル変換部をさ らに備えることを特徴とする請求項 3記載のコモンモード電圧制御装置。
[5] 前記コモンモード電圧の調整が、前記 1つのノ ッファと前記後段のバッファとの間で 行われるとき、
前記制御信号生成部が、生成した信号を該 1つのバッファより前段の 1つ以上のバ ッファに対してさらに出力することを特徴とする請求項 1記載のコモンモード電圧制御 装置。
[6] 前記コモンモード電圧の調整が、前記 1つのバッファと前記前段のバッファとの間で 行われるとき、
前記制御信号生成部が、生成した信号を該 1つのバッファより後段の 1つ以上のバ ッファに対してさらに出力することを特徴とする請求項 1記載のコモンモード電圧制御 装置。
[7] 前記 1つのバッファがカレント'モード'ロジック方式の高速回路に備えられ、
前記前段、または後段のバッファがコンプリメンタリ 'メタル'オキサイド'セミコンダク タ素子を用いる低速回路に備えられることを特徴とする請求項 1記載のコモンモード 電圧制御装置。
[8] 前記第 1の参照電圧発生部が前記 1つのバッファのレプリカ回路によって構成され 前記第 2の参照電圧発生部が前記前段、または後段のバッファのレプリカ回路によ つて構成されることを特徴とする請求項 1記載のコモンモード電圧制御装置。
[9] 前記 1つのバッファのレプリカ回路、および前段、または後段のバッファのレプリカ 回路において、それぞれ入力と出力とが短絡されていることを特徴とする請求項 8記 載のコモンモード電圧制御装置。
[10] 前記 1つのバッファと、前記後段、または前段のバッファの電源電圧が異なるとき、 前記第 1の参照電圧発生部が該 1つのバッファの電源電圧で動作し、また第 2の参 照電圧発生部が該後段、または前段のバッファの電源電圧で動作することを特徴と する請求項 1記載のコモンモード電圧制御装置。
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