WO2007069530A1 - 電力変換装置 - Google Patents

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Takamasa Asai
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Mitsubishi Electric Corp
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Definitions

  • the present invention relates to a power converter using a semiconductor switching element, and more particularly to a bridge type power converter that drives a rotating electrical machine by converting DC power such as a battery into multiphase AC power.
  • the current from a DC power supply is turned on / off in the forward direction of the semiconductor switching element (for example, from the drain to the source in the case of a MOSFET). If the semiconductor switching element is turned off while the current is flowing and the current is cut off, a surge voltage is generated between the main terminals of the semiconductor switching element turned off by the parasitic inductance of the power supply line. Since this surge voltage exceeds the breakdown voltage of the semiconductor switching device, the device will be destroyed, so various surge voltage suppression means have been proposed so far.
  • M OSFET can absorb parasitic inductance energy.
  • FIG. 9 shows that the DC power of the battery 90 is converted into three-phase AC power by the power converter 70 and the motor generator 80 is driven to drive the engine, or the motor generator 80 is rotated as the engine is driven.
  • This shows the overall configuration of a system that rectifies phase AC power by the power converter 70 and converts it to DC power.
  • Ldc represents the parasitic inductance due to the wiring of the DC power supply line between the battery 90 and the power converter 70.
  • the power conversion device 70 is a three-phase bridge circuit composed of N-channel type power MOSFETs 30a to 30f, and a battery 90 is connected between the high voltage side DC terminal P and the low voltage side DC terminal N. Also, AC terminals U, V, W force connected to the midpoint of each phase (U phase, V phase, W phase) of the three-phase bridge are connected to the U, V, W stator windings of motor generator 80, respectively.
  • the Gate drive circuits 30a to 30f are connected to the power MOSFETs 50a to 50f, and a control circuit 40 is further connected upstream thereof.
  • FIG. 10 shows an internal circuit of the gate drive circuit 30a of FIG. 9, and the gate driver 20 drives the power MOS FET 50a through the gate resistance Rg in accordance with the on / off control signal UH of the control circuit 40.
  • a series circuit of a constant voltage diode Zla and a reverse blocking diode D1 is connected between the gate terminal and the drain terminal of the power MOSFET 50a.
  • the other gate drive circuits 30b to 30f in FIG. 9 have the same circuit configuration as in FIG.
  • FIG. 11 shows an operation waveform when the control circuit 40 in FIG. 9 outputs a rectangular wave control signal with a conduction angle of 180 degrees and is driven by applying AC power of a predetermined frequency to the motor generator 80.
  • UH, UL, VH, VL, WH, and WL are on / off control signals of the respective power MOSFETs 50a to 50f output from the control circuit 40.
  • Vpn is the voltage between the P terminal and N terminal of the power converter 70.
  • Vgs (50a), Vgs (50b), Vgs (50c), Vgs (50d), Vgs (50e), and Vgs (50f) are the gate-source voltages of the power MOSFETs 50a to 50f, respectively, and the intermediate voltage section is parasitic. This indicates that the gate drive circuits 30a to 30f operate to limit the surge voltage due to the inductance Ldc to a predetermined value.
  • Vg s (50c) decreases based on the VH turn-off command and the power MOSFET 50c is turned off, a surge voltage is generated between the drain and source of the power MOSFET 50c due to the parasitic inductance Ldc, and Vpn is at the same level. Surge voltage is generated. When this surge voltage exceeds the sum of the breakdown voltage of the constant voltage diode Zlc of the gate drive circuit 30c and the forward voltage of the reverse blocking diode D1, Vgs (50c) slowly decreases near the ON threshold of the power MOSFET 50c.
  • the energy of the parasitic inductance Ldc is absorbed by the power MOSFET 50c while limiting the surge voltage to a predetermined level of the gate drive circuit 30c. That is, the turned-off power MOSFET 50c absorbs the energy of the parasitic inductance Ldc.
  • power MOSFE T50d absorbs the energy of the parasitic inductance Ldc that is consumed when the power MOSFETs 50a, 50d, and 50f are turned off.
  • the parasitic inductance Ldc consumed at the time of turn-off of the own phase is consumed at the time of turn-off of the other phase that is not just the energy of one. It is conceivable that the power MOSFET of the specific phase that is controlled by the gate drive circuit with a low breakdown voltage of the constant voltage diode absorbs all the energy up to the parasitic inductance Ldc. May lead to Further, since the loss in each semiconductor switch becomes uneven, it becomes necessary to perform a thermal design in accordance with the semiconductor switch in which the loss is maximized, so that the heat dissipation circuit of the power conversion device becomes large.
  • Patent Document 1 Japanese Patent Laid-Open No. 6-326579
  • the present invention has been made to solve the above-described problems, and does not react to the surge voltage caused by turn-off of the power MOSFET of the other phase, but only to the surge voltage caused by turn-off of the own phase.
  • An object of the present invention is to provide a gate drive circuit for an operating semiconductor switch.
  • the present invention provides a bridge-type power conversion device configured by connecting a series connection of power semiconductor switches having first and second main terminals and a control terminal in a plurality of stages in parallel.
  • the voltage between the first and second main terminals of the power semiconductor switch is limited to a predetermined value only when the power semiconductor switch is turned off between the i-th main terminal and the control terminal of the power semiconductor switch.
  • a gate drive circuit is provided.
  • FIG. 1 is a block diagram showing a gate drive circuit of a semiconductor switch and its peripheral configuration according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram in which the semiconductor switch circuit of FIG. 1 is replaced with specific circuit elements.
  • FIG. 3 An example of a waveform until the power MOSFET driven by the gate drive circuit of FIG. 2 is turned on.
  • FIG. 4 is an overall configuration diagram of a three-phase drive power generation system for a motor generator according to an embodiment of the present invention.
  • FIG. 5 shows an operation waveform when the motor generator is driven in FIG.
  • FIG. 6 is a block diagram showing a gate drive circuit of a semiconductor switch and a peripheral configuration thereof according to a second embodiment of the present invention.
  • FIG. 7 is a circuit diagram in which the semiconductor switch circuit of FIG. 6 is replaced with specific circuit elements.
  • FIG. 8 An example of a waveform until the power MOSFET driven by the gate drive circuit in FIG. 7 is turned on.
  • FIG. 9 is an overall configuration diagram of a motor generator drive power generation system according to a conventional example.
  • FIG. 10 is a circuit diagram showing an internal configuration of the gate drive circuit of FIG. 9.
  • FIG. 11 Fig. 9 shows operation waveforms when the motor generator is driven.
  • FIG. 1 is a block diagram showing the gate drive circuit of a semiconductor switch and its peripheral configuration according to the first embodiment of the present invention, and shows one semiconductor switch part constituting a multiphase bridge type power converter. Is.
  • semiconductor switch 51 is an N-channel power MOSFET (hereinafter referred to as power M On-off drive is performed by the gate drive circuit 31 connected to the control circuit 41).
  • the gate driver 21 converts the on / off control signal from the control circuit 41 based on the GND potential to a signal level based on the source terminal of the power MOSFET 51, amplifies the driving force, and powers through the gate resistor Rg.
  • a voltage is supplied between the gate terminal and the source terminal of the MOSFET 51 to perform on / off driving.
  • the power sword terminal of the constant voltage diode Z1 is connected to the drain terminal of the power MOSFET 51
  • the power sword terminal of the reverse blocking diode D1 is connected to the gate terminal, the anode terminal of the constant voltage diode Z1 and the anode terminal of the reverse blocking diode D1.
  • a semiconductor switch circuit 11 controlled by the gate-source voltage of the power MOSFET 51 is connected.
  • FIG. 2 is a circuit diagram in which the blocks of the semiconductor switch circuit 11 shown in FIG. 1 are replaced with specific circuit elements.
  • the semiconductor switch circuit 11 also has a multi-stage power consisting of MOSFET Q2 and pnp transistor Q1, the output terminal of transistor Q1 is the anode terminal of constant voltage diode Z1, and the collector terminal is the anode terminal of reverse blocking diode D1. It is connected.
  • Resistor R1 and resistor R2 are connected to the base terminal of transistor Q1, the other end of resistor R1 is connected to the emitter terminal of transistor Q1, and the other end of resistor R2 is connected to the drain terminal of MOSF ETQ2.
  • the MOSFET Q2 has an on-threshold voltage (for example, IV) that is smaller than the on-threshold voltage (for example, 4V) of the power MOSFET 51.
  • FIG. 3 schematically shows an example of the waveform of each part until the power MOSFET 51 driven by the gate drive circuit 31 of FIG. 2 shifts the on-state force to the off-state.
  • Section A Based on the ON command from the control circuit 41, the gate driver 21 turns on the power MOSF ET51, and the forward current (the direction of the drain force source) causes a parasitic current from a DC power supply (not shown) to a DC power supply line (not shown). The current is flowing through the inductance Ldc.
  • the force Vds (51) in which the MOSFET Q2 is in the on state is sufficiently smaller than the breakdown voltage (on threshold, value voltage) of the constant voltage diode Z1, so the transistor Q1 is turned off by the resistor R1. Further, the reverse blocking diode D1 prevents a current from flowing through the semiconductor switch circuit 11.
  • Section B A turn-off command is output from the control circuit 41, and the gate driver 21 is turned off accordingly, so Vgs (51) starts to decrease, but until the voltage near the on-threshold value is reached. Switching doesn't happen! /
  • Vgs (51) When Vgs (51) reaches a voltage near the ON threshold, Vds (51) rises as the on-resistance of power MOSFET 51 rises rapidly, and Vgs (51) at this time is mirror Due to the effect, the rate of decrease is drastically reduced and becomes almost flat.
  • Vds (51) exceeds the voltage of the DC power supply, Id (51) starts decreasing.
  • Vd s (51) generates a surge voltage determined by multiplying the decrease rate of Id (51) by the parasitic inductance Ldc of the DC power supply line.
  • Section E Surge voltage force of Vds (51)
  • MOSFETQ2 is still on Keeping the state (MOSFET Q2 is turned on !, because the value voltage of the MOSFET 51 is turned on! Is smaller than the value voltage). Therefore, the breakdown current of the constant voltage diode Z 1 causes the base current of the transistor Q1 to flow through the MOSFET Q2, the transistor Q1 is turned on, and the reduction rate of Id (51) is constant from the drain of the power MOSFET 51 to the gate. If (D1) that adjusts the rate of decrease of Vgs (51) flows and reaches equilibrium. As a result, the surge voltage due to the parasitic inductance Ldc of the DC power supply line is limited to a predetermined value determined by the breakdown voltage of the constant voltage diode Z1.
  • Section F Id (51) becomes zero, and the power MOSFET 51 absorbs all of the parasitic inductance energy of the DC power supply line consumed by the turn-off of the power MOSFET 51. Then, the power MOSFET 51 is completely turned off. At this time, Vds (51) falls to the DC power supply voltage and falls below the breakdown voltage of the constant voltage diode Z1, so both the base current of If (D1) and transistor Q1 are zero, and transistor Q1 is turned off by resistor R1. . After that, when Vgs (Q2) decreases and falls below the ON threshold, MOSFET Q2 is also turned OFF.
  • Section G Based on the OFF signal from the control circuit 41, the gate driver 21 maintains the power MOSFET 51 in the OFF state via the gate resistance Rg. Further, the MOSFET Q2 is also kept off by the gate driver 21, so that the transistor Q1 is also kept off. Therefore, in this interval, if (D1) does not flow even if Vds (51) exceeds the breakdown voltage of the constant voltage diode Z1, the operation to turn on the power MOSFET 51 and absorb the energy of the surge voltage is performed. Absent.
  • the power conversion device 71 is a three-phase bridge circuit composed of N-channel type power MOSFETs 51a to 51f, and a battery 91 is connected between the high voltage side DC terminal P and the low voltage side DC terminal N.
  • AC terminals U, V, W connected to the midpoint of each phase (U phase, V phase, W phase) of the three-phase bridge are respectively connected to the stator windings of U, V, W of motor generator 81.
  • a capacitor 61 is connected between the P and N terminals, which reduces the surge voltage rise rate generated by absorbing and absorbing the parasitic inductance Ldc energy when the power MOSFETs 51a to 51f are turned off. In addition, it plays a role in suppressing high-frequency vibration caused by switching.
  • Gate drive circuits 31a to 31f are connected to the power MOSFETs 51a to 51f, and a control circuit 40 is further connected upstream thereof.
  • the inside of the gate drive circuits 31a to 31f has the same circuit configuration as the gate drive circuit 31 of FIG.
  • Each of the constant voltage diodes is Zla to Zlf, and the breakdown voltages of the V-phase gate drive circuits 31c and 31d of the constant voltage diodes Zlc and Zld are smaller than those of the other phase constant voltage diodes Zla, Zlb, Zle, and ⁇ . Assume that the bolt is small.
  • FIG. 5 shows operation waveforms when a rectangular wave control signal with a conduction angle of 180 degrees is output from the control circuit 41 in FIG. 4 and the motor generator 81 is driven by applying AC power of a predetermined frequency.
  • UH, UL, VH, VL, WH, WL are on / off control signals of the respective MOSFETs 51a to 51f output from the control circuit 41. High indicates an on command and low indicates an off command. Note that a short-circuit prevention time (dead time) is provided at the ON / OFF switching timing of the control signal.
  • Vpn is the voltage between the P terminal and N terminal of the power converter 71.
  • Vgs (51a), Vgs (51b), Vgs (51c), Vgs (51d), Vgs (51e), and Vgs (51f) are the gate-source voltages of the power MOSFETs 51a to 51f, respectively.
  • the section indicates that the gate drive circuits 31 a to 3 If operate so as to limit the surge voltage due to the parasitic inductance Ldc to a predetermined value.
  • Vgs (51c) decreases based on the VH turn-off command and the power MOSFET 50c is turned off, a surge voltage is generated between the drain and source of the power MOSFET 51c due to the parasitic inductance Ldc. Occurs.
  • Vgs (51c) slowly decreases near the ON threshold of the power MOSFET 51c.
  • the power MOSFET 51c absorbs the energy of the parasitic inductance Ldc while limiting the surge voltage to a predetermined level of the gate drive circuit 31c. That is, the turned off power MOSFET 51c absorbs the energy of the parasitic inductance Ldc.
  • the power MOSFET itself that is turned off is limited while limiting the surge voltage to a predetermined level of the gate drive circuit that controls each power MOSFET. Absorbs the energy of the parasitic inductance Ldc. Even if there is a gate drive circuit of another phase where the breakdown voltage of the constant voltage diode is low, if the power MOSFET 51 of that phase is off, the MOSFET Q2 constituting the gate drive circuit is also off. Therefore, even if the surge voltage applied to the power MOSFET 51 exceeds the breakdown voltage of the constant voltage diode, it will not turn on in response to the surge voltage if the phase is off. The surge voltage itself exceeding the breakdown voltage is applied to the power MOSFET 51.
  • the gate drive circuit 31 of FIG. 2 even if the breakdown voltage of the constant voltage diode Z1 constituting the gate drive circuit 31 varies, it is consumed at the time of turn-off of its own phase. Since only the energy of the parasitic inductance Ldc is absorbed, the losses in the power MOSFETs 51a to 51f are equalized, and the loss of a specific power MOSFET can be prevented from increasing and leading to overheating destruction. Further, since the losses in the power MOSFETs 51a to 51f are equalized, the maximum loss in the semiconductor switch that constitutes the power converter is reduced, so that the heat dissipation circuit of the power converter can be reduced in size.
  • the DC power supply voltage can be constant no matter how high.
  • Elements other than voltage diodes can be configured with elements that have a withstand voltage against the voltage of the gate control power supply (20 V or less at the maximum), and by using a MOSFET to control the base terminal of the PNP transistor, Since the current consumption of the drive power supply can be small, the above gate drive circuit can be realized using an inexpensive and small circuit element having a low withstand voltage and a low power rating.
  • FIG. 6 is a block diagram showing the gate drive circuit 32 of the semiconductor switch and its peripheral configuration according to the second embodiment of the present invention.
  • One semiconductor switch portion constituting the multiphase bridge type power converter is shown in FIG. It is extracted.
  • FIG. 7 is a circuit diagram in which the block of the semiconductor switch circuit 12 shown in FIG. 6 is replaced with specific circuit elements.
  • the difference between the first embodiment and FIG. 2 is that the gate terminal of the MOSFET Q3 is connected to the gate terminal of the power MOSFET 51 via the resistor R3, which is not directly connected to the gate terminal of the power MOSFET 51. In addition, it is connected to the source terminal of the power MOSFET 51 through the capacitor C 1.
  • the ON threshold voltage of MOSFET Q3 is equal to or lower than that of power MOSFET 51.
  • This embodiment is effective when it is necessary to reduce the EMI noise by suppressing high-frequency vibration due to switching of the semiconductor switch.
  • the current value for switching the capacitance of the capacitor 61 in FIG. This is especially effective when the capacity is relatively large. This is because the surge voltage rises gradually because the energy of the parasitic inductance Ldc is absorbed by the capacitor 61 during turn-off, so the gate drive circuit 31 of FIG. 2 of the first embodiment is applied.
  • the MOSFET Q2 gate voltage Vgs (Q2) is already below the ON threshold and Q2 is turned OFF, so that the gate drive circuit 31 can limit the surge voltage. It is also the power that can be expected to disappear.
  • the role of the resistor R3 and the capacitor C1 of the gate drive circuit 32 in this embodiment is a delay filter for the gate-source voltage of the MOSF ETQ3 against the decrease of the gate-source voltage when the power MOSFET 51 is turned off. Therefore, the filter time constant by the resistor R3 and the capacitor C1 can absorb the energy of the parasitic inductance Ldc while limiting the surge voltage at the turn-off of the power MOSFET 51 to a predetermined value even under the proper operating conditions. Until completion, set to the minimum value that can maintain the on-state of MOSFETQ3. The minimum value explained here is that when MOSFET Q3 is turned on indefinitely even after the turn-off of power MOSFET 51 is completed, the semiconductor switch of the other phase is turned off.
  • Capacitor C1 is a capacitive load for the power supply of gate driver 21. Therefore, the capacitor C1 has a sufficiently small V and capacitance that can be ignored with respect to the gate input capacitance of power MOSFET 51. Adjust the constants.
  • FIG. 8 schematically shows an example of the waveform of each part until the power MOSFET 51 driven by the gate drive circuit 32 of FIG. 7 shifts the on-state force to the off-state. It is assumed here that a capacitor Cpn having a relatively large capacity with respect to the current value switched between the P terminal and the N terminal of the power converter is provided.
  • Vgs (51), Vds (51), and Id (51) indicate the gate-source voltage, drain-source voltage, and drain current of the power MOSFET 51, respectively. If (D1) is the reverse blocking diode forward current, Vgs (Q 3) shows the gate-source voltage of MOSFETQ3! /
  • Section A Based on the ON command from the control circuit 41, the gate driver 21 turns on the power MOSF ET51, and the forward current (the direction of the drain force source) causes a parasitic current from a DC power supply (not shown) to a DC power supply line (not shown). The current is flowing through the inductance Ldc. At this time, the force Vds (51) that MOSFET Q3 is on is sufficiently smaller than the breakdown voltage of constant voltage diode Z1, so transistor Q1 is turned off by resistor R1. Further, the reverse blocking diode D1 prevents a current from flowing through the semiconductor switch circuit 12.
  • Section B The off signal is output from the control circuit 41, and the gate driver 21 is driven off accordingly, so Vgs (51) starts to decrease, but switching until the voltage near the gate threshold is reached Won't happen!
  • Vgs (51) When Vgs (51) reaches a voltage near the ON threshold, Vds (51) rises as the on-resistance of power MOSFET 51 rises rapidly, and Vgs (51) at this time is mirror Due to the effect, the rate of decrease is drastically reduced and becomes almost flat.
  • Section D When Vds (51) exceeds the voltage of the DC power supply, the current due to the energy of the parasitic inductance Ldc flows into the capacitor Cpn, so Id (51) decreases rapidly and the power MOSFET 51 is completely The surge voltage waveform of Vds (51) becomes almost the same as the voltage across PN due to the energy charging of the parasitic inductance Ldc in the capacitor 61, so the rise is slow (however, here the capacitor Cpn and the bridge circuit The surge voltage due to the parasitic inductance between and is negligible).
  • Section E Vds (51) surge voltage force
  • the MOSFET Q3 has the resistance R3
  • the capacitor C1 gate voltage change delay filter still keeps the on state. Therefore, the breakdown current of the constant voltage diode Z1 flows to the base of the transistor Q1, the transistor Q1 is turned on, If (Dl) flows from the drain to the gate of the power MOSFET 51, the power MOSFET 51 is turned on again, and Id (51) is Rise again. After that, if (D1) flows to adjust the decrease rate of Vgs (51) so that the decrease rate of I d (51) is constant. In equilibrium. As a result, the surge voltage due to the parasitic inductance Ldc of the DC power supply line is limited to a predetermined value determined by the breakdown voltage of the constant voltage diode Z1.
  • Id (51) becomes zero and all the energy of the parasitic inductance of the DC power line consumed by the turn-off of power MOSFET 51 is absorbed by power MOSFET 51, power MOSFET 51 is completely turned off.
  • Vds (51) falls to the DC power supply voltage and falls below the breakdown voltage of the constant voltage diode Z1, so both the base current of If (D1) and transistor Q1 are zero, and transistor Q1 is turned off by resistor R1.
  • Vgs (Q3) decreases and eventually MOSFETQ3 also turns off.
  • Section G Based on the OFF signal from the control circuit 41, the gate driver 21 maintains the power MOSFET 51 in the OFF state via the gate resistance Rg. Further, the MOSFET Q3 is also kept off by the gate driver 21, so that the transistor Q1 is also kept off. Therefore, in this interval, if (D1) does not flow even if Vds (51) exceeds the breakdown voltage of the constant voltage diode Z1, the operation to turn on the power MOSFET 51 and absorb the energy of the surge voltage is performed. Absent.
  • the gate drive circuit 32 of FIG. 7 is applied to a multiphase bridge type power conversion device.
  • the gate drive circuit 32 of FIG. 7 is applied to each of the gate drive circuits 31a to 31f, and a rectangular wave control signal with a conduction angle of 180 degrees is output from the control circuit 41 in the same manner as in the first embodiment.
  • the generator 81 is driven by being supplied with AC power of a predetermined frequency, the operation waveform is the same as in FIG.
  • the power semiconductor is turned off.
  • a power converter that generates a surge voltage with a dVZdt dull so that the surge voltage reaches the specified limit voltage after the switch control terminal voltage falls below the MOSFET on-threshold voltage for example, compare between PN to reduce EMI (Even power converters with large capacitance! / Capacitor-equipped power converters, etc.) can maintain the on-state by delaying the change in the MOSFET gate voltage and reliably limit the surge voltage to a predetermined voltage. .
  • the added capacitive element C1 becomes a capacitive load with respect to the gate drive power supply, it is sufficiently smaller than the gate input capacity of the single semiconductor switch, and the capacity is fixed by a resistance element. By adjusting the number, the current consumption of the gate drive power supply can be reduced.
  • the power described in the three-phase bridge type power converter is described.
  • the gate drive circuit of the present invention is an H bridge type (two phase bridge) or a bridge type having four or more phases. The same effect can be obtained even if it is applied to this power converter.
  • the force exemplified in the case of driving a motor generator by a rectangular wave control signal with a conduction angle of 180 degrees is not limited to this control method.
  • the power MOSFE T51 may be connected in parallel.
  • other voltage-driven semiconductor switches such as the power IGBT described with the use of a power MOSFET may be used as the semiconductor switch of the power converter.
  • the transistor Q1 is a pnp-type transistor.
  • a P-channel MOSFET may be substituted.
  • the MOSFET Q2 and MOSFET Q3 are also npn-type transistors.
  • Jister can be used.
  • the described embodiment is the most suitable combination.
  • the resistance value of the gate resistance Rg is increased, the current flowing from the drain of the power MOSFET 51 to the gate is reduced when the surge voltage is limited to a predetermined value, so that each element of the gate drive circuit has a low power rating.
  • the gate drive circuit can be miniaturized.
  • the switching loss increases when the resistance value of the gate resistance Rg is increased, it can be said that it is best to keep the resistance value of the gate resistance Rg as large as possible within the allowable range of the increase in switching loss.

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Abstract

第１及び第２の主端子と制御端子とを有するパワー半導体スイッチの直列接続体を複数段並列接続して構成されたブリッジ型電力変換装置において、上記パワー半導体スイッチの第１の主端子と制御端子との間に、前記パワー半導体スイッチがターンオフするときのみ前記パワー半導体スイッチの第１及び第２の主端子間の電圧を所定値に制限するゲート駆動回路を設けたものである。

Description

明 細 書
電力変換装置
技術分野
[0001] この発明は、半導体スイッチング素子を用いた電力変換装置、特にバッテリなどの 直流電力を多相交流電力に変換して回転電機を駆動するブリッジ型電力変換装置 に関するものである。
背景技術
[0002] 半導体スイッチング素子を用いた電力変換装置にぉ ヽて、オンして!/ヽる半導体スィ ツチング素子の順方向（例えば MOSFETであればドレインからソースの方向）に直 流電源からの電流が流れている時に、その半導体スイッチング素子をオフさせて電 流を遮断すると、電源ラインの寄生インダクタンスによってオフさせた半導体スィッチ ング素子の主端子間にサージ電圧が発生する。このサージ電圧が半導体スィッチン グ素子の耐圧を超えると素子破壊に至るため、これまで各種のサージ電圧抑制手段 が提案されている。
[0003] 従来のサージ電圧抑制手段の一例が特開平 6— 326579公報 (特許文献 1参照） に示されている。本手段においては MOSFETのドレイン端子とソース端子の間に発 生するサージ電圧を所定の電圧に制限するために、ゲート駆動回路として MOSFE Tのゲート端子とドレイン端子との間に定電圧ダイオードと逆阻止ダイオードの直列 回路が接続されている。 MOSFETをオフ駆動し、負荷に流れていた電流が遮断さ れると、電源ラインの寄生インダクタンスにより、サージ電圧が MOSFETのドレイン端 子とソース端子の間に発生する。このサージ電圧が定電圧ダイオードの降伏電圧と 逆阻止ダイオードの順方向電圧の和を超えると、 MOSFETのドレインからゲートに 電流が流れて MOSFETをオンさせて、サージ電圧を所定の電圧に制限しながら M OSFETに寄生インダクタンスのエネルギーを吸収させることができる。
[0004] し力しながら、上記した従来の半導体スイッチング素子のゲート駆動回路を多相ブ リッジ型の電力変換装置において適用した場合、定電圧ダイオードの特性ばらつき によっては、各相の半導体スィッチのターンオフ時に消費される寄生インダクタンスの エネルギーが、特定の相の半導体スイッチング素子に集中してしまい、損失増大によ る過熱破壊に至る可能性がある。
また、各半導体スイッチング素子の損失が不均等になることにより、損失が最大とな る半導体スイッチング素子に合わせて熱設計を行なう必要が生じるので、電力変換 装置の放熱回路が大型化してしまい、小型、軽量ィ匕を追及する車両用としては逆行 するという問題があった。
[0005] 以下、車両用の電力変換装置に適用した図 9〜11の場合を例にとって、上記の従 来技術の問題点を詳細に説明する。図 9は、バッテリ 90の直流電力を電力変換装置 70によって 3相の交流電力に変換してモータジェネレータ 80を駆動してエンジンを 駆動したり、エンジン駆動に伴うモータジェネレータ 80の回転によって発生する 3相 の交流電力を電力変換装置 70によって整流して直流電力に変換したりするシステム の全体構成を示している。なお、 Ldcはバッテリ 90と電力変換装置 70との間の直流 電源ラインの配線による寄生インダクタンスを表して ヽる。
[0006] また、界磁回路やセンサ回路などは省略している。電力変換装置 70は、 Nチヤネ ル型のパワー MOSFET30a〜30fで構成された 3相ブリッジ回路であり、高電圧側 直流端子 Pと低電圧側直流端子 Nとの間にバッテリ 90が接続される。また、 3相ブリツ ジの各相（U相、 V相、 W相）の中点に繋がる交流端子 U、 V、 W力 モータジエネレ ータ 80の U、 V、 Wのステータ卷線にそれぞれ接続される。パワー MOSFET50a〜 50fにはゲート駆動回路 30a〜30fが接続され、さらにその上流に制御回路 40が接 続される。
[0007] 図 10は図 9のゲート駆動回路 30aの内部回路を示したものであり、制御回路 40のォ ンオフ制御信号 UHに従ってゲートドライバ 20はゲート抵抗 Rgを介してパワー MOS FET50aを駆動する。また、パワー MOSFET50aのゲート端子とドレイン端子との間 には定電圧ダイオード Zlaと逆阻止ダイオード D1の直列回路が接続されている。な お、図 9の他のゲート駆動回路 30b〜30fの内部も図 10と同様の回路構成であり、そ れぞれの定電圧ダイオードを Zlb〜Zlfとし、 V相のゲート駆動回路 30c、 30dの定 電圧ダイオード Zlc、 Zldの降伏電圧は他相の定電圧ダイオード Zla、 Zlb、 Zle、 ΖΠよりも数ボルト小さいとする。 [0008] 図 11は、図 9において制御回路 40から通電角 180度の矩形波制御信号を出力し 、モータジェネレータ 80に所定周波数の交流電力を与えて駆動した場合の動作波 形を示している。 UH、 UL、 VH、 VL、 WH、 WLは制御回路 40から出力される各パ ヮー MOSFET50a〜50fのオンオフ制御信号であり、ハイがオン指令をローがオフ 指令を示している。なお、制御信号のオンオフ切り替わりタイミングには短絡防止時 間（デッドタイム)を設けている。 Vpnは電力変換装置 70の P端子と N端子の間の電 圧である。 Vgs (50a)、 Vgs (50b)、 Vgs (50c)、 Vgs (50d)、 Vgs (50e)、 Vgs (50f) はそれぞれパワー MOSFET50a〜50fのゲート'ソース間電圧であり、中間電圧の 区間は寄生インダクタンス Ldcによるサージ電圧を所定値に制限するようにゲート駆 動回路 30a〜30fが動作して!/、ることを示す。
[0009] 次に図 11の動作について説明する。例えば、 VHのターンオフ指令に基づいて Vg s (50c)が減少し、パワー MOSFET50cがターンオフすると、パワー MOSFET50c のドレイン 'ソース間には寄生インダクタンス Ldcによるサージ電圧が発生し、 Vpnに もほぼ同レベルのサージ電圧が発生する。そして、このサージ電圧がゲート駆動回 路 30cの定電圧ダイオード Zlcの降伏電圧と逆阻止ダイオード D1の順方向電圧の 和を超えると、 Vgs (50c)はパワー MOSFET50cのオンしきい値付近でゆっくりと減 少して、サージ電圧をゲート駆動回路 30cの所定のレベルに制限しながら寄生インダ クタンス Ldcのエネルギーをパワー MOSFET50cで吸収する。すなわち、ターンォ フしたパワー MOSFET50cが寄生インダクタンス Ldcのエネルギーを吸収している。
[0010] ところが、 ULや WHのターンオフ指令に基づいてパワー MOSFET50b、 50e力タ ーンオフして Vpnにサージ電圧が発生すると、定電圧ダイオードの降伏電圧が低!ヽ V相の、オフしている側のパワー MOSFET50cのゲート駆動回路 30cが、そのサー ジ電圧に真っ先に反応してしまう。その結果、 Vgs (50c)がパヮーMOSFET50cの オンしきい値付近まで上昇してオン状態となり、サージ電圧をゲート駆動回路 30cの 所定のレベルに制限しながら寄生インダクタンス Ldcのエネルギーをパワー MOSFE T50cで吸収する。すなわち、ターンオフしたパワー MOSFET50b、 50eではなく、 定電圧ダイオードの降伏電圧が低いゲート駆動回路 30cに制御される MOSFET50 c力 寄生インダクタンス Ldcのエネルギーを吸収している。同様に、パワー MOSFE T50dは、パワー MOSFET50a、 50d、 50fのターンオフ時に消費する寄生インダク タンス Ldcのエネルギーを吸収して!/、る。
[0011] このように、ゲート駆動回路を構成する定電圧ダイオードの降伏電圧のばらつき具 合によっては、 自相のターンオフ時に消費される寄生インダクタンス Ldcのエネルギ 一だけでなぐ他相のターンオフ時に消費される寄生インダクタンス Ldcのエネルギ 一まで、定電圧ダイオードの降伏電圧が低いゲート駆動回路に制御される特定相の パワー MOSFETが全て吸収することが考えられ、その特定相のパワー MOSFET が損失増大による過熱破壊に至る可能性がある。また、各半導体スィッチにおける損 失が不均等になることにより、損失が最大となる半導体スィッチに合わせて熱設計を 行なう必要が生じるので、電力変換装置の放熱回路が大型化してしまう。
[0012] 特許文献 1 :特開平 6— 326579公報
発明の開示
発明が解決しょうとする課題
[0013] この発明は、以上のような問題点を解決するためになされたもので、他相のパワー M OSFETのターンオフによるサージ電圧には反応せず、自相のターンオフによるサー ジ電圧にのみ動作する半導体スィッチのゲート駆動回路を提供することを目的とする
課題を解決するための手段
[0014] この発明は、第 1及び第 2の主端子と制御端子とを有するパワー半導体スィッチの 直列接続体を複数段並列接続して構成されたブリッジ型電力変換装置にお!ゝて、上 記パワー半導体スィッチの第 iの主端子と制御端子との間に、前記パワー半導体スィ ツチがターンオフするときのみ前記パワー半導体スィッチの第 1及び第 2の主端子間 の電圧を所定値に制限するゲート駆動回路を設けたものである。
発明の効果
[0015] 各パワー半導体スィッチがターンオフする際に消費される直流電源ラインの寄生ィ ンダクタンスのエネルギーは、ターンオフしたパワー半導体スィッチによってのみ吸収 されるので、各ゲート駆動回路の所定の制限電圧に相間のばらつきが存在しても、 各パワー半導体スィッチは他相のターンオフによる損失が発生せず、損失集中により 過熱破壊に至ることを防止することができる。また、損失の均一化によりパワー半導体 スィッチ 1つあたりの最大損失が小さくなるので、電力変換装置の放熱回路を小型化 することができる。
図面の簡単な説明
[0016] [図 1]本発明の第 1の実施形態に係る半導体スィッチのゲート駆動回路とその周辺構 成を示すブロック図である。
[図 2]図 1の半導体スィッチ回路を具体的な回路素子に置き換えた回路図である。
[図 3]図 2のゲート駆動回路によって駆動されるパワー MOSFETがオン力 オフに移 るまでの波形の一例である。
[図 4]本発明の実施形態に係るモータジェネレータの 3相駆動発電システムの全体構 成図である。
[図 5]図 4においてモータジェネレータを駆動した場合の動作波形を示している。
[図 6]本発明の第 2の実施形態に係る半導体スィッチのゲート駆動回路とその周辺構 成を示すブロック図である。
[図 7]図 6の半導体スィッチ回路を具体的な回路素子に置き換えた回路図である。
[図 8]図 7のゲート駆動回路によって駆動されるパワー MOSFETがオン力 オフに移 るまでの波形の一例である。
[図 9]従来例に係るモータジェネレータの駆動発電システムの全体構成図である。
[図 10]図 9のゲート駆動回路の内部構成を示す回路図である。
[図 11]図 9にお 、てモータジェネレータを駆動した場合の動作波形を示して 、る。 発明を実施するための最良の形態
[0017] 実施の形態 1.
以下、本発明の実施の形態について図面に基づいて説明する。なお、以下の説明 では同一の部品は同一の符号で表記する。図 1は本発明の第 1の実施形態に係る 半導体スィッチのゲート駆動回路とその周辺構成を示すブロック図であり、多相ブリツ ジ型の電力変換装置を構成する 1つの半導体スィッチ部分を抜き出したものである。 図中、半導体スィッチ 51は Nチャネル型のパワー MOSFETであり（以下、パワー M OSFET51とする）、制御回路 41との間に接続されるゲート駆動回路 31によってォ ンオフ駆動が行なわれる。
[0018] 次にゲート駆動回路 31の内部構成について説明する。ゲートドライバ 21は、制御 回路 41からの GND電位を基準としたオンオフ制御信号をパワー MOSFET51のソ ース端子を基準とした信号レベルに変換し、駆動力を増幅してゲート抵抗 Rgを介し てパワー MOSFET51のゲート端子とソース端子との間に電圧を供給してオンオフ 駆動を行なう。また、パワー MOSFET51のドレイン端子には定電圧ダイオード Z1の 力ソード端子が、ゲート端子には逆阻止ダイオード D1の力ソード端子が接続され、定 電圧ダイオード Z1のアノード端子と逆阻止ダイオード D1のアノード端子の間には、 パワー MOSFET51のゲート'ソース間電圧によって制御される半導体スィッチ回路 11が接続されている。
[0019] 図 2は図 1に示した半導体スィッチ回路 11のブロックを具体的な回路素子で置き換 えて示した回路図である。半導体スィッチ回路 11は MOSFETQ2と pnp型のトランジ スタ Q1との多段構成力もなり、出力段のトランジスタ Q1のェミッタ端子が定電圧ダイ オード Z1のアノード端子に、コレクタ端子が逆阻止ダイオード D1のアノード端子に接 続されている。またトランジスタ Q1のベース端子には抵抗 R1と抵抗 R2が接続され、 抵抗 R1のもう一端はトランジスタ Q1のェミッタ端子に、抵抗 R2のもう一端は MOSF ETQ2のドレイン端子に接続されている。更に、 MOSFET Q2のソース端子 はパワー MOSFET51のソース端子に、ゲート端子はパワー MOSFET51のゲート 端子に接続されている。なお、 MOSFETQ2のオンしきい値電圧（例えば IV)はパ ヮー MOSFET51のオンしきい値電圧（例えば 4V)よりも小さい特性のものが選ばれ ている。
[0020] 図 3は、図 2のゲート駆動回路 31によって駆動されるパワー MOSFET51がオン状 態力もオフ状態に移るまでの各部の波形の一例を模式的に示したものである。 Vgs ( 51)、 Vds (51)、 Id(51)はそれぞれパワー MOSFET51のゲート'ソース間の電圧、 ドレイン 'ソース間電圧、ドレイン電流を示している。また、 If (D1)は逆阻止ダイオード の順方向電流、 Vgs (Q2)は MOSFETQ2のゲート ·ソース間電圧（ = Vgs (51) )を 示している。 [0021] 次に本実施形態の動作について図 3に示す区間別に説明する。
区間 A:制御回路 41からのオン指令に基づいてゲートドライバ 21がパワー MOSF ET51をオン駆動して、順方向（ドレイン力 ソースの方向）の電流が図示しない直流 電源から図示しない直流電源ラインの寄生インダクタンス Ldcを経由して流れている 状態である。このとき MOSFETQ2はオン状態である力 Vds (51)は定電圧ダイォ ード Z1の降伏電圧 (オンしき 、値電圧)よりも十分小さ!/、ので、トランジスタ Q1は抵抗 R1によりオフとなる。また、逆阻止ダイオード D1は半導体スィッチ回路 11に電流が 流れるのを防止している。
[0022] 区間 B:制御回路 41からターンオフ指令が出力され、それに従ってゲートドライバ 2 1はオフ駆動をするので Vgs (51)は低下を始めるが、オンしきい値付近の電圧に達 するまではスイッチングは起こらな!/、。
区間 C : Vgs (51)がオンしきい値付近の電圧に達すると、パワー MOSFET51のォ ン抵抗が急激に上昇するのに伴い Vds (51)が上昇し、このときの Vgs (51)はミラー 効果により減少率が急激に低下してほぼ横ばいの変化となる。
区間 D: Vds (51)が直流電源の電圧を越えると Id (51)は減少を始める。そして Vd s (51)には Id (51)の減少速度と直流電源ラインの寄生インダクタンス Ldcの掛け算 により決まるサージ電圧が発生する。
[0023] 区間 E : Vds (51)のサージ電圧力 定電圧ダイオード Z1の降伏電圧と逆阻止ダイ オード D1の順方向電圧とその時点の Vgs (51)の和に達したとき、 MOSFETQ2は 依然としてオン状態を保って 、る (MOSFET Q2のオンしき!、値電圧はパヮ 一 MOSFET51のオンしき!、値電圧よりも小さ 、ので）。そのため定電圧ダイオード Z 1の降伏電流が MOSFETQ2を介してトランジスタ Q1のベース電流が流れてトラン ジスタ Q1はオンとなり、パヮーMOSFET51のドレィンからゲートにはId (51)の減少 率が一定になるように Vgs (51)の減少率を調整するような If (D1)が流れて平衡状態 となる。その結果、直流電源ラインの寄生インダクタンス Ldcによるサージ電圧は、定 電圧ダイオード Z1の降伏電圧で決まる所定値に制限される。
[0024] 区間 F:Id (51)がゼロとなり、パワー MOSFET51のターンオフによって消費される 直流電源ラインの寄生インダクタンスのエネルギーが全てパワー MOSFET51に吸 収されると、パワー MOSFET51は完全にオフ状態となる。このとき、 Vds (51)は直 流電源の電圧に下がり定電圧ダイオード Z1の降伏電圧を下回るので If (D1)とトラン ジスタ Q1のベース電流はともにゼロとなり、トランジスタ Q1は抵抗 R1によりオフとなる 。その後、 Vgs (Q2)が低下してオンしきい値を下回ると MOSFETQ2もオフ状態と なる。
[0025] 区間 G :制御回路 41からのオフ信号に基づいてゲートドライバ 21はゲート抵抗 Rg を介してパワー MOSFET51のオフ状態を維持している。また、 MOSFETQ2もゲ ートドライバ 21によりオフ状態が維持されるため、トランジスタ Q1も同じくオフ状態が 維持される。従ってこの区間では、 Vds (51)が定電圧ダイオード Z1の降伏電圧を超 えたとしても If (D1)が流れることはないため、パワー MOSFET51をオンしてサージ 電圧のエネルギーを吸収する動作は行なわれない。
[0026] 次に、図 2のゲート駆動回路 31を多相ブリッジ型の電力変換装置に適用した場合 について説明する。図 4は、ノ ッテリ 91の直流電力を電力変換装置 71によって 3相 の交流電力に変換してモータジェネレータ 81を駆動したり、モータジェネレータ 81の 回転により発生する 3相の交流電力を電力変換装置 71によって整流して直流電力に 変換したりするシステムの全体構成を示している。なお、 Ldcはバッテリ 91と電力変 換装置 71との間の直流電源ラインの配線による寄生インダクタンスを表している。ま た、界磁回路やセンサ回路などは省略している。電力変換装置 71は、 Nチャネル型 のパワー MOSFET51a〜51fで構成された 3相ブリッジ回路であり、高電圧側直流 端子 Pと低電圧側直流端子 Nとの間にバッテリ 91が接続される。
[0027] また、 3相ブリッジの各相（U相、 V相、 W相）の中点に繋がる交流端子 U、 V、 Wが、 モータジェネレータ 81の U、 V、 Wのステータ卷線にそれぞれ接続される。また、 P端 子と N端子の間にはコンデンサ 61が接続されており、これはパワー MOSFET51a〜 51fのターンオフ時に寄生インダクタンス Ldcのエネルギーをー且吸収して発生する サージ電圧の立ち上がり速度を軽減するためであり、また、スイッチングによる高周波 振動を抑制するための役割を担っている。パワー MOSFET51a〜51fにはゲート駆 動回路 31a〜31fが接続され、さらにその上流に制御回路 40が接続される。ここで、 ゲート駆動回路 31a〜31fの内部は図 2のゲート駆動回路 31と同様の回路構成であ り、それぞれの定電圧ダイオードを Zla〜Zlfとし、 V相のゲート駆動回路 31c、 31d の定電圧ダイオード Zlc、 Zldの降伏電圧は他相の定電圧ダイオード Zla、 Zlb、 Z le、 ΖΠよりも数ボルト小さいとする。
[0028] 図 5は、図 4において制御回路 41から通電角 180度の矩形波制御信号を出力し、 モータジェネレータ 81に所定周波数の交流電力を与えて駆動した場合の動作波形 を示している。 UH、 UL、 VH、 VL、 WH、 WLは制御回路 41から出力される各パヮ 一 MOSFET51a〜fのオンオフ制御信号であり、ハイがオン指令をローがオフ指令 を示している。なお、制御信号のオンオフ切り替わりタイミングには短絡防止時間（デ ッドタイム)を設けている。 Vpnは電力変換装置 71の P端子と N端子の間の電圧であ る。 Vgs (51a)、 Vgs (51b)、 Vgs (51c)、 Vgs (51d)、 Vgs (51e)、 Vgs (51f)はそ れぞれパワー MOSFET51a〜51fのゲート'ソース間電圧であり、中間電圧の区間 は寄生インダクタンス Ldcによるサージ電圧を所定値に制限するようにゲート駆動回 路 31 a〜3 Ifが動作して 、ることを示す。
[0029] 次に図 5の動作について説明する。 VHのターンオフ指令に基づいて Vgs (51c)が 減少し、パワー MOSFET50cがターンオフすると、パワー MOSFET51cのドレイン 'ソース間には寄生インダクタンス Ldcによるサージ電圧が発生し、 Vpnにもほぼ同レ ベルのサージ電圧が発生する。そして、このサージ電圧がゲート駆動回路 31cの定 電圧ダイオード Zlcの降伏電圧と逆阻止ダイオード D1の順方向電圧の和を超えると 、 Vgs (51c)はパワー MOSFET51cのオンしきい値付近でゆっくりと減少して、サー ジ電圧をゲート駆動回路 31cの所定のレベルに制限しながら寄生インダクタンス Ldc のエネルギーをパワー MOSFET51cで吸収する。すなわち、ターンオフしたパワー MOSFET51cが寄生インダクタンス Ldcのエネルギーを吸収している。
[0030] また、同様にパワー MOSFET51a、 51b、 51d、 51e、 5 Ifのターンオフにおいても 、それぞれのパワー MOSFETを制御するゲート駆動回路の所定のレベルにサージ 電圧を制限しながら、ターンオフしたパワー MOSFETそのものが寄生インダクタンス Ldcのエネルギーを吸収している。なお、定電圧ダイオードの降伏電圧が低い他相 のゲート駆動回路が存在するとしても、当該相のパワー MOSFET51がオフであれ ばそのゲート駆動回路を構成する MOSFETQ2もオフであるため、トランジスタ Q1が 導通することがなぐ従ってパワー MOSFET51に印加されるサージ電圧が定電圧 ダイオードの降伏電圧を超えても、当該相がオフであればサージ電圧に反応してォ ンすることはないが、定電圧ダイオードの降伏電圧を超えるサージ電圧自体はパヮ 一 MOSFET51に印加される。
[0031] 従って、図 2のゲート駆動回路 31の構成とすることにより、ゲート駆動回路 31を構 成する定電圧ダイオード Z1の降伏電圧にばらつきがあっても、自相のターンオフ時 に消費される寄生インダクタンス Ldcのエネルギーのみを吸収するので、パワー MO SFET51a〜51fにおける損失は均等になり、特定のパワー MOSFETの損失が増 大して過熱破壊に至るのを防止することができる。また、パワー MOSFET51a〜51f における損失が均等になることにより、電力変換装置を構成する半導体スィッチの中 の最大損失が低下するので、電力変換装置の放熱回路を小型化することができる。 更に、ゲート駆動回路を構成する定電圧ダイオード素子 Z1と、逆阻止ダイオード素 子 D1と、半導体スィッチ回路 11とを上記のような接続関係とすることにより、直流電 源電圧がどんなに高くても、定電圧ダイオード以外の素子はゲート制御電源の電圧（ 最大でも 20V以下）に対して耐圧を持った素子での構成が可能になり、また PNPトラ ンジスタのベース端子の制御に MOSFETを用いることで、ゲート駆動電源の消費電 流が小さくて済むので、耐圧が低く電力定格が小さい安価で小型の回路素子を用い て上記のゲート駆動回路を実現することができる。
[0032] 実施の形態 2.
図 6は本発明の第 2の実施形態に係る半導体スィッチのゲート駆動回路 32とその周 辺構成を示すブロック図であり、多相ブリッジ型の電力変換装置を構成する 1つの半 導体スィッチ部分を抜き出したものである。また、図 7は図 6に示した半導体スィッチ 回路 12のブロックを具体的な回路素子で置き換えて示した回路図である。第 1の実 施形態の図 2との相違点は、 MOSFETQ3のゲート端子がパワー MOSFET51のゲ ート端子に直接接続されているのではなぐ抵抗 R3を介してパワー MOSFET51の ゲート端子に接続され、またコンデンサ C 1を介してパワー MOSFET51のソース端 子に接続されている点である。なお、本実施例では MOSFETQ3のオンしきい値電 圧は、パワー MOSFET51と同等もしくはそれ以下とする。 [0033] 本実施例は、半導体スィッチのスイッチングによる高周波振動を抑制して EMIノィ ズを低減する必要のある場合に有効であり、例えば図 4のコンデンサ 61の容量をスィ ツチングする電流値に対して比較的大きな容量にした場合などにおいて特に有効で ある。その理由は、ターンオフ時には寄生インダクタンス Ldcのエネルギーがコンデン サ 61の方にー且吸収されるためにサージ電圧の立ち上がりが緩やかになるため、第 1の実施形態の図 2のゲート駆動回路 31を適用した場合では、サージ電圧が制限し たい所定値に達したときには MOSFETQ2のゲート電圧 Vgs (Q2)は既にオンしきい 値を下回って Q2がオフしてしまい、ゲート駆動回路 31がサージ電圧を制限できなく なるケースが考えられる力もである。
[0034] すなわち本実施例におけるゲート駆動回路 32の抵抗 R3とコンデンサ C1の役割は、 パワー MOSFET51のターンオフ時のゲート'ソース間電圧の低下に対する MOSF ETQ3のゲート'ソース間電圧の遅延フィルタである。従って、抵抗 R3とコンデンサ C 1によるフィルタ時定数は、 、かなる動作条件にぉ 、てもパワー MOSFET51のター ンオフ時のサージ電圧を所定値に制限しながら、寄生インダクタンス Ldcのエネルギ 一の吸収が完了するまでの間、 MOSFETQ3のオン状態を維持できる最低限の値 に設定する。ここで最低限の値と説明したのは、パワー MOSFET51のターンオフ完 了後も MOSFET Q3がいつまでもオンしていると、他相の半導体スィッチのターン オフに
よるサージ電圧に対して、従来例のゲート駆動回路での問題点と同じ現象になってし まうからである。なお、コンデンサ C1はゲートドライバ 21の電源に対して容量負荷と なるので、パワー MOSFET51のゲート入力容量に対して無視できるほど十分小さ V、容量とし、抵抗 R3の抵抗値を大きくすることでフィルタ時定数の調整を行なう。
[0035] 図 8は、図 7のゲート駆動回路 32によって駆動されるパワー MOSFET51がオン状 態力もオフ状態に移るまでの各部の波形の一例を模式的に示したものである。なお、 ここでは電力変換装置の P端子と N端子の間にスイッチングする電流値に対して比較 的大きな容量のコンデンサ Cpnを備えているとする。 Vgs (51)、 Vds (51)、 Id (51) はそれぞれパワー MOSFET51のゲート'ソース間の電圧、ドレイン 'ソース間電圧、 ドレイン電流を示している。また、 If (D1)は逆阻止ダイオードの順方向電流、 Vgs (Q 3)は MOSFETQ3のゲート'ソース間電圧を示して!/、る。
[0036] 次に本実施形態の動作について図 8に示す区間別に説明する。
区間 A:制御回路 41からのオン指令に基づいてゲートドライバ 21がパワー MOSF ET51をオン駆動して、順方向（ドレイン力 ソースの方向）の電流が図示しない直流 電源から図示しない直流電源ラインの寄生インダクタンス Ldcを経由して流れている 状態である。このとき MOSFETQ3はオン状態である力 Vds (51)は定電圧ダイォ ード Z1の降伏電圧よりも十分小さいので、トランジスタ Q1は抵抗 R1によりオフとなる 。また、逆阻止ダイオード D1は半導体スィッチ回路 12に電流が流れるのを防止して いる。
[0037] 区間 B:制御回路 41からオフ信号が出力され、それに従ってゲートドライバ 21はォ フ駆動をするので Vgs (51)は低下を始めるが、ゲートしきい値付近の電圧に達する まではスイッチングは起こらな!/、。
区間 C : Vgs (51)がオンしきい値付近の電圧に達すると、パワー MOSFET51のォ ン抵抗が急激に上昇するのに伴い Vds (51)が上昇し、このときの Vgs (51)はミラー 効果により減少率が急激に低下してほぼ横ばいの変化となる。
[0038] 区間 D: Vds (51)が直流電源の電圧を越えると寄生インダクタンス Ldcのエネルギ 一による電流はー且コンデンサ Cpnに流れ込むため、 Id (51)は急速に減少をして パワー MOSFET51は完全にオフ状態となり、 Vds (51)のサージ電圧波形はコンデ ンサ 61での寄生インダクタンス Ldcのエネルギー充電による PN間電圧とほぼ同じ波 形となるので立ち上がりは鈍くなる（ただしここではコンデンサ Cpnとブリッジ回路との 間の寄生インダクタンスによるサージ電圧は無視できる程度であるとする）。
[0039] 区間 E : Vds (51)のサージ電圧力 定電圧ダイオード Z1の降伏電圧と逆阻止ダイ オード D1の順方向電圧とその時点の Vgs (51)の和に達したとき、 MOSFETQ3は 抵抗 R3とコンデンサ C1のゲート電圧変化の遅延フィルタにより依然としてオン状態 を保つている。そのため定電圧ダイオード Z 1の降伏電流がトランジスタ Q 1のベース に流れてトランジスタ Q1はオンとなり、パワー MOSFET51のドレインからゲートに If ( Dl)が流れてパワー MOSFET51が再オンして Id (51)は再び上昇する。その後は I d (51)の減少率が一定になるように Vgs (51)の減少率を調整するような If (D1)が流 れて平衡状態となる。その結果、直流電源ラインの寄生インダクタンス Ldcによるサー ジ電圧は、定電圧ダイオード Z1の降伏電圧で決まる所定値に制限される。
[0040] 区間 F:Id (51)がゼロとなり、パワー MOSFET51のターンオフによって消費される 直流電源ラインの寄生インダクタンスのエネルギーが全てパワー MOSFET51に吸 収されると、パワー MOSFET51は完全にオフ状態となる。このとき、 Vds (51)は直 流電源の電圧に下がり定電圧ダイオード Z1の降伏電圧を下回るので If (D1)とトラン ジスタ Q1のベース電流はともにゼロとなり、トランジスタ Q1は抵抗 R1によりオフとなる 。その後、 Vgs (Q3)は低下して、やがて MOSFETQ3もオフ状態となる。
[0041] 区間 G :制御回路 41からのオフ信号に基づいてゲートドライバ 21はゲート抵抗 Rg を介してパワー MOSFET51のオフ状態を維持している。また、 MOSFETQ3もゲ ートドライバ 21によりオフ状態が維持されるため、トランジスタ Q1も同じくオフ状態が 維持される。従ってこの区間では、 Vds (51)が定電圧ダイオード Z1の降伏電圧を超 えたとしても If (D1)が流れることはないため、パワー MOSFET51をオンしてサージ 電圧のエネルギーを吸収する動作は行なわれない。
[0042] 次に、図 7のゲート駆動回路 32を多相ブリッジ型の電力変換装置に適用した場合 について説明する。図 4において、ゲート駆動回路 31a〜31fの部分に図 7のゲート 駆動回路 32をそれぞれ適用し、実施の形態 1と同様に制御回路 41から通電角 180 度の矩形波制御信号を出力してモータジェネレータ 81に所定周波数の交流電力を 与えて駆動した場合においても、その動作波形は図 5と同様となる。
[0043] 以上述べたように、図 7に示した本実施例のゲート駆動回路 32によれば、上記第 1 の実施形態で述べたと同一の効果を奏する他、ターンオフ時において、パワー半導 体スィッチの制御端子の電圧が MOSFETのオンしきい値を下回った後に、サージ 電圧が所定の制限電圧まで達するような dVZdtが鈍いサージ電圧が発生する電力 変換装置 (例えば EMI低減用に PN間に比較的容量が大き!/、コンデンサを設けた電 力変換装置など)でも、 MOSFETのゲート電圧の変化を遅らせることでオン状態を 維持して、確実に所定の電圧にサージ電圧を制限することができる。
また、付加される容量素子 C1はゲート駆動電源に対して容量負荷となるので、パヮ 一半導体スィッチのゲート入力容量よりも十分に小さ 、容量として、抵抗素子で時定 数を調整することで、ゲート駆動電源の消費電流を小さくすることができる。
[0044] 本発明の実施の形態 1、 2では、 3相ブリッジ型の電力変換装置で説明を行なった 力 本発明のゲート駆動回路は Hブリッジ型（2相ブリッジ)や 4相以上のブリッジ型の 電力変換装置に適用しても同様な効果が得られる。また、通電角 180度の矩形波制 御信号によるモータジェネレータの駆動を例に挙げた力 この制御手法に限定される ものではない。また、大電流を流す電力変換装置である場合には、パワー MOSFE T51を並列接続して用いても良い。また、電力変換装置の半導体スィッチとしてパヮ 一 MOSFETを用いて説明した力 IGBTなど他の電圧駆動型の半導体スィッチでも 構わない。
[0045] また、トランジスタ Q1は pnp型のトランジスタとした力 Pチャネル型の MOSFETで 代用しても構わなぐ MOSFETQ2や MOSFET Q3も npn型のトラン
ジスタでも構わない。ただし、安価で且つゲート駆動電源の負荷低減を考えると、紹 介した実施の形態が最も適した組み合わせとなる。また、ゲート抵抗 Rgの抵抗値を 大きくすると、サージ電圧を所定値に制限する際にパワー MOSFET51のドレインか らゲートに流れる電流は小さくなるため、ゲート駆動回路の各素子に小さい電力定格 のものを使用することができ、ゲート駆動回路の小型化が図れる。ただし、ゲート抵抗 Rgの抵抗値を大きくするとスイッチング損失が増大してしまうので、スイッチング損失 の増大を許容できる範囲内でゲート抵抗 Rgの抵抗値はできるだけ大きくしておくこと が最良と言える。
この発明の各種の変形または変更は、関連する熟練技術者が、この発明の範囲と 精神を逸脱しない中で実現可能であり、この明細書に記載された各実施の形態には 制限されな ヽことと理解されるべきである。

Claims

請求の範囲
[1] 第 1及び第 2の主端子と制御端子とを有するパワー半導体スィッチの直列接続体を 複数段並列接続して構成されたブリッジ型電力変換装置にぉ 、て、上記パワー半導 体スィッチの第 1の主端子と制御端子との間に、前記パワー半導体スィッチがターン オフするときのみ前記パワー半導体スィッチの第 1及び第 2の主端子間の電圧を所 定値に制限するゲート駆動回路を設けたことを特徴とする電力変換装置。
[2] 前記ゲート駆動回路は、前記パワー半導体スィッチの第 1の主端子に接続された 前記所定の制限電圧を調整する定電圧ダイオード素子と、前記パワー半導体スイツ チの制御端子に接続された前記パワー半導体スィッチの制御端子力 第 1の主端子 へ電流が流れるのを阻止する逆阻止ダイオード素子と、前記定電圧ダイオード素子 と逆阻止ダイオード素子の間に接続される前記パワー半導体スィッチの制御端子の 電圧によって制御される半導体スィッチ回路から構成されていることを特徴とする請 求項 1に記載の電力変換装置。
[3] 前記半導体スィッチ回路はその出力段スィッチを構成する pnp型トランジスタと、そ の入力段スィッチを構成し前記パワー半導体スィッチの制御端子の電圧によってォ ンオフ制御される MOSFETとからなり、前記 pnp型トランジスタのベース端子は抵抗 素子を介して前記 MOSFETのドレイン端子に接続されることを特徴とする請求項 2 に記載の電力変換装置。
[4] 前記 MOSFETのオンしき!、値電圧は前記パワー半導体スィッチのオンしき 、値電 圧よりも小さぐ前記 MOSFETのゲート端子は前記パワー半導体スィッチの制御端 子に直接接続されていることを特徴とする請求項 3に記載の電力変換装置。
[5] 前記 MOSFETのゲート端子には抵抗素子と容量素子で構成されるフィルタ回路 が接続され、前記フィルタ回路の時定数は前記パワー半導体スィッチのターンオフ 時に消費する直流電源ラインの寄生インダクタンスのエネルギーを全て吸収するまで の期間、前記 MOSFETのオン電圧を保つ時定数であることを特徴とする請求項 3に 記載の電力変換装置。
[6] 前記容量素子は前記パワー半導体スィッチのゲート入力容量よりも十分に小さい 容量である請求項 5に記載の電力変換装置。
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