WO2007108055A1 - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials

Definitions

  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-359256
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-342907
  • FIG. 2D is a cross-sectional view showing a method for manufacturing the compound semiconductor device, following FIG. 2C.
  • FIG. 12 is a sectional view showing a structure of a compound semiconductor device according to a fifth embodiment of the present invention.
  • a piezo effect caused by lattice mismatch occurs in the vicinity of the interface between the non-doped AlGaN layer 4a and the GaN buffer layer 3. For this reason, positive polarization charges appear, and electrons are induced in the vicinity of the interface between the GaN buffer layer 3 and the non-doped AlGaN layer 4a. As a result, a two-dimensional electron gas layer (2DEG) appears.
  • 2DEG two-dimensional electron gas layer
  • a resist pattern 21 having openings in regions where the source electrode 8a and the drain electrode 8b are to be formed is formed on the SiN layer 7.
  • a gate electrode 29 (buried gate electrode) is formed in the openings of the SiN layer 7 and the non-doped A1N layer 6.
  • element isolation can be performed by ion implantation, for example.
  • forward gate leakage current can be greatly reduced.
  • a complete normally-off operation can be performed.
  • FIG. 10 is a cross-sectional view showing the structure of a compound semiconductor device according to the fourth embodiment of the present invention.
  • the fourth embodiment since the n-type GaN layer 11 is formed on the non-doped A1N layer 6, the chemical change of the non-doped A1N layer 6 is less likely to occur. For this reason, it is possible to obtain high reliability in which the entire device is hardly deteriorated.
  • the A1N layer may be formed by an ALD (Atomic Layer Deposition) method, a sputtering method, or the like. In this case, the crystal orientation of the A1N layer is less affected by the underlying GaN layer.
  • the A1N layer is formed as a compound semiconductor layer containing N between the gate electrode, the source electrode, and the drain electrode. However, other compound semiconductor layers such as InAIN are used. An included layer may be formed.
  • a plurality of HEMTs described for a single HEMT may be integrated. In this case, element isolation may be performed by ion implantation or mesa etching, for example. Industrial applicability
  • the compound semiconductor layer containing N is formed on the protective layer, and the compound semiconductor layer can be processed under conditions that do not affect the protective layer. For this reason, a gate recess structure can be constructed with high reproducibility. For this reason, the current that flows when the gate voltage is 0 can be suppressed. In addition, when the insulator layer is in contact with the side surface of the gate electrode, the gate leakage current can be suppressed and the breakdown voltage can be increased.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Description

化合物半導体装置及びその製造方法
技術分野
[0001] 本発明は、高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor) 等に好適な化合物半導体装置及びその製造方法に関する。
背景技術
[0002] 近年、サファイア、 SiC、 GaN又は Si等からなる基板上に GaN層及び AlGaN層を 順次形成し、 GaN層を電子走行層として用いる電子デバイス (化合物半導体装置） の開発が活発である。 GaNのバンドギャップは 3. 4eVであり、 GaAsの 1. 4eVに比 ベて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されて いる。
[0003] 携帯電話の基地局用アンプには高電圧動作が求められており、高耐圧が必須とな つている。現在、電流オフ時の耐圧として 300Vを超える値が報告されている。上述 のような化合物半導体装置には、電流コラブスとよばれる動作中のオン抵抗の変化 が生じることがある。但し、この現象は、 GaN保護層を AlGaN電子供給層の上に配 置し、更に SiN保護膜を形成することにより、回避することができる。このような構造は 、例えば特許文献 1に記載されている。
[0004] 図 16は、従来の化合物半導体装置の構造を示す断面図である。 SiC基板 101上 に A1N層 102、 GaN層 103、 n型 AlGaN104a、 n型 AlGaN 104b及び n型 GaN層 1 05が順次形成されている。 A1N層 102の厚さは 150 mである。 n型 AlGaN層 104 b及び n型 GaN層 105の総厚は 30nm程度である。更に、 n型 GaN層 105上に SiN 層 107が形成されている。 SiN層 107に複数の開口部が形成されており、これらの開 口部内にソース電極 108a、ドレイン電極 108b及びゲート電極 109が埋め込まれて いる。
[0005] 但し、この化合物半導体装置はノーマリオンタイプである。化合物半導体装置は自 動車部品に用いられることがある。しかし、ノーマリオンタイプでは、交通事故等により 故障が生じた際に、自動車部品に電流が流れ続けてしまう。そこで、近時、ノーマリオ フタイプの化合物半導体装置の要請が高まって 、る。
[0006] ノーマリオフタイプの化合物半導体装置を実現するためには、閾値電圧を正にす ればよい。そこで、リセスゲート構造が提案されている。し力しながら、リセスゲート構 造の化合物半導体装置を精度よく製造することは困難である。これは、化合物半導 体装置を構成する各半導体層の加工に好適な選択エッチングが見出されておらず、 時間制御のドライエッチングを行っている力もである。
[0007] また、図 16に示す従来の化合物半導体装置では、入力電力を大きくしていくと、飽 和領域において正のゲートリーク電流が流れる。これは、ゲート電極 109と n型 GaN 層 105とが直接接触しているためである。このようなゲートリーク電流が流れると、飽 和出力状態で使用し続けることが困難であり、携帯電話の基地局用アンプに好適で あるとはいい難い。
[0008] そこで、 n型 GaN層 105とゲート電極 109との間に絶縁体層が挟みこまれた構造が 提案されている。しカゝしながら、絶縁体層が存在する場合、ゲートリーク電流が低減 するものの、閾値電圧が深くなつてしまう。このため、この構造では、閾値電圧を正に することも不可能であると考えられている。更に、ゲートリーク電流が低減しても、耐圧 が低下してしまう。これは、絶縁体層と n型 GaN層 105との間のトラップの影響のため である。
[0009] 特許文献 1：特開 2002— 359256号公報
特許文献 2：特開 2004 - 342907号公報
発明の開示
[0010] 本発明は、ゲート電圧を 0としたときに流れる電流を抑制することができ、かつ、高い 再現性で製造することができる化合物半導体装置及びその製造方法を提供すること を目的とする。
[0011] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明 の諸態様に想到した。
[0012] 本発明に係る化合物半導体装置では、半導体基板上に GaN系のキャリア走行層 が形成され、前記キャリア走行層上に GaN系のキャリア供給層が形成され、前記キヤ リア供給層上に GaN系の保護層が形成され、前記保護層上にソース電極、ドレイン 電極及びゲート電極が形成されている。また、前記保護層上には、前記ゲート電極と 前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に位置し、 Nを 含む化合物半導体層が形成され、前記化合物半導体層上に絶縁体層が形成されて いる。
[0013] 本発明に係る化合物半導体装置の製造方法では、半導体基板上に GaN系のキヤ リア走行層を形成した後、前記キャリア走行層上に GaN系のキャリア供給層を形成 する。次に、前記キャリア供給層上に GaN系の保護層を形成する。次いで、前記保 護層上に Nを含む化合物半導体層を形成する。その後、前記化合物半導体層上に 絶縁体層を形成する。続いて、前記絶縁体層及び前記化合物半導体層に、ソース 電極用の開口部、ドレイン電極用の開口部及びゲート電極用の開口部を形成する。 そして、前記 3個の開口部内に電極を形成する。但し、前記ゲート電極用の開口部を 形成する工程では、前記化合物半導体層を前記保護層が露出するまでウエットエツ チングする。
図面の簡単な説明
[0014] [図 1]図 1は、本発明の第 1の実施形態に係る化合物半導体装置の構造を示す断面 図である。
[図 2A]図 2Aは、本発明の第 1の実施形態に係る化合物半導体装置の製造方法を示 す断面図である。
[図 2B]図 2Bは、図 2Aに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 2C]図 2Cは、図 2Bに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 2D]図 2Dは、図 2Cに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 2E]図 2Eは、図 2Dに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 2F]図 2Fは、図 2Eに引き続き、化合物半導体装置の製造方法を示す断面図であ る。 [図 2G]図 2Gは、図 2Fに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 3]図 3は、本発明の第 1の実施形態に係る化合物半導体装置のデバイス特性を 示すグラフである。
[図 4]図 4は、本発明の第 2の実施形態に係る化合物半導体装置の構造を示す断面 図である。
[図 5A]図 5Aは、本発明の第 2の実施形態に係る化合物半導体装置の製造方法を示 す断面図である。
[図 5B]図 5Bは、図 5Aに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 5C]図 5Cは、図 5Bに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 6]図 6は、本発明の第 2の実施形態に係る化合物半導体装置のデバイス特性を 示すグラフである。
[図 7]図 7は、本発明の第 3の実施形態に係る化合物半導体装置の構造を示す断面 図である。
[図 8A]図 8Aは、本発明の第 3の実施形態に係る化合物半導体装置の製造方法を示 す断面図である。
[図 8B]図 8Bは、図 8Aに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 8C]図 8Cは、図 8Bに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 8D]図 8Dは、図 8Cに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 8E]図 8Eは、図 8Dに引き続き、化合物半導体装置の製造方法を示す断面図で ある。
[図 9]図 9は、本発明の第 3の実施形態に係る化合物半導体装置のデバイス特性を 示すグラフである。 [図 10]図 10は、本発明の第 4の実施形態に係る化合物半導体装置の構造を示す断 面図である。
[図 11]図 11は、本発明の第 4の実施形態に係る化合物半導体装置の信頼度の試験 データを示すグラフである。
[図 12]図 12は、本発明の第 5の実施形態に係る化合物半導体装置の構造を示す断 面図である。
[図 13]図 13は、本発明の第 6の実施形態に係る化合物半導体装置の構造を示す断 面図である。
[図 14]図 14は、本発明の第 7の実施形態に係る化合物半導体装置の構造を示す断 面図である。
[図 15]図 15は、本発明の第 1の実施形態の変形例を示す断面図である。
[図 16]図 16は、従来の化合物半導体装置の構造を示す断面図である。
発明を実施するための最良の形態
[0015] 以下、本発明の実施形態について添付の図面を参照して具体的に説明する。
[0016] (第 1の実施形態）
先ず、本発明の第 1の実施形態について説明する。図 1は、本発明の第 1の実施形 態に係る化合物半導体装置の構造を示す断面図である。
[0017] 第 1の実施形態では、 SiC基板 1上に、厚さが 150nm乃至 300nm程度の A1N層 2 が形成されている。 A1N層 2上に、厚さが 3 μ m程度の GaNバッファ層 3 (キャリア走 行層）が形成されている。 GaNバッファ層 3上に、厚さが 5nm程度のノンドープ AlGa N層 4aが形成されている。ノンドープ AlGaN層 4a上に、厚さが 15nm乃至 20nm程 度の n型 AlGaN層 4b (キャリア供給層）が形成されている。 n型 AlGaN層 4bには、 Si 力 S4 X 1018cm_3程度ドーピングされている。更に、 n型 AlGaN層 4b上に、厚さが 7n m程度の n型 GaN層 5 (保護層）が形成されている。 n型 GaN層 5には、 Siが 5 X 1018 cm—3程度ドーピングされている。 n型 GaN層 5上に、厚さが 3nm程度のノンドープ A1 N層 6及び厚さが 20nm程度の SiN層 7が順次形成されて!、る。ノンドープ A1N層 6と SiN層 7との間には、半導体—絶縁体接合がある。ノンドープ A1N層 6及び SiN層 7 には、少なくとも 3個の開口部（ソース電極用、ドレイン電極用及びゲート電極用）が 形成されており、これらの開口部内に、ソース電極 8a、ドレイン電極 8b及びゲート電 極 19が埋め込まれている。ノンドープ A1N層 6とゲート電極 19との間には、半導体 金属接合がある。また、ゲート電極 19と n型 GaN層 5との間には、金属—半導体接合 がある。ソース電極 8a及びドレイン電極 8bは、例えば、厚さが lOnm程度の Ta膜とそ の上に形成された厚さが 300nm程度の A1膜とから構成されている。また、ゲート電 極 19は、例えば Ni膜とその上に形成された Au膜とから構成されている。
[0018] このような第 1の実施形態では、ノンドープ AlGaN層 4aの GaNバッファ層 3との界 面近傍に、格子不整合に起因するピエゾ効果が生じる。このため、正の分極電荷が 現れ、 GaNバッファ層 3のノンドープ AlGaN層 4aとの界面近傍に電子が誘起される 。この結果、 2次元電子ガス層（2DEG)が現れる。
[0019] また、ゲート電極 19の周囲に絶縁体層として SiN層 7が存在するため、側面からの ゲートリーク電流を防止することができる。従って、高耐圧化が可能となる。
[0020] 更に、 SiN層 7と n型 GaN層 5との間にノンドープ A1N層 6が存在するため、ノンドー プ A1N層 6と n型 GaN層 5との界面に電子が存在する。従って、ゲート電極 19とソー ス電極 8a及びドレイン電極 8bとの間の電子走行領域に 2次元電子ガスが多く存在す る。従って、相互コンダクタンス (Gm)が向上し、オン抵抗が低く抑えられる。また、ゲ 一トリセス構造の採用により、閾値電圧がより OVに近くなる。つまり、これらの相互作 用により、閾値電圧を OVに近づけながら十分な電流を確保することが可能となる。
[0021] 次に、第 1の実施形態に係る化合物半導体装置を製造する方法について説明する 。図 2A乃至図 2Gは、本発明の第 1の実施形態に係る化合物半導体装置の製造方 法を工程順に示す断面図である。
[0022] 先ず、図 2Aに示すように、 SiC基板 1上に A1N層 2を形成する。次に、 A1N層 2上 に GaNバッファ層 3を形成する。次いで、 GaNバッファ層 3上にノンドープ AlGaN層 4aを形成する。その後、ノンドープ AlGaN層 4a上に n型 AlGaN層 4bを形成する。続 いて、 n型 AlGaN層 4b上に n型 GaN層 5を形成する。次に、 n型 GaN層 5上にノンド ープ A1N層 6を形成する。次いで、ノンドープ A1N層 6上に SiN層 7を形成する。 A1N 層 2、 GaNバッファ層 3、ノンドープ AlGaN層 4a、 n型 AlGaN層 4b、 n型 GaN層 5及 びノンドープ A1N層 6の形成は、例えば MOCVD法等の結晶成長法により行う。また 、 SiN層 7の形成は、例えばプラズマ CVD法により行う。
[0023] 次に、図 2Bに示すように、 SiN層 7上に、ソース電極 8a及びドレイン電極 8bを形成 する予定の領域に開口部が存在するレジストパターン 21を形成する。
[0024] 次いで、図 2Cに示すように、レジストパターン 21をマスクとして用いて、 SiN層 7及 びノンドープ A1N層 6のウエットエッチングを行うことにより、 SiN層 7及びノンドープ A1
N層 6に、ソース電極用の開口部及びドレイン電極用の開口部を形成する。このとき、 ノンドープ A1N層 6の下に位置する n型 GaN層 5はウエットエッチングでは除去されな いため、 n型 GaN層 5の表面においてエッチングが停止する。開口部の形成後に、レ ジストパターン 21を除去する。
[0025] その後、図 2Dに示すように、 SiN層 7及びノンドープ A1N層 6の開口部内にソース 電極 8a及びドレイン電極 8bを形成する。
[0026] 続いて、図 2Eに示すように、 SiN層 7、ソース電極 8a及びドレイン電極 8b上に、ゲ ート電極 19を形成する予定の領域に開口部が存在するレジストパターン 22を形成 する。
[0027] 次に、図 2Fに示すように、レジストパターン 22をマスクとして用いて、 SiN層 7及びノ ンドープ A1N層 6のウエットエッチング（酸を用いたエッチング）を行うことにより、 SiN 層 7及びノンドープ A1N層 6に、ゲート電極用の開口部を形成する。このときも、ノンド ープ A1N層 6の下に位置する n型 GaN層 5はウエットエッチングでは除去されないた め、 n型 GaN層 5の表面においてエッチングが停止する。開口部の形成後に、レジス トパターン 22を除去する。
[0028] 次いで、図 2Gに示すように、 SiN層 7及びノンドープ A1N層 6の開口部内にゲート 電極 19 (埋め込み型ゲート電極)を形成する。なお、図示していないが、素子分離は 、例えばイオン注入により行うことができる。
[0029] このような製造方法によれば、ノンドープ A1N層 6と n型 GaN層 5とのウエットエッチ ング時の選択比が高 、ため、ノンドープ A1N層 6を高 、精度でカ卩ェすることができる 。従って、再現性のよいゲート電極 19を高い精度で形成することができる。
[0030] ここで、本願発明者が上述の方法に従って製造した化合物半導体装置のデバイス 特性について説明する。図 3は、本願発明者が測定した第 1の実施形態に係る化合 物半導体装置のデバイス特性を示すグラフである。図 3には、参考のために、図 16に 示す従来の化合物半導体装置のデバイス特性も示す。横軸はゲート ソース間電圧 (Vgs)であり、縦軸は相互コンダクタンス（Gm)である。図 3に示すように、従来の化 合物半導体装置と比較すると、第 1の実施形態では閾値電圧がより OVに近づいた。
[0031] なお、第 1の実施形態では、ソース電極 8a及びドレイン電極 8bの底面が n型 GaN 層 5の表面と接しているが、図 15に示すように、 n型 AlGaN層 4bの表面に接するよう にしてもよい。この場合には、例えば、図 2Bに示すレジストパターン 21をマスクとして 用いて SiN層 7及びノンドープ A1N層 6に、ソース電極用の開口部及びドレイン電極 用の開口部を形成した後、レジストパターン 21を残したまま、 n型 GaN層 5のドライエ ツチングを行う。このドライエッチングでは、例えば、圧力を 2Paとし、 C1流量を lOscc
2
mとし、エッチング速度を lOnmZ分として、反応性イオンエッチング (RIE)を行う。ド ライエッチングの終点は、例えば時間制御により決定する。なお、エッチング量の誤 差は ± 3nm以内とすることが好ましい。この場合にも、ソース電極 8a及び 8bは、例え ば、厚さが lOnm程度の Ta膜とその上に形成された厚さが 300nm程度の A1膜とか ら構成される。このような電極及びその周辺の構造は、以下の実施形態にも適用する ことができる。
[0032] (第 2の実施形態）
次に、本発明の第 2の実施形態について説明する。図 4は、本発明の第 2の実施形 態に係る化合物半導体装置の構造を示す断面図である。
[0033] 第 2の実施形態では、ノンドープ A1N層 6のゲート電極用の開口部の大きさは第 1 の実施形態のそれと同程度であるのに対し、 SiN層 7のゲート電極用の開口部が第 1 の実施形態のそれよりも広い。そして、この開口部に、オーバーハング部を備えたゲ ート電極 29が埋め込まれている。他の構成は、第 1の実施形態と同様である。
[0034] このような第 2の実施形態によれば、ゲート電極 29とノンドープ A1N層 6との界面近 傍における電界集中力、第 1の実施形態におけるゲート電極 19とノンドープ A1N層 6 との界面近傍における電界集中よりも緩和される。化合物半導体装置のゲートとドレ インとの間には 50V乃至 500Vの電圧が印加されることがある力 第 2の実施形態に よれば、このような場合でも、劣化がより一層生じに《なる。 [0035] 次に、第 2の実施形態に係る化合物半導体装置を製造する方法について説明する 。図 5A乃至図 5Cは、本発明の第 2の実施形態に係る化合物半導体装置の製造方 法を工程順に示す断面図である。
[0036] 先ず、第 1の実施形態の場合と同様にして、レジストパターン 22の除去（図 2F参照 )までの処理を行う。次に、図 5Aに示すように、 SiN層 7、ソース電極 8a及びドレイン 電極 8b上に、ゲート電極 29のオーバーハング部を形成する予定の領域に開口部が 存在するレジストパターン 23を形成する。
[0037] 次に、図 5Bに示すように、レジストパターン 23をマスクとして用いて、 SiN層 7のゥェ ットエッチングを行うことにより、 SiN層 7に、オーバーハング部用の開口部を形成する 。開口部の形成後に、レジストパターン 23を除去する。
[0038] 次いで、図 5Cに示すように、 SiN層 7及びノンドープ A1N層 6の開口部内にゲート 電極 29 (埋め込み型ゲート電極)を形成する。なお、図示していないが、素子分離は 、例えばイオン注入により行うことができる。
[0039] ここで、本願発明者が上述の方法に従って製造した化合物半導体装置のデバイス 特性について説明する。図 6は、本願発明者が測定した第 2の実施形態に係る化合 物半導体装置のデバイス特性を示すグラフである。図 6には、参考のために、図 16に 示す従来の化合物半導体装置のデバイス特性も示す。横軸はゲート ドレイン間電 圧 (Vgd)であり、縦軸はゲート ドレイン間電流 (Igd)である。図 6に示すように、従 来の化合物半導体装置と比較すると、第 2の実施形態では、逆方向ゲートリーク電流 が低減した。更に、飽和電流が減少することなぐ閾値電圧が OVに近づいた。
[0040] (第 3の実施形態）
次に、本発明の第 3の実施形態について説明する。第 3の実施形態では、 MIS (M etaHnsulator- Semiconductor)構造が採用されている。図 7は、本発明の第 3の実施 形態に係る化合物半導体装置の構造を示す断面図である。
[0041] 第 3の実施形態では、ノンドープ A1N層 6の上に、厚さが 10nm程度の SiN層 7aが 形成されている。ノンドープ A1N層 6及び SiN層 7aには、少なくとも 3個の開口部（ソ ース電極用、ドレイン電極用及びゲート電極用）が形成されている。本実施形態では 、 3個の開口部のうちのゲート電極用の開口部内及び SiN層 7a上に、厚さが 10nm 程度の SiN層 7bが形成されている。そして、ゲート電極用の開口部内に、オーバー ハング部を備えたゲート電極 39が埋め込まれている。他の構成は、第 1の実施形態 と同様である。
[0042] このような第 3の実施形態によれば、順方向ゲートリーク電流を大幅に低減すること ができる。また、完全なノーマリオフ動作を行うことができる。また、ノーマリオフ動作の 実現により、高い電流を得ることも可能となる。
[0043] 次に、第 3の実施形態に係る化合物半導体装置を製造する方法について説明する 。図 8A乃至図 8Eは、本発明の第 3の実施形態に係る化合物半導体装置の製造方 法を工程順に示す断面図である。
[0044] 先ず、第 1の実施形態と同様にして、ノンドープ SiN層 6の形成（図 2A参照）までの 処理を行う。次に、図 8Aに示すように、ノンドープ SiN層 6上に SiN層 7aを形成する。 SiN層 7aの形成は、例えばプラズマ CVD法により行う。
[0045] 次いで、第 1の実施形態と同様にして、ソース電極 8a及びドレイン電極 8bの形成（ 図 2D参照）までの処理を行う。その後、図 8Bに示すように、 SiN層 7a、ソース電極 8 a及びドレイン電極 8b上に、ゲート電極 39の下部を形成する予定の領域に開口部が 存在するレジストパターン 24を形成する。
[0046] 続いて、図 8Cに示すように、レジストパターン 24をマスクとして用いて、 SiN層 7a及 びノンドープ A1N層 6のウエットエッチングを行うことにより、 SiN層 7a及びノンドープ A1N層 6に、ゲート電極用の開口部を形成する。このとき、ノンドープ A1N層 6の下に 位置する n型 GaN層 5はウエットエッチングでは除去されな 、ため、 n型 GaN層 5の表 面においてエッチングが停止する。開口部の形成後に、レジストパターン 24を除去 する。
[0047] 次に、図 8Dに示すように、ゲート電極用の開口部内及び SiN層 7a上に SiN層 7bを 形成する。 SiN層 7bの形成は、例えばプラズマ CVD法により行う。
[0048] 次いで、図 8Eに示すように、 SiN層 7a及びノンドープ A1N層 6の開口部内にゲート 電極 39 (埋め込み型ゲート電極)を形成する。なお、図示していないが、素子分離は 、例えばイオン注入により行うことができる。
[0049] ここで、本願発明者が上述の方法に従って製造した化合物半導体装置のデバイス 特性について説明する。図 9は、本願発明者が測定した第 3の実施形態に係る化合 物半導体装置のデバイス特性を示すグラフである。図 9には、参考のために、図 16に 示す従来の化合物半導体装置のデバイス特性も示す。横軸はゲート電圧であり、縦 軸は順方向ゲートリーク電流である。図 9に示すように、従来の化合物半導体装置と 比較すると、第 3の実施形態では、順方向ゲートリーク電流が低減した。即ち、第 3の 実施形態では、ゲート電圧を 4V程度まで高くしても、ゲートリーク電流はほとんど流 れなかった。
[0050] また、表 1に、本願発明者が上述の方法に従って製造した化合物半導体装置のデ バイス特性 (閾値電圧 Vth、そのばらつき σ 及び最大電流 Imax)を示す。表 1には
Vth
、参考のために、図 16に示す従来の化合物半導体装置のデバイス特性も示す。従 来の化合物半導体装置では、閾値電圧 Vthが負であるのに対し、第 3の実施形態で は、閾値電圧 Vthが正となった。また、閾値電圧のばらつき σ 1S 第 3の実施形態
Vth
では、従来の化合物半導体装置の 1Z10程度となった。これは、第 3の実施形態で は、ゲート電極 39近傍の構造を高い再現性で形成することができるのに対し、従来 の化合物半導体装置では再現性が低いためである。更に、第 3の実施形態では、ゲ 一トリーク電流の低減に伴って最大電流 Imaxが従来の化合物半導体装置と比較し て著しく高くなつた。
[0051] [表 1] 表 1
Figure imgf000012_0001
[0052] (第 4の実施形態）
次に、本発明の第 4の実施形態について説明する。図 10は、本発明の第 4の実施 形態に係る化合物半導体装置の構造を示す断面図である。
[0053] 第 4の実施形態では、ノンドープ A1N層 6と SiN層 7aとの間に、厚さが 7nm程度の n 型 GaN層 11が形成されている。 n型 GaN層 11には、 Siが 5 X 10 cm 程度ドーピ ングされている。 n型 GaN層 11には、ノンドープ A1N層 6及び SiN層 7aと同様の開口 部が形成されている。他の構成は第 3の実施形態と同様である。なお、 n型 GaN層 1 1の Siのドーピング量が n型 GaN層 5のそれよりも高くてもよい。
[0054] このような第 4の実施形態によれば、ノンドープ A1N層 6上に n型 GaN層 11が形成 されているため、ノンドープ A1N層 6の化学的な変化がより生じにくい。このため、装 置全体の劣化が生じにくぐ高い信頼性が得られる。
[0055] なお、第 4の実施形態に係る化合物半導体装置を製造するに当たっては、例えば 、ノンドープ A1N層 6の形成と SiN層 7aの形成との間に、 n型 GaN層 11をノンドープ A1N層 6上に形成する。そして、 SiN層 7aに開口部を形成した後に、 n型 GaN層 11 のドライエッチングを行う。このドライエッチングは、時間制御により行う。次いで、第 1 乃至第 3の実施形態と同様にして、ノンドープ A1N層 6のウエットエッチングを行う。こ のとき、ノンドープ A1N層 6の下に位置する n型 GaN層 5はゥヱットエッチングでは除 去されな!、ため、 n型 GaN層 5の表面にお!/、てエッチングが停止する。
[0056] ここで、本願発明者が上述の方法に従って製造した化合物半導体装置の信頼度に ついて説明する。図 11は、本願発明者が測定した第 4の実施形態に係る化合物半 導体装置の信頼度の試験データを示すグラフである。図 11には、参考のために、図 16に示す従来の化合物半導体装置の試験データ (3種類)も示す。横軸はゲートリ ーク電流 Igであり、縦軸は試験時間である。図 11に示すように、従来の化合物半導 体装置では、試験開始時においてもゲートリーク電流が高ぐまた、試料によっては 時間の経過につれてゲートリーク電流が増加した。これは、劣化が進行していること を示している。これに対し、第 4の実施形態では、試験開始時におけるゲートリーク電 流が低ぐ更に、時間の経過に伴う増加は全く観察されなかった。
[0057] (第 5の実施形態）
次に、本発明の第 5の実施形態について説明する。図 12は、本発明の第 5の実施 形態に係る化合物半導体装置の構造を示す断面図である。
[0058] 第 5の実施形態では、第 4の実施形態における n型 GaN層 5の代わりにノンドープ G aN層 12が形成されて!、る。 [0059] このような第 5の実施形態によれば、 n型 GaN層 5の代わりにノンドープ GaN層 12 が用いられているため、ゲートリーク電流をより一層低減することができる。また、第 3 の実施形態と同様に MIS構造を採用して 、るため、ノンドープ GaN層 12を用 ヽても 特性が低下することはない。
[0060] (第 6の実施形態）
次に、本発明の第 6の実施形態について説明する。図 13は、本発明の第 6の実施 形態に係る化合物半導体装置の構造を示す断面図である。
[0061] 第 6の実施形態では、第 5の実施形態における n型 GaN層 11の代わりに n型 InGa N層 13が形成されている。
[0062] このような第 6の実施形態によれば、 n型 GaN層 11の代わりに n型 InGaN層 13が 用いられているため、この層でのバンドが下がり、 2次元電子ガスが増加する。この結 果、最大電流が増加する。
[0063] (第 7の実施形態）
次に、本発明の第 7の実施形態について説明する。図 14は、本発明の第 7の実施 形態に係る化合物半導体装置の構造を示す断面図である。
[0064] 第 7の実施形態では、第 4の実施形態におけるノンドープ A1N層 6と n型 GaN層 11 との間に、 1原子層分の Si層 14が形成されている。 Si層 14は、例えばプレーナドー ビング法 (原子層ドーピング法）により形成される。
[0065] このような第 7の実施形態によれば、電極間の抵抗が低下し、最大電流が増加する 。なお、 Si層 14が n型 GaN層 5とノンドープ A1N層 6との間に形成されていてもよい。
[0066] なお、 A1N層の形成を ALD (Atomic Layer Deposition)法又はスパッタリング法等 により行ってもよい。この場合、 A1N層の結晶方位は、その下の GaN層の影響を受け にくくなる。また、これらの実施形態では、ゲート電極とソース電極及びドレイン電極と の間に、 Nを含む化合物半導体層として A1N層が形成されているが、他の化合物半 導体層、例えば InAIN等の Inを含む層が形成されていてもよい。更に、これらの実施 形態では、単体の HEMTについて説明している力 複数の HEMTを集積してもよい 。この場合には、例えばイオン注入又はメサエッチング等によって素子分離を行えば よい。 産業上の利用可能性
本発明によれば、保護層上に Nを含む化合物半導体層が形成されており、この化 合物半導体層の加工を、保護層への影響がない条件下で行うことができる。このため 、高い再現性でゲートリセス構造を構築することができる。このため、ゲート電圧を 0と したときに流れる電流を抑制することができる。また、絶縁体層がゲート電極の側面に 接している場合には、ゲートリーク電流を抑制することができ、高耐圧化することがで きる。

Claims

請求の範囲
[1] 半導体基板上に形成された GaN系のキャリア走行層と、
前記キャリア走行層上に形成された GaN系のキャリア供給層と、
前記キャリア供給層上に形成された GaN系の保護層と、
前記保護層上に形成されたソース電極、ドレイン電極及びゲート電極と、 前記保護層上に形成され、前記ゲート電極と前記ソース電極との間及び前記ゲー ト電極と前記ドレイン電極との間に位置し、 Nを含む化合物半導体層と、
前記化合物半導体層上に形成された絶縁体層と、
を有することを特徴とする化合物半導体装置。
[2] 前記ゲート電極と前記保護層とが接触していることを特徴とする請求項 1に記載の 化合物半導体装置。
[3] 前記ゲート電極と前記化合物半導体層とが接触していることを特徴とする請求項 1 に記載の化合物半導体装置。
[4] 前記化合物半導体層と前記絶縁体層とが接触していることを特徴とする請求項 1に 記載の化合物半導体装置。
[5] 前記絶縁体層は、 SiN層であることを特徴とする請求項 1に記載の化合物半導体 装置。
[6] 前記化合物半導体層は、 A1N層であることを特徴とする請求項 1に記載の化合物 半導体装置。
[7] 前記絶縁体層は、前記ゲート電極と前記化合物半導体層との間及び前記ゲート電 極と前記保護層との間にも形成されていることを特徴とする請求項 1に記載の化合物 半導体装置。
[8] 前記ゲート電極は、オーバーハング部を有することを特徴とする請求項 1に記載の 化合物半導体装置。
[9] 前記保護層に Siがドーピングされて 、ることを特徴とする請求項 1に記載の化合物 半導体装置。
[10] 前記化合物半導体層と前記絶縁体層との間に形成された GaN系の第 2の化合物 半導体層を有することを特徴とする請求項 1に記載の化合物半導体装置。
[11] 前記第 2の化合物半導体層は、 Inを含むことを特徴とする請求項 10に記載の化合 物半導体装置。
[12] 前記化合物半導体層と前記第 2の化合物半導体層との間に形成された Si層を有 することを特徴とする請求項 10に記載の化合物半導体装置。
[13] 前記第 2の化合物半導体層に Siがドーピングされて 、ることを特徴とする請求項 10 に記載の化合物半導体装置。
[14] 半導体基板上に GaN系のキャリア走行層を形成する工程と、
前記キャリア走行層上に GaN系のキャリア供給層を形成する工程と、
前記キャリア供給層上に GaN系の保護層を形成する工程と、
前記保護層上に Nを含む化合物半導体層を形成する工程と、
前記化合物半導体層上に絶縁体層を形成する工程と、
前記絶縁体層及び前記化合物半導体層に、ソース電極用の開口部、ドレイン電極 用の開口部及びゲート電極用の開口部を形成する工程と、
前記 3個の開口部内に電極を形成する工程と、
を有し、
前記ゲート電極用の開口部を形成する工程は、前記化合物半導体層を前記保護 層が露出するまでウエットエッチングする工程を有することを特徴とする化合物半導 体装置の製造方法。
[15] 前記絶縁体層として、 SiN層を形成することを特徴とする請求項 14に記載の化合 物半導体装置の製造方法。
[16] 前記化合物半導体層として、 A1N層を形成することを特徴とする請求項 14に記載 の化合物半導体装置の製造方法。
[17] 前記ゲート電極用の開口部を形成する工程の後に、前記ゲート電極用の開口部の 底部及び側部に第 2の絶縁体層を形成する工程を有することを特徴とする請求項 14 に記載の化合物半導体装置の製造方法。
[18] 前記化合物半導体層を形成する工程と前記絶縁体層を形成する工程との間に、前 記化合物半導体層上に GaN系の第 2の化合物半導体層を形成する工程を有するこ とを特徴とする請求項 14に記載の化合物半導体装置の製造方法。
[19] 前記第 2の化合物半導体層として、 Inを含むものを形成することを特徴とする請求 項 18に記載の化合物半導体装置の製造方法。
[20] 前記化合物半導体層を形成する工程と前記第 2の化合物半導体層を形成するェ 程との間に、前記化合物半導体層上に原子層ドーピングにより Si層を形成する工程 を有することを特徴とする請求項 18に記載の化合物半導体装置の製造方法。
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