WO2007125865A1 - 固体撮像装置 - Google Patents

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WO2007125865A1
WO2007125865A1 PCT/JP2007/058738 JP2007058738W WO2007125865A1 WO 2007125865 A1 WO2007125865 A1 WO 2007125865A1 JP 2007058738 W JP2007058738 W JP 2007058738W WO 2007125865 A1 WO2007125865 A1 WO 2007125865A1
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output
solid
imaging device
data
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PCT/JP2007/058738
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Yukinobu Sugiyama
Seiichiro Mizuno
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Hamamatsu Photonics KK
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements

Definitions

  • the present invention relates to a solid-state imaging device including an imaging region in which a plurality of pixels each having a photodiode that generates an amount of charge corresponding to the amount of incident light is two-dimensionally arranged.
  • a solid-state imaging device includes an imaging region in which a plurality of pixels each having a photodiode are two-dimensionally arranged, and outputs a digital value corresponding to the amount of charge generated by the photodiode of each pixel.
  • an AD conversion circuit is also provided.
  • the number of pixels is steadily increasing, and high-speed imaging is required. Such increase in the number of pixels and high-speed imaging can generally increase the power consumption of the solid-state imaging device.
  • Patent Document 1 Japanese Translation of Special Publication 2002- 505002
  • the present invention has been made to solve the above-described problems, and provides a solid-state imaging device capable of suppressing an increase in power consumption even when increasing the number of pixels and achieving high-speed imaging. The purpose is to do.
  • a solid-state imaging device includes: (1) a plurality of pixels each having a photodiode that generates an amount of charge according to an amount of incident light and a charge storage unit that stores the charge; An imaging region that accumulates charges generated by photodiodes in each of a plurality of pixels during a period indicated by an operation control signal by a charge accumulation unit, and (2) a trigger photodiode that generates an amount of charge corresponding to the amount of incident light (3) Charge accumulation After the period indicated by the operation control signal, a digital value (hereinafter referred to as “pixel data”) corresponding to the amount of charge accumulated in the charge accumulation portion of each of the plurality of pixels is output, and the pixel data is output.
  • pixel data digital value
  • an output unit that outputs a digital value (hereinafter referred to as “trigger data”) corresponding to the amount of charge generated in the trigger light-sensitive region during a non-period.
  • the output unit included in the solid-state imaging device is characterized in that it operates with lower power consumption when outputting trigger data than when outputting pixel data. Further, it is preferable that the output unit operates at a low speed or a low number of output bits when outputting the trigger data as compared with when outputting the pixel data.
  • each of the plurality of pixels included in the imaging region includes a photodiode that generates an amount of charge corresponding to the amount of incident light, and a charge storage unit that stores the charge. .
  • the charge generated by the photodiode is accumulated by the charge accumulation unit in each of the plurality of pixels.
  • the trigger photodiode included in the trigger light sensitive region also generates an amount of charge corresponding to the amount of incident light.
  • a digital value (pixel data) corresponding to the amount of charge accumulated in the charge accumulation unit of each of the plurality of pixels is also output as the output unit.
  • a digital value (trigger data) corresponding to the amount of charge generated in the trigger photosensitive region is output during the period when pixel data is not output from the output unit.
  • the period in which the pixel data is output and the period in which the trigger data is output are distinguished from each other.
  • the output unit operates with low power consumption when outputting trigger data as compared to when outputting pixel data.
  • the output unit can operate with low power consumption by operating at low speed or with a low number of output bits.
  • the output unit outputs an AD conversion circuit for imaging that performs AD conversion operation and outputs pixel data after a period instructed by the charge accumulation operation control signal, and trigger data.
  • the trigger AD converter circuit operates with lower power consumption than the imaging AD converter circuit. In this case, during the period in which the pixel data is output from the output unit, the imaging AD converter circuit operates and the trigger AD converter circuit pauses. On the other hand, during the period when the output force trigger data is output The trigger AD converter circuit operates, and the imaging AD converter circuit pauses.
  • the output unit outputs pixel data and trigger data to a common output signal line.
  • pixel data and trigger data are output from the output unit to the common output signal line in a time-sharing manner, the number of wirings for inputting / outputting signals to / from external devices can be reduced.
  • the pixel data and trigger data output from the output unit to the common output signal line are preferably serial data.
  • the solid-state imaging device receives the trigger data output from the output unit, and charges each of the plurality of pixels in the imaging region when the absolute value of the trigger data is greater than a threshold value. It is preferable to further include a control unit that generates a charge accumulation operation control signal instructing the accumulation operation. In this case, the charge storage operation control signal is automatically generated by the control unit based on the trigger data output from the output unit.
  • the triggering photosensitive region includes one triggering photodiode provided surrounding the imaging region. It is also preferable that the trigger light sensitive region includes a plurality of trigger photodiodes provided around the imaging region and connected to each other. Since the trigger light sensitive region is configured in this way, the incidence of light on the solid-state imaging device can be detected with high sensitivity.
  • the solid-state imaging device can suppress an increase in power consumption even when increasing the number of pixels or achieving high-speed imaging.
  • FIG. 1 is a configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • FIG. 2 is a configuration diagram of an output unit 60 included in the solid-state imaging device 1 according to the present embodiment.
  • FIG. 3 shows a pixel P and a holding circuit m, n included in the solid-state imaging device 1 according to the present embodiment.
  • FIG. 4 is a circuit diagram of a difference calculation circuit 61 included in the solid-state imaging device 1 according to the present embodiment.
  • FIG. 4 is a circuit diagram of a difference calculation circuit 61 included in the solid-state imaging device 1 according to the present embodiment.
  • FIG. 5 is a diagram showing a circuit configuration of an integrating circuit 62 included in the solid-state imaging device 1 according to the present embodiment.
  • FIG. 6 is a timing chart showing an example of the operation of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 7 is a schematic plan view of the solid-state imaging device 1.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII of the photosensitive region for trigger 20 shown in FIG.
  • FIG. 9 is a schematic plan view of the solid-state imaging device 1.
  • FIG. 10 is a circuit diagram showing the electrical connection relationship of the trigger photodiode TD in the trigger photosensitive region 20 shown in FIG.
  • FIG. 1 is a configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • the solid-state imaging device 1 shown in this figure includes an imaging region (imaging light receiving unit) 10, a trigger light sensitive region (trigger light receiving unit) 20, a row selection unit 30, a column selection unit 40, a voltage holding unit 50, and an output.
  • a unit 60 and a control unit 70 are provided. In this figure, wiring between elements is omitted or simplified.
  • the imaging region 10 is for capturing an image of incident light, and includes pixels P to P that are two-dimensionally arranged in M rows and N columns. Pixel P is located in the mth row and the nth column. M X N
  • the pixels P to P have a common configuration and generate an amount of charge according to the amount of incident light.
  • the imaging region 10 is configured to store the charges generated by the photodiodes in each of the ⁇ ⁇ ⁇ pixels ⁇ to ⁇ during the period indicated by the charge accumulation operation control signal output from the control unit 70.
  • ⁇ and ⁇ are integers of 2 or more, m is an integer of 1 to ⁇ , and n is an integer of 1 to N.
  • the trigger light sensitive region 20 is for detecting the incidence of light, and includes a trigger photodiode that generates an amount of charge corresponding to the amount of incident light.
  • a trigger photodiode that generates an amount of charge corresponding to the amount of incident light.
  • a diode is preferably provided, and a light receiving area is preferably wide.
  • the trigger light sensitive region 20 preferably includes one trigger photodiode TD (see FIG. 8) provided so as to surround the imaging region 10 as shown.
  • FIG. 7 is a schematic plan view of the solid-state imaging device 1, in which an imaging region 10 is set in the center of the semiconductor substrate 100, and a triggering light sensitive region 20 is provided so as to surround the imaging region 10. Yes.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII of the triggering photosensitive region 20 shown in FIG. 7, and a P-type semiconductor region 101 is formed on the surface side of the N-type semiconductor substrate 100.
  • the surface of the semiconductor substrate 100 is covered with an insulating layer 102, and the upper electrode 103 is in contact with the P-type semiconductor region 101 through a contact hole provided in the insulating layer 102.
  • a lower electrode 104 is provided on the back surface of the semiconductor substrate 100.
  • a PN junction is formed at the interface between the P-type semiconductor region 101 and the N-type semiconductor substrate 100, which is a single trigger photodiode TD. Is configured. That is, the P-type semiconductor region 101 continuously surrounds the imaging region 10.
  • the trigger light sensitive region 20 preferably includes a plurality of trigger photodiodes TD (see FIG. 9) provided around the imaging region 10 and connected in parallel to each other.
  • FIG. 9 is a schematic plan view of the solid-state imaging device 1, in which an imaging region 10 is set in the center of the semiconductor substrate 100, and a trigger light sensitive region 20 is provided so as to surround the imaging region 10. Yes.
  • the cross-sectional view taken along arrow VIII-VIII of the trigger photodiode TD in the trigger photosensitive region 20 shown in FIG. 9 is the same as that shown in FIG.
  • FIG. 10 is a circuit diagram showing an electrical connection relationship of the trigger photodiode TD in the trigger photosensitive region 20 shown in FIG. 9, and the anode of the trigger photodiode TD includes the upper electrode 103.
  • the force swords are connected to each other by a common wiring, and are grounded through a common electrode consisting of the lower electrode 104.
  • the row selection unit 30 sequentially designates each row in the imaging region 10 under the control of the control unit 70, and accumulates the N pixels P to P in the designated m-th row in the respective charge accumulation units.
  • the voltage value corresponding to the amount of the charged charge is output to the voltage holding unit 50.
  • the row selection unit 30 includes an M-stage shift register circuit, and each row in the imaging region 10 can be sequentially designated by an output bit of each stage of the shift register circuit.
  • the voltage holding unit 50 includes N holding circuits H to H having a common configuration.
  • the holding circuit H is connected to the M pixels P to P in the n-th column in the imaging region 10 and inputs a voltage value output from any one of these pixels ⁇ . Hold the output voltage value and output.
  • the holding circuit H can hold a voltage value representing a signal component on which a noise component is superimposed, and can also hold a voltage value representing a noise component.
  • the column selection unit 40 sequentially designates the N holding circuits H to H included in the voltage holding unit 50, and outputs the voltage value held by the designated nth holding circuit H as an output unit. Output to 60.
  • the column selection unit 40 includes N shift register circuits, and N holding circuits H to H can be sequentially specified by output bits of each stage of the shift register circuit.
  • the output unit 60 outputs the charge generated by the photodiode in each pixel P by the charge storage unit during a period indicated by the charge storage operation control signal output from the control unit 70. Accumulated in the charge accumulation section of each of the MXN pixels P to P.
  • a digital value (pixel data) corresponding to the amount of charge generated is output, and a digital value corresponding to the amount of charge generated in the trigger photosensitive region 20 during the period when the pixel data is not output (pixel data) (Trigger data) is output.
  • the output unit 60 operates with lower power consumption when outputting trigger data than when outputting pixel data.
  • the output unit 60 preferably outputs the pixel data and the trigger data to the common output signal line Lout, and also preferably outputs these data as serial data. In these cases, the number of wires for outputting these data can be reduced, which is advantageous in terms of improving reliability.
  • the control unit 70 controls the entire operation of the solid-state imaging device 1. For example, the control unit 70 performs a row selection operation in the row selection unit 30, a column selection operation in the column selection unit 40, a data holding operation in the voltage holding unit 50, and an output operation of pixel data and trigger data in the output unit 60. Control. In addition, the control unit 70 inputs the trigger data output from the output unit 70, and when the absolute value of the trigger data is larger than the threshold value, the pixels P to P in the imaging region 10
  • control unit 70 Outputs a charge accumulation operation control signal that instructs the charge accumulation operation for m, ⁇ m, and N, respectively. Further, the control unit 70 outputs a clock signal CLK synchronized with the output timing of each bit of the pixel data and trigger data by the output unit 60.
  • the charge accumulation operation control signal may be directly supplied from the control unit 70 to the imaging region 10.
  • the control signal (R m, n described later) is supplied to the gate terminal of each transistor included in each pixel P.
  • e Set (m) signal, Tm ns (m) signal, and Hold (m) signal may be used to instruct the charge accumulation operation.
  • a charge accumulation operation control signal is supplied from the control unit 70 to the row selection unit 30, and each pixel P is determined based on the charge accumulation operation control signal.
  • a control signal applied to the gate terminal of each transistor included in m and n may be generated.
  • FIG. 2 is a configuration diagram of the output unit 60 included in the solid-state imaging device 1 according to the present embodiment.
  • the output unit 60 shown in this figure includes a difference calculation circuit 61, an integration circuit 62, an imaging AD conversion circuit 63, a trigger AD conversion circuit 64, a switch SW, and a switch SW.
  • the difference calculation circuit 61 stores a voltage value representing a signal component on which a noise component is superimposed. Ca ⁇ while et input, also a voltage value representing the noise component in the input from the holding circuit H n, and outputs a voltage value corresponding to the difference therebetween.
  • the voltage value output from the difference calculation circuit 61 represents the signal component from which the noise component has been removed.
  • the integrating circuit 62 inputs and accumulates the charge output from the triggering light sensitive region 20, and outputs a voltage value corresponding to the amount of accumulated charge.
  • the AD conversion circuit 63 for imaging inputs the voltage value output from the difference calculation circuit 61, AD converts the input voltage value, and outputs a digital value (pixel data) as a result of the AD conversion. Is output.
  • the trigger AD conversion circuit 64 inputs the voltage value output from the integration circuit 62, AD converts the input voltage value, and outputs a digital value (trigger data) as a result of the AD conversion.
  • the imaging AD conversion circuit 63 performs an AD conversion operation after a period indicated by the charge accumulation operation control signal, and outputs pixel data.
  • the trigger AD converter circuit 64 outputs trigger data while the imaging AD converter circuit 63 is not outputting pixel data. Compared to the imaging AD converter circuit 63, the trigger AD converter circuit 64 operates at a lower speed or with a lower number of output bits.
  • the switch SW is controlled by the sel data signal output from the control unit 70 to open and close.
  • the pixel data output from the imaging AD converter circuit 63 is output to the output signal line Lout.
  • the switch SW is controlled by the sel trig signal output from the control unit 70.
  • the output unit 60 may have one AD conversion circuit that is common as the imaging AD conversion circuit 63 and the trigger AD conversion circuit 64 described above.
  • the AD converter circuit operates at a lower speed or a lower number of output bits when outputting the trigger data than when outputting the pixel data.
  • the AD converter circuit is a pipeline system, the number of stages to be operated is reduced when outputting trigger data, compared to when outputting pixel data.
  • the AD converter circuit is of a successive approximation method using a plurality of capacitors, the number of capacitors used is reduced when outputting trigger data compared to when outputting pixel data.
  • FIG. 3 shows a pixel P and a holding circuit H included in the solid-state imaging device 1 according to this embodiment.
  • Pixel P is shown as a representative of 1,1 M, and the holding circuit is representative of N holding circuits H to H.
  • Pixel P is of the APS (Active Pixel Sensor) type and is a photodiode PD.
  • the transistor T1, the transistor ⁇ 2, and the photodiode PD are connected in series, and the reference voltage Vbl is input to the drain terminal of the transistor T1, and the anode terminal of the photodiode PD is grounded. Yes.
  • the transistor T3 and the transistor T4 are connected in series, the reference voltage Vb2 is input to the drain terminal of the transistor T3, and the source terminal of the transistor T4 is connected to the wiring Vline (n).
  • the connection point between the transistor T1 and the transistor T2 is connected to the gate terminal of the transistor T3 through the transistor T5.
  • a constant current source is connected to the wiring Vline (n).
  • Reset (m) signal is input to the gate terminal of transistor T1
  • Trans (m) signal is input to the gate terminal of transistor T2
  • Address (m) signal is input to the gate terminal of transistor T4
  • the Hold (m) signal is input to the gate terminal of the transistor T5.
  • the junction capacitance portion of the photodiode PD charge storage portion: the element is the same as that of the photodiode PD
  • the signal is also high, the potential at the gate terminal of the transistor T3 is reset.
  • the Reset (m) signal, Trans (m) signal, and Hold (m) signal go low, the charge generated in the photodiode is accumulated in the junction capacitor.
  • the Hold (m) signal is at low level and the Address (m) signal is at high level, wiring from the pixel P to Vline (n)
  • the holding circuit H includes two capacitors C 1, C, and four switches SW 1, SW 2, S n 1 2 11 12
  • Switch SW and switch SW are connected in series.
  • the switch SW is n 11 of the set s signal supplied from the control unit 70.
  • the switch SW is the level of the set n signal supplied from the control unit 70.
  • set s signal and set n signal are N hold circuits H to H
  • the switches SW and SW are hshih supplied from the control unit 70.
  • the signal component that has been stored is held as a voltage value out_s (n) by the capacitor C.
  • the switch SW closes and the capacitor C
  • FIG. 4 is a diagram showing a circuit configuration of the difference calculation circuit 61 included in the solid-state imaging device 1 according to the present embodiment. As shown in this figure, the difference calculation circuit 61 includes amplifiers A to A and switches.
  • the inverting input terminal of amplifier A has resistance R
  • the output terminal 65 4 6 is connected to the input terminal of the pixel AD conversion circuit 63.
  • the input terminal of A is connected to the N holding circuits H to H via the wiring Hline_s.
  • the switches SW and SW of the difference calculation circuit 61 are controlled by the hreset signal to open and close.
  • the voltage value to be reset is reset. Hold N switches when switch SW and SW are open
  • Each of the amplifiers A and A has an amplification factor of 1, and each of the four resistors R to R
  • the voltage value output from the output terminal of the difference calculation circuit 61 represents the difference between the voltage values input via the wiring Hline_s and the wiring Hline_n.
  • FIG. 5 is a diagram showing a circuit configuration of the integrating circuit 62 included in the solid-state imaging device 1 according to the present embodiment. As shown in this figure, integrating circuit 62 includes amplifier A, capacitor C and
  • Capacitor C and switch SW are connected in parallel with each other.
  • the inverting input terminal of 67 6 is connected to the photosensitive region 20 for trigger.
  • the power terminal is connected to the reference potential Vb.
  • the output terminal of amplifier A is the AD conversion circuit for triggering.
  • the switch SW of the integration circuit 62 is the reseUrig signal.
  • Opening and closing operation is controlled by.
  • Capacitor C is discharged by closing switch SW.
  • the charge output from the trigger photosensitive region 20 is accumulated in the capacitor C and is
  • a voltage value corresponding to the accumulated charge amount is output from the integrating circuit 62.
  • Figure 6 5 is a timing chart showing an example of the operation of the solid-state imaging device 1 according to the present embodiment.
  • the solid-state imaging device 1 operates under the control of the control unit 70.
  • the digital value (pixel data) output from the imaging AD converter circuit 63 for the m-th row in the imaging region 10 is represented as Ddata (m), and the digital value output from the trigger AD converter circuit 64
  • the value (trigger data) is expressed as Dtrig. Time t, t, t, t, t, t, t, t
  • Control 70 Indicates the falling time of the clock signal CLK output from 70. Also before time t
  • the charge accumulation operation control signal output from the control unit 70 is set to a high level for a certain period immediately after the power is supplied to the solid-state imaging device 1. Then, after the charge accumulation operation control signal is turned to the same level, the pixel data for one frame is output from the imaging region 10 through the voltage holding unit 50, the difference calculation circuit 61, the imaging AD conversion circuit 63, and the switch SW. 6
  • the pixel data output at this time is meaningless.
  • the charge accumulation operation control signal is set to a high level for a certain period after the power is turned on, so that each pixel P and other circuits in the imaging region 10 After being reset, normal operation thereafter becomes possible.
  • ig is output unit 60 via integration circuit 62, trigger AD conversion circuit 64 and switch SW.
  • the clock signal CLK output from the control unit 70 is synchronized with the output timing of each bit of the trigger data. Then, the control unit 70 determines that the absolute value of the trigger data Dtrig is smaller than the threshold value, and determines that no light is incident on the solid-state imaging device 1 (or the incident light amount is smaller than a certain level). Thus, the charge accumulation operation control signal is kept at the low level. [0052] Before time t, the pixel P in the imaging region 10
  • Both the signal and the Hold (m) signal are set to the high level, the transistors Tl, T2, and T5 are turned on, the junction capacitance (charge storage) of the photodiode PD is discharged, and the gate of the transistor T3 The terminal potential is reset. Further, the imaging AD converter circuit 63 is in a rest state, and the switch SW is open.
  • control unit 70 causes the output unit 60 to
  • Trigger data for which force is also output It is determined that the absolute value of Dtrig is greater than the threshold value, and it is determined that light is incident on the solid-state image sensor 1 (or the amount of incident light is above a certain level).
  • the control signal goes high.
  • the (m) and Hold (m) signals go low, turning off the transistors Tl, T2, and T5, and the charge generated in the photodiode is stored in the junction capacitor.
  • Data Dtrig passes through the integration circuit 62, trigger AD conversion circuit 64, and switch SW.
  • the clock signal CLK output from the control unit 70 is synchronized with the output timing of each bit of the trigger data. Further, the imaging AD conversion circuit 63 is in a resting state, and the switch SW is open.
  • the charge accumulation time in the imaging region 10 (that is, the period during which the charge accumulation operation control signal is set to the high level) can be set to an appropriate value based on the cumulative amount of incident light monitored. Further, when the monitored incident light quantity becomes smaller than a certain level, the charge accumulation operation control signal may be set to a low level. Alternatively, when the amount of incident light can be predicted in advance, the charge accumulation time may be set to an appropriate value based on the predicted value.
  • the ess (m) signal goes low and the transistors Tl and T4 turn off.
  • the Trans (m) and Hold (m) signals go high and the transistors T2 and T5 turn on. .
  • the charge accumulated in the junction capacitor until then moves to and is held by the gate terminal of the transistor T3 via the transistors T2 and T5.
  • the transistor T4 since the transistor T4 is in the OFF state, a voltage value corresponding to the charge accumulation amount is transmitted from each pixel P to the wiring Vlin m, n
  • None of the circuits 64 is in a dormant state, and neither pixel data nor trigger data is output from the output unit 70. Further, the clock signal CLK is not output from the control unit 70.
  • the subsequent time t force is also N pixels P in the first row of the imaging region 10 in the period up to time t.
  • N pixel data Ddata (l) corresponding to the charge accumulation amount in P is output from the output unit 60.
  • the Address (l) signal becomes low level, the transistor T4 is turned on, and the voltage value is output to the wiring Vline (n) according to the amount of charge stored in each pixel P in the first row.
  • the voltage value that is also output sequentially from each holding circuit H force is input to the AD conversion circuit 63 for imaging via the difference calculation circuit 61, and is AD converted for imaging.
  • N pixel data Ddata (l) are sequentially output from the AD conversion circuit 63 via the switch SW. From this time t to time t
  • the clock signal CLK output from the control unit 70 is synchronized with the output timing of each bit of the pixel data.
  • the trigger AD converter circuit 64 is in a sleep state and the switch SW is open.
  • N pixel data Ddata (2) corresponding to the amount of charge accumulated in P to P is output from the output unit 60.
  • the Address (2) signal becomes low level
  • the transistor T4 is turned on, and a voltage value corresponding to the charge accumulation amount in each pixel P in the second row is output to the wiring Vline (n).
  • the trigger AD converter circuit 64 is in a sleep state and the switch SW is open.
  • the third row force of the imaging region 10 is also sequentially increased up to the Mth row, and the N pixel data Ddata (according to the charge accumulation amount in the N pixels P to P in the mth row m) is output m, lm, N
  • the pixel data D for one frame passes from the imaging region 10 through the voltage holding unit 50, the difference calculation circuit 61, the imaging AD conversion circuit 63, and the switch SW.
  • the imaging AD conversion circuit 63 and the trigger AD conversion circuit 64 are provided, and these two AD conversion circuits 63 and 64 operate simultaneously. There is nothing to do. The period during which it is monitored whether or not light is incident on the solid-state imaging device 1 and the photo die m, n at each pixel P in the imaging region 10 after detecting the light incidence.
  • the imaging AD conversion circuit 63 is inactive, and the trigger AD conversion circuit 64 operates.
  • the trigger AD converter circuit 64 is in the period for reading out pixel data after charge accumulation in each pixel P in the imaging region 10.
  • the imaging AD conversion circuit 63 for reading out pixel data requires high-speed operation and requires a certain number of output bits or more, and thus consumes a large amount of power.
  • the clock signal CLK output from the control unit 70 when the imaging AD conversion circuit 63 is operating has a high frequency in synchronization with the output timing of each bit of pixel data.
  • the frequency of the clock signal is 80 MHz
  • the pixel data is 14 bits
  • the power consumption is 500 mW.
  • the trigger AD converter circuit 64 for reading trigger data may be operated at a low speed or may have a small number of output bits, and thus consumes less power.
  • Trigger The clock signal CLK output from the control unit 70 when the AD conversion circuit 64 is operating is of low frequency in synchronization with the output timing of each bit of the trigger data.
  • the frequency of the clock signal is 1 MHz
  • the trigger data is 8 bits
  • the power consumption is 25 mW.
  • the solid-state imaging device 1 can be effective in the following applications, for example. That is, the solid-state imaging device 1 is provided with a scintillator on the light receiving surface of each of the imaging region 10 and the triggering light sensitive region 20, thereby converting incident X-rays into visible light using the scintillator. Light can be received by a photodiode in the imaging region 10 or the triggering light sensitive region 20, so that incident X-rays can be imaged. The solid-state imaging device 1 provided with such a scintillator is used for X-ray imaging in the oral cavity.
  • the solid-state imaging device 1 When the solid-state imaging device 1 is used for X-ray imaging in the oral cavity, the solid-state imaging device 1 in which the incident period of the X-ray to be imaged is extremely short must capture the X-ray by capturing the X-ray incidence timing. I must. Therefore, the solid-state imaging device 1 reads the trigger data by the trigger photosensitive region 20, the integration circuit 62, and the trigger AD converter circuit 64 before X-ray incidence, and performs X-ray incidence based on the trigger data. Detect. When the solid-state imaging device 1 detects X-ray incidence, the solid-state imaging device 1 reads pixel data by the imaging region 10, the voltage holding unit 50, the difference calculation circuit 61, and the imaging AD conversion circuit 63. By doing so, the solid-state imaging device 1 can capture the X-ray by capturing the X-ray incident timing.
  • the imaging AD conversion circuit 64 can be stopped before X-ray irradiation, and only when X-rays are incident.
  • the AD converter circuit 64 may be operated. Therefore, the solid-state imaging device 1 can suppress an increase in power consumption even when increasing the number of pixels and achieving high-speed imaging.
  • the solid-state imaging device 1 When the solid-state imaging device 1 is used for X-ray imaging in the oral cavity, it is preferable to output the pixel data and the trigger data to the common output signal line Lout. Is also output as serial data. In these cases, the number of wiring lines for outputting these data can be reduced, and the reliability can be improved. [0069] Further, after detecting the light incidence, the solid-state imaging device 1 charges the charges generated by the photodiode in the same period in each of the MXN pixels P to P in the imaging region 10.
  • the data can be output sequentially from the output unit 60. Therefore, even when the temporal change in the amount of incident light is fast, the amount of incident light for the same period can be captured in all pixels, and high-accuracy imaging can be performed.
  • the control unit 70 generates the charge storage operation control signal, but an external device that generates the charge storage operation control signal based on the trigger data may be provided separately from the solid-state imaging device.
  • trigger data is output from the output unit of the solid-state imaging device to the external device
  • a charge storage operation control signal is generated by the external device based on the output trigger data
  • the generated charge storage is generated.
  • An operation control signal is given from an external device to the solid-state imaging device.
  • the threshold value can be flexibly adjusted in the external device at the time of light incident detection based on the magnitude comparison between the trigger data and the threshold value.
  • the period during which the charge accumulation operation control signal instructs charge accumulation i.e., the period during which charges generated by the photodiode in each pixel are accumulated by the charge accumulation unit
  • the period during which charges generated by the photodiode in each pixel are accumulated by the charge accumulation unit can be flexibly adjusted in an external device. It is possible to easily cope with the incident light amount range.
  • the solid-state imaging device has a trigger photosensitive region 20, a plurality of pixels, and a first period (t
  • Image area 10 that accumulates the charge generated at pixel P (m, n) at t) and trigger light
  • Output unit 60 that operates with lower power consumption when outputting trigger data (Dtrig) than when outputting pixel data (Ddata) and outputting pixel data (Ddata). Therefore, the overall power consumption can be reduced.
  • the output unit 60 generates the trigger light sensitive area in a period that overlaps the first period (t-t).
  • the trigger data (Drig) from area 20 is output.
  • the trigger data since the trigger data is output in a period that overlaps the first period during which accumulation is performed, the charge accumulation power is also output as data. The entire period up to can be shortened.

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Abstract

　固体撮像装置１は、撮像領域１０、トリガ用光感応領域２０、行選択部３０、列選択部４０、電圧保持部５０、出力部６０および制御部７０を備える。光入射前に、トリガ用光感応領域２０，積分回路６２およびトリガ用ＡＤ変換回路６４によりトリガ用データを読み出して、そのトリガ用データに基づいて光入射を検知する。光入射を検知したら、撮像領域１０，電圧保持部５０，差演算回路６１および撮像用ＡＤ変換回路６３により画素データを読み出す。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、入射光量に応じた量の電荷を発生するフォトダイオードを各々有する複 数の画素が 2次元配置された撮像領域を備える固体撮像装置に関するものである。 背景技術
[0002] 固体撮像装置は、フォトダイオードを各々有する複数の画素が 2次元配置された撮 像領域を備えており、また、各画素のフォトダイオードで発生した電荷の量に応じた デジタル値を出力する AD変換回路をも備える場合がある。このような固体撮像装置 において、画素数が増加の一途にあり、また、撮像の高速ィ匕が求められている。この ような画素数の増カロと撮像の高速ィ匕は、一般に固体撮像装置の消費電力の増加を ちたらすこと〖こなる。
特許文献 1：特表 2002— 505002号公報
発明の開示
発明が解決しょうとする課題
[0003] ところで、固体撮像装置の用途によっては、消費電力の増加を抑制したい場合や、 寧ろ消費電力を低減したい場合がある。例えば、固体撮像装置を長時間に亘つてバ ッテリ駆動したい場合や、固体撮像装置を含む機器の構造上の理由から発熱を抑制 したい場合、等である。本発明は、上記問題点を解消する為になされたものであり、 画素数の増加や撮像の高速ィ匕を図る場合であっても消費電力の増大を抑制すること ができる固体撮像装置を提供することを目的とする。
課題を解決するための手段
[0004] 本発明に係る固体撮像装置は、 (1)入射光量に応じた量の電荷を発生するフォトダ ィオードと該電荷を蓄積する電荷蓄積部とを各々有する複数の画素を含み、電荷蓄 積動作制御信号が指示する期間に複数の画素それぞれにおいてフォトダイオードで 発生した電荷を電荷蓄積部により蓄積する撮像領域と、 (2)入射光量に応じた量の 電荷を発生するトリガ用フォトダイオードを含むトリガ用光感応領域と、 (3)電荷蓄積 動作制御信号が指示する期間の後に、複数の画素それぞれの電荷蓄積部に蓄積さ れた電荷の量に応じたデジタル値 (以下「画素データ」という。）を出力し、画素データ を出力していない期間に、トリガ用光感応領域で発生した電荷の量に応じたデジタル 値 (以下「トリガ用データ」という。）を出力する出力部と、を備えることを特徴とする。さ らに、この固体撮像装置に含まれる出力部は、画素データを出力する際と比較して、 トリガ用データを出力する際に低消費電力で動作することを特徴とする。また、出力 部は、画素データを出力する際と比較して、トリガ用データを出力する際に低速また は低出力ビット数で動作するのが好適である。
[0005] 本発明に係る固体撮像装置では、撮像領域に含まれる複数の画素それぞれは、入 射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積 部とを有する。電荷蓄積動作制御信号が指示する期間に、複数の画素それぞれに おいて、フォトダイオードで発生した電荷は電荷蓄積部により蓄積される。一方、トリ ガ用光感応領域に含まれるトリガ用フォトダイオードでも、入射光量に応じた量の電 荷が発生する。電荷蓄積動作制御信号が指示する期間の後に、複数の画素それぞ れの電荷蓄積部に蓄積された電荷の量に応じたデジタル値 (画素データ）が出力部 力も出力される。また、出力部から画素データが出力されていない期間に、トリガ用光 感応領域で発生した電荷の量に応じたデジタル値 (トリガ用データ）が出力部力 出 力される。
[0006] このように、画素データが出力される期間と、トリガ用データが出力される期間とは、 互いに区別される。そして、画素データを出力する際と比較して、トリガ用データを出 力する際に、出力部は低消費電力で動作する。出力部は、低速または低出力ビット 数で動作することにより、低消費電力で動作することができる。
[0007] 本発明に係る固体撮像装置では、出力部は、電荷蓄積動作制御信号が指示する 期間の後に AD変換動作を行って画素データを出力する撮像用 AD変換回路と、トリ ガ用データを出力するトリガ用 AD変換回路と、を含み、撮像用 AD変換回路と比較 してトリガ用 AD変換回路が低消費電力で動作するのが好適である。この場合には、 出力部から画素データが出力される期間には、撮像用 AD変換回路が動作し、トリガ 用 AD変換回路が休止する。一方、出力部力 トリガ用データが出力される期間には 、トリガ用 AD変換回路が動作し、撮像用 AD変換回路が休止する。
[0008] 本発明に係る固体撮像装置では、出力部が画素データおよびトリガ用データを共 通の出力信号線へ出力するのが好適である。この場合には、画素データおよびトリガ 用データが出力部から共通の出力信号線へ時分割で出力されるので、外部機器と の間で信号等を入出力するための配線の本数が少なくてよぐ例えば口腔内におけ る X線撮像において用いられる場合には信頼性が高いものとなる。なお、出力部から 共通の出力信号線へ出力される画素データおよびトリガ用データはシリアルデータ であるのが好適である。
[0009] 本発明に係る固体撮像装置は、出力部から出力されたトリガ用データを入力し、こ のトリガ用データの絶対値が閾値より大きいときに撮像領域の複数の画素それぞれ に対して電荷蓄積動作を指示する電荷蓄積動作制御信号を生成する制御部を更に 備えるのが好適である。この場合には、出力部から出力されたトリガ用データに基づ いて制御部により電荷蓄積動作制御信号が自動的に生成される。
[0010] 本発明に係る固体撮像装置では、トリガ用光感応領域は、撮像領域を取り囲んで 設けられている 1つのトリガ用フォトダイオードを含むのが好適である。また、トリガ用 光感応領域は、撮像領域の周囲に設けられ互いに接続されている複数のトリガ用フ オトダイオードを含むのも好適である。このようにトリガ用光感応領域が構成されてい ること〖こより、固体撮像装置への光の入射が高感度に検知され得る。
発明の効果
[0011] 本発明に係る固体撮像装置は、画素数の増加や撮像の高速ィ匕を図る場合であつ ても、消費電力の増大を抑制することができる。
図面の簡単な説明
[0012] [図 1]図 1は、本実施形態に係る固体撮像装置 1の構成図である。
[図 2]図 2は、本実施形態に係る固体撮像装置 1に含まれる出力部 60の構成図であ る。
[図 3]図 3は、本実施形態に係る固体撮像装置 1に含まれる画素 P および保持回路 m,n
Hそれぞれの回路構成を示す図である。
[図 4]図 4は、本実施形態に係る固体撮像装置 1に含まれる差演算回路 61の回路構 成を示す図である。
[図 5]図 5は、本実施形態に係る固体撮像装置 1に含まれる積分回路 62の回路構成 を示す図である。
[図 6]図 6は、本実施形態に係る固体撮像装置 1の動作の一例を示すタイミングチヤ ートである。
[図 7]図 7は、固体撮像装置 1の概略平面図である。
[図 8]図 8は、図 7に示したトリガ用光感応領域 20の VIII— VIII矢印断面図である。
[図 9]図 9は、固体撮像装置 1の概略平面図である。
[図 10]図 10は、図 9に示したトリガ用光感応領域 20におけるトリガ用フォトダイオード TDの電気的接続関係を示す回路図である。
符号の説明
[0013] 1 固体撮像装置
10 撮像領域
20 トリガ用光感応領域
30 行選択部
40 列選択部
50 電圧保持部
60 出力部
61 差演算回路
62 積分回路
63 撮像用 AD変換回路
64 トリガ用 AD変換回路
70 制御部
p 〜p 画素
1,1 Μ,Ν
発明を実施するための最良の形態
[0014] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。 [0015] 図 1は、本実施形態に係る固体撮像装置 1の構成図である。この図に示される固体 撮像装置 1は、撮像領域 (撮像用受光部） 10、トリガ用光感応領域 (トリガ用受光部） 20、行選択部 30、列選択部 40、電圧保持部 50、出力部 60および制御部 70を備え る。なお、この図では、要素間の配線については省略または簡略ィ匕されている。
[0016] 撮像領域 10は、入射した光の像を撮像するためのものであり、 M行 N列に 2次元配 列された画素 P 〜P を含む。画素 P は第 m行第 n列に位置している。 M X N個
1,1 M,N m,n
の画素 P 〜P は、共通の構成を有していて、入射光量に応じた量の電荷を発生
1,1 Μ,Ν
するフォトダイオードと、該電荷を蓄積する電荷蓄積部とを有している。撮像領域 10 は、制御部 70から出力される電荷蓄積動作制御信号が指示する期間に、 Μ Χ Ν個 の画素 Ρ 〜Ρ それぞれにおいてフォトダイオードで発生した電荷を電荷蓄積部
1,1 Μ,Ν
により蓄積する。なお、 Μ, Νは 2以上の整数であり、 mは 1以上 Μ以下の整数であり 、 nは 1以上 N以下の整数である。
[0017] トリガ用光感応領域 20は、光の入射を検知するためのものであり、入射光量に応じ た量の電荷を発生するトリガ用フォトダイオードを含む。トリガ用光感応領域 20に含ま れるトリガ用フォトダイオードの個数や配置については種々の態様があり得るが、光 の入射を高感度に検知するためには、撮像領域 10を取り囲むようにトリガ用フォトダ ィオードが設けられているのが好適であり、また、受光面積が広いのが好適である。
[0018] トリガ用光感応領域 20は、図示の如く撮像領域 10を取り囲んで設けられている 1つ のトリガ用フォトダイオード TD (図 8参照）を含むのが好適である。
[0019] 図 7は、固体撮像装置 1の概略平面図であり、半導体基板 100の中央に撮像領域 10が設定されており、撮像領域 10を囲むようにトリガ用光感応領域 20が設けられて いる。
[0020] 図 8は、図 7に示したトリガ用光感応領域 20の VIII— VIII矢印断面図であり、 N型の 半導体基板 100の表面側に P型の半導体領域 101が形成されており、半導体基板 1 00の表面は絶縁層 102によって被覆され、絶縁層 102に設けられたコンタクトホール を介して上部電極 103が P型の半導体領域 101に接触している。半導体基板 100の 裏面には下部電極 104が設けられている。 P型の半導体領域 101と N型の半導体基 板 100との界面には PN接合が形成され、これらは 1つのトリガ用フォトダイオード TD を構成している。すなわち、 P型の半導体領域 101は、撮像領域 10の周囲を連続し て取り囲んでいる。
[0021] トリガ用光感応領域 20は、撮像領域 10の周囲に設けられ互いに並列接続されてい る複数のトリガ用フォトダイオード TD (図 9参照）を含むのも好適である。
[0022] 図 9は、固体撮像装置 1の概略平面図であり、半導体基板 100の中央に撮像領域 10が設定されており、撮像領域 10を囲むようにトリガ用光感応領域 20が設けられて いる。図 9に示したトリガ用光感応領域 20におけるトリガ用フォトダイオード TDの VIII —VIII矢印断面図は、図 8に示したものと同一である。
[0023] 図 10は、図 9に示したトリガ用光感応領域 20におけるトリガ用フォトダイオード TD の電気的接続関係を示す回路図であり、トリガ用フォトダイオード TDのアノードは上 部電極 103からなる共通配線によって接続されており、力ソードは下部電極 104から なる共通電極を介して接地されて 、る。
[0024] 再び図 1を参照する。行選択部 30は、制御部 70による制御の下に、撮像領域 10 における各行を順次に指定して、その指定した第 m行の N個の画素 P 〜P それ ぞれの電荷蓄積部に蓄積された電荷の量に応じた電圧値を電圧保持部 50へ出力さ せる。行選択部 30は、 M段のシフトレジスタ回路を含み、このシフトレジスタ回路の各 段の出力ビットにより、撮像領域 10における各行を順次に指定することができる。
[0025] 電圧保持部 50は、共通の構成を有する N個の保持回路 H〜Hを含む。保持回 路 Hは、撮像領域 10における第 n列の M個の画素 P 〜P と接続されていて、こ れらのうちの何れかの画素 ρ から出力された電圧値を入力し、その入力した電圧 値を保持して出力する。保持回路 Hは、雑音成分が重畳された信号成分を表す電 圧値を保持するとともに、雑音成分を表す電圧値も保持することができる。
[0026] 列選択部 40は、電圧保持部 50に含まれる N個の保持回路 H〜Hを順次に指定 して、その指定した第 nの保持回路 Hにより保持されている電圧値を出力部 60へ出 力させる。列選択部 40は、 N段のシフトレジスタ回路を含み、このシフトレジスタ回路 の各段の出力ビットにより、 N個の保持回路 H〜Hを順次に指定することができる。
[0027] 出力部 60は、制御部 70から出力される電荷蓄積動作制御信号が指示する期間（ すなわち、各画素 P においてフォトダイオードで発生した電荷を電荷蓄積部により 蓄積する期間）の後に、 M X N個の画素 P 〜P それぞれの電荷蓄積部に蓄積さ
1,1 Μ,Ν
れた電荷の量に応じたデジタル値 (画素データ）を出力し、また、その画素データを 出力していない期間に、トリガ用光感応領域 20で発生した電荷の量に応じたデジタ ル値（トリガ用データ）を出力する。出力部 60は、画素データを出力する際と比較して 、トリガ用データを出力する際に低消費電力で動作する。
[0028] 出力部 60は、画素データおよびトリガ用データを共通の出力信号線 Loutへ出力す るのが好適であり、また、これらのデータをシリアルデータとして出力するのも好適で ある。これらの場合には、これらのデータを出力するための配線の本数を削減するこ とができ、信頼性向上の点で有利である。
[0029] 制御部 70は、固体撮像装置 1の全体の動作を制御するものである。例えば、制御 部 70は、行選択部 30における行選択動作、列選択部 40における列選択動作、電 圧保持部 50におけるデータ保持動作、出力部 60における画素データおよびトリガ用 データの出力動作、を制御する。また、制御部 70は、出力部 70から出力されたトリガ 用データを入力し、このトリガ用データの絶対値が閾値より大きいときに撮像領域 10 の画素 P 〜P
m，丄 m，Nそれぞれに対して電荷蓄積動作を指示する電荷蓄積動作制御信 号を出力する。さらに、制御部 70は、出力部 60による画素データおよびトリガ用デー タそれぞれの各ビットの出力タイミングに同期したクロック信号 CLKを出力する。
[0030] なお、撮像領域 10の画素 P 〜P それぞれに対して電荷蓄積動作を指示する m,l m,N
電荷蓄積動作制御信号は、制御部 70から撮像領域 10に直接に供給されてもよぐ 各画素 P に含まれる各トランジスタのゲート端子に与えられる制御信号 (後述する R m,n
eSet(m)信号， Tmns(m)信号および Hold(m)信号）とともに電荷蓄積動作を指示するも のであってもよい。或いは、電荷蓄積動作制御信号が制御部 70から行選択部 30に 供給されて、この電荷蓄積動作制御信号に基づ 、て、各画素 P
m,nに含まれる各トラ ンジスタのゲート端子に与えられる制御信号が生成されてもよい。
[0031] 図 2は、本実施形態に係る固体撮像装置 1に含まれる出力部 60の構成図である。
この図に示される出力部 60は、差演算回路 61、積分回路 62、撮像用 AD変換回路 63、トリガ用 AD変換回路 64、スィッチ SW およびスィッチ SW を有する。
61 62
[0032] 差演算回路 61は、雑音成分が重畳された信号成分を表す電圧値を保持回路 H カゝら入力するとともに、雑音成分を表す電圧値をも保持回路 Hnから入力して、両者 の差に応じた電圧値を出力する。この差演算回路 61から出力される電圧値は、雑音 成分が除去された信号成分を表す。積分回路 62は、トリガ用光感応領域 20から出 力される電荷を入力して蓄積し、その蓄積電荷量に応じた電圧値を出力する。
[0033] 撮像用 AD変換回路 63は、差演算回路 61から出力される電圧値を入力し、この入 力した電圧値を AD変換して、その AD変換の結果であるデジタル値 (画素データ）を 出力する。トリガ用 AD変換回路 64は、積分回路 62から出力される電圧値を入力し、 この入力した電圧値を AD変換して、その AD変換の結果であるデジタル値（トリガ用 データ）を出力する。
[0034] 撮像用 AD変換回路 63は、電荷蓄積動作制御信号が指示する期間の後に AD変 換動作を行って画素データを出力する。撮像用 AD変換回路 63が画素データを出 力していない期間に、トリガ用 AD変換回路 64はトリガ用データを出力する。撮像用 AD変換回路 63と比較してトリガ用 AD変換回路 64は低速または低出力ビット数で 動作する。
[0035] スィッチ SW は、制御部 70から出力される sel data信号により制御されて開閉動作
61
し、閉じているときに、撮像用 AD変換回路 63から出力される画素データを出力信号 線 Loutへ出力する。スィッチ SW は、制御部 70から出力される sel trig信号により制
62
御されて開閉動作し、閉じているときに、トリガ用 AD変換回路 64から出力されるトリガ 用データを出力信号線 Loutへ出力する。スィッチ SW およびスィッチ SW は同時
61 62 に閉じることはない。
[0036] なお、出力部 60は、上記の撮像用 AD変換回路 63およびトリガ用 AD変換回路 64 として共通の 1つの AD変換回路を有していてもよい。その場合、 AD変換回路は、画 素データを出力する際と比較して、トリガ用データを出力する際に低速または低出力 ビット数で動作する。例えば、 AD変換回路がパイプライン方式のものであれば、画素 データを出力する際と比較して、トリガ用データを出力する際に、動作させる段数を 少なくする。また、例えば、 AD変換回路が複数のキャパシタを用いた逐次比較方式 のものであれば、画素データを出力する際と比較して、トリガ用データを出力する際 に、用いるキャパシタの個数を少なくする。 [0037] 図 3は、本実施形態に係る固体撮像装置 1に含まれる画素 P および保持回路 H
m,n n それぞれの回路構成を示す図である。なお、この図では、 M X N個の画素 P 〜P
1,1 M, のうち代表して画素 P が示され、 N個の保持回路 H〜Hのうち代表して保持回
N m,n 1 N
路 Hが示されている。
[0038] 画素 P は、 APS (Active Pixel Sensor)方式のものであって、フォトダイオード PD
m,n
および 5個の MOSトランジスタ Τ1〜Τ5を含む。この図に示されるように、トランジスタ T1,トランジスタ Τ2およびフォトダイオード PDは順に直列的に接続されていて、基準 電圧 Vblがトランジスタ T1のドレイン端子に入力され、フォトダイオード PDのアノード 端子が接地されている。
[0039] トランジスタ T3およびトランジスタ T4は直列的に接続されていて、基準電圧 Vb2がト ランジスタ T3のドレイン端子に入力され、トランジスタ T4のソース端子が配線 Vline(n) に接続されている。トランジスタ T1とトランジスタ T2との接続点は、トランジスタ T5を 介してトランジスタ T3のゲート端子に接続されている。また、配線 Vline(n)には定電流 源が接続されている。
[0040] Reset(m)信号がトランジスタ T1のゲート端子に入力され、 Trans(m)信号がトランジス タ T2のゲート端子に入力され、 Address(m)信号がトランジスタ T4のゲート端子に入 力され、また、 Hold(m)信号がトランジスタ T5のゲート端子に入力される。これら Reset( m)信号， Trans(m)信号， Address(m)信号および Hold(m)信号は、制御部 70による制 御の下に行選択部 30から出力され、第 m行の N個の画素 P 〜P に対して共通
m,l m,N
に入力される。
[0041] Reset(m)信号および Trans(m)信号がハイレベルであるとき、フォトダイオード PDの 接合容量部 (電荷蓄積部：要素はフォトダイオード PDと同一）が放電され、さらに、 Ho ld(m)信号もハイレベルであると、トランジスタ T3のゲート端子の電位がリセットされる。 その後に、 Reset(m)信号， Trans(m)信号および Hold(m)信号がローレベルになると、フ オトダイオードで発生した電荷は接合容量部に蓄積されていく。 Hold(m)信号がロー レベルであって、 Address(m)信号がハイレベルであると、画素 P から配線 Vline(n)
m,n
へノイズ成分が出力される。そして、 Trans(m)信号， Hold(m)信号および Address(m)信 号がハイレベルになると、フォトダイオード PDの接合容量部に蓄積されている電荷の 量に応じた電圧値が配線 Vline(n)へ信号成分として出力される。
[0042] 保持回路 Hは、 2つのキャパシタ C , C、および、 4つのスィッチ SW , SW , S n 1 2 11 12
W , SW を含む。このホールド回路 Hでは、スィッチ SW およびスィッチ SW は
21 22 n 11 12
、直列的に接続されて配線 Vline(n)と配線 Hline_sとの間に設けられ、キャパシタ Cの 一端は、スィッチ SW とスィッチ SW との間の接続点に接続され、キャパシタ Cの
11 12 1 他端は接地されている。また、スィッチ SW およびスィッチ SW は、直列的に接続さ
21 22
れて配線 Vline(n)と配線 Hline nとの間に設けられ、キャパシタ Cの一端は、スィッチ
2
SW とスィッチ SW との間の接続点に接続され、キャパシタ Cの他端は接地されて
21 22 2
いる。
[0043] このホールド回路 Hでは、スィッチ SW は、制御部 70から供給される set s信号の n 11
レベルに応じて開閉する。スィッチ SW は、制御部 70から供給される set n信号のレ
21
ベルに応じて開閉する。 set s信号および set n信号は、 N個のホールド回路 H〜H
1 N に対して共通に入力される。スィッチ SW , SW は、制御部 70から供給される hshih
12 22
t(n)信号のレベルに応じて開閉する。
[0044] このホールド回路 Hでは、 set_n信号がハイレベルからローレベルに転じてスィッチ SW が開くときに画素 P 力 配線 Vline(n)へ出力されていたノイズ成分力 それ以
21 m,n
降、キャパシタ Cにより電圧値 out n(n)として保持される。 set s信号がハイレベルから
2
ローレベルに転じてスィッチ SW が開くときに画素 P 力 配線 Vline(n)へ出力され
11 m,n
ていた信号成分が、それ以降、キャパシタ Cにより電圧値 out_s(n)として保持される。 そして、 hshiht(n)信号がハイレベルになると、スィッチ SW が閉じて、キャパシタ Cに
12 1 より保持されていた電圧値 out s(n)が配線 Hline sへ出力され、また、スィッチ SW 力 S
22 閉じて、キャパシタ Cにより保持されていた電圧値 out n(n)が配線 Hline nへ出力され
2
る。これら電圧値 out_s(n)と電圧値 out_n(n)との差力 画素 P のフォトダイオード PD m,n
で発生した電荷の量に応じた電圧値を表す。
[0045] 図 4は、本実施形態に係る固体撮像装置 1に含まれる差演算回路 61の回路構成を 示す図である。この図に示されるように、差演算回路 61は、アンプ A 〜A 、スイツ
64 66 チ SW 、 SW 、および、抵抗 R〜Rを含む。アンプ A の反転入力端子は、抵抗 R
64 65 1 4 66
の出力端子と接続され、抵抗 Rを介して自己の出力端
64 3 子と接続されている。アンプ A の非反転入力端子は、抵抗 Rを介してバッファアン
66 2
プ A の出力端子と接続され、抵抗 Rを介して接地電位と接続されている。アンプ A
65 4 6 の出力端子は画素用 AD変換回路 63の入力端子と接続されている。ノッファアンプ
6
A の入力端子は、配線 Hline_sを介して N個の保持回路 H〜Hと接続され、スイツ
64
チ SW を介して接地電位と接続されている。ノ ッファアンプ A の入力端子は、配線
64 65
Hline_nを介して N個の保持回路 H〜H と接続され、スィッチ SW を介して接地電
1 N 65
位と接続されている。
[0046] 差演算回路 61のスィッチ SW , SW は、 hreset信号により制御されて開閉動作す
64 65
る。スィッチ SW が閉じることで、バッファアンプ A の入力端子に入力される電圧値
64 64
力 Sリセットされる。スィッチ SW が閉じることで、ノ ッファアンプ A の入力端子に入力
65 65
される電圧値がリセットされる。スィッチ SW , SW が開いているときに、 N個の保持
64 65
回路 H〜H のうちの何れかの保持回路 Hから配線 Hline s， Hline nへ出力された
I N n
電圧値 out s(n)， out n(n)力 バッファアンプ A ， A の入力端子に入力される。バッ
64 65
ファアンプ A , A それぞれの増幅率を 1とし、 4個の抵抗 R〜Rそれぞれの抵抗
64 65 1 4 値が互いに等しいとすると、差演算回路 61の出力端子から出力される電圧値は、配 線 Hline_sおよび配線 Hline_nそれぞれを経て入力される電圧値の差を表す。
[0047] 図 5は、本実施形態に係る固体撮像装置 1に含まれる積分回路 62の回路構成を示 す図である。この図に示されるように、積分回路 62は、アンプ A 、キャパシタ C およ
67 67 びスィッチ SW を含む。キャパシタ C およびスィッチ SW は、互いに並列的に接
67 67 67
続されて、アンプ A の反転入力端子と出力端子との間に設けられている。アンプ A
67 6 の反転入力端子はトリガ用光感応領域 20と接続されている。アンプ A の非反転入
7 67
力端子は基準電位 Vbと接続されている。アンプ A の出力端子はトリガ用 AD変換回
67
路 64の入力端子と接続されている。積分回路 62のスィッチ SW は、 reseUrig信号
67
により制御されて開閉動作する。スィッチ SW 力閉じることで、キャパシタ C が放電
67 67 され、積分回路 62から出力される電圧値がリセットされる。スィッチ SW が開いてい
67
るときに、トリガ用光感応領域 20から出力された電荷がキャパシタ C に蓄積され、そ
67
の蓄積電荷量に応じた電圧値が積分回路 62から出力される。
[0048] 次に、本実施形態に係る固体撮像装置 1の動作の一例について説明する。図 6は 、本実施形態に係る固体撮像装置 1の動作の一例を示すタイミングチャートである。 固体撮像装置 1は、制御部 70による制御の下に動作する。この図には、上から順に 、 (a)固体撮像素子 1に入射する光の強度、（b)制御部 70から出力されるクロック信号 CLK、 (c)出力部 60から出力信号線 Loutへ出力されるデジタル信号 Dout (画素デ ータ Ddata(m)またはトリガ用データ Dtrig)、（d)制御部 70から出力される電荷蓄積動 作制御信号、 (e)トリガ用光感応領域 20,積分回路 62およびトリガ用 AD変換回路 6 4によるトリガ用データ読出動作、（D撮像領域 10,電圧保持部 50,差演算回路 61お よび撮像用 AD変換回路 63による画素データ読出動作、が示されている。
[0049] この図では、撮像領域 10の第 m行について撮像用 AD変換回路 63から出力される デジタル値 (画素データ）を Ddata(m)と表し、トリガ用 AD変換回路 64から出力される デジタル値（トリガ用データ）を Dtrigと表している。時刻 t , t , t , t , t , t , tは、制
0 1 2 3 4 5 6 御部 70から出力されるクロック信号 CLKの立下り時刻を表している。また、時刻 t前
0 および時刻 t後には固体撮像素子 1に光が入射しておらず、時刻 tから時刻 tまで
7 0 7 の期間に固体撮像素子 1に光が入射するものとする。
[0050] 固体撮像素子 1に電源が投入された直後の一定期間に、制御部 70から出力される 電荷蓄積動作制御信号がハイレベルとされる。そして、この電荷蓄積動作制御信号 力 一レベルに転じた後に、撮像領域 10から電圧保持部 50,差演算回路 61,撮像 用 AD変換回路 63およびスィッチ SW を経て 1フレーム分の画素データが出力部 6
61
0から出力される。このとき出力される画素データは無意味なものである力 電源投入 後の一定期間に亘つて電荷蓄積動作制御信号がハイレベルとされることにより、撮像 領域 10の各画素 P や他の回路がリセットされ、その後の正常動作が可能となる。
m,n
[0051] その後、時刻 t前では、トリガ用光感応領域 20の受光量に応じたトリガ用データ Dtr
0
igが、積分回路 62,トリガ用 AD変換回路 64およびスィッチ SW を経て出力部 60か
61
ら出力される。制御部 70から出力されるクロック信号 CLKは、トリガ用データの各ビッ トの出力タイミングに同期したものとなる。そして、制御部 70において、そのトリガ用デ ータ Dtrigの絶対値が閾値より小さいと判定され、固体撮像素子 1に光が入射してい ない (または、入射光量が一定レベルより小さい）と判断されて、電荷蓄積動作制御 信号がローレベルのままとされる。 [0052] また、時刻 t前は、撮像領域 10の画素 P
0 1,1〜P それぞれはリセット状態のままとさ
Μ,Ν
れる。すなわち、行選択部 30から各画素 Ρ に供給される Reset(m)信号， Trans(m) m,n
信号および Hold(m)信号がともにハイレベルとされて、トランジスタ Tl, T2, T5がオン 状態となっていて、フォトダイオード PDの接合容量部 (電荷蓄積部）が放電され、トラ ンジスタ T3のゲート端子の電位がリセットされる。また、撮像用 AD変換回路 63は休 止状態にあり、スィッチ SW は開いている。
61
[0053] 時刻 t後に固体撮像素子 1に光が入射し始めると、制御部 70において、出力部 60
0
力も出力されるトリガ用データ Dtrigの絶対値が閾値より大きいと判定され、固体撮像 素子 1に光が入射している（または、入射光量が一定レベル以上である）と判断され て、電荷蓄積動作制御信号がハイレベルに転じる。
[0054] そして、電荷蓄積動作制御信号がハイレベルに転じた後のクロック信号 CLKの立 下り時刻 tから、電荷蓄積動作制御信号がローレベルに転じた後のクロック信号 CL
3
Kの立下り時刻 tまでの期間、撮像領域 10の各画素 P では、 Reset(m)信号， Trans
6 m,n
(m)信号および Hold(m)信号がローレベルになって、トランジスタ Tl, T2, T5がオフ 状態となり、フォトダイオードで発生した電荷は接合容量部に蓄積されていく。
[0055] この時刻 tから時刻 tまでの期間、トリガ用光感応領域 20の受光量に応じたトリガ
3 6
用データ Dtrigが、積分回路 62,トリガ用 AD変換回路 64およびスィッチ SW を経て
61 出力部 60から出力される。制御部 70から出力されるクロック信号 CLKは、トリガ用デ 一タの各ビットの出力タイミングに同期したものとなる。また、撮像用 AD変換回路 63 は休止状態にあり、スィッチ SW は開いている。
61
[0056] なお、このときに出力されるトリガ用データに基づいて累計の入射光量をモニタする ことができる。そして、このモニタした累計の入射光量に基づいて撮像領域 10におけ る電荷蓄積の時間 (すなわち、電荷蓄積動作制御信号がハイレベルとされる期間）を 適正値に設定することができる。また、このモニタした入射光量が一定レベルより小さ くなつた時点で、電荷蓄積動作制御信号をローレベルとしてもよい。或いは、入射光 量を予め予測できる場合には、その予測値に基づいて電荷蓄積時間を適正値に設 定してちよい。
[0057] 電荷蓄積動作制御信号がローレベルに転じた後のクロック信号 CLKの立下り時刻 tから時刻 tまでの期間、撮像領域 10の各画素 P では、 Reset(m)信号および Addr
6 7 m,n
ess(m)信号がローレベルとなって、トランジスタ Tl, T4がオフ状態となり、また、 Trans( m)信号および Hold(m)信号がハイレベルになって、トランジスタ T2, T5がオン状態と なる。これにより、それまでに接合容量部に蓄積されていた電荷は、トランジスタ T2, T5を経て、トランジスタ T3のゲート端子に移動してホールドされる。ただし、トランジス タ T4がオフ状態であるので、電荷蓄積量に応じた電圧値が各画素 P から配線 Vlin m,n
e(n)へ出力されることは無い。
[0058] この時刻 tから時刻 tまでの期間、撮像用 AD変換回路 63およびトリガ用 AD変換
6 7
回路 64の何れも休止状態にあり、出力部 70から画素データおよびトリガ用データの 何れも出力されない。また、制御部 70からクロック信号 CLKは出力されない。
[0059] 続く時刻 t力も時刻 tまでの期間に、撮像領域 10の第 1行にある N個の画素 P 〜
7 9 1,1
P における電荷蓄積量に応じた N個の画素データ Ddata(l)が出力部 60から出力さ
Ι,Ν
れる。具体的には、時刻 tから時刻 tまでの期間に、撮像領域 10の第 1行において
7 8
のみ、 Address(l)信号がローレベルとなり、トランジスタ T4がオン状態となって、第 1 行にある各画素 P における電荷蓄積量に応じた電圧値力 配線 Vline(n)へ出力さ
Ι,η
れ、電圧保持部 50の保持回路 Ηにより保持される。そして、時刻 tから時刻 tまでの n 8 9 期間に、各保持回路 H力も順次に出力された電圧値は差演算回路 61を経て撮像 用 AD変換回路 63に入力されて AD変換され、撮像用 AD変換回路 63からスィッチ SW を経て順次に N個の画素データ Ddata(l)が出力される。この時刻 tから時刻 t
61 7 9 までの期間、制御部 70から出力されるクロック信号 CLKは、画素用データの各ビット の出力タイミングに同期したものとなる。トリガ用 AD変換回路 64は休止状態にあり、 スィッチ SW は開いている。
62
[0060] 更に続く時刻 tから時刻 t までの期間に、撮像領域 10の第 2行にある N個の画素
9 11
P 〜P における電荷蓄積量に応じた N個の画素データ Ddata(2)が出力部 60から
2,1 2,N
出力される。具体的には、時刻 tから時刻 t までの期間に、撮像領域 10の第 2行に
9 10
おいてのみ、 Address(2)信号がローレベルとなり、トランジスタ T4がオン状態となって 、第 2行にある各画素 P における電荷蓄積量に応じた電圧値が、配線 Vline(n)へ出
2,n
力され、電圧保持部 50の保持回路 Hにより保持される。そして、時刻 t から時刻 t n 10 11 までの期間に、各保持回路 Hnから順次に出力された電圧値は差演算回路 61を経て 撮像用 AD変換回路 63に入力されて AD変換され、撮像用 AD変換回路 63からスィ ツチ SW を経て順次に N個の画素データ Ddata(2)が出力される。この時刻 t力も時
61 9 刻 t までの期間、制御部 70から出力されるクロック信号 CLKは、画素用データの各
11
ビットの出力タイミングに同期したものとなる。トリガ用 AD変換回路 64は休止状態に あり、スィッチ SW は開いている。
62
[0061] 以降も同様にして、撮像領域 10の第 3行力も第 M行まで順次に、第 m行にある N個 の画素 P 〜P における電荷蓄積量に応じた N個の画素データ Ddata(m)が出力 m,l m,N
部 60から出力される。このようにして、撮像領域 10から電圧保持部 50,差演算回路 61,撮像用 AD変換回路 63およびスィッチ SW を経て 1フレーム分の画素データ D
61
data(l)〜Ddata(M)が出力部 60から出力される。そして、 1フレーム分の画素データ が出力された後、再び、時刻 t前と同じ状態に戻る。
0
[0062] このように、本実施形態に係る固体撮像装置 1では、撮像用 AD変換回路 63および トリガ用 AD変換回路 64が設けられていて、これら 2つの AD変換回路 63, 64が同時 に動作することは無い。固体撮像装置 1へ光入射がある力否かをモニタしている期間 、および、当該光入射を検知した後に撮像領域 10の各画素 P においてフォトダイ m,n
オードで発生した電荷が接合容量部に蓄積されていく期間では、撮像用 AD変換回 路 63が休止しており、トリガ用 AD変換回路 64が動作する。撮像領域 10の各画素 P において電荷蓄積後に画素データを読み出す期間では、トリガ用 AD変換回路 64
,η
が休止しており、撮像用 AD変換回路 63が動作する。
[0063] 画素データを読み出すための撮像用 AD変換回路 63は、高速動作が要求され、ま た、一定数以上の出力ビット数が要求されるので、消費電力が大きい。撮像用 AD変 換回路 63が動作しているときに制御部 70から出力されるクロック信号 CLKは、画素 データの各ビットの出力タイミングに同期して高周波数のものとなる。例えば、この場 合、クロック信号の周波数は 80MHzであり、画素データは 14ビットであり、消費電力 は 500mWである。
[0064] これに対して、トリガ用データを読み出すためのトリガ用 AD変換回路 64は、低速動 作であってもよぐまた、出力ビット数が少なくてもよいので、消費電力が小さい。トリガ 用 AD変換回路 64が動作しているときに制御部 70から出力されるクロック信号 CLK は、トリガ用データの各ビットの出力タイミングに同期して低周波数のものとなる。例え ば、この場合、クロック信号の周波数は 1MHzであり、トリガ用データは 8ビットであり、 消費電力は 25mWである。
[0065] 本実施形態に係る固体撮像装置 1は、例えば以下のような用途の際に効果を発揮 することができる。すなわち、固体撮像装置 1は、撮像領域 10およびトリガ用光感応 領域 20それぞれの受光面上にシンチレータが設けられることで、入射した X線をシン チレータにより可視光に変換して、その可視光を撮像領域 10またはトリガ用光感応 領域 20のフォトダイオードで受光することができ、これにより、入射した X線を撮像す ることができる。このようなシンチレータが設けられた固体撮像装置 1は、口腔内にお ける X線撮像に用いられる。
[0066] 固体撮像装置 1が口腔内における X線撮像に用いられる場合、撮像すべき X線の 入射期間が極めて短ぐ固体撮像装置 1は X線入射タイミングを捉えて該 X線を撮像 しなければならない。そこで、固体撮像装置 1は、 X線入射前に、トリガ用光感応領域 20,積分回路 62およびトリガ用 AD変換回路 64によりトリガ用データを読み出して、 そのトリガ用データに基づいて X線入射を検知する。そして、固体撮像装置 1は、 X線 入射を検知したら、撮像領域 10,電圧保持部 50,差演算回路 61および撮像用 AD 変換回路 63により画素データを読み出す。このようにすることにより、固体撮像装置 1 は、 X線入射タイミングを捉えて該 X線を撮像することができる。
[0067] このように、固体撮像装置 1が口腔内における X線撮像に用いられる場合、 X線入 射前には撮像用 AD変換回路 64を休止することができ、 X線入射時のみ撮像用 AD 変換回路 64を動作させればよい。したがって、この固体撮像装置 1は、画素数の増 加や撮像の高速ィ匕を図る場合であっても、消費電力の増大を抑制することができる。
[0068] また、固体撮像装置 1が口腔内における X線撮像に用いられる場合、画素データお よびトリガ用データを共通の出力信号線 Loutへ出力するのが好適であり、また、これ らのデータをシリアルデータとして出力するのも好適である。これらの場合には、これ らのデータを出力するための配線の本数を削減することができ、信頼性を向上させる ことができる。 [0069] さらに、固体撮像装置 1は、光入射を検知した後に、撮像領域 10の M X N個の画 素 P 〜P それぞれにおいて同一期間にフォトダイオードで発生した電荷を電荷
1,1 Μ,Ν
蓄積部により蓄積することができ、その電荷蓄積の後に、各画素 Ρ について画素デ m,n
ータを順次に出力部 60から出力することができる。したがって、入射光量の時間的な 変化が速い場合であっても、全ての画素において同一期間の入射光量を捉えること ができ、高精度の撮像を行うことができる。
[0070] 本発明は、上記実施形態に限定されるものではなぐ種々の変形が可能である。例 えば、上記実施形態では制御部 70が電荷蓄積動作制御信号を生成したが、トリガ用 データに基づいて電荷蓄積動作制御信号を生成する外部機器を固体撮像装置とは 別個に設けてもよい。この場合、固体撮像装置の出力部から外部機器へトリガ用デ ータが出力され、その出力されたトリガ用データに基づいて外部機器により電荷蓄積 動作制御信号が生成され、その生成された電荷蓄積動作制御信号が外部機器から 固体撮像装置へ与えられる。
[0071] このようにすることにより、トリガ用データと閾値との大小比較に基づく光入射検知の 際に、その閾値を外部機器において柔軟に調整することができる。また、電荷蓄積動 作制御信号が電荷蓄積を指示する期間 (すなわち、各画素においてフォトダイオード で発生した電荷を電荷蓄積部により蓄積する期間)を外部機器において柔軟に調整 することができ、幅広 、入射光量レンジに容易に対応することができる。
[0072] 上記の固体撮像装置は、トリガ用光感応領域 20と、複数の画素を有し第 1期間 (t
3
— t )において画素 P(m, n)で発生した電荷を蓄積をする撮像領域 10と、トリガ用光
6
感応領域 20からのデジタル値であるトリガ用データ (Dtrig)を出力し、第 1期間（t -
3 t )とは異なる第 2期間（t— t )において撮像領域 10からのデジタル値である画素デ
6 8 9
ータ（Ddata)を出力し、画素データ (Ddata)を出力する際と比較して、トリガ用デー タ (Dtrig)を出力する際に低消費電力で動作する出力部 60とを備えている。したが つて、全体の消費電力を低減することができる。
[0073] また、出力部 60は、第 1期間 (t— t )と重複する期間において、トリガ用光感応領
3 6
域 20からのトリガ用データ (Drig)を出力している。本例では、蓄積が行われる第 1期 間と重複する期間においてトリガ用データを出力するので、電荷蓄積力もデータ出力 までの全体の期間を短縮することができる。

Claims

請求の範囲
[1] 入射光量に応じた量の電荷を発生するフォトダイオードと該電荷を蓄積する電荷蓄 積部とを各々有する複数の画素を含み、電荷蓄積動作制御信号が指示する期間に 前記複数の画素それぞれにおいて前記フォトダイオードで発生した電荷を前記電荷 蓄積部により蓄積する撮像領域と、
入射光量に応じた量の電荷を発生するトリガ用フォトダイオードを含むトリガ用光感 応領域と、
前記電荷蓄積動作制御信号が指示する前記期間の後に、前記複数の画素それぞ れの前記電荷蓄積部に蓄積された電荷の量に応じたデジタル値である画素データ を出力し、前記画素データを出力していない期間に、前記トリガ用光感応領域で発 生した電荷の量に応じたデジタル値であるトリガ用データを出力する出力部と、 を備え、
前記出力部が、前記画素データを出力する際と比較して、前記トリガ用データを出 力する際に低消費電力で動作する、
ことを特徴とする固体撮像装置。
[2] 前記出力部が、前記画素データを出力する際と比較して、前記トリガ用データを出 力する際に低速または低出力ビット数で動作する、
ことを特徴とする請求項 1記載の固体撮像装置。
[3] 前記出力部が、前記電荷蓄積動作制御信号が指示する前記期間の後に AD変換 動作を行って前記画素データを出力する撮像用 AD変換回路と、前記トリガ用データ を出力するトリガ用 AD変換回路と、を含み、
前記撮像用 AD変換回路と比較して前記トリガ用 AD変換回路が低消費電力で動 作する、
ことを特徴とする請求項 1記載の固体撮像装置。
[4] 前記出力部が前記画素データおよび前記トリガ用データを共通の出力信号線へ出 力することを特徴とする請求項 1記載の固体撮像装置。
[5] 前記出力部から出力された前記トリガ用データを入力し、このトリガ用データの絶対 値が閾値より大きいときに前記撮像領域の前記複数の画素それぞれに対して電荷蓄 積動作を指示する前記電荷蓄積動作制御信号を生成する制御部を更に備えること を特徴とする請求項 1記載の固体撮像装置。
[6] 前記トリガ用光感応領域が、前記撮像領域を取り囲んで設けられている 1つのトリガ 用フォトダイオードを含む、ことを特徴とする請求項 1記載の固体撮像装置。
[7] 前記トリガ用光感応領域が、前記撮像領域の周囲に設けられ互いに接続されてい る複数のトリガ用フォトダイオードを含む、ことを特徴とする請求項 1記載の固体撮像 装置。
[8] トリガ用光感応領域と、
複数の画素を有し第 1期間において画素で発生した電荷を蓄積をする撮像領域と 前記トリガ用光感応領域力 のデジタル値であるトリガ用データを出力し、前記第 1 期間とは異なる第 2期間において前記撮像領域力ものデジタル値である画素データ を出力し、前記画素データを出力する際と比較して、前記トリガ用データを出力する 際に低消費電力で動作する出力部と、
を備えることを特徴とする固体撮像装置。
[9] 前記出力部は、前記第 1期間と重複する期間において、前記トリガ用光感応領域か らのトリガ用データを出力することを特徴とする請求項 8に記載の固体撮像装置。
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