WO2007142171A1 - 固体撮像素子及びこれを用いた撮像装置 - Google Patents

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    • H10F39/813—Electronic components shared by multiple pixels, e.g. one amplifier shared by two pixels

Definitions

  • the present invention relates to a solid-state imaging device and an imaging apparatus using the same.
  • imaging devices such as video cameras and electronic still cameras have been widely used. These cameras use solid-state image sensors such as CCD and amplification types.
  • solid-state imaging devices a plurality of pixels having a photoelectric conversion unit that generates a signal charge according to the amount of incident light is arranged in a matrix.
  • an amplification type solid-state imaging device In an amplification type solid-state imaging device, signal charges generated and accumulated in a photoelectric conversion unit of a pixel are guided to an amplification unit provided in the pixel, and a signal amplified by the amplification unit is output from the pixel.
  • the amplification type solid-state imaging device includes, for example, a solid-state imaging device using a junction field-effect transistor in the amplifying unit (Japanese Patent Laid-Open Nos. 11-1770, 76, and 2). — 3 3 5 8 8 2) and C MOS type solid-state imaging device using a MO S transistor in the amplifying part (Japanese Patent Laid-Open No. 2 0 0 4 — 1 1 1 5 9 0) Yes.
  • a photoelectric conversion unit and an amplification unit are provided for each pixel, and a charge storage unit that temporarily accumulates charges between them.
  • the signal charges generated in each photoelectric conversion unit are transferred to each charge storage unit at the same time and temporarily accumulated. This signal charge is converted into a sequential pixel signal at a predetermined readout timing. As a result, it is possible to prevent image distortion caused by the exposure accumulation time of each pixel when the electronic shirt evening operation is performed (so-called rolling shirt evening) being shifted for each row.
  • a so-called pupil division phase difference method (sometimes called a pupil division method or a phase difference method) is adopted as a focus detection method, and a solid-state structure that can also be used as a focus detection element.
  • An image sensor has been proposed (for example, Japanese Patent Application Laid-Open No. 2 0 0 3-2 4 4 7 1 2).
  • the pupil division phase difference method detects the defocus amount of the photographic lens by forming a pair of divided images by dividing the light beam passing through the photographic lens into pupils and detecting the pattern shift (phase shift amount). is there.
  • a plurality of pixels each having a photoelectric conversion unit that is divided into upper and lower parts (two parts are divided into an upper part and a lower part) And a plurality of pixel forces having a photoelectric conversion part divided into left and right two parts (left part and right part).
  • microlenses are provided on a one-to-one basis with respect to pixels.
  • the two-divided photoelectric conversion unit is arranged at a position where the microlens has a substantially imaging relationship (that is, substantially conjugate) with the exit pupil of the photographing lens.
  • the two-divided photoelectric conversion unit is arranged on the substantially focal plane of the microlens. It will be. From the relationship described above, in each pixel, one part of the photoelectric conversion unit divided into two is a part of the exit pupil of the photographing lens, and the light flux from the region decentered in the predetermined direction from the center of the exit pupil Is selectively received and photoelectrically converted. Further, in each pixel, the other part of the photoelectric conversion unit divided into two parts selects a light flux from a part of the exit pupil of the photographing lens, which is decentered in the opposite direction from the center of the exit pupil.
  • each pixel having a photoelectric conversion unit that is divided into upper and lower parts (or left and right parts) is divided into two parts.
  • the signal of one part and the signal of the other part of the conversion unit are transferred to the floating diffusion at different timings and read out individually.
  • the focus adjustment state of the photographing lens is detected based on these signals.
  • a plurality of pixels each having a photoelectric conversion unit divided into upper and lower parts, and a photoelectric conversion part divided into left and right parts are provided with a plurality of pixels having different pupil shift directions so that phase shift amounts in different directions can be detected with high accuracy, and the direction of pupil division can be detected with respect to either direction. This is because the focus adjustment state is detected with high accuracy.
  • the phase shift amount in the vertical direction can be accurately detected.
  • the phase shift amount in the left and right direction can be detected with high accuracy.
  • any pixel is a pixel having a photoelectric conversion unit that is divided into upper and lower parts, and any pixel is a left or right 2 pixel.
  • the pixel having the divided photoelectric conversion unit is determined in advance, and it was impossible to change it. '' Therefore, for example, in order to further improve the detection accuracy of the focus adjustment state, the pixel having the photoelectric conversion unit divided into two vertically It is impossible to change the pixel arrangement with the divided photoelectric conversion unit to an ideal arrangement by optimizing it according to the subject image, and it is not always possible to sufficiently improve the detection accuracy of the focus adjustment state. There wasn't. Disclosure of the invention
  • the present invention has been made in view of such circumstances, and does not cause a state similar to a pixel defect. Further, any pixel functions as a pixel having a photoelectric conversion unit divided in any direction. It is an object of the present invention to provide a solid-state imaging device that has a degree of freedom to change the focus adjustment state, thereby further improving the detection accuracy of the focus adjustment state, and an imaging device using the same.
  • a first aspect of the present invention is a solid-state imaging device that photoelectrically converts a subject image formed by an optical system, and includes a plurality of pixels arranged in a two-dimensional manner. At least some of the plurality of pixels are respectively present in four regions divided by a first direction dividing line and a second direction dividing line that intersect each other in plan view, and each of which receives incident light.
  • a solid-state imaging device including four photoelectric conversion units that perform photoelectric conversion and mode setting means that can be selectively set to first to third modes in accordance with a control signal is provided.
  • the first mode adds signals of two photoelectric conversion units located on one side with respect to the dividing line in the first direction among the four photoelectric conversion units, and In this mode, the signals of the two photoelectric conversion units located on the other side of the dividing line in the first direction among the four photoelectric conversion units are added, and the added signals are obtained independently.
  • the second mode signals of two photoelectric conversion units located on one side of the dividing line in the second direction among the four photoelectric conversion units are added, and the four photoelectric conversion units In this mode, the signals of the two photoelectric conversion units located on the other side of the dividing line in the second direction are added, and the added signals are obtained independently.
  • the third mode is a mode in which signals from the four photoelectric conversion units are added.
  • a second aspect of the present invention is a solid-state imaging device that photoelectrically converts a subject image formed by an optical system, and includes a plurality of pixels arranged in a two-dimensional shape, and at least one of the plurality of pixels.
  • the pixel of each part is present in four regions divided by the dividing line in the first direction and the dividing line in the second direction that intersect with each other in plan view, and each of the four photoelectric conversion units that photoelectrically converts incident light,
  • mode setting means that can be selectively set to first to third modes according to a control signal.
  • the first mode is configured such that the two photoelectric conversion units located on one side with respect to the dividing line in the first direction, and the four photoelectric conversion units, and the four photoelectric conversion units.
  • Two photoelectric conversion units located on the other side of the dividing line in the first direction among the photoelectric conversion units are electrically connected to each other, and of the four photoelectric conversion units in the first direction.
  • the photoelectric conversion units located on different sides with respect to the dividing line are electrically separated.
  • the second mode includes two photoelectric conversion units located on one side of the four photoelectric conversion units with respect to the dividing line in the second direction and the second photoelectric conversion unit among the four photoelectric conversion units.
  • the third mode includes two photoelectric conversion units located on one side of the four photoelectric conversion units with respect to the dividing line in the first direction, and the first one of the four photoelectric conversion units.
  • Two photoelectric conversion units located on the other side with respect to the dividing line in the direction are electrically connected to each other, and one of the four photoelectric conversion units with respect to the dividing line in the second direction.
  • a mode in which two photoelectric conversion units located on the other side and two photoelectric conversion units located on the other side of the four photoelectric conversion units with respect to the dividing line in the second direction are electrically connected to each other. It is.
  • the region between each two adjacent photoelectric conversion units across the first or second dividing line is the two photoelectric conversion units.
  • the two parts When the two parts are electrically connected, they have the function of photoelectrically converting the incident light.
  • the two photoelectric conversion parts are electrically separated, the function of photoelectrically converting the incident light It is preferable not to have.
  • the mode setting means is arranged along the first gate electrode arranged along the dividing line in the first direction, and along the dividing line in the second direction. And a second gate electrode formed thereon.
  • the first gate electrode includes two photoelectric conversion units located on one side of the four photoelectric conversion units with respect to the dividing line in the second direction.
  • a MOS gate with a semiconductor region as a source Z drain constitutes a gate of a MOS transistor and two photoelectric conversion units located on the other side of the dividing line in the second direction among the four photoelectric conversion units
  • the semiconductor gate region constitutes a MOS gate with a source Z drain
  • the second gate electrode is on one side of the dividing line in the first direction of the four photoelectric conversion units.
  • the first and second gate electrodes are made of a transparent material.
  • the first and second gate electrodes are made of polysilicon.
  • the at least some of the pixels store the charges transferred from the two photoelectric conversion units located diagonally among the four photoelectric conversion units, respectively.
  • Two charge storage units, an amplification unit that outputs a signal corresponding to the amount of charge at a predetermined portion, and one of the two photoelectric conversion units located on the diagonal from the one photoelectric conversion unit to the first charge storage unit A first transfer gate for transferring charges to the A second transfer gate that transfers charge from the other of the two photoelectric converters to the second charge storage; and a charge from the first charge storage to the predetermined part.
  • the at least some of the pixels include a charge discharge gate portion that discharges charges from at least one of the four photoelectric conversion portions.
  • a microlens that is provided on a one-to-one basis for each of the at least some of the pixels and guides incident light to the four photoelectric conversion units of the pixels.
  • a third aspect of the present invention is obtained in the first or second mode from the solid-state imaging device according to the first or second aspect and each pixel selected from at least some of the pixels.
  • An image pickup apparatus includes a detection processing unit that outputs a detection signal indicating a focus adjustment state of the optical system based on a received signal.
  • the focus adjustment state of the optical system is detected based on a signal obtained in any one of the first and second modes according to the subject image. It is preferable to determine whether to do this.
  • an adjustment unit that performs focus adjustment of the optical system based on a detection signal from the detection processing unit.
  • FIG. 1 is a schematic block diagram showing an electronic camera according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a schematic configuration of the solid-state imaging device in FIG.
  • FIG. 3 is a circuit diagram showing the pixel in FIG.
  • FIG. 4 is a schematic plan view schematically showing the pixel in FIG.
  • FIG. 5 is a schematic cross-sectional view along the line A—A ′ in FIG. 4 showing a predetermined operation state.
  • FIG. 6 is a schematic cross-sectional view along the line A—A ′ in FIG. 4 showing another operation state.
  • FIG. 7 is a schematic cross-sectional view along the line BB ′ in FIG.
  • FIG. 8 is a schematic cross-sectional view taken along line C-C ′ in FIG.
  • FIG. 9 is a timing chart showing an operation example of the solid-state imaging device in FIG.
  • FIG. 10 is a timing chart showing another operation example of the solid-state imaging device in FIG.
  • FIG. 11 is a timing chart showing still another operation example of the solid-state imaging device in FIG.
  • FIG. 12 is a schematic flowchart showing an operation example of the electronic camera shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic block diagram showing an electronic force mesa 1 as an imaging device according to an embodiment of the present invention.
  • a taking lens 2 is attached to the electronic camera 1.
  • the photographing lens 2 is driven with a focus and an aperture by the lens control unit 2a.
  • the imaging surface of the solid-state imaging device 3 is arranged.
  • the solid-state imaging device 3 is driven by a command from the imaging control unit 4 and outputs a signal.
  • the signal output from the solid-state imaging device 3 is either an image signal or a focus detection signal. In either case, the signal passes through the signal processor 5 and the AZD converter 6.
  • Memory 7 is connected to bus 8.
  • the bus 8 also includes a lens control unit 2 a, an imaging control unit 4, a microprocessor 9, a focus calculation unit (detection processing unit) 10, a recording unit 11, an image compression unit 12, and an image processing unit 13. Connected.
  • An operation unit 9 a such as a release button is connected to the microprocessor 9.
  • a recording medium 11 a is detachably attached to the recording unit 11.
  • FIG. 2 is a circuit diagram showing a schematic configuration of the solid-state imaging device 3 in FIG.
  • the solid-state imaging element 3 has a plurality of pixels 20 arranged in a matrix and a peripheral circuit for outputting a signal from the pixels 20.
  • the number of pixels indicates 16 pixels of 4 rows horizontally and 4 rows vertically. However, it is not limited to this.
  • reference numeral 20 in the broken line portion indicates a schematic portion of the pixel, and a specific circuit configuration and structure thereof will be described later.
  • each pixel 20 is a pixel having the same circuit configuration and planar structure except for a pixel that does not perform photoelectric conversion for an image such as dummy optical black (that is, in a so-called effective pixel region). Has been placed.
  • These pixels 20 output either an image signal or a focus detection signal in accordance with a peripheral circuit drive signal.
  • the photoelectric conversion unit can be reset at the same time so that the exposure time and timing are the same.
  • Peripheral circuits are connected to vertical scanning circuit 2 1, horizontal scanning circuit 2 2, drive signal line 2 3, 2 4 connected to these, vertical signal line 2 5 receiving signal from pixel, and vertical signal line 2 5
  • a constant current source 26 a correlated double sampling circuit (CDS) 2 7, a horizontal signal line 28 that receives a signal output from the correlated double sampling circuit 27, an output amplifier 29, and the like.
  • CDS correlated double sampling circuit
  • the vertical scanning circuit 21 and the horizontal scanning circuit 22 output a drive signal based on a command from the imaging control unit 4 of the electronic camera 1.
  • Each pixel 20 is driven by receiving a drive signal output from the vertical scanning circuit 21 from a predetermined drive signal line 23 and is used for an image or The focus detection signal is output to the vertical signal line 25.
  • the signal output from the pixel 20 is subjected to predetermined noise removal in the correlated double sampling circuit 27. Then, a signal is output to the outside through the horizontal signal line 28 and the output amplifier 29 by the drive signal of the horizontal scanning circuit 22.
  • FIG. 3 is a circuit diagram showing the pixel 20 in FIG.
  • the pixel 20 includes four embedded photodiodes 3 1 to 3 4 as four photoelectric conversion units that generate and store charges according to incident light, and two embedded photodiodes 3 2 located diagonally. , 3 3, first and second charge storage units 3 5, 3 6 for independently storing charges transferred from 3 3, and first and second charge storage units from respective embedded photodiodes 3 2, 3 3 First and second transfer transistors 37 and 38 as first and second transfer units for transferring charges to 35 and 36, respectively, and a floating diffusion region (FD) 40 as a predetermined portion, The third and fourth transfer gates 4 1, 4 as the third and fourth transfer gates for transferring charges from the first and second charge storage units 35, 3 6 to the FD 40, respectively.
  • FD floating diffusion region
  • the selection transistor 45 as the selection switch that outputs the signal of the amplification transistor 43 from the pixel 20 force
  • the embedded forward diode 31 PD reset as a second reset section (charge discharge gate section) that discharges charges (unnecessary charges generated by embedded photodiodes 31 to 34).
  • the pixel 20 is electrically connected and separated between the embedded photodiodes 3 1 and 3 2, and is electrically connected between the Z isolation ⁇ Runges 5 1 and the embedded photodiodes 3 3 and 3 4.
  • Connected Z isolation transistor 5 2 for performing isolation and isolation, and connection Z isolation transistor for performing electrical connection and isolation between embedded photodiodes 3 1 and 3 3 This is provided with a power source 5 3 and a connected Z isolation transistor 5 4 for electrical connection and isolation between the embedded photodiodes 3 2 and 3 4.
  • connection transistor 5 1 to 54 are all composed of MOS transistors. In this embodiment, these transistors (except for the amplification transistor 43) are turned on when the gate electrode is high and turned off when the gate electrode is low.
  • the gate electrodes of the connected Z isolation transistors 51 and 52 are connected in common to each other and further connected to each pixel row in common, and drive signals (control signals) from the vertical scanning circuit 21 through the drive wiring 23.
  • PDB 1 is supplied.
  • the gate electrodes of the coupling / separation transistors 5 3 and 5 4 are connected in common to each other and further connected in common to each pixel row, and drive signal (control signal) c from the vertical scanning circuit 21 through the drive wiring 23 /) PDB 2 is supplied.
  • the embedded photodiodes 31 to 34 are substantially equivalent to a photoelectric conversion unit that is divided into upper and lower parts (two parts for the upper part and the lower part) as a whole. In the following description, this state is referred to as “PD upper and lower divided state”.
  • the connected Z isolation transistors 5 1 and 5 2 are turned off and the connected / separated transistors 5 3 and 5 4 are turned on, and between the embedded photodiodes 3 1 and 3 2 and The embedded photodiodes 3 3 and 3 4 are electrically separated from each other, while the embedded photodiodes 3 1 and 3 3 and the embedded photodiodes 3 and 3 4 are electrically isolated.
  • the embedded diodes 3 2 and 3 4 are electrically connected to each other.
  • the embedded photodiodes 31 to 34 are substantially equivalent to a photoelectric conversion unit that is divided into left and right parts (two parts for the left part and the right part) as a whole. In the following description, this state is referred to as “PD left and right split state”.
  • the connected Z isolation transistors 5 1 to 5 4 are turned on, between the embedded photodiodes 3 1 and 3 2, between the embedded photodiodes 3 3 and 3 4, and embedded
  • the diodes 31 and 33 and the buried photodiodes 32 and 34 are electrically connected.
  • the embedded photodiodes 31 to 34 are substantially equivalent to one undivided photoelectric conversion unit as a whole. In the following description, this state is referred to as “PD merged state”.
  • the first and second charge storage units 3 5 and 3 6 are provided, and the charges generated by the embedded photodiodes 3 1 to 3 4 are transferred to the FD 40.
  • the first and second charge storage units 3 5 and 3 6. This makes it possible to make the exposure time and timing of all the pixels the same, not only to maintain the synchronism of the image signal, but also to maintain the synchronism of the signal at the time of focus detection.
  • the first transfer transistor 37 transfers the charge from the embedded photodiode 32 to the first charge storage unit 35. Depending on whether the charge is exposed in the PD upper / lower two-divided state, PD right / left two-divided state, or PD combined state, the charge is generated at different locations.
  • the second transfer transistor 38 transfers the charge from the embedded photodiode 33 to the second charge storage unit 36. Depending on whether this charge is exposed in the PD upper / lower split state, the PD left / right split state, or the PD merged state, the charge is generated at different locations.
  • the gate electrodes of the first and second transfer gates 3 7 and 3 8 are connected in common and further connected in common to each pixel row, and are connected to the vertical scanning circuit 21 through the drive wiring 23.
  • Drive signal ⁇ TG ⁇ is supplied.
  • the first and second transfer transistors 3 7 and 3 8 are simultaneously turned on at a predetermined timing according to this drive signal * TGA, and charges from the two embedded photodiodes 3 2 and 3 3 are simultaneously charged. Transfer to storage 3 5, 3 6.
  • the present invention is not limited to this.
  • a drive signal is individually supplied to each gate electrode so that the first and second transfer transistors 37 and 38 are turned on simultaneously. It doesn't matter.
  • the gate electrodes of the selection transistors 45 are commonly connected to each pixel row, and a drive signal is supplied from the vertical scanning circuit 21 through the drive wiring 23.
  • the gate electrodes of the FD reset transistor 44 are connected in common to each pixel row, and the drive signal ⁇ FD R is supplied from the vertical scanning circuit 21 through the drive wiring 23.
  • the gate electrodes of the PD reset and the lungs 46 are commonly connected to each pixel row, and the drive signal ⁇ P DR is supplied from the vertical scanning circuit 21 through the drive wiring 23.
  • the effective pixels are all pixels having the same structure, and both the focus detection signal and the image signal can be output from these pixels.
  • the present invention is not limited to this, and a focus detection area may be provided in a predetermined portion of the solid-state imaging device 3, and pixels for outputting a focus detection signal may be arranged in this area.
  • FIG. 3 one terminal of the embedded photodiode 3 1 to 3 4, One terminal of the load storage portions 35 and 36 and one terminal of the FD 40 are described as ground for convenience. However, in reality, it becomes the potential of P-type uel 62 as understood from FIGS. 5 to 8 described later.
  • FIG. 4 is a schematic plan view schematically showing the pixel 20 in FIG. 5 and 6 are schematic cross-sectional views along the line A—A ′ in FIG.
  • FIG. 5 shows a state in which the connection isolation transistor 51 is turned off by setting the second gate electrode 6 8 to low (ie, c) setting P DB 2 to low).
  • FIG. 6 shows a state where the second gate electrode 68 is set high (that is, ⁇ ⁇ ⁇ ⁇ 2 is set high) and the connected Z isolation transistor 51 is turned on.
  • FIG. 7 is a schematic cross-sectional view along the line BB ′ in FIG.
  • FIG. 8 is a schematic cross-sectional view taken along line C-C ′ in FIG.
  • the microlens 65 is omitted.
  • the drive wiring is omitted, and the wiring shows only the electrical connection relationship in the pixel 20.
  • the X, Y, and Z axes that are orthogonal to each other are defined.
  • the surface of the substrate 61 is parallel to the XY plane.
  • the direction of the arrow in the X-axis direction is called the + X side, and the opposite direction is called the X side.
  • the X-axis direction is referred to as the left-right direction
  • the + X side is referred to as the right side
  • the X side is referred to as the left side
  • the Y-axis direction is referred to as the vertical direction
  • the + Y side is referred to as the upper side
  • the Y side is referred to as the lower side.
  • a P-type well 62 is provided on an N-type silicon substrate 61. Then, an N-type charge storage layer 63 is formed on the P-type well 62, and a P-type depletion prevention layer 64 is added to the substrate surface side of the charge storage layer 63, so that an embedded photo Diodes 31 to 34 are configured.
  • a buried photodiode structure is employed, but the structure is not limited to this, and the depletion prevention layer 64 may be omitted.
  • the four embedded photodiodes 3 1 to 3 4 consist of the Y-axis dividing line B—B ′ and the X-axis dividing line D— It is placed in each of the four areas that D 'divides.
  • Photodiode 3 1 is in the upper left area
  • embedded photodiode 3 2 is in the upper right area
  • embedded photodiode 3 3 is in the lower left area
  • embedded photodiode 3 4 is in the lower right area. It is arranged in each area.
  • These embedded photodiodes 3 1 to 3 4 are arranged near the intersection of both dividing lines B—B ′ and D ⁇ D ′ in each region, and are arranged so as to be rotationally symmetric with respect to the intersection. Yes.
  • one microlens 65 5 is arranged to guide incident light to the embedded photodiodes 31 to 34.
  • the micro lens 65 is arranged so that its center line passes through the intersection of the dividing lines B—B ′ and D—D ′. Therefore, the incident light guided from the microlens 65 is divided into pupils and is incident on the embedded photodiodes 31 to 34.
  • the micro lens 65 is arranged so that the center line passes through the intersection of the dividing lines B—B ′ and D—D ′.
  • the microlens 65 may be arranged so that the center line passes through a position deviated from the intersection.
  • a first gate electrode 67 is provided along the dividing line B—B ′, and a second gate electrode 68 is provided along the dividing line D—D ′.
  • the second gate electrode 68 is formed between the embedded photodiodes 31 and 32 and between the embedded photodiodes 33 and 34 via a thin silicon oxide film 66. Accordingly, the second gate electrode 68 is a MOS transistor (connected Z isolation transistor) in which the charge storage layer 63 of the embedded photodiode 31 and the charge storage layer 63 of the embedded diode 32 are used as the source / drain.
  • MOS transistor catenated Z isolation transistor that uses the charge storage layer 63 of the embedded photodiode 33 and the charge storage layer 63 of the embedded photodiode 34 as the source Z drain 5 2)
  • the gate is constructed.
  • the drive signal ⁇ PDB 1 is supplied to the second gate electrode 68 by a wiring (not shown).
  • the first gate electrode 67 is formed between the embedded photodiodes 31 and 33 and between the embedded photodiodes 32 and 34 via a thin silicon oxide film 66. .
  • the first gate electrode 67 is a MOS transistor (concatenated isolation transistor 53) that uses the charge storage layer 63 of the embedded photodiode 31 and the charge storage layer 63 of the embedded photodiode 33 as the source Z drain. ) 'And a MOS transistor (connected / separated transistor 5 4) having a source / drain as the charge storage layer 6 3 of the embedded photodiode 3 2 and the charge storage layer 6 3 of the embedded photodiode 3 4 It constitutes a gate.
  • the drive signal ⁇ PDB 2 is supplied to the first gate electrode 67 by a wiring (not shown).
  • the second gate electrode 68 passes over the gate electrode 67 via an insulating layer as shown in FIG. .
  • the second gate electrode 68 if the second gate electrode 68 is low (d PDB 2 is low), an inversion layer cannot be formed in the channel region of the coupled isolation transistor 51 as shown in FIG. The connected Z isolation transistor 51 is turned off.
  • the second gate electrode 6 8 if the second gate electrode 6 8 is high (if ⁇ PDB 2 is high), an inversion layer 69 is formed in the channel region of the coupled node isolation transistor 51, and the coupled isolation transistor 5 1 Turns on. The same applies to the other connected Z isolation transistors 52 to 54.
  • the connected Z-separation ⁇ Rungis evening 5 1 to 5 4 turns off when its gate potential is set to zero potential (the potential of substrate 1), while when a potential with a large difference from the zero potential is applied. You may comprise so that it may turn on.
  • the connected Z isolation transistors 51 to 54 are turned on when the gate potential is set to zero potential (substrate 1 potential), while being turned off when a negative potential is applied to the zero potential. You may comprise.
  • the connected Z isolation transistors 51 to 54 are configured to be turned on by applying a gate 3 ⁇ 4 pressure to the positive side. If it is turned on when no voltage is applied, It is configured to be turned off by applying a first voltage to the negative side.
  • the first and second gate electrodes 67, 68 are made of a transparent material such as an I T O film. Therefore, incident light is not blocked by the first and second gate electrodes 6 7 and 6 8, and is not blocked between the buried photodiodes 3 1 to 3 4 below the first and second gate electrodes 6 7 and 6 8. Reach even more areas. Therefore, for example, as shown in FIG. 6, if the connected Z isolation transistor 51 is turned on, the inversion layer 69 formed between the embedded photodiodes 31 and 32 has a photoelectric conversion function. Light utilization efficiency is increased. On the other hand, if the connected Z isolation transistor 51 is off as shown in FIG. 5, the inversion layer 69 cannot be formed, and the region between the embedded photodiodes 3 1 and 3 2 does not have a photoelectric conversion function. This also applies to the other regions between the embedded photodiodes 31 to 34.
  • the first and second gate electrodes 67 and 68 may be made of polysilicon instead of the ITO film.
  • the transmittance is partially reduced as compared to the ITO film, but since it is easy to form a fine structure, if polysilicon can further reduce the light loss, There is also.
  • the first and second gate electrodes 67 and 68 may be made of a light shielding material.
  • the first and second gate electrodes 67, 68 are divided into the PD upper and lower divided states (first step) according to the control signals ( ⁇ PDB 2, PDB 1).
  • Mode setting means that can be selectively set to a PD split state (second mode) and a PD merged state (third mode).
  • the signals of the embedded photodiodes 3 1 and 3 2 are added, the signals of the embedded photodiodes 3 3 and 3 4 are added, and the added signals are obtained independently.
  • the signals of the embedded photodiodes 3 1 and 3 3 are added, the signals of the embedded photodiodes 3 2 and 3 4 are added, and the added signals can be obtained independently.
  • Embedded PD in PD merged state 3 1 to 3 4 signals are added.
  • the signals read from the embedded photodiodes 31 to 34 are independent according to the control signal. If the storage unit, transfer switch, etc. are provided appropriately so that they can be used and mixed as they are, the same signal addition mode can be realized in the PD upper and lower split state, PD left and right split state, and PD combined state, respectively. In the present invention, such a configuration may be adopted. However, as in this embodiment, if the embedded photodiodes 31 to 34 are separated and connected according to the control signal, the number of external storage units, transfer switches, etc. can be reduced. This is very preferable because it can be reduced and wiring can be simplified.
  • gate electrodes 7 1, 7 2 are interposed between the first and second charge storage portions 3 5, 3 6 and the embedded photodiodes 3 2, 3 3 through thin silicon oxide films 6 6, respectively. Is formed.
  • the first and second fe-transistors 3 7 and 3 8 have gate electrodes 7 1 and 7 2 as gates and charge storage portions 3 5 and 3 6, and embedded photodiodes 3 2 and 3 3, respectively. It is configured as a MO S transistor using the charge storage layer 63 as a source or drain.
  • the gate electrodes 7 1 and 7 2 are connected by a wiring (not shown). For this reason, the first and second transfer transistors 37 and 38 are simultaneously turned on and off according to the drive signal * TGA. Accordingly, the respective charges from the embedded photodiodes 3 2 and 3 3 are simultaneously transferred to the corresponding charge storage portions 3 5 and 3 6 ′, respectively.
  • the charge storage portions 3 5 and 3 6 have N-type layers 7 3 and 7 4 formed on the P-type well 62.
  • the gate electrodes 7 1, 7 2 of the first and second transfer transistors 3 7, 3 8 are arranged so as to cover the upper portions of the two N-type layers 7 3, 7 4.
  • the charge storage units 35 and 36 are thus configured as MOS capacitors by the gate electrodes 7 1 and 7 2 and the N-type layers 7 3 and 7 4.
  • the FD 40 is substantially separated from each other by electrically connecting two N-type regions 75 and 76 formed on the P-type jewel 62 by wiring 77. Configured as John. In the FD 40, charges are transferred from either of the two charge storage units 35 and 36.
  • Gate electrodes 78 and 79 are formed between the first and second charge storage portions 35 and 36 and the N-type diffusion layer 75 of the FD 40 with a thin silicon oxide film 66 interposed therebetween.
  • the third and fourth transfer transistors 41 and 42 have the gate electrodes 78 and 79 as gates, the N-type layers 71 and 72 of the charge storage portions 35 and 36, and the N-type diffusion region 75 of the FD 40, respectively. It is configured as a MOS transistor that serves as a source or drain.
  • the gate electrode 78 of the third transfer transistor 41 and the gate electrode 79 of the fourth transfer transistor 42 are formed separately, and the respective drive signals * TG B, f /) TGC are respectively supplied to the vertical scanning circuit 21. Supplied from For this reason, the third and fourth transfer transistors 41 and 42 are individually driven in accordance with the respective drive signals /) TGB (i> TGC. Therefore, the third and fourth transfer transistors 41 and 42 are The charges can be transferred from the first and second charge storage units 35 and 36 to the FD 40 at different timings or at the same timing.
  • N-type diffusion layers 81-83 are formed along the C 1 C ′ line in FIG.
  • the N-type layer 81 is connected to the power supply VDD by a wiring (not shown).
  • a gate electrode 84 is formed between the N-type layers 81 and 82 via a thin silicon oxide film 66.
  • Amplifying transistor 43 is It is configured as an MOS transistor with the gate electrode 84 as the gate and the N-type layers 81 and 82 as the source or drain. Note that the gate electrode 84 is electrically connected to the FD 40 (N-type layers 75 and 76) by the wiring 7.7.
  • a gate electrode 85 is formed between the N-type layers 82 and 83 via a thin silicon oxide film 66.
  • the selection transistor 45 is configured as a MOS transistor having the gate electrode 85 as a gate and the N-type layers 82 and 83 as a source or drain.
  • a gate electrode 86 is formed between the ⁇ -type layers 76 and 81 via a thin silicon oxide film 66.
  • the FD reset transistor 44 is configured as a MOS transistor having the gate electrode 8 6 as a gate and the N-type layers 76 and 81 as a source or drain.
  • an N-type layer 87 is formed in the P-type well 62.
  • a gate electrode 88 is formed between the N-type layer 87 and the embedded photodiode 31 via a thin silicon oxide film 66.
  • the PD reset transistor 46 is configured as a MOS transistor having the gate electrode 88 as a gate and the N-type layer 87 and the charge storage layer 63 of the embedded diode 31 as a source or drain. .
  • a drive signal ⁇ P D R is supplied to the gate electrode 88 by a wiring (not shown).
  • the second reset unit (here, PD reset transistor 4 6) discharges unnecessary charges by the embedded photodiodes 31 to 34.
  • This unnecessary charge includes a reset charge when an electronic shutter operation is performed and an overflow charge when a strong light is incident. In any case, this unnecessary charge may be transferred to FD 40 and discharged by the first reset portion (here, FD reset transistor 4 4). If this is done, the second reset unit need not be arranged.
  • FIG. 9 is a timing chart showing a drive signal for reading out an image signal (that is, a drive signal for reading out a signal from a pixel exposed in a PD combined state).
  • FIG. 10 is a timing chart showing a drive signal for reading out a focus detection signal from a pixel exposed in a PD left and right divided state.
  • FIG. 11 is a timing chart showing a drive signal for reading out a focus detection signal from a pixel exposed in a PD upper and lower divided state.
  • a period T 1 is a period in which all effective pixels are driven simultaneously. In other words, the same drive signal is output in all rows for the drive pulse in the period T1.
  • the period T 2 is the period for reading the first row
  • the period T 3 is the period for reading the second row
  • the period T 4 is the period for reading the third row, and only the selected row is driven as shown in this figure. A signal is output. This also applies to FIGS. 10 and 11 described later.
  • the embedded photodiodes 31 to 34 of all effective pixels start exposure from the end of the period T 11.
  • the photoelectric conversion of the incident light is also performed in the region between the embedded photodiodes 31 to 34.
  • period T12 FDR is set high and FD reset ⁇ Rungis evening 44 is turned on.
  • period T 13 ci) TGB and 0TGC are set high to turn on the third and fourth transfer transistors 41 and 42 simultaneously. With this operation, the charges stored in the FD 40 and the first and second charge storage units 35 and 36 are discharged to the power supply VDD. That is, the FD 40 and the charge storage units 35 and 36 of all effective pixels are reset.
  • the exposure period is the period T 15 shown in Fig. 9 (the period from when the ⁇ PDR is used until the i> TGA is turned on). As a result, all effective pixels can acquire image information without any timing shift.
  • (/) S in the first row is set high to turn on the selection transistor 45.
  • the pixels in the first row are selected, and a signal is output from the pixels in the first row to the vertical signal line 25.
  • TGC In period T19, TGB, c /) TGC is set high, and the third and fourth transfer transistors 41 and 42 are simultaneously turned on. As a result, the charges stored in the two charge storage units 35 and 36 in each pixel are added together and transferred to the FD 40. Then, the potential amplified according to the charge amount of the FD 40 is sent to the CDS circuit 27 through the vertical signal line 25.
  • the CDS circuit 27 outputs the difference from the reset output saved earlier as the pixel signal of the pixel in the first row.
  • the pixel signals of the pixels in the first row are output via the horizontal signal line 28 and the output amplifier 29 by the drive signal of the horizontal scanning circuit 22.
  • each pixel has four embedded formats in the period from the start of the period T 1 1 to the end of the period ⁇ 14 by setting ⁇ PDB 1 and ⁇ PDB 2 to high. Since the diodes 31 to 34 are combined, image signals can be output as usual.
  • each pixel since each pixel has the same structure, There is no need to correct some pixels when reading out the image signal. Assuming that the pixels that can be used for focus detection and the pixels that are not so have different structures, some pixels need to be corrected when the image signal is read out during the main imaging.
  • This operation is performed when a focus detection signal is obtained by using a desired pixel column aligned in the left-right direction as a focus detection line sensor.
  • the left half signal exposed in the PD left and right split state for all effective pixels in this embodiment, depending on the signals of the embedded photodiodes 31 and 33 and the area between them
  • the signals of all the pixels read out in this way are once stored in the memory 7 in FIG. 1, and then when the focus calculation processing is performed by the focus calculation unit, the desired signal is obtained from the signal in the memory 7. Only the pixel column is used selectively.
  • the focus detection signal is obtained by reading out all the pixels in this way. However, the pixels other than the pixels in the desired pixel row need not be thinned out and read out.
  • ⁇ PDR is set high to turn on PD reset transistor 46, and c
  • unnecessary charges stored in the embedded photodiodes 31 to 34 of all effective pixels are discharged to the power supply VDD. That is, the embedded photodiodes 31 to 34 are reset.
  • the embedded photodiodes 3 1 to 3 4 of all effective pixels start exposure from the end of the period T 3 1.
  • photoelectric conversion of incident light is also performed in the region between the embedded photodiodes 31 to 34.
  • ⁇ PDB 1 is pulled low after the end of period T 31, but ⁇ 2 remains high after the end of period ⁇ 3 1 and until the end of period ⁇ 34. Therefore, during the period from the end of period ⁇ 31 to the end of period ⁇ 34, all effective pixels are divided into PD left and right, and embedded pixels 31 to 34 of each pixel are left and right as a whole. This is substantially equivalent to the photoelectric conversion unit that is divided (divided into two parts, the left part and the right part). During this period, operations in the periods ⁇ 32 to ⁇ 34 described below are performed.
  • period T 34 (i> TG A is set high to turn on the first and second transfer transistors 37, 38.
  • the embedded photodiodes 32, 34 on the right side of all effective pixels are accumulated between them.
  • the stored charge is transferred to the first charge storage unit 35 via the first transfer transistor 37.
  • the transferred charge is transferred to the second charge storage section 36 via the second transfer transistor 38.
  • T 35 ( ⁇ PDR is shown in FIG.
  • Exposure period T35 is the same period and the same timing for all effective pixels, so the timing of all effective pixels is shifted It is possible to acquire the focus detection information without any problem.
  • the operation in the period up to this point (period T 1) is described with reference to FIG. 9 except that the exposure is performed in the PD left and right split state. This is the same as the operation for obtaining the image signal.
  • ⁇ S in the first row is set high to turn on the selection transistor 45.
  • the pixels in the first row are selected, and a signal is output from the pixels in the first row to the vertical signal line 25.
  • period T 37 ⁇ FDR in the first row is set high and FD reset ⁇ Rungis evening 44 is turned on. This action resets the FD40.
  • period T37 that is, from when ⁇ FDR goes low until the start of period T39 (period T38), the output at the time of FD40 reset from the amplification transistor 43 in the first row is vertical. It is stored in the CDS circuit 27 through the signal line 25.
  • the drive signal is the same as in the first row.
  • the period T46 to T52 in Fig. 10 corresponds to the period T36 to T42.
  • each pixel has a period between the end of period ⁇ 31 and the end of period ⁇ 34. Since the pixel is divided into two, it is possible to obtain a pupil signal output on one side of each pixel in the left-right direction and a pupil signal output on the other side in the left-right direction. Moreover, since the gate electrodes 67 and 68 arranged along the dividing lines B—B ′ and D_D ′ transmit the incident light, the use efficiency of the incident light is increased and the sensitivity of the focus detection signal is improved. Can do. Furthermore, it is clear from the above description that an electronic shirt with the same exposure timing for all effective pixels can be used when obtaining such a focus detection signal.
  • FIG. 1 shows in 1
  • the upper half signal exposed in the PD upper and lower divided states for all effective pixels in this embodiment, the signals of the embedded photodiodes 31 and 32 and the signal photoelectrically converted by the region between them are added.
  • the lower half of the signal in this embodiment, the signals of the embedded photodiodes 33 and 34 and the signal photoelectrically converted by the area between them) are read out.
  • the signals of all the pixels read out in this way are once stored in the memory 7 in FIG. 1, and then when the focus calculation unit performs the focus detection process, the signal from the memory 7 is used as the desired pixel. Only those related to columns are used selectively.
  • the focus detection signal is obtained by reading out all pixels in this way. However, the pixels other than the pixels in the desired pixel column need not be thinned and read out. ⁇
  • the operation shown in FIG. 11 is basically the same as the operation shown in FIG. The only difference is that ⁇ 1 and ⁇ PDB 2 are interchanged. That is, in the operation shown in FIG. 11, (i> PDB 1 is turned on during the period from the start of the period T31 to the end of the period T3 4, and (/>? 082 is turned on only during the period 31. It has been ...
  • each pixel outputs ⁇ PDB 1 high and ⁇ P DB 2 low during the period from the end of period T31 to the end of period T34. Since the upper and lower parts are divided, the pupil signal output on one side of the vertical direction of each pixel and the pupil signal output on the other side of the vertical direction can be obtained. Moreover, since the gate electrodes 67 and 68 arranged along the dividing lines B—B ′ and D—D ′ transmit the incident light, the efficiency of use of the incident light is increased and the sensitivity of the focus detection signal is increased. Can be improved. Furthermore, when obtaining such a focus detection signal, it is clear from the above description that an electronic shutter with the same exposure timing for all effective pixels is possible.
  • the solid-state imaging device 3 described above for example, by performing the operation shown in FIG. 10 described above, from a desired arbitrary pixel row aligned in the left-right direction, It is possible to obtain a focus detection signal (a pupil signal output on one side in the left-right direction and a pupil signal output on the other side in the left-right direction) for detecting the phase shift in the left-right direction. Further, according to the solid-state imaging device 3 described above, for example, by performing the operation shown in FIG. 11 described above, it is possible to detect a focus for detecting a vertical phase shift from a desired arbitrary pixel row aligned in the vertical direction. Signals (upper and lower pupil signal output and up and down pupil signal output) can be obtained.
  • the solid-state imaging device 3 described above not only does it cause a state similar to a pixel defect, but also which pixel can freely function as a pixel having a photoelectric conversion unit divided in any direction. As a result, the detection accuracy of the focus adjustment state can be further improved.
  • the pupil division phase difference method for example, in order to detect the focus at the position of the central part and the upper and lower parts in the imaging screen, it is necessary to arrange the left and right divided photodiodes in a line sensor shape in the horizontal direction. In addition, for focus detection at the positions of the left and right parts, it is necessary to arrange two vertically divided photodiodes in the vertical direction (up and down direction) as line sensors. In the solid-state imaging device 3 described above, focus detection in the horizontal direction (left-right direction) and vertical direction (up-down direction) can be performed with the same pixel structure.
  • the microprocessor 9 in the electronic power camera 1 drives the imaging control unit 4 in synchronization with the half-pressing operation.
  • the imaging control unit 4 reads imaging signals for subject confirmation from all pixels or predetermined pixels and stores them in the memory '7 by a known method predetermined in order to confirm the subject.
  • the image processing unit 13 recognizes the subject from the signal using image recognition technology (step S 2). For example, in the face recognition mode, the face is recognized as the subject.
  • the image processing unit 13 determines the center coordinates and length of the subject.
  • the hand direction is extracted (step S 3).
  • the microprocessor 9 becomes an autofocus line sensor to be used for focus detection, which is optimal for accurately detecting the focus adjustment state for the subject according to the center coordinates and the longitudinal direction of the subject extracted in Step 3.
  • the microprocessor 9 sets photographing conditions for focus detection (aperture, focus adjustment state, shirt evening time, etc.) based on the recognition result in step S2 (step S5).
  • the microprocessor 9 operates the lens control unit 2a so that the diaphragm and other conditions set in step S5 are satisfied, and the shutter time and other conditions set in step S5 are set in step S4.
  • signals for autofocus (automatic focus adjustment) are read out and stored in the memory 7 (step S 6).
  • the pixel column set in step S4 is a pixel column arranged in the left-right direction
  • the image signal for autofocus is read out by the operation shown in FIG.
  • the pixel row set in step S4 is a pixel row arranged in the vertical direction
  • the image signal for focus is read out by the operation shown in FIG.
  • the microprocessor 9 picks up the signal of each pixel in the pixel row of the coordinates set in step S4 from the signals of all the pixels acquired in step S6 and stored in the memory 7,
  • the focus detection calculation unit 10 calculates the defocus amount by causing the focus detection calculation unit 10 to perform calculation (focus adjustment state detection processing) according to the pupil division phase difference method based on the signal (step S). 7).
  • the microprocessor 9 causes the lens control unit 2a to adjust the photographing lens 2 so that the in-focus state is obtained according to the defocus amount calculated in step S7. Subsequently, the microprocessor 9 sets shooting conditions (aperture, shirt evening time, etc.) for the main shooting (step S9). Next, the microprocessor 9 operates the lens control unit 2a so as to satisfy the conditions such as the aperture set in step S9, and synchronizes with the full pressing operation of the release button of the operation unit 9a. By driving the imaging control unit 4 under conditions such as the shutter time set in step 1, the image signal is read out and actual imaging is performed (step S 10). At this time, the image signal is read out by the operation shown in FIG. The image signal is stored in the memory 7 by the imaging control unit 4.
  • the microprocessor 9 performs desired processing in the image processing unit 13 or the image compression unit 12 as necessary based on the command of the operation unit 9a, and outputs the processed signal to the recording unit for recording.
  • the autofocus is performed with high accuracy. be able to.
  • CMOS type image sensors having various pixel structures are known, but the present invention can also be applied to these image sensors.
  • the present invention can also be applied to various image sensors other than the CMOS type image sensor.
  • the connected Z isolation transistors 5 1 to 5 4 formed by the gate electrodes 67 and 68 are MOS transistors.
  • the junction field effect is shown in FIG.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　いずれの画素をいずれの方向に分割された光電変換部を持つ画素として機能させるかを変更する自由度を持たせる。ゲート電極６７がハイでゲート電極６８がハイであれば、フォトダイオード３１～３４が互いに電気的に連結される。ゲート電極６７がハイでゲート電極６８がローであれば、フォトダイオード３１、３２間及びフォトダイオード３３、３４間がそれぞれ電気的に連結される一方、フォトダイオード３１、３３間及びフォトダイオード３２、３４間がそれぞれ電気的に分離される。ゲート電極６７がローでゲート電極６８がハイであれば、フォトダイオード３１、３２間及びフォトダイオード３３、３４間がそれぞれ電気的に分離される一方、フォトダイオード３１、３３間及びフォトダイオード３２、３４間がそれぞれ電気的に連結される。

Description

明 細 書 固体撮像素子及びこれを用いた撮像装置 技術分野
本発明は、 固体撮像素子及びこれを用いた撮像装置に関する。 背景技術
近年、 ビデオカメラや電子スチルカメラ等の撮像装置が広く一般に普及してい る。 これらのカメラには、 C C D型や増幅型などの固体撮像素子が使用されてい る。 これらの固体撮像素子では、 入射光の光量に応じて信号電荷を生成する光電 変換部を有する画素が、 マトリクス状に複数配置されている。
増幅型の固体撮像素子では、 画素の光電変換部にて生成 ·蓄積された信号電荷 を画素に設けられた増幅部に導き、 増幅部で増幅した信号を画素から出力する。 そして、 増幅型の固体撮像素子には、 例えば、 増幅部に接合型電界効果トランジ ス夕を用いた固体撮像素子 （特開平 1 1— 1 7 7 0 7 6号公報、 特開 2 0 0 4— 3 3 5 8 8 2号公報） や、 増幅部に MO Sトランジスタを用いた C MO S型固体 撮像素子 （特開 2 0 0 4— 1 1 1 5 9 0号公報） などが提案されている。
上記特許文献に開示されている従来の固体撮像素子では、 1つの画素毎に光電 変換部及び増幅部と、 それらの間において一時的に電荷を蓄積する電荷格納部と が設けられている。 そして、 このような従来の固体撮像素子では、 全画素を同時 に露光した後、 各光電変換部にて生成された信号電荷を全画素同時に各電荷格納 部に転送して一旦蓄積しておき、 この信号電荷を所定の読み出しタイミングで順 次画素信号に変換するようになっている。 これにより、 電子シャツ夕一動作を行 つたときの各画素の露光蓄積時間が行毎にずれてしまうこと （いわゆるローリン グシャツ夕一） に起因する画像の歪みを防止することができる。 ところで、 カメラなどの撮像装置では、 自動焦点調節を実現するため、 撮影レ ンズの焦点調節状態を検出する必要がある。 従来は、 固体撮像素子とは別個に焦 点検出素子が設けられていた。 しかし、 その場合には、 焦点検出素子やこれに光 を導く焦点検出用光学系の分だけ、 コス卜が増大したり装置が大型となったりす る。
そこで、 近年、 焦点検出方式としていわゆる瞳分割位相差方式 （瞳分割方式又 は位相差方式などと呼ばれる場合もある。） を採用しつつ、 焦点検出素子として も用いることができるように構成した固体撮像素子が提案されている （例えば、 特開 2 0 0 3— 2 4 4 7 1 2号公報）。 瞳分割位相差方式は、 撮影レンズの通過 光束を瞳分割して一対の分割像を形成し、 そのパターンズレ （位相シフト量） を 検出することで、 撮影レンズのデフォーカス量を検出するものである。
：特開 2 0 0 3— 2 4 4 7 1 2号公報に開示された固体撮像素子では、 上下 2分 割 （上側部分と下側部分に 2分割） された光電変換部を有する複数の画素と、 左 右 2分割 （左側部分と右側部分に 2分割） された光電変換部を有する複数の画素 力^ 設けられている。 このような光電変換部上に、 マイクロレンズが画素に対し て 1対 1に設けられている。 2分割された光電変換部は、 マイクロレンズによつ て撮影レンズの射出瞳と略結像関係 （すなわち、 略共役） となる位置に配置され ている。 したがって、 撮影レンズの射出瞳とマイクロレンズとの間の距離はマイ クロレンズの大きさに対して十分に長いことから、 2分割された光電変換部は、 マイクロレンズの略焦点面に配置されていることになる。 以上述べた関係から、 各画素において、 2分割された光電変換部の一方部分は、 撮影レンズの射出瞳の 一部の領域であって前記射出瞳の中心から所定方向へ偏心した領域からの光束 を選択的に受光して光電変換することになる。 また、 各画素において、 2分割さ れた光電変換部の他方部分は、 撮影レンズの射出瞳の一部の領域であって前記射 出瞳の中心から反対方向へ偏心した領域からの光束を選択的に受光して光電変 換することになる。 特開 2 0 0 3— 2 4 4 7 1 2号公報に開示された固体撮像素子では、 焦点検出 時には、 上下 2分割 （又は左右 2分割） された光電変換部を持つ各画素の 2分割 光電変換部の一方部分の信号及び他方部分の信号が、 異なるタイミングでフロー ティングディフュージョンに転送されて、それぞれ個別に読み出される。そして、 瞳分割位相差方式の原理に従って、 それらの信号に基づいて、 撮影レンズの焦点 調節状態が検出される。 一方、 撮影レンズの合焦後等において画像を撮像する場 合は、 各画素の 2分割光電変換部の両部分からの信号が同じタイミングで同じフ 口一ティングディフュージョンに転送されて、 両信号が画素内で加算されて読み 出される。 したがって、 撮像時に、 2分割された光電変換部を有する画素が、 画 素欠陥と同様の状態を引き起こしてしまうことがないため、 画質向上の点で大変 優れている。 '
そして、 特開 2 0 0 3 - 2 4 4 7 1 2号公報に開示された固体撮像素子におい て、 上下 2分割された光電変換部を有する複数の画素と、 左右 2分割された光電 変換部を有する複数の画素とが設けられているのは、 瞳分割の方向を互レ こ変え ることで、 互いに異なる方向の位相シフト量をそれぞれ精度良く検出して、 いず れの方向に対しても精度良く焦点調節状態を検出するためである。 上下 2分割さ れた光電変換部を有する複数の画素であって上下方向に配列された複数の画素 の信号を用いることで、.上下方向の位相シフト量を精度良く検出することができ る。 一方、 左右 2分割された光電変換部を有する複数の画素であって左右方向に 配列された複数の画素の信号を用いることで、 左右方向の位相シフト量を精度良 く検出することができる。
しかしながら、 特開 2 0 0 3— 2 4 4 7 1 2号公報に開示された固体撮像素子 では， いずれの画素を上下 2分割された光電変換部を持つ画素とし、 いずれの画 素を左右 2分割された光電変換部を持つ画素とするかは、 予め決定されてしまい、 それを変更することは不可能であった。' したがって、 例えば、 焦点調節状態の検 出精度をより高めるために、 上下 2分割された光電変換部を持つ画素と左右 2分 割された光電変換部を持つ画素の配置を、 被写体像に応じて最適化して理想的な 配置に、 変更するようなことはできず、 必ずしも十分に焦点調節状態の検出精度 を高めることができなかった。 発明の開示
本発明は、 このような事情に鑑みてなされたもので、 画素欠陥と同様の状態を 引き起こすことがなく、 しかも、 いずれの画素をいずれの方向に分割された光電 変換部を持つ画素として機能させるかを変更する自由度を有し、 これにより焦点 調節状態の検出精度をより高めることができる固体撮像素子、 及び、 これを用い た撮像装置を提供することを目的とする。
前記課題を解決するため、 本発明の第 1の態様は、 光学系により結像される被 写体像を光電変換する固体撮像素子であって、 2次元状に配置された複数の画素 を備え、 前記複数の画素のうち少なくとも一部の画素は、 平面視において互いに 交差する第 1方向の分割線及び第 2方向の分割線が分割する 4つの領域にそれ ぞれ存し各々が入射光を光電変換する 4つの光電変換部と、 制御信号に応じて第 1乃至第 3のモードに選択的に設定し得るモード設定手段とを含むことを特徴 とする固体撮像素子を提供する。 この固体撮像素子では、 前記第 1のモードは、 前記 4つの光電変換部のうち前記第 1方向の分割線に対して一方の側に位置す る 2つの光電変換部の信号を加算し、 前記 4つの光電変換部のうち前記第 1方向 の分割線に対して他方の側に位置する 2つの光電変換部の信号を加算し、 当該両 加算信号を独立して得るモードである。 前記第 2のモードは、 前記 4つの光電変 換部のうち前記第 2方向の分割線に対して一方の側に位置する 2つの光電変換 部の信号を加算し、 前記 4つの光電変換部のうち前記第 2方向の分割線に対して 他方の側に位置する 2つの光電変換部の信号を加算し、 当該両加算信号を独立し て得るモードである。 前記第 3のモードは、 前記 4つの光電変換部の信号を加算 するモードである。 本発明の第 2の態様は、 光学系により結像される被写体像を光電変換する固体 撮像素子であって、 2次元状に配置された複数の画素を備え、 前記複数の画素の うち少なくとも一部の画素は、 平面視において互いに交差する第 1方向の分割線 及び第 2方向の分割線が分割する 4つの領域にそれぞれ存し各々が入射光を光 電変換する 4つの光電変換部と、 制御信号に応じて第 1乃至第 3のモードに選択 的に設定し得るモード設定手段とを含むことを特徴とする固体撮像素子を提供 する。 この固体撮像素子では、 前記第 1のモードは、 前記 4つの光電変換部のう - ち前記第 1方向の分割線に対して一方の側に位置する 2つの光電変換部同士及 び前記 4つの光電変換部のうち前記第 1方向の分割線に対して他方の側に位置 する 2つの光電変換部同士がそれぞれ電気的に連結されるとともに、 前記 4つの 光電変換部のうち前記第 1方向の分割線に対して異なる側に位置する光電変換 部同士が電気的に分離されるモードである。 前記第 2のモードは、 前記 4つの光 電変換部のうち前記第 2方向の分割線に対して一方の側に位置する 2つの光電 変換部同士及び前記 4つの光電変換部のうち前記第 2方向の分割線に対して他 方の側に位置する 2つの光電変換部同士がそれぞれ電気的に連結されるととも に、 前記 4つの光電変換部のうち前記第 2方向の分割線に対して異なる側の光電 変換部同士が電気的に分離されるモードである。 前記第 3のモードは、 前記 4つ の光電変換部のうち前記第 1方向の分割線に対して一方の側に位置する 2つの 光電変換部同士及び前記 4つの光電変換部のうち前記第 1方向の分割線に対し て他方の側に位置する 2つの光電変換部同士がそれぞれ電気的に連結されると ともに、 前記 4つの光電変換部のうち前記第 2方向の分割線に対して一方の側に 位置する 2つの光電変換部同士及び前記 4つの光電変換部のうち前記第 2方向 の分割線に対して他方の側に位置する 2つの光電変換部同士がそれぞれ電気的 に連結されるモードである。
本発明の第 2の態様によれば、 前記 4つの光電変換部のうち前記第 1又は第 2 の分割線を挟んで隣り合う各 2つの光電変換部間の領域は、 当該 2つの光電変換 部同士が電気的に連結されている場合に、 入射光を光電変換する機能を持つ一方、 当該 2つの光電変換部同士が電気的に分離されている場合に、 入射光を光電変換 する機能を持たないことが好ましい。
本発明の第 2の態様によれば、 前記モード設定手段は、 前記第 1方向の分割線 に沿って配置された第 1のゲ一ト電極と、 前記第 2方向の分割線に沿って配置さ れた第 2のゲート電極とを含むことが好ましい。
本発明の第 2の態様によれば、 前記第 1のゲート電極は、 前記 4つの光電変換 部のうち前記第 2の方向の分割線に対して一方の側に位置する 2つの光電変換 部の半導体領域をソース Zドレインとする M O S 卜ランジス夕のゲートを構成 するとともに、 前記 4つの光電変換部のうち前記第 2の方向の分割線に対して他 方の側に位置する 2つの光電変換部の半導体領域をソース Zドレインとする M O S 卜ランジス夕のゲートを構成し、 前記第 2のゲート電極は、 前記 4つの光電 変換部のうち前記第 1の方向の分割線に対して一方の側に位置する 2つの光電 変換部の半導体領域をソース Zドレインとする MO S トランジスタのゲートを 構成するとともに、 前記 4つの光電変換部のうち前記第 1の方向の分割線に対し て他方の側に位置する 2つの光電変換部の半導体領域をソース Zドレインとす る M O S トランジスタのゲートを構成することが好ましい。
本発明の第 2の態様によれば、 前記第 1及び第 2のゲート電極が透明材料で構 成されたものであることが好ましい。
本発明の第 2の態様によれば、 前記第 1及び第 2のゲート電極がポリシリコン で構成されたものであることが好ましい。
本発明の第 2の態様によれば、 前記少なくとも一部の画素は、 前記 4つの光電 変換部のうち対角に位置する 2つの光電変換部から転送される電荷をそれぞれ 蓄積する第 1及び第 2の電荷格納部と、 所定部位の電荷量に応じた信号を出力す る増幅部と、 前記対角に位置する 2つの光電変換部のうち一方の光電変換部から 前記第 1の電荷格納部に電荷を転送する第 1の転送ゲート部と、 前記対角に位置 する.2つの光電変換部のうち他方の光電変換部から前記第 2の電荷格納部に電 荷を転送する第 2の転送ゲート部と、 前記第 1の電荷格納部から前記所定部位に 電荷を転送する第 3の転送ゲート部と、 前記第 2の電荷格納部から前記所定部位 に電荷を転送する第 4の転送ゲ一ト部と、 を含むことが好ましい。
本発明の第 2の態様によれば、 前記少なくとも一部の画素は、 前記 4つの光電 変換部のうち少なくとも 1つの光電変換部から電荷を排出させる電荷排出ゲー 卜部を含むことが好ましい。
本発明の第 2の態様によれば、 前記少なくとも一部の画素の各々に対して 1対 1に設けられ当該画素の前記 4つの光電変換部に入射光を導くマイクロレンズ を、 備えることが好ましい。
本発明の第 3の態様は、 前記第 1または第 2の態様による固体撮像素子と、 前 記少なくとも一部の画素のうち選択された各画素から、 前記第 1又は第 2のモー ドで得られる信号に基づいて、 前記光学系の焦点調節状態を示す検出信号を出力 する検出処理部を、 備えた撮像装置を提供する。
本発明の第 3の態様によれば、 前記被写体像に応じて、 前記第 1及び第 2のモ 一ドのうちいずれのモードで得られる信号に基づいて前記光学系の焦点調節状 態を検出するかを、 決定することが好ましい。
本発明の第 3の態様によれば、 前記検出処理部からの検出信号に基づいて前記 光学系の焦点調節を行う調節部を備えることが好ましい。
本発明によれば、 画素欠陥と同様の状態を引き起こすことがなく、 しかも、 い ずれの画素をいずれの方向に分割された光電変換部を持つ画素として機能させ るかを変更する自由度を有し、 これにより焦点調節状態の検出精度をより高める ことができる固体撮像素子、 及び、 これを用いた撮像装置を提供することができ る。 図面の簡単な説明 図 1は、 本発明の一実施の形態に係る電子カメラを示す概略ブロック図である。 図 2は、 図 1中の固体撮像素子の概略構成を示す回路図である。
図 3は、 図 2中の画素を示す回路図である。
図 4は、 図 2中の画素を模式的に示す概略平面図である。
図 5は、 所定の動作状態を示す、 図 4中の A— A ' 線に沿った概略断面図であ る。
図 6は、他の動作状態を示す、図 4中の A— A ' 線に沿った概略断面図である。 図 7は、 図 4中の B— B ' 線に沿った概略断面図である。
図 8は、 図 4中の C一 C ' 線に沿った概略断面図である。
図 9は、 図 1中の固体撮像素子の動作例を示すタイミングチャートである。 図 1 0は、 図 1中の固体撮像素子の他の動作例を示すタイミングチャートであ る。
図 1 1は、 図 1中の固体撮像素子の更に他の動作例を示すタイミングチャート である。
図 1 2は、 図 1に示す電子カメラの動作例を示す概略フローチャートである。 発明の実施の形態
以下、 本発明による固体撮像素子及びこれを用いた撮像装置について、 図面を 参照して説明する。
図 1は、 本発明の一実施の形態に係る撮像装置としての電子力メラ 1を示す概 略ブロック図である。 電子カメラ 1には、 撮影レンズ 2が装着される。 この撮影 レンズ 2は、 レンズ制御部 2 aによってフォーカスや絞りが駆動される。 この撮 影レンズ 2の像空間には、 固体撮像素子 3の撮像面が配置される。
固体撮像素子 3は、 撮像制御部 4の指令によって駆動され、 信号を出力する。 固体撮像素子 3から出力される信号は、 画像用の信号、 焦点検出用の信号のいず れかである。 いずれにおいても信号は、 信号処理部 5、 及び AZD変換部 6を介 して処理された後、 メモリ 7に一旦蓄積される。 メモリ 7は、 バス 8に接続され る。 バス 8には、 レンズ制御部 2 a、 撮像制御部 4、 マイクロプロセッサ 9、 焦 点演算部 （検出処理部） 1 0、 記録部 1 1、 画像圧縮部 1 2及び画像処理部 1 3 なども接続される。 上記マイクロプロセッサ 9には、 レリ一ズ釦などの操作部 9 aが接続される。 また、 上記の記録部 1 1には記録媒体 1 1 aが着脱自在に装着 される。この電子カメラ 1の動作については、後に、図 1 2を参照して説明する。 図 2は、 図 1中の固体撮像素子 3の概略構成を示す回路図である。 固体撮像素 子 3は、 マトリクス状に配置された複数の画素 2 0と、 画素 2 0から信号を出力 するための周辺回路とを有している。 図において、 画素数は、 横に 4行縦に 4行 の 1 6個の画素を示している。 しかし、 これに限られるものではない。 なお、 破 線部の符号 2 0が画素の概略部を示すが、 その具体的な回路構成や構造は、 後述 する。
本実施の形態において各画素 2 0は、 ダミーゃォプチカルブラックなど画像の ための光電変換を行わない画素を除き（すなわち、所謂有効画素領域において）、 同一の回路構成、 平面構造の画素が配置されている。 そして、 これらの画素 2 0 は、 周辺回路の駆動信号に従って画像用の信号、 及び、 焦点検出用の信号のいず れかを出力する。 又、 すべての画素 2 0は、 同時に光電変換部がリセットされて 露光の時間とタイミングが同一にされることが可能となっている。
周辺回路は、 垂直走査回路 2 1、 水平走査回路 2 2、 これらと接続されている 駆動信号線 2 3 、 2 4、 画素からの信号を受け取る垂直信号線 2 5、 垂直信号線 2 5と接続される定電流源 2 6、及び相関二重サンプリング回路（C D S ) 2 7 、 相関二重サンプリング回路 2 7から出力される信号を受け取る水平信号線 2 8 、 出力アンプ 2 9等からなる。
垂直走査回路 2 1及び水平走査回路 2 2は、 電子カメラ 1の撮像制御部 4から の指令に基づいて駆動信号を出力する。 各画素 2 0は、 垂直走査回路 2 1から出 力される駆動信号を所定の駆動信号線 2 3から受け取って駆動され、 画像用又は 焦点検出用信号を垂直信号線 2 5に出力する。 垂直走査回路 2 1から出力される 駆動信号は複数あり、 それに伴い駆動配線 2 3も複数ある。 これらについては後 述する。
画素 2 0から出力された信号は、 相関二重サンプリング回路 2 7にて所定のノ ィズ除去が施される。 そして、 水平走査回路 2 2の駆動信号により水平信号線 2 8及び出力アンプ 2 9を介して外部に信号が出力される。
図 3は、 図 2中の画素 2 0を示す回路図である。 画素 2 0は、 入射光に応じた 電荷を生成し蓄積する 4つの光電変換部としての 4つの埋め込みフォ卜ダイォ ード 3 1 〜 3 4と、 対角に位置する 2つの埋め込みフォトダイオード 3 2、 3 3 から転送される電荷をそれぞれ独立に蓄積する第 1及び第 2の電荷格納部 3 5、 3 6と、 各埋め込みフォ卜ダイオード 3 2、 3 3から第 1及び第 2の電荷格納部 3 5 , 3 6にそれぞれ電荷を転送する第 1及び第 2の転送部としての第 1及び第 2の転送トランジスタ 3 7、 3 8と、 所定部位としてのフローティング拡散領域 ( F D ) 4 0と、 第 1及び第 2の電荷格納部 3 5、 3 6から F D 4 0へそれぞれ 電荷を転送する第 3及び第 4の転送ゲート部としての第 3及び第 4の転送卜ラ ンジス夕 4 1 、 4 2と、 F D 4 0の電荷量に応じた信号を出力する増幅部として の増幅トランジスタ 4 3と、 F D 4 0の電荷を排出する第 1のリセット部として の F Dリセットトランジスタ 4 4と、 増幅トランジスタ 4 3の信号を画素 2 0力 ら出力する選択スィッチとしての選択トランジスタ 4 5と， 埋め込みフォ卜ダイ ォード 3 1から電荷 （埋め込みフォトダイオード 3 1〜 3 4で生成された不要電 荷） を排出させる第 2のリセット部 （電荷排出ゲート部） としての P Dリセット 卜ランジス夕 4 6を有している。
また、 画素 2 0は、 埋め込みフオトダイオード 3 1 、 3 2間の電気的な連結及 び分離を行う連結 Z分離卜ランジス夕 5 1と、 埋め込みフォトダイオード 3 3、 3 4間の電気的な連結及び分離を行う連結 Z分離トランジスタ 5 2と、 埋め込み フォトダイオード 3 1 、 3 3間の電気的な連結及び分離を行う連結 Z分離トラン ジス夕 5 3と、 埋め込みフォトダイオード 3 2、 3 4間の電気的な連結及び分離 を行う連結 Z分離トランジスタ 5 4とを有している。
第 1乃至第 4の転送トランジスタ 3 7、 3 8、 4 1 、 4 2、 増幅トランジスタ 4 3、 F Dリセット卜ランジス夕 4 4、 選択トランジスタ 4 5、 P Dリセットト ランジス夕 4 6、 連結ノ分離トランジスタ 5 1〜 5 4は、 いずれも MO Sトラン ジス夕にて構成されている。 本実施の形態では、 これらのトランジスタ （増幅ト ランジス夕 4 3を除く） は、 そのゲート電極がハイであればオンし、 ローであれ ばオフする。
連結 Z分離トランジスタ 5 1、 5 2のゲート電極は、 互いに共通に接続され更 に画素行ごと共通に接続されて、 垂直走査回路 2 1から駆動配線 2 3を介して駆 動信号 （制御信号） P D B 1が供給される。 連結/分離トランジスタ 5 3、 5 4のゲート電極は、 互いに共通に接続され更に画素行ごと共通に接続されて、 垂 直走査回路 2 1から駆動配線 2 3を介して駆動信号 （制御信号） c/) P D B 2が供 給される。
本実施の形態では、 Φ P D B 1がハイで φ P D B 2がローであれば、 連結 Z分 離トランジスタ 5 1 、 5 2がオンするとともに連結 分離トランジスタ 5 3、 5 4がオフし、 埋め込みフォ卜ダイオード 3 1 、 3 2間及び埋め込みフォトダイォ ード 3 3、 3 4間がそれぞれ電気的に連結される一方、 埋め込みフォトダイォー ド 3 1 、 3 3間及び埋め込みフォトダイオード 3 2、 3 4間がそれぞれ電気的に 分離される。 その結果、 埋め込みフォトダイオード 3 1〜 3 4は、 全体として、 上下 2分割 （上側部分と下側部分に 2分割） された光電変換部と実質的に等価に なる。 以下の説明では、 この状態を、 「P D上下 2分割状態」 と呼ぶ。
P D B 1がローで φ P D B 2がハイであれば、連結 Z分離トランジスタ 5 1 、 5 2がオフするとともに連結/分離トランジスタ 5 3、 5 4がオンし、 埋め込み フォトダイオード 3 1 、 3 2間及び埋め込みフオトダイオード 3 3、 3 4間がそ れぞれ電気的に分離される一方、 埋め込みフォ卜ダイォード 3 1 、 3 3間及び埋 め込みフォ卜ダイォード 3 2、 3 4間がそれぞれ電気的に連結される。その結果、 埋め込みフォトダイオード 3 1〜 3 4は、 全体として、 左右 2分割 （左側部分と 右側部分に 2分割） された光電変換部と実質的に等価になる。 以下の説明では、 この状態を、 「P D左右 2分割状態」 と呼ぶ。
P D B 1も Φ Ρ Ο Β 2もハイであれば、連結 Z分離トランジスタ 5 1〜 5 4 がオンし、 埋め込みフォトダイオード 3 1 、 3 2間、 埋め込みフォトダイオード 3 3、 3 4間、 埋め込みフォ卜ダイオード 3 1 、 3 3間及び埋め込み'フォトダイ オード 3 2、 3 4間がそれぞれ電気的に連結される。 その結果、 埋め込みフォ卜 ダイオード 3 1〜 3 4は、 全体として、 1つの分割されていない光電変換部と実 質的に等価になる。 以下の説明では、 この状態を、 「P D合体状態」 と呼ぶ。 ' 本実施の形態では、 第 1及び第 2の電荷格納部 3 5、 3 6が設けられ、 埋め込 みフォトダイォード 3 1 〜 3 4で生成された電荷が、 F D 4 0に転送される前に 第 1及び第 2の電荷格納部 3 5、 3 6に一時的に蓄積される。 これにより、 全画 素の露光時間とそのタイミングを同一にすることが可能となり、 画像信号の同時 性が保持されるばかりではなく、 焦点検出時における信号の同時性さえも保持さ れる。 もっとも、 本発明では、 電荷格納部 3 5、 3 6を設けずに、 口一リングシ ャッ夕一を行うように構成してもよい。
第 1の転送トランジスタ 3 7は、 埋め込みフォトダイォード 3 2から電荷を第 1の電荷格納部 3 5に転送する。 この電荷は、 P D上下 2分割状態、 P D左右 2 分割状態及び P D合体状態のいずれの状態で露光されたかによって、 いずれの箇 所で生成されたものであるかが異なる。 第 2の転送トランジスタ 3 8は、 埋め込 みフォトダイオード 3 3から電荷を第 2の電荷格納部 3 6に転送する。 この電荷 も、 P D上下 2分割状態、 P D左右 2分割状態及び P D合体状態のいずれの状態 で露光されたかによつて、 いずれの箇所で生成されたものであるかが異なる。 第.1及び第 2の転送卜ランジス夕 3 7、 3 8のゲート電極は、 共通に接続され 更に画素行ごと共通に接続されて、 垂直走査回路 2 1から駆動配線 2 3を介して 駆動信号 Φ T G Αが供給される。第 1及び第 2の転送トランジスタ 3 7、 3 8は、 この駆動信号 * T G Aに従って所定のタイミングで同時にオンとされ、 2個の埋 め込みフォトダイオード 3 2、 3 3から電荷を同時に各々の電荷格納部 3 5、 3 6に転送する。 ただし、 本発明では、 これに限定されるものではなく、 例えば、 第 1及び第 2の転送トランジスタ 3 7、 3 8が同時にオンするように、 各々のゲ 一ト電極に個別に駆動信号を供給しても構わない。
これに対して、第 3及び第 4の転送 'トランジスタ 4 1、 4 2のゲー卜電極には、 それぞれ個別の駆動信号が供給される。 すなわち、 第 3の転送トランジスタ 4 1 のゲート電極は、 画素行ごとに共通接続されて垂直走査回路 2 1から駆動配線 2 3を介して駆動信号 * T G Bが供給され、第 4の転送トランジスタ 4 2のゲー卜 電極は、 画素行ごとに共通接続されて垂直走査回路 2 1から駆動配線 2 3を介し て駆動信号 Φ T G Cが供給される。 第 3及び第 4の転送トランジスタ 4 1、 4 2 は、 これら駆動信号 d) T G B、 （i T G Cに従って所定のタイミングで個別にオン とされ、 第 1及び第 2の電荷格納部 3 5、 3 6から電荷を個別のタイミングで、 又は、 同一のタイミングで F D 4 0に転送する。
選択トランジスタ 4 5のゲー卜電極は、 画素行ごとに共通接続されて垂直走査 回路 2 1から駆動配線 2 3を介して駆動信号 が供給される。 F Dリセットト ランジス夕 4 4のゲート電極は、 画素行ごとに共通接続されて垂直走査回路 2 1 から駆動配線 2 3を介して駆動信号 φ F D Rが供給される。 また、 P Dリセット 卜ランジス夕 4 6のゲー卜電極は、 画素行ごとに共通接続されて垂直走査回路 2 1から駆動配線 2 3を介して駆動信号 Φ P D Rが供給される。
なお、 本実施の形態において、 有効画素はすべて同一の構造の画素とし、 これ らの画素からは焦点検出用の信号及び画像用の信号のいずれも出力可能となつ ている。 しかし、 これに限らず、 固体撮像素子 3の所定部に焦点検出エリアを設 け、 このエリアに焦点検出用の信号を出力する画素を配置させてもよい。
また、 図 3において、 埋め込みフォトダイオード 3 1〜 3 4の一方の端子、 電 荷格納部 3 5、 3 6の一方の端子、 及び、 F D 4 0の一方の端子は、 便宜的に接 地として記載されている。 しかし、 実際は、 後述する図 5乃至図 8から理解され るとおり P型ゥエル 6 2の電位となる。
図 4は、図 2中の画素 2 0を模式的に示す概略平面図である。図 5及び図 6は、 図 4中の A— A ' 線に沿った概略断面図である。 図 5は、 第 2のゲート電極 6 8 をローにして （すなわち、 c) P D B 2をローにして） 連結 分離トランジスタ 5 1をオフにした状態を示している。 図 6は、 第 2のゲート電極 6 8をハイにして (すなわち、 Φ Ρ Ο Β 2をハイにして） 連結 Z分離トランジスタ 5 1をオンにし た状態を示している。 図 7は、 図 4中の B— B ' 線に沿った概略断面図である。 図 8は、 図 4中の C一 C ' 線に沿った概略断面図である。 なお、 図 5乃至図 8に おいて、 マイクロレンズ 6 5は省略している。 また、 図 4乃至図 8において、 駆 動配線は省略され、 配線は画素 2 0内の電気的接続関係のみを示している。
説明の便宜上、 図 4に示すように、 互いに直交する X軸、 Y軸、 Z軸を定義す る。 基板 6 1の面が X Y平面と平行となっている。 また、 X軸方向のうち矢印の 向きを + X側、その反対の向きを一 X側と呼び、 Y軸方向についても同様とする。 なお、 本願明細書では、 X軸方向を左右方向、 + X側を右側、 一 X側を左側、 Y 軸方向を上下方向、 + Y側を上側、 一 Y側を下側と呼ぶ。
図 5乃至図 8に示すように、 N型のシリコン基板 6 1上に P型ゥエル 6 2が設 けられている。 そして、 P型ゥエル 6 2に N型の電荷蓄積層 6 3が形成され、 さ らに電荷蓄積層 6 3の基板表面側に P型の空乏化防止層 6 4を付加することで、 埋め込みフォトダイオード 3 1〜3 4が構成されている。 なお、 ここでは、 埋め 込みフォトダイオードの構造が採用されているが、 これに限られるものではなく、 空乏化防止層 6 4 .を省略しても構わない。
図 4に示すように、 4つの埋め込みフォトダイオード 3 1〜 3 4は、 Z軸方向 から見た平面視において互いに交差する Y軸方向の分割線 B— B ' と X軸方向 の分割線 D— D ' が分割する 4つの領域に、 それぞれ配置されている。 埋め込み • フォトダイオード 3 1はその 4つの領域のうちの左上側領域に、 埋め込みフォト ダイォード 3 2は右上側領域に、 埋め込みフォ卜ダイオード 3 3は左下側領域、 埋め込みフォ卜ダイォード 3 4は右下側領域にそれぞれ配置されている。 これら の埋め込みフオトダイオード 3 1〜 3 4は、各領域において、両分割線 B— B ' 、 D - D ' の交点近くに配置され、 その交点に対して回転対称となるように配置さ れている。 そして、 図 4に示すように、 入射光を埋め込みフォトダイオード 3 1 〜 3 4に導く一つのマイクロレンズ 6 5力 配置されている。 マイクロレンズ 6 5は、 その中心線が分割線 B— B ' 、 D— D ' の交点を通るように、 配置されて いる。 このため、 マイクロレンズ 6 5から導かれる入射光は、 瞳分割されて各埋 め込みフォトダイオード 3 1〜 3 4に入射される。 なお、 シェーディングを低減 するために、 例えば、 有効画素領域の中心部の画素では、 マイクロレンズ 6 5を その中心線が分割線 B— B ' 、 D— D ' の交点を通るように配置する一方、 有効 画素領域の周辺部の画素では、 マイクロレンズ 6 5をその中心線が前記交点から ずれた位置を通るように配置してもよい。
図 4乃至図 7に示すように、 分割線 B— B ' に沿って第 1のゲート電極 6 7が 設けられ、 分割線 D— D ' に沿って第 2のゲート電極 6 8が設けられている。 第 2のゲート電極 6 8は、 埋め込みフォトダイオード 3 1、 3 2間及び埋め込みフ オトダイオード 3 3、 3 4間の上に、 薄いシリコン酸化膜 6 6を介して形成され ている。 これにより、 第 2のゲート電極 6 8は、 埋め込みフォトダイオード 3 1 の電荷蓄積層 6 3及び埋め込みフォ卜ダイォード 3 2の電荷蓄積層 6 3をソー ス /ドレインとする M O Sトランジスタ （連結 Z分離トランジスタ 5 1 ) のゲー 卜を構成するとともに、 埋め込みフォトダイオード 3 3の電荷蓄積層 6 3及び埋 め込みフォ 卜ダイオード 3 4の電荷蓄積層 6 3をソース Zドレインとする M O S トランジスタ （連結 Z分離トランジスタ 5 2 ) のゲートを構成している。 第 2 のゲー卜電極 6 8には、 図示しない配線によって、 前記駆動信号 ^ P D B 1が供 給されるようになっている。 同様に、 第 1のゲート電極 6 7は、 埋め込みフォトダイオード 3 1、 3 3間及 び埋め込みフォトダイオード 3 2、 3 4間の上に、 薄いシリコン酸化膜 6 6を介 して形成されている。 これにより、 第 1のゲート電極 6 7は、 埋め込みフォトダ ィォード 3 1の電荷蓄積層 6 3及び埋め込みフォ卜ダイオード 3 3の電荷蓄積 層 6 3をソース Zドレインとする M O Sトランジスタ （連結 分離トランジスタ 5 3 )' のゲートを構成するとともに、 埋め込みフォトダイオード 3 2の電荷蓄積 層 6 3及び埋め込みフォトダイオード 3 4の電荷蓄積層 6 3をソース/ドレイ ンとする M O Sトランジスタ （連結/分離トランジスタ 5 4 ) のゲートを構成し ている。 第 1のゲート電極 6 7には、 図示しない配線によって、 前記駆動信号 φ P D B 2が供給されるようになっている。
なお、 第 1及び第 2のゲート電極 6 7、 6 8が交差する箇所では、 図 7に示す ように、 第 2のゲート電極 6 8が絶縁層を介してゲート電極 6 7上を通っている。 本実施の形態では、 第 2のゲート電極 6 8がローであれば （d P D B 2がロー であれば）、 図 5に示すように、 連結 分離トランジスタ 5 1のチャネル領域に 反転層ができないため、 連結 Z分離トランジスタ 5 1はオフする。 一方、 第 2の ゲート電極 6 8がハイであれば （ φ P D B 2がハイであれば）、 連結ノ分離卜ラ ンジス夕 5 1のチャネル領域に反転層 6 9ができ、 連結 分離トランジスタ 5 1 がオンする。 他の連結 Z分離トランジスタ 5 2〜5 4についても同様である。 ' なお、連結 Z分離卜ランジス夕 5 1〜5 4は、そのゲートの電位をゼロ電位（基 板 1の電位） にしたときにオフする一方、 ゼロ電位に対する差が大きい電位を与 えたときにオンするように構成してもよい。 また、 連結 Z分離トランジスタ 5 1 〜5 4は、 そのゲートの電位をゼロ電位 （基板 1の電位） にしたときにオンする 一方、 ゼロ電位よりも負側の電位を与えたときにオフするように構成してもよい。 なお、 連結 Z分離トランジスタ 5 1〜5 4は、 ゲート電圧を印加しない場合に既 にオフされている構成にした場合には、 ゲート ¾圧を正側にかけることにてオン させる構成となり、 ゲート電圧を印加しない場合でオンされている場合には、 ゲ 一卜電圧を負側にかけることにてオフする構成となる。
本実施の形態では、 第 1及び第 2のゲート電極 6 7、 6 8は、 I T O膜などの 透明材料で構成されている。 したがって、 入射光は、 第 1及び第 2のゲート電極 6 7、 6 8で遮られることなく、 第 1及び第 2のゲート電極 6 7、 6 8下の埋め 込みフォトダイオード 3 1〜 3 4間の領域にも到達する。 したがって、 例えば、 図 6に示すように連結 Z分離トランジスタ 5 1がオンしていれば、 埋め込みフォ 卜ダイオード 3 1 、 3 2間にできた反転層 6 9が光電変換機能を持つことから、 入射光の利用効率が高まる。 一方、 図 5に示すように連結 Z分離トランジスタ 5 1がオフしていれば、 反転層 6 9ができないので、 埋め込みフォトダイオード 3 1 、 3 2間の領域は光電変換機能を持たない。 この点は、 埋め込みフォトダイォ ード 3 1〜 3 4間の他の領域についても同様である。
第 1及び第 2のゲ一ト電極 6 7、 6 8は、 I T〇膜の代わりに、 ポリシリコン で構成してもよい。 ポリシリコンの場合には、 I T O膜に比較して透過率が一部 低下するが、 微細な構造形成が容易であることから総合的に鑑みてポリシリコン の方が光量損失をより低減し得る場合もある。
なお、 入射光の利用効率の点では不利であるが、 本発明では、 第 1及び第 2の ゲート電極 6 7、 6 8は、 遮光性材料で構成してもよい。
以上の説明からわかるように、 本実施の形態では、 第 1及び第 2のゲート電極 6 7、 6 8は、 制御信号 （Φ P D B 2、 P D B 1 ) に応じて、 P D上下 2分割 状態 （第 1のモード）、 P D左右 2分割状態 （第 2のモード） 及び P D合体状態 (第 3のモード） に選択的に設定し得るモード設定手段を構成している。 P D上 下 2分割状態では、 埋め込みフォトダイオード 3 1 、 3 2の信号が加算され、 埋 め込みフォトダイオード 3 3、 3 4の信号が加算され、 当該両加算信号を独立し て得られる。 P D左右 2分割状態では、 埋め込みフォトダイオード 3 1 、 3 3の 信号が加算され、 埋め込みフォトダイオード 3 2、 3 4の信号が加算され、 当該 両加算信号を独立して得られる。 P D合体状態では、 埋め込みフォトダイオード 3 1〜 3 4の信号が加算される。
なお、 埋め込みフォ卜ダイオード 3 1〜 3 4を常に完全に電気的に分離するよ うに構成しておいても、 埋め込みフォトダイオード 3 1〜 3 4からそれぞれ読み 出した信号を制御信号に応じて独立したまま利用したり混合したりできるよう に、 蓄積部や転送スィッチ等を適宜設ければ、 P D上下 2分割状態、 P D左右 2 分割状態及び P D合体状態とそれぞれ同様の信号加算モードを実現することが でき、 本発明ではそのように構成してもよい。 しかしながら、 本実施の形態のよ うに、 制御信号に応じて埋め込みフォ卜ダイオード 3 1〜 3 4の分離 ·連結を行 うように構成しておけば、 外部の蓄積部や転送スィッチ等の数を減らしたり配線 等を簡単化することができるので、 非常に好ましい。
また、第 1及び第 2の電荷格納部 3 5、 3 6と埋め込みフオトダイオード 3 2、 3 3との間の上にはそれぞれ、 薄いシリコン酸化膜 6 6を介してゲート電極 7 1 、 7 2が形成されている。第 1及び第 2の fe送トランジスタ 3 7、 3 8はそれぞれ、 ゲート電極 7 1 、 7 2をゲートとすると共に電荷格納部 3 5、 3 6、 及び、 埋め 込みフォトダイオード 3 2、 3 3の電荷蓄積層 6 3をソース又はドレインとする MO S トランジスタとして構成されている。
ゲ 卜電極 7 1 、 7 2間は、 図示しない配線によって接続されている。 このた め、 第 1及び第 2の転送トランジスタ 3 7、 3 8は、 駆動信号 * T GAに従って 同時にオン、 オフされる。 よって、 埋め込みフォトダイオード 3 2、 3 3からの それぞれの電荷は、それぞれ対応する電荷格納部 3 5、 3 6'に同時に転送される。 電荷格納部 3 5、 3 6は、 P型ゥエル 6 2に形成された N型層 7 3、 7 4を有 している。 そして、 第 1及び第 2の転送トランジスタ 3 7、 3 8のゲート電極 7 1 、 7 2は、 2つの N型層 7 3、 7 4の上部に覆いかぶさるように配置されてい る。電荷格納部 3 5、 3 6は、 このようにゲー卜電極 7 1 、 7 2と、 N型層 7 3、 7 4による M O Sキャパシ夕として構成されている。
ところで、 ゲート電極 7 1 、 7 2にローの電圧を印加すると、 P型ゥエル 6 2 の電位にピンニングされて電荷格納部 35、 36の表面の界面準位がホールで満 たされる。 暗電流の大きさは、 界面準位の電子占有確率に大きく影響される。 し たがって、 電荷格納部 35、 36の暗電流は、 ゲ一卜電極 71, 72に上記のよ うな電圧を印加して界面準位をホールで満たすことにより、 大幅に低減すること が可能となる。
図 4において FD 40は、 互いに分離して P型ゥエル 62に形成された 2つの N型領域 75、 76が配線 77で電気的に接続されることで実質的に 1つのフロ —ティングディフユ一ジョンとして構成されている。 FD40は、 2つの電荷格 納部 35、 36のいずれからも電荷が転送される。
第 .1及び第 2の電荷格納部 35、 36と FD40の N型拡散層 75との間の上 には、薄いシリコン酸化膜 66を介してゲー卜電極 78、 79が形成されている。 第 3及び第 4の転送トランジスタ 41、 42は、 ゲート電極 78、 79をゲ一ト とするとともに電荷格納部 35、 36の N型層 7 1、 72及び FD 40の N型拡 散領域 75をソース又はドレインとする MOSトランジスタとして構成されて いる。
第 3の転送トランジスタ 41のゲート電極 78と、 第 4の転送トランジスタ 4 2のゲート電極 79とは個別に形成されており、それぞれ個別の駆動信号 *TG B、 f/)TGCが垂直走査回路 21から供給される。 このため、 第 3及び第 4の転 送トランジスタ 41、 42は、 それぞれの駆動信号 /)TGB、 （i>TGCに従って 個別に駆動される。 よって、 第 3及び第 4の転送トランジスタ 41、 42は、 第 1及び第 2の電荷格納部 35、 36から電荷を異なるタイミングでも、 又は、 同 一のタイミングでも FD 40に転送することができる。
また、 図 8に示すように、 図 4中の C一 C' 線に沿って、 N型拡散層 76の他 に、 N型拡散層 81—83が形成されている。 N型層 81は、 図示しない配線に より電源 VDDに接続されている。 N型層 81、 82の間の上には薄いシリコン 酸化膜 66を介してゲ一卜電極 84が形成されている。 増幅トランジスタ 43は、 ゲート電極 8 4をゲートとするとともに N型層 8 1、 8 2をソース又はドレイン とする M〇S トランジスタとして構成されている。 なお、 ゲート電極 8 4は、 配 線 7 .7によって、 F D 4 0 (N型層7 5、 7 6 ) と電気的に接続されている。
N型層 8 2、 8 3の間の上には薄いシリコン酸化膜 6 6を介してゲ一卜電極 8 5が形成されている。 選択トランジスタ 4 5は、 ゲート電極 8 5をゲートとする とともに N型層 8 2、 8 3をソース又はドレインとする MO Sトランジスタとし て構成されている。
また、 ^型層7 6、 8 1間の上には、 薄いシリコン酸化膜 6 6を介してゲート 電極 8 6が形成されている。 F Dリセット卜ランジス夕 4 4は、 ゲート電極 8 6 をゲートとするとともに N型層 7 6、 8 1をソース又はドレインとする MO Sト ランジス夕として構成されている。
図 5及び図 6に示すように、 P型ゥエル 6 2中には、 N型層 8 7が形成されて いる。 N型層 8 7と埋め込みフォトダイオード 3 1との間の上には薄いシリコン 酸化膜 6 6を介してゲート電極 8 8が形成されている。 P Dリセットトランジス 夕 4 6は、 ゲート電極 8 8をゲートとするとともに N型層 8 7及び埋め込みフォ 卜ダイォード 3 1の電荷蓄積層 6 3をソース又はドレインとする M O S トラン ジス夕として構成されている。 ゲート電極 8 8には、 図示しない配線によって、 駆動信号 Φ P D Rが供給される。
第 2のリセット部 （ここでは P Dリセットトランジスタ 4 6 ) は、 埋め込みフ オトダイオード 3 1〜 3 4で不要電荷を排出させる。 この不要電荷には、 電子シ ャッ夕ー動作をさせるときのリセット電荷と、 強い光が入射されたときのオーバ 一フロー電荷がある。 いずれにせよこの不要電荷を F D 4 0に転送して第 1のリ セッ卜部（ここでは F Dリセッ卜トランジスタ 4 4 )によって排出させてもよい。 このようにするなら、 第 2のリセット部は、 配置させなくてもよい。
また、 埋め込みフォトダイオード 3 1〜 3 4、 及び、 各 N型層の周囲には、 厚 いシリコン酸化膜 7 0が形成され、 それぞれの間は分離されている。 次に、 固体撮像素子 3から信号を読み出す動作の例について、 図 9乃至図 1 1 を参照して説明する。 図 9は、 画像用信号を読み出す駆動信号 （すなわち、 P D 合体状態で露光した画素からの信号を読み出す駆動信号） を示すタイミングチヤ ートである。 図 1 0は、 P D左右 2分割状態で露光じた画素からの焦点検出用信 号を読み出す駆動信号を示すタイミングチャートである。 図 1 1は、 P D上下 2 分割状態で露光した画素からの焦点検出用信号を読み出す駆動信号を示すタイ ミングチャートである。
なお、 垂直走査については、 1水平行ごとに信号線を選択し順時次の行へと選 択動作を移していく力 選択された行毎に次の図 9乃至図 1 1で示したような動 作が行われ、 本図の駆動信号が出力される。 この走査が垂直方向全画面に渡って 繰り返される。 最終行について終了した後には垂直帰線期間を経過した後に先頭 の行へと選択動作が戻る。 図 9乃至図 1 1では、 1行目と 2行目の駆動信号のみ を示している。
最初に、 図 9、 図 2、 図 3を参照して、 画像用信号を読み出す動作の例を説明 する。 この動作では、 基本的に、 露光時に全ての有効画素 2 0が P D合体状態と される。 また、 この動作では、 全画素同時露光が行われる。
図 9において、期間 T 1は、全有効画素同時に駆動する期間である。すなわち、 期間 T 1の駆動パルスは、 全行において同一の駆動信号が出力される。 また、 期 間 T 2は 1行目を読み出す期間、 期間 T 3は 2行目を読み出す期間、 期間 T 4は 3行目を読み出す期間であり、 選択された行のみ本図に示すような駆動信号が出 力される。 この点は、 後述する図 1 0及び図 1 1についても同様である。
まず、 期間 T 1 1の開始時点から期間 T 1 4の終了時点までの期間において、 P D B 1及び φ P D B 2をハイにして、全ての有効画素を P D合体状態にする。 よって、 埋め込みフォトダイオード 3 1〜3 4は、 全体として、 1つの分割され ていない光電変換部と実質的に等価になる。 この期間中に、 以下に説明する期間 T 1 1〜T 1 4の動作が行われる。 まず、 期間 T l 1において、 φ PDRをハイにして PDリセットトランジスタ 46をオンにする。 この動作により、 すべての有効画素の埋め込みフォトダイォ ード 31〜34に貯まっている不要な電荷が電源 VDDに排出される。 すなわち、 埋め込みフォトダイオード 31〜34は、 リセットされる。 そして、 全有効画素 の埋め込みフォトダイオード 31〜34は、 期間 T 1 1の終了時点から露光を開 始する。 このとき、 本実施の形態 は、 前述したように、 埋め込みフォトダイォ ード 31〜 34間の領域においても、 入射光の光電変換が行われる。
期間 T 12において、 FDRをハイにして FDリセット卜ランジス夕 44を オンにする。 それと同時に期間 T 13において、 ci)TGB、 0TGCをハイにし て第 3及び第 4の転送トランジスタ 41、 42を同時にオンにする。 この動作に より、 FD40及び第 1及び第 2の電荷格納部 35、 36に貯まっている電荷が 電源 VDDに排出される。すなわち、全有効画素の FD 40及び電荷格納部 35、 36は、 リセットされる。
期間 T 14において、 0TG Aをハイにして第 1及び第 2の転送トランジスタ 37、 38をオンにする。 全有効画素の連結した埋め込みフォトダイオード 3 1 〜 34及びそれらの間に蓄積されている電荷は全て第 1及び第 2の電荷格納部 35, 36に分かれて転送される。 期間 T 14において、 第 1及び第 2の転送ト ランジス夕 37、 38のいずれか一方のみをオンにしてもよい。 ここで、 図 9に 示された期間 T 15 (φ PDRを口一にしてから （i>TGAをオンにするまでの期 間） が露光期間となる。 露光期間 T 15は、 全有効画素にて同一の期間であり同 一のタイミングとなる。 このため、 全有効画素は、 タイミングずれすることなく 画像情報を獲得することが可能となる。
次いで、 期間 T 16において、 1行目の（/)Sをハイにして選択トランジスタ 4 5をオンにする。 これにより、 1行目の画素が選択され、 1行目の画素から信号 が垂直信号線 25に出力されるようになる。
それと同時に期間 T 17において、 1行目の Φ FDRをハイにして FDリセッ 卜卜ランジス夕 44をオンにする。 この動作により、 FD40力 リセッ卜される。 そして、 期間 T 17の終了時点、 すなわち、 φ FDRがローとなつてから、 期間 T 19の開始時点までの間 （期間 T 18) において、 1行目の増幅トランジスタ 43からの、 FD 40リセット時出力は、 垂直信号線 25を介して CDS回路 2 7に保存される。
期間 T 19において， TGB、 c/)TGCをハイにして第 3及び第 4の転送ト ランジス夕 41、 42を同時にオンにする。 これにより、 各画素に 2つある電荷 格納部 35、 36に蓄積されている電荷は、 合算されて FD 40に転送される。 そして、 FD 40の電荷量に応じて増幅された電位が、 垂直信号線 25を通して CDS回路 27に送られる。 CDS回路 27では、 先ほど保存したリセット時出 力との差を 1行目の画素の画素信号として出力する。 そして、 これらの 1行目の 画素の画素信号は、 水平走査回路 22の駆動信号によって水平信号線 28、 出力 アンプ 29を介して出力される。
同様に、 期間 T3において 2行目の読み出しを行う。 駆動信号は 1行目と同様 である。 図 9中の期間 T 26〜T29は、 期間 Τ 16〜Τ 1 9に相当している。 なお、 φ PDRは、 読み出し終了後（Φ Sオフ後） は、常にハイとしてもよい。 以上の説明から理解されるように、 各画素は、 期間 T 1 1の開始時点から期間 Τ 14の終了時点までの期間において、 φ PDB 1及び φ PDB 2をハイにして、 4つの埋め込みフォ卜ダイォ一ド 31〜34を合体しているので、 通常どおりに 画像用の信号を出力することができる。 しかも、 分割線 B— B' 、 D-D' に沿 つて配置されたゲート電極 67、 68が入射光を透過するので、 入射光の利用効 率が増大し、 感度を向上させることができる。 さらに、 全有効画素の露光のタイ ミングを同一にした電子シャツ夕一が可能であることも、 前記説明にて明らかで ある。 なお、 勿論、 一行ごとにリセットしたローリングシャッター動作を行うこ とも可能である。
また、 前述した固体撮像素子 3では、 各画素は同一の構造を有しているため、 画像用信号を読み出す際に、 一部の画素について補正をするような必要がなくな る。 焦点検出用として用い得る画素とそうではない画素とが異なる構造を有して いるとすれば、 本撮像時に画像用信号を読み出す際に、 一部の画素について補正 が必要となる。
次に、 図 1 0、 図 2、 図 3を参照して、 P D左右 2分割状態で露光した画素か らの焦点検出用信号を読み出す動作の例を説明する。 この動作例では、基本的に、 露光時に全ての画素 2 0が P D左右 2分割状態とされる。 また、 この動作では、 全画素同時露光が行われる。
この動作は、 左右方向に並んだ所望の画素列を焦点検出用ラインセンサに相当 するものとして利用して、 焦点検出用信号を得る場合に行われる。 図 1 0に示す 動作例では、 全ての有効画素について、 P D左右 2分割状態で露光した左半分の 信号 （本実施の形態では、 埋め込みフォ卜ダイオード 3 1、 3 3の信号とその間 の領域により光電変換された信号を加算したもの）、 及び、 右半分の信号 （本実 施の形態では、 埋め込みフォ卜ダイオード 3 2、 3 4の信号とその間の領域によ り光電変換された信号を加算したもの） を、 読み出す。 このようにして読み出さ れた全画素の信号は、 一旦、 図 1中のメモリ 7に格納された後、 焦点演算部で焦 点検出処理を行う際に、 メモリ 7内の信号から、 前記所望の画素列に関するもの のみが選択的に用いられる。 図 1 0に示す動作例では、 このように全画素読み出 しにより焦点検出用信号を得るが、 前記所望の画素列の画素以外の画素について は、 間引いて読み出し動作を行わなくてもよい。
まず、 期間 T 3 1において、 Φ P D Rをハイにして P Dリセットトランジスタ 4 6をオンにするとともに、 c|) P D B 1及び φ Ρ ϋ Β 2をハイにして P D合体状 態する。 この動作により、 すべての有効画素の埋め込みフォトダイオード 3 1〜 3 4に貯まっている不要な電荷が電源 V D Dに排出される。 すなわち、 埋め込み フォトダイオード 3 1〜 3 4は、 リセットされる。 そして、 全有効画素の埋め込 みフォトダイオード 3 1〜 3 4は、 期間 T 3 1の終了時点から露光を開始する。 このとき、 本実施の形態では、 前述したように、 埋め込みフォトダイオード 31 〜34間の領域においても、 入射光の光電変換が行われる。
φ PDB 1は期間 T 31の終了時点以降はローにされるが、 ΦΡΟΒ2は、 期 間 Τ 3 1の終了時点以降も期間 Τ 34の終了時点までの期間はハイのままにさ れる。 よって、 期間 Τ 31の終了時点から期間 Τ 34の終了時点までの期間は、 全ての有効画素が PD左右 2分割状態となり、 各画素の埋め込みフォ卜ダイォー ド 31〜34は、 全体として、 左右 2分割 （左側部分と右側部分に 2分割） され た光電変換部と実質的に等価になる。 この期間中に、 以下に説明する期間 Τ 32 〜Τ 34の動作が行われる。
期間 Τ32において、 （| FDRをハイにして FDリセットトランジスタ 44を オンにする。 それと同時に期間 T 33において、 （i>TGB、 （/>TGCをハイにし て第 3及び第 4の転送トランジスタ 41、 42を同時にオンにする。 この動作に より、 FD40及び第 1及び第 2の電荷格納部 35、 36に貯まっている電荷が 電源 VDDに排出される。すなわち、全有効画素の FD 40及び電荷格納部 35、 36は、 リセッ卜される。
期間 T 34において、 （i>TG Aをハイにして第 1及び第 2の転送トランジスタ 37、 38をオンにする。 その結果、 全有効画素の右側の埋め込みフォトダィォ ード 32、 34及びその間に蓄積されている電荷は、 第 1の転送トランジスタ 3 7を経由して第 1の電荷格納部 35に転送される。 一方、 全有効画素の左側の埋 め込みフォトダイオード 3 1、 33及びその間に蓄積されている電荷は、 第 2の 転送トランジスタ 38を経由して第 2の電荷格納部 36に転送される。 ここで、 図 10に示された期間 T 35 (Φ PDRを口一にしてから （i>TGAをオンにする までの期間） が露光期間となる。 露光期間 T 35は、 全有効画素にて同一の期間 であり同一のタイミングとなる。 このため、 全有効画素は、 タイミングずれする ことなく焦点検出情報を獲得することが可能となる。 ここまでの期間（期間 T 1) の動作は、 P D左右 2分割状態で露光される点を除けば、 図 9を参照して説明し た画像信号を得るための動作と同じである。
次いで、 期間 T36において、 1行目の φ Sをハイにして選択トランジスタ 4 5をオンにする。 これにより、 1行目の画素が選択され、 1行目の画素から信号 が垂直信号線 25に出力されるようになる。
それと同時に期間 T 37において、 1行目の φ FDRをハイにして FDリセッ ト卜ランジス夕 44をオンにする。 この動作により、 FD40がリセッ卜される。 そして、 期間 T37の終了時点、 すなわち、 φ FDRがローとなつてから、 期間 T39の開始時点までの間 （期間 T38) において、 1行目の増幅トランジスタ 43からの、 FD40リセット時出力は、 垂直信号線 25を介して CDS回路 2 7に保存される。
期間 T 39において、 *TGBをハイにして第 3の転送トランジスタ 41をォ ンにする。 これにより、 第 1の電荷格納部 35に蓄積されている電荷は、 FD4 0に転送される。 そして、 FD 40の電荷量に応じて増幅された電位が、 垂直信 号線 25を通して CDS回路 27に送られる。 CDS回路 27では、 先ほど保存 したリセット時出力との差を 1行目の画素の左右方向の一方の側の瞳信号出力 として出力する。 そして、 これらの 1行目の画素の左右方向の一方の側の瞳信号 出力は、 水平走査回路 22の駆動信号によって水平信号線 28、 出力アンプ 29 を介して出力される。
次いで、 期間 T40において、 1行目の（)FDRをハイにして FDリセットト ランジス夕 44をオンにする。 この動作により、 FD 40がリセットされる。 そ して、 期間 T40の終了時点、 すなわち、 φ FDRがローとなつてから、 期間 T 42の開始時点までの間 （期間 T41) において、 1行目の増幅トランジスタ 4 3からの、 FD 40リセット時出力は、 垂直信号線 25を介して CDS回路 27 に保存される。
期間 T 42において、 *TGCをハイにして第 4の転送トランジスタ 42をォ ンにする。 これにより、 第 2の電荷格納部 36に蓄積されている電荷は、 FD4 0に転送される。 そして、 FD 40の電荷量に応じて増幅された電位が、 垂直信 号線 25を通して CD S回路 27に送られる。 CDS回路 27では、 先ほど保存 したリセット時出力との差を 1行目の画素の左右方向のうち他方の側の瞳信号 出力として出力する。 そして、 これらの 1行目の画素の左右方向のうち他方の側 の瞳信号出力は、 水平走査回路 22の駆動信号によって水平信号線 28、 出力ァ ンプ 29を介して出力される。 . これらの動作により、 1行目の画素の左右方向のうち一方の側の瞳信号出力と 左右方向のうち他方の側の瞳信号出力を得ることができる。
同様に、 以降の行の読み出しを行う。 駆動信号は 1行目と同様である。 図 10 中の期間 T46〜T52は、 期間 T36〜T42に相当している。
なお、 φ PDRは、読み出し終了後（φ Sオフ後） は、常にハイとしてもよい。 以上の説明から理解されるように、 各画素は、 期間 Τ31の終了時点から期間 Τ 34の終了時点までの期間において、 φ PDB 1をローにするとともに φ PD Β 2をハイにして、 PD左右 2分割状態にしているので、 各画素の左右方向のう ち一方の側の瞳信号出力と左右方向のうち他方の側の瞳信号出力を得ることが できる。しかも、分割線 B— B' 、 D_D' に沿って配置されたゲート電極 67、 68が入射光を透過するので、 入射光の利用効率が増大し、 焦点検出用信号の感 度を向上させることができる。さらに、 このような焦点検出用信号を得る際にも、 全有効画素の露光のタイミングを同一にした電子シャツ夕一が可能であること も、 前記説明にて明らかである。
次に、 図 1 1、 図 2、 図 3を参照して、 PD上下 2分割状態で露光した画素か らの焦点検出用信号を読み出す動作の例を説明する。 この動作例では、基本的に、 露光時に全ての画素 20が PD上下 2分割状態とされる。 また、 この動作では、 全画素同時露光が行われる。
この動作は、 上下方向に並んだ所望の画素列を焦点検出用ラインセンサに相当 するものとして利用して、 焦点検出用信号を得る場合に行われる。 図 1 1に示す 動作例では、 全ての有効画素について、 PD上下 2分割状態で露光した上半分の 信号 （本実施の形態では、 埋め込みフォトダイオード 31、 32の信号とその間 の領域により光電変換された信号を加算したもの）、 及び、 下半分の信号 （本実 施の形態では、 埋め込みフォトダイォード 33、 34の信号とその間の領域によ り光電変換された信号を加算したもの). を、 読み出す。 このようにして読み出さ れた全画素の信号は、 一旦、 図 1中のメモリ 7に格納された後、 焦点演算部 焦 点検出処理を行う際に、 メモリ 7内の信号から、 前記所望の画素列に関するもの のみが選択的に用いられる。 図 1 1に示す動作例では、 このように全画素読み出 しにより焦点検出用信号を得るが、 前記所望の画素列の画素以外の画素について は、 間引いて読み出し動作を行わなくてもよい。 ■
図 1 1に示す動作は、 前述した図 10に示す動作と基本的に同様である。 その 異なる所は、 ΦΡΟΒ 1と φ PDB 2が入れ替えられている点のみである。 すな わち、 図 1 1に示す動作では、 （i>PDB 1は期間 T31の開始時点から期間 T3 4の終了時点までの期間においてオンにされ、 （/>?082は期間丁31だけオン にされている。 .
したがって、 図 1 1に示す動作では、 各画素は、 期間 T31の終了時点から期 間 T 34の終了時点までの期間において、 φ PDB 1をハイにするとともに φ P DB 2をローにして、 PD上下 2分割状態にしているので、 各画素の上下方向の うち一方の側の瞳信号出力と上下方向のうち他方の側の瞳信号出力を得ること ができる。 しかも、 分割線 B— B' 、 D— D' に沿って配置されたゲート電極 6 7、 68が入射光を透過するので、 入射光の利用効率が増大し、'焦点検出用信号 の感度を向上させることができる。 さらに、 このような焦点検出用信号を得る際 にも、' 全有効画素の露光のタイミングを同一にした電子シャッ夕一が可能である ことも、 前記説明にて明らかである。
以上の説明からわかるように、 前述した固体撮像素子 3によれば、 例えば前述 した図 10に示す動作を行うことで、 左右方向に並んだ所望の任意の画素列から、 左右方向位相シフ卜検出用の焦点検出用信号 （左右方向の一方側の瞳信号出力と 左右方向の他方側の瞳信号出力） を得ることができる。 ま 、 前述した固体撮像 素子 3によれば、 例えば前述した図 1 1に示す動作を行うことで、 上下方向に並 んだ所望の任意の画素列から、 上下方向位相シフト検出用の焦点検出用信号 （上 下方向の一方側の瞳信号出力と上下方向の他方側の瞳信号出力） を得ることがで きる。
したがって、 前述した固体撮像素子 3では、 画素欠陥と同様の状態を引き起こ すことがないだけでなく、 いずれの画素をいずれの方向に分割された光電変換部 を持つ画素として機能させるかを自由に変更することができ、 ひいては、 焦点調 節状態の検出精度をより高めることができるという利点も得られる。
瞳分割位相差方式では、 例えば、 撮像画面内の中央部及び上下部分の位置での 焦点検出には左右分割のフォトダイォードを水平方向にラインセンサ状に配置 することが必要とされ、 中央部及び左右部分の位置での焦点検出には上下 2分割 のフォトダイオードを垂直方向 （上下方向） にラインセンサ状に配置することが 必要とされる。前述した固体撮像素子 3では、同一の画素構造ながら水平方向（左 右方向）、 垂直方向 （上下方向） の焦点検出をすることができる。
次に、 本実施の形態による電子カメラ 1の動作の一例について、 図 1及び図 1 2を参照して説明する。
操作部 9 aのレリーズ釦の半押し操作が行われる （ステップ S 1 ) と、 電子力 メラ 1内のマイクロプロセッサ 9は、 その半押し操作に同期して撮像制御部 4を 駆動する。 撮像制御部 4は、 被写体の確認を行うために予め定めた公知の手法に より、 全画素又は所定画素から被写体確認用の撮像信号を読み出し、 メモリ' 7に 蓄積する。 このとき、 全画素を読み出す場合は、 例えば、 前記図 9に示す動作と 同様の動作を行う。 そして/画像処理部 1 3は、 その信号から、 画像認識技術を 利用して被写体を認識する （ステップ S 2 )。 例えば、 顔認識モードの場合、 被 写体として顔を認識する。 そして、 画像処理部 1 3は、 被写体の中心座標及び長 手方向を抽出する （ステップ S 3 )。
その後、 マイクロプロセッサ 9は、 ステップ 3で抽出された被写体の中心座標 及び長手方向に従って、 被写体に対する焦点調節状態を精度良く検出するのに最 適な、 焦点検出に用いるべき、 オートフォーカス用ラインセンサに相当する画素 列の座標 （位置 ·長手方向） を設定する （ステップ S 4 )。 また、 マイクロプロ セッサ 9は、 ステップ S 2の認識結果等に基づいて、 焦点検出用の撮影条件 （絞 り、 焦点調節状態、 シャツ夕一時間等） を設定する （ステップ S 5 )。
引き続いて、 マイクロプロセッサ 9は、 ステップ S 5で設定した絞り等の条件 となるようにレンズ制御部 2 aを作動させ、 ステップ S 5で設定したシャッター 時間等の条件でかつステップ S 4で設定した画素列の座標に従って、 撮像制御部 4を駆動することで、 オートフォーカス （自動焦点調節） 用の信号を読み出し、 メモリ 7に蓄積する （ステップ S 6 )。 このとき、 ステップ S 4で設定した画素 列が左右方向に並んだ画素列の場合は、 前述した図 1 0に示す動作によって、 ォ 一トフォーカス用の画像信号を読み出す。 一方、 ステップ S 4で設定した画素列 が上下方向に並んだ画素列の場合は、 前述した図 1 1に示す動作によって、 ォー 卜フォーカス用の画像信号を読み出す。
次に、 マイクロプロセッサ 9は、 ステップ S 6で取得されメモリ 7に格納され た全画素の信号のうちから、 ステップ S 4で設定した座標の画素列の各画素の信 号をピックアップし、 それらの信号に基づいて瞳分割位相差方式に従った演算 (焦点調節状態の検出処理） を焦点検出演算部 1 0に行わせることで、 焦点検出 演算部 1 0にデフォーカス量を算出させる （ステップ S 7 )。
次いで、 マイクロプロセッサ 9は、 ステップ S 7で算出されたデフォーカス量 に応じて合焦状態となるように、 レンズ制御部 2 aに撮影レンズ 2を調節させる。 引き続いて、 マイクロプロセッサ 9は、 本撮影のための撮影条件 （絞り、 シャツ 夕一時間等） を設定する （ステップ S 9 )。 次に、 マイクロプロセッサ 9は、 ステップ S 9で設定した絞り等の条件となる ようにレンズ制御部 2 aを作動させ、 操作部 9 aのレリーズ釦の全押し操作に同 期して、 ステップ S 9で設定したシャッ夕一時間等の条件で撮像制御部 4を駆動 することで、 画像信号を読み出して本撮影を行う （ステップ S 1 0 )。 このとき、 前述した図 9に示す動作によって、画像信号を読み出す。撮像制御部 4によって、 この画像信号は、 メモリ 7に蓄積される。
その後、 マイクロプロセッサ 9は、 操作部 9 aの指令に基づき、 必要に応じて 画像処理部 1 3や画像圧縮部 1 2にて所望の処理を行い、 記録部に処理後の信号 を出力させ記録媒体 1 1 aに記録する。
本実施の形態による電子カメラ 1によれば、 被写体に応じて最適化された位置 の画素列の信号に基づいて焦点調節状態を検出してオートフォーカスを行うの で、 高い精度でオートフォーカスを行うことができる。
以上、 本発明の実施の形態について説明したが、 本発明はこの実施の形態に限 定されるものではない。
例えば、 C M O S型イメージセンサでは種々の画素構造を有するものが知られ ているが、.本発明はそれらのイメージセンサにも適用することができる。 また、 本発明は、 C MO S型イメージセンサ以外の種々のイメージセンサにも適用する ことができる。 ·
ま 、 前記実施の形態では、 ゲート電極 6 7、 6 8が構成する連結 Z分離卜ラ ンジス夕 5 1〜 5 4は、 MO Sトランジスタであつたが、 例えば、 接合型電界効

Claims

請 求 の 範 囲
1 . 光学系により結像される被写体像を光電変換する固体撮像素子であって、 2次元状に配置された複数の画素を備え、
前記複数の画素のうち少なくとも一部の画素は、 平面視において互いに交差す る第 1方向の分割線及び第 2方向の分割線が分割する 4つの領域にそれぞれ存 し各々が入射光を光電変換する 4つの光電変換部と、 制御信号に応じて第 1乃至 第 3のモードに選択的に設定し得るモード設定手段とを含み、
前記第 1のモードは、 前記 4つの光電変換部のうち前記第 1方向の分割線に対 して一方の側に位置する 2つの光電変換部の信号を加算し、 前記 4つの光電変換 部のうち前記第 1方向の分割線に対して他方の側に位置する 2つの光電変換部 の信号を加算し、 当該両加算信号を独立して得るモードであり、
前記第 2のモードは、 前記 4つの光電変換部のうち前記第 2方向の分割線に対 して一方の側に位置する 2つの光電変換部の信号を加算し、 前記 4つの光電変換 部のうち前記第 2方向の分割線に対して他方の側に位置する 2つの光電変換部 の信号を加算し、 当該両加算信号を独立して得るモードであり、
前記第 3のモ一ドは、 前記 4つの光電変換部の信号を加算するモードである、 ことを特徴とする固体撮像素子。
2 . 光学系により結像される被写体像を光電変換する固体撮像素子であって、 2次元状に配置された複数の画素を備え、
前記複数の画素のうち少なくとも一部の画素は、 平面視において互いに交差す る第 1方向の分割線及び第 2方向の分割線が分割する 4つの領域にそれぞれ存 し各々が入射光を光電変換する 4つの光電変換部と、 制御信号に応じて第 1乃至 第 3のモードに選択的に設定し得るモード設定手段とを含み、
前記第 1のモードは、 前記 4つの光電変換部のうち前記第 1方向の分割線に対 して一方の側に位置する 2つの光電変換部同士及び前記 4つの光電変換部のう ち前記第 1方向の分割線に対して他方の側に位置する 2つの光電変換部同士が それぞれ電気的に連結されるとともに、 前記 4つの光電変換部のうち前記第 1方 向の分割線に対して異なる側に位置する光電変換部同士が電気的に分離される モードであり、
前記第 2のモードは、 前記 4つの光電変換部のうち前記第 2方向の分割線に対 して一方の側に位置する 2つの光電変換部同士及び前記 4つの光電変換部のう ち前記第 2方向の分割線に対して他方の側に位置する 2つの光電変換部同士が それぞれ電気的に連結されるとともに、 前記 4つの光電変換部のうち前記第 2方 向の分割線に対して異なる側の光電変換部同士が電気的に分離されるモードで あり、 . - 前記第 3のモードは、 前記 4つの光電変換部のうち前記第 1方向の分割線に対 して一方の側に位置する 2つの光電変換部同士及び前記 4つの光電変換部のう ち前記第 1方向の分割線に対して他方の側に位置する 2つの光電変換部同士が それぞれ電気的に連結されるとともに、 前記 4つの光電変換部のうち前記第 2方 向の分割線に対して一方の側に位置する 2つの光電変換部同士及び前記 4つの 光電変換部のうち前記第 2方向の分割線に対して他方の側に位置する 2つの光 電変換部同士がそれぞれ電気的に連結されるモードである、
ことを特徴とする固体撮像素子。
3 . 前記 4つの光電変換部のうち前記第 1又は第 2の分割線を挟んで隣り合う 各 2つの^:電変換部間の領域は、 当該 2つの光電変換部同士が電気的に連結され ている場合に、 入射光を光電変換する機能を持つ一方、 当該 2つの光電変換部同 士が電気的に分離されている場合に、 入射光を光電変換する機能を持たないこと を特徴とする請求項 2記載の固体撮像素子。
4 . 前記モード設定手段は、 前記第 1方向の分割線に沿って配置された第 1の ゲート電極と、 前記第 2方向の分割線に沿って配置された第 2のゲート電極とを 含むことを特徴とする請求項 3記載の固体撮像素子。
5 . 前記第 1のゲート電極は、 前記 4つの光電変換部のうち前記第 2の方向の 分割線に対して一方の側に位置する 2つの光電変換部の半導体領域をソース / ドレインとする M O S トランジスタのゲートを構成するとともに、 前記 4つの光 電変換部のうち前記第 2の方向の分割線に対して他方の側に位置する 2つの光 電変換部の半導体領域をソース ドレインとする M〇S トランジスタのゲ一卜 を構成し、
前記第 2のゲート電極は、 前記 4つの光電変換部のうち前記第 1の方向の分割 線に対して一方の側に位置する 2つの光電変換部の半導体領域をソース/ドレ インとする M O S トランジスタのゲートを構成するとともに、 前記 4つの光電変 換部のうち前記第 1の方向の分割線に対して他方の側に位置する 2つの光電変 換部の半導体領域をソース Zドレインとする M〇 Sトランジスタのゲートを構 成する、
ことを特徴とする請求項 4記載の固体撮像素子。
6 . 前記第 1及び第 2のゲー卜電極が透明材料で構成されたことを特徴とする 請求項 4記載の固体撮像素子。
7 . 前記第 1及び第 2のゲ一卜電極がポリシリコンで構成されたことを特徴と する請求項 5記載の固体撮像素子。
8 . 前記少なくとも一部の画素は、 前記 4つの光電変換部のうち対角に位置す る 2つの光電変換部から転送される電荷をそれぞれ蓄積する第 1及び第 2の電 荷格納部と、 所定部位の電荷量に応じた信号を出力する増幅部と、 前記対角に位 置する 2つの光電変換部のうち一方の光電変換部から前記第 1の電荷格納部に 電荷を転送する第 1の転送ゲート部と、 前記対角に位置する 2つの光電変換部の うち他方の光電変換部から前記第 2の電荷格納部に電荷を転送する第 2の転送 ゲー卜部と、 前記第 1の電荷格納部から前記所定部位に電荷を転送する第 3の転 送ゲート部と、 前記第 2の電荷格納部から前記所定部位に電荷を転送する第 4の 転送ゲー卜部と、 を含むことを特徴とする請求項 2に記載の固体撮像素子。
9 . 前記少なくとも一部の画素は、 前記 4つの光電変換部のうち少なくとも 1 つの光電変換部から電荷を排出させる電荷排出ゲー卜部を含むことを特徴とす る請求項 1乃至 8のいずれかに記載の固体撮像素子。
1 0 . 前記少なくとも一部の画素の各々に対して 1対 1に設けられ当該画素の 前記 4つの光電変換部に入射光を導くマイク口レンズを、 備えたことを特徴とす る請求項 1に記載の固体撮像素子。
1 1 . 請求項 1乃至 1 0のいずれかに記載の固体撮像素子と、 前記少なくとも 一部の画素のうち選択された各画素から、 前記第 1又は第 2のモードで得られる 信号に基づいて、 前記光学系の焦点調節状態を示す検出信号を出力する検出処理 部を、 備えたことを特徴とする撮像装置。
1 2 . 前記被写体像に応じて、 前記第 1及び第 2のモードのうちいずれのモー ドで得られる信号に基づいて前記光学系の焦点調節状態を検出するかを、 決定す ることを特徴とする請求項 1 1記載の撮像装置。
1 3 . 前記検出処理部からの検出信号に基づいて前記光学系の焦点調節を行う 調節部を備えたことを特徴とする請求項 1 1記載の撮像装置。
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