WO2007144035A1 - Vorrichtung zur parallel-seriell-wandlung von mehreren durch jeweils einen detektor erfassten signalgrössen - Google Patents

Vorrichtung zur parallel-seriell-wandlung von mehreren durch jeweils einen detektor erfassten signalgrössen Download PDF

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WO2007144035A1
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Johann Huber
Michael Reinhold
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Rohde and Schwarz GmbH and Co KG
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    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers

Definitions

  • the invention relates to a device for parallel - serial conversion of a plurality of signal quantities detected by a respective detector.
  • a plurality of signal quantities of an electrical or telecommunications signal are generally detected by means of detectors and evaluated in a subsequent processing stage.
  • the signal sizes of a signal may, for example, be the amplitude or the phase of the signal. From the samples of these signal quantities, in a subsequent processing stage, evaluation quantities-for example, the maximum value, the minimum value, the average value, the root mean square value, etc.-are determined.
  • the individual mutually non-synchronized input signals are synchronized via a synchronization unit in a buffer memory - RAM - stored and synchronized to each other output as a serial output signals.
  • the synchronization unit consists of a variable shift register, in which the respective input signal is read in serially, and a state machine, which determines the transit time of the input signal. Controls the signal through the respective shift register as a function of the previous data runtime of the input signal.
  • the state machines belonging to the individual shift registers are referenced to each other in time by means of a common synchronization signal.
  • This temporal referencing of the individual state machines and the associated variable shift registers by means of a common synchronizing signal with a specific clock rate limits the synchronization of the individual input signals to signals having the same data rate. Since in measuring devices or systems the detection and the signal processing of the individual signal quantities of the signal to be measured can be parameterized by the user at different data rates, such a device and such a method according to the prior art are excluded from the field of application in metrology.
  • the object of the invention is therefore to develop the device according to the prior art to the effect that signal quantities of a signal to be measured, which are each detected and processed with a different data rate, are synchronized with each other and thus a time-correct representation of the individual signal sizes of a signal a viewing device is possible.
  • This release signal which is activated by the signal or the signal size detecting detector with correct detection of the signal or the signal size, additionally serves for pre-storage of the signal size and the signal from the size of the size by evaluation respectively determined evaluation variables in the respective detector associated and the first buffer upstream second cache. With correct storage of the signal size or the evaluation variables determined therefrom in the respective second intermediate memory, the detector assigned to the second intermediate memory is reset and is thus prepared for a new detection of a new sample value of the signal size.
  • the highest data rate enable signal is delayed by one system clock cycle and linked to a signal indicative of the end of the first readout serial read cycle to generate the sync signal.
  • the serial readout of the first buffer can be limited to a few specific signal sizes and their associated evaluation variables via a list parameterized by the user.
  • the data format of the signal variables and evaluation variables read out of the first intermediate memory can be converted into a data format suitable for a subsequent RAM memory.
  • Release signal impulses of the highest data rate are stored for further error analysis.
  • 1 shows a block diagram of a spectrum analyzer in which the inventive apparatus for parallel-serial conversion of a plurality of signal quantities detected by a respective detector can be used
  • 2 shows a block diagram of the functional units for the parallel storage of a plurality of signal quantities of the device according to the invention detected by a respective detector
  • FIG. 3 shows a block diagram of the functional units for parallel-serial conversion of the signal quantities of the device according to the invention stored in parallel and FIG
  • Fig. 4 is a timing diagram of the individual to a
  • Detector respectively associated release signals and the synchronization signal generated therefrom.
  • a spectrum analyzer 1 which exemplarily represents a measuring device or system in which the device 2 according to the invention for parallel-serial conversion of a plurality of signal quantities detected by a respective detector can be used.
  • Fig. 1 only the interest signal range is shown below the intermediate frequency stage.
  • the intermediate frequency signal designated ZF is filtered in a low-pass filter 3.
  • the low pass 3 is followed by an analog / digital converter 4.
  • the I / Q mixture into the baseband in an I / Q demodulator 5, which consists in the usual way of a numerically controlled oscillator (NCO) 6 with two outputs phase-shifted by 90 °, which together with the filtered and analog / digital converted intermediate frequency signal in each case a mixer 7 of the I-branch and a mixer 8 of the Q-branch are supplied.
  • NCO numerically controlled oscillator
  • the logarithm is carried out in a logarithm 11.
  • the logarithm 11 is followed Video filter 12 2 and then a detector 13 2 for detecting, for example, the amplitude of the baseband signal.
  • the baseband signal is tapped at the output of the absolute value generator 10 and supplied to further detectors 13i, 13 3 , 13 4 or 13 S via several parallel signal paths.
  • the detector 13 ⁇ is supplied via the low-pass filter 12 ⁇ with the baseband signal at the output of the magnitude generator 10.
  • the detector 13 3 is supplied directly with the baseband signal at the output of the absolute value generator 10.
  • the detectors 13 4 or 13 5 are each fed via the low-pass filter 12 4 or 12 5 from the output of the absolute value generator 10.
  • an evaluation unit AV the mean value of the signal quantity detected in the respective detector 13i, 13 2 , 13 3 , 13 4 or 13 5 is determined.
  • an evaluation unit MS the root mean square value of the signal quantity detected in the respective detector 13 X and 13 2 is determined.
  • an evaluation unit MAX the maximum value of the signal quantity detected in the respective detector 13i and 13 2 is determined.
  • an evaluation unit MIN the minimum value of the signal quantity detected in the respective detector 13i and 13 2 is determined.
  • an evaluation unit Cntr of the detector 13 3 , 13 4 or 13 5 the number of samples is counted. In addition, other evaluation units can also be used. Finally, the respective last sample value of the signal quantities of an evaluation cycle detected in the respective detector 13i and 13 2 are buffered in a register SMP.
  • the outputs of the individual evaluation units AV, MS, MAX, MIN and SMP in the individual detectors 13i, 13 2 , 13 3 , 13 4 and 13 5 are the inventive apparatus 2 for parallel-serial conversion of several signal quantities detected by a respective detector , which is described below with reference to the block diagrams in Figs. 2 and 3, respectively.
  • the evaluation variables serially output in the inventive device 2 for parallel-serial conversion of a plurality of signal quantities detected by a respective detector are written into a RAM memory 15. From this RAM memory 15, the evaluation variables stored therein are read out by a processor unit - CPU - 16 and fed to a viewing device.
  • the device 2 according to the invention for the parallel-serial conversion of a plurality of signal quantities detected by one detector each consists of second latches H 1 , 17 2 , 17 3 , 17 4 and 17 5 , each of which has a detector 13 i, 13 2 , 13 3 , 13 4 and 13 5 are assigned, and one of the second latches 17i, 17 2 , 17 3 , 17 4 and 17 5 downstream first latch 18.
  • the second latches IV 1 , 17 2 , 17 3 , 17 4 and 17 5 have, analogously to the detectors 13i, 13 2 , 13 3 , 13 4 and 13, 5 intermediate buffers for the evaluation variables-AV for the mean value, MS for the mean square value, MAX for the maximum value, MIN for the minimum value, Cntr for the number of Samples, SMP for the last sample of an evaluation cycle and further intermediate buffers for further evaluation variables.
  • the respective detectors 13i, 13 2 , 13 3 , 13 4 and 13 5 are reset for a new data acquisition.
  • the individual buffers of the secondary latch 17i, 17 2, 17 3/17 4 and 17 5 are connected to corresponding intermediate buffers of the first latch 18th
  • cached evaluation parameters in the corresponding intermediate buffer of the first latch 18 is supplied via the multiplexer 19 from all enable signal DetResi, DETRES 2, DETRES 3, DETRES 4 and DETRES 5, the enable signal MasterDetRes with the highest data rate selected and forwarded to serving as a delay stage pipeline block 20.
  • the highest data rate enable signal MasterDetRes is delayed by one system clock cycle SYSCLK.
  • the highest data rate enable signal MasterDetRes delayed by one system clock cycle SYSCLK is combined with a signal DetStoreFinished which signals the readout cycle of the first buffer 18 in an AND gate 21 and produces the synchronizing signal with which the synchronized transmission of the signals into the individual second buffering 17i, 17 2 , 17 3 , 17 4 and 17 5 within the last cycle of the detection cached evaluation variables with the highest data rate in the first latch 18 takes place.
  • 17 5 indicate whether the individual buffers H 1 , H 2 , 17 3 , 17 4 and 17 5 in the past detection cycle have been updated.
  • the contents of the status registers SDETi, SDET 2 , SDET 3 , SDET 4 and SDET 5 are synchronized with the transmission of the individual evaluation variables from the second buffers H 1 , H 2 , 17 3 , 17 4 and 17 5 into the status register DetStatus of the first buffer 18 transmitted.
  • the activated status bits SDETi, SDET 2 , SDET 3 , SDET 4 and SDET 5 are in the respective second buffer memory 17i, 17 2 , 17 3 , 17 4 and 17 5 from the first latch 18 reset.
  • the delayed enable signal MasterDetRes is used not only as a synchronization signal, but also as a signal StartStoreResult for activating the serial readout process of the individual evaluation variables transmitted synchronously in the first buffer memory 18 within one cycle.
  • the activation signal of the readout process StartStoreResult is supplied to a state machine 22 for this purpose.
  • the state machines 22 On the basis of a register list 23 in which the user identifies those detectors whose evaluation variables are to be read from the first intermediate memory 18 in series by the state machine 22, the state machines 22 receive the memory addresses Reg_Adr of the individual intermediate buffers in the first buffer memory belonging to the designated detector output values Latch 18 serially and cyclically applied to the first latch 18. After addressing the respective intermediate buffer in the first buffer memory 18 with the memory address Reg_Adr are cached therein
  • the evaluation variables transmitted on the data bus Reg_Dat are converted into a data format suitable for the subsequent RAM memory 15 on the basis of an information FormatCntrl stored in the register list 23 via an evaluation-variable-specific conversion requirement.
  • the state machine Upon completion of a serial read cycle of the first latch 18 by the state machine 22, the state machine, as described above, activates the signal DetStoreFinished, which signals completion of a read cycle of the first latch 18. With assertion of this signal DetStoreFinished the highest data rate can via the AND gate 21 with arrival of a new enable signal pulse MasterDetRes re-synchronized transmission and storage of the multiple detectors 13 ⁇ , 13 2/13 3, 13 4 and 13 5, respectively quasi-parallel determined evaluation variables in the first buffer 18 done.
  • an error signal DetStoreError is activated as shown in FIG. 2 via the gate module 25.
  • This error signal DetStoreError serves to transmit the highest data rate enable signal pulses MasterDetRes counted in the counter 26 into an error register 27.
  • This error register 27 can be used by the user for a further error analysis.
  • the enable signal DetRes 2 of the detector 13 2 serves as a selected enable signal MasterDetRes for the generation of the synchronization signal and is in
  • Pipelined module 20 delayed by one clock cycle of the system clock SYSCLK. At the times A, B, C and D respectively the synchronizing signal is generated. At these points in time, all evaluation variables of detectors are stored synchronized in the first intermediate memory 18. As can be seen from FIG. 4, the enable signal DetRes 4 has half the data rate compared to the enable signals DetResi, DetRes 2 / DetRes 3 and DetRes 5 , so that the evaluation quantities of the detector 13 4 which are transferred from the first buffer memory 18 into the RAM memory 15 are only read at times B and D from the state machine 22.
  • the device according to the invention is also suitable for parallel-serial conversion of asynchronous signals not originating from a detector, for example in memory management. All described and drawn features can be combined with each other within the scope of the invention.

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Abstract

Eine Vorrichtung (2) zur Parallel -Seriell -Wandlung von mehreren durch jeweils einen Detektor (13<SUB>1</SUB>, 13<SUB>2</SUB>, 13<SUB>3</SUB>, 13<SUB>4</SUB>, 13<SUB>5</SUB>) aus erfassten Signalgrößen ermittelten Auswertegrößen besteht aus einem ersten Zwischenspeicher (18) zur synchronisierten Zwischenspeicherung jeder ermittelten Auswertegröße, einer Synchronisiereinheit (25) zur Erzeugung eines Synchronisiersignals zur synchronisierten Zwischenspeicherung und einer Einheit (22) zum seriellen Auslesen der im ersten Zwischenspeicher (18) synchronisiert abgespeicherten Auswertegrößen. Ein von der Synchronisiereinheit (25) erzeugtes Synchronisiersignal geht aus demjenigen Freigabesignal (MasterDetRes) hervor, das von allen zu den ermittelten Auswertegrößen jeweils gehörigen Freigabesignalen (DetRes<SUB>1</SUB>, DetRes<SUB>2</SUB>, DetRes<SUB>3</SUB>, DetRes<SUB>4</SUB>, DetRes<SUB>5</SUB>) die höchste Datenrate aufweist.

Description

Vorrichtung zur Parallel-Seriell-Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen
Die Erfindung betrifft eine Vorrichtung zur Parallel - Seriell -Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen.
In Messgeräten bzw. -Systemen, insbesondere in Spektrumanalysatoren und Netzwerkanalysatoren, werden im allgemeinen mehrere Signalgrößen eines elektrischen bzw. nachrichtentechnischen Signals mittels Detektoren erfasst und in einer nachfolgenden Verarbeitungsstufe ausgewertet. Bei den Signalgrößen eines Signals kann es sich beispielsweise um die Amplitude oder die Phase des Signals handeln. Aus den Abtastwerten dieser Signalgrößen werden in einer nachfolgenden Verarbeitungsstufe Auswertegrößen - beispielsweise der Maximalwert, der Minimalwert, der Durchschnittswert, der quadratische Mittelwerte usw. - ermittelt .
Da die einzelnen Signalgrößen und Auswertegrößen in unterschiedlichen Messkanälen erfasst und verarbeitet werden, in denen Funktionseinheiten, beispielsweise Filterstufen, mit unterschiedlichen Gruppenlaufzeiten realisiert sind, weisen diese Signalgrößen und
Auswertegrößen unterschiedliche Datenlaufzeiten auf und sind nicht zueinander synchronisiert.
Aus der DE 199 61 131 Al ist eine Vorrichtung und ein Verfahren zum Ausgleich unterschiedlicher Datenlaufzeiten mehrerer quasi-parallel anfallender Daten bekannt. Die einzelnen zueinander nicht synchronisierten Eingangssignale werden über eine Synchronisiereinheit synchronisiert in einem Zwischenspeicher - RAM - abgespeichert und zueinander synchronisiert als serielle Ausgangssignale ausgegeben. Die Synchronisiereinheit besteht dabei aus einem variablen Schieberegister, in das das jeweilige Eingangssignal seriell eingelesen wird, und einer Zustandsmaschine, die die Durchgangszeit des Eingangs- Signals durch das jeweilige Schieberegister in Abhängigkeit der bisherigen Datenlaufzeit des Eingangssignals steuert. Um die Synchronisierung der einzelnen Eingangssignale zueinander zu gewährleisten, werden die zu den einzelnen Schieberegistern gehörigen Zustandsmaschinen mittels eines gemeinsamen Synchronisiersignals zueinander zeitlich referenziert .
Diese zeitliche Referenzierung der einzelnen Zustands- maschinen und der dazugehörigen variablen Schieberegister mittels eines gemeinsamen Synchronisiersignals mit einer bestimmten Taktrate beschränkt die Synchronisierung der einzelnen Eingangssignale auf Signale mit identischer Datenrate. Da in Messgeräten bzw. -Systemen die Detektion und die Signalverarbeitung der einzelnen Signalgrößen des zu messenden Signals in unterschiedlichen Datenraten vom Anwender parametriert werden kann, scheidet eine derartige Vorrichtung und ein derartiges Verfahren nach dem Stand der Technik für den Einsatzbereich in der Messtechnik aus.
Aufgabe der Erfindung ist es deshalb, die Vorrichtung nach dem Stand der Technik dahingehend weiterzuentwickeln, dass auch Signalgrößen eines zu messenden Signals, welche jeweils mit einer unterschiedlichen Datenrate erfasst und verarbeitet werden, zueinander synchronisiert werden und somit eine zeitkorrekte Darstellung der einzelnen Signalgrößen eines Signals auf einem Sichtgerät möglich ist.
Die Aufgabe wird durch die Vorrichtung mit den Merkmalen des Anspruchs 1 gelöst . Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.
Da für eine zeitkorrekte Darstellung mehrerer Signalgrößen eines Signals mit unterschiedlicher Datenrate die Ausrichtung der Synchronisierung der einzelnen zu messenden und darzustellenden Signalgrößen eines Signals an der zeitkritischsten Signalgröße - Signalgröße mit der höchsten Datenrate - zu erfolgen hat, wird erfindungsgemäß ein Synchronisiersignal zur synchronisierten Zwischen- speicherung der einzelnen Signalgrößen in einem ersten Zwischenspeicher und zur anschließenden zeitkorrekten Visualisierung der einzelnen Signalgrößen zueinander in einem Sichtgerät aus dem zur jeweiligen Signalgröße gehörigen Freigabesignal mit der höchsten Datenrate gewonnen .
Dieses Freigabesignal, das von dem das Signal bzw. die Signalgröße erfassenden Detektor bei korrekter Detektion des Signals bzw. der Signalgröße aktiviert wird, dient zusätzlich auch zur Vorabspeicherung der Signalgröße und der aus der Signalgröße durch Auswertung jeweils ermittelter Auswertegrößen in einem dem jeweiligen Detektor zugeordneten und dem ersten Zwischenspeicher vorgelagerten zweiten Zwischenspeicher. Mit korrekt erfolgter Abspeicherung der Signalgröße bzw. der daraus ermittelten Auswertegrößen im jeweiligen zweiten Zwischenspeicher wird der dem zweiten Zwischenspeicher zugeordnete Detektor zurückgesetzt und ist somit für eine erneute Erfassung eines neuen Abtastwertes der Signalgröße bereitet .
Um die im zweiten Zwischenspeicher zwischengepufferte Signalgröße der höchsten Datenrate mit ihren ebenfalls im zweiten Zwischenspeicher zwischengepufferten Auswertegrößen nach Aktivierung des zugehörigen Freigabesignals vom zweiten Zwischenspeicher mit den anderen ebenfalls in einem zweiten Zwischenspeicher zwischengepufferten Signal - großen niedrigerer Datenrate und deren Auswertegrößen im ersten Zwischenspeicher synchronisiert abzuspeichern, wird das Freigabesignal mit der höchsten Datenrate um einen Systemtaktzyklus verzögert und mit einem Signal, das das Ende des seriellen Auslese-Zykluses des ersten Zwischenspeichers signalisiert, zur Erzeugung des Synchronisiersignals verknüpft.
Mit dem Synchronisiersignal werden alle in den einzelnen den jeweiligen Detektoren jeweils zugeordneten zweiten Zwischenspeichern zwischengepufferten Signalgrößen und deren zwischengepufferte Auswertegrößen, die seit der letzten Aktivierung des Synchronisiersignals in einem der zweiten Zwischenspeicher abgelegt wurden, nicht nur synchronisiert in den ersten Zwischenspeicher übertragen, sondern es wird auch das serielle Auslesen der synchronisiert im ersten Zwischenspeicher abgelegten Signalgrößen und deren Auswertegrößen aus dem ersten Zwischenspeicher gestartet.
Das serielle Auslesen des ersten Zwischenspeichers kann über eine vom Anwender parametrierte Liste auf einige bestimmte Signalgrößen und deren zugehörigen Auswertegrößen beschränkt werden. Zusätzlich kann das Datenformat der aus dem ersten Zwischenspeicher ausgelesenen Signalgrößen und Auswertegrößen in ein für einen nachfolgenden RAM-Speicher geeignetes Datenformat gewandelt werden.
Kommt es aufgrund einer fehlerhaften Programmierung der Vorrichtung zu einer erneuten Aktivierung des Synchronisiersignals, bevor der erste Zwischenspeicher vollständig innerhalb eines Auslesezykluses seriell ausgelesen wurde, so wird ein Fehlersignal aktiviert, mit dem die seit Aktivierung der Vorrichtung gezählten
Freigabesignal -Impulse der höchsten Datenrate zu einer weiteren Fehleranalyse abgespeichert werden.
Ein Ausführungsbeispiel der erfindungsgemäßen Vorrichtung zur Parallel-Seriell-Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen wird im Folgenden anhand der Zeichnung im Detail erklärt. Die Figuren der Zeichnung zeigen:
Fig. 1 ein Blockschaltbild eines Spektrumanalysa- tors, bei dem die erfindungsgemäße Vorrichtung zur Parallel-Seriell-Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen zum Einsatz kommen kann, Fig. 2 ein Blockschaltbild der Funktionseinheiten zur parallelen Abspeicherung von mehreren durch jeweils einen Detektor erfassten Sig- nalgrößen der erfindungsgemäßen Vorrichtung,
Fig. 3 ein Blockschaltbild der Funktionseinheiten zur Parallel -Seriell -Wandlung der parallel abgespeicherten Signalgrößen der erfindungs- gemäßen Vorrichtung und
Fig. 4 ein Zeitdiagramm der einzelnen zu einem
Detektor jeweils gehörigen Freigabesignale und des daraus erzeugten Synchronisier- Signals.
Fig. 1 zeigt einen Spektrumanalysator 1, der beispielhaft ein Messgerät bzw. -System darstellt, in dem die erfindungsgemäße Vorrichtung 2 zur Parallel -Seriell - Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen zum Einsatz kommen kann. In Fig. 1 ist nur der dafür interessierende Signalbereich unterhalb der Zwischenfrequenz-Stufe dargestellt.
Das mit ZF bezeichnete Zwischenfrequenzsignal wird in einem Tiefpass 3 gefiltert. An den Tiefpass 3 schließt sich ein Analog/Digital -Wandler 4 an. Anschließend erfolgt die I/Q-Mischung ins Basisband in einem I/Q-Demodulator 5, der in üblicher Weise aus einem numerisch gesteuerten Oszillator (NCO) 6 mit zwei um 90° phasenverschobenen Ausgängen besteht, die zusammen mit den gefilterten und analog/digital -gewandelten Zwischenfrequenzsignal jeweils einem Mischer 7 des I -Zweiges und einem Mischer 8 des Q- Zweiges zugeführt werden.
Daran schließt sich die digitale Filterung 9 an. Schließlich erfolgt die Betragsbildung in einem Betragsbildner 10. Die Logarithmierug erfolgt in einem Logarithmierer 11. Auf den Logarithmierer 11 folgt ein Videofilter 122 und daran anschließend ein Detektor 132 zur Erfassung beispielsweise der Amplitude des Basisbandsignals .
Zur Detektion anderer Signalgrößen des Basisbandsignals - beispielsweise Signal-Rausch-Abstand oder DC-Anteil des Basisbandsignals usw. - wird das Basisbandsignal am Ausgang des Betragsbildners 10 abgegriffen und über mehrere parallele Signalpfade weiteren Detektoren 13i, 133, 134 oder 13S zugeführt.
Der Detektor 13χ wird über das Tiefpassfilter 12χ mit dem Basisbandsignal am Ausgang des Betragsbildners 10 versorgt. Der Detektor 133 wird direkt mit dem Basisband- signal am Ausgang des Betragsbildners 10 versorgt. Die Detektoren 134 oder 135 werden jeweils über die Tiefpassfilter 124 oder 125 vom Ausgang des Betragsbildners 10 gespeist.
In den einzelnen Detektoren 13i, 132, 133, 134 oder 135 erfolgt neben der Erfassung der einzelnen Signalgrößen auch eine erste statistische Auswertung. In jeweils einer Auswertungseinheit AV wird der Mittelwert der im jeweiligen Detektor 13i, 132, 133, 134 oder 135 erfassten Signalgröße ermittelt. In jeweils einer Auswertungseinheit MS wird der quadratische Mittelwert der im jeweiligen Detektor 13X und 132 erfassten Signalgröße ermittelt. In jeweils einer Auswertungseinheit MAX wird der maximale Wert der im jeweiligen Detektor 13i und 132 erfassten Signalgröße ermittelt. In jeweils einer Auswertungseinheit MIN wird der minimale Wert der im jeweiligen Detektor 13i und 132 erfassten Signalgröße ermittelt. In einer Auswertungseinheit Cntr des Detektors 133, 134 oder 135 wird die Anzahl der Abtastwerte gezählt. Darüber hinaus können auch noch andere Auswertungseinheiten zum Einsatz kommen. Schließlich werden in einem Register SMP der jeweils letzte Abtastwert der im jeweiligen Detektor 13i und 132 erfassten Signalgrößen eines Auswertungszykluses zwischengespeichert . Die Ausgänge der einzelnen Auswertungseinheiten AV, MS, MAX, MIN und SMP in den einzelnen Detektoren 13i, 132, 133, 134 und 135 werden der erfindungsgemäßen Vorrichtung 2 zur Parallel-Seriell-Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen, die im folgenden anhand der Blockschaltbilder in Fig. 2 und 3 beschrieben wird, zugeführt . Die in der erfindungsgemäßen Vorrichtung 2 zur Parallel-Seriell-Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen seriell ausgegebenen Auswertegrößen werden in einen RAM-Speicher 15 eingeschrieben. Aus diesem RAM-Speicher 15 werden die darin abgelegten Auswertegrößen von einer Prozessor- Einheit - CPU - 16 ausgelesen und einem Sichtgerät zugeführt .
Die erfindungsgemäße Vorrichtung 2 zur Parallel-Seriell- Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen besteht gemäß Fig. 2 aus zweiten Zwischenspeichern H1, 172, 173, 174 und 175, die jeweils einem Detektor 13i, 132, 133, 134 und 135 zugeordnet sind, und einem den zweiten Zwischenspeichern 17i, 172, 173,174 und 175 nachgeschalteten ersten Zwischenspeicher 18. Die zweiten Zwischenspeicher IV1, 172, 173, 174 und 175 weisen analog zu den Detektoren 13i, 132, 133, 134 und 135 Zwischenpuffer für die Auswertegrößen - AV für den Mittelwert, MS für den quadratischen Mittelwert, MAX für den Maximalwert, MIN für den Minimalwert, Cntr für die Anzahl der Abtastwerte, SMP für den letzten Abtastwert eines Auswertungszykluses und weitere Zwischenpuffer für weitere Auswertegrößen auf .
Mit den von den jeweiligen Detektoren 13i, 132, 133, 134 und 135 erzeugten Freigabesignalen DetResi, DetRes2, DetRes3, DetRes4 und DetRes5, die bei Anliegen einer gültigen Auswertegröße aktiviert werden, werden die einzelnen Auswertegrößen in die einzelnen Zwischenpuffer der zweiten Zwischenspeicher H1, Yl2, 173, 174 und 175 eingelesen. Die Aktualisierung der Zwischenpuffer der zweiten Zwischenspeicher H1, H2, 173, 174 und H5 während des aktuellen Detektion-Zykluses wird durch Setzen des Statusbits SDETi, SDET2, SDET3, SDET4 und SDET5 im jeweiligen zweiten Zwischenspeicher 171# 172, 173, 174 und 175 gekennzeichnet. Mit der Aktualisierung der jeweiligen Zwischenpuffer der zweiten Zwischenspeicher H1, 172/ 173/
174 und 175 werden die jeweiligen Detektoren 13i, 132, 133, 134 und 135 für eine erneute Datenerfassung zurückgesetzt.
Die einzelnen Zwischenpuffer der zweiten Zwischenspeicher 17i, 172, 173/ 174 und 175 sind mit korrespondierenden Zwischenpuffern des ersten Zwischenspeicher 18 verbunden. Zur synchronisierten Übertragung der in den einzelnen Zwischenpuffer der zweiten Zwischenspeicher 17!, 172/ 173, 174 und 175 zwischengespeicherten Auswertegrößen in die korrespondierenden Zwischenpuffer des ersten Zwischenspeicher 18 wird über den Multiplexer 19 aus allen Freigabesignal DetResi, DetRes2, DetRes3, DetRes4 und DetRes5 das Freigabesignal MasterDetRes mit der höchsten Datenrate ausgewählt und einem als Verzögerungsstufe dienenden Pipelinebaustein 20 weitergeschaltet. In Pipelinebaustein 20 wird das Freigabesignal MasterDetRes mit der höchsten Datenrate um einen Systemtaktzyklus SYSCLK verzögert .
Das um einen Systemtaktzyklus SYSCLK verzögerte Freigabesignal MasterDetRes mit der höchsten Datenrate wird mit einem Signal DetStoreFinished, das den Auslesezyklus des ersten Zwischenspeichers 18 signali- siert, in einem UND-Gatter 21 verknüpft und ergibt das Synchronisiersignal, mit dem die synchronisierte Übertragung der in den einzelnen zweiten Zwischenspeichern 17i, 172, 173, 174 und 175 innerhalb des letzten Zykluses der Detektion zwischengespeicherten Auswertegrößen mit der höchsten Datenrate in den ersten Zwischenspeicher 18 erfolgt. Die Statusregister SDET1, SDET2, SDET3, SDET4 und SDET5 der zweiten Zwischenspeicher H1, H2, 173, 174 und
175 kennzeichnen, ob die einzelnen Zwischenspeicher H1, H2, 173, 174 und 175 im zurückliegenden Detektionszyklus aktualisiert wurden. Die Inhalte der Statusregister SDETi, SDET2, SDET3, SDET4 und SDET5 werden mit der synchronisierten Übertragung der einzelnen Auswertegrößen von den zweiten Zwischenspeichern H1, H2, 173, 174 und 175 in das Statusregister DetStatus des ersten Zwischenspeichers 18 übertragen.
Mit synchronisierter Übertragung der jeweiligen Auswertungsgrößen von den einzelnen zweiten Zwischenspeicher 17i, 172, 173, 174 und 175 in den ersten Zwischenspeicher 18 werden die aktivierten Statusbits SDETi, SDET2, SDET3, SDET4 und SDET5 im jeweiligen zweiten Zwischenspeicher 17i, 172, 173, 174 und 175 vom ersten Zwischenspeicher 18 zurückgesetzt .
Das verzögerte Freigabesignal MasterDetRes wird nicht nur als Synchronisiersignal, sondern auch als Signal StartStoreResult zur Aktivierung des seriellen Ausleseprozesses der einzelnen im ersten Zwischenspeicher 18 innerhalb eines Zykluses synchronisiert übertragenen Auswertegrößen benutzt. Das Aktivierungssignal des Ausleseprozesses StartStoreResult wird hierzu einer Zustandsmaschine 22 zugeführt.
Anhand einer Registerliste 23, in der vom Anwender diejenigen Detektoren gekennzeichnet werden, deren Auswertegrößen von der Zustandsmaschine 22 seriell aus dem ersten Zwischenspeicher 18 auszulesen sind, werden von der Zustandsmaschinen 22 die zu den gekennzeichneten Detektor- -Auswertegrößen gehörigen Speicheradressen Reg_Adr der einzelnen Zwischenpuffer im ersten Zwischenspeicher 18 seriell und zyklisch an den ersten Zwischenspeicher 18 angelegt. Nach Adressierung der jeweiligen Zwischenpuffer im ersten Zwischenspeicher 18 mit der Speicheradresse Reg_Adr werden die darin zwischengespeicherten
Auswertegrößen über den Datenbus Reg_Dat vom ersten Zwischenspeicher 18 zur Zustandsmaschinen 22 übertragen. In einer Konvertierungseinheit 24 in der Zustandsraaschine 22 werden die auf dem Datenbus Reg_Dat übertragenen Auswertegrößen anhand einer in der Registerliste 23 abgelegten Information FormatCntrl über einen auswertegrößenspezifischen Konvertierungsbedarf in ein für den nachfolgenden RAM-Speicher 15 geeignetes Datenformat gewandelt .
Nach Abschluss eines seriellen Auslesezykluses des ersten Zwischenspeicher 18 durch die Zustandsmaschine 22 wird von der Zustandsmaschine, wie oben beschrieben ist, das Signal DetStoreFinished, das den Abschluss eines Auslesezykluses des ersten Zwischenspeicher 18 signalisiert, aktiviert. Mit Aktivierung dieses Signals DetStoreFinished kann über das UND-Gatter 21 mit Eintreffen eines neuen Freigabe- Signalimpulses MasterDetRes der höchsten Datenrate eine erneute synchronisierte Übertragung und Abspeicherung der von mehreren Detektoren 13χ, 132/ 133, 134 und 135 jeweils quasi-parallel ermittelten Auswertegrößen im ersten Zwischenspeicher 18 erfolgen.
Kommt es aufgrund einer Fehlprogrammierung der Detektoren 13X, 132, 133, 134 und 135 - beispielsweise Auslesen von zu vielen Auswertegrößen aus dem ersten Zwischenspeicher 18 je Auslesezyklus - zu einer Aktivierung des Freigabesignals MasterDetRes mit der höchsten Datenrate, bevor der Auslesezyklus des ersten Zwischenspeicher 18 mit Aktivierung des Signals DetStoreFinished abgeschlossen ist, so wird gemäß Fig. 2 über den Gatterbaustein 25 ein Fehlersignal DetStoreError aktiviert. Dieses Fehlersignal DetStoreError dient zur Übertragung der im Zähler 26 gezählten Freigabe-Signalimpulse MasterDetRes der höchsten Datenrate in ein Fehlerregister 27. Dieses Fehlerregisters 27 kann vom Anwender für eine weitere Fehleranalyse verwendet werden .
Anhand des Zeitdiagramms in Fig. 4 ist noch einmal die Generierung des Synchronisiersignals zur synchronisierten Abspeicherung von in mehreren parallel arbeitenden Detektoren erfassten Signalgrößen und daraus ermittelten Auswertegrößen im ersten Zwischenspeicher 18 dargestellt. Das Freigabesignal DetRes2 des Detektors 132 dient als ausgewähltes Freigabesignal MasterDetRes für die Generierung des Synchronisiersignals und wird im
Pipelinebaustein 20 um einen Taktzyklus des Systemtakts SYSCLK verzögert. Zu den Zeitpunkten A, B, C und D wird jeweils das Synchronisiersignal erzeugt. In diesen Zeitpunkten werden alle Auswertegrößen von Detektoren in den ersten Zwischenspeicher 18 synchronisiert abgelegt. Wie aus Fig. 4 ersichtlich ist, weist das Freigabesignal DetRes4 die halbe Datenrate gegenüber den Freigabesignalen DetResi, DetRes2/ DetRes3 und DetRes5 auf, so dass die Auswertegrößen des Detektors 134, die vom ersten Zwischenspeicher 18 in den RAM-Speicher 15 übertragen wurden, nur zu den Zeitpunkten B und D von der Zustandsmaschine 22 ausgelesen werden.
Die Erfindung ist nicht auf das dargestellte Ausführungs- beispiel beschränkt. Beispielsweise eignet sich die erfindungsgemäße Vorrichtung auch zur Parallel -Seriell - Wandlung von nicht aus einem Detektor stammenden asynchronen Signalen, beispielsweise bei einer Speicherverwaltung. Alle beschriebenen und gezeichneten Merkmale sind im Rahmen der Erfindung beliebig miteinander kombinierbar .

Claims

Ansprüche
1. Vorrichtung (2) zur Parallel -Seriell -Wandlung von mehreren durch jeweils einen Detektor (13i, 132, 133, 134/ 135) aus erfassten Signalgrößen ermittelten Auswertegrößen mit einem ersten Zwischenspeicher (18) zur synchronisierten Zwischenspeicherung jeder ermittelten Auswertegröße, einer Synchronisiereinheit (25) zur Erzeugung eines Synchronisiersignals zur synchronisierten Zwischen- speicherung und einer Einheit (22) zum seriellen Auslesen der im ersten Zwischenspeicher (18) synchronisiert abgespeicherten Auswertegrößen, wobei jeder Detektor (13i - 135) jeweils ein Freigabesignal erzeugt, das die Gültigkeit der ermittelten Auswertegröße kennzeichnet und, wobei ein von der Synchronisiereinheit (25) erzeugtes Synchronisiersignal aus demjenigen Freigabesignal (MasterDetRes) hervorgeht, das von allen zu den ermittelten Auswertegrößen jeweils gehörigen Freigabesignalen (DetResi, DetRes2, DetRes3, DetRes4, DetRes5) die höchste Datenrate aufweist .
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Erzeugung des zur ermittelten Auswertegröße gehörigen Freigabesignals (DetResi, DetRes2, DetRes3, DetRes4, DetRes5) durch einen die Ermittlung der Auswertegröße durchführenden Detektor (13i, 132, 133, 134, 135) erfolgt .
3. Vorrichtung nach Anspruch 2 , dadurch gekennzeichnet, dass die Zwischenspeicherung der vom Detektor (13i, 132, 133, 134, 135) ermittelten Auswertegröße in einem dem Detektor (13i, 132, 133, 134, 135) zugeordneten zweiten Zwischenspeicher (17lf 172, 173, 174, 175) und ein Rücksetzen des Detektors (13i, 132, 133, 134, 135) nach Aktivierung des zugehörigen Freigabesignals durch den jeweiligen Detektor (13i, 132, 133, 134, 135) erfolgt.
4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Aktivierung des Synchronisiersignals verzögert nach Aktivierung des Freigabesignal (MasterDetRes) mit der höchsten Datenrate erfolgt .
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass nach Beendigung des seriellen Auslesens der im ersten Zwischenspeicher (18) zuletzt synchronisiert abgespeicherten Auswertegrößen und mit verzögerter Aktivierung des Freigabesignals (MasterDetRes) mit der höchsten Datenrate eine synchronisierte Zwischenspeicherung der Auswerte- großen vom jeweiligen zweiten Zwischenspeicher (171# 172, 173, 174, 175) in den ersten Zwischenspeicher (18) erfolgt,
6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass mit verzögerter Aktivierung des Synchronisiersignals das serielle Auslesen der im ersten Zwischenspeicher (18) synchronisiert zwischengespeicherten Auswertegrößen erfolgt.
7. Vorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass für das serielle Auslesen der im ersten Zwischenspeicher (18) synchronisiert zwischengespeicherten Auswertegrößen einzelne Auswertegrößen auswählbar sind.
8. Vorrichtung nach Anspruch 1 bis 7, dadurch gekennzeichnet, dass eine Abspeicherung von zu den einzelnen Signalgrößen ermittelten Auswertegrößen im jeweiligen zweiten Zwischen- Speicher (18) und im ersten Zwischenspeicher (17i, 172, 173, 174, 175) erfolgt.
9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass nach dem seriellen Auslesen der im ersten Zwischenspeicher (18) synchronisiert zwischengespeicherten Auswertegrößen eine Konvertierung der Auswertegrößen in ein anderes Datenformat erfolgt .
10. Vorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass im Fall einer erneuten Aktivierung des Synchronisiersignals während des seriellen Auslesens der im ersten Zwischenspeicher (18) synchronisiert zwischengespeicherten Auswertegrößen eine Aktivierung eines Fehlersignals (DetStoreError) erfolgt.
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