WO2008026520A1 - Dispositif à semi-conducteur et tableau de connexion multicouche - Google Patents

Dispositif à semi-conducteur et tableau de connexion multicouche Download PDF

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    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H10W20/4421—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being copper

Definitions

  • the present invention relates to a semiconductor device having a multilayer wiring structure such as an IC or LSI, and a multilayer wiring board having a multilayer wiring structure on a substrate including at least one of a semiconductor, a conductor, and an insulator.
  • a multilayer wiring structure is used in order to cope with an increase in the length and area of wiring accompanying the integration of various elements therein.
  • miniaturization of wiring patterns has been promoted in order to cope with further higher integration, and the cross-sectional area of the wiring has been reduced.
  • the current flowing through the wiring has increased in order to realize high-speed operation. Tend to. That is, in these semiconductor devices, the density of current flowing through each wiring tends to increase.
  • inter-layer heat transfer is performed by providing thermal vias filled with an insulator (A1N) having a larger thermal conductivity than the interlayer insulating film in the through-holes formed in the interlayer insulating film.
  • A1N an insulator having a larger thermal conductivity than the interlayer insulating film in the through-holes formed in the interlayer insulating film.
  • Patent Document 1 Japanese Patent Laid-Open No. 9 129725
  • Patent Document 2 International Publication WO00 / 74135
  • an object of the present invention is to provide a thermal via having a low relative dielectric constant and to provide a multilayer wiring structure capable of simultaneously realizing a low dielectric constant and high thermal conductivity of interlayer insulation. To do.
  • Another object of the present invention is to provide a multilayer wiring board in which interlayer insulation of a multilayer wiring structure can simultaneously realize low dielectric constant and high thermal conductivity.
  • Still another object of the present invention is to provide a semiconductor device having a multilayer wiring structure capable of simultaneously realizing a low dielectric constant and a high thermal conductivity.
  • At least one of a semiconductor, a conductor, and an insulator is included.
  • the relative dielectric constant is averaged between the first wiring layer in the multilayer wiring structure and the second wiring layer thereon. 2.
  • a gas or insulator of 5 or less is interposed, a conductive connector is provided between at least one wiring in the first wiring layer and at least one wiring in the second wiring layer, and
  • a multilayer wiring board is obtained, wherein an insulating thermal conductor having a relative dielectric constant of 5 or less is provided between a predetermined wiring in the first wiring layer and a predetermined wiring in the second wiring layer.
  • the thermal conductivity of the insulator thermal conductor is It is preferable that the thermal conductivity is greater than
  • the insulator interposed between the first wiring layer and the second wiring layer may include a material layer containing carbon and fluorine.
  • the material layer is preferably an insulating layer mainly composed of a fluorocarbon layer.
  • the insulator interposed between the first wiring layer and the second wiring layer may include a material layer containing carbon and hydrogen.
  • the material layer is preferably, for example, an insulating layer mainly composed of a hydrated carbon layer, or an insulating layer in which a fluorocarbon layer and a hydrated carbon layer are mixed.
  • the insulator heat conductor may include a material containing silicon, carbon, and nitrogen, for example, SiCN.
  • the first wiring layer in the multilayer wiring structure and the second wiring thereon Gas or insulation with a relative dielectric constant of 2.5 or less on average between the wiring layer
  • a desired conductive connector is provided between at least one wiring in the first wiring layer and at least one wiring in the second wiring layer, and a predetermined wiring in the first wiring layer And a predetermined wiring in the second wiring layer, an insulating heat conductor having a relative dielectric constant of 5 or less is provided.
  • the thermal conductivity of the insulator thermal conductor is the heat conductivity of the insulator. It is preferable that the conductivity is larger than the conductivity! /.
  • the insulator interposed between the first wiring layer and the second wiring layer may include a material layer containing carbon and fluorine.
  • the material layer is preferably an insulating layer mainly composed of a fluorocarbon layer.
  • the insulator interposed between the first wiring layer and the second wiring layer may include a material layer containing carbon and hydrogen.
  • the material layer is preferably, for example, an insulating layer mainly composed of a hydrated carbon layer, or an insulating layer in which a fluorocarbon layer and a nodular carbon layer are mixed.
  • the insulator thermal conductor may include a material containing silicon, carbon, and nitrogen.
  • SiCN may be used.
  • a gas or an insulator having an average relative dielectric constant of 2.5 or less is interposed between the first wiring layer and the second wiring layer, and the relative dielectric constant.
  • a multilayer wiring structure with a low dielectric constant and a high thermal conductivity by forming a thermal via using an insulator with a thermal conductivity of 5 or less.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor device to which the present invention is applied.
  • FIG. 2 shows a configuration of an interlayer insulating film used in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a partial cross-sectional view showing the configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 4A is a diagram for explaining a method for forming a thermal via of the semiconductor device shown in FIG. 3.
  • FIG. 4A is a diagram for explaining a method for forming a thermal via of the semiconductor device shown in FIG. 3.
  • 4B is a diagram for explaining a method for forming a thermal via of the semiconductor device shown in FIG. 3.
  • 4C is a view for explaining a method for forming a thermal via of the semiconductor device shown in FIG. 3.
  • 4D is a diagram for explaining a method for forming a thermal via of the semiconductor device shown in FIG. 3.
  • 5A is a diagram for explaining a method of forming a conductive via of the semiconductor device shown in FIG. 3.
  • 5B is a diagram for explaining a method of forming the conductive via of the semiconductor device shown in FIG. 3.
  • the semiconductor device has at least a first wiring layer and a second wiring layer thereon on a substrate including a semiconductor region.
  • a substrate including a semiconductor region For example, as shown in FIG. 1, seven layers of wiring layers 101 to 107 formed on a silicon substrate 100, between them, between the lowermost wiring layer 101 and the substrate 100, and the uppermost layer It may have interlayer insulating films 109 to 116 disposed between the wiring layer 107 and the heat dissipation device 108.
  • the boundary between the wiring layer and the interlayer insulating film is not shown.
  • the numerical values shown on the left side of each wiring layer and the numerical values shown on the right side of each interlayer insulating film show examples of the layer thickness and film thickness, respectively.
  • the numerical values shown below the wiring layer 101 and above the wiring layer 106 show examples of the wiring width and wiring pitch, respectively.
  • the semiconductor device means a device in which an electric circuit or an electric element is formed on a single substrate at high density, that is, a device in which transistors, resistors, capacitors, etc. are integrated. Specifically, IC and LSI.
  • the substrate in addition to the silicon substrate on which the semiconductor element is formed, for example, a metal substrate, a general semiconductor substrate, an insulator substrate such as glass or plastic, or a semiconductor after being coated with an insulator film
  • a metal substrate covered with a film, an insulator substrate covered with a semiconductor film, or the like can be used.
  • the substrate to allow for use as the conductive substrate, at least the surface and / or the electrical conductivity of the material (semiconductor material such as Si or GaAs) which constitutes the rear surface 10- 8 (Omega ' C ⁇ 1 or more is desirable. Further, the surface and / or the back surface of the substrate is preferably as flat as possible since various elements and the like are produced thereon.
  • the metal Ta, Ti, W, Co, Mo, Hf, Ni, Zr, Cr, V, Pd, Au, Pt, Mn, Nb, Cu, Ag, or Al are preferable.
  • As the semiconductor Si, Ge, GaAs, or C (diamond) is preferable. Examples of insulators covered with a semiconductor film include SiO (silicon oxide) and SiN (silicon nitride).
  • A1N aluminum nitride
  • Al 2 O aluminum oxide
  • a composite membrane is preferred.
  • Metals coated with an insulator film and then with a semiconductor film include Ta, Ti, W, Co, Mo, Hf, Ni, Zr, Cr, V, Pd, Au, Pt, Mn, Nb, Cu , Ag, or Al are preferred.
  • metal wiring, polysilicon, or polycide can be used as wiring of the first wiring layer and the second wiring layer.
  • the metal thin film used for this wiring is a high-vacuum metal deposition sputter or metal chloride at high temperature so as not to form an oxide-like intermediate layer with the semiconductor surface. It is produced by the CVD method.
  • Examples of the material for the metal thin film include the following.
  • GaAs semiconductor devices there are Au, Al, Ni, Pt, and alloys containing these as main components.
  • the semiconductor device according to the present embodiment has an electrical connection between the first wiring layer and the second wiring layer. It has a first insulator (interlayer insulating film) that is electrically insulated.
  • first insulator interlayer insulating film
  • an interlayer insulating film is also provided between these wiring layers.
  • the first insulator has a base layer 201 and a CF (fluoro-force one-bon) film 202 formed thereon.
  • the underlayer is, for example, a SiCN film, a SiN film, a SiCO film, a SiO film, a CH film, or the like.
  • Their relative dielectric constant is 4 or less.
  • the relative dielectric constant of the SiCO film is 3 or less, and the relative dielectric constant of the CH film is 2.5 or less.
  • the CF film 202 is formed by, for example, CVD that decomposes a fluorocarbon gas as a reaction gas with Xe or Kr plasma.
  • the CF film 202 is formed by CVD that decomposes the fluorocarbon gas with Ar plasma.
  • a CF film having a two-layer structure (202a and 202b in FIG. 2) can be obtained by sequentially performing these CVDs.
  • the CF film formed by Ar plasma has a lower relative dielectric constant than the CF film formed by Xe or Kr plasma. In any case, the relative dielectric constant can be lowered to 2 or less, or about 1.7.
  • the fluorocarbon gas has a general formula C F (where n is 2
  • An unsaturated aliphatic fluoride represented by F (n is an integer of 2 to 8) can be used.
  • fluorocarbons represented by the general formula C F such as fluorocarbons containing fluorocyclobutane
  • Bonn is preferred.
  • the first CF film is removed from 5 to 5 by Xe or Kr plasma.
  • a second CF film is formed to 280 to 500 nm by Ar plasma.
  • N gas is introduced into the Ar gas plasma to generate nitrogen radicals (plasma is generated only by N gas).
  • Nitrogen radicals may be generated), and degassing from the surface of the CF film may be reduced by nitriding the surface of the CF film (thickness 1 to 5 nm, preferably 2 to 3 nm). This eliminates film peeling and allows the relative dielectric constant to be controlled within the range of 1.7 to 2.2.
  • annealing is performed in an inert gas atmosphere, preferably under reduced pressure of about lTorr (about 133 Pa).
  • a CH film may be used instead of the CF film or laminated on the CF film. As described above, the CH film can have a low relative dielectric constant of 2.5 or less. CH film is like C H or C H
  • a gas is introduced together with Ar, etc. to make it into plasma, and it is formed by CVD.
  • the interlayer insulating film has a Si N film, Si on the upper surface of the formed CF film and / or CH film.
  • a multilayer film composed of a CN film, a SiCO film, a CH film, or a combination thereof may be formed.
  • the relative dielectric constant of the interlayer insulating film configured as described above is formed so as to be less than 2.5 on the average (as a whole).
  • the thermal conductivity of the CF film is 0.13—0.21 (W / mK), and 10 ⁇ 7 to 6.2 ⁇ 2 of SiO.
  • the interlayer insulating film penetrates in order to electrically and thermally connect between the wirings of the wiring layers positioned above and below (for example, between the wirings of the first wiring layer and the second wiring layer).
  • a hole (not shown) is formed.
  • This through hole is also called a via hole, and can be generally produced by a technique called photoetching.
  • the hole diameter is determined based on the width of the wiring located above and below. This through hole is used as a through hole for electrically connecting the wirings and as a dummy hole for thermally connecting the wirings.
  • the through hole (conductive connection body) is a through-hole formed in the interlayer insulating film filled with a conductive material.
  • the purpose of the through hole is to establish conduction between the upper and lower wirings that are electrically separated by the first insulator. Therefore, the through hole is provided only at a position necessary for circuit formation, and cannot be provided at an arbitrary position.
  • the through hole can be formed by a known method.
  • the through-hole can transfer not only electrical signals but also heat.
  • a dummy hole (insulating thermal conductor) is a through-hole formed in an interlayer insulating film filled with a second insulator having a thermal conductivity larger than that of the first insulator. .
  • the wire can transfer heat from one wire to the other wire faster than the first insulator between the upper and lower wires electrically separated by the first insulator. Therefore, the dummy hole is also called a thermal via.
  • thermal vias By providing thermal vias, when the temperature of a certain wiring rises, heat can be quickly transferred to other wiring, heat dissipation can be promoted, and abnormal temperature rise of each wiring can be suppressed. Since the dummy hole is an insulator, it does not transmit electrical signals. Therefore, the dummy hole can be provided at an arbitrary place.
  • SiCN is used as the second insulator. SiCN can achieve sufficient heat conduction even when a CF film is used as an interlayer insulation film, which has a high thermal conductivity of about 100 W / mK. In addition, the relative dielectric constant of SiCN is 5 or less (about 4.0), and the average relative dielectric constant of the interlayer insulating film is not significantly increased.
  • SiCN is formed, for example, by plasma treatment using SiH / C H / N.
  • silane gas (SiH) / ethylene (C H) organic silane is used.
  • a heat dissipation device 108 may be provided on the uppermost layer of the semiconductor device of the present embodiment.
  • the heat dissipation device is, for example, a conductive film or a fin structure made of a material having high thermal conductivity (for example, Ag, Cu, Au, Al, Ta, Mo).
  • the dielectric constant of the substantial interlayer insulating material is reduced to ensure high-speed operation, and dummy holes are introduced at necessary points between the wirings with high thermal conductivity SiCN. By doing so, it is possible to improve the reliability of the wiring by suppressing the temperature rise of the wiring.
  • Si CN instead of Si CN, use an insulator with a dielectric constant of 5 or less and a thermal conductivity higher than that of CF or CH film.
  • FIG. 3 shows a partial configuration of a semiconductor device according to the second embodiment of the present invention.
  • the interlayer insulating film between the wiring layers is removed by removing the thermal via (corresponding to the dummy hole in the first embodiment) and the interlayer insulation is formed by the gas! / It is an integrated circuit with a wiring structure.
  • this semiconductor device includes a p-type substrate 301, a CMOS configuration n-wall 302, an nMOS source region 303, an nMOS drain region 304, an nMOS gate insulating film 305, nM It includes an OS gate electrode 306, an nMOS source electrode 307, and an nMOS drain electrode 308.
  • the semiconductor device also includes a pMOS drain region 309, a pMOS source region 310, a pMOS gate insulating film 312, a pMOS gate electrode 311, a pMOS source electrode 313, and a pMOS drain electrode 314.
  • the semiconductor device further includes an element isolation region (SiO, etc.) 315,
  • It includes a back electrode 317, one or more layers of metal wiring 318, conductive vias (through hole nozzles 319 of the first embodiment), and thermal pins 320.
  • the thermal via 320 is shown to connect between the metal wirings 318 adjacent in the vertical direction in the figure.
  • the metal wiring adjacent in the horizontal direction in the figure is shown.
  • the springs 318 may also be connected.
  • the semiconductor device of FIG. 3 uses Cu as the metal wiring.
  • the Cu wiring has a giant grain structure to reduce its resistivity. With this metal wiring and interlayer insulation using gas, the signal delay in each wiring can be reduced to about 1/8.
  • the dielectric constant of BPSG (Boron— doped Phospho- Silicate Glass), a typical interlayer insulating film, is 4
  • the surfaces of the metal wiring 318 and the conductive via 319 are covered with a nitride (not shown) such as titanium nitride, tantalum nitride, or silicon nitride.
  • a nitride such as titanium nitride, tantalum nitride, or silicon nitride.
  • the thermal via 320 can be inserted at an arbitrary position, and is based on the structural robustness and the degree of increase in the wiring temperature. The purchase location is then determined.
  • This semiconductor device can be obtained by removing BPSG after being manufactured as a semiconductor device (semi-finished product) having BPSG as an interlayer insulating film. Therefore, the semi-finished product is manufactured by the same method as that for the conventional semiconductor device. Thermal vias and conductive vias are formed as follows.
  • the surface of the Cu wiring 401 is stabilized on the Cu (alloy) wiring 401.
  • a photoresist 406 as a pattern for forming a via hole and a via hole is sequentially formed. It corresponds to Si N 403, BPSG 404 and Si N 405 force interlayer insulating film.
  • SiCN4 is obtained by plasma treatment using SiH / C H / N.
  • Silane silane may be used.
  • planarization processing such as CMP (Chemical Mechanical Polishing) is performed.
  • the thermal via (SiCN) 407 can be formed in the BPSG 404.
  • the thermal conductivity of air is 0.0241 (W / mK).
  • SiCN has a relative dielectric constant of about 4, so it does not significantly increase the average relative dielectric constant of the interlayer insulation (space).
  • a damascene or dual damascene process is used to form conductive vias and wiring.
  • Cu is used for wiring.
  • Force that can use A1 or A1 alloy for conductive vias Here, the case of using the same Cu as wiring will be explained.
  • a rare gas such as Ar, Kr, or Xe is supplied from the first-stage shower plate, and Cu (hgac) (tmvs), Cu (hgacXteovs), etc., which are Cu supply sources, are supplied as Ar carrier gas.
  • Cu hgac
  • Cu hgacXteovs
  • Ar carrier gas Ar carrier gas
  • the second stage shower plate Plasma excitation by microwaves is performed at a distance of several millimeters directly below the first stage shower plate, and the second stage shower plate is installed in the diffusion plasma region, so the source gas is excessively decomposed. There is nothing.
  • a semi-finished product having BPSG as an interlayer insulating film and having thermal vias and conductive vias formed at predetermined positions of BPSG is obtained.
  • HF molecules dissolve in water and generate HF ions that etch SiO. That
  • the moisture adsorbed on the wafer surface should be removed to at least the monolayer.
  • the moisture adsorbed on the wafer surface should be removed to at least the monolayer.
  • the wiring is covered with Si N, TaN, TiN, etc., and these nitrides do not react with HF gas.
  • the semiconductor device of FIG. 3 can be manufactured.
  • the embodiments have been described in the case of the semiconductor device.
  • the present invention can be applied to all multilayer wiring boards having a multilayer wiring structure on a substrate including at least one of a semiconductor, a conductor, and an insulator. Needless to say.

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Description

明 細 書
半導体装置および多層配線基板
技術分野
[0001] 本発明は、 IC、 LSI等の多層配線構造を有する半導体装置および半導体、導体、 および絶縁体の少なくとも一つを含む基板上に多層配線構造を有する多層配線基 板に関するものである。
背景技術
[0002] ICや LSI等の半導体装置では、その中の各種素子の集積化に伴う配線の長さ及 び面積の増加に対応するため、多層配線構造が用いられている。そして、これらの半 導体装置では、更なる高集積化に対応するため、配線パターンの微細化が進められ 、配線断面積が小さくなる一方で、高速動作を実現するため、配線に流れる電流は 増加する傾向にある。つまり、これらの半導体装置では、各配線に流れる電流の密度 が増大する傾向にある。
[0003] 各配線における電流密度の増加は、ジュール熱の発生量を増大させ、配線の劣化 をはじめとする種々の問題を招くため、配線に発生した熱を効率よく取り除く必要が ある。
[0004] また、この種の半導体装置の動作速度は、配線の抵抗値 Rと配線に起因する容量 Cとの積、即ち RC時定数によって大きく制限される。したがって、半導体装置の動作 速度を高くするには、配線の抵抗値 Rを低減するだけでなぐ容量 Cを低減する必要 力 sある。
[0005] 上記のような問題は、個別の多層配線構造半導体チップに存在するだけでなぐ半 導体チップを搭載した半導体パッケージの多層配線構造にも存在するし、また、多数 の半導体装置を実装した多層配線構造を有する基板 (所謂プリント基板等)やその 他の多層配線基板にも存在する。すなわち、いくら個別の半導体チップにおいて配 線の熱を除去したり配線の抵抗値 R、容量 Cを下げて動作速度を早くしても、ノ /ケ ージゃ配線基板の多層配線構造が熱対応不備のものだったり抵抗値 R、容量 Cが大 きければ、全体として動作速度が遅くなり、熱による問題が回避できないからである。 [0006] 上記問題を解決すべく従来提案された多層配線構造には、層間絶縁膜として、 Si Oや、 Si N、あるいはポリイミド等の高分子材料を用い、層間を電気的に接続する
2 3 4
スルーホールのみならず、層間絶縁膜に形成された貫通孔に層間絶縁膜よりも大き V、熱伝導率を有する絶縁物 (A1N)を充填した熱ビアを設けることによって、層間伝 熱を行うようにしたものがある（例えば、特許文献 1：特開平 9 129725号公報参照）
[0007] また、従来提案された他の多層配線構造では、信号伝送速度をさらに上昇させる ために、層間絶縁部の低誘電率化を目的として空気を層間絶縁に利用しているもの 力 る（例えば、特許文献 2 :国際公開 WO00/74135参照。）。
[0008] 特許文献 1：特開平 9 129725号公報
特許文献 2：国際公開 WO00/74135
発明の開示
発明が解決しょうとする課題
[0009] 特許文献 1および 2で提案された多層配線構造では、熱ビアの材料として、熱伝導 率の大きい A1N (および Si N )が用いられている。しかしながら、 A1Nは、その比誘
3 4
電率が 8. 7 (Si Nは 7. 9)と非常に大きいため、層間絶縁に低誘電率の物質を用い
3 4
たとしても平均の誘電率を増加させてしまうという問題点がある。
[0010] そこで、本発明は、低比誘電率の熱ビアを提供し、もって層間絶縁の低誘電率化と 高熱伝導率化を同時に実現することができる多層配線構造を提供することを目的と する。
[0011] 本発明の他の目的は、多層配線構造の層間絶縁が低誘電率化と高熱伝導率化を 同時に実現することができる多層配線基板を提供することである。
[0012] 本発明の更に他の目的は、低誘電率化と高熱伝導率化を同時に実現することがで きる多層配線構造を有する半導体装置を提供することである。
課題を解決するための手段
[0013] 以下に、本発明の態様を記載する。
[0014] (第 1の態様）
本発明の第 1の態様によれば、半導体、導体、および絶縁体の少なくとも一つを含 む基板上に多層配線構造を有する多層配線基板にお!/、て、前記多層配線構造中 の第 1の配線層とその上の第 2の配線層との間に比誘電率が平均して 2. 5以下の気 体または絶縁物が介在し、前記第 1の配線層における少なくとも一つの配線と前記 第 2の配線層における少なくとも一つの配線との間に導電接続体を設け、さらに前記 第 1の配線層における所定の配線と前記第 2の配線層における所定の配線との間に 比誘電率が 5以下の絶縁物熱伝導体を設けたことを特徴とする多層配線基板が得ら れる。
[0015] (第 2の態様）
前記第 1の態様による多層配線基板において、前記第 1の配線層と前記第 2の配 線層との間に絶縁物が介在する場合、前記絶縁物熱伝導体の熱伝導率は該絶縁物 の熱伝導率よりも大きレ、ことが好まし!/、。
[0016] (第 3の態様）
前記第 2の態様による多層配線基板において、前記第 1の配線層と前記第 2の配 線層との間に介在する絶縁物は、炭素とフッ素とを含有する材料層を含んでよい。こ の材料層は、たとえば、フロロカーボン層を主体とする絶縁層が好ましい。
[0017] (第 4の態様）
前記第 2の態様による多層配線基板において、前記第 1の配線層と前記第 2の配 線層との間に介在する絶縁物は、炭素と水素とを含有する材料層を含んでよい。この 材料層は、たとえば、ハイド口カーボン層を主体とする絶縁層や、フロロカーボン層お よびハイド口カーボン層が混在する絶縁層が好ましい。
[0018] (第 5の態様）
前記第 1〜第 4のいずれかの態様による多層配線基板において、前記絶縁物熱伝 導体は、珪素、炭素および窒素を含有する材料を含んでよぐ例えば、 SiCNを含む
[0019] (第 6の態様）
本発明の第 6の態様によれば、複数の半導体素子が形成された基板上に多層配 線構造を有する半導体装置において、前記多層配線構造中の第 1の配線層とその 上の第 2の配線層との間に比誘電率が平均して 2. 5以下の気体または絶縁物が介 在し、前記第 1の配線層における少なくとも一つの配線と前記第 2の配線層における 少なくとも一つの配線との間に所望の導電接続体を設け、さらに前記第 1の配線層に おける所定の配線と前記第 2の配線層における所定の配線との間に比誘電率が 5以 下の絶縁物熱伝導体を設けたことを特徴とする半導体装置が得られる。
[0020] (第 7の態様）
前記第 6の態様による半導体装置において、前記第 1の配線層と前記第 2の配線 層との間に絶縁物が介在する場合、前記絶縁物熱伝導体の熱伝導率が該絶縁物の 熱伝導率よりも大きレ、ことが好まし!/、。
[0021] (第 8の態様）
前記第 7の態様による半導体装置において、前記第 1の配線層と前記第 2の配線 層との間に介在する絶縁物は、炭素とフッ素とを含有する材料層を含んでよい。この 材料層は、たとえば、フロロカーボン層を主体とする絶縁層が好ましい。
[0022] (第 9の態様）
前記第 7の態様による半導体装置において、前記第 1の配線層と前記第 2の配線 層との間に介在する絶縁物は、炭素と水素とを含有する材料層を含んでよい。この材 料層は、たとえば、ハイド口カーボン層を主体とする絶縁層や、フロロカーボン層およ びノヽイド口カーボン層が混在する絶縁層が好ましい。
[0023] (第 10の態様）
前記第 6〜第 9の!/、ずれかの態様による半導体装置にお!/、て、前記絶縁物熱伝導 体は、珪素、炭素および窒素を含有する材料を含んでよぐ例えば、 SiCNを含む。 発明の効果
[0024] 本発明によれば、前記第 1の配線層と前記第 2の配線層との間に比誘電率が平均 して 2. 5以下の気体または絶縁物を介在させるとともに、比誘電率が 5以下の絶縁物 熱伝導体を用いて熱ビアを形成するようにしたことで、低誘電率でかつ高熱伝導率 の多層配線構造を実現することができる。
図面の簡単な説明
[0025] [図 1]本発明が適用される半導体装置の概略構成を示す断面図である。
[図 2]本発明の第 1の実施の形態に係る半導体装置に用いられる層間絶縁膜の構成 を示す断面図である。
[図 3]本発明の第 2の実施の形態に係る半導体装置構成を示す部分断面図である。
[図 4A]図 3に示した半導体装置の熱ビアの形成方法を説明するための図である。
[図 4B]図 3に示した半導体装置の熱ビアの形成方法を説明するための図である。
[図 4C]図 3に示した半導体装置の熱ビアの形成方法を説明するための図である。
[図 4D]図 3に示した半導体装置の熱ビアの形成方法を説明するための図である。
[図 5A]図 3に示した半導体装置の導電ビアの形成方法を説明するための図である。
[図 5B]図 3に示した半導体装置の導電ビアの形成方法を説明するための図である。 発明を実施するための最良の形態
[0026] 以下、図面を参照して本発明の実施の形態について詳細に説明する。
[0027] 本発明の第 1の実施の形態に係る半導体装置は、半導体領域を含む基板上に第 1 の配線層とその上の第 2の配線層とを少なくとも有している。例えば、図 1に示すよう に、シリコン基板 100上に形成された 7層の配線層 101〜； 107と、それらの間、最下 層の配線層 101と基板 100との間、及び最上層の配線層 107と放熱装置 108との間 に配された層間絶縁膜 109〜116を有するものであってよい。図 1では、便宜上、配 線層と層間絶縁膜との境界は図示を省略している。また、各配線層の左側に示した 数値、各層間絶縁膜の右側に示した数値は、それぞれ層厚、膜厚の例を示す。配線 層 101の下側、配線層 106の上側に示した数値は、それぞれ配線幅、配線ピッチの 例を示す。
[0028] ここで、半導体装置とは、電気回路や電気素子を一つの基板上に高密度に構成し たもの、すなわち、トランジスタ、抵抗体、コンデンサ等を使って集積化したものを意 味し、具体的には、 ICや LSIである。
[0029] 基板としては、半導体素子を形成したシリコン基板のほかに、例えば、金属基板、 一般の半導体基板、ガラスやブラスティックのような絶縁体基板、あるいは絶縁体膜 で被覆された後さらに半導体膜で被覆された金属基板、半導体膜で被覆された絶縁 体基板等が利用できる。
[0030] この基板は、導電性基板としての利用を可能にするため、少なくとも表面及び/又 は裏面を構成する材料（Siや GaAsなどの半導体材料）の電気伝導度を 10— 8 ( Ω ' C πιΓ1以上とすることが望ましい。また、この基板の表面及び/又は裏面は、その上に 各種素子などを作製することから、可能なかぎり平坦な面であることが好ましい。金属 としては、 Ta, Ti, W, Co, Mo, Hf, Ni, Zr, Cr, V, Pd, Au, Pt, Mn, Nb, Cu, Ag,又は Alが好ましい。半導体としては、 Si, Ge, GaAs,又は C (ダイァモンド）が好 ましい。半導体膜で被覆された絶縁体としては、 SiO (酸化シリコン）， SiN (窒化シリ
2
コン）， A1N (窒化アルミニウム）， Al O (酸化アルミニウム），又は Si〇 Nからなる混
2 3
合膜が好ましい。絶縁体膜で被覆された後さらに半導体膜で被覆された金属として は、 Ta, Ti, W, Co, Mo, Hf, Ni, Zr, Cr, V, Pd, Au, Pt, Mn, Nb, Cu, Ag, 又は Alが好ましい。
[0031] 半導体領域を含む基板上に少なくとも 2つの配線層を有する半導体装置の場合、 第 1の配線層及び第 2の配線層の配線としては、金属配線やポリシリコン、ポリサイド が利用できる。この配線に用いられる金属薄膜は、半導体表面との間に酸化物のよう な中間層をつくらないように、高真空での金属の蒸着ゃスパッタ、あるいは金属の塩 化物などを用いた高温中での CVD法により作製される。
[0032] 金属薄膜の材料としては、例えば、次に示すものが挙げられる。
[0033] Si半導体装置では、 Al, Cr, W, Mo, Cu, Ag, Au, Ti, WSi , MoSi , TiSi、
2 2 2 又は、これらを主成分とする合金（例えば、 Cu— Mg合金、 Cu— Nb合金、 Cu-Al 合金）、若しくは、これらの材料が層状に積層された配線 (例えば、 A1— Ti Al、 Ti N— Al合金— TiN、 W— Al合金— W)などがある。また、 GaAs半導体装置では、 A u, Al, Ni, Pt、又は、これらを主成分とする合金がある。
[0034] 特に、以下の理由から、 Si半導体装置では、 Al, Cu, Ag, Au、又は、これらを主 成分とする合金が重用されてレ、る。
[0035] (A)電極材料とォーミック接触になること、
(B)絶縁膜（SiO , Si N , Al Oなど）との密着性が良いこと、
2 3 4 2 3
(C)導電率が大きいこと、
(D)加工が容易で加工精度が高いこと、及び
(E)化学的 ·物理的、さらに電気的にも安定であること。
[0036] また、本実施の形態に係る半導体装置は、第 1の配線層と第 2の配線層との間を電 気的に絶縁する第 1の絶縁物（層間絶縁膜)を有している。もちろん、基板と第 1の配 線層との間や配線層と放熱装置 108との間、 3以上の配線層を有する場合にそれら の配線層間にも、層間絶縁膜は設けられる。
[0037] 第 1の絶縁物は、図 2に示すように、下地層 201とその上に形成された CF (フロロ力 一ボン）膜 202とを有して!/、る。
[0038] 下地層は、例えば、 SiCN膜、 Si N膜、 SiCO膜、 SiO膜、 CH膜、またはそれら
3 4 2
の組み合わせからなる多層膜である。これらの比誘電率は 4以下である。特に SiCO 膜の比誘電率は 3以下、 CH膜の比誘電率は 2. 5以下である。
[0039] CF膜 202は、例えば、反応ガスとしてフルォロカーボンガスを Xe又は Krプラズマ によって分解する CVDにより形成される。あるいは、 CF膜 202はフルォロカーボンガ スを Arプラズマによって分解する CVDにより形成される。あるいは、これらの CVDを 順次行うことにより 2層構造の CF膜（図 2の 202a及び 202b)とすることもできる。なお 、 Xe又は Krプラズマで形成した CF膜よりも Arプラズマにより形成した CF膜のほうが 、その比誘電率は低い。いずれにしても、その比誘電率は 2以下、 1. 7程度まで低く することも可能である。
[0040] フルォロカーボンガスとしては、一般式 C F (但し、 nは 2
n 2n 〜8の整数）もしくは、 C n
F (nは 2〜8の整数)で示される不飽和脂肪族フッ化物を用いることができる。特
2n— 2
に、オタタフノレォロペンチン、オタタフノレォロベンタジェン、オタタフノレォロシクロペン
くはフルォロシクロブタンを含むフッ化炭素等の一般式 C Fで示されるフルォロカー
5 8
ボンが好ましい。
[0041] 例えば、 CF膜を 2層構造とする場合、 Xe又は Krプラズマにより、第 1の CF膜を 5〜
10nm形成し、続いて、 Arプラズマにより第 2の CF膜を 280〜500nm形成する。
[0042] また、 CF膜の形成後、好ましくは、さらにァニールを行った後、 Arガスによるプラズ マに Nガスを導入して窒素ラジカルを生成し（Nガスのみによりプラズマを発生させ
2 2
窒素ラジカルを生成しても良い）、 CF膜の表面（厚み l〜5nm、好ましくは 2〜3nm) を窒化することにより、この CF膜の表面からの脱ガスを低減するようにしてもよい。こ れによって、膜剥がれをなくし、比誘電率を 1. 7〜2. 2の範囲で制御することができ
[0043] なお、ァニールを行う場合は、不活性ガス雰囲気下で、好ましくは lTorr (約 133P a)程度の減圧下で行う。
[0044] CF膜の代わりに、または CF膜に積層して、 CH膜を用いても良い。 CH膜は上記の ように 2. 5以下の低比誘電率とすることができる。 CH膜は C Hや C Hのような C H
2 2 2 4
ガスを Ar等とともに導入しプラズマ化させて CVDで成膜される。
y
[0045] さらに、層間絶縁膜は、形成した CF膜および/または CH膜の上面に Si N膜、 Si
3 4
CN膜、 SiCO膜、 CH膜、またはそれらの組み合わせからなる多層膜を形成したもの であってもよい。
[0046] 以上のように構成された層間絶縁膜の比誘電率は、平均して (全体として） 2. 5以 下となるように形成される。
[0047] なお、 CF膜の熱伝導率は、 0. 13—0. 21 (W/mK)であり、 SiOの 10· 7〜6· 2
2
(W/mK)よりも 2桁小さい。この熱伝導の悪さを、後述の熱ビアにより解消する。
[0048] 層間絶縁膜には、その上下に位置する配線層の配線間（例えば、第 1の配線層と 第 2の配線層との配線間）を電気的、熱的に接続するために貫通孔（図示せず）が形 成されている。この貫通孔はビアホールとも呼ばれ、一般的に、フォトエッチングと呼 ばれる手法で作製できる。孔径は、上下に位置する配線の幅に基づいて決定される 。この貫通孔は、電気的に配線間を接続するためのスルーホール、また熱的に配線 間を接続するためのダミーホールとして利用される。
[0049] スルーホール (導電接続体）は、層間絶縁膜に形成された貫通孔の中に導電物質 を充填したものである。スルーホールは、第 1の絶縁物によって電気的に分離された 上下に位置する配線の間の導通をとることが役目である。したがって、スルーホール は回路形成上必要な位置に限って設けられるもので、任意の位置に設けることはで きない。スルーホールは公知の方法により形成することができる。なお、スルーホール は、電気信号のみならず、熱も伝達することができる。
[0050] ダミーホール (絶縁性熱伝導体）は、層間絶縁膜に形成された貫通孔の中に第 1の 絶縁物よりも大きな熱伝導率を有する第 2の絶縁物を充填したものである。ダミーホ ールは、第 1の絶縁物によって電気的に分離された上下に位置する配線間において 、一方の配線から他方の配線へ、第 1の絶縁物よりも早く熱を伝達することができる。 従って、ダミーホールを熱ビアとも呼称する。熱ビアを設けることにより、ある配線の温 度が上昇した場合に、熱を迅速に他の配線へ伝達し、放熱を促して、各配線の異常 な温度上昇を抑えることができる。ダミーホールは絶縁物であるため、電気信号を伝 達しない。したがって、ダミーホールは、任意の場所に設けることが可能である。
[0051] 第 2の絶縁物としては、 SiCNが用いられる。 SiCNは、熱伝導率が約 100W/mK と高ぐ層間絶縁膜として CF膜を用いても、十分な熱伝導を実現できる。また、 SiCN の比誘電率は 5以下 (4. 0程度）であり、層間絶縁膜の平均の比誘電率を大きく上昇 させることもない。
[0052] SiCNは、例えば、 SiH /C H /Nを用いたプラズマ処理によって形成すること
4 2 4 2
カできる。なお、シランガス（SiH ) /エチレン（C H )の代わりに、有機シランを用い
4 2 4
ることあでさる。
[0053] 本実施の形態の半導体装置の最上層には、放熱装置 108が設けられてもよい。放 熱装置は、例えば、熱伝導率の大きな材料（例えば、 Ag, Cu, Au, Al, Ta, Mo)で 作製された導電性膜やフィン構造などである。
[0054] 以上の構成によれば、実質的な層間絶縁物の比誘電率を小さくして高速動作を保 証し、かつ、熱伝導率の高い SiCNで配線間の要所要所にダミーホールを導入する ことにより、配線の温度上昇を抑えて配線の信頼性を向上させることが可能となる。 Si CNの代わりに、誘電率が 5以下で、熱伝導率が CF膜や CH膜よりも高い絶縁物を用 いること力 Sでさる。
[0055] 次に、本発明の第 2の実施の形態について説明する。
[0056] 図 3に、本発明の第 2の実施の形態に係る半導体装置の部分構成を示す。図示の 半導体装置は、配線層間の層間絶縁膜が熱ビア（第 1の実施の形態におけるダミー ホールに相当 )を除!/、て除去され、気体により層間絶縁が成されて!/、る多層配線構 造の集積回路である。
[0057] 詳述すると、この半導体装置は、 p型基板 301、 CMOS構成用 nゥヱル 302、 nMO Sのソース領域 303、 nMOSのドレイン領域 304、 nMOSのゲート絶縁膜 305、 nM OSのゲート電極 306、 nMOSのソース電極 307、 nMOSのドレイン電極 308を含む 。半導体装置はまた、 pMOSのドレイン領域 309、 pMOSのソース領域 310、 pMO Sのゲー卜絶縁膜 312、 pMOSのゲー卜電極 311、 pMOSのソース電極 313、 pMO Sのドレイン電極 314を含む。半導体装置はさらに、素子分離領域（SiO等） 315、そ
2 の上面側に形成された絶縁膜（SiO等） 316、 p型基板 301の裏面側に形成された
2
裏面電極 317、 1層以上の金属配線 318、導電ビア（第 1の実施の形態のスルーホ 一ノレ (こネ目当） 319、及び熱ピ、 320を含む。
[0058] 図 3において、熱ビア 320は、図の上下方向に隣接する金属配線 318間を接続す るように示されている力 構造強度を高めるために、図の左右方向に隣接する金属配 泉 318間をも接続するようにしてもよい。
[0059] 図 3の半導体装置は、金属配線として Cuを用いる。 Cu配線は、その抵抗率を低減 するため、ジャイアントグレイン構造とする。この金属配線と、気体を用いた層間絶縁 により、各配線における信号遅延を 1/8程度にすることができる。代表的な層間絶 縁膜である BPSG (Boron— doped Phospho- Silicate Glass)の比誘電率が 4
. 0程度であるのに対して、気体（望ましくは、熱伝導度の大きい He)では、その比誘 電率が 1. 0と低いからである。
[0060] 金属配線 318及び導電ビア 319は、その表面が図示しない窒化物（窒化チタン、 窒化タンタル、あるいは窒化シリコン等）により覆われている。
[0061] 導電ビア 319の揷入個所は、回路設計により決定される一方、熱ビア 320は、任意 位置に揷入することが可能であり、構造的丈夫さと配線温度の上昇の程度等に基づ いて揷入個所が決定される。
[0062] 次に、図 3の半導体装置の製造方法について説明する。
[0063] この半導体装置は、層間絶縁膜として BPSGを有する半導体装置 (半完成品）とし て製造された後、 BPSGを除去することにより得ること力 Sできる。したがって、半完成 品の製造は、従来の半導体装置と同様の方法により行われる。熱ビアと導電ビアの 形成は、以下のように行われる。
[0064] まず、熱ビアの形成方法について説明する。
[0065] 図 4Aに示すように、 Cu (合金）配線 401上に、 Cu配線 401の表面を安定化させる 導電十生窒ィ匕膜（TiN又は TaN等） 402、薄レヽ Si N 403、 BPSG404、 Si N 405、及
3 4 3 4 びビアホール形成用パターンとしてのフォトレジスト 406が順次形成されているものと する。なお、 Si N 403、 BPSG404及び Si N 405力 層間絶縁膜に相当する。
3 4 3 4
[0066] 次に、バランスド'エレクトロン 'ドリフト（BED)マグネトロンプラズマ RIE装置で、 C F
4
/CO/O /Arガスを用い、 Si N 403、 BPSG404及び Si N 405をエッチング
8 2 3 4 3 4
すると、図 4Bに示す状態となる。エッチングの最終工程（Si N 405の残りをエッチす
3 4
る工程)を、 C F /CO/O /Xe (又は Kr)ガスを用いて行うことにより、導電性窒化
4 8 2
膜 402に与える表面損傷を十分小さくすることができる。
[0067] 次に、 SiH /C H /Nを用いたプラズマ処理により、図 4Cに示すように、 SiCN4
4 2 4 2
07, 408を堆積させる。なお、シランガス（SiH ) /エチレン（C H )の代わりに、有
4 2 4
機シランを用いてもよい。
[0068] 続いて、 IPA (30%程度）/ KF (10%程度）/ H O溶液を用いて、 0· 5〜3MHz
2
程度のメガソニック超音波を照射する処理を行うと、図 4Dに示すように、フォトレジスト 406力 Si N 405より录 IJ離する。その結果、フ才卜レジス卜 406上に堆積した SiCN408
3 4
は、リフトオフにより除去される。なお、必要なら、 CMP (Chemical Mechanical Polishi ng)等の平坦化処理を行う。
[0069] 以上のようにして、 BPSG404中に熱ビア（SiCN) 407を形成することができる。
[0070] 配線層間が空気の場合、空気の熱伝導率は、 0. 0241 (W/mK)であり、 SiOの
2
10. 7〜6· 2 (W/mK)より 3桁小さい。しかしながら、 SiCNの熱伝導率は約 100 ( W/mK)であり、配線層間の熱伝導を十分に行うことができる。し力、も、 SiCNは、比 誘電率が 4程度なので、層間絶縁部（空間）の平均の比誘電率を大きく増加させるこ ともない。
[0071] 次に、導電ビア及び配線を形成する工程について説明する。導電ビア及び配線の 形成には、ダマシンあるいはデュアルダマシン工程が用いられる。配線には前述の 通り、 Cuが用いられる。導電ビアには、 A1又は A1合金を用いることもできる力 ここで は、配線と同じ Cuを用いる場合について説明する。
[0072] 2段シャワープレートマイクロ波プラズマ装置を用い、図 4Bと同様に、 Si N 403、 B
3 4
PSG404及び Si N 405ίこヒ、、 ホーノレを形成する。 [0073] 次に、上記装置にて、基板電極の高周波電力をゼロにするとともに、導入するガス を He/O 、 Kr/O、または Kr/H Oなどに切り換え、 RLSA (Radial Line Slot
2 2 2
Antenna)を通してマイクロ波を印加する。これにより、 O *や OH*を大量に発生さ せて、表面及びビアホール壁面に堆積した薄いフロロカーボン膜を除去する。
[0074] 次に、 Cuの拡散を抑制するための窒化膜を BPSG404のビアホール壁面に形成 するため、 NH /Ar (又は Kr)、あるいは N /H /Ar (または Kr)等のガスを流し、
3 2 2
マイクロ波により高密度プラズマを励起する。これにより、大量の NH*が発生し、図 5 Aに示すように、 BPSG404のビアホーノレ壁面の表面が 5〜20nm程度、 Si N 409
3 4 に変わる。
[0075] この状態で、 Ar, Kr, Xe等の希ガスを 1段目のシャワープレートから供給し、 Cuの 供給源となる Cu(hgac)(tmvs)、 Cu(hgacXteovs)等を Arキャリアガスとともに 2段目のシ ャワープレートから供給する。マイクロ波によるプラズマ励起は、 1段目のシャワープレ ート直下数 mmの距離のところで行われ、 2段目のシャワープレートは拡散プラズマ 領域に設置されているため、原料ガスは過度に分解されることはない。 Ar+ , Kr+ , X e+や Ar* , Kr* , Xe *との衝突により、励起されたりイオン化されたりするものがほとん どであり、表面吸着後イオン照射により Cu膜が堆積する。 Cuの CMPやシリコンプロ ック表面に数 mのダイアモンド薄膜形成を行った後、研磨用の溝パターンを設けた ダイアモンド研削面による研削を行った後、臭酸（COOH) による洗浄を行うと、図 5
2
Bに示すような Cu410が埋め込まれた導電ビアが形成される。
[0076] Cu410の周囲は、 Si N 409により覆われており、 Cuの BPSG404への拡散は抑
3 4
制される。
[0077] なお、 Cu410の表面に、 TiNや TaNを熱 CVDにより 5〜； ! Onm程度選択堆積させ ておくとその酸化を防止することができる。
[0078] 以上のようにして、層間絶縁膜として BPSGを有し、 BPSGの所定個所に熱ビア及 び導電ビアが形成された半完成品が得られる。
[0079] 次に、少なくとも水分量を lppmに低減した Nや Arなどのガス中に無水の HFガス
2
を 1〜7%添加したガスを用いて、層間絶縁膜としての BPSGのみを選択的に取り除
<。 [0080] HF分子は、水に溶解して、 SiOをエッチングする HF—イオンを発生させる。それ
2 2
ゆえ、 BPSGの除去を fiう際には、ゥエーハ表面に吸着している水分を少なくとも単 分子層以下にまで除去しておく。例えば、水分量 lppm以下の Nガス雰囲気下でゥ
2
エーハをベーキング（200°C以上、望ましくは 300°C以上）する。その後は、 BPSGと HFとの反応により発生する水（H O)がゥヱーハ表面に吸着しないように、ゥヱーハ
2
温度を 120〜； 140°Cに維持する。
[0081] HFガスの濃度は、低すぎるとエッチング速度が遅くなりすぎ、高すぎると SiO等、 B
2
PSG以外の部分をエッチングし始める。
[0082] 配線は Si N , TaN, TiNなどで覆われており、これら窒化物は HFガスと反応しな
3 4
V、ので、配線がエッチングされることはなレ、。
[0083] 以上のようにして、図 3の半導体装置が製造できる。
産業上の利用可能性
[0084] 以上、実施例を半導体装置の場合について説明したが、本発明は半導体、導体、 および絶縁体の少なくとも一つを含む基板上に多層配線構造を有する多層配線基 板全般に適用できることは言うまでもない。

Claims

請求の範囲
[1] 半導体、導体、および絶縁体の少なくとも一つを含む基板上に多層配線構造を有 する多層配線基板にぉレ、て、
前記多層配線構造中の第 1の配線層とその上の第 2の配線層との間に比誘電率が 平均して 2. 5以下の気体または絶縁物が介在し、前記第 1の配線層における少なく とも一つの配線と前記第 2の配線層における少なくとも一つの配線との間に導電接続 体を設け、さらに前記第 1の配線層における所定の配線と前記第 2の配線層におけ る所定の配線との間に比誘電率が 5以下の絶縁物熱伝導体を設けたことを特徴とす る多層配線基板。
[2] 前記第 1の配線層と前記第 2の配線層との間に絶縁物が介在し、前記絶縁物熱伝 導体の熱伝導率が該絶縁物の熱伝導率よりも大き!/、ことを特徴とする請求項 1に記 載の多層配線基板。
[3] 前記第 1の配線層と前記第 2の配線層との間に介在する絶縁物が炭素とフッ素とを 含有する材料を含むことを特徴とする請求項 2に記載の多層配線基板。
[4] 前記第 1の配線層と前記第 2の配線層との間に介在する絶縁物が炭素と水素とを 含有する材料を含むことを特徴とする請求項 2に記載の多層配線基板。
[5] 前記絶縁物熱伝導体が珪素、炭素および窒素を含有する材料を含むことを特徴と する請求項 1に記載の多層配線基板。
[6] 前記絶縁物熱伝導体が SiCNを含むことを特徴とする請求項 5に記載の多層配線 基板。
[7] 複数の半導体素子が形成された基板上に多層配線構造を有する半導体装置にお いて、
前記多層配線構造中の第 1の配線層とその上の第 2の配線層との間に比誘電率が 平均して 2. 5以下の気体または絶縁物が介在し、前記第 1の配線層における少なく とも一つの配線と前記第 2の配線層における少なくとも一つの配線との間に導電接続 体を設け、さらに前記第 1の配線層における所定の配線と前記第 2の配線層におけ る所定の配線との間に比誘電率が 5以下の絶縁物熱伝導体を設けたことを特徴とす る半導体装置。
[8] 前記第 1の配線層と前記第 2の配線層との間に絶縁物が介在し、前記絶縁物熱伝 導体の熱伝導率が該絶縁物の熱伝導率よりも大きいことを特徴とする請求項 7に記 載の半導体装置。
[9] 前記第 1の配線層と前記第 2の配線層との間に介在する絶縁物が炭素とフッ素とを 含有する材料を含むことを特徴とする請求項 8に記載の半導体装置。
[10] 前記第 1の配線層と前記第 2の配線層との間に介在する絶縁物が炭素と水素とを 含有する材料を含むことを特徴とする請求項 8に記載の半導体装置。
[11] 前記絶縁物熱伝導体が珪素、炭素および窒素を含有する材料を含むことを特徴と する請求項 7に記載の半導体装置。
[12] 前記絶縁物熱伝導体が SiCNを含むことを特徴とする請求項 11に記載の半導体 装置。
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