WO2008029841A1 - Ad converter circuit and optical sensor - Google Patents

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WO2008029841A1
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capacitor
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feedback
output
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Masaki Mizoguchi
Yasuhiro Suzuki
Seiichiro Mizuno
Hiroo Yamamoto
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Hamamatsu Photonics KK
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements

Definitions

  • the present invention relates to a photodetection device that can output a digital value corresponding to the amount of incident light, and an AD conversion circuit suitably used in such a photodetection device.
  • a photodetection device includes a photodiode that generates an amount of charge according to the amount of incident light, an integration circuit that accumulates the charge generated by the photodiode and outputs a voltage value corresponding to the amount of accumulated charge, .
  • the photodetection device may include an AD conversion circuit that converts a voltage value (analog value) output from the integration circuit force into a digital value and outputs the digital value.
  • the photodetection device can capture a one-dimensional image or a two-dimensional image when a plurality of photodiodes are arranged one-dimensionally or two-dimensionally.
  • This AD conversion circuit includes at least 2N capacitors, and can input an analog value to be AD converted as a differential signal and output an N-bit digital value corresponding to the analog value.
  • N is an integer of 2 or more.
  • the voltage value (signal component + noise component) output from the integration circuit when an amount of charge corresponding to the amount of light incident on the photodiode is accumulated Is input to the AD converter circuit, and the voltage value (noise component) output from the integration circuit when charge is not accumulated is input to the AD converter circuit, and the difference between the two voltage values (that is, only the signal component) Is converted to a digital value by the AD conversion circuit. Therefore, the digital value output from the AD conversion circuit is a value according to the amount of light incident on the photodiode, and is a highly accurate value from which noise components have been removed.
  • Non-Patent Document 1 Analog Devices Product AD7641 Technical Data Sheet Invention Disclosure Problems to be solved by the invention
  • the AD conversion circuit as described above needs to include at least 2N capacitors according to the number of bits N of the digital value to be output, and a capacitor having a very large capacitance value. It is. For this reason, the AD conversion circuit and the photodetection device become large-sized, and when integrated, the chip area increases.
  • the present invention has been made to solve the above problems, and an object thereof is to provide an AD conversion circuit and a photodetection device that can be miniaturized.
  • An AD conversion circuit includes (1) an amplifier having first and second input terminals and first and second output terminals, first to fourth capacitors, and first to second capacitors.
  • One end of the first switch is connected to the first input terminal of the amplifier via the first capacitor
  • one end of the second switch is connected to the second input terminal of the amplifier via the second capacitor.
  • the third switch and the third capacitor are provided in parallel between the first input terminal and the first output terminal of the amplifier, and the fourth switch and the fourth capacitor are connected to the second input terminal and the second output of the amplifier.
  • the first variable capacitor connected to the quasi-potential or the second reference potential and the other end of each of the capacitors connected to the first common point; and (3) different capacitance values (C, ⁇ , 2 n_ 1 C, ⁇ ⁇ ⁇ , comprises N capacitors having 2 ⁇ , by ⁇ number of capacitors each end second connection switching means second output terminal of the amplifier, the first reference potential or second reference potential Connected, and the second variable capacitance section with the other end of each of the capacitors connected to the second common point, and (4) the potentials of the first and second common points are input and compared in magnitude.
  • a comparison unit that outputs a comparison signal representing the comparison result; and (5) a comparison signal output from the comparison unit is input, and based on the comparison signal, the potential difference between each of the first and second common points is calculated.
  • Both a connection control unit that to output the digital value of ⁇ bits representing the connection state in each of the first and second connection switching means comprises a first feedback capacitor and a first feedback switch (6), the first feedback key A first feedback section in which one end of the capacitor is connected to the first common point via the first feedback switch, and the other end of the first feedback capacitor is connected to the first input terminal of the amplifier; and (7) the second feedback.
  • N is an integer greater than or equal to 2
  • n is an integer greater than or equal to 1 and less than or equal to N.
  • the voltage values input to the first input terminal and the second input terminal of the differential amplifier are amplified by the differential amplifier, and the first of the differential amplifier Output as a differential signal from the output terminal and the second output terminal.
  • the first variable capacitance unit, the second variable capacitance unit, the comparison unit, and the connection control unit constitute a successive approximation AD conversion circuit.
  • the voltage values output from the first output terminal and the second output terminal of the differential amplifier are AD-converted by the successive approximation AD converter circuit, and the corresponding digital value is output from the connection control unit.
  • the potentials of the first common point and the second common point input to the comparison unit are fed back to the differential amplification unit by the first feedback unit and the second feedback unit, and again by the successive approximation type AD converter circuit described above. It is converted into a digital value and output.
  • the differential amplifier further includes a fifth switch and a power source, and the power source is connected to a connection point between the second switch and the second capacitor via the fifth switch. It is suitable. In this case, the output range of the differential amplifier can be expanded.
  • the photodetector according to the present invention inputs a photodiode that generates an amount of electric charge according to the amount of incident light, and stores the electric charge generated by the photodiode and stores a voltage value corresponding to the amount of accumulated electric charge.
  • Output terminal force An integrating circuit for outputting and the AD converter circuit according to the present invention described above are provided, and the first and second switches of the differential amplifier included in the AD converter circuit are connected to the output terminal of the integrating circuit. It is characterized by being.
  • an amount of electric charge corresponding to the amount of incident light V is generated in the photodiode, and the electric charge is input and accumulated in the integrating circuit, and a voltage value corresponding to the accumulated electric charge is stored in the integrating circuit.
  • Output end force is output.
  • the voltage value output from the output terminal of the integration circuit is input to the differential amplifier included in the AD conversion circuit.
  • the AD converter circuit removes an offset error or the like included in the output voltage value of the integrating circuit, and a digital value with an excellent S / N ratio is obtained.
  • FIG. 1 is a configuration diagram of a photodetection device 1 according to the present embodiment.
  • FIG. 2 is a circuit diagram of an AD conversion circuit 20 according to the present embodiment.
  • FIG. 3 is a timing chart for explaining the operation of the photodetecting device 1 according to the present embodiment.
  • FIG. 4 is a timing chart illustrating the operation of the differential amplifier 21 included in the AD conversion circuit 20 according to the present embodiment.
  • FIG. 5 is a timing chart for explaining another operation of the photodetecting device 1 according to the present embodiment.
  • FIG. 1 is a configuration diagram of a photodetecting device 1 according to the present embodiment.
  • the photodetection device 1 shown in this figure includes a photodiode PD, a switch SW, an integration circuit 10, an AD conversion circuit 20, and a control unit 90.
  • the photodiode PD and the switch SW may be combined into one set, and a plurality of sets may be arranged in one or two dimensions. In this case, the number of photodiodes PD and the switch SW is 1
  • a set of integration circuit 10 and AD conversion circuit 20 may be provided.
  • the photodiode PD generates an amount of electric charge according to the amount of incident light, and has an anode grounded and a force sword connected to one end of the switch SW.
  • the switch SW is provided between the photodiode PD and the input terminal of the integration circuit 10, and allows the electric charge generated in the photodiode PD to be input to the integration circuit 10 when the switch SW is closed.
  • the integrating circuit 10 inputs and accumulates the charge generated by the photodiode PD and reached through the switch SW, and outputs a voltage value corresponding to the amount of the accumulated charge from the output terminal to the AD conversion circuit 20.
  • the AD conversion circuit 20 inputs the voltage value (analog value) output from the integration circuit 10 and performs AD conversion, and outputs a digital value corresponding to the input voltage value.
  • the integrating circuit 10 includes an amplifier A, a capacitor C, and a switch SW.
  • the reference voltage is input to the non-inverting input terminal of 10 10 10 1.
  • the inverting input terminal of amplifier A is input to the non-inverting input terminal of 10 10 10 1.
  • SW is provided in parallel between the inverting input terminal and output terminal of amplifier A.
  • the applied voltage value is initialized.
  • the switch SW is open,
  • a voltage value corresponding to the amount of the generated charge is output from the integration circuit 10 to the AD conversion circuit 20.
  • the AD conversion circuit 20 includes a differential amplifier 21, a first variable capacitor 22A, a second variable capacitor 22B, a comparator 23, a connection controller 24, a first feedback unit 25A, and a second feedback unit 25B.
  • a differential amplifier 21 a differential amplifier 21, a first variable capacitor 22A, a second variable capacitor 22B, a comparator 23, a connection controller 24, a first feedback unit 25A, and a second feedback unit 25B.
  • the variable capacitance portion 22A and the second variable capacitance portion 22B have a common configuration.
  • the first feedback unit 25A and the second feedback unit 25B have a common configuration.
  • the control unit 90 opens and closes the switch SW provided with the photodiode PD, opens and closes the switch SW included in the integration circuit 10, and performs AD conversion of the AD conversion circuit 20.
  • FIG. 2 is a circuit diagram of the AD conversion circuit 20 according to the present embodiment.
  • the N value is assumed to be 6.
  • the differential amplifier 21 includes an amplifier A, a first switch SW, a second switch SW, and a third switch.
  • 212 213 214 21 21 amplifies the voltage value input as a differential signal to the non-inverting input terminal and the inverting input terminal with an amplification factor of 26 , and the amplified voltage value is applied to the negative differential output terminal and the positive side. Output as a differential signal from the differential output terminal.
  • One end of the switch SW is connected to the non-inverting input terminal of the amplifier A via the capacitor C.
  • One end of the switch SW is connected to the inverting input terminal of the amplifier A through the capacitor C.
  • switch SW The other end of the switch SW is connected to the output terminal of the integrating circuit 10.
  • capacitor C are connected between the non-inverting input terminal of amplifier A and the differential output terminal on the negative side.
  • Switch SW and capacitor C are connected to amplifier A
  • the first variable capacitance section 22A includes capacitors C to C and switches SW to SW.
  • One end of the capacitor C is connected to the negative differential output terminal of the amplifier A by a switch SW.
  • capacitor C 21 refl ref2.
  • One end of capacitor C is connected to the negative output of amplifier A by switch SW.
  • Capacitor C Power terminal, connected to 1st reference potential V or 2nd reference potential V.
  • capacitor C Connected to ref 2.
  • One end of capacitor C is connected to the negative side of amplifier A by switch SW.
  • each ref2 is connected to the first common point P, and is further connected to ground via switch SW.
  • the second variable capacitor 22B has the same configuration as the first variable capacitor 22A. However, in the second variable capacitor section 22B, the six switches SW to SW constitute the second connection switching means.
  • capacitor C is connected to the differential output on the positive side of amplifier A by switch SW.
  • each of capacitors C to C is connected to terminal or second reference potential V. Also, each of capacitors C to C
  • the other end is connected to the second common point P and further connected to the ground potential via the switch SW.
  • the comparison unit 23 inputs the respective potentials of the first common point P and the second common point P to increase or decrease the size.
  • the comparison is performed, and a comparison signal representing the comparison result is output to the connection control unit 24.
  • the connection control unit 24 receives the comparison signal output from the comparison unit 23, and based on the comparison signal, The first and second common points P and the second common point P are reduced so that the potential difference between them becomes smaller.
  • connection switching means switching means (switches SW to SW included in the variable capacitors 22A and 22B)
  • connection switching by each, and outputs a 6-bit digital value representing the connection state in each of the first and second connection switching means.
  • the first feedback section 25A includes a buffer amplifier A, a capacitor C, and a switch SW.
  • one end of the capacitor C is buffered via the switch SW.
  • the second feedback section 25B also includes a buffer amplifier A, a capacitor C, and a switch SW.
  • one end of the capacitor C is connected to the buffer via the switch SW.
  • the input terminal of the amplifier A is the second common point P
  • the control unit 90 opens and closes each of the switches SW to SW included in the differential amplification unit 21.
  • connection control unit 24 controlled by the control unit 90 includes the open / close operation of each of the switches SW to SW included in the first variable capacitance unit 22A and the second variable capacitance unit 22B.
  • FIG. 3 is a timing chart for explaining the operation of the light detection device 1 according to this embodiment.
  • the operation of each of the photodiode PD, the switch SW, the integrating circuit 10 and the differential amplifier 21 will be described with reference to FIG.
  • This figure shows (a) opening and closing of the switch SW included in the integrating circuit 10, and (b) photodiode.
  • the capacitor C is discharged, and the output voltage value from the differential amplifier 21 is initialized. Difference in time
  • Switch SW included in dynamic amplifier 21 opens, and switch included in integration circuit 10 at time t
  • the switch SW opens, and the switch SW included in the differential amplifier 21 opens at time t. afterwards
  • the switch SW is closed for a certain period from the time, and the photo diode PD
  • the charge accumulated in the junction capacitance portion of the diode PD is input to the integration circuit 10 through the switch SW.
  • the switch SW and the switch included in the differential amplifier 21 are
  • Each switch SW is open.
  • the time when the integrating circuit 10 is in a charge accumulating state is the time t when the switch SW is opened.
  • the integration circuit 10 has the switch sw open.
  • the switch SW is open, so that no charge is stored in the capacitor C because no charge is input from the photodiode PD. Shi
  • the output voltage value from the integration circuit 10 is monotonic after the time.
  • the voltage changes to 13 and eventually reaches a substantially constant voltage value (that is, offset) at a certain time before time t.
  • the switch SW changes from the closed state to the open state at time t.
  • the integration circuit 10 is in an initialized state.
  • the charge accumulated in the capacitor C is the output voltage value of the initialized integrating circuit 10. (Hereinafter referred to as “reset voltage value”). In this way, the reset voltage value is taken into the differential amplifier 21.
  • the integrating circuit 10 outputs an offset voltage value.
  • the amount of charge stored in the capacitor C is an amount corresponding to the offset voltage value.
  • the offset voltage value is taken into the differential amplifier 21.
  • the switch SW is closed for a certain period from the time, and is generated in the photodiode PD.
  • the charge accumulated in the junction capacitance portion of the diode PD is input to the integration circuit 10 through the switch SW.
  • the charge input to the integrating circuit 10 is accumulated in the capacitor C,
  • the signal voltage value corresponding to the amount of charge accumulated in the capacitor c and the offset voltage value overlap.
  • the folded voltage value is output from the integrating circuit 10.
  • switch SW opens at time t, and switch SW opens at time t.
  • a voltage value corresponding to the amount of charge accumulated in the capacitor C is input to the child. This voltage
  • the value is the difference between the voltage value on which the signal voltage value and the offset voltage value are superimposed and the offset voltage value, that is, the signal voltage value.
  • the differential amplifier 21 can also function as a CDS (Correlated Double Sampling) circuit.
  • switch SW opens at time t, and switch SW opens at time t.
  • V + (V -V) / 2-(VE -Vr) / 2 + V ...
  • V -(V -V) / 2-(VE -Vr) / 2 + V ... (2)
  • the input voltage value V of the non-inverting input terminal is a signal voltage value.
  • the input voltage value V at the inverting input terminal depends on the difference between the voltage value of power supply E and the reset voltage value.
  • VE is the voltage value of power supply E
  • Vr is the reset signal level voltage of integration circuit 10.
  • the voltage value output from the negative differential output terminal of the unit 21 is output to the first variable capacitor unit 22A, and the voltage value output from the positive differential output terminal of the differential amplifier unit 21 is the second voltage value. Output to the variable capacitor 22B.
  • the difference between the two input voltage values is the difference between the voltage values output from the negative differential output terminal and the positive differential output terminal of the differential amplifier unit 21, respectively.
  • the comparison unit 23 increases the potentials of the first common point P and the second common point P.
  • connection control unit 24 A small comparison is performed, and a comparison signal representing the comparison result is output to the connection control unit 24. Based on the comparison signal, the connection control unit 24 to which the comparison signal is input causes the first variable capacitance unit 22A to reduce the potential difference between the first common point P and the second common point P.
  • connection switching between the reference potential V and the second reference potential V is controlled. In this case,
  • connection status of the switch is determined!
  • connection control unit 24 outputs a 6-bit digital value indicating the connection status.
  • the digital value that is also output by the connection control unit 24 may be parallel data or serial data. Of these 6-bit digital values, the most significant bit data is the switch SW.
  • the data of the switch represents the connection status of the switch SW.
  • the voltage value output as a differential signal from each of the negative differential output terminal and the positive differential output terminal of the differential amplifying unit 21 is the first variable capacitance unit 22A
  • (2) AD conversion into a 6-bit digital value is performed by the variable capacitance unit 22B, the comparison unit 23, and the connection control unit 24 and output from the connection control unit 24.
  • the potential difference of 1 2 represents the difference between the voltage value represented by the converted digital value and the input voltage value. Therefore, for the voltage difference amplified 26 times, the successive approximation type is the same as above. If AD conversion is performed, a 6-bit digital value following the first 6 bits can be obtained.
  • the output voltage value of each of the power terminal and positive differential output terminal is initialized, and then switches SW and SW are opened.
  • the difference between the output voltage values of the inverting output terminal and the non-inverting output terminal is 26 times the potential difference between the first common point P and the second common point P.
  • the output power of this differential amplifier 21 is 26 times the potential difference between the first common point P and the second common point P.
  • the pressure value is converted into a 6-bit digital signal by a successive approximation AD converter circuit (consisting of a first variable capacitor 22A, a second variable capacitor 22B, a comparator 23, and a connection controller 24). Converted to a value.
  • the voltage value output from the integration circuit 10 is converted into a 12-bit digital value.
  • the voltage value output from the integrating circuit 10 is 6k by performing successive approximation type AD conversion power by (k 1) feedbacks by the first feedback unit 25A and the second feedback unit 25B. Converted to a bit digital value.
  • a plurality of photodiodes PD and switch SW are provided with one set of integrating circuit 10 and AD converter circuit 20! /, A plurality of photodiodes PD are sequentially provided. The above operation is performed. In addition, when a plurality of sets of photodiodes PD and switches SW are two-dimensionally arranged, and one set of integration circuit 10 and AD conversion circuit 20 is provided for each column, a certain row for a certain period. The above-described operation is performed for all the photodiodes PD in the above-described period, and the above-described operation is performed for all the photodiodes PD in the next row in the subsequent period. In this case, the light detection device 1 operates as a two-dimensional imaging device and can capture a two-dimensional image with an excellent S / N ratio from which an offset error or the like is removed.
  • the differential amplifying unit 21 since the differential amplifying unit 21 does not have a resistor around the amplifier A, the differential amplifying unit 21 includes
  • Thermal noise can be suppressed, and power consumption can also be suppressed.
  • the differential amplifier 21 is provided with a switch SW and a power source E.
  • FIG. 4 is a timing chart for explaining the operation of the differential amplifying unit 21 included in the AD conversion circuit 20 according to the present embodiment. This figure shows (a) the differential of this embodiment including switch SW and power supply E.
  • the output voltage from the positive differential output terminal of 215 21 21 is also shown.
  • the output voltage value of the power supply E is set to 3.5 V
  • the center voltage value V of the amplifier A is set to 2.5 V
  • the output voltage value V from the non-inverted output terminal is 1.6 V to 3. IV. This value is calculated from the equation (1) described above. Also, according to equation (1), when the input voltage value of the non-inverting input terminal is V force sov, the positive differential
  • the output voltage value V from the output terminal is 1.5V.
  • the power terminal can output more than 1.5V.
  • the negative differential output terminal of amplifier A is the negative differential output terminal of amplifier A
  • the output range of the child can also be calculated using the above equation (2).
  • the negative differential output terminal can output 3 ⁇ IV or less.
  • the reset voltage value is input to the inverting input terminal of A.
  • the reset voltage value is almost
  • the output voltage values from the positive differential output terminal and the negative differential output terminal can be expressed by the following equations (3) and (4).
  • the output voltage value from the positive differential output terminal is V
  • the output voltage value from the negative differential output terminal is V
  • the input voltage value of the non-inverting input terminal is V
  • the inverting input terminal is V
  • V + V / 2 + V
  • V -V / 2 + V ⁇ ' ⁇ (4)
  • the output voltage value V from the positive differential output terminal is 2.6V to 4.IV, as shown in Fig. 4 (b). Also, according to equation (3), the input voltage value V of the non-inverting input terminal
  • the output range of the differential output terminal on the negative side of A is calculated using equation (4) above.
  • the negative differential output terminal cannot output more than 2.5V.
  • the differential amplifier 21 includes the switch SW and the power source E.
  • the output range of the output terminal has been expanded.
  • FIG. 5 is a timing chart for explaining the operation of the photodetecting device 1 according to the present embodiment when the differential amplifier 21 is not allowed to function as a CDS circuit. The times t to t and t to t shown in this figure are shown in Fig. 3.
  • capacitor C has an amount corresponding to the reset voltage value.
  • Switch SW opens at time and switch SW closes at time
  • the differential output terminal on the positive side outputs a differential signal corresponding to the signal voltage value on which the offset voltage value is superimposed.
  • switch S By changing the timing of closing W, the differential amplifier 21 functions as a CDS circuit
  • the photodetecting device 1 and the AD conversion circuit 20 according to the present embodiment can cope with the case where it is not necessary to remove the offset voltage value.
  • the present invention can be used for a photodetector that can output a digital value corresponding to the amount of incident light, and an AD conversion circuit that is suitably used in such a photodetector.

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Description

明 細 書
AD変換回路および光検出装置
技術分野
[0001] 本発明は、入射光量に応じたデジタル値を出力することができる光検出装置、およ び、このような光検出装置において好適に用いられる AD変換回路に関するものであ
背景技術
[0002] 光検出装置は、入射光量に応じた量の電荷を発生するフォトダイオードと、このフォ トダイオードで発生した電荷を蓄積して当該蓄積電荷量に応じた電圧値を出力する 積分回路と、を備える。また、光検出装置は、積分回路力も出力された電圧値 (アナ ログ値)をデジタル値に変換して該デジタル値を出力する AD変換回路を備える場合 がある。さらに、光検出装置は、複数のフォトダイオードが 1次元または 2次元に配列 されている場合には、 1次元像または 2次元像を撮像することができる。
[0003] このような光検出装置において用いられる AD変換回路として、非特許文献 1に記 載されているような構成を有するものが知られている。この AD変換回路は、少なくと も 2N個のキャパシタを含み、 AD変換対象であるアナログ値を差動信号として入力し て、そのアナログ値に対応する Nビットのデジタル値を出力することができる。ここで、 Nは 2以上の整数である。
[0004] このような AD変換回路を含む光検出装置では、フォトダイオードへの入射光量に 応じた量の電荷が蓄積されているときに積分回路から出力される電圧値 (信号成分 +雑音成分）が AD変換回路に入力されるとともに、電荷非蓄積時に積分回路から 出力される電圧値 (雑音成分）が AD変換回路に入力されて、両者の電圧値の差 (す なわち、信号成分のみ）が AD変換回路によりデジタル値に変換される。したがって、 AD変換回路から出力されるデジタル値は、フォトダイオードへの入射光量に応じた 値であって、雑音成分が除去された高精度な値となる。
非特許文献 1： Analog Devices社の製品 AD7641のテクニカルデータシート 発明の開示 発明が解決しょうとする課題
[0005] しかしながら、上記のような AD変換回路は、出力するデジタル値のビット数 Nに応 じて、少なくとも 2N個ものキャパシタを含み、しかも、容量値が非常に大きいキャパシ タを含むことが必要である。このこと力 、この AD変換回路および光検出装置は、大 型のものとなり、集積化した場合にはチップ面積が大きくなる。
[0006] 本発明は、上記問題点を解消する為になされたものであり、小型化が可能な AD変 換回路および光検出装置を提供することを目的とする。
課題を解決するための手段
[0007] 本発明に係る AD変換回路は、（1) 第 1および第 2の入力端子ならびに第 1および 第 2の出力端子を有するアンプと、第 1〜第 4のキャパシタと、第 1〜第 4のスィッチと を含み、第 1スィッチの一端が第 1キャパシタを介してアンプの第 1入力端子に接続さ れ、第 2スィッチの一端が第 2キャパシタを介してアンプの第 2入力端子に接続され、 第 3スィッチおよび第 3キャパシタがアンプの第 1入力端子と第 1出力端子との間に並 列的に設けられ、第 4スィッチおよび第 4キャパシタがアンプの第 2入力端子と第 2出 力端子との間に並列的に設けられた差動増幅部と、 (2) 互いに異なる容量値 (C, · · · , 2n_ 1C, · · · , 2Ν_^)を有する N個のキャパシタを含み、 N個のキャパシタそれぞ れの一端が第 1接続切替手段によりアンプの第 1出力端子，第 1基準電位または第 2 基準電位に接続され、 Ν個のキャパシタそれぞれの他端が第 1共通点に接続された 第 1可変容量部と、（3)互いに異なる容量値 (C, · · · , 2n_ 1C, · · · , 2^ を有する N 個のキャパシタを含み、 Ν個のキャパシタそれぞれの一端が第 2接続切替手段により アンプの第 2出力端子，第 1基準電位または第 2基準電位に接続され、 Ν個のキャパ シタそれぞれの他端が第 2共通点に接続された第 2可変容量部と、（4)第 1および第 2の共通点それぞれの電位を入力して大小比較し、当該比較結果を表す比較信号 を出力する比較部と、 (5) 比較部から出力された比較信号を入力し、その比較信号 に基づいて、第 1および第 2の共通点それぞれの電位の差が小さくなるように、第 1お よび第 2の接続切替手段それぞれによる接続切替を制御するとともに、第 1および第 2の接続切替手段それぞれにおける接続状態を表す Νビットのデジタル値を出力す る接続制御部と、（6)第 1帰還キャパシタおよび第 1帰還スィッチを含み、第 1帰還キ ャパシタの一端が第 1帰還スィッチを介して第 1共通点に接続され、第 1帰還キャパシ タの他端がアンプの第 1入力端子に接続された第 1帰還部と、（7)第 2帰還キャパシ タおよび第 2帰還スィッチを含み、第 2帰還キャパシタの一端が第 2帰還スィッチを介 して第 2共通点に接続され、第 2帰還キャパシタの他端がアンプの第 2入力端子に接 続された第 2帰還部と、を備えることを特徴とする。ただし、 Nは 2以上の整数であり、 nは 1以上 N以下の整数である。
[0008] 本発明に係る AD変換回路では、差動増幅部の第 1入力端子および第 2入力端子 に入力された電圧値は、差動増幅部により増幅されて、差動増幅部の第 1出力端子 および第 2出力端子から差動信号として出力される。第 1可変容量部、第 2可変容量 部、比較部および接続制御部は、逐次比較型 AD変換回路を構成している。差動増 幅部の第 1出力端子および第 2出力端子から出力された電圧値は、上記の逐次比較 型 AD変換回路により AD変換され、対応するデジタル値が接続制御部から出力され る。比較部に入力される第 1共通点および第 2共通点それぞれの電位は、第 1帰還 部および第 2帰還部により差動増幅部に帰還されて、再び、上記の逐次比較型 AD 変換回路によりデジタル値に変換されて出力される。
[0009] 本発明に係る AD変換回路では、差動増幅部は、第 5スィッチおよび電源を更に含 み、電源が第 5スィッチを介して第 2スィッチと第 2キャパシタとの接続点に接続されて いるのが好適である。この場合には、差動増幅部の出力レンジが拡大され得る。
[0010] 本発明に係る光検出装置は、入射光量に応じた量の電荷を発生するフォトダイォ ードと、フォトダイオードで発生した電荷を入力し蓄積して当該蓄積電荷量に応じた 電圧値を出力端力 出力する積分回路と、上記の本発明に係る AD変換回路とを備 え、 AD変換回路に含まれる差動増幅部の第 1および第 2のスィッチが積分回路の出 力端に接続されていることを特徴とする。この光検出装置では、フォトダイオードにお V、て入射光量に応じた量の電荷が発生し、その電荷が積分回路に入力されて蓄積 され、当該蓄積電荷量に応じた電圧値が積分回路の出力端力 出力される。積分回 路の出力端から出力される電圧値は、 AD変換回路に含まれる差動増幅部に入力さ れる。そして、 AD変換回路により、積分回路の出力電圧値に含まれるオフセット誤差 等が除去されて、 S/N比が優れたデジタル値が得られる。 発明の効果
[0011] 本発明によれば、小型化が可能な AD変換回路および光検出装置を提供すること ができる。
図面の簡単な説明
[0012] [図 1]図 1は本実施形態に係る光検出装置 1の構成図である。
[図 2]図 2は本実施形態に係る AD変換回路 20の回路図である。
[図 3]図 3は本実施形態に係る光検出装置 1の動作を説明するタイミングチャートであ
[図 4]図 4は本実施形態に係る AD変換回路 20に含まれる差動増幅部 21の動作を説 明するタイミングチャートである。
[図 5]図 5は本実施形態に係る光検出装置 1の他の動作を説明するタイミングチャート である。
符号の説明
[0013] 1 光検出装置
10 積分回路
20 AD変換回路
21 差動増幅部
22A 第 1可変容量部
22B 第 2可変容量部
23 比較部
24 接続制御部
25A 第 1帰還部
25B 第 2帰還部
90 制御部
A アンプ
PD フォトダイオード
SW スィッチ。 発明を実施するための最良の形態
[0014] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。
[0015] 図 1は、本実施形態に係る光検出装置 1の構成図である。この図に示される光検出 装置 1は、フォトダイオード PD、スィッチ SW、積分回路 10、 AD変換回路 20および 制御部 90を備える。なお、フォトダイオード PDおよびスィッチ SWを一組として、複数 の組が 1次元または 2次元に配列されていてもよぐまた、この場合に、複数組のフォ トダイオード PDおよびスィッチ SWに対して 1組の積分回路 10および AD変換回路 2 0が設けられていてもよい。
[0016] フォトダイオード PDは、入射光量に応じた量の電荷を発生するものであり、アノード が接地され、力ソードがスィッチ SWの一端に接続されている。スィッチ SWは、フォト ダイオード PDと積分回路 10の入力端との間に設けられており、閉じているときに、フ オトダイオード PDで発生した電荷を積分回路 10へ入力させる。積分回路 10は、フォ トダイオード PDで発生しスィッチ SWを経て到達した電荷を入力して蓄積し、その蓄 積した電荷の量に応じた電圧値を出力端から AD変換回路 20へ出力する。 AD変換 回路 20は、積分回路 10から出力された電圧値 (アナログ値)を入力して AD変換し、 その入力電圧値に対応したデジタル値を出力する。
[0017] 積分回路 10は、アンプ A ,キャパシタ C およびスィッチ SW を備える。アンプ A
10 10 10 1 の非反転入力端子には基準電圧が入力される。アンプ A の反転入力端子は、スィ
0 10
ツチ SWを介してフォトダイオード PDに接続されている。キャパシタ C およびスィッチ
10
SW は、アンプ A の反転入力端子と出力端子との間に並列的に設けられている。
10 10
スィッチ SW が閉じているときには、キャパシタ C が放電され、積分回路 10から出
10 10
力される電圧値が初期化される。スィッチ SW が開いているときには、フォトダイォー
10
ド PDからスィッチ SWを経て入力した電荷がキャパシタ C に蓄積され、その蓄積さ
10
れた電荷の量に応じた電圧値が積分回路 10から AD変換回路 20へ出力される。
[0018] AD変換回路 20は、差動増幅部 21、第 1可変容量部 22A、第 2可変容量部 22B、 比較部 23、接続制御部 24、第 1帰還部 25Aおよび第 2帰還部 25Bを備える。第 1可 変容量部 22Aおよび第 2可変容量部 22Bは、互いに共通の構成を有している。第 1 帰還部 25Aおよび第 2帰還部 25Bは、互いに共通の構成を有している。
[0019] 制御部 90は、フォトダイオード PDとともに設けられているスィッチ SWの開閉動作、 積分回路 10に含まれるスィッチ SW の開閉動作、および、 AD変換回路 20の AD変
10
換動作、を制御する。なお、図 1では、制御部 90から出力されて他の各構成回路へ 入力される制御信号の配線につ!/、ては、図示が省略されて!/、る
[0020] 次に、本実施形態に係る AD変換回路 20の回路構成について説明する。図 2は、 本実施形態に係る AD変換回路 20の回路図である。なお、ここでは、 N値を 6として 説明する。
[0021] 差動増幅部 21は、アンプ A ,第 1スィッチ SW ，第 2スィッチ SW ，第 3スイツ
21 211 212
チ SW ，第 4スィッチ SW ，第 5スィッチ SW ，第 1キャパシタ C ，第 2キャパシ
213 214 215 211 タ C ,第 3キャパシタ C ,第 4キャパシタ C および電源 E を備える。アンプ A
212 213 214 21 21 は、非反転入力端子および反転入力端子に差動信号として入力した電圧値を増幅 率 26で増幅し、その増幅後の電圧値を負側の差動出力端子および正側の差動出力 端子から差動信号として出力する。
[0022] スィッチ SW の一端は、キャパシタ C を介してアンプ A の非反転入力端子に
211 211 21 接続され、スィッチ SW の他端は、積分回路 10の出力端に接続されている。スイツ
211
チ SW の一端は、キャパシタ C を介してアンプ A の反転入力端子に接続され、
212 212 21
スィッチ SW の他端は、積分回路 10の出力端に接続されている。スィッチ SW お
212 213 よびキャパシタ C は、アンプ A の非反転入力端子と負側の差動出力端子との間
213 21
に並列的に設けられている。スィッチ SW およびキャパシタ C は、アンプ A の反
214 214 21 転入力端子と正側の差動出力端子との間に並列的に設けられている。また、電源 E
2 は、スィッチ SW を介して、スィッチ SW とキャパシタ C との接続点に接続され
1 215 212 212
ている。
[0023] 第 1可変容量部 22Aは、キャパシタ C 〜C 、および、スィッチ SW 〜SW を
221 227 221 228 備える。これらのうち、 6個のキャパシタ C 〜C は互いに異なる容量値を有してお
221 226
り、 6個のスィッチ SW 〜SW は第 1接続切替手段を構成している。キャパシタ C
221 226 2 の容量値を Cとすると、キャパシタ C の容量値は 25Cであり、キャパシタ C の容
26 221 222 量値は 24Cであり、キャパシタ C の容量値は 23Cであり、キャパシタ C の容量値は
223 224
22Cであり、キャパシタ C の容量値は 2Cである。また、キャパシタ C の容量値は C
225 227
である。
[0024] キャパシタ C の一端は、スィッチ SW により、アンプ A の負側の差動出力端子
221 221 21
,第 1基準電位 V または第 2基準電位 V に接続される。キャパシタ C の一端は
refl ref2 222
、スィッチ SW により、アンプ A の負側の差動出力端子，第 1基準電位 V または
222 21 refl 第 2基準電位 V に接続される。キャパシタ C の一端は、スィッチ SW により、ァ
ref2 223 223
ンプ A の負側の差動出力端子，第 1基準電位 V または第 2基準電位 V に接続
21 refl ref2 される。キャパシタ C の一端は、スィッチ SW により、アンプ A の負側の差動出
224 224 21
力端子，第 1基準電位 V または第 2基準電位 V に接続される。キャパシタ C の
refl ref2 225 一端は、スィッチ SW により、アンプ A の負側の差動出力端子，第 1基準電位 V
225 21 ref または第 2基準電位 V に接続される。キャパシタ C の一端は、スィッチ SW に
1 ref2 226 226 より、アンプ A の負側の差動出力端子，第 1基準電位 V または第 2基準電位 V
21 refl ref 2 に接続される。キャパシタ C の一端は、スィッチ SW により、アンプ A の負側の
227 227 21
差動出力端子または第 2基準電位 V に接続される。また、キャパシタ C 〜C そ
ref2 221 227 れぞれの他端は、第 1共通点 Pに接続され、さらに、スィッチ SW を介して接地電
1 228
位に接続されている。
[0025] 第 2可変容量部 22Bは、第 1可変容量部 22Aと同様の構成を有する。ただし、第 2 可変容量部 22Bでは、 6個のスィッチ SW 〜SW が第 2接続切替手段を構成し
221 226
ており、この第 2接続切替手段により、キャパシタ C 〜C それぞれの一端は、アン
221 226
プ A の正側の差動出力端子，第 1基準電位 V または第 2基準電位 V に接続さ
21 refl ref 2
れる。キャパシタ C の一端は、スィッチ SW により、アンプ A の正側の差動出力
227 227 21
端子または第 2基準電位 V に接続される。また、キャパシタ C 〜C それぞれの
ref2 221 227
他端は、第 2共通点 Pに接続され、さらに、スィッチ SW を介して接地電位に接続
2 228
されている。
[0026] 比較部 23は、第 1共通点 Pおよび第 2共通点 Pそれぞれの電位を入力して大小
1 2
比較し、当該比較結果を表す比較信号を接続制御部 24へ出力する。接続制御部 2 4は、比較部 23から出力された比較信号を入力し、その比較信号に基づいて、第 1 共通点 Pおよび第 2共通点 Pそれぞれの電位の差が小さくなるように、第 1および第
1 2
2の接続切替手段（可変容量部 22A, 22Bに含まれるスィッチ SW 〜SW )それ
221 226 ぞれによる接続切替を制御するとともに、第 1および第 2の接続切替手段それぞれに おける接続状態を表す 6ビットのデジタル値を出力する。
[0027] 第 1帰還部 25Aは、バッファアンプ A ,キャパシタ C およびスィッチ SW を含む
25 25 25
。この第 1帰還部 25Aでは、キャパシタ C の一端は、スィッチ SW を介してバッファ
25 25
アンプ A の出力端に接続されている。ノ ッファアンプ A の入力端は、第 1共通点 P
25 25 1 に接続されている。キャパシタ C の他端は、アンプ A の非反転入力端子に接続さ
25 21
れている。
[0028] 第 2帰還部 25Bも、バッファアンプ A ,キャパシタ C およびスィッチ SW を含む。
25 25 25 この第 2帰還部 25Bでは、キャパシタ C の一端は、スィッチ SW を介してバッファァ
25 25
ンプ A の出力端に接続されている。ノ ッファアンプ A の入力端は、第 2共通点 P
25 25 2 に接続されている。キャパシタ C の他端は、アンプ A の反転入力端子に接続され
25 21
ている。
[0029] 制御部 90は、差動増幅部 21に含まれるスィッチ SW 〜SW それぞれの開閉動
211 215
作、比較部 23および接続制御部 24それぞれの動作、ならびに、第 1帰還部 25Aお よび第 2帰還部 25Bそれぞれに含まれるスィッチ SW の開閉動作、を制御する。そ
25
して、制御部 90により制御された接続制御部 24は、第 1可変容量部 22Aに含まれる スィッチ SW 〜SW それぞれの開閉動作、および、第 2可変容量部 22Bに含ま
221 228
れるスィッチ SW 〜sw それぞれの開閉動作、を制御する。
221 228
[0030] 次に、本実施形態に係る光検出装置 1の動作について説明する。以下に説明する 動作は、制御部 90による制御の下に行われる。図 3は、本実施形態に係る光検出装 置 1の動作を説明するタイミングチャートである。この図を用いて、フォトダイオード PD 、スィッチ SW、積分回路 10および差動増幅部 21それぞれの動作を説明する。
[0031] この図には、（a)積分回路 10に含まれるスィッチ SW の開閉、（b)フォトダイオード
10
PDに対応して設けられているスィッチ SWの開閉、（c)差動増幅部 21に含まれるスィ ツチ SW の開閉、（d)差動増幅部 21に含まれるスィッチ SW の開閉、（e)差動増
211 212
幅部 21に含まれるスィッチ SW およびスィッチ SW の開閉、（f)差動増幅部 21に
213 214 含まれるスィッチ SW の開閉、（g)積分回路 10からの出力電圧値、（h)差動増幅
215
部 21に含まれるアンプ A の正側の差動出力端子からの出力電圧ィ直、および、 (i)
21
差動増幅部 21に含まれるアンプ A の負側の差動出力端子からの出力電圧値、が
21
示されている。なお、図中の各時刻の前後関係については、「t <t <t <t <t
11 12 13 14 1 く t く t 」である。
5 16 17
[0032] 時刻 に、積分回路 10に含まれるスィッチ SW が閉じて、キャパシタ C が放電さ
11 10 10 れ、積分回路 10からの出力電圧値が初期化される。時刻 に、差動増幅部 21に含
11
まれるスィッチ sw およびスィッチ sw が閉じて、キャパシタ c およびキャパシ
213 214 213
タ C が放電され、差動増幅部 21からの出力電圧値が初期化される。時刻 に差
214 12 動増幅部 21に含まれるスィッチ SW が開き、時刻 t に積分回路 10に含まれるスィ
212 13
ツチ SW が開き、時刻 t に差動増幅部 21に含まれるスィッチ SW が開く。その後
10 14 211
、時刻 から一定期間、スィッチ SWが閉じて、フォトダイオード PDで発生し該フォト
15
ダイオード PDの接合容量部に蓄積されていた電荷は、スィッチ SWを経て積分回路 10へ入力される。時刻 t に、差動増幅部 21に含まれるスィッチ SW およびスイツ
16 213
チ SW が開く。時刻 t に、差動増幅部 21に含まれるスィッチ SW およびスィッチ
214 17 211
SW 力 S閉じる。なお、この期間に亘つて、第 1帰還部 25Aおよび第 2帰還部 25Bそ
215
れぞれのスィッチ SW は開いている。
25
[0033] 積分回路 10が電荷蓄積可能状態となる時刻は、スィッチ SW が開く時刻 t である
10 13
。時刻 力も時刻 t までの期間、積分回路 10は、スィッチ sw が開いているので
13 15 10
電荷蓄積可能状態となっているものの、スィッチ SWが開いているので、フォトダイォ ード PDから電荷が入力されることはなぐキャパシタ C には電荷が蓄積されない。し
10
かし、オフセット誤差等により、積分回路 10からの出力電圧値は、時刻 後に単調
13 に変化していき、やがて時刻 t 前の或る時刻に略一定電圧値 (すなわち、オフセット
14
電圧値）に達する。
[0034] 差動増幅部 21において、時刻 t にスィッチ SW が閉状態から開状態に転じる。
12 212
これにより、時刻 に積分回路 10から出力された電圧値に応じた量の電荷が、キヤ
12
パシタ C に蓄積される。時刻 t において積分回路 10は初期化された状態である
212 12
から、キャパシタ C に蓄積される電荷は、初期化された積分回路 10の出力電圧値 (以下、「リセット電圧値」という）に応じた量である。このようにして、リセット電圧値が差 動増幅部 21に取り込まれる。
[0035] 差動増幅部 21において、時刻 t にスィッチ SW が閉状態から開状態に転じると
14 211
、その時刻 t に積分回路 10から出力されている電圧値に応じた量の電荷力 キャパ
14
シタ C に蓄積される。時刻 t において積分回路 10はオフセット電圧値を出力して
211 14
V、るから、キャパシタ C に蓄積される電荷量は、オフセット電圧値に応じた量である
211
。このようにして、オフセット電圧値が差動増幅部 21に取り込まれる。
[0036] 時刻 から一定期間、スィッチ SWが閉じて、フォトダイオード PDで発生し該フォト
15
ダイオード PDの接合容量部に蓄積されていた電荷は、スィッチ SWを経て積分回路 10へ入力される。積分回路 10に入力された電荷はキャパシタ C に蓄積され、その
10
キャパシタ c に蓄積された電荷の量に応じた信号電圧値とオフセット電圧値とが重
10
畳された電圧値が積分回路 10から出力される。
[0037] 差動増幅部 21において、時刻 t にスィッチ SW が開き、時刻 t にスィッチ SW
16 213 17 21 が閉じると、時刻 t に積分回路 10から出力されている電圧値がキャパシタ C に入
1 17 211 力される。すると、この電圧値に応じた電荷量と、既にキャパシタ C に蓄積された電
211
荷量との差分が、キャパシタ C に蓄積される。そして、アンプ A の非反転入力端
213 21
子には、キャパシタ C に蓄積された電荷量に応じた電圧値が入力される。この電圧
213
値は、信号電圧値およびオフセット電圧値が重畳された電圧値と、オフセット電圧値 との差、すなわち信号電圧値となる。このように、差動増幅部 21は、 CDS (Correlat ed Double Sampling、相関二重サンプリング）回路としても機能し得る。
[0038] 差動増幅部 21において、時刻 t にスィッチ SW が開き、時刻 t にスィッチ SW
16 214 17 21 が閉じると、電源 E の電圧値がキャパシタ C に入力される。すると、電源 E の電
5 21 212 21 圧値に応じた電荷量と、既にキャパシタ C に蓄積された電荷量との差分力 キャパ
212
シタ C に蓄積される。そして、アンプ A の反転入力端子には、キャパシタ C に蓄
214 21 214 積された電荷量に応じた電圧値が入力される。この電圧値は、電源 E の電圧値とリ
21
セット電圧値との差分に応じたものとなる。
[0039] 差動増幅部 21において、時刻 t 以降、アンプ A の非反転入力端子の入力電圧
17 21
値と反転入力端子の入力電圧値との差分に応じた電圧値の信号が、アンプ A の負 側の差動出力端子および正側の差動出力端子から出力される。アンプ A には中心
21 電圧値が設定されており、正側の差動出力端子および負側の差動出力端子から出 力される電圧値は下記（1 )式および（2)式で表すことができる。ここで、正側の差動 出力端子からの出力電圧値を V とし、負側の差動出力端子からの出力電圧値を V とし、非反転入力端子の入力電圧値を V とし、反転入力端子の入力電圧値を V とし、アンプ A の中心電圧値を V とする。
21 com
[0040] V = + (V -V ) /2 - (VE -Vr) /2 + V …ひ）
21 com
[0041] V = - (V -V ) /2 - (VE -Vr) /2 + V …（2)
o— 21 com
[0042] 非反転入力端子の入力電圧値 V は、信号電圧値である。反転入力端子の入力 電圧値 V は、電源 E の電圧値とリセット電圧値との差分に応じたものである。ここで
21
、VE は、電源 E の電圧値であり、 Vrは、積分回路 10のリセット信号レベル電圧で
21 21
ある。したがって、上記（1 )式および（2)式で表される正側の差動出力端子からの出 力電圧値 V および負側の差動出力端子からの出力電圧値 V は、オフセット誤差 等が除去されて、 S/N比が優れたものとなる。時刻 より後の或る時刻に差動増幅
17
部 21の負側の差動出力端子から出力される電圧値は第 1可変容量部 22Aへ出力さ れ、差動増幅部 21の正側の差動出力端子から出力される電圧値は第 2可変容量部 22Bへ出力される。
[0043] 続いて、第 1可変容量部 22A、第 2可変容量部 22B、比較部 23および接続制御部 24それぞれの動作について説明する。これらは、上記時刻 t より後に、 6ビットの逐
17
次比較型 AD変換回路として動作する。すなわち、第 1可変容量部 22Aおよび第 2可 変容量部 22Bそれぞれにおいて、上記時刻 t より後の或る時刻に、スィッチ SW
17 228 が閉じて共通点 P , Pは接地電位に接続され、また、スィッチ SW 〜sw により
1 2 221 227 キャパシタ C 〜C は差動増幅部 21の出力端子に接続される。
221 227
[0044] その後、第 1可変容量部 22Aにおいて、スィッチ SW が開くと、差動増幅部 21の
228
負側の差動出力端子からの出力電圧値に応じた量の電荷が、キャパシタ c 〜c の第 1共通点 P側に蓄積される。また、第 2可変容量部 22Bにおいて、スィッチ SW
22 が開くと、差動増幅部 21の正側の差動出力端子からの出力電圧値に応じた量の電
8
荷力 キャパシタ C 〜C の第 2共通点 P側に蓄積される c [0045] そして、第 1可変容量部 22Aおよび第 2可変容量部 22Bそれぞれにおいて、 チ SW 〜SW によりキャパシタ C 〜C は第 2基準電位 V に接続される。こ
221 227 221 227 ref2
の状態では、第 1共通点 Pと第 2共通点 Pとの間の電位差 (すなわち、比較部 23に
1 2
入力される 2つの電圧値の差）は、差動増幅部 21の負側の差動出力端子および正 側の差動出力端子それぞれから出力される電圧値の差となっている。
[0046] その後、比較部 23により、第 1共通点 Pおよび第 2共通点 Pそれぞれの電位が大
1 2
小比較され、当該比較結果を表す比較信号が接続制御部 24へ出力される。比較信 号が入力された接続制御部 24により、その比較信号に基づいて、第 1共通点 Pおよ び第 2共通点 Pそれぞれの電位の差が小さくなるように、第 1可変容量部 22Aおよび
2
第 2可変容量部 22Bそれぞれに含まれるスィッチ SW 〜SW それぞれによる第 1
221 226
基準電位 V と第 2基準電位 V との間の接続切替が制御される。これに際して、容
refl ref2
量値が大きいキャパシタから順に、すなわち、キャパシタ c 〜c の順に、対応す
221 226
るスィッチの接続状態が決定されて!/、く。
[0047] そして、第 1共通点 Pおよび第 2共通点 Pそれぞれの電位の差が最小となるように
1 2
スィッチ SW 〜sw それぞれの接続状態が決定された後、これら各スィッチの接
221 226
続状態を表す 6ビットのデジタル値が接続制御部 24から出力される。接続制御部 24 力も出力されるデジタル値は、パラレルデータであってもよいが、シリアルデータであ つてもよい。この 6ビットのデジタル値のうち、最上位ビットのデータはスィッチ SW
221 の接続状態を表し、第 2ビットのデータはスィッチ SW の接続状態を表し、第 3ビット
222
のデータはスィッチ SW の接続状態を表し、第 4ビットのデータはスィッチ SW の
223 224 接続状態を表し、第 5ビットのデータはスィッチ SW の接続状態を表し、最下位ビッ
225
トのデータはスィッチ SW の接続状態を表す。
226
[0048] このようにして、差動増幅部 21の負側の差動出力端子および正側の差動出力端子 それぞれから差動信号として出力された電圧値は、第 1可変容量部 22A,第 2可変 容量部 22B,比較部 23および接続制御部 24により、 6ビットのデジタル値に AD変換 されて接続制御部 24から出力される。このとき、第 1共通点 Pと第 2共通点 Pとの間
1 2 の電位差は、変換後のデジタル値が表す電圧値と入力電圧値との差を表して!/、る。 したがって、この電圧差を 26倍に増幅したものに対して上記と同様に逐次比較型の AD変換を行えば、最初の 6ビットに続く 6ビットのデジタル値が得られる。
[0049] そこで、最初の 6ビットが決定された後に、差動増幅部 21において、スィッチ SW
213 および SW が一旦閉じて、キャパシタ C および C が放電されて、負側の差動出
214 213 214
力端子および正側の差動出力端子それぞれの出力電圧値が初期化され、その後、 スィッチ SW および SW が開く。そして、第 1帰還部 25Aおよび第 2帰還部 25B
213 214
それぞれにおいて、スィッチ SW が一旦閉じた後に開く。これにより、差動増幅部 21
25
の反転出力端子および非反転出力端子それぞれの出力電圧値の差は、第 1共通点 Pと第 2共通点 Pとの間の電位差の 26倍となっている。この差動増幅部 21の出力電
1 2
圧値は、上記と同様にして、逐次比較型 AD変換回路（第 1可変容量部 22A、第 2可 変容量部 22B、比較部 23および接続制御部 24からなる。）により、 6ビットのデジタル 値に変換される。
[0050] 以上のようにして、 AD変換回路 20において、積分回路 10から出力された電圧値 は 12ビットのデジタル値に変換される。また、一般に、第 1帰還部 25Aおよび第 2帰 還部 25Bによる（k 1)回の帰還により逐次比較型の AD変換力 回行われることに より、積分回路 10から出力された電圧値は 6kビットのデジタル値に変換される。
[0051] なお、複数組のフォトダイオード PDおよびスィッチ SWに対して 1組の積分回路 10 および AD変換回路 20が設けられて!/、る場合には、複数のフォトダイオード PDそれ ぞれについて順次に上記のような動作が行われる。また、複数組のフォトダイオード P Dおよびスィッチ SWが 2次元配列されていて、その列毎に 1組の積分回路 10および AD変換回路 20が設けられている場合には、或る期間では或る行に有る全てのフォ トダイオード PDについて上記のような動作が行われ、続く期間では次の行に有る全 てのフォトダイオード PDについて上記のような動作が行われる。そして、この場合の 光検出装置 1は、 2次元撮像装置として動作して、オフセット誤差等が除去されて S/ N比が優れた 2次元画像を撮像することができる。
[0052] このように本実施形態では、出力すべきデジタル値のビット数に対して、第 1可変容 量部 22Aおよび第 2可変容量部 22Bそれぞれに含まれるキャパシタの個数を少なく すること力 Sできるので、第 1可変容量部 22Aおよび第 2可変容量部 22Bそれぞれを 小型化することが可能であり、ひいては、 AD変換回路 20および光検出装置 1それぞ れをも小型化することが可能であり、集積化する場合にはチップ面積を小さくすること 力 Sできる。また、第 1可変容量部 22Aおよび第 2可変容量部 22Bそれぞれに含まれる キャパシタの個数が削減されることにより、各キャパシタの容量値を高精度のものとす ること力 Sできて、 AD変換の精度を高くすることができる。さらに、本実施形態では、差 動増幅部 21がアンプ A の周りに抵抗器を有していないので、差動増幅部 21におけ
21
る熱雑音が抑制され、また、消費電力も抑制され得る。
[0053] また、本実施形態では、差動増幅部 21にスィッチ SW および電源 E が設けられ
215 21
ていることにより、差動増幅部 21の出力レンジが拡大され得る。図 4は、本実施形態 に係る AD変換回路 20に含まれる差動増幅部 21の動作を説明するタイミングチヤ一 トである。この図には、（a) スィッチ SW および電源 E を含む本実施形態の差動
215 21
増幅部 21のアンプ A の正側の差動出力端子からの出力電圧 が示されており、ま
21
た、（b) スィッチ SW および電源 E を含まない比較例の差動増幅部のアンプ A
215 21 21 の正側の差動出力端子からの出力電圧ィ直も示されている。
[0054] 電源 E の出力電圧値を 3. 5Vとし、アンプ A の中心電圧値 V を 2. 5Vとし、ァ
21 21 com ンプ A の非反転入力端子の入力電圧値 V を 0· 2V〜3. 2V (ただし、リセットレべ
21 i+
ルに対する相対値）とした場合、図 4 (a)に示されるように、非反転出力端子からの出 力電圧値 V は 1. 6V〜3. IVとなる。この値は、先に述べた（1)式から算出される。 また、（1)式によれば、非反転入力端子の入力電圧値 V 力 sovのとき、正側の差動
i+
出力端子からの出力電圧値 V は 1. 5Vである。つまり、アンプ A の正側の差動出
21
力端子では 1. 5V以上の出力が可能である。なお、アンプ A の負側の差動出力端
21
子の出力レンジも上記（2)式を用いて算出することができる。負側の差動出力端子で は 3· IV以下の出力が可能である。
[0055] 一方、スィッチ SW および電源 E を含まない比較例の差動増幅部では、アンプ
215 21
A の反転入力端子にはリセット電圧値が入力されることとなる。リセット電圧値はほ
21
ぼ 0Vであるので、正側の差動出力端子および負側の差動出力端子からの出力電圧 値は下記（3)式および (4)式で表すことができる。ここで、上記（1)式および（2)式と 同様に、正側の差動出力端子からの出力電圧値を V とし、負側の差動出力端子か らの出力電圧値を V とし、非反転入力端子の入力電圧値を V とし、反転入力端子
— i + の入力電圧値を V とし、アンプ A の中心電圧値を V とする。
i— 21 com
[0056] V = +V /2+V … ）
o+ i+ com
[0057] V = -V /2 + V · ' · (4)
com
[0058] 上記（3)式において、アンプ A の中心電圧ィ直 V を 2. 5Vとし、アンプ A の非反
21 com 21 転入力端子の入力電圧値 V を 0· 2V〜3. 2V (ただし、リセットレベルに対する相対
i +
値）とした場合、図 4 (b)に示されるように、正側の差動出力端子からの出力電圧値 V は 2. 6V〜4. IVとなる。また、（3)式によれば、非反転入力端子の入力電圧値 V
+ i + が OVのとき、正側の差動出力端子からの出力電圧値 V は 2. 5Vである。つまり、ァ ンプ A の正側の差動出力端子では 2. 5V未満の出力は不可能である。なお、アン
21
プ A の負側の差動出力端子の出力レンジについては上記 (4)式を用いて算出する
21
こと力 Sできる。負側の差動出力端子では 2. 5Vを超える出力が不可能である。
[0059] スィッチ SW および電源 E を含まない比較例の差動増幅部の動作と対比するこ
215 21
とで判るように、差動増幅部 21がスィッチ SW および電源 E を含む本実施形態で
215 21
は、差動増幅部 21に含まれるアンプ A の正側の差動出力端子および負側の差動
21
出力端子の出力レンジが拡大されている。
[0060] なお、本実施形態に係る光検出装置 1または AD変換回路 20では、差動増幅部 2 1を CDS回路として機能させないようにすることもできる。図 5は、差動増幅部 21を C DS回路として機能させない場合における本実施形態に係る光検出装置 1の動作を 説明するタイミングチャートである。この図に示される時刻 t 〜t , t 〜t は、図 3に
11 13 15 17
示される時刻 t 〜t , t 〜t と同一である。図 5 (a)〜（f)は、図 3 (a)〜（f)とほぼ
11 13 15 17
同一である力 S、図 5 (c)に示されるスィッチ SW が時刻 t で開く点において、図 3と
211 12
異なっている。
[0061] スィッチ SW が時刻 t に開くと、キャパシタ C にはリセット電圧値に応じた量の
211 12 212
電荷が蓄積される。時刻 にスィッチ SW が開き、時刻 にスィッチ SW が閉じ
16 213 17 211 ると、オフセット電圧値が重畳された信号電圧値とリセット電圧値との差分がアンプ A
2 の非反転入力端子に入力される。この場合、アンプ A の負側の差動出力端子およ
1 21
び正側の差動出力端子は、図 5 (h)及び ωに示されるように、オフセット電圧値が重 畳された信号電圧値に応じた差動信号を出力することとなる。このように、スィッチ S W を閉じるタイミングを変えることによって、差動増幅部 21を CDS回路として機能
211
させないようにすること力 Sできる。よって、本実施形態に係る光検出装置 1および AD 変換回路 20は、オフセット電圧値の除去を要しない場合にも対応することができる。 産業上の利用可能性
本発明は、入射光量に応じたデジタル値を出力することができる光検出装置、およ び、このような光検出装置において好適に用いられる AD変換回路に利用することが できる。

Claims

請求の範囲
Nを 2以上の整数、 nを 1以上 N以下の整数とし、
第 1および第 2の入力端子ならびに第 1および第 2の出力端子を有するアンプと、第 1〜第 4のキャパシタと、第 1〜第 4のスィッチとを含み、前記第 1スィッチの一端が前 記第 1キャパシタを介して前記アンプの前記第 1入力端子に接続され、前記第 2スィ ツチの一端が前記第 2キャパシタを介して前記アンプの前記第 2入力端子に接続さ れ、前記第 3スィッチおよび前記第 3キャパシタが前記アンプの前記第 1入力端子と 前記第 1出力端子との間に並列的に設けられ、前記第 4スィッチおよび前記第 4キヤ パシタが前記アンプの前記第 2入力端子と前記第 2出力端子との間に並列的に設け られた差動増幅部と、
互いに異なる容量値（C, · · · , 2Q→C, · · · , 2Ν_^)を有する N個のキャパシタを含み 、前記 Ν個のキャパシタそれぞれの一端が第 1接続切替手段により前記アンプの前 記第 1出力端子、第 1基準電位または第 2基準電位に接続され、前記 Ν個のキャパシ タそれぞれの他端が第 1共通点に接続された第 1可変容量部と、
互いに異なる容量値（C, · · · , 2n_ 1C, · · · , 2Ν_^)を有する N個のキャパシタを含み 、前記 Ν個のキャパシタそれぞれの一端が第 2接続切替手段により前記アンプの前 記第 2出力端子、前記第 1基準電位または前記第 2基準電位に接続され、前記 Ν個 のキャパシタそれぞれの他端が第 2共通点に接続された第 2可変容量部と、 前記第 1および第 2の共通点それぞれの電位を入力して大小比較し、当該比較結 果を表す比較信号を出力する比較部と、
前記比較部から出力された比較信号を入力し、その比較信号に基づいて、前記第 1および第 2の共通点それぞれの電位の差が小さくなるように、前記第 1および第 2の 接続切替手段それぞれによる接続切替を制御するとともに、前記第 1および第 2の接 続切替手段それぞれにおける接続状態を表す Νビットのデジタル値を出力する接続 制御部と、
第 1帰還キャパシタおよび第 1帰還スィッチを含み、前記第 1帰還キャパシタの一端 が前記第 1帰還スィッチを介して前記第 1共通点に接続され、前記第 1帰還キャパシ タの他端が前記アンプの前記第 1入力端子に接続された第 1帰還部と、 第 2帰還キャパシタおよび第 2帰還スィッチを含み、前記第 2帰還キャパシタの一端 が前記第 2帰還スィッチを介して前記第 2共通点に接続され、前記第 2帰還キャパシ タの他端が前記アンプの前記第 2入力端子に接続された第 2帰還部と、
を備えることを特徴とする AD変換回路。
[2] 前記差動増幅部が、第 5スィッチおよび電源を更に含み、前記電源が前記第 5スィ ツチを介して前記第 2スィッチと前記第 2キャパシタとの接続点に接続されている、 ことを特徴とする請求項 1記載の AD変換回路。
[3] 入射光量に応じた量の電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を入力し蓄積して当該蓄積電荷量に応じた電 圧値を出力端力 出力する積分回路と、
請求項 1または請求項 2に記載の AD変換回路と、
を備え、
前記 AD変換回路に含まれる前記差動増幅部の前記第 1および第 2のスィッチが 前記積分回路の前記出力端に接続されている、
ことを特徴とする光検出装置。
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