WO2008053628A1 - Method for manufacturing silicon carbide semiconductor device - Google Patents

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    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to a method for manufacturing a SiC semiconductor device capable of stably suppressing surface roughness due to step bunching without being contaminated by carbon.
  • Carbon carbide (SiC) has a forbidden band width of about 2 to 3 times, breakdown voltage is about 10 times, and thermal conductivity is about 3 times larger than Si (Si). It has characteristics. Taking advantage of these characteristics, SiC semiconductor devices using SiC single crystals have recently become power devices that break through the physical limitations of Si semiconductor devices using Si and environmentally resistant devices that operate at high temperatures. Application is expected.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-684278 discloses an example of a method for manufacturing such a SiC semiconductor device.
  • Japanese Patent Laid-Open No. 2001-684208 discloses an example of a method for manufacturing such a SiC semiconductor device.
  • an example of a method for manufacturing the SiC semiconductor device disclosed in Patent Document 1 will be described with reference to FIGS.
  • an n-type 4H—SiC single crystal is formed on an underlayer 101 made of an n-type 4H—SiC single crystal 8 ° off from the (0001) Si surface.
  • the epitaxial layer 102 is epitaxially grown, and an oxide film 103 is formed on the epitaxial layer 102 by pyrogenic oxidation.
  • the oxide film exposed from the photoresist film 104 is formed.
  • 103 is removed with buffered hydrofluoric acid to expose the surface of the epitaxial layer 102.
  • boron ions 105 are implanted into the exposed surface of the epitaxial layer 102 at room temperature, so that the impurity region 107 is formed on the surface of the epitaxial layer 102. Form.
  • the photoresist film 104 is removed by O plasma ashing, and the oxide film 103 is removed. Remove everything with buffered hydrofluoric acid. Then, as shown in the schematic cross-sectional view of Fig. 17, a diamond-like carbon film with a thickness of about 1 OOnm was obtained by the ECR-CVD method using methane.
  • 106 is formed on the surface of the epitaxial layer 102.
  • annealing is performed at 1700 ° C for 30 minutes in an argon atmosphere to activate the ion-implanted boron.
  • the diamond-like carbon film 106 is removed by o plasma ashing.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-68428
  • the diamond-like carbon film 106 may not be completely removed, and the diamond-like carbon film 106 may be completely removed. If this was not possible, there was a problem that the SiC semiconductor device was contaminated with carbon.
  • an object of the present invention is to provide a method of manufacturing a SiC semiconductor device capable of stably suppressing surface roughness due to step bunching without being contaminated by carbon.
  • the present invention includes a step of ion-implanting a dopant into at least a part of the surface of a SiC single crystal.
  • SiC semiconductor devices can be manufactured with stable suppression of surface roughness due to step bunching without being contaminated by carbon.
  • the present invention also includes a step of ion-implanting a dopant into at least a part of the surface of the SiC single crystal, and a temperature equal to or higher than a temperature at which the dopant implanted by ion implantation of the SiC single crystal after ion implantation is activated.
  • the manufacturing method of SiC semiconductor device According to this method, it is possible to manufacture a SiC semiconductor device while stably suppressing surface roughness due to step bunching without being contaminated by a single bonbon.
  • the present invention also includes a step of ion-implanting a dopant into at least a part of the surface of the SiC single crystal, a step of forming a Si film on the surface of the SiC single crystal after the ion implantation, and the formation of the Si film. And heating the resulting SiC single crystal to a temperature equal to or higher than the melting temperature of the Si film and a temperature equal to or higher than a temperature for activating the dopant implanted by ion implantation. According to this method, it is possible to reduce the surface roughness due to step bunching without being contaminated by carbon with a force S to manufacture the SiC semiconductor device more efficiently.
  • FIG. 1 is a schematic cross-sectional view for illustrating a part of the manufacturing process of an example of the manufacturing method of the SiC semiconductor device of the present invention.
  • FIG. 2 illustrates a part of the manufacturing process of an example of the manufacturing method of the SiC semiconductor device of the present invention.
  • FIG. 3 A schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device of the present invention.
  • FIG. 5 A schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device of the present invention.
  • FIG. 6 A schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device of the present invention.
  • FIG. 7 A schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device of the present invention.
  • FIG. 8 A schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device of the present invention.
  • FIG. 9 A schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device of the present invention.
  • FIG. 10 is a schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device according to the invention.
  • FIG. 11 is a schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device according to the invention.
  • FIG. 12 is a schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the method for manufacturing the SiC semiconductor device according to the invention.
  • FIG. 13 is a schematic cross-sectional view for illustrating a part of the manufacturing process of another example of the method for manufacturing the SiC semiconductor device of the present invention.
  • FIG. 14 is a schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the conventional manufacturing method of the SiC semiconductor device.
  • FIG. 15 is a schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the conventional manufacturing method of the SiC semiconductor device.
  • FIG. 17 is a schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the conventional manufacturing method of the SiC semiconductor device.
  • FIG. 18 is a schematic cross-sectional view for illustrating a part of the manufacturing process of the example of the conventional manufacturing method of the SiC semiconductor device.
  • the first first conductivity type SiC layer is made of, for example, p-type SiC single crystal.
  • P-type SiC layer 2 n-type SiC layer 3 made of n-type SiC single crystal as second conductivity type SiC layer and p-type made of p-type SiC single crystal as second first-conductivity type SiC layer, for example
  • the SiC layer 4 is epitaxially grown in this order.
  • the carrier concentration of the P-type SiC layer 2 is set lower than the carrier concentration of the p-type SiC layer 4.
  • an ion implantation blocking film 5a having an opening 30a in a predetermined region is formed on the surface of the p-type SiC layer 4, and the opening 30a
  • An ion of an n-type dopant such as phosphorus is ion-implanted into the surface of the p-type SiC layer 4 exposed from the surface.
  • an n-type dopant ion implantation region 6 is formed on the surface of the p-type SiC layer 4. So Thereafter, the ion implantation blocking film 5a is removed.
  • an ion implantation having an opening 30b in a region different from the ion implantation region 6 of the n-type dopant ions on the surface of the p-type SiC layer 4 A blocking film 5b is formed, and ions of a p-type dopant such as aluminum are ion-implanted into the surface of the p-type SiC layer 4 exposed from the opening 30b. As a result, a p-type dopant ion implantation region 7 is formed on the surface of the p-type SiC layer 4. Thereafter, the ion implantation blocking film 5b is removed.
  • the n-type SiC layer 3 is heated to a temperature higher than the temperature for activating the dopant injected by ion implantation (for example, 1500 ° C or higher and 1800 ° C or lower).
  • a temperature higher than the temperature for activating the dopant injected by ion implantation for example, 1500 ° C or higher and 1800 ° C or lower.
  • the p-type SiC layer 4 is heated (activated annealing)
  • the ion-implanted region 6 of the n-type dopant becomes an n + layer 6a that functions as an n-type layer, as shown in the schematic cross-sectional view of FIG.
  • the ion implantation region 7 of the type dopant becomes a p + layer 7a that functions as a p-type layer.
  • the surface of the n + layer 6a, the p + layer 7a, and the p-type SiC layer 4 after activation annealing is rough due to step bunching. is doing.
  • a Si film 8 is formed on the surfaces of the n + layer 6a, the p + layer 7a and the p-type SiC layer 4 by, for example, sputtering, 8 and Si film 8 formed n + layer 6a, p + layer 7a, and p-type SiC layer 4 are heated to a temperature higher than the melting temperature of Si film 8 (eg, 1300 ° C to 1700 ° C), for example, argon Heat in an inert gas atmosphere.
  • a temperature higher than the melting temperature of Si film 8 eg, 1300 ° C to 1700 ° C
  • the surfaces of the n + layer 6a, the p + layer 7a, and the p-type SiC layer 4 are reconfigured using the molten Si film 8, and as shown in the schematic cross-sectional view of FIG. 6, the n + layer 6a, The surface of the p + layer 7a and the p-type SiC layer 4 is reconstructed into a stepped natural surface.
  • Si is supplied from the molten Si film 8 to the surfaces of the n + layer 6a, the p + layer 7a, and the p-type SiC layer 4, and carbon is supplied from the n + layer 6a, the p + layer 7a, and the p-type SiC layer 4. This is thought to be due to the reconfiguration of SiC on the surfaces of the n + layer 6a, the p + layer 7a and the p-type SiC layer 4.
  • the Si film 8 on the surfaces of the n + layer 6a, the p + layer 7a, and the p-type SiC layer 4 is removed by being immersed in hydrofluoric acid or the like. .
  • the n + layer 6a and the p + layer 7a And a sacrificial oxide film 9 is formed on the surface of the p-type SiC layer 4.
  • the sacrificial oxide film 9 on the surfaces of the n + layer 6a, the p + layer 7a and the p-type SiC layer 4 is removed by immersing in hydrofluoric acid or the like. As a result, damage near the surface of the n + layer 6a, the p + layer 7a, and the p-type SiC layer 4 generated in the previous steps can be removed.
  • Field oxide film 10 is formed on the surfaces of n + Jg6a, p + layer 7a and p-type SiC layer 4.
  • a plurality of openings are provided in a part of the field oxide film 10 using a photolithography technique, and as shown in the schematic cross-sectional view of FIG. The surface of the n + layer 6a or the surface of the p + layer 7a is exposed.
  • ohmic electrodes 11a, l made of nickel, for example, are respectively formed on the surface of the n + layer 6a and the surface of the p + layer 7a by using lift-off or the like. ib, 11c is formed.
  • a source electrode 12a made of, for example, aluminum is formed on the ohmic electrode 11a by using lift-off or the like, and an aluminum force is also applied on the ohmic electrode l ib.
  • a gate electrode 12b is formed, and a drain electrode 12c made of, for example, aluminum is formed on the ohmic electrode 11c.
  • the junction field effect transistor is not contaminated by carbon.
  • junction field effect transistor thus obtained, surface roughening due to step bunching is stably suppressed by surface reconstruction using the Si film. Therefore, in this junction type field effect transistor, the key due to surface roughness. Since the occurrence of carrier traps, leak paths, or electric field concentration can be suppressed, the reliability of the junction field effect transistor is improved.
  • This embodiment is characterized in that the activation annealing and the surface reconstruction of the p-type SiC layer using the Si film are performed in one step.
  • a P-type SiC layer 2, an n-type SiC layer 3, and a p-type SiC layer 4 are epitaxially grown in this order on an SiC substrate 1, and ion implantation is performed.
  • the n-type dopant ion implantation region 6 and the p-type dopant ion implantation region 7 are formed on a part of the surface of the p-type SiC layer 4, and then the process until the ion implantation blocking film 5b is removed is performed. Same as Form 1.
  • the ion-implanted region 6 in which 8 is formed, the ion-implanted region 7 and the p-type SiC layer 4 are at a temperature higher than the melting temperature of the Si film 8 and higher than the temperature at which the dopant implanted by ion implantation is activated. Heat to.
  • the Si film 8 and the ion implantation region 6 on which the Si film 8 is formed, the ion implantation region 7 and the p-type SiC layer 4 can be heated to a temperature of 1500 ° C. or more and 1800 ° C. or less, for example. .
  • the surface of the p-type SiC layer 4 becomes a stepped natural surface
  • the ion implantation region 6 of the n-type dopant 6 Towards an n + layer 6a that functions as an n-type layer, and an ion-implanted region 7 of the p-type dopant becomes a p + layer 7a that functions as a p-type layer.
  • a junction field effect transistor as a SiC semiconductor device is obtained.
  • the activation annealing and the surface reconstruction of the SiC single crystal using the Si film can be performed in one process, so that more efficient manufacture of the SiC semiconductor device can be achieved. It becomes possible.
  • Other explanations are the same as those in the first embodiment.
  • p-type 4H—SiC single crystal force p-type 4H—SiC is formed on the surface of the SiC substrate 8 ° off from the (0001) Si surface by the CVD (Chemical Vapor D-mark osition) method.
  • P-type SiC layer made of single crystal (layer thickness: 10 m, carrier concentration: 1 X 10 16 cm— 3 ), n-type SiC layer made of n-type 4H—SiC single crystal (layer thickness: 0.4 111, carrier concentration: 2 X 10 17 cm— 3 ) and p-type 4H — SiC single crystal p-type SiC layer (layer thickness: 0.3 m, carrier concentration: 2 X lO ' 3 ) in this order I grew up epitypical.
  • an aluminum film was deposited on the surface of the p-type SiC layer to a thickness of 3 m by EB (Electron Beam) deposition. Then, using a photolithography technique, a photoresist film patterned to have an opening in a predetermined region was formed on the aluminum film. Then, the aluminum film exposed from the opening was etched by wet etching, and the surface of the p-type SiC layer was exposed from the opening. Thereafter, the photoresist film was completely removed to form an ion implantation blocking film made of an aluminum film having an opening in a predetermined region.
  • EB Electro Beam
  • phosphorus ions which are n-type dopants, were ion-implanted into the openings of the ion implantation blocking film.
  • phosphorus ions were implanted at a dose of 50 x 300 keV fast energetic energies, l x 10 14 cm- 2 .
  • the ion implantation blocking film was completely removed by wet etching.
  • an aluminum film was re-deposited by EB evaporation to a thickness of 3 mm on the phosphorus ion implantation region and the surface of the p-type SiC layer. Then, using a photolithography technique, a photoresist film patterned so as to have openings at positions different from the above openings was formed on the aluminum film. Then, the aluminum film exposed from the opening was etched by wet etching, and the surface of the p-type SiC layer was also exposed. After that, the photoresist film is completely removed to prevent ion implantation consisting of an aluminum film having an opening at a location different from the phosphorus ion implantation region. A film was formed.
  • ions of aluminum as a p-type dopant were implanted into the opening of the ion implantation blocking film.
  • aluminum ions were implanted at a dose of 4 ⁇ 10 14 cm ⁇ 2 , with 40 to 300 keV calo fast energy.
  • the ion implantation blocking film was completely removed by wet etching.
  • the phosphorus ion-implanted region, the aluminum ion-implanted region, and the p-type SiC layer after the above-described ion implantation are heated to a temperature of 1500 ° C to 1800 ° C in an argon atmosphere to activate the activation anneal.
  • the ion-implanted phosphorus and aluminum were each activated, and the phosphorus ion-implanted region became the n + layer and the aluminum ion-implanted region became the P + layer.
  • a Si film having a thickness of 0.1 m was formed by sputtering on the surfaces of the n + layer, the p + layer, and the p-type SiC layer after activation annealing.
  • the n + layer, p + layer, and p-type SiC layer formed by heating the Si film and the n + layer, p + layer, and p-type SiC layer in an argon atmosphere to a temperature of 1300 ° C to 1700 ° C
  • the surface of the SiC layer was reconstructed, and the surface of the n + layer, P + layer, and p-type SiC layer was changed from a rough surface by step bunching after activation annealing to a stepped natural surface.
  • Si film was completely removed by dipping in hydrofluoric acid
  • the n + layer, the p + layer, and the p-type SiC layer after the removal of the Si film are subjected to calothermal heating at 1150 ° C for 90 minutes to remove the n + layer, the p + layer, and the p-type SiC layer.
  • a sacrificial oxide film was formed on the surface of the layer.
  • the sacrificial oxide film on the surface of the n + layer, the p + layer and the p-type SiC layer was removed by immersing in hydrofluoric acid.
  • a plurality of openings were provided in a part of the field oxide film using photolithography technology, and the surface of the n + layer or the surface of the p + layer was exposed from each opening of the field oxide film. Subsequently, a thickness of 0. l ⁇ m on the surface of the field oxide, n + and p + layers
  • the Nikkenore film was deposited by EB deposition. Then, after removing a part of the deposited Luckenoré film by lift-off, a nickel film is formed on the surface of the n + layer and the surface of the p + layer by performing a heat treatment at 1000 ° C. for 2 minutes in an argon atmosphere. An ohmic electrode was formed.
  • a photoresist film having an opening at a location corresponding to the location where the ohmic electrode was formed was formed using a photolithography technique.
  • an aluminum film having a thickness of 1.5 m was deposited on the entire surface of the photoresist film by the EB deposition method.
  • a source electrode or a drain electrode is formed on the ohmic electrode on the surface of the n + layer, and a gate is formed on the ohmic electrode on the surface of the p + layer. An electrode was formed.
  • the wafer on which the source electrode, the gate electrode, and the drain electrode were formed was divided into individual elements to obtain a junction field effect transistor as a SiC semiconductor device.
  • junction field effect transistor obtained in this example was able to suppress surface roughness due to step bunching without being contaminated by carbon. Therefore, the junction field effect transistor obtained in this example can be considered highly reliable because it can reduce the occurrence of carrier traps, leak paths, or electric field concentration due to surface roughness.

Landscapes

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Description

明 細 書
炭化ケィ素半導体装置の製造方法
技術分野
[0001] 本発明は、炭化ケィ素半導体装置の製造方法に関し、特に、カーボンにより汚染さ れることなぐステップバンチングによる表面荒れを安定して抑制することができる SiC 半導体装置の製造方法に関する。
背景技術
[0002] 炭化ケィ素（SiC)は、ケィ素（Si)に比べて、禁制帯幅が約 2〜3倍、絶縁破壊電圧 が約 10倍、熱伝導率が約 3倍大きぐ Siにない特性を有している。これらの特性を生 かして、 SiC単結晶を用いた SiC半導体装置は、近年では Siを用いた Si半導体装置 の物理的な限界を打破するパワーデバイスや高温で動作する耐環境デバイスなどへ の応用が期待されている。
[0003] たとえば特許文献 1 (特開 2001— 68428号公報）には、このような SiC半導体装置 の製造方法の一例が開示されている。以下、図 14〜図 18を参照して、特許文献 1に 開示された SiC半導体装置の製造方法の一例について説明する。
[0004] まず、図 14の模式的断面図に示すように、（0001) Si面から 8° オフした n型 4H— SiC単結晶からなる下地層 101上に n型 4H— SiC単結晶からなるェピタキシャル層 1 02をェピタキシャル成長させ、そのェピタキシャル層 102上にパイロジェニック酸化 により酸化膜 103を形成する。
[0005] 次に、図 15の模式的断面図に示すように、酸化膜 103の表面上にパターンユング されたフォトレジスト膜 104を形成した後に、フォトレジスト膜 104から露出している酸 化膜 103をバッファードフッ酸により除去して、ェピタキシャル層 102の表面を露出さ せる。
[0006] 続いて、図 16の模式的断面図に示すように、露出したェピタキシャル層 102の表面 に、室温でホウ素イオン 105のイオン注入を行なって、ェピタキシャル層 102の表面 に不純物領域 107を形成する。
[0007] その後、フォトレジスト膜 104を Oプラズマアツシングにより除去し、酸化膜 103をバ ッファードフッ酸によりすベて除去する。そして、図 17の模式的断面図に示すように、 メタンを用 V、た ECR— CVD法により、厚さ約 1 OOnmのダイヤモンドライクカーボン膜
106をェピタキシャル層 102の表面上に形成する。
[0008] そして、アルゴン雰囲気中において、 1700°Cで 30分間のァニールを行ない、ィォ ン注入されたホウ素を活性化する。
[0009] その後、図 18の模式的断面図に示すように、ダイヤモンドライクカーボン膜 106を oプラズマアツシングにより除去する。
[0010] このような特許文献 1の SiC半導体装置の製造方法によれば、ダイヤモンドライク力 一ボン膜 106除去後のェピタキシャル層 102の表面のステップバンチングによる表面 荒れを抑えることができる。
特許文献 1 :特開 2001— 68428号公報
発明の開示
発明が解決しょうとする課題
[0011] しかしながら、上記の特許文献 1の SiC半導体装置の製造方法においては、ダイヤ モンドライクカーボン膜 106を完全に除去することができないことがあり、ダイヤモンド ライクカーボン膜 106を完全に除去することができなかった場合には、 SiC半導体装 置がカーボンにより汚染されてしまうという問題があった。
[0012] また、上記の特許文献 1の SiC半導体装置の製造方法においては、適切な密度の ダイヤモンドライクカーボン膜 106を形成することが容易ではなぐダイヤモンドライク カーボン膜 106の密度が低い場合には、ステップバンチングによる表面荒れを十分 に抑制することができな!/、と!/、う問題があった。
[0013] 上記の事情に鑑みて、本発明の目的は、カーボンにより汚染されることなぐステツ プバンチングによる表面荒れを安定して抑制することができる SiC半導体装置の製造 方法を提供することにある。
課題を解決するための手段
[0014] 本発明は、 SiC単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と
、イオン注入後の SiC単結晶の表面上に Si膜を形成する工程と、 Si膜が形成された
SiC単結晶を Si膜の溶融温度以上の温度に加熱する工程と、を含む、 SiC半導体装 置の製造方法である。この方法によれば、カーボンにより汚染されることなぐステップ バンチングによる表面荒れを安定して抑制して SiC半導体装置を製造することができ
[0015] また、本発明は、 SiC単結晶の表面の少なくとも一部にドーパントをイオン注入する 工程と、イオン注入後の SiC単結晶をイオン注入により注入されたドーパントを活性 化させる温度以上の温度に加熱する工程と、加熱後の SiC単結晶の表面上に Si膜 を形成する工程と、 Si膜が形成された SiC単結晶を Si膜の溶融温度以上の温度に 加熱する工程と、を含む、 SiC半導体装置の製造方法である。この方法によれば、力 一ボンにより汚染されることなぐステップバンチングによる表面荒れを安定して抑制 して SiC半導体装置を製造することができる。
[0016] また、本発明は、 SiC単結晶の表面の少なくとも一部にドーパントをイオン注入する 工程と、イオン注入後の SiC単結晶の表面上に Si膜を形成する工程と、 Si膜が形成 された SiC単結晶を Si膜の溶融温度以上の温度、かつイオン注入により注入された ドーパントを活性化させる温度以上の温度に加熱する工程と、を含む、 SiC半導体装 置の製造方法である。この方法によれば、カーボンにより汚染されることなぐステップ バンチングによる表面荒れを安定して抑制して SiC半導体装置をさらに効率的に製 造すること力 Sでさる。
発明の効果
[0017] 本発明によれば、カーボンにより汚染されることなぐステップバンチングによる表面 荒れを安定して抑制することができる SiC半導体装置の製造方法を提供することがで きる。
[0018] したがって、本発明によれば、表面荒れに起因するキャリアトラップ、リークパスまた は電界集中などの発生を抑制することができるため、信頼性が向上した SiC半導体 装置を製造することができる。
図面の簡単な説明
[0019] [図 1]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
[図 2]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
園 3]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
園 4]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
園 5]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
園 6]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
園 7]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
園 8]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
園 9]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
[図 10]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
[図 11]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
[図 12]本発明の SiC半導体装置の製造方法の一例の製造工程の一部を図解するた めの模式的な断面図である。
[図 13]本発明の SiC半導体装置の製造方法の他の一例の製造工程の一部を図解す るための模式的な断面図である。
[図 14]従来の SiC半導体装置の製造方法の一例の製造工程の一部を図解するため の模式的な断面図である。
[図 15]従来の SiC半導体装置の製造方法の一例の製造工程の一部を図解するため の模式的な断面図である。
[図 16]従来の SiC半導体装置の製造方法の一例の製造工程の一部を図解するため の模式的な断面図である。
[図 17]従来の SiC半導体装置の製造方法の一例の製造工程の一部を図解するため の模式的な断面図である。
[図 18]従来の SiC半導体装置の製造方法の一例の製造工程の一部を図解するため の模式的な断面図である。
符号の説明
[0020] 1 SiC基板、 2 P-型 SiC層、 3 n型 SiC層、 4 p型 SiC層、 5a, 5b イオン注入阻 止膜、 6, 7 イオン注入領域、 6a n+層、 7a p+層、 8 Si膜、 9 犠牲酸化膜、 10 フィールド酸化膜、 11a, l ib, 11c ォーミック電極、 12a ソース電極、 12b ゲート 電極、 12c ドレイン電極、 30a, 30b 開口部、 101 下地層、 102 ェピタキシャル 層、 103 酸化膜、 104 フォトレジスト膜、 105 ホウ素イオン、 106 ダイヤモンドラ イクカーボン膜、 107 不純物領域。
発明を実施するための最良の形態
[0021] 以下、本発明の実施の形態について説明する。なお、本発明の図面において、同 一の参照符号は、同一部分または相当部分を表わすものとする。
[0022] (実施の形態 1)
以下、図 1〜図 12を参照して、 SiC半導体装置の一例である接合型電界効果トラン ジスタの製造方法の一例について説明する。
[0023] まず、図 1の模式的断面図に示すように、 n型の SiC単結晶からなる SiC基板 1上に 、第 1の第 1導電型 SiC層としてたとえば p型の SiC単結晶からなる P-型 SiC層 2、第 2 導電型 SiC層としてたとえば n型の SiC単結晶からなる n型 SiC層 3および第 2の第 1 導電型 SiC層としてたとえば p型の SiC単結晶からなる p型 SiC層 4をこの順序でェピ タキシャル成長させる。ここで、 P-型 SiC層 2のキャリア濃度は、 p型 SiC層 4のキャリア 濃度よりも低く設定される。
[0024] 次に、図 2の模式的断面図に示すように、 p型 SiC層 4の表面上に、所定の領域に 開口部 30aを有するイオン注入阻止膜 5aを形成し、その開口部 30aから露出してい る p型 SiC層 4の表面にたとえばリンなどの n型ドーパントのイオンをイオン注入する。 これにより、 p型 SiC層 4の表面に n型ドーパントのイオン注入領域 6が形成される。そ の後、イオン注入阻止膜 5aは除去される。
[0025] 次いで、図 3の模式的断面図に示すように、 p型 SiC層 4の表面上に、 n型ドーパン トのイオンのイオン注入領域 6とは異なる領域に開口部 30bを有するイオン注入阻止 膜 5bを形成し、その開口部 30bから露出している p型 SiC層 4の表面にたとえばアル ミニゥムなどの p型ドーパントのイオンをイオン注入する。これにより、 p型 SiC層 4の表 面に p型ドーパントのイオン注入領域 7が形成される。その後、イオン注入阻止膜 5b は除去される。
[0026] 続いて、たとえばアルゴンなどの不活性ガス雰囲気において、イオン注入により注 入されたドーパントを活性化させる温度以上の温度（たとえば、 1500°C以上 1800°C 以下）に n型 SiC層 3および p型 SiC層 4を加熱（活性化ァニール)することによって、 図 4の模式的断面図に示すように、 n型ドーパントのイオン注入領域 6は n型層として 機能する n+層 6aとなり、 p型ドーパントのイオン注入領域 7は p型層として機能する p+ 層 7aとなる。
[0027] しかしな力 、図 4の模式的断面図に示すように、活性化ァニール後の n+層 6a、 p+ 層 7aおよび p型 SiC層 4の表面においては、ステップバンチングによる表面荒れが発 生している。
[0028] そこで、次に、図 5の模式的断面図に示すように、 n+層 6a、 p+層 7aおよび p型 SiC 層 4の表面上にたとえばスパッタ法により Si膜 8を形成し、 Si膜 8ならびに Si膜 8が形 成された n+層 6a、 p+層 7aおよび p型 SiC層 4を Si膜 8の溶融温度以上の温度（たとえ ば、 1300°C以上 1700°C以下）にたとえばアルゴンなどの不活性ガス雰囲気におい て加熱する。これにより、溶融した Si膜 8を利用した、 n+層 6a、 p+層 7aおよび p型 SiC 層 4の表面の再構成が行なわれ、図 6の模式的断面図に示すように、 n+層 6a、 p+層 7aおよび p型 SiC層 4の表面がステップ状の自然面に再構成される。この再構成は、 溶融した Si膜 8から Siが n+層 6a、 p+層 7aおよび p型 SiC層 4の表面に供給され、 n+ 層 6a、 p+層 7aおよび p型 SiC層 4から炭素が供給されて、 n+層 6a、 p+層 7aおよび p 型 SiC層 4の表面において SiCが再構成することによるものと考えられる。
[0029] その後、図 7の模式的断面図に示すように、フッ硝酸などに浸漬させることによって 、 n+層 6a、 p+層 7aおよび p型 SiC層 4の表面上の Si膜 8が除去される。 [0030] 続いて、酸素雰囲気において、 p型 SiC層 4の表面をたとえば 1150°Cで 90分間加 熱することによって、図 8の模式的断面図に示すように、 n+層 6a、 p+層 7aおよび p型 SiC層 4の表面上に犠牲酸化膜 9を形成する。そして、フッ硝酸などに浸漬させること によって、 n+層 6a、 p+層 7aおよび p型 SiC層 4の表面上の犠牲酸化膜 9を除去する。 これにより、これまでの工程で生じた n+層 6a、 p+層 7aおよび p型 SiC層 4の表面付近 のダメージを取り除くことができる。
[0031] 次に、酸素雰囲気において、 n+層 6a、 p+層 7aおよび p型 SiC層 4の表面をたとえば 1300°Cで 40分間加熱することによって、図 9の模式的断面図に示すように、 n+Jg6a 、 p+層 7aおよび p型 SiC層 4の表面上にフィールド酸化膜 10を形成する。
[0032] その後、フォトリソグラフィ技術を利用してフィールド酸化膜 10の一部に複数の開口 部を設け、図 10の模式的断面図に示すように、フィールド酸化膜 10のそれぞれの開 口部から n+層 6aの表面または p+層 7aの表面を露出させる。
[0033] そして、図 11の模式的断面図に示すように、リフトオフなどを利用して、 n+層 6aの 表面上および p+層 7aの表面上にそれぞれ、たとえばニッケルからなるォーミック電極 11 a, l ib, 11cを形成する。
[0034] その後、図 12の模式的断面図に示すように、リフトオフなどを利用して、ォーミック 電極 11 a上にたとえばアルミニウムからなるソース電極 12aを形成し、ォーミック電極 l ib上にたとえばアルミニウム力もなるゲート電極 12bを形成し、ォーミック電極 11c 上にたとえばアルミニウムからなるドレイン電極 12cを形成する。
[0035] そして、ソース電極 12a、ゲート電極 12bおよびドレイン電極 12cの形成後のウェハ を個々の素子に分割することによって、 SiC半導体装置としての接合型電界効果トラ ンジスタが得られる。
[0036] このようにして得られた接合型電界効果トランジスタの製造工程にお!/、ては、ダイヤ モンドライクカーボン膜が用いられていないため、接合型電界効果トランジスタはカー ボンにより汚染されない。
[0037] また、このようにして得られた接合型電界効果トランジスタにおいては、 Si膜を利用 した表面の再構成によってステップバンチングによる表面荒れが安定して抑制される 。したがって、この接合型電界効果トランジスタにおいては、表面荒れに起因するキ ャリアトラップ、リークパスまたは電界集中などの発生を抑制できるため、接合型電界 効果トランジスタの信頼性が向上する。
[0038] (実施の形態 2)
以下、 SiC半導体装置の一例である接合型電界効果トランジスタの製造方法の他 の一例について説明する。本実施の形態においては、活性化ァニールと Si膜を用い た p型 SiC層の表面再構成とを 1つの工程で行なうことを特徴としている。
[0039] まず、図 1〜図 3に示すように、 SiC基板 1上に、 P-型 SiC層 2、 n型 SiC層 3および p 型 SiC層 4をこの順序でェピタキシャル成長させ、イオン注入によって、 p型 SiC層 4 の表面の一部に n型ドーパントのイオン注入領域 6および p型ドーパントのイオン注入 領域 7を形成し、その後、イオン注入阻止膜 5bを除去する工程までは、実施の形態 1 と同様である。
[0040] 次に、図 13の模式的断面図に示すように、 n型ドーパントのイオン注入領域 6、 p型 ドーパントのイオン注入領域 7および p型 SiC層 4の表面上にたとえばスパッタ法によ り Si膜 8を形成する。
[0041] 続いて、たとえばアルゴンなどの不活性ガス雰囲気において、 Si膜 8ならびに Si膜
8が形成されたイオン注入領域 6、イオン注入領域 7および p型 SiC層 4を Si膜 8の溶 融温度以上の温度であってイオン注入により注入されたドーパントを活性化させる温 度以上の温度に加熱する。ここで、 Si膜 8ならびに Si膜 8が形成されたイオン注入領 域 6、イオン注入領域 7および p型 SiC層 4は、たとえば、 1500°C以上 1800°C以下の 温度に加熱することができる。
[0042] これにより、イオン注入により注入されたドーパントの活性化と、溶融した Si膜 8を利 用した p型 SiC層 4の表面の再構成と、が行なわれ、活性化ァニール後の p型 SiC層 4の表面におけるステップバンチングによる表面荒れの発生が抑制され、たとえば図 6に示すように p型 SiC層 4の表面がステップ状の自然面になるとともに、 n型ドーパン トのイオン注入領域 6は n型層として機能する n+層 6aとなり、 p型ドーパントのイオン注 入領域 7は p型層として機能する p+層 7aとなる。
[0043] その後は、図 7〜図 12に示されるような実施の形態 1と同様の工程を経ることにより 、 SiC半導体装置としての接合型電界効果トランジスタが得られる。 [0044] 本実施の形態においては、活性化ァニールと、 Si膜を用いた SiC単結晶の表面再 構成と、を 1つの工程で行なうことができるため、より効率的な SiC半導体装置の製造 が可能となる。その他の説明は、実施の形態 1と同様である。
実施例
[0045] まず、 p型 4H— SiC単結晶力、らなる SiC基板の（0001) Si面から 8° オフした表面 上に、 CVD (Chemical Vapor D印 osition)法によって、 p型の 4H— SiC単結晶から なる P-型 SiC層（層厚： 10 m、キャリア濃度： 1 X 1016cm— 3)、 n型の 4H— SiC単結 晶からなる n型 SiC層（層厚： 0· 4 111、キャリア濃度： 2 X 1017cm— 3)および p型の 4H — SiC単結晶からなる p型 SiC層（層厚： 0. 3 m、キャリア濃度： 2 X lO' 3)をこ の順序でェピタキシャル成長させた。
[0046] 次に、 p型 SiC層の表面上にアルミニウム膜を 3 mの厚さに EB (Electron Beam) 蒸着法により蒸着した。そして、フォトリソグラフィ技術を利用して、所定の領域に開口 部を有するようにパターンユングされたフォトレジスト膜をそのアルミニウム膜上に形 成した。そして、その開口部から露出しているアルミニウム膜をウエットエッチングによ りエッチングし、 p型 SiC層の表面をその開口部から露出させた。その後、フォトレジス ト膜を完全に除去することによって、所定の領域に開口部を有するアルミニウム膜か らなるイオン注入阻止膜を形成した。
[0047] 次いで、上記のイオン注入阻止膜の開口部に、 n型ドーパントであるリンのイオンを イオン注入した。ここで、リンのイオンは、 50〜300keVのカロ速エネノレギ、 l X 1014cm —2のドーズ量で注入された。そして、イオン注入後に、イオン注入阻止膜はウエットェ ツチングにより完全に除去された。
[0048] 続いて、リンのイオン注入領域および p型 SiC層の表面上にアルミニウム膜を 3〃 m の厚さに EB蒸着法により再度蒸着した。そして、フォトリソグラフィ技術を利用して、 上記の開口部とは異なる箇所に開口部を有するようにパターンユングされたフオトレ ジスト膜をそのアルミニウム膜上に形成した。そして、その開口部から露出しているァ ノレミニゥム膜をウエットエッチングによりエッチングし、 p型 SiC層の表面をその開口部 力も露出させた。その後、フォトレジスト膜を完全に除去することによって、リンのィォ ン注入領域とは異なる箇所に開口部を有するアルミニウム膜からなるイオン注入阻止 膜を形成した。
[0049] 次いで、上記のイオン注入阻止膜の開口部に、 p型ドーパントであるアルミニウムの イオンをイオン注入した。ここで、アルミニウムのイオンは、 40〜300keVのカロ速エネ ルギ、 4 X 1014cm— 2のドーズ量で注入された。そして、イオン注入後に、イオン注入阻 止膜はウエットエッチングにより完全に除去された。
[0050] そして、上記のイオン注入後のリンのイオン注入領域、アルミニウムのイオン注入領 域および p型 SiC層をアルゴン雰囲気において 1500°C〜； 1800°Cの温度に加熱して 活性化ァニールを行なうことによって、イオン注入されたリンおよびアルミニウムをそ れぞれ活性化して、リンのイオン注入領域が n+層となり、アルミニウムのイオン注入領 域が P+層となった。
[0051] 続いて、活性化ァニール後の n+層、 p+層および p型 SiC層の表面上にスパッタ法 によって Si膜を 0. 1 mの厚さで形成した。そして、 Si膜および Si膜が形成された n+ 層、 p+層および p型 SiC層をアルゴン雰囲気において 1300°C〜； 1700°Cの温度に加 熱することによって、 n+層、 p+層および p型 SiC層の表面の再構成を行ない、 n+層、 P+層および p型 SiC層の表面を活性化ァニール後のステップバンチングによる表面 荒れの状態からステップ状の自然面の状態とした。そして、 n+層、 p+層および p型 Si C層の表面の再構成後は、フッ硝酸に浸漬させることによって Si膜を完全に除去した
〇
[0052] 次いで、酸素雰囲気において、 Si膜の除去後の n+層、 p+層および p型 SiC層の表 面を 1150°Cで 90分間カロ熱することによって、 n+層、 p+層および p型 SiC層の表面上 に犠牲酸化膜を形成した。そして、フッ硝酸に浸漬させることによって、 n+層、 p+層お よび p型 SiC層の表面上の犠牲酸化膜を除去した。
[0053] 次に、酸素雰囲気において、犠牲酸化膜の除去後の n+層、 p+層および p型 SiC層 の表面を 1300°Cで 40分間加熱することによって、 n+層、 p+層および p型 SiC層の表 面上にフィールド酸化膜を形成した。
[0054] そして、フォトリソグラフィ技術を利用してフィールド酸化膜の一部に複数の開口部 を設け、フィールド酸化膜のそれぞれの開口部から n+層の表面または p+層の表面を 露出させた。続いて、フィールド酸化膜、 n+層および p+層の表面上に厚さ 0. l ^ m のニッケノレ膜を EB蒸着法により蒸着した。そして、蒸着したュッケノレ膜の一部をリフト オフにより除去した後、アルゴン雰囲気において、 1000°Cで 2分間熱処理をすること によって、 n+層の表面上および p+層の表面上にそれぞれニッケル膜からなるォーミ ック電極を形成した。
[0055] その後、上記のォーミック電極の形成箇所に対応する箇所に開口部を有するフォト レジスト膜をフォトリソグラフィ技術を利用して形成した。そして、そのフォトレジスト膜 の全面に厚さ 1. 5 mのアルミニウム膜を EB蒸着法により蒸着した。
[0056] そして、蒸着したアルミニウム膜の一部をリフトオフにより除去することにより、 n+層 の表面上のォーミック電極上にソース電極またはドレイン電極を形成し、 p+層の表面 上のォーミック電極上にゲート電極を形成した。
[0057] そして、ソース電極、ゲート電極およびドレイン電極が形成されたウェハを個々の素 子に分割することによって、 SiC半導体装置としての接合型電界効果トランジスタを 得た。
[0058] 本実施例で得られた接合型電界効果トランジスタは、カーボンにより汚染されること なぐステップバンチングによる表面荒れが抑制できていることが確認された。したが つて、本実施例で得られた接合型電界効果トランジスタは、表面荒れに起因するキヤ リアトラップ、リークパスまたは電界集中などの発生を低減することができるため、信頼 性が高いと考えられる。
[0059] 今回開示された実施の形態および実施例はすべての点で例示であって制限的な ものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求 の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が 含まれることが意図される。
産業上の利用可能性
[0060] 本発明によれば、カーボンにより汚染されることなぐステップバンチングによる表面 荒れを安定して抑制することができる SiC半導体装置の製造方法を提供することがで きる。

Claims

請求の範囲
[1] 炭化ケィ素単結晶（4)の表面の少なくとも一部にドーパントをイオン注入する工程と 前記イオン注入後の炭化ケィ素単結晶（4)の表面上にケィ素膜 (8)を形成するェ 程と、
前記ケィ素膜 (8)が形成された炭化ケィ素単結晶（4)を前記ケィ素膜 (8)の溶融温 度以上の温度に加熱する工程と、
を含む、炭化ケィ素半導体装置の製造方法。
[2] 炭化ケィ素単結晶（4)の表面の少なくとも一部にドーパントをイオン注入する工程と 前記イオン注入後の炭化ケィ素単結晶（4)を前記イオン注入により注入されたドー パントを活性化させる温度以上の温度に加熱する工程と、
前記加熱後の炭化ケィ素単結晶（4)の表面上にケィ素膜（8)を形成する工程と、 前記ケィ素膜 (8)が形成された炭化ケィ素単結晶（4)を前記ケィ素膜 (8)の溶融温 度以上の温度に加熱する工程と、
を含む、炭化ケィ素半導体装置の製造方法。
[3] 炭化ケィ素単結晶（4)の表面の少なくとも一部にドーパントをイオン注入する工程と 前記イオン注入後の炭化ケィ素単結晶（4)の表面上にケィ素膜 (8)を形成するェ 程と、
前記ケィ素膜 (8)が形成された炭化ケィ素単結晶（4)を前記ケィ素膜 (8)の溶融温 度以上の温度、かつ前記イオン注入により注入されたドーパントを活性化させる温度 以上の温度に加熱する工程と、
を含む、炭化ケィ素半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102422396A (zh) * 2009-03-26 2012-04-18 佳能安内华股份有限公司 基板处理方法和结晶性碳化硅(sic)基板的制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5436046B2 (ja) * 2009-05-27 2014-03-05 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5343889B2 (ja) * 2010-02-19 2013-11-13 株式会社デンソー 炭化珪素基板の製造方法
JP6406080B2 (ja) * 2015-03-17 2018-10-17 豊田合成株式会社 半導体装置の製造方法
CN105140106B (zh) * 2015-08-11 2018-04-20 中国科学院半导体研究所 一种在零偏角衬底上外延碳化硅的方法
CN105140111A (zh) * 2015-08-11 2015-12-09 中国科学院半导体研究所 消除碳化硅外延面穿通缺陷的方法
CN105002563B (zh) * 2015-08-11 2017-10-24 中国科学院半导体研究所 碳化硅外延层区域掺杂的方法
CN108807157A (zh) * 2018-06-15 2018-11-13 江苏矽导集成科技有限公司 一种用于碳化硅的低损伤离子注入方法及注入掩膜结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107223A (ja) * 1994-10-04 1996-04-23 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JPH11135450A (ja) * 1997-10-27 1999-05-21 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2000012482A (ja) * 1998-06-22 2000-01-14 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2001068428A (ja) 1999-08-26 2001-03-16 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2004172556A (ja) * 2002-11-22 2004-06-17 Toyota Motor Corp 半導体素子及びその製造方法
JP2006344942A (ja) * 2005-05-09 2006-12-21 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005017814B4 (de) * 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107223A (ja) * 1994-10-04 1996-04-23 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JPH11135450A (ja) * 1997-10-27 1999-05-21 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2000012482A (ja) * 1998-06-22 2000-01-14 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2001068428A (ja) 1999-08-26 2001-03-16 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JP2004172556A (ja) * 2002-11-22 2004-06-17 Toyota Motor Corp 半導体素子及びその製造方法
JP2006344942A (ja) * 2005-05-09 2006-12-21 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2096669A4

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102422396A (zh) * 2009-03-26 2012-04-18 佳能安内华股份有限公司 基板处理方法和结晶性碳化硅(sic)基板的制造方法
CN102422396B (zh) * 2009-03-26 2014-07-02 佳能安内华股份有限公司 基板处理方法和结晶性碳化硅(sic)基板的制造方法

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