WO2008069074A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
WO2008069074A1
WO2008069074A1 PCT/JP2007/072953 JP2007072953W WO2008069074A1 WO 2008069074 A1 WO2008069074 A1 WO 2008069074A1 JP 2007072953 W JP2007072953 W JP 2007072953W WO 2008069074 A1 WO2008069074 A1 WO 2008069074A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
semiconductor layer
field plate
finger
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2007/072953
Other languages
English (en)
French (fr)
Inventor
Keiichi Matsushita
Kazutaka Takagi
Naotaka Tomita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to EP07832675.8A priority Critical patent/EP2015353B1/en
Priority to US12/300,795 priority patent/US8154079B2/en
Priority to JP2008548242A priority patent/JP5072862B2/ja
Publication of WO2008069074A1 publication Critical patent/WO2008069074A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a high-frequency Ga N (gallium nitride) FET (field effect transistor) and a method for manufacturing the same.
  • a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a high-frequency Ga N (gallium nitride) FET (field effect transistor) and a method for manufacturing the same.
  • Ga N gallium nitride
  • FET field effect transistor
  • a field plate is provided as a fourth electrode on an insulating layer between a gate electrode and a source electrode, and the field plate is electrically connected to the source electrode, whereby electric field concentration in the gate electrode is achieved.
  • a technique for mitigating this problem and preventing the destruction of semiconductor elements is known.
  • FIG. 11 is a cross-sectional view showing an example of a semiconductor device provided with such a field plate electrode.
  • a GaN layer 48 and an AlGaN (aluminum gallium nitride) layer 49 are laminated on a semi-insulating SiC (silicon carbide) 47, and on the surface of the AlGaN layer 49.
  • a gate electrode 50 that is a Schottky electrode, and a source electrode 51 and a drain electrode 52 that are ohmic electrodes are formed.
  • the gate electrode 50, the source electrode 51, and the drain electrode 52 are arranged in parallel to each other.
  • the surface of the AlGaN layer 49 including these electrodes is covered with an insulating film 54.
  • a field plate electrode 55 is provided on the insulating film 54 between the gate electrode 50 and the drain electrode 52.
  • the field plate electrode 55 is also formed of a striped conductor, and is disposed in parallel with the gate electrode 50 and the drain electrode 52. Although not shown, the field plate electrode 55 is used in parallel or partially overlapped with the gate electrode 50 in the width direction, and is connected to the source electrode 51 by a wiring member such as a wire. It is held at the same potential as 51.
  • the field plate electrode 55 allows the gate electrode 50 to have a high drain voltage. Electric field concentration in the wedge 56 is alleviated. Thus, it is known that the field plate electrode 55 improves the withstand voltage of the FET and suppresses the current collab phenomenon, for example, as described in Patent Document 1 and Patent Document 2.
  • Patent Document 1 Japanese Patent Laid-Open No. 9205211
  • Patent Document 2 JP 2002-231733 A
  • the field plate electrode 55 is disposed in the vicinity of the gate electrode 50, parasitic capacitance is generated in the gate electrode 50.
  • the parasitic capacitance increases, and the amplification characteristics of the FET in the high frequency region deteriorate. In other words, the FET gain decreases due to the parasitic capacitance.
  • the prevention of FET current collapsing or the improvement of the withstand voltage by the field plate electrode as the fourth electrode is in a trade-off relationship with the amplification gain of the FET.
  • An object of the present invention is to provide a semiconductor device that solves this trade-off relationship, prevents element destruction due to relaxation of electric field concentration, and prevents a decrease in gain.
  • an object of the present invention is to easily manufacture a semiconductor device including a fourth electrode through which a high-frequency signal is input / output by reducing the area occupied by the electrode on the element.
  • a nitride-based compound semiconductor layer formed on a substrate, a source electrode formed on the semiconductor layer, a source electrode force, A drain electrode formed at a position on the semiconductor layer spaced apart from the semiconductor electrode, a gate electrode formed on the semiconductor layer between the drain electrode and the source electrode, and the semiconductor layer and the gate electrode so as to cover the gate electrode
  • the resistor includes the gate electrode.
  • the field plate A semiconductor device having a resistance value larger than the high-frequency impedance of the stray capacitance between the electrodes is provided.
  • a nitride-based compound semiconductor layer formed on a substrate, a source electrode formed on the semiconductor layer, and the semiconductor layer spaced from the source electrode
  • the resistor is a floating member between the gate electrode and the field plate.
  • a semiconductor device having a resistance value larger than the high frequency impedance of the capacitor and formed by the sheet resistance of the semiconductor layer is provided.
  • a source electrode formed on a nitride-based compound semiconductor layer formed on a substrate, and formed on a position on the semiconductor layer spaced from the source electrode.
  • a unit FET having a drain electrode and a gate electrode formed on the semiconductor layer between the drain electrode and the source electrode, and a predetermined region on the semiconductor layer.
  • a step of separating, forming a ohmic electrode by depositing Ti / Al on the semiconductor layer, forming a Schottky electrode by depositing Ni / Au on the semiconductor layer, and covering the gate electrode A step of forming an insulating film made of SiN or SiO on the semiconductor layer, a step of forming a trench penetrating the insulating film by etching, and the trench on the source electrode.
  • a semiconductor device having a step of forming a metal region Tsu is provided.
  • FIG. 1 is a schematic sectional view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic plane pattern configuration diagram showing an arrangement of electrodes of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a plan pattern configuration diagram showing an example of a resistor made of a metal thin film in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a schematic plan view showing an electrode arrangement of a semiconductor device according to a second embodiment of the present invention. Turn configuration diagram.
  • FIG. 5 is a schematic plane pattern configuration diagram of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 6 is a schematic sectional view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 7 is a schematic plane pattern configuration diagram showing an arrangement of electrodes of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 8 is a schematic sectional view taken along the chain line A—B in FIG.
  • FIG. 9 is a schematic planar pattern configuration diagram showing an electrode structure of a multi-finger type semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 10 is a schematic planar pattern configuration diagram showing an electrode structure of a multi-finger type semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 11 is a bird's-eye view including a schematic cross-sectional structure for explaining an electrode configuration of a conventional semiconductor device.
  • the semiconductor element is formed on a substrate selected from a SiC substrate, a GaN / SiC substrate, an AlGaN / GaN / SiC substrate, a diamond substrate, and a sapphire substrate.
  • the semiconductor element is It is configured as a high electron mobility transistor (HEMT) that utilizes the high electron mobility in the two-dimensional gas (2DEG) induced at the terror junction interface.
  • HEMT high electron mobility transistor
  • 2DEG two-dimensional gas
  • the semiconductor element can be configured as a metal semiconductor (MES) FET using a Schottky gate.
  • MES metal semiconductor
  • FIG. 1 is a schematic sectional view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic plane pattern configuration diagram showing the arrangement of the electrodes of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a plan pattern configuration diagram showing an example of a resistor made of a metal thin film in the semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device includes a substrate as shown in FIG. 1 and FIG.
  • the 11 includes a gallium nitride compound semiconductor layer 12 formed on the substrate 11.
  • the compound semiconductor layer 12 includes a GaN layer 13 formed on the substrate 11 and an AlGaN layer 14 formed on the GaN layer 13.
  • a source electrode 21, a gate electrode 22, and a drain electrode 23 are provided on the surface of the compound semiconductor layer 12, that is, the surface of the AlGaN layer 14.
  • the source electrode 21 and the drain electrode 23 are formed of, for example, a striped conductor of A1, and are placed on the A1 GaN layer 14 by ohmic contact.
  • the gate electrode 22 is formed of, for example, an Au stripe conductor, and is placed on the AlGaN layer 14 by a Schottky contact.
  • An insulating film 24 such as a nitride film is formed on the surface of the AlGaN layer 14 except for the source electrode 21, the gate electrode 22 and the drain electrode 23.
  • the field plate electrode 25 is formed of, for example, an Au stripe conductor.
  • the field plate electrode 25 is connected to the source electrode 21 through a resistor 26 having a high resistance value. That is, as shown in FIG. 2, one end of the resistor 26 is connected to the lower end of the source electrode 21, and the other end is connected to the wiring member 25a at the lower end of the field plate electrode 25 via the wiring member 25b straddling the gate electrode 22. It is connected to the.
  • the resistance value of the resistor 26 depends on the parasitic capacitance between the field plate electrode 25 and the gate electrode 22. It is determined to have a sufficiently high value compared to the impedance for the high-frequency signal used.
  • This parasitic capacitance C is caused by the insulating film 2 between the field plate electrode 25 and the gate electrode 22.
  • the dielectric constant is ⁇
  • the area where the field plate electrode 25 and the gate electrode 22 face each other is S
  • the resistance value R of the resistor 26 is
  • the resistance value is calculated using a specific example as follows.
  • the width of the field plate electrode 25 and the gate electrode 22 is 1 m
  • the gate width (stripe conductor length) is 1 mm
  • the relative permittivity ⁇ of SiN is 7, and the permittivity ⁇ in vacuum is 8 .
  • the capacitance C per gate width lmm is approximately
  • the resistance value R against the gate width lmm is
  • the value is selected so as to satisfy.
  • the unit transistors that is, the gate widths of the pair of gate electrode 22, source electrode 21 and drain electrode 23 are 100 m. It is desirable to insert a resistor 26 having a resistance value of about 500 ( ⁇ , 5 & ⁇ for a sufficiently larger resistance value) between the field plate electrode 25 and the source electrode 21.
  • the source electrode 21 is set to the ground potential, that is, O (V)
  • the gate electrode 22 is ⁇ 5 (V)
  • the drain electrode 23 is +50
  • a DC bias voltage of V When a DC bias voltage of V is applied and a high frequency signal is applied between the source electrode 21 and the gate electrode 22, an amplified high frequency signal is output to the drain electrode 23.
  • a high voltage of 55 (V) is applied between the gate electrode 22 and the drain electrode 23.
  • the field plate electrode 25 is provided, the electric field concentration is alleviated and the insulating film 24 is destroyed. Element collaboration is avoided.
  • the field plate electrode 25 is separated from the gate electrode 22 via the insulating film 24, no direct current flows therebetween. However, since the field plate electrode 25 is connected to the source electrode 22 via the resistor 26, its DC potential is maintained at O (V). As a result, the electric field concentration on the gate electrode 22 can be reduced.
  • the field plate electrode 25 is connected to the gate electrode 22 through a low impedance formed by a parasitic capacitance between the field plate electrode 25 and the gate electrode 22 for high-frequency signals, and is connected to the resistor 26. Since a high-frequency current flows, the resistance of the field plate electrode 25 can be made substantially open to the gate electrode 22 by increasing the resistance value sufficiently. The ability to praise parasitic capacitance.
  • the resistor 26 provided in the compound semiconductor device to which the present invention is applied be formed planarly on the surface of the semiconductor layer 12 via an insulating film.
  • a resistor 26 for example, 5 & ⁇
  • a linear resistor with a width of 1 ⁇ m and a length of 10000 m. It is formed as a coil pattern. That is, the sheet resistance values of these metals are shown in Table 1. Therefore, in order to obtain a high resistance value, the length of the metal thin film becomes considerably long.
  • the gate electrode 22 and the field plate electrode 25 are shown by straight lines in order to simplify the drawing.
  • FIG. 4 is a schematic plane pattern configuration diagram showing the electrode arrangement of the semiconductor device according to the second embodiment of the present invention.
  • one set of electrode patterns shown in FIG. 3 is repeatedly arranged about 100 sets. That is, in this semiconductor device, the source electrode 21, the gate electrode 22, the drain electrode 23, and the field plate electrode 25 are repeatedly arranged in the horizontal direction.
  • the gate electrode 22 and the field plate electrode 25 are shown as straight lines in order to simplify the drawing, but in actuality, they have a pattern arrangement as shown in FIG.
  • the plurality of drain electrodes 23 have their upper ends connected to a common drain electrode wiring 23-1.
  • the lower ends of the gate electrodes 22 are connected to a common gate electrode wiring 22-2.
  • the gate electrode wiring 22-2 is connected to a gate electrode pad 23-3 provided for every predetermined number of continuous gates, for example, every five gate electrodes 22.
  • the field plate electrodes 25 are connected to field plate electrode wirings 25 2 provided in common every predetermined number of, for example, 10 field plate electrodes 25 through bridge wirings 25-3. .
  • the lower ends of the source electrodes 21 are connected to a common source electrode wiring 21-1 via a bridge wiring 21-2 every predetermined number, for example, every five.
  • the source electrode wiring 21-1 is connected to a source electrode pad 21-2 disposed between two adjacent gate electrode pads 22-3.
  • a striped resistor 26 is connected between the field plate electrode wiring 25-2 and the source electrode pad 21-2.
  • the source electrode wiring 21-1 is separated almost at the center thereof.
  • the resistor 26 is connected to the source electrode pad 21-2 through a gap where the source electrode wiring 21-1 is separated.
  • FIG. 5 (a) is a schematic plane pattern configuration diagram of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 5 (b) shows a schematic plane pattern configuration diagram of a semiconductor device according to a modification of the third embodiment of the present invention.
  • a common field plate electrode wiring 25-2 is provided for all field plate electrodes 25.
  • a resistor 26 is provided between both ends thereof and the source electrode pad 21-2. The resistance value of these antibody 26 can be about 100 ⁇ .
  • the semiconductor device according to the modification of the third embodiment of the present invention has a common field plate electrode wiring for all field plate electrodes 25. 25-2 Force to be provided In order to suppress oscillation due to the length of this wiring, a dividing resistor 28 is inserted for each length of about half the wavelength of the high-frequency signal used.
  • the other parts in FIG. 5 are substantially the same as the respective parts in FIG. 4, and thus the corresponding parts are denoted by the same reference numerals and detailed description thereof is omitted.
  • FIG. 6 is a schematic sectional view of a semiconductor device according to the fourth embodiment of the present invention.
  • the semiconductor device according to the fourth embodiment of the present invention has a field plate 22- provided on the gate electrode 22 in comparison with the first embodiment shown in FIG.
  • the insulating film 24 formed on the surface of the compound semiconductor layer 12 is a two-layer (first insulating film 24a and second insulating film 24b).
  • Other configurations are almost the same. Therefore, in FIG. 6, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the source electrode 21 is set to the ground potential, that is, 0 (V)
  • the gate electrode 22 is ⁇ 5 (V)
  • the drain electrode 23 is +50 ( V) DC bias voltage is applied, and high frequency is applied between the source electrode 21 and the gate electrode 22.
  • a wave signal is applied, an amplified high frequency signal is output to the drain electrode 23.
  • a high voltage of 55 (V) is applied between the gate electrode 22 and the drain electrode 23.
  • the field plate electrode 25 is provided, the electric field concentration is reduced, and the insulating film 24a and the insulating film 24 Collaborating of elements due to destruction of 24b is avoided.
  • the field plate electrode 25 is separated from the gate electrode 22 via the insulating film 24a and the insulating film 24b, no direct current flows therebetween. Since the field plate electrode 25 is connected to the source electrode 22 via the resistor 26, its DC potential is maintained at O (V). As a result, the concentration of the electric field with respect to the gate electrode 22 can be reduced.
  • the field plate electrode 25 is a field plate electrode for high-frequency signals.
  • the plate electrode 25 can be in a substantially open state with the gate electrode 22, and the ability to learn the parasitic capacitance between the field plate electrode 25 and the gate electrode 22 can be achieved.
  • the amplification gain as a transistor element is not lowered and the field plate even if the thickness of the second insulating film 24b is sufficiently small.
  • the electric field concentration relaxation function of the electrode 25 can be sufficiently exhibited.
  • FIG. 7 is a schematic plane pattern configuration diagram showing the arrangement of the electrodes of the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 8 shows a schematic cross-sectional structure diagram along the chain line AB in FIG.
  • a semiconductor device includes a substrate as shown in FIGS.
  • the 11 includes a gallium nitride-based compound semiconductor layer 12 formed in 11.
  • the compound semiconductor layer 12 includes a GaN layer 13 formed on the substrate 11 and an AlGaN layer 14 formed on the GaN layer 13.
  • a source electrode 21, a gate electrode 22, and a drain electrode 23 are provided on the surface of the compound semiconductor layer 12, that is, the surface of the AlGaN layer 14.
  • the source electrode 21 and the drain electrode 23 are formed by, for example, a striped conductor of A1. And is placed on the AlGaN layer 14 by ohmic contact.
  • the gate electrode 22 is formed of, for example, an Au stripe-shaped conductor, and is placed on the AlGaN layer 14 by a Schottky contact.
  • an insulating film 24 such as a nitride film is formed in a portion excluding the source electrode 21, the gate electrode 22 and the drain electrode 23.
  • the field plate electrode 25 is formed.
  • the field plate electrode 25 is formed of, for example, a striped conductor of A1.
  • the field plate electrode 25 is connected to the source electrode 21 through a resistor 26 having a high resistance value.
  • the resistor 26 has one end connected to the upper end of the S source electrode 21 and the other end connected to the upper end of the field plate electrode 25 via the wiring member 27 as an insulating layer on the compound semiconductor layer 12. Formed through.
  • the substrate 11 and the gallium nitride compound semiconductor layer 12 are the same as those in the semiconductor device shown in FIG.
  • a terminal member 28 made of Ti / A and a source electrode 21 are deposited on the surface of the compound semiconductor layer 12, and these form an ohmic contact with the AlGaN layer 14.
  • the surfaces of the terminal member 28 and the source electrode 21 are covered with an insulating layer 29 such as SiN or SiO.
  • contact holes are formed in the surface portions of the terminal member 27 and the source electrode 21 by a reactive ion etching (RIE) method, etc., through which the wiring member 27 and a bridge wiring 21 described later are interposed. —2 is connected.
  • RIE reactive ion etching
  • the source electrode 21 is set to the ground potential, that is, 0 V, and a direct current bias voltage of 5 V is applied to the gate electrode 22 and +50 V is applied to the drain electrode 23.
  • a high-frequency signal is applied between the source electrode 21 and the gate electrode 22
  • an amplified high-frequency signal is output to the drain electrode 23.
  • a high voltage of 55 V is applied between the gate electrode 22 and the drain electrode 23. Since the field plate electrode 25 is provided on the gate electrode 22, the electric field concentration is alleviated and the element is destroyed. Avoided.
  • the field plate electrode 25 is interposed between the gate electrode 22 and the insulating film 24. DC current does not flow between them. However, since the field plate electrode 25 is connected to the source electrode 22 via the resistor 26, its DC potential is maintained at 0V. Thereby, the electric field concentration on the gate electrode 22 can be relaxed. On the other hand, the field plate electrode 25 is connected to the gate electrode 22 through a low impedance formed by the parasitic capacitance between the field plate electrode 25 and the gate electrode 22 for high-frequency signals. Therefore, the impedance between the source electrode 21 and the gate electrode 22 is governed by the resistance value of the resistor 26.
  • the field plate electrode 25 and the gate electrode 22 are The effect of the low impedance formed by the parasitic capacitance between the electrodes 22 can be ignored, and the force can be made substantially open. Therefore, by sufficiently reducing the film thickness of the insulating film 24, the electric field concentration relaxation function of the field plate electrode 25 can be sufficiently exerted without lowering the amplification gain as a transistor element.
  • FIG. 9 is a schematic plane pattern configuration diagram showing a part of the electrode structure of the multi-finger type semiconductor device according to the sixth embodiment of the present invention.
  • four sets of unit FETs including a source electrode 21, a gate electrode 22, a drain electrode 23, and a field plate electrode 25 are repeatedly arranged in the horizontal direction.
  • the drain electrodes 23 are connected at their upper ends to a common drain electrode wiring 23-1.
  • Each gate electrode 22 has its lower end connected to a common gate electrode wiring 22-1.
  • the gate electrode wiring 22-1 is connected to a plurality of gate electrode pads 22-2 arranged in the lateral direction IJ below the electrode array.
  • Each source electrode 21 is connected via a bridge wiring 21-2 to a plurality of source electrode pads 21-1 arranged alternately with gate electrode pads 22-2 in the lateral direction below the electrode arrangement! / RU
  • the resistor 26 which is a sheet resistance, is arranged so as to connect between the upper end portion of each source electrode 21 and each wiring member 27.
  • the sheet resistance value or the surface resistance value of the resistor 26 depends on the field plate electrode 25 and the gate resistance.
  • the parasitic capacitance to the gate electrode 22 is determined to have a sufficiently high value compared to the impedance for the high frequency signal used. Since the sheet resistance value is higher than the metal resistance, the area occupied by the resistor 26 on the semiconductor element is small.
  • the sheet resistance value of the semiconductor resistor formed on the semiconductor layer 12 via the insulating layer is, for example, 500 ( ⁇ / sq).
  • the semiconductor device since the sheet resistance of the semiconductor resistance is used, the element area of the high power FET is reduced. This makes it easy to create high-power FETs.
  • the gate electrode wiring extending from the gate electrode 25 to the gate electrode pad 22-2 By avoiding crossover wiring, the generation of parasitic capacitance is reduced and the operating characteristics of the FET in the high frequency range are not degraded.
  • FIG. 10 is a schematic plane pattern configuration diagram showing a part of the electrode structure of the multi-finger type semiconductor device according to the seventh embodiment of the present invention.
  • the sheet resistance is the source electrode pad 21-1 and the gate electrode pad 22— Located on the 2 side.
  • the resistors 26 are arranged so as to connect the lower end portion of the source electrode 21 and the wiring member 27, respectively. Since the structure of the resistor 26 and other electrode patterns are the same as those of the resistor shown in FIG. 8 and the electrode pattern shown in FIG. 9, detailed description thereof is omitted.
  • the element area of the high power FET can be reduced.
  • the semiconductor device of the sixth and seventh embodiments of the present invention it is possible to easily create a high-power FET regardless of whether the sheet resistance position is up or down. Will come in. [0063]
  • the resistor has a smaller occupied area by using the sheet resistance of the semiconductor, so that the multi-finger FET for high power is reduced. Therefore, it can be applied without enlarging the element area.
  • Various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, the constituent elements over different embodiments may be appropriately combined.
  • the present invention is a force applied to MESFET.
  • the semiconductor device of the present invention is not limited to this, and a semiconductor layer made of GaN / AlGaN is formed on a silicon carbide (SiC) substrate.
  • SiC silicon carbide
  • HEMTs high electron mobility transistors
  • semi-insulating GaAs substrates formed with AlGaAs / GaAs HEMTs can do.
  • a resistor having a larger resistance value than the high-frequency impedance between the field plate and the gate electrode is inserted into the line connecting the field plate electrode and the source electrode.
  • the high-frequency signal is isolated from the potential of the source electrode, and a potential synchronized with the gate electrode is obtained, so that the parasitic capacitance between the field plate electrode and the gate electrode is suppressed, and a decrease in gain is prevented.
  • Can do For DC signal In this case, no current flows through the inserted resistor, so that no voltage drop occurs in the resistor, and the potential of the field plate electrode is maintained at the same potential as that of the source electrode. Is done.
  • the resistance is formed by using the sheet resistance having a higher resistivity than that of the metal resistor, the area occupied by the electrode on the element can be reduced, and the multi-finger type power amplification device Can adapt to In addition, since the FET and the resistor can be formed almost simultaneously, the process can be simplified.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　電界集中の緩和による素子破壊を防止できるとともに、利得の低下をも防止できる半導体装置を提供する。 　半導体層１２上に形成されたソース電極２１と、半導体層１２上に形成され たドレイン電極２３と、ソース電極２１及びドレイン電極２３の間に形成されたゲート電極２２と、半導体層１２及びゲート電極２２の上に形成された絶縁膜２４と、絶縁膜２４上に形成されたフィールドプレート電極２５と、フィールドプレート電極２５とソース電極２１とを接続する抵抗体２６とを備える。

Description

明 細 書
半導体装置及び半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置及び半導体装置の製造方法に関し、特に、高周波用の Ga N (窒化ガリウム）系 FET (電界効果トランジスタ）及びその製造方法に関する。
背景技術
[0002] GaN等の化合物半導体 FETを用いた高周波大電力用の半導体装置においては 、ドレイン電極に高い電圧が印加されるため、ゲート電極の角部に電界集中が生じ、 半導体素子が破壊されることがある。
[0003] 従来、ゲート電極とソース電極との間の絶縁層上に、第 4の電極としてフィールドプ レートを設け、このフィールドプレートをソース電極と電気的に接続させることにより、 ゲート電極における電界集中を緩和し、半導体素子の破壊を防止する技術が知られ ている。
[0004] 図 11はこのようなフィールドプレート電極を設けた半導体装置の一例を示す断面図 である。この半導体装置は、図に示すように、半絶縁性 SiC (炭化シリコン) 47上に、 GaN層 48と、 AlGaN (窒化アルミニウムガリウム）層 49が積層形成され、 AlGaN層 4 9の表面上には、ショットキー電極であるゲート電極 50と、ォーミック電極であるソース 電極 51及びドレイン電極 52とが形成されている。ゲート電極 50、ソース電極 51、ドレ イン電極 52力 互いに平行に配列されている。これらの電極を含む AlGaN層 49の 表面は絶縁膜 54によって覆われている。この絶縁膜 54上には、ゲート電極 50及びド レイン電極 52の間にフィールドプレート電極 55が設けられている。
[0005] このフィールドプレート電極 55は、同じくストライプ状の導体により形成されており 、ゲート電極 50及びドレイン電極 52に平行に配置されている。このフィールドプレー ト電極 55は、図示しないがその幅方向においてゲート電極 50と並行、もしくは一部ォ 一バーラップして用いられ、また、ワイヤ等の配線部材によりソース電極 51に接続さ れ、ソース電極 51と同じ電位に保持されている。
[0006] このフィールドプレート電極 55によって、高いドレイン電圧によるゲート電極 50のェ ッジ部 56における電界集中が緩和される。これにより、フィールドプレート電極 55に よって FETの耐圧が向上し、電流コラブス現象が抑制されることは、例えば、特許文 献 1および特許文献 2に記載されるものが知られている。
[0007] 特許文献 1：特開平 9 205211号公報
特許文献 2 :特開 2002— 231733号公報
しかしながら、フィールドプレート電極 55がゲート電極 50の近傍に配置されることに よって、ゲート電極 50には寄生容量が発生する。また、ゲート電極 50とフィールドプ レート電極 55とがオーバーラップする部分は、寄生容量が大きくなり、高周波領域で の FETの増幅特性が劣化する。すなわち、寄生容量によって FETの利得が低下す る。そして、フィールドプレート電極 55の下の絶縁膜 54の膜厚が薄いほど、この利得 の低下は大きい。
[0008] このように、第 4の電極であるフィールドプレート電極による FETの電流コラブスの 防止あるいは耐圧の向上と FETの増幅利得とは互いにトレードオフの関係にある。
[0009] 本発明の目的は、このトレードオフの関係を解決し、電界集中の緩和による素子破 壊を防止するとともに、利得の低下をも防止することができる半導体装置を提供する ことにある。
[0010] さらに、本発明の目的は、上記の課題に鑑み、高周波信号が入出力される第 4の 電極を備えた半導体装置において、素子上の電極の占有する面積を小さくし、簡便 に製造することが可能な半導体装置及び半導体装置の製造方法を提供することにあ 発明の開示
[0011] 上記目的を達成するための本発明の一態様によれば、基板上に形成された窒化 物系化合物半導体層と、この半導体層上に形成されたソース電極と、このソース電極 力、ら離間した前記半導体層上の位置に形成されたドレイン電極と、このドレイン電極 及び前記ソース電極間の前記半導体層上に形成されたゲート電極と、このゲート電 極を覆うように前記半導体層及びこの上に形成された絶縁膜と、この絶縁膜上に形 成されたフィールドプレート電極と、このフィールドプレート電極と前記ソース電極とを 接続する抵抗体とを備え、この抵抗体は、前記ゲート電極と前記フィールドプレート 電極間の浮遊容量の高周波インピーダンスより大きな抵抗値を有する半導体装置が 提供される。
[0012] 本発明の他の態様によれば、基板上に形成された窒化物系化合物半導体層と、こ の半導体層上に形成されたソース電極と、このソース電極から離間した前記半導体 層上の位置に形成されたドレイン電極と、このドレイン電極及び前記ソース電極間の 前記半導体層上に形成されたゲート電極と、このゲート電極を覆うように前記半導体 層及びこの半導体層の上に形成された絶縁膜と、この絶縁膜上に形成されたフィー ルドプレートと、このフィールドプレートと前記ソース電極とを接続する抵抗体とを備え 、この抵抗体は、前記ゲート電極と前記フィールドプレート間の浮遊容量の高周波ィ ンピーダンスよりも大きな抵抗値を有し、前記半導体層のシート抵抗によって形成さ れた半導体装置が提供される。
[0013] 本発明の他の一態様によれば、基板上に形成された窒化物系化合物半導体層上 に形成されたソース電極、このソース電極から離間した前記半導体層上の位置に形 成されたドレイン電極、及びこのドレイン電極及び前記ソース電極間の前記半導体層 上に形成されたゲート電極の各一つを有してなる単位 FETと、前記半導体層上の所 定領域とを電気的に分離する工程と、 Ti/Alを前記半導体層に蒸着してォーミック 電極を形成する工程と、 Ni/Auを前記半導体層に蒸着してショットキー電極を形成 する工程と、前記ゲート電極を覆うように前記半導体層及びこの半導体層の上に、 Si N又は SiOからなる絶縁膜を形成する工程と、前記絶縁膜を貫通するトレンチをエツ チングによって形成する工程と、前記ソース電極の上に前記トレンチの内壁に沿った 金属領域を形成する工程とを有する半導体装置の製造方法が提供される。
図面の簡単な説明
[0014] [図 1]本発明の第 1の実施形態に係る半導体装置の模式的断面構造図。
[図 2]本発明の第 1の実施形態に係る半導体装置の電極の配置を表す模式的平面 パターン構成図。
[図 3]本発明の第 1の実施形態に係る半導体装置における金属薄膜による抵抗体の 一例を示す平面パターン構成図。
[図 4]本発明の第 2の実施形態に係る半導体装置の電極配置を示す模式的平面パ ターン構成図。
[図 5] ω本発明の第 3の実施形態に係る半導体装置の模式的平面パターン構成図
。 （b)本発明の第 3の実施形態の変形例に係る半導体装置の模式的平面パターン 構成図。
[図 6]本発明の第 4の実施形態に係る半導体装置の模式的断面構造図。
[図 7]本発明の第 5の実施形態に係る半導体装置の電極の配置を表す模式的平面 パターン構成図。
[図 8]図 7における鎖線 A— Bに沿った模式的断面構造図。
[図 9]本発明の第 6の実施形態に係るマルチフィンガー型の半導体装置の電極構造 を示す模式的平面パターン構成図。
[図 10]本発明の第 7の実施形態に係るマルチフィンガー型の半導体装置の電極構 造を示す模式的平面パターン構成図。
[図 11]従来の半導体装置の電極構成を説明するための模式的断面構造を含む鳥瞰 図。
発明を実施するための最良の形態
[0015] 次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載にお いて、同一または類似の部分には同一または類似の符号を付している。ただし、図 面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面 相互間におレ、ても互!/、の寸法の関係や比率が異なる部分が含まれて!/、ることはもち ろんでめ ·ο。
[0016] また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置 や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置など を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲に おいて、種々の変更を加えることができる。
[0017] 以下の説明にお!/、て、半導体素子は、 SiC基板、 GaN/SiC基板、 AlGaN/Ga N/SiC基板、ダイヤモンド基板、サファイア基板より選択された基板上に形成される
〇
[0018] 特に、例えば、 AlGaN/GaN/SiC基板を使用する場合には、半導体素子は、へ テロ接合界面に誘起される 2次元ガス（2DEG : Two Dimensional Electron Gas)中の 高電子移動度を利用する高電子移動度トランジスタ（HEMT : High Electron Mobilit y Transistor)として構成される。また、例えば、 GaN/SiC基板を使用する場合には 、半導体素子は、ショットキーゲート（Schottky Gate)を利用する金属一半導体（ME S： Metal semiconductor) FETとして構成可能である。
[0019] [第 1の実施の形態]
図 1は、本発明の第 1の実施形態に係る半導体装置の模式的断面構造図を示す。 また、図 2は、本発明の第 1の実施形態に係る半導体装置の電極の配置を表す模式 的平面パターン構成図を示す。また、図 3は、本発明の第 1の実施形態に係る半導 体装置における金属薄膜による抵抗体の一例を示す平面パターン構成図を示す。
[0020] 本発明の第 1の実施形態に係る半導体装置は、図 1および図 2に示すように、基板
11上に形成された窒化ガリウム系の化合物半導体層 12を備えている。化合物半導 体層 12は、基板 11上に形成された GaN層 13、この GaN層 13上に形成された AlGa N層 14を含んでいる。化合物半導体層 12の表面、すなわち、 AlGaN層 14の表面に は、ソース電極 21、ゲート電極 22及びドレイン電極 23が設けられている。ここで、ソ ース電極 21とドレイン電極 23は、例えば A1のストライプ状の導体により形成され、 A1 GaN層 14に対してォーミックコンタクトにより設置される。また、ゲート電極 22は例え ば Auのストライプ状の導体により形成され、 AlGaN層 14に対してショットキーコンタ タトにより設置される。 AlGaN層 14の表面にはソース電極 21、ゲート電極 22及びド レイン電極 23を除く部分にたとえば窒化膜のような絶縁膜 24が形成される。絶縁膜 2 4の表面には、ゲート電極 22に並行、もしくは図 2に符号 25cで示されるように一部ゲ ート電極 22を覆うように第 4の電極である、フィールドプレート電極 25が形成される。 このフィールドプレート電極 25は、例えば Auのストライプ状の導体により形成される。 このフィールドプレート電極 25は、高!/、抵抗値を有する抵抗体 26を介してソース電 極 21に接続されている。すなわち、図 2に示すように、抵抗体 26は一端がソース電 極 21の下端に接続され、他端はゲート電極 22を跨ぐ配線部材 25bを介してフィール ドプレート電極 25の下端の配線部材 25aに接続されている。
[0021] 抵抗体 26の抵抗値は、フィールドプレート電極 25とゲート電極 22との間の寄生容 量の使用する高周波信号に対するインピーダンスに比べて十分高い値をもつように 決められる。
[0022] この寄生容量 C は、フィールドプレート電極 25とゲート電極 22との間の絶縁膜 2
GFP
4の厚さを T、誘電率を εとし、フィールドプレート電極 25とゲート電極 22とが対峙す る面積を Sとした場合、
C = ε X S/T
GFP
によって求められる。この寄生容量の使用する高周波信号に対するインピーダンスは
、使用する高周波信号の角周波数を ωとすると、 l/ωθ であらわされる。したがつ
GFP
て、抵抗体 26の抵抗値 Rは、
Figure imgf000007_0001
となるように選定される。
[0023] この抵抗値を具体的な例を用いて計算すると次のようになる。フィールドプレート電 極 25とゲート電極 22とが対じする幅を 1 m、ゲート幅 (ストライプ状導体の長さ）が 1 mm、 SiNの比誘電率 ε を 7、真空中の誘電率 ε を 8. 854 X 10— 12 (F/m)、絶縁
r 0
膜 24の厚さを 0. 2 a mとすると、ゲート幅 lmmあたりの容量 C は、概ね、
GFP
C =7X8. 854X10— 12X IX 10— 6Χ 1Χ10—3/0. 2X10—。
GFP
=0. 310X10— 12 (F/mm)
となる。ここで使用周波数が例えば周波数 10GHzとすると、ゲート幅 lmmに対する 抵抗値 Rは、
R〉〉l/(co XC )=50(Ω)
GFP
を満たすような値に選定される。
[0024] 本実施形態に係るマルチフィンガー型 FETでは、単位トランジスタ、すなわち、 1組 のゲート電極 22、ソース電極 21及びドレイン電極 23におけるゲート幅は 100 mで あるため、単位トランジスタごとに、最小でも 500(Ω)、これより十分に大きな抵抗値と しては 5 &Ω)程度の抵抗値を有する抵抗体 26を、フィールドプレート電極 25とソー ス電極 21との間に揷入することが望ましい。
[0025] このように構成された化合物半導体装置において、例えば、ソース電極 21をグラン ド電位、すなわち O(V)とし、ゲート電極 22には— 5 (V)、ドレイン電極 23には +50 ( V)の直流バイアス電圧が印加されると共に、ソース電極 21とゲート電極 22間に高周 波信号が印加されると、ドレイン電極 23には増幅された高周波信号が出力される。こ のとき、ゲート電極 22とドレイン電極 23間には 55 (V)という高電圧が印加されるが、 フィールドプレート電極 25が設けられているため、電界集中が緩和され、絶縁膜 24 の破壊による素子のコラブスが回避される。
[0026] すなわち、フィールドプレート電極 25はゲート電極 22に対しては絶縁膜 24を介し て分離されているため、その間には直流電流は流れない。しかし、フィールドプレート 電極 25は抵抗体 26を介してソース電極 22に接続されているため、その直流電位は O (V)に維持される。これによつて、ゲート電極 22に対する電界集中を緩和すること ができる。
[0027] 他方、フィールドプレート電極 25は高周波信号に対しては、フィールドプレート電極 25とゲート電極 22間の寄生容量により形成される低インピーダンスを介してゲート電 極 22に接続され、抵抗体 26には高周波の電流が流れるため、この抵抗値を十分に 大きくすることにより、フィールドプレート電極 25をゲート電極 22と実質的にオープン な状態とすることができ、フィールドプレート電極 25とゲート電極 22間の寄生容量を 才卬えること力 Sできる。
[0028] ところで、本発明を適用するための化合物半導体装置において設ける抵抗体 26と しては、半導体層 12の表面に絶縁膜を介して平面的に形成することが望ましい。表 1に代表的な抵抗体の金属材料の比抵抗値 p、厚さ t = 0. 1 11 mにおけるシート抵 抗値、線幅 1 μ mの場合の 500 ( Ω )の抵抗とするための長さが示されて!/、る。
[表 1]
Figure imgf000008_0001
これらの金属薄膜を用いて、例えば 5 &Ω )の抵抗体 26を形成するためには、幅 1 〃mで長さ 10000 mの線状抵抗体を用いる必要があるため、図 3に示すように、コ ィル状パターンとして形成する。すなわち、これらの金属のシート抵抗値は表 1に示 すように比較的小さいため、高い抵抗値を得るためには金属薄膜の長さがかなり長く なる。なお、図 3では、図を簡素化するためにゲート電極 22およびフィールドプレート 電極 25は直線で示されている。
[0030] [第 2の実施の形態]
図 4は、本発明の第 2の実施形態に係る半導体装置の電極配置を示す模式的平 面パターン構成図を示す。
[0031] 本発明の第 2の実施形態に係るマルチフィンガー型の化合物半導体装置において は、図 3に示す 1組の電極パターンが 100組ほど繰り返し配列されている。すなわち、 この半導体装置においては、ソース電極 21、ゲート電極 22、ドレイン電極 23および フィールドプレート電極 25が横方向に繰り返し配列されている。ここで、ゲート電極 2 2およびフィールドプレート電極 25は、図を簡素化するために直線で示されているが 、実際には図 2に示されるようなパターン配置となっている。
[0032] 複数本のドレイン電極 23は、それらの上端部が共通のドレイン電極配線 23— 1に 接続されている。ゲート電極 22は、それらの下端部が共通のゲート電極用配線 22— 2に接続されている。ゲート電極用配線 22— 2は、連続する所定の本数、例えば 5本 のゲート電極 22毎に 1個設けられたゲート電極パッド 22— 3に接続されている。フィ 一ルドプレート電極 25は、連続する所定の本数、例えば 10本のフィールドプレート 電極 25毎に共通に設けられたフィールドプレート電極用配線 25 2にブリッジ配線 2 5— 3を介して接続されている。ソース電極 21は、連続する所定の本数、例えば 5本 毎にそれらの下端部が共通のソース電極用配線 21— 1にブリッジ配線 21—2を介し て接続されている。ソース電極用配線 21— 1は、隣接する 2個のゲート電極パッド 22 —3間に配置されたソース電極パッド 21— 2に接続されている。フィールドプレート電 極用配線 25— 2とソース電極パッド 21— 2間には、ストライプ状の抵抗体 26が接続さ れている。
[0033] ここで、ソース電極配線 21—1は、ほぼその中央部で分離されている。抵抗体 26はソ ース電極配線 21— 1が分離された隙間を介してソース電極パッド 21—2に接続され ている。
[0034] 前述したように、通常この種の半導体装置では、 100本前後のマルチフィンガーァ レーが配列形成される。本発明において、 10本のフィールドプレート電極 25が、 1つ の抵抗体 26を介してソース電極 21に接続されることによって、抵抗体 26の抵抗値は 50 ( Ω )に下げることが出来る。
[0035] [第 3の実施の形態]
図 5 (a)は、本発明の第 3の実施形態に係る半導体装置の模式的平面パターン構 成図を示す。また、図 5 (b)は、本発明の第 3の実施形態の変形例に係る半導体装置 の模式的平面パターン構成図を示す。
[0036] 本発明の第 3の実施形態に係る半導体装置は、図 5 (a)に示すように、全てのフィー ルドプレート電極 25に対して、共通のフィールドプレート電極用配線 25— 2が設けら れ、その両端とソース電極パッド 21— 2間に抵抗体 26が設けられている。これらの抵 抗体 26の抵抗値は、 100 Ω程度で済ませることができる。
[0037] また、本発明の第 3の実施形態の変形例に係る半導体装置は、図 5 (b)に示すよう に、全てのフィールドプレート電極 25に対して、共通のフィールドプレート電極用配 線 25— 2が設けられる力 この配線が長くなることに伴う発振を抑制するために、使 用する高周波信号の波長の 1/2程度の長さ毎に分割抵抗体 28が揷入されている。 なお、図 5の他の部分は図 4の各部の構成とほぼ同じであるため、対応する部分には 同一の番号を付し、詳細な説明は省略する。
[0038] [第 4の実施の形態]
図 6は、本発明の第 4の実施形態に係る半導体装置の模式的断面構造図を示す。
[0039] 本発明の第 4の実施形態に係る半導体装置は、図 6に示すように、図 1に示した第 1の実施形態に比較して、ゲート電極 22に設けられたフィールドプレート 22— 1が形 成されている点、この結果、化合物半導体層 12表面に形成される絶縁膜 24は二層（ 第 1の絶縁膜 24a及び第 2の絶縁膜 24b)となる点が異なっており、その他の構成は ほぼ同一である。したがって、図 6においては、図 1の構成部分と同一の構成部分に は同一の番号を付し、詳細な説明は省略する。
[0040] このように構成された化合物半導体装置において、例えば、ソース電極 21をグラン ド電位、すなわち 0 (V)とし、ゲート電極 22には— 5 (V)、ドレイン電極 23には + 50 ( V)の直流バイアス電圧が印加されると共に、ソース電極 21とゲート電極 22間に高周 波信号が印加されると、ドレイン電極 23には増幅された高周波信号が出力される。こ のとき、ゲート電極 22とドレイン電極 23間には 55 (V)という高電圧が印加されるが、 フィールドプレート電極 25が設けられているため、電界集中が緩和され、絶縁膜 24a および絶縁膜 24bの破壊による素子のコラブスが回避される。
[0041] すなわち、フィールドプレート電極 25はゲート電極 22に対しては絶縁膜 24aおよび 絶縁膜 24bを介して分離されているため、その間には直流電流は流れない。し力、し、 フィールドプレート電極 25は抵抗体 26を介してソース電極 22に接続されているため 、その直流電位は O (V)に維持される。これによつて、ゲート電極 22に対する電界集 中を緩和することができる。
[0042] 他方、フィールドプレート電極 25は高周波信号に対しては、フィールドプレート電極
25とゲート電極 22間の寄生容量により形成される低インピーダンスを介してゲート電 極 22に接続され、抵抗体 26には高周波の電流が流れるため、この抵抗値を十分に 大きくすることにより、フィールドプレート電極 25をゲート電極 22と実質的にオープン な状態とすることができ、フィールドプレート電極 25とゲート電極 22間の寄生容量を 才卬えること力 Sできる。
[0043] 本発明の第 4の実施形態に係る半導体装置では、第 2の絶縁膜 24bの膜厚を十分 に小さくしても、トランジスタ素子としての増幅利得を低下することがなぐかつフィー ルドプレート電極 25の電界集中緩和機能を十分に発揮することができる。
[0044] [第 5の実施の形態]
図 7は、本発明の第 5の実施形態に係る半導体装置の電極の配置を表す模式的平 面パターン構成図を示す。また、図 8は、図 7における鎖線 A— Bに沿った模式的断 面構造図を示す。
[0045] 本発明の第 5の実施形態に係る半導体装置は、図 7および図 8に示すように、基板
11に形成された窒化ガリウム系の化合物半導体層 12を備えている。化合物半導体 層 12は、基板 11上に形成された GaN層 13と、この GaN層 13上に形成された AlGa N層 14を含んでいる。化合物半導体層 12の表面、すなわち、 AlGaN層 14の表面に は、ソース電極 21、ゲート電極 22及びドレイン電極 23が設けられている。
[0046] ここで、ソース電極 21とドレイン電極 23は、例えば A1のストライプ状の導体により形 成され、 AlGaN層 14に対してォーミックコンタクトにより設置される。また、ゲート電極 22は、例えば Auのストライプ状の導体により形成され、 AlGaN層 14に対してショット キーコンタクトにより設置される。 AlGaN層 14の表面には、ソース電極 21、ゲート電 極 22及びドレイン電極 23を除く部分に、例えば窒化膜のような絶縁膜 24が形成され ている。
[0047] この絶縁膜 24上には、図 7に示されるように、ゲート電極 22に幅方向の一端部が重 なるとともに、幅方向の他端部がドレイン電極 23方向に延長された第 4の電極である 、フィールドプレート電極 25が形成される。このフィールドプレート電極 25は、例えば A1のストライプ状の導体により形成される。フィールドプレート電極 25は、高い抵抗値 を有する抵抗体 26を介してソース電極 21に接続されている。この抵抗体 26は、一端 力 Sソース電極 21の上端に接続され、他端が配線部材 27を介してフィールドプレート 電極 25の上端に接続されたシート抵抗として、化合物半導体層 12上に絶縁層を介 して形成される。
[0048] 図 8において、基板 11、窒化ガリウム系の化合物半導体層 12は、図 1に示した半導 体装置と同じである。化合物半導体層 12の表面には Ti/A なる端子部材 28お よびソース電極 21が蒸着され、これらは AlGaN層 14とォーミックコンタクトを形成す る。端子部材 28およびソース電極 21の表面は SiN又は SiO等の絶縁層 29で覆わ れている。この絶縁層 29には端子部材 27およびソース電極 21の表面部分に反応性 イオンエッチング（RIE : Reactive Ion Etching)法などによってコンタクトホールが形成 され、それぞれを介して配線部材 27および後述のブリッジ配線 21—2が接続される。
[0049] このように構成された化合物半導体装置において、例えば、ソース電極 21をグラウ ンド電位、すなわち 0Vとし、ゲート電極 22に 5V、ドレイン電極 23には + 50Vの直 流バイアス電圧が印加されるとともに、ソース電極 21とゲート電極 22間に高周波信号 が印加されると、ドレイン電極 23には増幅された高周波信号が出力される。このとき、 ゲート電極 22とドレイン電極 23間には 55Vという高電圧が印加される力 ゲート電極 22には、フィールドプレート電極 25が設けられているため、電界集中が緩和され、素 子の破壊が回避される。
[0050] すなわち、フィールドプレート電極 25は、ゲート電極 22に対しては絶縁膜 24を介し て分離されているため、その間には直流電流は流れない。しかし、フィールドプレート 電極 25は、抵抗体 26を介してソース電極 22に接続されているため、その直流電位 は 0Vに維持される。これによつて、ゲート電極 22に対する電界集中を緩和することが できる。他方、フィールドプレート電極 25は高周波信号に対しては、フィールドプレー ト電極 25とゲート電極 22間の寄生容量により形成される低インピーダンスを介してゲ ート電極 22に接続されるが、高い抵抗値の抵抗体 26が介在しているため、ソース電 極 21とゲート電極 22間のインピーダンスは抵抗体 26の抵抗値により支配され、この 抵抗値を十分に大きくすることにより、フィールドプレート電極 25とゲート電極 22間の 寄生容量により形成される低インピーダンスの影響を無視し、実質的にオープンな状 態とすること力 Sできる。従って、絶縁膜 24の膜厚を十分に小さくすることによって、トラ ンジスタ素子としての増幅利得を低下することなぐフィールドプレート電極 25の電界 集中緩和機能を十分に発揮することができる。
[0051] [第 6の実施形態]
図 9は、本発明の第 6の実施形態に係るマルチフィンガー型の半導体装置の電極 構造の一部を示す模式的平面パターン構成図を示す。
[0052] 本発明の第 6の実施形態に係る半導体装置においては、図 9に示すように、図 7に 示す 1組の電極パターン力 S、複数組、例えば 100組程繰り返し配列されている。図 9 では、ソース電極 21、ゲート電極 22、ドレイン電極 23及びフィールドプレート電極 25 力、らなる 4組の単位 FETが横方向に繰り返し配列されている。
[0053] ドレイン電極 23は、それらの上端部が共通のドレイン電極配線 23— 1に接続されて いる。各ゲート電極 22は、それらの下端部が共通のゲート電極用配線 22— 1に接続 されている。このゲート電極用配線 22— 1は、電極配列の下方において横方向に配 歹 IJされた複数個のゲート電極パッド 22— 2に接続されている。各ソース電極 21は、電 極配列の下方において横方向にゲート電極パッド 22— 2と交互に配列された複数個 のソース電極パッド 21— 1にブリッジ配線 21—2を介して接続されて!/、る。
[0054] シート抵抗である抵抗体 26は、それぞれのソース電極 21の上端部とそれぞれの配 線部材 27との間を接続するように配置される。
[0055] 抵抗体 26のシート抵抗値ないしは表面抵抗値は、フィールドプレート電極 25とゲ ート電極 22との間の寄生容量の使用高周波信号に対するインピーダンスに比べて 十分高い値をもつように決められる。シート抵抗値は、金属抵抗に比べて高いため、 抵抗体 26の半導体素子上における占有面積が小さい。上述した半導体層 12上に 絶縁層を介して形成された半導体抵抗のシート抵抗値は、例えば 500 ( Ω /sq)であ
[0056] 従って、本発明の第 6の実施形態に係る半導体装置においては、半導体抵抗のシ ート抵抗を用いるため、大電力用 FETの素子面積を小さくしている。これにより、大電 力用 FETを簡便に作成するようにしている。
[0057] また、シート抵抗 26と配線部材 27とがともに電極配列のドレイン電極パッド 23— 1 側に配置されることにより、ゲート電極 25からゲート電極パッド 22— 2に至るゲート電 極配線との交叉配線を回避することにより、寄生容量の発生を減少させ、高周波数 領域における FETの動作特性は劣化しない。
[0058] [第 7の実施の形態]
図 10は、本発明の第 7の実施形態に係るマルチフィンガー型の半導体装置の電極 構造の一部を示す模式的平面パターン構成図を示す。
[0059] 図 9に示した本発明の第 6の実施形態に係る半導体装置においては、シート抵抗
1S ドレイン電極パッド 23— 1側に配置されていた力 S、本発明の第 7の実施形態に係 る半導体装置においては、シート抵抗は、ソース電極パッド 21—1及びゲート電極パ ッド 22— 2側に配置されている。
[0060] すなわち、抵抗体 26は、それぞれ、ソース電極 21の下端部と配線部材 27との間を 接続するように配置される。抵抗体 26の構造およびその他の電極パターンは、それ ぞれ図 8に示した抵抗体および図 9に示した電極パターンと同様であるので、詳細な 説明は省略する。
[0061] また、本発明の第 7の実施形態に係る半導体装置も、化合物半導体層上において シート抵抗が用いられるため、大電力用 FETの素子面積を小さくすることができる。
[0062] また、本発明の第 6の実施形態及び第 7の実施形態に係る半導体装置によれば、 シート抵抗の位置が上か下かにかかわらず、大電力用 FETを簡便に作成することが でさるようになる。 [0063] このようにして、本実施形態に係る半導体装置によれば、抵抗体は、半導体のシー ト抵抗を利用することにより占有面積が小さくなる結果、大電力用マルチフィンガー型 の FETに対して素子面積を拡大することなぐ適用することができる。
[0064] [その他の実施の形態]
上記のように、本発明は第 1乃至第 7の実施の形態によって記載した力 この開示 の一部をなす論述および図面はこの発明を限定するものではない。この開示から当 業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
[0065] 尚、本発明は上記の実施の形態そのままに限定されるものではなぐ実施段階では その要旨を逸脱しな！/、範囲で構成要素を変形して具体化できる。
[0066] また、上記の実施の形態に開示されている複数の構成要素の適宜な組み合わせ により、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つ かの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組 み合わせてもよい。
[0067] 尚、本発明は上記実施形態そのままに限定されるものではなぐ実施段階ではその 要旨を逸脱しな！、範囲で構成要素を変形して具体化できる。
[0068] 例えば、上記の実施形態においては、本発明は MESFETに適用した力 本発明 の半導体装置は、これに限らず、炭化シリコン（SiC)基板上に GaN/AlGaNからな る半導体層を形成してなる高電子移動度トランジスタ（HEMT)、あるいは半絶縁性 GaAs基板上に AlGaAs/GaAs系 HEMTを形成したもの等、広!/、意味での化合物 半導体を用いた電界効果形半導体装置に適用することができる。
[0069] このように、本発明はここでは記載していない様々な実施の形態などを含むことは 勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の 範囲に係る発明特定事項によってのみ定められるものである。
[0070] 本発明によれば、フィールドプレート電極とソース電極との間を接続する線路に、フ ィールドプレートとゲート電極との間の高周波インピーダンスに比較して大きな抵抗値 をもつ抵抗を揷入することにより、高周波信号に対してはソース電極の電位から隔離 され、ゲート電極と同期した電位が得られるため、フィールドプレート電極とゲート電 極間の寄生容量が抑制され、利得の低下を防止することができる。直流信号に対し ては揷入された抵抗には電流が流れないため抵抗における電圧低下は生じず、フィ 一ルドプレート電極の電位はソース電極と同じ電位に維持されるため、ゲート電極の エッジにおける電界集中が緩和される。
本発明によれば、金属の抵抗体よりも抵抗率の高いシート抵抗を利用して抵抗が 形成されるため、素子上における電極の占有面積を小さくすることができ、マルチフィ ンガー型の電力増幅装置に適応できる。また、 FETと抵抗体とがほぼ同時に形成さ れることができるため、工程を簡素化することができる。

Claims

請求の範囲
[1] 基板と、
前記基板上に配置された窒化物系化合物半導体層と、
前記半導体層上に配置されたソース電極と、
前記ソース電極から離間した前記半導体層上の位置に配置されたドレイン電極と、 前記ドレイン電極及び前記ソース電極間の前記半導体層上に配置されたゲート電 極と、
前記ゲート電極を覆うように前記半導体層及び前記ゲート電極上に配置された絶 縁膜と、
前記絶縁膜上に配置されたフィールドプレート電極と、
前記フィールドプレート電極と前記ソース電極とを接続する抵抗体と
を備え、前記抵抗体は、前記ゲート電極と前記フィールドプレート電極間の浮遊容 量の高周波インピーダンスより大きな抵抗値を有することを特徴とする半導体装置。
[2] 前記ソース電極、前記ドレイン電極及び前記ゲート電極はそれぞれ平行に配列さ れた複数本のフィンガー状の導体からなるマルチフィンガー電極であり、前記フィー ルドプレート電極は前記ゲート電極を構成する複数本のフィンガー状の導体のそれ ぞれにその幅方向の一部が重なるように配置された複数本のフィンガー状の導体に より構成され、かつこれらの複数のフィンガー状の導体はそれぞれ前記抵抗体を介し て前記ソース電極に接続されてレ、ることを特徴とする請求項 1に記載の半導体装置。
[3] 前記フィールドプレート電極はそれらの一端がフィールドプレート用電極配線により 共通に接続され、この電極配線は前記抵抗体を介して前記ソース電極に接続されて V、ることを特徴とする請求項 1に記載の半導体装置。
[4] 前記フィールドプレート用電極配線は、入出力信号の波長の 1/2の長さ以下の長 さに分割され、各分割点には分割抵抗が揷入されていることを特徴とする請求項 3に 記載の半導体装置。
[5] 前記フィールドプレート用電極配線は、前記複数本のフィールドプレート電極のうち
、連続する所定本数毎に共通に設けられ、それぞれ前記抵抗体を介して前記ソース 電極に接続されていることを特徴とする請求項 3に記載の半導体装置。
[6] 前記抵抗体は、前記半導体層表面に配置された前記絶縁膜上に配置されることを 特徴とする請求項 1に記載の半導体装置。
[7] 前記抵抗体は、タングステン、モリブデン、又はタンタルのうちのいずれ力、 1つから なることを特徴とする請求項 6に記載の半導体装置。
[8] 前記絶縁膜が、前記半導体層及び前記ゲート電極の上に配置された第 1の絶縁層 と、前記第 1の絶縁層の上に配置された第 2の絶縁層とを含む多層構造を有し、前記 第 1の絶縁層と前記第 2の絶縁層との間に、前記ゲート電極の端部に配置された第 2 のフィールドプレートが設けられたことを特徴とする請求項 1に記載の半導体装置。
[9] 基板と、
基板上に配置された窒化物系化合物半導体層と、
前記半導体層上に配置されたソース電極と、
前記ソース電極から離間した前記半導体層上の位置に配置されたドレイン電極と、 前記ドレイン電極及び前記ソース電極間の前記半導体層上に配置されたゲート電 極と、
前記ゲート電極を覆うように前記半導体層及び前記ゲート電極の上に配置された 絶縁膜と、
前記絶縁膜上に配置されたフィールドプレートと、
前記フィールドプレートと前記ソース電極とを接続する抵抗体と
を備え、前記抵抗体は、前記ゲート電極と前記フィールドプレート間の浮遊容量の 高周波インピーダンスよりも大きな抵抗値を有し、前記半導体層のシート抵抗によつ て形成されたことを特徴とする半導体装置。
[10] 前記フィールドプレートは、
フィンガー状の導体からなる複数本のフィールドプレート電極と、
前記ソース電極、前記ドレイン電極及び前記ゲート電極の各フィンガー部の配列方 向に延長形成され、前記複数本のフィールドプレート電極のそれぞれの一端部に共 通接続された配線部材と
をさらに備え、前記配線部材が、これらのフィールドプレート電極のうちの所定本数の フィールドプレート電極に共通して接続されたことを特徴とする請求項 9に記載の半 導体装置。
[11] 前記半導体層上に形成され、フィンガー状の導体からなる複数本のソースフィンガ 一電極と、
前記半導体層上に形成され、フィンガー状の導体からなる複数本のドレインフィン ガー電極と、
これらのソースフィンガー電極とドレインフィンガー電極とのうちの隣接する一対のソ 一スフインガー電極とドレインフィンガー電極との間に配置され、フィンガー状の導体 力、らなる複数本のゲートフィンガー電極と
をさらに備え、前記抵抗体が、これらのソースフィンガー電極及びドレインフィンガー 電極の延在方向に沿ってこれらのゲートフィンガー電極の近傍に設けられた複数の 庇部と、それぞれのソースフィンガー電極の上端部とを接続するように配置されたこと を特徴とする請求項 9に記載の半導体装置。
[12] 前記半導体層上に形成され、フィンガー状の導体からなる複数本のソースフィンガ 一電極と、
前記半導体層上に形成され、フィンガー状の導体からなる複数本のドレインフィン ガー電極と、
これらのソースフィンガー電極とドレインフィンガー電極とのうちの隣接する一対のソ 一スフインガー電極とドレインフィンガー電極との間に配置され、フィンガー状の導体 力、らなる複数本のゲートフィンガー電極と
をさらに備え、前記抵抗体が、これらのソースフィンガー電極及びドレインフィンガー 電極の延在方向に沿ってこれらのゲートフィンガー電極の近傍に設けられた複数の 庇部と、それぞれのソースフィンガー電極の下端部とを接続するように配置されたこと を特徴とする請求項 9に記載の半導体装置。
[13] 基板上に形成された窒化物系化合物半導体層上に形成されたソース電極、このソ ース電極から離間した前記半導体層上の位置に形成されたドレイン電極、及びこの ドレイン電極及び前記ソース電極間の前記半導体層上に形成されたゲート電極の各 一つを有してなる単位 FETと、前記半導体層上の所定領域とを電気的に分離する 工程と、 Ti/Alを前記半導体層に蒸着してォーミック電極を形成する工程と、
Ni/Auを前記半導体層に蒸着してショットキー電極を形成する工程と、 前記ゲート電極を覆うように前記半導体層及び前記ゲート電極の上に、 SiN又は Si Oからなる絶縁膜を形成する工程と、
前記絶縁膜を貫通するトレンチをエッチングによって形成する工程と、
前記ソース電極の上に前記トレンチの内壁に沿った金属領域を形成する工程と を有することを特徴とする半導体装置の製造方法。
PCT/JP2007/072953 2006-12-07 2007-11-28 半導体装置及び半導体装置の製造方法 Ceased WO2008069074A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP07832675.8A EP2015353B1 (en) 2006-12-07 2007-11-28 Semiconductor device
US12/300,795 US8154079B2 (en) 2006-12-07 2007-11-28 Semiconductor device and fabrication method of the semiconductor device
JP2008548242A JP5072862B2 (ja) 2006-12-07 2007-11-28 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006-330337 2006-12-07
JP2006330337 2006-12-07
JP2006-338609 2006-12-15
JP2006338609 2006-12-15

Publications (1)

Publication Number Publication Date
WO2008069074A1 true WO2008069074A1 (ja) 2008-06-12

Family

ID=39491975

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/072953 Ceased WO2008069074A1 (ja) 2006-12-07 2007-11-28 半導体装置及び半導体装置の製造方法

Country Status (6)

Country Link
US (1) US8154079B2 (ja)
EP (1) EP2015353B1 (ja)
JP (1) JP5072862B2 (ja)
KR (1) KR101033388B1 (ja)
TW (1) TW200840045A (ja)
WO (1) WO2008069074A1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025737A1 (en) * 2008-07-29 2010-02-04 Nec Electronics Corporation Field-effect transistor
JP2010199241A (ja) * 2009-02-24 2010-09-09 Fujitsu Ltd 半導体装置
WO2010120825A3 (en) * 2009-04-14 2011-01-20 Triquint Semiconductor, Inc. Field-plated transistor including feedback resistor
US20110215378A1 (en) * 2010-03-02 2011-09-08 Samsung Electronics Co., Ltd. High electron mobility transistors exhibiting dual depletion and methods of manufacturing the same
WO2013027722A1 (ja) * 2011-08-22 2013-02-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2013051287A (ja) * 2011-08-30 2013-03-14 Toyota Central R&D Labs Inc 高電子移動度トランジスタとその製造方法
US8754496B2 (en) 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
JP2014127715A (ja) * 2012-12-27 2014-07-07 Toshiba Corp 半導体装置
CN110137240A (zh) * 2018-02-08 2019-08-16 松下知识产权经营株式会社 碳化硅半导体装置
WO2020070831A1 (ja) * 2018-10-03 2020-04-09 三菱電機株式会社 電界効果トランジスタ
JP2022051356A (ja) * 2020-09-18 2022-03-31 サンケン電気株式会社 半導体装置
WO2025262939A1 (ja) * 2024-06-21 2025-12-26 三菱電機株式会社 半導体装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888171B2 (en) 2008-12-22 2011-02-15 Raytheon Company Fabricating a gallium nitride layer with diamond layers
US7989261B2 (en) 2008-12-22 2011-08-02 Raytheon Company Fabricating a gallium nitride device with a diamond layer
US7892881B2 (en) 2009-02-23 2011-02-22 Raytheon Company Fabricating a device with a diamond layer
JP2011249728A (ja) * 2010-05-31 2011-12-08 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5712516B2 (ja) * 2010-07-14 2015-05-07 住友電気工業株式会社 半導体装置
IT1401748B1 (it) 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Transistori ad alta mobilita' elettronica con elettrodo di field plate
IT1401747B1 (it) * 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Fabbricazione di transistori ad alta mobilita' elettronica con elettrodo di controllo a lunghezza scalabile
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
US9070755B2 (en) 2012-02-17 2015-06-30 International Rectifier Corporation Transistor having elevated drain finger termination
US9379231B2 (en) * 2012-02-17 2016-06-28 Infineon Technologies Americas Corp. Transistor having increased breakdown voltage
TWI548087B (zh) * 2014-06-06 2016-09-01 台達電子工業股份有限公司 半導體裝置與其之製造方法
DE102014113465B4 (de) * 2014-09-18 2022-01-13 Infineon Technologies Austria Ag Elektronisches Bauteil
CN104637991B (zh) * 2015-01-26 2017-08-18 电子科技大学 一种改进的场板结构氮化镓高电子迁移率晶体管
JP2017054960A (ja) 2015-09-10 2017-03-16 株式会社東芝 半導体装置
JP6812764B2 (ja) * 2016-11-29 2021-01-13 日亜化学工業株式会社 電界効果トランジスタ
JP7095982B2 (ja) * 2017-12-07 2022-07-05 住友電工デバイス・イノベーション株式会社 半導体装置
JP7366576B2 (ja) 2019-04-15 2023-10-23 株式会社東芝 半導体装置
KR20250046345A (ko) * 2019-07-12 2025-04-02 파워 인티그레이션즈, 인크. 고 전자 이동도 트랜지스터의 고 전압 동작을 향상시키기 위한 정전용량 네트워크 및 그 방법
US12328925B2 (en) * 2020-09-18 2025-06-10 Sanken Electric Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0411743A (ja) * 1990-04-28 1992-01-16 Nec Corp 半導体装置
JPH06349859A (ja) * 1993-06-10 1994-12-22 Rohm Co Ltd 電界効果トランジスタ
JP2000315804A (ja) * 1999-05-06 2000-11-14 Nec Corp 電界効果トランジスタ
JP2003110197A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 窒化物半導体発光装置、窒化物半導体装置及びその製造方法
JP2006351753A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187547A (en) * 1988-05-18 1993-02-16 Sanyo Electric Co., Ltd. Light emitting diode device and method for producing same
EP0405757A3 (en) 1989-06-27 1991-01-30 Hewlett-Packard Company High efficiency light-emitting diode
JP2780744B2 (ja) 1992-11-06 1998-07-30 信越半導体株式会社 ＧａＡｌＡｓ発光素子の製造方法
DE4305296C3 (de) * 1993-02-20 1999-07-15 Vishay Semiconductor Gmbh Verfahren zum Herstellen einer strahlungsemittierenden Diode
JP3210853B2 (ja) 1996-01-26 2001-09-25 松下電工株式会社 半導体装置
JPH10326910A (ja) 1997-05-19 1998-12-08 Song-Jae Lee 発光ダイオードとこれを適用した発光ダイオードアレイランプ
JP4836334B2 (ja) 2001-02-02 2011-12-14 富士通株式会社 化合物半導体装置及びその製造方法
GB0122122D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
DE10148227B4 (de) 2001-09-28 2015-03-05 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip, Verfahren zu dessen Herstellung und strahlungsemittierendes Bauelement
CN100388509C (zh) * 2003-01-29 2008-05-14 株式会社东芝 功率半导体器件
JP2006086398A (ja) 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US9640649B2 (en) * 2004-12-30 2017-05-02 Infineon Technologies Americas Corp. III-nitride power semiconductor with a field relaxation feature

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0411743A (ja) * 1990-04-28 1992-01-16 Nec Corp 半導体装置
JPH06349859A (ja) * 1993-06-10 1994-12-22 Rohm Co Ltd 電界効果トランジスタ
JP2000315804A (ja) * 1999-05-06 2000-11-14 Nec Corp 電界効果トランジスタ
JP2003110197A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 窒化物半導体発光装置、窒化物半導体装置及びその製造方法
JP2006351753A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025737A1 (en) * 2008-07-29 2010-02-04 Nec Electronics Corporation Field-effect transistor
JP2010199241A (ja) * 2009-02-24 2010-09-09 Fujitsu Ltd 半導体装置
WO2010120825A3 (en) * 2009-04-14 2011-01-20 Triquint Semiconductor, Inc. Field-plated transistor including feedback resistor
JP2012524412A (ja) * 2009-04-14 2012-10-11 トライクイント・セミコンダクター・インコーポレイテッド 帰還抵抗を有するフィールドプレートトランジスタ
US8754496B2 (en) 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
US20110215378A1 (en) * 2010-03-02 2011-09-08 Samsung Electronics Co., Ltd. High electron mobility transistors exhibiting dual depletion and methods of manufacturing the same
US9660048B2 (en) * 2010-03-02 2017-05-23 Samsung Electronics Co., Ltd. High electron mobility transistors exhibiting dual depletion and methods of manufacturing the same
US9780738B2 (en) 2011-08-22 2017-10-03 Renesas Electronics Corporation Semiconductor device
WO2013027722A1 (ja) * 2011-08-22 2013-02-28 ルネサスエレクトロニクス株式会社 半導体装置
JP5676766B2 (ja) * 2011-08-22 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2013051287A (ja) * 2011-08-30 2013-03-14 Toyota Central R&D Labs Inc 高電子移動度トランジスタとその製造方法
JP2014127715A (ja) * 2012-12-27 2014-07-07 Toshiba Corp 半導体装置
CN110137240A (zh) * 2018-02-08 2019-08-16 松下知识产权经营株式会社 碳化硅半导体装置
WO2020070831A1 (ja) * 2018-10-03 2020-04-09 三菱電機株式会社 電界効果トランジスタ
JPWO2020070831A1 (ja) * 2018-10-03 2021-09-02 三菱電機株式会社 電界効果トランジスタ
JP7127693B2 (ja) 2018-10-03 2022-08-30 三菱電機株式会社 電界効果トランジスタ
JP2022051356A (ja) * 2020-09-18 2022-03-31 サンケン電気株式会社 半導体装置
JP7094611B2 (ja) 2020-09-18 2022-07-04 サンケン電気株式会社 半導体装置
WO2025262939A1 (ja) * 2024-06-21 2025-12-26 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
EP2015353A4 (en) 2010-03-31
EP2015353A1 (en) 2009-01-14
US20090256210A1 (en) 2009-10-15
JP5072862B2 (ja) 2012-11-14
TW200840045A (en) 2008-10-01
TWI363424B (ja) 2012-05-01
JPWO2008069074A1 (ja) 2010-03-18
EP2015353B1 (en) 2015-11-18
KR20090013191A (ko) 2009-02-04
KR101033388B1 (ko) 2011-05-09
US8154079B2 (en) 2012-04-10

Similar Documents

Publication Publication Date Title
KR101033388B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US11881479B2 (en) Nitride semiconductor device
JP5755671B2 (ja) 複数のフィールドプレートを有するワイドバンドギャップトランジスタ
JP5519930B2 (ja) ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ
US8410558B2 (en) Semiconductor device with field plates
CN109698236B (zh) 半导体装置
JP2010278280A (ja) 高周波半導体装置
JP5544713B2 (ja) 化合物半導体装置及びその製造方法
JP2007537596A (ja) フィールドプレートに接続されたソース領域を有する、ワイドバンドギャップ電界効果トランジスタ
CN108735812B (zh) 半导体装置
CN106463411A (zh) 场效应晶体管
JP2014222724A (ja) 窒化物半導体を用いたトランジスタおよびその製造方法
JP6171250B2 (ja) 半導体装置
JP5744346B2 (ja) 窒化物半導体を用いたトランジスタおよびその製造方法
JP5417703B2 (ja) 半導体装置およびその製造方法
CN101371345A (zh) 高频用半导体器件
JP2017208379A (ja) 窒化物半導体装置
CN119604012A (zh) 半导体装置
JP5664744B2 (ja) 化合物半導体装置及びその製造方法
KR101977277B1 (ko) 전력 반도체 소자
CN119604022A (zh) 半导体装置
CN119894073A (zh) 级联器件
CN120642594A (zh) 半导体装置
CN115036308A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2008548242

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07832675

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 1020087027756

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 12300795

Country of ref document: US

Ref document number: 2007832675

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE