WO2008116880A1 - Maskensparende herstellung komplementärer lateraler hochvolttransistoren mit resurf-struktur - Google Patents

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Definitions

  • Figure 16 shows schematically a cross-sectional view of a wafer having a lateral n-channel high-voltage (N-DMOS) transistor and a lateral p-channel high-voltage (PDEMOS) transistor.
  • N-DMOS lateral n-channel high-voltage
  • PDEMOS lateral p-channel high-voltage
  • p-body region 140 p-doping region
  • Drain region of the N-type DMOS transistor 168 Source region of the N-type DMOS transistor 168.1 p-type doping region of the source region

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

Verfahren zur Herstellung eines ersten lateralen Hochvolt-MOS-Transistors und eines zweiten, zum ersten komplementären lateralen Hochvolt-MOS-Transistors auf einem Substrat, wobei der erste und zweite laterale Hochvolt-MOS-Transistor jeweils ein Driftgebiet entgegengesetzten Leitfähigkeitstyps aufweist, mit den Schritten des Bereitstellens eines Substrats eines ersten Leitfähigkeitstyps mit einem ersten aktiven Gebiet für den ersten lateralen Hochvolt-MOS-Transistor und einem zweiten aktiven Gebiet für den zweiten lateralen Hochvolt-MOS-Transistor, und des Herstellens mindestens eines ersten Dotierungsgebiets des ersten Leitfähigkeitstyps im ersten aktiven Gebiet und andererseits im zweiten aktiven Gebiet eines sich von der Substratoberfläche zum Substratinneren erstreckenden Drain-Extension-Gebiets des ersten Leitfähigkeitstyps, was ein gleichzeitiges Implantieren von Dotierstoff durch jeweilige Maskenöffnungen ein und derselben Maske in das erste und zweite aktive Gebiet umfasst.

Description

Maskensparende Herstellung komplementärer lateraler Hochvolttransistoren mit RESURF-Struktur
Die Erfindung betrifft ein Verfahren zur Herstellung eines ersten lateralen Hochvolt-MOS-Transistors und eines komplementären zweiten lateralen Hochvolt- MOS-Transistors auf einem Substrat.
Laterale Hochvolt-MOS-Transistoren mit einem n-leitfähigen Kanal werden typi- scherweise auf p-leitfähigen Wafern in Form eines DMOS-T ransistors hergestellt, bei dem eine Topologie der Dotierungszonen der eines "doppelt diffundierten" (engl, double diffused MOS, kurz DMOS-)T ransistors entspricht, wobei ein Drain- Gebiet vom gleichen Leitfähigkeitstyp ist wie eine Wannendotierung, nämlich vom n-Leitfähigkeitstyp. Laterale Hochvolt-MOS-Transistoren mit einem p- leitfähigen Kanal, also zum eben genannten Typ komplementäre laterale Hochvolt-MOS-Transistoren, werden auf p-leitfähigen Wafern typischerweise in Form eines Drain-Extension-T ransistors hergestellt, bei dem Drain- und Driftgebiete vom umgekehrten Leitfähigkeitstyp sind wie die hier ebenfalls vorhandene n- Wanne. Beide Transistortypen werden im Rahmen dieser Anmeldung unter dem Begriff lateraler Hochvolt-MOS-Transistor zusammengefasst. Bei lateralen DMOS (LDMOS)-T ransistoren für Anwendungen unter hohen elektrischen Spannungen ist es aus der US 2003/0193067 A1 (Fig. 2) bekannt, eine sogenannte Double-RESURF-Struktur zu verwenden. RESURF ist eine Abkürzung des englischen Begriffs reduced surface field, reduziertes Oberflächenfeld.
Eine Double-RESURF-Struktur enthält oberhalb und unterhalb eines Drift- Gebietes oder eines Drain-Extension-Gebiets eines LDMOS-Transistors ein Dotierungsgebiet mit einem zum Driftgebiet bzw. Drain-Extension-Gebiet entgegengesetzten Leitfähigkeitstyp. Ist beispielsweise das Driftgebiet n-leitfähig, so ist das darunter liegende Substratgebiet und das in die Driftzone eingebrachte Dotierungsgebiet der Double-RESURF-Struktur p-leitfähig. Die p-Dotierungs- gebiete haben typischerweise eine Dotierstoffkonzentration in gleicher Größenordnung wie das Driftgebiet, jedoch in vertikaler Richtung integriert jeweils maximal ca. 1 * 1012 cm"2 Gesamtdotierung.
Mit der Double- RESURF-Struktur wird bei Anlegen einer Spannung an die Drain- Elektrode des lateralen Hochvolt-MOS-Transistors eine Verarmungszone erzeugt, die entlang der Grenze zwischen dem Driftgebiet und einem darunter liegenden Substratgebiet entgegengesetzter Leitfähigkeit verläuft. Eine weitere Verarmungszone entsteht zwischen dem unter der Oberfläche der Driftregion eingebrachten Dotierungsgebiet und der Driftregion selbst.
Auf diese Weise wird eine vollständige Verarmung des Driftgebiets an Ladungsträgern durch diese zwei in Sperrrichtung gepolten p-n-Übergänge erzeugt, was eine gewünschte Erhöhung der Durchbruchspannung des lateralen Hochvolt- MOS-Transistors bewirkt. Gleichzeitig kann durch das Einbringen des Dotierungsgebiets in das Driftgebiet die Ladungsträgerkonzentration im Driftgebiet erhöht werden, was den On-Widerstand RON des lateralen Hochvolt-MOS- Transistors reduziert. Denn für die Höhe der Durchbruchsspannung im Sperrfall ist allein die integrierte Nettodotierung des Driftgebietes und der darin eingebrachten Dotierungsgebiete entscheidend. Für diese Zwecke kompensiert das eingebrachte Dotierungsgebiet jedoch die Dotierstoffkonzentration des Driftge- biets. Es können also relativ hohe Dotierstoffkonzentrationen im Driftgebiet ver- wendet werden, was im Ergebnis seine Leitfähigkeit erhöht und damit RON verringert, ohne die Durchbruchsspannung zu reduzieren. Das Verfahren kann auf die Einbringung von mehreren übereinanderliegenden, voneinander getrennten p-Zonen in die Driftzone sinngemäß erweitert werden und wird dann als Multi- RESURF-Struktur oder Superjunction-Struktur bezeichnet.
Die Herstellung solcher Multiple-RESURF-Strukturen gemeinsam mit anderen Bauelementen, insbesondere komplementären Hochvolt-MOS-Transistoren, ist jedoch aufwändig und erfordert im Vergleich mit einfachen lateralen Hochvolt- MOS-Transistoren ohne Multiple-RESURF-Struktur zusätzliche Maskenschritte zur Einbringung der Dotierungsgebiete in das Driftgebiet.
Das der vorliegenden Erfindung zugrunde liegende technische Problem ist es, ein Verfahren zur Herstellung eines ersten lateralen Hochvolt-MOS-Transistors und eines dazu komplementären, zweiten lateralen Hochvolt-MOS-Transistors auf einem Substrat anzugeben, mit dem eine Double- oder Multiple-RESURF- Struktur mit besonders geringem Aufwand hergestellt werden kann.
Gemäß der Erfindung umfasst ein Verfahren zur Herstellung eines ersten lateralen Hochvolt-MOS-Transistors und eines zweiten, zum ersten komplementären lateralen Hochvolt-MOS-Transistors auf einem Substrat, wobei der erste und zweite laterale Hochvolt-MOS-Transistor jeweils ein Driftgebiet entgegengesetz- ten Leitfähigkeitstyps aufweist, folgende Schritte:
Bereitstellen eines Substrats eines ersten Leitfähigkeitstyps mit einem ersten aktiven Gebiet des zweiten Leitfähigkeitstyps für den ersten lateralen Hochvolt-MOS-Transistor und einem zweiten aktiven Gebiet des zweiten Leitfähigkeitstyps für den zweiten lateralen Hochvolt-MOS-Transistor,
- Herstellen einerseits mindestens eines ersten Dotierungsgebiets des ersten Leitfähigkeitstyps im ersten aktiven Gebiet und andererseits eines sich von der Substratoberfläche zum Substratinneren erstreckenden Drain-Exten- sion-Gebiets des ersten Leitfähigkeitstyps im zweiten aktiven Gebiet, was - A -
ein gleichzeitiges Implantieren von Dotierstoff durch jeweilige Maskenöffnungen ein und derselben Maske in das erste und zweite aktive Gebiet um- fasst.
Bei dem erfindungsgemäßen Herstellungsverfahren wird ein Implantationsschritt zur Herstellung eines Drain-Extension-Gebiets im zweiten aktiven Gebiet für den zweiten lateralen Hochvolt-MOS-Transistor zur gleichzeitigen Herstellung eines ersten Dotierungsgebiets für eine Double-RESURF-Struktur im ersten lateralen Hochvolt-MOS-Transistor benutzt. Überraschenderweise gelingt es, unter identischen Implantationsbedingungen sowohl das Drain-Extension-Gebiet des zwei- ten lateralen Hochvolt-MOS-Transistors als auch das erste Dotierungsgebiet für die Double-RESURF-Struktur des ersten lateralen Hochvolt-MOS-Transistors in ein und demselben Implantationsschritt herzustellen. Entsprechend werden nur jeweilige Maskenöffnungen in ein und derselben Maske im Bereich des ersten und zweiten aktiven Gebiets benötigt. Auf diese Weise kann eine integrierte Schaltung, die komplementäre laterale Hochvolt-MOS-Transistoren, also laterale Hochvolt-MOS-Transistoren unterschiedlichen Leitfähigkeitstyps enthält, besonders einfach und kostengünstig hergestellt werden.
Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Verfahrens beschrieben. Die Ausführungsbeispiele können miteinander kombiniert werden, wenn dies nicht ausdrücklich anders angegeben ist.
Das Bereitstellen des Substrats umfasst vorzugsweise das Herstellen der ersten und aktiven Gebiete vom zweiten Leitfähigkeitstyp, der dem Leitfähigkeitstyp des Substrats entgegengesetzt ist. Dies kann mit einer maskierten Implantation tiefer Wannengebiete innerhalb der aktiven Gebiete erreicht werden. Die Wannenge- biete bewirken eine elektrische Isolation der lateralen Hochvolt-Transistoren vom Substrat. Beispielsweise ist der zweite Leitfähigkeitstyp die n-Leitfähigkeit, während der erste Leitfähigkeitstyp, den das Substrat aufweist, die p-Leitfähigkeit ist. Bei einem hierzu alternativen Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird ein Substrat vom n-Leitfähigkeitstyp bereitgestellt und sind die Wannengebiete dementsprechend p-leitfähig.
Bei einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens werden eine Vielzahl erster Dotierungsgebiete, die einen lateralen Abstand voneinander haben, hergestellt.
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens werden vor dem Implantierschritt die folgenden Schritte ausgeführt:
Ganzflächiges Abscheiden einer Maskenschicht auf dem Substrat;
- Herstellen mindestens einer ersten Maskenöffnung für die Implantation des ersten Dotierungsgebietes im ersten aktiven Gebiet und einer zweiten Maskenöffnung für die Implantation des Drain-Extension-Gebiets im zweiten aktiven Gebiet.
Bei einem weiteren Ausführungsbeispiel beinhaltet das Bereitstellen des Sub- strats ein Herstellen eines teilweise oder komplett mit einem elektrisch isolierenden Material gefüllten Grabens entweder nur im ersten aktiven Gebiet oder sowohl im ersten als auch im zweiten aktiven Gebiet im lateralen Bereich eines jeweiligen zukünftigen Drift-Gebietes des dort entstehenden lateralen Hochvolt- MOS-Transistors.
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens erfolgt das Implantieren des Dotierstoffs in das mindestens eine erste Dotierungsgebiet durch mindestens eine erste Maskenöffnung, die, im Querschnitt des entstehenden ersten DMOS-T ransistors betrachtet, eine laterale Beschränkung des ersten Dotierungsgebiets auf maximal die laterale Erstreckung des Grabens erzwingt. Die Zuordnung des Implantationsgebietes zur Grabenstruktur kann selbstjustierend bezüglich der Grabenbegrenzung erfolgen, z.B. indem die Grabenätzmaske gleichzeitig zur Maskierung der Driftzonenimplantation benutzt wird. In einer Ausführungsform dieses Ausführungsbeispiels entsteht so nach der Herstellung des Grabens durch die maskierte Implantation das erste Dotierungsgebiet im ersten aktiven Gebiet und/oder das Drain-Extension-Gebiet im zweiten aktiven Gebiet mit einer lateralen Erstreckung, die zumindest teilweise mit dem aufgefülltem Graben (wo vorhanden) überlappt oder sogar eine zu ihm identisch ist.
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens umfasst das Bereitstellen des Substrats ein Herstellen des Grabens in Shallow- Trench-Technologie oder, alternativ, in LOCOS-Technologie. Der gefüllte Graben kann auch als Feldisolationsgebiet fungieren. Er wird vorzugsweise zugleich mit Feldisolationsgebieten hergestellt, die die ersten und aktiven Gebiete begrenzen.
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens bildet das Herstellen des ersten Dotierungsgebiets einen Teilschritt eines übergeordneten Schritts des Herstellens einer Double-RESURF-Struktur im ersten lateralen Hochvolt-MOS-Transistor.
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens werden nach dem Herstellen des ersten Dotierungsgebiets im ersten lateralen Hochvolt-MOS-Transistor und des Drain-Extension-Gebiets im zweiten lateralen Hochvolt-MOS-Transistor Source- und Drain-Gebiete im jeweiligen DMOS-T ran- sistor hergestellt.
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird vor dem Herstellen des ersten Dotierungsgebiets eine Gateisolationsschicht hergestellt, die lateral entweder teilweise oder ganz mit dem Graben überlappt.
Nachfolgend wird ein Ausführungsbeispiel eines erfindungsgemäßen Herstel- lungsverfahren anhand der beigefügten Figuren erläutert.
Es zeigen: Figur 1 bis Figur 15 Querschnittsansichten eines Wafers mit einem lateralen
N-DMOS-Transistor, der eine Double-RESURF-Struktur aufweist, und einem lateralen P-DEMOS(P-Drain-Exten- sion MOS-T ransistor)-Transistor in unterschiedlichen Herstellungsphasen.
Figur 16 eine Querschnittsansicht eines Wafers mit einem lateralen n-Kanal-Hochvolt-(NDMOS)-Transistor und einem lateralen p-Kanal-Hochvolt-(PDEMOS)-Transistor.
Die Figuren 1 bis 16 zeigen hergestellte Strukturen in einer rein schematischen Darstellung. Insbesondere sind die Figuren nicht dazu gedacht, tatsächlichen lateralen Erstreckungen und Tiefenerstreckungen und Grenzen der jeweiligen Strukturelemente so wiederzugeben, wie sie beispielsweise in elektronenmikroskopischen Querschnittsaufnahmen sichtbar gemacht werden könnten.
Beispielsweise sind die in den Figuren dargestellten Feldisolationsgebiete rein schematisch dargestellt. Ihre dargestellte laterale Erstreckung ist der graphischen Einfachheit halber reduziert dargestellt. Sie können relativ zu anderen Strukturelementen eine wesentlich größere laterale Erstreckung aufweisen als sie hier dargestellt ist. Diese Gestaltungsdetails sind dem Fachmann jedoch bekannt, so dass hier zur Vermittlung der wesentlichen Informationen nicht auf eine gezielt realitätsnahe, sondern auf eine komprimierte graphische Darstellung zurückgegriffen wird.
In den Figuren 1 bis 15 ist in der linken Hälfte einer jeweiligen Figur ein Stadium der Herstellung eines P-DEMOS-T ransistors für Hochvolt-Anwendungen, und in der rechten Hälfte ein Stadium der Herstellung eines N-DMOS-T ransistors für Hochvolt-Anwendungen dargestellt. Eine zwischen den Strukturen des P- DEMOS-T ransistors und des N-DMOS-T ransistors vertikal verlaufende, geschlängelte Linie deutet an, dass die beiden Transistoren nicht in unmittelbarer Nachbarschaft zueinander entstehen müssen. Diese zusammenhängende Darstellung ist in den Figuren 1 bis 15 nur der Einfachheit halber gewählt. Im folgenden werden anhand der Figuren 1 bis 15 verschiedene Herstellungsphasen eines Wafers mit einem lateralen N DMOS-T ransistor und einem lateralen P-DEMOS-T ransistor gemäß einer beispielhaften Ausführungsform der Erfindung näher beschrieben. Die Abbildungen sind rein schematisch. Die Größenverhält- nisse in dieser und in allen folgenden Figuren sind nicht der Realität entsprechend.
Figur 1 zeigt in einer Querschnittsansicht zwei Abschnitte eines vorbereiteten p+- dotierten Halbleiterwafers 102, der beispielsweise aus Silizium hergestellt ist. In einem ersten entsprechen gekennzeichneten Wafer-Abschnitt, also einem ersten, mit „NDMOS" gekennzeichneten aktiven Gebiet, wird im Laufe des nachfolgend beschriebenen Verfahrens ein N-DMOS-Transistor hergestellt, der auch als erster Hochvolt-MOS-Transistor bezeichnet wird. In einem zweiten Wafer- Abschnitt, also einem zweiten, mit „P-DEMOS" gekennzeichneten aktiven Gebiet, wird ein P-DEMOS-T ransistor hergestellt, der auch als zweiter Hochvolt-MOS- Transistor bezeichnet wird.
Im dargestellten Verfahrensstadium ist eine epitaktische, p-dotierte Siliziumschicht, kurz p-Epi-Schicht 104, und darauf eine Pad-Oxid-Schicht 106 abgeschieden, die wiederum von einer Cap-Schicht 108 bedeckt ist. Eine geeignete Herstellungsart für die Pad-Oxid-Schicht 106 ist das thermische Oxidieren der Waferoberfläche. Für die Herstellung der Cap-Schicht 108 eignet sich das Aufbringen einer Siliziumnitrid-Schicht (SiN, beispielsweise in der Form Si3N4) mit einem CVD-Verfahren.
Figur 2 zeigt den Wafer 102 nach Abscheidung einer Gateoxid-Schicht 1 10 des P-DEMOS-T ransistors und einer Gateoxid-Schicht 1 12 des N-DMOS-T ransistors. Auf der gesamten dargestellten Waferoberfläche wurde weiterhin eine zweite Cap-Schicht 1 14 aufgebracht. Zur Herstellung der Gateoxid-Schicht 1 12 durch einen Lithographie-Schritt wird beispielsweise eine Ätzmaske auf der Oberfläche so strukturiert, dass die Bereiche für die Gateoxid-Schicht frei bleiben. Dann kann lokal selektiv die Gateoxid-Schicht 112 geätzt werden. Ein geeignetes Ätzverfah- ren ist ein nasschemisches Ätzverfahren. Im Anschluss wird die Ätzmaske ent- fernt, beispielsweise, indem sie unter Sauerstoff-Atmosphäre bei hoher Temperatur eingeäschert wird. Dieser Schritt ist dem Fachmann bekannt und wird in den folgenden Lithographie-Schritten nicht mehr erwähnt. Es können noch Reinigungsschritte der Gate-Bereiche folgen.
Die frei liegenden Gate-Bereiche werden danach thermisch oxidiert. Vorzugsweise wird nicht nass oxidiert, weil sich so eine dichtere Oxidschicht ergibt. Dann wird die zweite Cap-Schicht 1 14 aufgebracht. Dies kann durch ein CVD- Verfahren erfolgen.
Figur 3 zeigt den Wafer 102 in einem nachfolgenden Verfahrensstadium, in dem auf der Oberfläche eine strukturierte Lithographiemaske 126 angeordnet ist. In die Waferoberfläche wurden flache Gräben 1 16 bis 124 eingebracht. Ein geeignetes Herstellungsverfahren für die flachen Gräben 116 bis 124 ist das reaktive Ionen-Ätzen (engl. Reaktive Ion Etching, RIE).
Figur 4 zeigt den Wafer in einem nachfolgenden Verfahrensstadium mit den flachen Gräben, in denen eine Liner-Oxid-Schicht 128 eingebracht ist, und darauf eine Shallow-Trench-Isolationsschicht 130, mit welcher die flachen Gräben gefüllt sind. Ein geeignetes Material für die Liner-Oxid-Schicht 128 und die Shallow-
Trench-Isolationsschicht 130 ist Siliziumoxid (Siθ2). Die Liner-Oxid-Schicht 128 und die Shallow-Trench-Isolationsschicht 130 können nach dem Aufwachsen bzw. Abscheiden getempert werden. Ein geeignetes Verfahren ist High Density
Plasma Deposition (hochdichtes Plasma-Abscheiden), welches sehr dichte Oxide mit guten Verfülleigenschaften erzeugt. Figur 5 zeigt den Wafer 102 in einem nachfolgenden Verfahrensstadium mit einer geglätteten Oberfläche, wobei Teile der Shallow-Trench-Isolationsschicht 130 und der zweiten Cap-Schicht 1 14 entfernt wurden. Ein geeignetes Verfahren zum Glätten der Oberfläche ist das
Chemical-Mechanical-Polishing-Verfahren (CMP).
Figur 6 zeigt den Wafer 102 in einem darauf folgenden Verfahrensstadium, in dem weitere Abschnitte der zweiten Cap-Schicht 114 entfernt wurden. Nur zwischen der Gateoxid-Schicht 1 10 und einem seitlichen, über die Gateoxid-Schicht ragenden Teil der Shallow-Trench-Isolationsschicht, welcher nicht durch den CMP-Verfahrensschritt abgetragen wurde, ist die zweite Cap-Schicht 1 14 noch vorhanden. Die zweite Cap-Schicht 1 14 kann z.B. durch ein nasschemisches Ätzverfahren abgetragen werden. Als Ätzsubstanz eignet sich für eine zweite Cap-Schicht aus Siliziumnitrid z.B. ein HF-Bad.
Figur 7 zeigt ein nachfolgendes Verfahrensstadium, bei dem der seitliche, über die Gateoxid-Schicht ragende Teil der Shallow-Trench-Isolationsschicht, entfernt wurde. Danach wurde eine Oxid-Schicht 132, 134 auf die selbe Stelle über der Gateoxid-Schicht 1 10, 1 12 als Opfer-Oxid-Schicht aufgebracht.
Figur 8 zeigt ein Stadium, in dem auf der Wafer-Oberfläche eine Implantationsmaske 136 aufgebracht wurde. In einem Implantationsschritt wurde ein p- Dotierungsgebiet 140 und ein p-Body 138 im aktiven Gebiet des NDMOS- Transistors erzeugt. Für die p-Dotierung eignet sich Bor (B). Zur Erzeugung eines geeigneten Dotierungsprofils in der vertikalen Richtung können mehrere Implan- tationsschritte bei unterschiedlichen Teilchenenergien genutzt werden.
Figur 9 den Wafer 102 nach einem weiteren Implantationsschritt, bei welchem ein n-Dotierungsgebiet 146 und ein n-Bodygebiet 144 in einem zweiten aktiven Gebiet für den P-DEMOS-T ransistor erzeugt wurde. Dazu wurde eine Implantationsmaske 142 photolithographisch strukturiert. Geeignete Dotierstoffe für n- Dotierung sind Arsen (As) und Phosphor (P). Auch hier können mehrere Implantationsschritte genutzt werden.
Im Verfahrensstadium der Figur 10 ist der Wafer mit einer weiteren Implantationsmaske 152 dargestellt. Durch einem weiteren Implantationsschritt wurden tiefe n-leitfähige Gräben 148 und 150 hergestellt. Durch die Verwendung mehre- rer Implantationsschritte kann ein gewünschtes vertikales Dotierungsprofil mit hoher Genauigkeit hergestellt werden. Das bedeutet, dass zur Erzeugung des vertikalen Dotierungsprofils mit einer Implantationsmaske mehrmals Teilchen mit verschiedenen Eindringtiefen implantiert werden. Die Eindringtiefe ist durch die Beschleunigungsspannung der lonenquelle einstellbar. Ein geeigneter Dotierstoff ist Phosphor (P). Nach oder zwischen den Implantationsschritten können Temper-Schritte zum Ausheilen der dotierten Gebiete durchgeführt werden.
Figur 11 zeigt den Wafer 102 in einem nachfolgenden Verfahrensstadium mit einer weiteren Implantationsmaske 154, die eine erste Maskenöffnung 154.1 zur Erzeugung eines ersten Dotierungsgebietes für eine Double-RESURF-Struktur 157 und eine zweite Maskenöffnung 154.2 zur Erzeugung eines p-dotierten sich von der Substratoberfläche zum Substratinneren erstreckenden Drain-Extension- Gebiets 156 hat. Auf der Oberfläche sind eine temporäre Cap-Schicht 158 und eine Isolatorschicht 160 abgeschieden. Die Isolatorschicht 160 ist im Bereich der zwei Maskenöffnungen 154.1 und 154.2 der Implantationsmaske entfernt.
Die Herstellung des ersten Dotierungsgebietes der Double-RESURF-Struktur im NDMOS-Transistor und des Drain-Extension-Gebiets im P-DEMOS-T ransistor durch gleichzeitiges Implantieren von Dotierstoff durch die jeweiligen Maskenöffnungen geschieht bei diesem Verfahren in ein und demselben Maskenschritt, also mit ein und derselben Implantationsmaske. Sowohl das erste Dotierungsgebiet als auch das Drain-Extension-Gebiet werden p dotiert. Ein geeigneter Dotierstoff ist Bor (B).
In diesem Ausführungsbeispiel wird das erste Dotierungsgebiet 157 für die Double-RESURF-Struktur ausschließlich unter einem flachen Graben 122 im ersten aktiven Gebiet des N DMOS-T ransistors hergestellt. Eine erste Maskenöffnung 154.1 für die Double-RESURF-Struktur erzwingt dabei eine laterale Beschränkung des ersten Dotierungsgebiets 157 auf die laterale Erstreckung des flachen Grabens im ersten aktiven Gebiet.
Figur 12 zeigt ein Verfahrensstadium eines nachfolgenden Zwischenschritts bei der Entfernung einer Isolatorschicht 160 und der temporären Cap-Schicht 158. Das Entfernen kann durch mehrere Schritte des selektiven Ätzens geschehen. Figur 13 zeigt die Wafer-Abschnitte nach dem vollständigen Entfernen der Isolatorschicht 160 und der temporären Cap-Schicht 158. In einem in Figur 14 dargestellten nachfolgenden Verfahrensstadium wurde durch einen weiteren Maskenschritt eine Gateoxid-Schicht 164 für den ersten lateralen Hochvolt-Transistor und eine Gateoxid-Schicht 162 für den zweiten lateralen Hochvolt-Transistor hergestellt. Dafür kann eine Oxidschicht auf der gesamten Waferoberfläche abgeschieden werden. Danach kann mit einer Ätzmaske und einem Ätzschritt die laterale Ausdehnung der Gateoxid-Schicht 162 und 164 strukturiert werden. Die Gateoxid-Schicht wird auch als Gate- Isolationsschicht bezeichnet. In diesem Ausführungsbeispiel überlappt die Gateoxid-Schicht 162, 164 die flachen Gräben 1 18 und 122.
In dieser Figur ist auch eine photolithographisch strukturierte Implantationsmaske 165 auf den Wafer-Abschnitten dargestellt. Diese Implantationsmaske 165 dient zur Implantation der in Figur 15 dargestellten p-dotierten Source/Drain-Gebiete des P-DEMOS-T ransistors und eines p-Dotierungsgebiets des Source-Gebiets des N-DMOS-T ransistors.
Figur 15 zeigt die lateralen Hochvolt-Transistoren nach Fertigstellung der Sour- ce-Gebiete 168 und 172 und der Drain-Gebiete 166 und 170. Die Source- und Drain-Gebiete 168 und 172 werden mit zwei Implantationsschritten mit zwei strukturierten Implantationsmasken hergestellt, von denen die Implantationsmaske zur Dotierung der p-dotierten Gebiete in Figur 14 dargestellt ist. Eine weitere Implantationsmaske mit entsprechenden Maskenöffnungen wird für die Herstellung des n-Dotierungsgebiets des Source-Gebiets 172.1 des P-DEMOS- Transistors, des n-Dotierungsgebiets des Source-Gebiets 168.2 des N-DMOS- Transistors und des Drain-Gebiets 166 des N-DMOS-T ransistors verwendet.
Figur 16 zeigt schematisch eine Querschnittsansicht eines Wafers mit einem lateralen n-Kanal-Hochvolt-(N-DMOS)-Transistor und einem lateralen p-Kanal- Hochvolt-(PDEMOS)-Transistor.
Es sind zwei Abschnitte eines Halbleiterbauelements 200, welches auf einem p+-Wafer 102 hergestellt wurde, dargestellt. Ein erster Wafer-Abschnitt enthält den N-DMOS-T ransistor in einem ersten aktiven Gebiet und ist wieder entspre- chend mit „N-DMOS" gekennzeichnet. Ein zweiter Abschnitt enthält den P-DEMOS-T ransistor in einem zweiten aktiven Gebiet und ist mit „P-DEMOS" gekennzeichnet.
Der N-DMOS-T ransistor ist in einem tiefen n-leitfähigen Graben 248, der auch als n-Wanne bezeichnet wird, ausgebildet. Er enthält ein Drain-Gebiet 266, ein Sour- ce-Gebiet 268 und ein Driftgebiet 248.1. Oberhalb und unterhalb des Driftgebietes 248.1 der Höhe a befinden sich RESURF-Dotierungsgebiete 257.1 und 257.2 für eine Double-RESURF-Struktur. Der Driftgebietabschnitt 248.1 ist dabei n- dotiert und die RESURF-Dotierungsgebiete 257.1 und 257.2 sind p-dotiert. Die RESURF-Dotierungsgebiet 257.1 und 257.2 werden nach Anspruchswortlaut auch als erste Dotierungsgebiete bezeichnet.
Weiterhin ist um das Source-Gebiet des N-DMOS-T ransistors ein p-dotiertes Body-Implantationsgebiet 268.1 , dass auch als p-Bodygebiet bezeichnet wird, implantiert.
Der zweite Wafer-Abschnitt enthält den zweiten lateralen Hochvolt-Transistor P- DEMOS. Der P-DEMOS-Transistor enthält ein Source-Gebiet 272 ein Drain- Gebiet 270, einen tiefen n-leitfähigen Graben 250, der auch als n-Wanne bezeichnet wird, und um das Source-Gebiet ein n-dotiertes Body-Implantationsgebiet 244. Weiterhin enthält der laterale P-DEMOS-Transistor einen Driftgebiet- Abschnitt 250.1. Oberhalb des Driftgebiet-Abschnitts 250.1 befindet sich ein Abschnitt des Drain-Extension-Gebiets (Driftgebiet) 257.1.
Das Drain-Extension-Gebiet 257.1 zusammen mit dem Driftgebiet-Abschnitt 250.1 und einem darunter liegenden p-dotierten Abschnitt 257.2 haben das selbe vertikale Dotierungsprofil im P-DEMOS-Transistor wie die Double-RESURF- Struktur im N-DMOS-T ransistor bestehend aus den RESURF-Dotierungs- gebieten 257.1 , 257.2 im N-DMOS-T ransistor und dem Driftgebiet-Abschnitt 248.1. Der Driftgebiet-Abschnitt 250.1 kann auch als „RESURF-Dotierungsgebiet im P-DEMOS" bezeichnet werden. Deshalb erfolgt die Herstellung des Drain-Extension-Gebiets 257.1 im P-DEMOS-Transistor und der Double RESURF-Struktur im N-DMOS Transistor mit einem einzigen Maskenschritt, dass heißt mit ein und der selben Implantationsmaske. Hierbei werden sequenziell die p-dotierten Abschnitte 257.1 und 257.2 und die n-dotierten Abschnitte 248.1 und 250.1 hergestellt. Der Vorteil dieses Verfahrens ist, dass die Double-RESURF-Struktur im N-DMOS-T ransistor gleichzeitig mit den Abschnitten des Drain-Extension-Gebiets im P-DEMOS- Transistor hergestellt werden. Das vertikale Dotierungs-Profil des Drain- Extension-Gebiets und des Driftgebiet-Abschnitts im P-DEMOS-Transistor sowie die Double-RESURF-Struktur im N-DMOS-T ransistor enthält abwechselnd p- und n-dotierte vergrabene, oberflächenparallele Schichten 257.1 , 248.1 , 250. und 257.2.
Die vorstehend beschriebenen Ausführungsbeispiele sollen nicht einschränkend verstanden werden, sondern können im Rahmen des von den Ansprüchen defi- nierten Schutzumfangs variiert werden.
Bezugszeichenliste
Figuren 1 bis 15
100 Halbleiterbauelement
PDEMOS P-DEMOS-Transistor NDMOS N-DMOS-Transistor
102 p+-Wafer (z.B. Silizium)
104 p-Epi-Schicht (z.B. Silizium)
106 Pad-Oxid-Schicht (z.B. Thermisches SiO2)
108 Cap-Schicht (z.B. Siliziumnitrid). 110 Gateoxid-Schicht des P-DEMOS-Transistors
112 Gateoxid-Schicht des N-DMOS-Transistors
1 14 zweite Cap-Schicht (z.B. Siliziumnitrid) 1 16 bis 124 flache Gräben
126 Lithographiemaske
128 Liner-Oxid-Schicht
130 Shallow-Trench-Isolationsschicht (z.B. SiO2)
132 Oxid-Schicht
134 Oxid-Schicht
136 Implantationsmaske
138 p-dotiertes Body-Implantationsgebiet, auch als p-Bodygebiet bezeichnet 140 p-Dotierungsgebiet
142 Implantationsmaske
144 n-dotiertes Body-Implantationsgebiet, auch als n-Bodygebiet bezeichnet
146 n-Dotierungsgebiet 148 tiefer n-leitfähiger Graben
150 tiefer n-leitfähiger Graben
152 Implantationsmaske
154 Implantationsmaske
154.1 erste Maskenöffnung für Double-RESURF-Struktur 154.2 zweite Maskenöffnung für p-dotiertes Drain-Extension-Gebiet
156 p-dotiertes Drain-Extension-Gebiet
157 erstes Dotierungsgebiet für Double-RESURF-Struktur
158 temporäre Cap-Schicht 160 Isolatorschicht 162 Gate-Oxid-Schicht
164 Gate-Oxid-Schicht
165 Implantationsmaske
166 Drain-Gebiet des N-DMOS-Transistors 168 Source-Gebiet des N-DMOS-Transistors 168.1 p-Dotierungsgebiet des Source-Gebiets
168.2 n-Dotierungsgebietes Source-Gebiets 170 Drain-Gebiet des P-DEMOS-Transistors 172 Source-Gebiet des P-DEMOS-T ransistors
172.1 n-Dotierungsgebiet des Source-Gebiets
172.2 p-Dotierungsgebiet des Source-Gebiets.
Figur 16
200 Halbleiterbauelement
PDEMOS P-DEMOS-Transistor
NDMOS N-DMOS-Transistor
202 p+-Wafer (z.B. Silizium)
244 n-dotiertes Body-Implantationsgebiet, auch als n-Bodygebiet bezeichnet
248 tiefer n-leitfähiger Graben, auch als n-Wanne bezeichnet
248.1 Driftgebiet-Abschnitt im N-DMOS-Transistor
250 tiefer n-leitfähiger Graben, auch als n-Wanne bezeichnet
250.1 Driftgebiet im P-DEMOS-Transistor
257.1 , 257.2 RESURF-Dotierungsgebiete für Double-RESURF-Struktur im
N-DMOS-Transistor sowie zugleich Abschnitte des Drain-Extension-Gebiets
(Driftgebiets) im P-DEMOS-Transistor
266 Drain-Gebiet des N-DMOS-T ransistors
268 Source-Gebiet des N-DMOS-T ransistors
268.1 p-dotiertes Body-Implantationsgebiet, auch als p-Bodygebiet bezeichnet.
270 Drain-Gebiet des P-DEMOS-T ransistors
272 Source-Gebiet des P-DEMOS-Transistor

Claims

Ansprüche
1. Verfahren zur Herstellung eines ersten lateralen Hochvolt-MOS-Transistors (NDMOS) und eines zweiten, zum ersten komplementären lateralen Hochvolt-MOS-Transistors (PDEMOS) auf einem Substrat (102), wobei der erste und zweite laterale Hochvolt-MOS-Transistor jeweils ein Driftgebiet entgegengesetzten Leitfähigkeitstyps aufweist, mit den Schritten:
Bereitstellen eines Substrats (102) eines ersten Leitfähigkeitstyps mit einem ersten aktiven Gebiet für den ersten lateralen Hochvolt-MOS- Transistor (NDMOS) und einem zweiten aktiven Gebiet für den zweiten lateralen Hochvolt-MOS-Transistor (PDEMOS),
- Herstellen mindestens eines ersten Dotierungsgebiets (157; 257.1 , 257.2) des ersten Leitfähigkeitstyps im ersten aktiven Gebiet und andererseits im zweiten aktiven Gebiet eines sich von der Substratoberfläche zum Substratinneren erstreckenden Drain-Extension-Gebiets (156) des ersten Leitfähigkeitstyps, was ein gleichzeitiges Implantieren von Dotierstoff durch jeweilige Maskenöffnungen (154.1 , 154.2) ein und derselben Maske (154) in das erste und zweite aktive Gebiet umfasst.
2. Verfahren nach Anspruch 1 , bei dem im ersten aktiven Gebiet eine Vielzahl erster Dotierungsgebiete, die einen lateralen Abstand von einander haben, hergestellt werden.
3. Verfahren nach Anspruch 1 oder 2, mit den vor dem Implantierschritt ausgeführten Schritten:
- Ganzflächiges Abscheiden einer Maskenschicht (154) auf dem Substrat;
- Herstellen mindestens einer ersten Maskenöffnung (154.1 ) für die Im- plantation des ersten Dotierungsgebietes im ersten aktiven Gebiet und einer zweiten Maskenöffnung (154.2) für die Implantation des Drain- Extension-Gebiets im zweiten aktiven Gebiet.
4. Verfahren nach einem der vorstehenden Ansprüche, bei dem das Bereitstellen des Substrats ein Herstellen eines teilweise oder komplett mit einem elektrisch isolierenden Material gefüllten Grabens (130) entweder nur im ersten aktiven Gebiet oder sowohl im ersten als auch im zweiten aktiven Gebiet im lateralen Bereich eines jeweiligen zukünftigen Drift-Gebietes des dort entstehenden lateralen Hochvolt-MOS-Transistors umfasst.
5. Verfahren nach Anspruch 4, bei dem das erste Dotierungsgebiet (157) des ersten Leitfähigkeitstyps ausschließlich unter dem Graben (130) hergestellt wird.
6. Verfahren nach Anspruch 4 oder 5, bei dem das Implantieren des Dotierstoffs in das mindestens eine erste Dotierungsgebiet (157) durch mindestens eine erste Maskenöffnung (154.1 ) erfolgt, die, im Querschnitt des ent- stehenden ersten lateralen Hochvolt-MOS-Transistors betrachtet, eine laterale Beschränkung des ersten Dotierungsgebiets auf maximal die laterale Erstreckung des Grabens erzwingt.
7. Verfahren nach einem der vorstehenden Ansprüche, bei dem ein Substrat (102) vom p-Leitfähigkeitstyp bereitgestellt wird.
8. Verfahren nach einem der Ansprüche 1 bis 6, bei dem ein Substrat vom n- Leitfähigkeitstyp bereitgestellt wird.
9. Verfahren nach einem der vorstehenden Ansprüche, bei dem das Bereitstellen des Substrats ein laterales Abgrenzen der aktiven Gebiete durch Feldisolationsgebiete (130) umfasst.
10. Verfahren nach einem der vorstehenden Ansprüche in Kombination mit Anspruch 4, bei dem das Bereitstellen des Substrats ein Herstellen des Grabens (130) in Shallow-Trench-Technologie gleichzeitig mit den Feldisolationsgebieten umfasst.
1 1. Verfahren nach einem der vorstehenden Ansprüche, bei dem das Herstellen des ersten Dotierungsgebiets (257.1 ) einen Teilschritt eines übergeord- neten Schritts des Herstellens einer Double-RESURF-Struktur (257.1 ,
257.2) im ersten lateralen Hochvolt-MOS-Transistor (NDMOS) bildet.
12. Verfahren nach Anspruch 11 , bei dem das Herstellen der Double-RESURF- Struktur umfasst:
- Herstellen von RESURF-Dotierungsgebieten in Form zweier erster Do- tierungsgebiete (257.1 , 257.2) jeweils oberhalb und unterhalb des Drift-
Gebietes (248.1 ) bzw. des Drain-Extension-Gebiets (250.1 ) des ersten bzw. zweiten lateralen Hochvolt-MOS-Transistors, wobei die RESURF- Dotierungsgebiete (257.1 , 257.2) einem zum Driftgebiet bzw. Drain- Extension-Gebiet entgegengesetzten Leitfähigkeitstyp erhalten.
13. Verfahren nach einem der vorstehenden Ansprüche, bei dem nach dem Herstellen des ersten Dotierungsgebiets (157) im ersten lateralen Hochvolt- MOS-Transistor und des Drain-Extension-Gebiets (156) im zweiten lateralen Hochvolt-MOS-Transistor Source- und Drain-Gebiete (166, 168, 170, 172) im jeweiligen lateralen Hochvolt-MOS-Transistor hergestellt werden.
14. Verfahren nach einem der vorstehenden Ansprüche und Anspruch 4, bei dem vor Herstellen des ersten Dotierungsgebiets eine Gate- Isolationsschicht (162, 164) hergestellt wird, die lateral entweder teilweise oder ganz mit dem Graben (130) überlappt.
15. Verfahren nach einem der vorstehenden Ansprüche, bei dem das Herstel- len des mindestens einen ersten Dotierungsgebiets (257.1 , 257.2) im ersten aktiven Gebiet und des Drain-Extension-Gebiets im zweiten aktiven Gebiet eine Sequenz von Implantationsschritten mit n-Dotierstoffen und p- Dotierstoffen unterschiedlicher Implantationsenergie umfasst, derart, dass eine vertikale Schichtfolge abwechselnd p- und n-dotierter oberflächenparalleler Schichten entsteht.
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