WO2009142233A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2009142233A1
WO2009142233A1 PCT/JP2009/059257 JP2009059257W WO2009142233A1 WO 2009142233 A1 WO2009142233 A1 WO 2009142233A1 JP 2009059257 W JP2009059257 W JP 2009059257W WO 2009142233 A1 WO2009142233 A1 WO 2009142233A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
type semiconductor
trench
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/059257
Other languages
English (en)
French (fr)
Inventor
佑紀 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to EP09750595.2A priority Critical patent/EP2293336B1/en
Priority to CN2009801184067A priority patent/CN102037564B/zh
Priority to EP19203089.8A priority patent/EP3614441B1/en
Priority to JP2010513040A priority patent/JP5819064B2/ja
Priority to US12/993,209 priority patent/US8575622B2/en
Priority to EP22206776.1A priority patent/EP4156302B1/en
Publication of WO2009142233A1 publication Critical patent/WO2009142233A1/ja
Anticipated expiration legal-status Critical
Priority to US14/049,810 priority patent/US9024329B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

Definitions

  • the present invention relates to a semiconductor device having a trench structure.
  • FIG. 9 shows an example of a vertical insulated gate semiconductor device having a conventional trench structure.
  • the illustrated semiconductor device 9A includes a first n-type semiconductor layer 911, a second n-type semiconductor layer 912, a p-type semiconductor layer 913, an n-type semiconductor region 914, a trench 93, a gate electrode 94, and a gate insulating layer 95.
  • the first n-type semiconductor layer 911 is a base of the semiconductor device 9A.
  • the second n-type semiconductor layer 912, the p-type semiconductor layer 913, and the n-type semiconductor region 914 are stacked on the first n-type semiconductor layer 911.
  • the trench 93 is formed so as to penetrate the p-type semiconductor layer 913 and the n-type semiconductor region 914 and reach the second n-type semiconductor layer 912.
  • a gate electrode 94 and a gate insulating layer 95 are formed inside the trench 93.
  • the gate insulating layer 95 insulates the gate electrode 94 from the second n-type semiconductor layer 912, the p-type semiconductor layer 913, and the n-type semiconductor region 914.
  • the gate insulating layer 95 is formed along the inner surface of the trench 93.
  • a channel region is formed in the p-type semiconductor layer 913. This channel region is along the trench 93 and is in contact with the second n-type semiconductor layer 912 and the n-type semiconductor region 914.
  • the present invention has been conceived under the circumstances described above, and it is an object of the present invention to provide a semiconductor device capable of reducing on-resistance, increasing withstand voltage, and reducing threshold voltage.
  • the present invention takes the following technical means.
  • a semiconductor device provided by the present invention includes a first semiconductor layer having a first conductivity type and a second conductivity type provided on the first semiconductor layer and having a second conductivity type opposite to the first conductivity type.
  • Two semiconductor layers a trench that penetrates the second semiconductor layer and reaches the first semiconductor layer, an insulating layer formed on the bottom and side of the trench along the inner surface of the trench, and the insulating layer
  • the gate electrode formed in the trench and at least part of the gate electrode is insulated from the first semiconductor layer and the second semiconductor layer, and formed on the second semiconductor layer around the trench.
  • a semiconductor region having the first conductivity type, and the second semiconductor layer has a channel region along the trench and in contact with the first semiconductor layer and the semiconductor region.
  • the size of the channel region in the depth direction of the trench is 0.1 ⁇ 0.5 [mu] m, the channel region is in the range of peak impurity concentration of 4 ⁇ 10 17 cm -3 ⁇ 2 ⁇ 10 18 cm -3 Is within.
  • the channel region includes a high concentration portion having an impurity concentration of 5 ⁇ 10 17 cm ⁇ 3 or more, and the high concentration portion is in contact with the trench and has the depth. It is layered in a direction perpendicular to the vertical direction.
  • the first semiconductor layer, the second semiconductor layer, and the semiconductor region are made of silicon carbide.
  • FIG. 2 is a diagram showing an impurity concentration distribution in a depth direction in a p-type semiconductor region of the semiconductor device shown in FIG. 1.
  • FIG. 7 is a main part cross-sectional view showing a part of the manufacturing process of the semiconductor device shown in FIG. 1;
  • FIG. 3 is an essential part cross-sectional view showing a step that follows the step shown in FIG. 2. It is the figure which showed the threshold voltage with respect to the p-type semiconductor layer highest density
  • FIG. 1 shows a semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device A1 of this embodiment includes a first n-type semiconductor layer 11, a second n-type semiconductor layer 12, a p-type semiconductor layer 13, a high-concentration p-type semiconductor region 13a, an n-type semiconductor region 14, a trench 3, a gate electrode 41,
  • the gate insulating layer 5, the source electrode 42, the drain electrode 43, and the interlayer insulating film 6 are provided and have a structure called a so-called trench MOSFET.
  • the first n-type semiconductor layer 11 is a substrate made of a material obtained by adding high-concentration impurities to silicon carbide, and serves as a base for the semiconductor device A1.
  • the size of the first n-type semiconductor layer 11 in the depth direction x is about 300 ⁇ m.
  • the impurity concentration of the first n-type semiconductor layer 11 is about 1 ⁇ 10 19 cm ⁇ 3 .
  • the second n-type semiconductor layer 12 is formed on the first n-type semiconductor layer 11.
  • the second n-type semiconductor layer 12 is made of a material obtained by adding a low concentration impurity to silicon carbide.
  • the size of the second n-type semiconductor layer 12 in the depth direction x is about 10 ⁇ m.
  • the impurity concentration of the second n-type semiconductor layer 12 is about 6 ⁇ 10 15 cm ⁇ 3 .
  • the impurity concentration of the second n-type semiconductor layer 12 is not limited to this, and may be about 1 ⁇ 10 15 to 2 ⁇ 10 16 cm ⁇ 3 .
  • the p-type semiconductor layer 13 is formed on the second n-type semiconductor layer 12.
  • the size of the p-type semiconductor layer 13 in the depth direction x is about 0.3 ⁇ m.
  • the size of the p-type semiconductor layer 13 in the depth direction is preferably 0.1 to 0.5 ⁇ m.
  • the impurity concentration of the p-type semiconductor layer 13 is 1 ⁇ 10 17 cm ⁇ 3 or more.
  • a channel region is formed. This channel region is along the trench 3 and is in contact with the second n-type semiconductor layer 12 and the n-type semiconductor region 14.
  • the size of the p-type semiconductor layer 13 in the depth direction x needs to be within a size range that generates the short channel effect.
  • the short channel effect is a phenomenon in which the threshold voltage of the semiconductor device A1 decreases when the size of the channel region in the depth direction x decreases.
  • the size in the depth direction of the p-type semiconductor layer 13 is less than 0.1 ⁇ m, there is a high possibility that the function as the channel region will not be sufficiently performed.
  • FIG. 2 shows a distribution in the depth direction x of the impurity concentration Ic of the p-type semiconductor layer 13.
  • the impurity concentration Ic becomes maximum at a certain depth Dp, and the impurity concentration Ic decreases as the depth Dp further increases. Specifically, when the depth Dp is about 0.5 ⁇ m, the impurity concentration Ic is maximum, and the value is about 1 ⁇ 10 18 cm ⁇ 3 .
  • the p-type semiconductor layer 13 includes a high concentration portion 13 ′. In this figure, the portion where the impurity concentration is 5 ⁇ 10 17 cm ⁇ 3 or more is the high concentration portion 13 ′. If the size of the p-type semiconductor layer 13 exceeds 0.5 ⁇ m, it becomes difficult to make the impurity concentration have such a distribution by, for example, irradiation with impurity ions, and to sufficiently exhibit the short channel effect.
  • the n-type semiconductor region 14 is formed on the p-type semiconductor layer 13.
  • the size of the n-type semiconductor region 14 in the depth direction x is about 0.3 ⁇ m.
  • the impurity concentration of the n-type semiconductor region 14 is about 1 ⁇ 10 20 cm ⁇ 3 .
  • the impurity concentration of the n-type semiconductor region 14 is not limited to this, and may be 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the high concentration p-type semiconductor region 13 a is formed on the p-type semiconductor layer 13.
  • the trench 3 is formed so as to penetrate the p-type semiconductor layer 13 and the n-type semiconductor region 14 and reach the second n-type semiconductor layer 12.
  • the size of the trench 3 in the depth direction x is greater than or equal to the size of the p-type semiconductor layer 13 in the depth direction x. In the present embodiment, the size of the trench 3 in the depth direction x is about 1 ⁇ m.
  • a gate electrode 41 and a gate insulating layer 5 are formed inside the trench 3.
  • the gate insulating layer 5 insulates the gate electrode 41 from the second n-type semiconductor layer 12, the p-type semiconductor layer 13, and the n-type semiconductor region 14.
  • the gate insulating layer 5 is formed on the bottom and side of the trench 3 along the inner surface of the trench 3.
  • the gate insulating layer 5 is made of, for example, silicon dioxide.
  • the size of the side portion of the gate insulating layer 5 in the width direction y is about 0.1 ⁇ m.
  • the size in the direction x of the bottom of the gate insulating layer 5 is about 0.08 ⁇ m.
  • the source electrode 42 is made of, for example, Al and is in contact with the n-type semiconductor region 14 and the high-concentration p-type semiconductor region 13a.
  • the drain electrode 43 is made of, for example, Al and is in contact with the first n-type semiconductor layer 11.
  • the drain electrode 43 is formed on the side opposite to the side where the second n-type semiconductor layer 12 is formed with the first n-type semiconductor layer 11 interposed therebetween.
  • the interlayer insulating film 6 is formed so as to cover the gate electrode 41.
  • a semiconductor substrate made of silicon carbide to be the first n-type semiconductor layer 11 is prepared.
  • the second n-type semiconductor layer 12 is formed on the surface side of the substrate by an epitaxial crystal growth method.
  • impurity ions (p-type) such as Al and B ions are implanted into the upper surface of the second n-type semiconductor layer 12 to form the p-type semiconductor layer 13.
  • Impurity ions implanted into silicon carbide hardly diffuse in the silicon carbide substrate.
  • the position of the implanted impurity ions in the depth direction in the silicon carbide substrate is determined only by the energy at the time of irradiation. Therefore, the impurity concentration distribution in the depth direction can be made as shown in FIG.
  • impurity ions n-type or p-type are implanted to form the n-type semiconductor region 14 and the high-concentration p-type semiconductor region 13a.
  • the trench 3, the gate insulating layer 5, and the gate electrode 41 are formed.
  • the interlayer insulating film 6, the source electrode 42, and the drain electrode 43 are formed.
  • FIG. 5 shows the relationship between the maximum impurity concentration (p-type semiconductor layer maximum concentration Ch) in the p-type semiconductor layer and the threshold voltage Vt in the conventional semiconductor device.
  • This conventional semiconductor device differs from the semiconductor device A1 in that the short channel effect does not occur and the threshold voltage is not affected by the size of the channel region in the depth direction x.
  • FIG. 6A shows the relationship between the p-type semiconductor layer maximum concentration Ch, the threshold voltage Vt, and the breakdown electric field Vb in the semiconductor device A1 of the present embodiment.
  • FIG. 6B shows the relationship between the p-type semiconductor layer maximum concentration Ch, the channel resistance Rc, and the dielectric breakdown electric field Vb in the semiconductor device A1 of the present embodiment.
  • the threshold voltage Vt is 9V when the impurity concentration Ch in the p-type semiconductor layer 913 is 2 ⁇ 10 17 cm ⁇ 3 .
  • the channel resistance is 3.8 m ⁇ cm 2 under the condition that the channel length is 1 ⁇ m and the dielectric breakdown electric field Vb at the corner portion of the trench 93 is 1.5 MVcm ⁇ 1 .
  • the threshold voltage Vt is 13V.
  • the channel resistance is 5.9 m ⁇ cm 2 under the same conditions as described above that the channel length is 1 ⁇ m and the dielectric breakdown electric field Vb at the bottom of the trench 93 is 1.5 MVcm ⁇ 1 .
  • the threshold voltage Vt is in the range of 4V to 11V when the p-type semiconductor layer maximum concentration Ch is in the range of 4 ⁇ 10 17 cm ⁇ 3 to 2 ⁇ 10 18 cm ⁇ 3 .
  • the dielectric breakdown electric field Vb is in the range of 0.9 MVcm ⁇ 1 to 1.7 MVcm ⁇ 1 .
  • the value of channel resistance Rc is in a range of 0.5Emuomegacm 2 of 2.9m ⁇ cm 2.
  • the threshold voltage Vt is 4 V when the p-type semiconductor layer maximum concentration Ch is 4 ⁇ 10 17 cm ⁇ 3 .
  • the dielectric breakdown electric field Vb is about 0.9 MVcm ⁇ 1 , but the channel resistance Rc is 0.5 m ⁇ cm 2.
  • the threshold voltage Vt is 11V.
  • the dielectric breakdown electric field Vb is about 1.7 MVcm ⁇ 1 and the channel resistance Rc is 2.9 m ⁇ cm 2 .
  • the threshold voltage Vt is 7V. is there.
  • the breakdown electric field Vb is about 1.5 MVcm ⁇ 1
  • the channel resistance Rc is 1 m ⁇ cm 2 .
  • the threshold voltage Vt is maintained at a relatively low value. This is presumably because the short channel effect is exhibited even though the impurity concentration in the p-type semiconductor layer 13 is within the above range.
  • the dielectric breakdown electric field Vb is maintained at a relatively high value. This is presumably because the impurity concentration in the p-type semiconductor layer 13 is still high.
  • the channel resistance Rc is relatively small. This is presumably because the size of the channel region in the depth direction has decreased.
  • the values of the threshold voltage Vt, the dielectric breakdown electric field Vb, and the channel resistance Rc in the semiconductor device A1 are generally preferable values. Therefore, in the semiconductor device A1, the on-resistance, the withstand voltage, and the threshold voltage can be improved as compared with the conventional semiconductor device.
  • FIG. 7 shows a semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device A2 of the present embodiment is different from the semiconductor device A1 described above in that the semiconductor device A2 is configured as a semiconductor device called IGBT (Insulated Gate Bipolar Transistor).
  • the semiconductor device A2 is the same as the semiconductor device A1 in that the size and impurity concentration of the channel region, the high concentration portion 13 'shown in FIG. 2, and the point made of silicon carbide are included.
  • a p-type substrate 15 is provided on the back side of the n-type semiconductor layer 12.
  • An Ni layer 16 is formed between the p-type substrate 15 and the drain electrode 43.
  • the semiconductor device A1 Even with such a configuration, as in the semiconductor device A1, the values of any of the on-resistance, the withstand voltage, and the threshold voltage can be made relatively good. Furthermore, the semiconductor device A2 that is an IGBT is advantageous in reducing the resistance, and is more suitable for higher voltage applications than the semiconductor device A1.
  • FIG. 8 shows a semiconductor device according to the third embodiment of the present invention.
  • the semiconductor device A3 of the present embodiment is different from the semiconductor device A1 described above in that it is configured as a semiconductor device called SJ (Super Junction) MOSFET.
  • the semiconductor device A2 is the same as the semiconductor device A1 in that the size and impurity concentration of the channel region, the high concentration portion 13 'shown in FIG. 2, and the point made of silicon carbide are included.
  • a p-type semiconductor layer 17 is formed to sandwich the n-type semiconductor layer 12 in the direction y.
  • the p-type semiconductor layer 17 has the same thickness as the second n-type semiconductor layer 12 and is in contact with the first n-type semiconductor layer 11 and the p-type semiconductor layer 13.
  • An Ni layer 16 is formed between the first n-type semiconductor layer 11 and the drain electrode 43.
  • the configuration is not limited to this, and the p-type semiconductor layer 17 may extend from the p-type semiconductor layer 13 to the middle of the second n-type semiconductor layer 12.
  • the first n-type semiconductor layer 11 functions as a so-called drift layer
  • the p-type semiconductor layer 17 functions as a RESURF layer.
  • the semiconductor device A1 Even with such a configuration, as in the semiconductor device A1, the values of any of the on-resistance, the withstand voltage, and the threshold voltage can be made relatively good. Furthermore, according to the semiconductor device A3 that is an SJMOSFET, it is advantageous to achieve both high breakdown voltage and low resistance.
  • the semiconductor device according to the present invention is not limited to the above-described embodiment.
  • the specific configuration of each part of the semiconductor device according to the present invention can be modified in various ways.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　半導体装置Ａ１は、第１ｎ型半導体層１１、第２ｎ型半導体層１２、ｐ型半導体層１３、トレンチ３、絶縁層５、ゲート電極４１、およびｎ型半導体領域１４、を備え、ｐ型半導体層１３は、トレンチ３に沿っており、かつ、第２ｎ型半導体層１２およびｎ型半導体領域１４に接するチャネル領域を有しており、深さ方向ｘにおける上記チャネル領域の大きさは、０．１～０．５μｍであり、上記チャネル領域は、ピーク不純物濃度が１×１０18ｃｍ-3程度である高濃度部を有する。このような構成により、半導体装置Ａ１では、オン抵抗、絶縁耐圧、および、しきい値電圧のいずれもの値を、比較的良好な値とすることが可能である。

Description

半導体装置
　本発明は、トレンチ構造を有する半導体装置に関する。
　図９は、従来のトレンチ構造を有する縦型の絶縁ゲート型半導体装置の一例を示している。図示された半導体装置９Ａは、第１ｎ型半導体層９１１、第２ｎ型半導体層９１２、ｐ型半導体層９１３、ｎ型半導体領域９１４、トレンチ９３、ゲート電極９４およびゲート絶縁層９５を備えている。
　第１ｎ型半導体層９１１は、半導体装置９Ａの土台となっている。第２ｎ型半導体層９１２、ｐ型半導体層９１３、ｎ型半導体領域９１４は、第１ｎ型半導体層９１１上に積層されている。
　トレンチ９３は、ｐ型半導体層９１３およびｎ型半導体領域９１４を貫通して、第２ｎ型半導体層９１２に達するように形成されている。トレンチ９３の内部には、ゲート電極９４およびゲート絶縁層９５が形成されている。ゲート絶縁層９５は、第２ｎ型半導体層９１２、ｐ型半導体層９１３およびｎ型半導体領域９１４に対してゲート電極９４を絶縁している。ゲート絶縁層９５は、トレンチ９３の内面に沿って形成されている。
　ｐ型半導体層９１３には、チャネル領域が形成されている。このチャネル領域は、トレンチ９３に沿っており、かつ、第２ｎ型半導体層９１２およびｎ型半導体領域９１４に接している。
　このような半導体装置９Ａにおいて、エネルギーの低損失化を図るためには、電流を流す際のオン抵抗が小さいものがよい。また、絶縁破壊を抑制するには、絶縁耐圧が大きいものが好ましい。さらに、ゲート電極に比較的低い電圧を印加しただけで十分駆動できるように、しきい値電圧の低減が要求されている（たとえば特許文献１参照）。
特開２００６－３２４２０号公報
　本発明は、上記した事情のもとで考え出されたものであって、オン抵抗を低減し、絶縁耐圧を高め、しきい値電圧を低減させることができる半導体装置を提供することをその課題とする。
　上記課題を解決するため、本発明では、次の技術的手段を講じている。
　本発明によって提供される半導体装置は、第１の導電型をもつ第１半導体層と、この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、この第２半導体層を貫通して上記第１半導体層に達するトレンチと、上記トレンチの内面に沿って、上記トレンチの底部および側部に形成された絶縁層と、この絶縁層により上記第１半導体層および上記第２半導体層に対して絶縁されており、少なくともその一部が上記トレンチ内部に形成されたゲート電極と、上記第２半導体層上において、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、を備え、上記第２半導体層は、上記トレンチに沿っており、かつ、上記第１半導体層および上記半導体領域に接するチャネル領域を有しており、上記トレンチの深さ方向における上記チャネル領域の大きさは、０．１～０．５μｍであり、上記チャネル領域は、ピーク不純物濃度が４×１０17ｃｍ-3～２×１０18ｃｍ-3の範囲内である。
　本発明の好ましい実施の形態においては、上記チャネル領域は、不純物濃度が５×１０17ｃｍ-3以上の高濃度部を含んでおり、上記高濃度部は、上記トレンチに接し、かつ、上記深さ方向と直角である方向に広がる層状である。
　本発明の好ましい実施の形態においては、上記第１半導体層、上記第２半導体層、および、上記半導体領域は、炭化珪素から構成されている。
　本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態に基づく半導体装置を示す要部断面図である。 図１に示す半導体装置のｐ型半導体領域における、深さ方向に対する不純物濃度の分布を示した図である。 図１に示す半導体装置の製造工程の一部を示す要部断面図である。 図２に示す工程の後に続く工程を示す要部断面図である。 従来の半導体装置におけるｐ型半導体層最高濃度に対するしきい値電圧を示した図である。 本実施形態におけるｐ型半導体層最高濃度と、しきい値電圧および絶縁破壊電界との関係を示しすグラフである。 本実施形態におけるｐ型半導体層最高濃度と、チャネル抵抗および絶縁破壊電界との関係を示しすグラフである。 本発明の第２実施形態に基づく半導体装置を示す要部断面図である。 本発明の第３実施形態に基づく半導体装置を示す要部断面図である。 従来の半導体装置の一例を示す要部断面図である。
　以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
　図１は、本発明の第１実施形態に基づく半導体装置を示している。本実施形態の半導体装置Ａ１は、第１ｎ型半導体層１１、第２ｎ型半導体層１２、ｐ型半導体層１３、高濃度ｐ型半導体領域１３ａ、ｎ型半導体領域１４、トレンチ３、ゲート電極４１、ゲート絶縁層５、ソース電極４２、ドレイン電極４３および層間絶縁膜６を備えており、いわゆるトレンチＭＯＳＦＥＴと称される構造を有する。
　第１ｎ型半導体層１１は、炭化珪素に高濃度の不純物が添加された材質からなる基板であり、半導体装置Ａ１の土台となっている。第１ｎ型半導体層１１の深さ方向ｘの大きさは、約３００μｍである。第１ｎ型半導体層１１の不純物濃度は、約１×１０19ｃｍ-3である。
　第２ｎ型半導体層１２は、第１ｎ型半導体層１１上に形成されている。第２ｎ型半導体層１２は、炭化珪素に低濃度の不純物が添加された材質からなる。第２ｎ型半導体層１２の深さ方向ｘにおける大きさは、約１０μｍである。第２ｎ型半導体層１２の不純物濃度は、約６×１０15ｃｍ-3である。第２ｎ型半導体層１２の不純物濃度はこれに限らず、１×１０15～２×１０16ｃｍ-3程度であればよい。
　ｐ型半導体層１３は、第２ｎ型半導体層１２上に形成されている。ｐ型半導体層１３の深さ方向ｘの大きさは、約０．３μｍである。ｐ型半導体層１３の深さ方向の大きさは、０．１～０．５μｍであることが好ましい。ｐ型半導体層１３の不純物濃度は、１×１０17ｃｍ-3以上である。
　ｐ型半導体層１３には、チャネル領域が形成されている。このチャネル領域は、トレンチ３に沿っており、かつ、第２ｎ型半導体層１２およびｎ型半導体領域１４に接している。ｐ型半導体層１３の深さ方向ｘの大きさは、短チャネル効果を発生させる大きさの範囲内である必要がある。短チャネル効果とは、深さ方向ｘにおけるチャネル領域の大きさが、小さくなると半導体装置Ａ１のしきい値電圧が低下するという現象のことをいう。ｐ型半導体層１３の深さ方向の大きさが０．１μｍ未満であると、チャネル領域としての機能を十分に果たさないおそれが大きくなる。
　図２に、ｐ型半導体層１３の不純物濃度Ｉｃの深さ方向ｘにおける分布を示している。深さＤｐが大きくなるにつれて、不純物濃度Ｉｃは大きくなる。ある深さＤｐにおいて不純物濃度Ｉｃが最大となり、さらに深さＤｐが大きくなるにつれて、不純物濃度Ｉｃは減少する。具体的には、深さＤｐが約０．５μｍであるとき、不純物濃度Ｉｃは最大となっており、その値は約１×１０18ｃｍ-3である。十分な耐電圧を得るため、ｐ型半導体層１３には、高濃度部１３’が含まれていることが望ましい。本図において、不純物濃度が５×１０17ｃｍ-3以上である部分が、高濃度部１３’である。ｐ型半導体層１３の大きさが０．５μｍを越えると、たとえば不純物イオンの照射によって不純物濃度をこのような分布とすること、および短チャネル効果を十分に発揮させること、が困難となる。
　ｎ型半導体領域１４は、ｐ型半導体層１３上に形成されている。ｎ型半導体領域１４の深さ方向ｘの大きさは、約０．３μｍである。ｎ型半導体領域１４の不純物濃度は、約１×１０20ｃｍ-3である。ｎ型半導体領域１４の不純物濃度はこれに限らず、１×１０18ｃｍ-3以上であればよい。高濃度ｐ型半導体領域１３ａは、ｐ型半導体層１３上に形成されている。
　トレンチ３は、ｐ型半導体層１３およびｎ型半導体領域１４を貫通して、第２ｎ型半導体層１２に達するように形成されている。トレンチ３の深さ方向ｘの大きさは、ｐ型半導体層１３の深さ方向ｘの大きさ以上である。本実施形態においては、トレンチ３の深さ方向ｘの大きさは、約１μｍとされている。
　トレンチ３の内部には、ゲート電極４１およびゲート絶縁層５が形成されている。ゲート絶縁層５は、第２ｎ型半導体層１２、ｐ型半導体層１３およびｎ型半導体領域１４に対してゲート電極４１を絶縁している。ゲート絶縁層５は、トレンチ３の内面に沿って、トレンチ３の底部および側部に形成されている。ゲート絶縁層５は、本実施形態においては、たとえば、二酸化珪素によって形成されている。
　ゲート絶縁層５の側部の幅方向ｙにおける大きさは、約０．１μｍである。一方、ゲート絶縁層５の底部の方向ｘにおける大きさは、約０．０８μｍである。
　ソース電極４２は、たとえばＡｌからなり、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａと接している。ドレイン電極４３は、たとえばＡｌからなり、第１ｎ型半導体層１１と接している。ドレイン電極４３は、第１ｎ型半導体層１１を挟んで第２ｎ型半導体層１２が形成された側とは反対側に形成されている。層間絶縁膜６は、ゲート電極４１を覆うように形成されている。
　次に、半導体装置Ａ１の製造方法の一例について、図３、図４を参照しつつ以下に説明する。
　まず、図３に示すように、第１ｎ型半導体層１１となる炭化珪素からなる半導体基板を準備する。次に、この基板の表面側に、エピタキシャル結晶成長法により、第２ｎ型半導体層１２を形成する。次に、この第２ｎ型半導体層１２の上面に、Ａｌ，Ｂイオンなどの不純物イオン（ｐ型）を注入し、ｐ型半導体層１３を形成する。炭化珪素に注入された不純物イオンは、炭化珪素基板内においてほとんど拡散しない。炭化珪素基板内における、注入された不純物イオンの深さ方向の位置は、照射する際のエネルギーのみによって決まる。そのため、不純物イオンを照射する際、エネルギーを調整することで、深さ方向における不純物濃度の分布を、図２に示したものとすることができる。次に、不純物イオン（ｎ型またはｐ型）を注入するなどして、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａを形成する。
　次に、図４に示すように、トレンチ３、ゲート絶縁層５およびゲート電極４１を形成する。そして、層間絶縁膜６、ソース電極４２およびドレイン電極４３を形成する。以上の工程により、図１に示す半導体装置Ａ１が完成する。
　次に、本発明にかかる半導体装置Ａ１と、従来の半導体装置との比較について述べる。
　図５に、従来の半導体装置におけるｐ型半導体層の不純物の最大濃度（ｐ型半導体層最高濃度Ｃｈ）としきい値電圧Ｖｔとの関係を示している。この従来の半導体装置は、短チャネル効果が発生しておらず、チャネル領域の深さ方向ｘにおける大きさによってしきい値電圧が影響を受けない点において、半導体装置Ａ１と異なっている。図６Ａは、本実施形態の半導体装置Ａ１におけるｐ型半導体層最高濃度Ｃｈと、しきい値電圧Ｖｔおよび絶縁破壊電界Ｖｂとの関係を示している。図６Ｂは、本実施形態の半導体装置Ａ１におけるｐ型半導体層最大濃度Ｃｈと、チャネル抵抗Ｒｃおよび絶縁破壊電界Ｖｂとの関係を示している。
　図５によると、従来の半導体装置９Ａでは、ｐ型半導体層９１３における不純物濃度Ｃｈが２×１０17ｃｍ-3であるとき、しきい値電圧Ｖｔは９Ｖである。このとき、チャネル長が１μｍ、トレンチ９３のコーナー部における絶縁破壊電界Ｖｂが１．５ＭＶｃｍ-1であるという条件において、チャネル抵抗は３．８ｍΩｃｍ2である。一方、ｐ型半導体層９１３における不純物濃度Ｃｈが５×１０17ｃｍ-3であるとき、しきい値電圧Ｖｔは１３Ｖである。このとき、チャネル長が１μｍであり、トレンチ９３の底部における絶縁破壊電界Ｖｂが１．５ＭＶｃｍ-1であるという上記と同様の条件において、チャネル抵抗は５．９ｍΩｃｍ2である。
　一方、図６Ａによると、ｐ型半導体層最高濃度Ｃｈが４×１０17ｃｍ-3から２×１０18ｃｍ-3の範囲内において、しきい値電圧Ｖｔは４Ｖから１１Ｖの範囲内にある。またこのｐ型半導体層最高濃度Ｃｈの範囲内において、絶縁破壊電界Ｖｂは、０．９ＭＶｃｍ-1から１．７ＭＶｃｍ-1の範囲内にある。図６Ｂによると、このｐ型半導体層最高濃度Ｃｈの範囲内において、チャネル抵抗Ｒｃの値は、０．５ｍΩｃｍ2から２．９ｍΩｃｍ2の範囲内にある。
　ここで、このｐ型半導体層最高濃度Ｃｈの範囲内のいくつかの点における、しきい値電圧Ｖｔ、絶縁破壊電界Ｖｂおよびチャネル抵抗Ｒｃの値を示す。図６Ａおよび図６Ｂによると、ｐ型半導体層最高濃度Ｃｈが４×１０17ｃｍ-3であるとき、しきい値電圧Ｖｔは４Ｖである。このとき、絶縁破壊電界Ｖｂが約０．９ＭＶｃｍ-1であるが、チャネル抵抗Ｒｃは、０．５ｍΩｃｍ2である。ｐ型半導体層最高濃度Ｃｈが２×１０18ｃｍ-3であるとき、しきい値電圧Ｖｔは１１Ｖである。このとき、絶縁破壊電界Ｖｂが約１．７ＭＶｃｍ-1であり、チャネル抵抗Ｒｃは２．９ｍΩｃｍ2である。また、ｐ型半導体層最高濃度Ｃｈが、４×１０17ｃｍ-3から２×１０18ｃｍ-3の範囲内である１×１０18ｃｍ-3であるとき、しきい値電圧Ｖｔは７Ｖである。このとき、絶縁破壊電界Ｖｂが約１．５ＭＶｃｍ-1であり、チャネル抵抗Ｒｃは、１ｍΩｃｍ2である。
　これらのしきい値電圧Ｖｔ、絶縁破壊電界Ｖｂおよびチャネル抵抗Ｒｃの値を、図５を用いて説明した従来の半導体装置におけるものと比較する。半導体装置Ａ１において、しきい値電圧Ｖｔは、比較的低い値のまま維持されている。これは、ｐ型半導体層１３における不純物濃度を上述の範囲内にしたにもかかわらず、短チャネル効果が発揮しているためと考えられる。また、絶縁破壊電界Ｖｂは、比較的高い値のまま維持されている。これは、ｐ型半導体層１３における不純物の濃度が、依然高濃度であるためと考えられる。また、チャネル抵抗Ｒｃは相対的に小さくなっている。これは、チャネル領域の深さ方向の大きさが小さくなったためと考えられる。したがって、半導体装置Ａ１における、しきい値電圧Ｖｔ、絶縁破壊電界Ｖｂおよびチャネル抵抗Ｒｃの値は、全体的に好ましい値となっているといえる。よって、半導体装置Ａ１では、オン抵抗、絶縁耐圧、および、しきい値電圧の値を、従来の半導体装置と比較して良好にすることが可能である。
　図７および図８は、本発明にかかる半導体装置の他の例を示している。なお、これらの図においては、上記実施形態と類似の要素については、同一の符号を付しており、適宜説明を省略する。
　図７は、本発明の第２実施形態に基づく半導体装置を示している。本実施形態の半導体装置Ａ２は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）と称される半導体装置として構成されている点が、上述した半導体装置Ａ１と異なっている。一方、半導体装置Ａ２は、チャネル領域の大きさおよび不純物濃度、図２に示した高濃度部１３’を有する点、および炭化珪素からなる点は半導体装置Ａ１と同様である。本実施形態においては、ｎ型半導体層１２の裏面側にｐ型基板１５が設けられている。そして、ｐ型基板１５とドレイン電極４３との間にＮｉ層１６が形成されている。
　このような構成によっても、上述した半導体装置Ａ１と同様に、オン抵抗、絶縁耐圧、および、しきい値電圧のいずれもの値を、比較的良好な値とすることが可能である。さらに、ＩＧＢＴとされた半導体装置Ａ２によれば、低抵抗化を図るのに有利であり、半導体装置Ａ１と比べてより高電圧の用途に適している。
　図８は、本発明の第３実施形態に基づく半導体装置を示している。本実施形態の半導体装置Ａ３は、ＳＪ（Super Junction）ＭＯＳＦＥＴと称される半導体装置として構成されている点が、上述した半導体装置Ａ１と異なっている。一方、半導体装置Ａ２は、チャネル領域の大きさおよび不純物濃度、図２に示した高濃度部１３’を有する点、および炭化珪素からなる点は半導体装置Ａ１と同様である。
　本実施形態においては、ｎ型半導体層１２を方向ｙにおいて挟むｐ型半導体層１７が形成されている。ｐ型半導体層１７は、第２ｎ型半導体層１２と同様の厚さとされており、第１ｎ型半導体層１１およびｐ型半導体層１３に接している。第１ｎ型半導体層１１とドレイン電極４３との間には、Ｎｉ層１６が形成されている。ただし、これに限るものではなく、ｐ型半導体層１７は、ｐ型半導体層１３から第２ｎ型半導体層１２の途中まで延びた構成でもよい。ＳＪＭＯＳＦＥＴ構造の半導体装置Ａ３においては、第１ｎ型半導体層１１がいわゆるドリフト層として、ｐ型半導体層１７がリサーフ層として、それぞれ機能する。
　このような構成によっても、上述した半導体装置Ａ１と同様に、オン抵抗、絶縁耐圧、および、しきい値電圧のいずれもの値を、比較的良好な値とすることが可能である。さらに、ＳＪＭＯＳＦＥＴとされた半導体装置Ａ３によれば、高耐圧化と低抵抗化との両立を図るのに有利である
　本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。

Claims (3)

  1. 　第１の導電型をもつ第１半導体層と、
    　この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、
    　この第２半導体層を貫通して上記第１半導体層に達するトレンチと、
    　上記トレンチの内面に沿って、上記トレンチの底部および側部に形成された絶縁層と、
    　この絶縁層により上記第１半導体層および上記第２半導体層に対して絶縁されており、少なくともその一部が上記トレンチ内部に形成されたゲート電極と、
    　上記第２半導体層上において、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、を備え、
    　上記第２半導体層は、上記トレンチに沿っており、かつ、上記第１半導体層および上記半導体領域に接するチャネル領域を有しており、
    　上記トレンチの深さ方向における上記チャネル領域の大きさは、０．１～０．５μｍであり、
    　上記チャネル領域は、ピーク不純物濃度が４×１０17ｃｍ-3～２×１０18ｃｍ-3の範囲内である、半導体装置。
  2. 　上記チャネル領域は、不純物濃度が５×１０17ｃｍ-3以上の高濃度部を含んでおり、
    　上記高濃度部は、上記トレンチに接し、かつ、上記深さ方向と直角である方向に広がる層状である、請求項１に記載の半導体装置。
  3. 　上記第１半導体層、上記第２半導体層、および、上記半導体領域は、炭化珪素から構成されている、請求項１に記載の半導体装置。
PCT/JP2009/059257 2008-05-20 2009-05-20 半導体装置 Ceased WO2009142233A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
EP09750595.2A EP2293336B1 (en) 2008-05-20 2009-05-20 Semiconductor device
CN2009801184067A CN102037564B (zh) 2008-05-20 2009-05-20 半导体装置
EP19203089.8A EP3614441B1 (en) 2008-05-20 2009-05-20 Semiconductor device
JP2010513040A JP5819064B2 (ja) 2008-05-20 2009-05-20 半導体装置
US12/993,209 US8575622B2 (en) 2008-05-20 2009-05-20 Silicon carbide trench MOSFET having reduced on-resistance, increased dielectric withstand voltage, and reduced threshold voltage
EP22206776.1A EP4156302B1 (en) 2008-05-20 2009-05-20 Semiconductor device
US14/049,810 US9024329B2 (en) 2008-05-20 2013-10-09 Silicon carbide trench MOSFET having reduced on-resistance, increased dielectric withstand voltage, and reduced threshold voltage

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-131884 2008-05-20
JP2008131884 2008-05-20

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US12/993,209 A-371-Of-International US8575622B2 (en) 2008-05-20 2009-05-20 Silicon carbide trench MOSFET having reduced on-resistance, increased dielectric withstand voltage, and reduced threshold voltage
US14/049,810 Continuation US9024329B2 (en) 2008-05-20 2013-10-09 Silicon carbide trench MOSFET having reduced on-resistance, increased dielectric withstand voltage, and reduced threshold voltage

Publications (1)

Publication Number Publication Date
WO2009142233A1 true WO2009142233A1 (ja) 2009-11-26

Family

ID=41340161

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/059257 Ceased WO2009142233A1 (ja) 2008-05-20 2009-05-20 半導体装置

Country Status (5)

Country Link
US (2) US8575622B2 (ja)
EP (3) EP2293336B1 (ja)
JP (2) JP5819064B2 (ja)
CN (1) CN102037564B (ja)
WO (1) WO2009142233A1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099601A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CN103843141A (zh) * 2011-02-01 2014-06-04 住友电气工业株式会社 半导体器件
WO2014102916A1 (ja) * 2012-12-26 2014-07-03 株式会社日立製作所 炭化珪素半導体装置
US8772788B2 (en) 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
WO2014196164A1 (ja) * 2013-06-05 2014-12-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8927368B2 (en) 2012-09-12 2015-01-06 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
WO2015049838A1 (ja) * 2013-10-02 2015-04-09 株式会社デンソー 炭化珪素半導体装置
US9087693B2 (en) 2012-09-12 2015-07-21 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
JP2015207787A (ja) * 2015-07-07 2015-11-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9679986B2 (en) 2012-09-12 2017-06-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2020123607A (ja) * 2019-01-29 2020-08-13 トヨタ自動車株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378141B (zh) * 2012-04-25 2016-03-09 上海北车永电电子科技有限公司 绝缘栅双极型晶体管及其制作方法
JP6472776B2 (ja) 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102016226237B4 (de) 2016-02-01 2024-07-18 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung
WO2017133904A1 (en) 2016-02-02 2017-08-10 Abb Schweiz Ag Power semiconductor device
JP6784921B2 (ja) * 2017-02-17 2020-11-18 株式会社デンソー スイッチング素子とその製造方法
US10497777B2 (en) 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
DE102018200676A1 (de) * 2018-01-17 2019-07-18 Robert Bosch Gmbh Leistungselektronisches Bauelement
JP2023154314A (ja) 2022-04-06 2023-10-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US12615836B2 (en) 2022-12-14 2026-04-28 Thinsic Inc. Trench field effect transistor having improved electrical performance
CN121925961A (zh) * 2023-09-29 2026-04-24 英飞凌科技奥地利有限公司 用于超结器件的改进的掺杂

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250947A (ja) * 2000-03-06 2001-09-14 Toshiba Corp 電力用半導体素子およびその製造方法
JP2003051598A (ja) * 2001-05-31 2003-02-21 Hideshi Ito 高周波パワーｍｏｓｆｅｔ
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
JP2005005655A (ja) * 2002-06-28 2005-01-06 Internatl Rectifier Corp Ｍｏｓゲート半導体デバイス
JP2006032420A (ja) 2004-07-12 2006-02-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2006080177A (ja) * 2004-09-08 2006-03-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2007157751A (ja) * 2005-11-30 2007-06-21 Toyota Motor Corp 炭化珪素半導体装置及びその製造方法
JP2007281265A (ja) * 2006-04-10 2007-10-25 Mitsubishi Electric Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06101566B2 (ja) * 1984-04-25 1994-12-12 株式会社日立製作所 縦型電界効果トランジスタ
US5742076A (en) * 1996-06-05 1998-04-21 North Carolina State University Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance
JPH11145457A (ja) * 1997-11-07 1999-05-28 Nec Corp 縦型電界効果トランジスタ
JP4696335B2 (ja) * 2000-05-30 2011-06-08 株式会社デンソー 半導体装置およびその製造方法
JP4945055B2 (ja) * 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
JP4744958B2 (ja) * 2005-07-13 2011-08-10 株式会社東芝 半導体素子及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250947A (ja) * 2000-03-06 2001-09-14 Toshiba Corp 電力用半導体素子およびその製造方法
JP2003051598A (ja) * 2001-05-31 2003-02-21 Hideshi Ito 高周波パワーｍｏｓｆｅｔ
JP2005005655A (ja) * 2002-06-28 2005-01-06 Internatl Rectifier Corp Ｍｏｓゲート半導体デバイス
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
JP2006032420A (ja) 2004-07-12 2006-02-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2006080177A (ja) * 2004-09-08 2006-03-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2007157751A (ja) * 2005-11-30 2007-06-21 Toyota Motor Corp 炭化珪素半導体装置及びその製造方法
JP2007281265A (ja) * 2006-04-10 2007-10-25 Mitsubishi Electric Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
"Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu", 2004, article BING-YUE TSUI ET AL.: "Trench Gate Power MOSFETs with Retrograde Body Profile", pages: 213 - 216, XP010723376 *
HIROTAKA OTAKE ET AL.: "GaN-Based Trench Gate Metal Oxide Semiconductor Field Effect Transistors with Over 100cm2/(Vs) Channel Mobility", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 46, no. 25, 2007, pages L599 - L601, XP002587692 *
See also references of EP2293336A4

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099601A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US9443960B2 (en) 2010-11-01 2016-09-13 Sumitomo Electric Industries, Ltd. Semiconductor device and fabrication method thereof
EP2637212A4 (en) * 2010-11-01 2014-08-06 Sumitomo Electric Industries SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
US9006745B2 (en) 2010-11-01 2015-04-14 Sumitomo Electric Industries, Ltd. Semiconductor device and fabrication method thereof
CN103843141A (zh) * 2011-02-01 2014-06-04 住友电气工业株式会社 半导体器件
EP2672516A4 (en) * 2011-02-01 2014-08-06 Sumitomo Electric Industries SEMICONDUCTOR COMPONENT
US8772788B2 (en) 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
US8927368B2 (en) 2012-09-12 2015-01-06 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US9087693B2 (en) 2012-09-12 2015-07-21 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US9543412B2 (en) 2012-09-12 2017-01-10 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US9679986B2 (en) 2012-09-12 2017-06-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
WO2014102916A1 (ja) * 2012-12-26 2014-07-03 株式会社日立製作所 炭化珪素半導体装置
JP2014236189A (ja) * 2013-06-05 2014-12-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2014196164A1 (ja) * 2013-06-05 2014-12-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2015049838A1 (ja) * 2013-10-02 2015-04-09 株式会社デンソー 炭化珪素半導体装置
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2015207787A (ja) * 2015-07-07 2015-11-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2020123607A (ja) * 2019-01-29 2020-08-13 トヨタ自動車株式会社 半導体装置

Also Published As

Publication number Publication date
EP3614441B1 (en) 2023-04-19
EP2293336B1 (en) 2019-11-27
CN102037564A (zh) 2011-04-27
US20140034969A1 (en) 2014-02-06
EP2293336A1 (en) 2011-03-09
EP4156302B1 (en) 2025-11-12
JP5819064B2 (ja) 2015-11-18
US8575622B2 (en) 2013-11-05
CN102037564B (zh) 2013-04-10
US9024329B2 (en) 2015-05-05
JPWO2009142233A1 (ja) 2011-09-29
US20110068353A1 (en) 2011-03-24
EP3614441A1 (en) 2020-02-26
EP4156302A1 (en) 2023-03-29
EP2293336A4 (en) 2014-01-29
JP2014241435A (ja) 2014-12-25

Similar Documents

Publication Publication Date Title
JP5819064B2 (ja) 半導体装置
JP6475635B2 (ja) ゲート酸化膜層において電界を低下させた半導体デバイス
JP5586887B2 (ja) 半導体装置及びその製造方法
JP5745997B2 (ja) スイッチング素子とその製造方法
JP6214680B2 (ja) 炭化珪素半導体装置
CN103460392B (zh) 半导体装置及其制造方法
JP3721172B2 (ja) 半導体装置
JP2009289904A (ja) 半導体装置
WO2015049815A1 (ja) 炭化珪素半導体装置およびその製造方法
US9698217B1 (en) Semiconductor device
JP2017168668A (ja) 半導体装置
JP2008294214A (ja) 半導体装置
JP2008130775A (ja) 半導体装置
US20130015493A1 (en) Semiconductor apparatus and method for manufacturing semiconductor apparatus
JP2014060376A (ja) ショットキーバリアダイオードおよびその製造方法
JP6903222B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2016025177A (ja) スイッチング素子
JP5473397B2 (ja) 半導体装置およびその製造方法
WO2022044099A1 (ja) 半導体装置、電力変換装置、および半導体装置の製造方法
CN104838503A (zh) 半导体装置
JP2022136213A (ja) 半導体装置
JP2023070568A (ja) 半導体装置およびその製造方法
CN116259644A (zh) 平面型SiC MOSFET器件
JP5784860B1 (ja) 炭化ケイ素半導体装置
JP2010135577A (ja) 絶縁ゲートトランジスタ

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980118406.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09750595

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12993209

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2010513040

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2009750595

Country of ref document: EP