WO2010113722A1 - 固体撮像装置 - Google Patents

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transistor
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行信 杉山
慶一 太田
隆志 富部
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Hamamatsu Photonics KK
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    • H04N2101/00—Still video cameras

Definitions

  • the present invention relates to a one-dimensional solid-state imaging device.
  • Patent Document 1 describes a solid-state imaging device in which a plurality of pixel portions that perform photoelectric conversion are two-dimensionally arranged.
  • solid-state imaging devices include solid-state imaging devices in which a plurality of pixel units that perform photoelectric conversion are one-dimensionally arranged as solid-state imaging devices used for barcode reading and the like.
  • the one-dimensional solid-state imaging device can be realized by using one horizontal row or one vertical column of the two-dimensionally arranged pixel units in the two-dimensional solid-state imaging device described in Patent Document 1.
  • M holding units are provided for M pixel units.
  • transfer from the pixel unit requiring a relatively long time to the holding unit can be simultaneously performed on all the pixel units, and thus high-speed reading is possible.
  • M holding units are provided, the circuit scale becomes large. In addition, power consumption during transfer increases.
  • one holding unit is provided for M pixel units.
  • this solid-state imaging device since there is only one holding portion, it is possible to reduce the size, the price, and the power consumption.
  • the transfer from the pixel unit requiring a relatively long time to the holding unit is sequentially performed on all the pixel units, the reading speed is slow.
  • an object of the present invention is to provide a solid-state imaging device capable of achieving both miniaturization and high speed.
  • the solid-state imaging device has N holdings that sequentially hold output signals from different pixel units among the M pixel units in the solid-state imaging device in which M pixel units that perform photoelectric conversion are arranged. (N is smaller than M) and an amplification unit that sequentially amplifies output signals from the N holding units.
  • this solid-state imaging device since the number of holding units is smaller than the number of pixel units, the circuit scale can be reduced, and downsizing, cost reduction, and power consumption can be achieved.
  • N holding units since N holding units are provided, transfer from the pixel unit that requires a relatively long time to the holding unit can be performed in parallel with respect to the N pixel units, and the reading speed is increased. Can be speeded up.
  • the nth holding unit (n is an integer from 1 to N) among the N holding units described above is an M / N adjacent to the nth pixel unit among the M pixel units at an N interval.
  • a plurality of pixel units that sequentially hold transfer signals transferred from the M / N pixel units, and the amplifying unit described above sequentially amplifies read signals read from the N holding units. It is preferable to repeat the treatment periodically.
  • the number N of holding units is more appropriately determined so that the reading time required for one cycle of the reading process by the amplification unit approaches the transfer time from the pixel unit to the holding unit. High speed is possible.
  • Each of the M pixel portions described above includes a photodiode that performs photoelectric conversion, an amplifying transistor that amplifies an output signal from the photodiode, and an intra-pixel transfer connected between the photodiode and the amplifying transistor.
  • a transistor is provided with a pixel reset transistor connected between the amplifying transistor input and the reference voltage terminal, and a transfer transistor connected to the output side of the amplifying transistor. Is preferred.
  • the charge generated in the photodiode can be temporarily held in the gate capacitance of the amplifying transistor, so that the next accumulation can be started in the photodiode.
  • the start and end of the accumulation can be performed almost simultaneously on all the pixel portions, and the synchronization at the time of image acquisition can be ensured (global shutter).
  • Each of the M pixel portions described above includes a photodiode that performs photoelectric conversion, a first amplification transistor that amplifies an output signal from the photodiode, and a second amplification that amplifies the output signal from the first amplification transistor.
  • the first amplifying transistor is preferably smaller in size than the second amplifying transistor.
  • This configuration can reduce the signal transfer time from the pixel unit to the holding unit without reducing the sensitivity of the photodiode (two-stage amplifier).
  • the above-described solid-state imaging device further includes an input / output electrode disposed substantially at the center in the arrangement direction of the M pixel units.
  • the input / output electrodes may be peeled off due to thermal contraction or the like.
  • the input / output electrodes are arranged substantially at the center, it is possible to reduce peeling due to heat shrinkage or the like.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 3 is a circuit diagram of the pixel portion shown in FIG.
  • FIG. 4 is a circuit diagram of the holding circuit shown in FIG.
  • FIG. 5 is a circuit diagram of the amplifying unit shown in FIG.
  • FIG. 6 is a timing chart showing signal waveforms in the solid-state imaging device of the present embodiment.
  • FIG. 7 is a diagram illustrating the operation of the solid-state imaging device of the present embodiment.
  • FIG. 8 is a circuit diagram of a pixel portion according to a modification of the present invention.
  • FIG. 9 is a circuit diagram of a holding circuit according to a modification of the present invention.
  • FIG. 1 is a diagram showing a configuration of a solid-state imaging device according to an embodiment of the present invention
  • FIG. 2 is a circuit diagram of the solid-state imaging device according to the embodiment of the present invention.
  • the solid-state imaging device 1 illustrated in FIGS. 1 and 2 includes a light receiving unit 10, a holding unit 20, an amplification unit 30, an output selection unit 40, an output selection unit timing generation unit 50, a bias generation unit 60, A holding unit timing generator 70 and an electrode pad (input / output electrode) 80 are provided.
  • the pixel portions P (1) to P (M) have a common configuration, and include a photodiode that generates an amount of charge corresponding to the amount of incident light, and an in-pixel charge holding portion that holds the charge. is doing.
  • the light-receiving unit 10 receives a control signal output from the output selection unit 40 (trans signal, reset signal, hold (m) signal, and address (m) signal, which will be described later) from the photodiode to the in-pixel charge holding unit.
  • the output selection unit 40 receives a control signal from the output selection unit timing generation unit 50 and controls the timing of charge transfer within the pixel and transfer of charge to the holding unit 20.
  • the pixel units P (1) to P (M) in the light receiving unit 10 operate by receiving bias voltages (reference voltages Vb1 and Vb2 described later) generated by the bias generation unit 60.
  • the holding units described in the claims are the holding circuits H (1) to H (N).
  • the first holding circuit H (1) includes four pixel portions P (1) adjacent to the first pixel portion P (1) at intervals of four.
  • the second holding circuit H (2) is adjacent to the second pixel portion P (2) at four intervals.
  • the third holding circuit H (3) includes four pixel portions P (3), P (7), P (11), P, which are adjacent to the third pixel portion P (3) at intervals of four.
  • the fourth holding circuit H (4) is connected to four pixel portions P (4) and P (8) adjacent to the fourth pixel portion P (4) at intervals of four. , P (12), P (16).
  • the holding circuits H (1) to H (N) sequentially receive voltages transferred from the connected M / N pixel units, and hold these voltage values.
  • the holding circuits H (1) to H (N) can hold a voltage value representing a signal component on which a noise component is superimposed, and can also hold a voltage value representing a noise component.
  • the holding circuits H (1) to H (N) correspond to control signals (set_s (n) signal, set_n (n) signal, and shift (n) signal described later) from the holding unit timing generation unit 70. The holding timing is controlled.
  • the amplifying unit 30 sequentially receives voltages read from the holding unit 20, that is, the holding circuits H (1) to H (N), and periodically repeats a read process for amplifying these voltage values. For example, after sequentially amplifying / outputting the voltage values of the pixel portions P (1), P (2), P (3), and P (4) read sequentially from the holding circuits H (1) to H (4) The voltage values of the pixel portions P (5), P (6), P (7), and P (8) sequentially read from the holding circuits H (1) to H (4) again are sequentially amplified / output, Thereafter, the voltage values of the pixel portions P (9), P (10), P (11), and P (12) sequentially read out from the holding circuits H (1) to H (4) are sequentially amplified / outputted again.
  • the amplifying unit 30 outputs the amplified voltage to the outside through the electrode pad 80.
  • FIG. 3 is a circuit diagram of the pixel portions P (1) to P (16).
  • the pixel portion P (m) employs an APS (Active Pixel Sensor) method, and includes a photodiode PD (m), MOS transistors Tt (m), Tr (m), Th (m), Ta (m), Tamp (m).
  • the reference voltage Vb1 is input to the cathode of the photodiode PD (m) via the transistor Tt (m) and the transistor Tr (m) connected in series, and the anode is grounded. A node between the transistor Tt (m) and the transistor Tr (m) is connected to the gate of the amplifying transistor Tamp (m) via the intra-pixel transfer transistor Th (m).
  • the reference voltage Vb2 is input to the drain of the amplifying transistor Tamp (m), and the source is connected to the wiring L (n) via the transfer transistor Ta (m).
  • the Trans signal is input to the gate of the transistor Tt (m), and the Reset signal is input to the gate of the transistor Tr (m).
  • a Hold (m) signal is input to the gate of the transistor Th (m), and an Address (m) signal is input to the gate of the transistor Ta (m).
  • These Trans signal, Reset signal, Hold (m) signal, and Address (m) signal are supplied from the output selection unit 40.
  • the reference voltages Vb1 and Vb2 are supplied from the bias generator 60.
  • the photodiodes PD (1) to PD (16) are reset to the reference potential (Vb1).
  • the Trans signal becomes low level, charges are generated in the photodiodes PD (1) to PD (16) in accordance with the external light quantity, and accumulation is started.
  • the Trans signal and the Hold (1) to (16) signals become high level, the photodiodes PD (1) to PD (16) to the gate capacitances (in-pixel charge holding portions) of the amplification transistors Tamp (1) to (16). ) Is transferred to the pixel.
  • the operation in the global shutter mode in which the start and end of accumulation in all the pixel portions is performed substantially simultaneously is realized.
  • the voltage value corresponding to the amount of charge held in the gate capacitance of the amplifying transistor Tamp (m) is sequentially output as a signal component to the wiring L (n) by closing the transistor Ta (m).
  • the gate capacitance of the amplifying transistor Tamp (m) is reset by setting the Reset signal and the Hold (m) signal to a high level.
  • FIG. 4 is a circuit diagram of the holding circuits H (1) to H (4).
  • the holding circuit H (n) includes a capacitive element Cs (n) for holding a signal component output from the pixel portion P (m), and switches SWs1 (n) and SWs2 (n).
  • the holding circuit H (n) includes a capacitive element Cn (n) for holding a noise component output from the pixel portion P (m), and switches SWn1 (n) and SWn2 (n). Yes.
  • the holding circuit H (n) has a constant current source I (n).
  • the switch SWs1 (n) and the switch SWs2 (n) are connected in series between the wiring L (n) and the wiring out_s.
  • One end of the capacitive element Cs (n) is connected to a node between the switch SWs1 (n) and the switch SWs2 (n), and the other end of the capacitive element Cs (n) is grounded.
  • the switch SWn1 (n) and the switch SWn2 (n) are connected between the wiring L (n) and the wiring out_n.
  • One end of the capacitive element Cn (n) is connected to a node between the switch SWn1 (n) and the switch SWn2 (n), and the other end of the capacitive element Cn (n) is grounded.
  • the switch SWs1 (n) opens and closes according to the set_s (n) signal, and the switch SWn1 (n) opens and closes according to the set_n (n) signal. Further, the switches SWs2 (n) and SWn2 (n) are opened / closed in response to the shift (n) signal.
  • the set_s signal, the set_n signal, and the shift (n) signal are supplied from the holding unit timing generation unit 70.
  • the constant current source I (n) is connected to the wiring L (n). As described above, the constant current source I (n) is provided not at the output stage of the pixel unit P (m) but at the input stage of the holding circuit H (n), whereby the pixel unit P (m) and the holding circuit H are provided. A current signal is exchanged with (n). Since the current signal has less signal degradation due to the capacitance of the wiring or the like than the voltage signal, this configuration can reduce the signal degradation due to the capacitance of the wiring L (n) or the like.
  • the switch SWs1 (n) is closed / opened according to the set_s signal, whereby the signal component output from the pixel portion P (m) is accumulated / held in the capacitor Cs (n). Is done.
  • the switch SWs2 (n) is closed in response to the shift (n) signal, the voltage value held by the capacitor Cs (n) is output to the wiring out_s.
  • the switch SWn1 (n) is closed / opened according to the set_n signal, the noise component output from the pixel portion P (m) is accumulated / held in the capacitive element Cn (n).
  • the switch SWn2 (n) is closed in accordance with the shiht (n) signal, the voltage value held by the capacitor Cn (n) is output to the wiring out_n.
  • FIG. 5 is a circuit diagram of the amplifying unit 30.
  • the amplifying unit 30 shown in FIG. 5 includes amplifiers As and An, a differential amplifier Asn, switches SWs and SWn, and resistance elements R1 to R4.
  • the input terminal of the amplifier As is connected to the wiring out_s, and the output terminal is connected to the inverting input terminal of the differential amplifier Asn via the resistance element R1.
  • the input terminal of the amplifier An is connected to the wiring out_n, and the output terminal is connected to the non-inverting input terminal of the differential amplifier Asn via the resistance element R2.
  • the non-inverting input terminal of the differential amplifier Asn is grounded via the resistance element R3, and the output signal of the amplifier An is divided by the series circuit of the resistance elements R2 and R3 at the non-inverting input terminal of the differential amplifier Asn. Voltage is input.
  • a feedback resistive element R4 is connected between the output terminal and the inverting input terminal of the differential amplifier Asn, and the output terminal of the differential amplifier Asn is connected to the video output wiring Video.
  • switches SWs and SWn are connected between the input terminals of the amplifiers As and An and the ground potential, respectively.
  • the switches SWs and SWn open and close according to the Hreset signal. When the switches SWs and SWn are closed, the input terminals of the amplifiers As and An are reset, respectively.
  • FIG. 6 is a timing chart showing signal waveforms in the solid-state imaging device
  • FIG. 7 is a diagram showing the operation of the solid-state imaging device. (Reset and charge accumulation of pixel portions P (1) to P (16))
  • the photodiodes PD (1) to PD (16) in the pixel portions P (1) to P (16) before the time t1 that is, in a period in which the Reset signal and the Trans signal are at a high level. Reset is performed.
  • the Trans signal becomes low level at time t1, resetting of the photodiodes PD (1) to PD (16) is completed.
  • charge accumulation in the 16 photodiodes PD (1) to PD (16) is performed in the period t1 to t5.
  • the gate capacitances of the amplification transistors Tamp (1) to Tamp (16) are set in the periods t2 to t3 by setting the Reset signal and the Hold (1) to Hold (16) signals to a high level. Is reset.
  • the photodiodes PD (1) to PD (16) become high level, the photodiodes PD (1) to PD (16) Then, the intra-pixel transfer of charges is performed to the gate capacitors (intra-pixel charge holding units) of the amplification transistors Tamp (1) to Tamp (16) of each pixel.
  • the gate capacitance of the amplifying transistor Tamp (1) is reset.
  • the Noise component from the pixel portion P (1) is applied to the capacitor Cn (1) in the holding circuit H (1). Transferred.
  • the pixel units P (1) to P (16) sequentially transfer charges by gradually delaying the transfer disclosure time.
  • the holding circuit H (1) includes four pixel portions P (1), P (5), P (9), and P (13) adjacent to the pixel portion P (1) at intervals of four.
  • the voltages transferred from the pixel portions P (1), P (5), P (9), and P (13) are sequentially held and read out sequentially.
  • the holding circuit H (2) includes four pixel portions P (2), P (6), P (10), and P (14) that are adjacent to the pixel portion P (2) at intervals of four.
  • the voltages transferred from the pixel portions P (2), P (6), P (10), and P (14) are sequentially held and read out sequentially.
  • the holding circuit H (3) includes four pixel portions P (3), P (7), P (11), and P (15) that are adjacent to the pixel portion P (3) at intervals of four.
  • the holding circuit H (4) includes four pixel portions P (4), P (8), P (12), and P (16) adjacent to the pixel portion P (4) at intervals of four.
  • the voltages transferred from the pixel portions P (4), P (8), P (12), and P (16) are sequentially held and read out sequentially.
  • the amplifying unit 30 sequentially amplifies the voltage values of the pixel units P (1), P (2), P (3), and P (4) sequentially read out from the holding circuits H (1) to H (4). After the output, the voltage values of the pixel portions P (5), P (6), P (7), and P (8) sequentially read out from the holding circuits H (1) to H (4) again are sequentially amplified / After that, the voltage values of the pixel portions P (9), P (10), P (11), and P (12) that are sequentially read out from the holding circuits H (1) to H (4) are sequentially amplified again.
  • the amplifying unit 30 sequentially receives the voltages read from the holding circuits H (1) to H (4), and periodically repeats the reading process for amplifying these voltage values.
  • the number of holding circuits H (1) to H (4) is smaller than the number of pixel portions P (1) to P (16), so that the circuit scale can be reduced. Therefore, it is possible to reduce the size, the price, and the power consumption during transfer. Further, according to the solid-state imaging device 1 of the present embodiment, since four holding circuits are provided, the pixel circuits P (1) to P (16) that require a relatively long time to the holding circuits H (1) to H (4). Can be transferred to the four pixel portions in parallel, and the reading speed can be increased.
  • the readout time ta required for one cycle of the readout processing by the amplifying unit 30 is the transfer time tb from each of the pixel units P (1) to P (M) to each of the holding circuits H (1) to H (N) ( Since the number N of holding circuits is determined so as to be 1 / (N-1)), even if the transfer time is relatively long, it is possible to increase the speed more appropriately.
  • each of the holding circuits H (1) to H (4) can be disposed relatively close to the pixel portions P (1) to P (16).
  • the wiring from the parts P (1) to P (16) to the holding circuits H (1) to H (4) can be shortened, and the wiring capacity can be reduced. As a result, the transfer time can be shortened and the reading speed can be increased.
  • the IC chip is provided with M holding circuits for M pixel units. Due to the shape, the holding capacitor element has an elongated shape, and the variation in capacitance value increases.
  • the holding capacitive elements Cs (1) to Cs (4) and Cn (1) to Cn (4) in the holding circuits H (1) to H (4), respectively. Can be made relatively square, so that variation in capacitance value can be relatively reduced, and as a result, variation in holding circuits H (1) to H (4) can be reduced.
  • the light-receiving unit 10 that is, the 16 pixel units P (1) to P (16) are arranged in a line in the longitudinal direction of the IC chip C1, and the output selection unit 40 is also configured with the pixel units P (1) to P (1). Adjacent to P (16), the IC chips C1 are arranged in a line in the longitudinal direction. Below the pixel portions P (1) to P (16) and the output selection portion 40, a holding portion 20, an amplification portion 30, an output selection portion timing generation portion 50, a bias generation portion 60, and a holding portion are provided. A part timing generator 70 and electrode pads (input / output electrodes) 80 are arranged.
  • the electrode pad 80 is disposed near the center in the longitudinal direction of the IC chip C1.
  • the amplifying unit 30 is disposed in the immediate vicinity of one side of the electrode pad 80, and the holding unit 20 is disposed in the immediate vicinity of the amplifying unit 30.
  • a holding unit timing generation unit 70 is disposed in the immediate vicinity of the holding unit 20.
  • a bias generator 60 and an output selector timing generator 50 are arranged on the other side of the electrode pad 80.
  • the IC chip C1 has a horizontally long shape in the longitudinal direction.
  • the IC chip C1 may greatly expand and contract in the longitudinal direction due to heat treatment by an assembly process or the like, and as a result, the electrode pad may be peeled off.
  • the electrode pad 80 is disposed near the center in the longitudinal direction of the IC chip C1, peeling due to thermal contraction can be reduced.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made.
  • the pixel unit P (m) employs a single-stage amplifier configuration including one amplification transistor Tamp (m).
  • the pixel unit includes a plurality of amplification transistors. It may be a form provided.
  • FIG. 8 shows a pixel portion adopting a two-stage amplifier configuration including two amplifying transistors.
  • the pixel unit P (m) having the two-stage amplifier configuration further includes transistors Tamp2 (m), Ta2 (m), Ta3 (m), and the pixel unit P (m) having the one-stage amplifier configuration.
  • the constant current source I1 (m) is provided.
  • the emitter of the transistor Ta (m) is connected to the gate of the second amplification transistor Tamp2 (m) via the transistor Ta2 (m), and the gate of the second amplification transistor Tamp2 (m) is connected to the transistor Ta3.
  • the reference voltage Vb3 is input via (m).
  • the collector of the second amplifying transistor Tamp2 (m) is grounded, and the emitter is connected to the wiring L (n).
  • a constant current source I1 (m) is connected to the emitter of the transistor Ta (m).
  • An Address (m) signal is input to the gates of the transistors Ta2 (m) and Ta3 (m).
  • the holding circuit H (n) connected to the pixel unit P (m) having the two-stage amplifier configuration is connected to the constant current source I (n) in the holding circuit H (n) shown in FIG. Instead, it is necessary to provide a constant current source I2 (n) connected to the reference voltage Vb4.
  • the size of the amplification transistor Tamp (m) if the size of the amplification transistor Tamp (m) is increased, the charge-voltage conversion of the photodiode PD (m) is caused by the gate capacitance of the amplification transistor Tamp (m). The coefficient becomes worse and the sensitivity becomes worse. Therefore, the size of the amplifying transistor Tamp (m) cannot be increased, and the current flowing through the wiring L (n) is limited.
  • the size of the first amplifying transistor Tamp (m) is reduced, and the size of the second amplifying transistor Tamp2 (m) is reduced to that of the first amplifying transistor Tamp (m). It is larger than the size.

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Abstract

　本発明の一実施形態に係る固体撮像装置１は、光電変換を行うＭ個の画素部Ｐ（１）～Ｐ（１６）が配列された固体撮像装置において、Ｍ個の画素部Ｐ（１）～Ｐ（１６）のうちの異なる画素部からの出力信号を順次に保持するＮ個の保持部Ｈ（１）～Ｈ（４）（ＮはＭより小さい）と、Ｎ個の保持部Ｈ（１）～Ｈ（４）からの出力信号を順次に増幅する増幅部３０とを備える。

Description

固体撮像装置
　本発明は、１次元の固体撮像装置に関するものである。
　下記特許文献１には、光電変換を行う複数の画素部が２次元配置された固体撮像装置が記載されている。一方、固体撮像装置には、バーコード読み出しなどに用いられる固体撮像装置として、光電変換を行う複数の画素部が１次元配置された固体撮像装置がある。
特開２００６－２１７２７４号広報
　１次元の固体撮像装置は、上記特許文献１に記載の２次元の固体撮像装置において、２次元配置された画素部のうちの横１行又は縦１列を用いることによって実現可能である。
　２次元の固体撮像装置における横１行を用いる１次元の固体撮像装置では、Ｍ個の画素部に対してＭ個の保持部を備えることとなる。この固体撮像装置では、比較的時間を要する画素部から保持部への転送を、全画素部に対して同時に行うことができるので、高速読み出しが可能である。しかしながら、保持部をＭ個備えるために、回路規模が大きくなってしまう。また、転送時の消費電力が大きくなってしまう。
　一方、２次元の固体撮像装置における縦１列を用いる１次元の固体撮像装置では、Ｍ個の画素部に対して１個の保持部を備えることとなる。この固体撮像装置では、保持部が１個だけであるので、小型化、低価格化、及び、低消費電力化が可能である。しかしながら、比較的時間を要する画素部から保持部への転送を、全画素部に対して順次に行うために、読み出し速度が遅くなってしまう。
　そこで、本発明は、小型化と高速化との両立が可能な固体撮像装置を提供することを目的としている。
　本発明の固体撮像装置は、光電変換を行うＭ個の画素部が配列された固体撮像装置において、Ｍ個の画素部のうちの異なる画素部からの出力信号を順次に保持するＮ個の保持部（ＮはＭより小さい）と、Ｎ個の保持部からの出力信号を順次に増幅する増幅部とを備える。
　この固体撮像装置によれば、保持部の個数が画素部の個数より少ないので、回路規模を小さくすることができ、小型化、低価格化、及び、低消費電力化が可能である。また、この固体撮像装置によれば、保持部をＮ個備えるので、比較的時間を要する画素部から保持部への転送を、Ｎ個の画素部に対して並列に行うことができ、読み出し速度の高速化が可能である。
　上記したＮ個の保持部のうちのｎ番目の保持部（ｎは１からＮまでの整数）は、Ｍ個の画素部のうちのｎ番目の画素部からＮ個間隔で隣接するＭ／Ｎ個の画素部であって、当該Ｍ／Ｎ個の画素部から転送される転送信号を順次に保持し、上記した増幅部は、Ｎ個の保持部から読み出される読出信号を順次に増幅する読出処理を周期的に繰り返し行うことが好ましい。
　この固体撮像装置によれば、増幅部による読出処理の１周期に要する読出時間が、画素部から保持部への転送時間に近づくように、保持部の個数Ｎを決定することによって、より適切に高速化が可能となる。
　上記したＭ個の画素部の各々は、光電変換を行うフォトダイオードと、フォトダイオードからの出力信号を増幅する増幅用トランジスタと、フォトダイオードと増幅用トランジスタとの間に接続された画素内転送用トランジスタと、増幅用トランジスタをリセットするために、増幅用トランジスタ入力と基準電圧端子との間に接続された画素リセット用トランジスタと、増幅用トランジスタの出力側に接続された転送用トランジスタとを備えることが好ましい。
　この構成により、フォトダイオードで発生した電荷を増幅用トランジスタのゲート容量に一旦保持することができるので、フォトダイオードでは次の蓄積を開始することができる。これにより、全画素部に対して蓄積の開始及び終了を略同時に行うことができ、画像取得の際の同時性を確保することができる（グローバルシャッター）。
　上記したＭ個の画素部の各々は、光電変換を行うフォトダイオードと、フォトダイオードからの出力信号を増幅する第１増幅用トランジスタと、第１増幅用トランジスタからの出力信号を増幅する第２増幅用トランジスタとを備え、第１増幅用トランジスタのサイズは、第２増幅用トランジスタのサイズより小さいことが好ましい。
　この構成により、フォトダイオードの感度を低下させることなく、画素部から保持部への信号転送の時間を短縮することができる（２段アンプ）。
　上記した固体撮像装置は、Ｍ個の画素部の配列方向において、略中央に配置される入出力電極を更に備えることが好ましい。
　例えば、画素数が増加することによりチップの長手方向の長さが長くなると、熱収縮等に起因して入出力電極の剥離が生じることがある。しかしながら、この固体撮像装置によれば、入出力電極が略中央に配置されているので、熱収縮等に起因する剥離を低減することができる。
　本発明によれば、固体撮像装置の小型化と高速化との両立が可能である。
図１は本発明の実施形態に係る固体撮像装置の構成を示す図である。 図２は本発明の実施形態に係る固体撮像装置の回路図である。 図３は図２に示す画素部の回路図である。 図４は図２に示す保持回路の回路図である。 図５は図２に示す増幅部の回路図である。 図６は本実施形態の固体撮像装置における各信号波形を示すタイミングチャートである。 図７は本実施形態の固体撮像装置の動作を示す図である。 図８は本発明の変形例に係る画素部の回路図である。 図９は本発明の変形例に係る保持回路の回路図である。
　以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
　図１は、本発明の実施形態に係る固体撮像装置の構成を示す図であり、図２は、本発明の実施形態に係る固体撮像装置の回路図である。図１及び図２に示す固体撮像装置１は、受光部１０と、保持部２０と、増幅部３０と、出力選択部４０と、出力選択部用タイミング発生部５０と、バイアス発生部６０と、保持部用タイミング発生部７０と、電極パッド（入出力電極）８０とを備えている。
　受光部１０は、入射した光の像を撮像するためのものであり、横１行、すなわち、ＩＣチップＣ１の長手方向に配列されたＭ個の画素部Ｐ（１）～Ｐ（Ｍ＝１６）を有している。画素部Ｐ（１）～Ｐ（Ｍ）は、共通の構成を有していて、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を保持する画素内電荷保持部とを有している。受光部１０は、出力選択部４０から出力される制御信号（後述するＴｒａｎｓ信号、Ｒｅｓｅｔ信号、Ｈｏｌｄ（ｍ）信号、及び、Ａｄｄｒｅｓｓ（ｍ）信号）に応じて、フォトダイオードから画素内電荷保持部への電荷の画素内転送や、画素内電荷保持部から保持部２０への電荷の転送などを行う。出力選択部４０は、出力選択部用タイミング発生部５０から制御信号を受けて、電荷の画素内転送や、保持部２０への電荷の転送などのタイミングを制御する。なお、受光部１０における画素部Ｐ（１）～Ｐ（Ｍ）は、バイアス発生部６０によって生成されるバイアス電圧（後述する基準電圧Ｖｂ１、Ｖｂ２）を受けて動作する。
　保持部２０は、共通の構成を有するＮ個の保持回路Ｈ（１）～Ｈ（Ｎ＝４）を有している。なお、特許請求の範囲に記載の保持部は、この保持回路Ｈ（１）～Ｈ（Ｎ）である。保持回路Ｈ（１）～Ｈ（Ｎ）のうちのｎ番目の保持回路（ｎ＝１～Ｎ）は、画素部Ｐ（１）～Ｐ（Ｍ）のうちのｎ番目の画素部からＮ個間隔で隣接するＭ／Ｎ個の画素部に接続されている。例えば、Ｍ＝１６、Ｎ＝４の場合には、１番目の保持回路Ｈ（１）は、１番目の画素部Ｐ（１）から４個間隔で隣接する４個の画素部Ｐ（１）、Ｐ（５）、Ｐ（９）、Ｐ（１３）に接続されており、２番目の保持回路Ｈ（２）は、２番目の画素部Ｐ（２）から４個間隔で隣接する４個の画素部Ｐ（２）、Ｐ（６）、Ｐ（１０）、Ｐ（１４）に接続されている。また、３番目の保持回路Ｈ（３）は、３番目の画素部Ｐ（３）から４個間隔で隣接する４個の画素部Ｐ（３）、Ｐ（７）、Ｐ（１１）、Ｐ（１５）に接続されており、４番目の保持回路Ｈ（４）は、４番目の画素部Ｐ（４）から４個間隔で隣接する４個の画素部Ｐ（４）、Ｐ（８）、Ｐ（１２）、Ｐ（１６）に接続されている。
　保持回路Ｈ（１）～Ｈ（Ｎ）は、接続されたＭ／Ｎ個の画素部から転送される電圧を順次に受け、これらの電圧値を保持する。また、保持回路Ｈ（１）～Ｈ（Ｎ）は、雑音成分が重畳された信号成分を表す電圧値を保持するとともに、雑音成分を表す電圧値も保持することができる。保持回路Ｈ（１）～Ｈ（Ｎ）は、保持部用タイミング発生部７０からの制御信号（後述するｓｅｔ＿ｓ（ｎ）信号、ｓｅｔ＿ｎ（ｎ）信号、及び、ｓｈｉｆｔ（ｎ）信号）に応じて、保持のタイミングが制御される。
　増幅部３０は、保持部２０、すなわち、保持回路Ｈ（１）～Ｈ（Ｎ）から読み出される電圧を順次に受け、これらの電圧値を増幅する読み出し処理を周期的に繰り返し行う。例えば、保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（１）、Ｐ（２）、Ｐ（３）、Ｐ（４）の電圧値を順次に増幅／出力した後に、再び保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（５）、Ｐ（６）、Ｐ（７）、Ｐ（８）の電圧値を順次に増幅／出力し、その後、再び保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（９）、Ｐ（１０）、Ｐ（１１）、Ｐ（１２）の電圧値を順次に増幅／出力し、更にその後、再び保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（１３）、Ｐ（１４）、Ｐ（１５）、Ｐ（１６）の電圧値を順次に増幅／出力する。増幅部３０は、増幅した電圧を、電極パッド８０を介して外部へ出力する。
　次に、画素部Ｐ（１）～Ｐ（Ｍ）、保持回路Ｈ（１）～Ｈ（Ｎ）、及び、増幅部３０について詳細に説明する。
　ここで、実用的には、例えば、Ｍ＝２８００個の画素部とＮ＝８個の保持回路とを備える固体撮像装置が考えられる。しかしながら、以下では、説明の簡略化のために、画素部の個数をＭ＝１６とし、保持回路の個数をＮ＝４とする。
　図３は、画素部Ｐ（１）～Ｐ（１６）の回路図である。図３には、１６個の画素部Ｐ（１）～Ｐ（１６）を代表してｍ番目の画素部Ｐ（ｍ）が示されている（ｍ＝１～１６）。画素部Ｐ（ｍ）は、ＡＰＳ（Active Pixel Sensor）方式を採用しており、フォトダイオードＰＤ（ｍ）、ＭＯＳトランジスタＴｔ（ｍ），Ｔｒ（ｍ），Ｔｈ（ｍ），Ｔａ（ｍ），Ｔａｍｐ（ｍ）を有している。
　フォトダイオードＰＤ（ｍ）のカソードには、直列に接続されたトランジスタＴｔ（ｍ）及びトランジスタＴｒ（ｍ）を介して基準電圧Ｖｂ１が入力されており、アノードは接地されている。トランジスタＴｔ（ｍ）とトランジスタＴｒ（ｍ）との間のノードは、画素内転送用トランジスタＴｈ（ｍ）を介して増幅用トランジスタＴａｍｐ（ｍ）のゲートに接続されている。増幅用トランジスタＴａｍｐ（ｍ）のドレインには基準電圧Ｖｂ２が入力され、ソースは転送用トランジスタＴａ（ｍ）を介して配線Ｌ（ｎ）に接続されている。
　トランジスタＴｔ（ｍ）のゲートにはＴｒａｎｓ信号が入力され、トランジスタＴｒ（ｍ）のゲートにはＲｅｓｅｔ信号が入力される。また、トランジスタＴｈ（ｍ）のゲートにはＨｏｌｄ（ｍ）信号が入力され、トランジスタＴａ（ｍ）のゲートにはＡｄｄｒｅｓｓ（ｍ）信号が入力される。これらのＴｒａｎｓ信号，Ｒｅｓｅｔ信号，Ｈｏｌｄ（ｍ）信号，Ａｄｒｅｓｓ（ｍ）信号は、出力選択部４０から供給される。また、基準電圧Ｖｂ１，Ｖｂ２は、バイアス発生部６０から供給される。
　Ｒｅｓｅｔ信号、Ｔｒａｎｓ信号がハイレベルになると、フォトダイオードＰＤ（１）～ＰＤ（１６）が基準電位（Ｖｂ１）にリセットされる。Ｔｒａｎｓ信号がローレベルになると、外部光量に応じてフォトダイオードＰＤ（１）～ＰＤ（１６）に電荷が発生して蓄積が開始される。Ｔｒａｎｓ信号、Ｈｏｌｄ（１）～（１６）信号がハイレベルになると、フォトダイオードＰＤ（１）～ＰＤ（１６）から増幅用トランジスタＴａｍｐ（１）～（１６）のゲート容量（画素内電荷保持部）へ電荷の画素内転送が行われる。これにより、全画素部での蓄積の開始、終了が略同時に行われるグローバルシャッターモードの動作が実現される。
　増幅用トランジスタＴａｍｐ（ｍ）のゲート容量に保持された電荷の量に応じた電圧値は、トランジスタＴａ（ｍ）を閉じることにより、配線Ｌ（ｎ）へ信号成分として順次出力される。なお、Ｒｅｓｅｔ信号とＨｏｌｄ（ｍ）信号をハイレベルにすることにより、増幅用トランジスタＴａｍｐ（ｍ）のゲート容量はリセットされる。この状態でトランジスタＴａ（ｍ）を閉じることにより、画素部Ｐ（ｍ）から配線Ｌ（ｎ）へノイズ成分を出力することができる。
　図４は、保持回路Ｈ（１）～Ｈ（４）の回路図である。図４には、４個の保持回路Ｈ（１）～Ｈ（４）を代表してｎ番目の保持回路Ｈ（ｎ）が示されている（ｎ＝１～４）。
　保持回路Ｈ（ｎ）は、画素部Ｐ（ｍ）から出力される信号成分を保持するための容量素子Ｃｓ（ｎ）と、スイッチＳＷｓ１（ｎ），ＳＷｓ２（ｎ）とを有している。また、保持回路Ｈ（ｎ）は、画素部Ｐ（ｍ）から出力されるノイズ成分を保持するための容量素子Ｃｎ（ｎ）と、スイッチＳＷｎ１（ｎ），ＳＷｎ２（ｎ）とを有している。また、保持回路Ｈ（ｎ）は、定電流源Ｉ（ｎ）を有している。
　スイッチＳＷｓ１（ｎ）とスイッチＳＷｓ２（ｎ）とは、配線Ｌ（ｎ）と配線ｏｕｔ＿ｓとの間に直列接続されている。スイッチＳＷｓ１（ｎ）とスイッチＳＷｓ２（ｎ）との間のノードには、容量素子Ｃｓ（ｎ）の一端が接続されており、容量素子Ｃｓ（ｎ）の他端は接地されている。同様に、スイッチＳＷｎ１（ｎ）とスイッチＳＷｎ２（ｎ）とは、配線Ｌ（ｎ）と配線ｏｕｔ＿ｎとの間に接続されている。スイッチＳＷｎ１（ｎ）とスイッチＳＷｎ２（ｎ）との間のノードには、容量素子Ｃｎ（ｎ）の一端が接続されており、容量素子Ｃｎ（ｎ）の他端は接地されている。
　スイッチＳＷｓ１（ｎ）はｓｅｔ＿ｓ（ｎ）信号に応じて開閉し、スイッチＳＷｎ１（ｎ）はｓｅｔ＿ｎ（ｎ）信号に応じて開閉する。また、スイッチＳＷｓ２（ｎ），ＳＷｎ２（ｎ）はｓｈｉｆｔ（ｎ）信号に応じて開閉する。ｓｅｔ＿ｓ信号、ｓｅｔ＿ｎ信号、ｓｈｉｆｔ（ｎ）信号は、保持部用タイミング発生部７０から供給される。
　定電流源Ｉ（ｎ）は、配線Ｌ（ｎ）に接続されている。このように、定電流源Ｉ（ｎ）が、画素部Ｐ（ｍ）の出力段ではなく、保持回路Ｈ（ｎ）の入力段に設けられることによって、画素部Ｐ（ｍ）と保持回路Ｈ（ｎ）との間では電流信号が授受されることとなる。電流信号は電圧信号と比較して、配線等の容量による信号劣化が少ないので、この構成によれば、配線Ｌ（ｎ）等の容量による信号劣化を低減することができる。
　この保持回路Ｈ（ｎ）では、ｓｅｔ＿ｓ信号に応じてスイッチＳＷｓ１（ｎ）が閉／開することによって、画素部Ｐ（ｍ）から出力される信号成分が容量素子Ｃｓ（ｎ）に蓄積／保持される。そして、ｓｈｉｆｔ（ｎ）信号に応じてスイッチＳＷｓ２（ｎ）が閉じると、容量素子Ｃｓ（ｎ）により保持されている電圧値が配線ｏｕｔ＿ｓへ出力される。一方、ｓｅｔ＿ｎ信号に応じてスイッチＳＷｎ１（ｎ）が閉／開することによって、画素部Ｐ（ｍ）から出力されるノイズ成分が容量素子Ｃｎ（ｎ）に蓄積／保持される。そして、ｓｈｉｈｔ（ｎ）信号に応じてスイッチＳＷｎ２（ｎ）が閉じると、容量素子Ｃｎ（ｎ）により保持されている電圧値が配線ｏｕｔ＿ｎへ出力される。
　図５は、増幅部３０の回路図である。図５に示す増幅部３０は、増幅器Ａｓ，Ａｎと、差動増幅器Ａｓｎと、スイッチＳＷｓ、ＳＷｎと、抵抗素子Ｒ１～Ｒ４を有している。
　増幅器Ａｓの入力端子は配線ｏｕｔ＿ｓに接続されており、出力端子は抵抗素子Ｒ１を介して差動増幅器Ａｓｎの反転入力端子に接続されている。同様に、増幅器Ａｎの入力端子は配線ｏｕｔ＿ｎに接続されており、出力端子は抵抗素子Ｒ２を介して差動増幅器Ａｓｎの非反転入力端子に接続されている。差動増幅器Ａｓｎの非反転入力端子は抵抗素子Ｒ３を介して接地されており、差動増幅器Ａｓｎの非反転入力端子には、増幅器Ａｎの出力信号を抵抗素子Ｒ２，Ｒ３の直列回路で分圧した電圧が入力される。また、差動増幅器Ａｓｎの出力端子と反転入力端子との間には帰還用抵抗素子Ｒ４が接続されており、差動増幅器Ａｓｎの出力端子はビデオ出力配線Ｖｉｄｅｏに接続されている。
　また、増幅器Ａｓ，Ａｎの入力端子と接地電位との間には、それぞれ、スイッチＳＷｓ，ＳＷｎが接続されている。スイッチＳＷｓ，ＳＷｎは、Ｈｒｅｓｅｔ信号に応じて開閉する。スイッチＳＷｓ，ＳＷｎが閉じると、それぞれ、増幅器Ａｓ，Ａｎの入力端子がリセットされる。
　スイッチＳＷｓ，ＳＷｎが開いているときには、保持回路Ｈ（ｎ）から出力された信号成分及びノイズ成分を受け、差動増幅器Ａｓｎによってノイズ成分を除去した信号成分が出力される。
　次に、本実施形態の固体撮像装置１の動作を説明する。図６は、固体撮像装置における各信号波形を示すタイミングチャートであり、図７は、固体撮像装置の動作を示す図である。
（画素部Ｐ（１）～Ｐ（１６）のリセット及び電荷蓄積）
　図６に示すように、時刻ｔ１の前、すなわちＲｅｓｅｔ信号及びＴｒａｎｓ信号がハイレベルである期間において、画素部Ｐ（１）～Ｐ（１６）におけるフォトダイオードＰＤ（１）～ＰＤ（１６）のリセットが行われる。時刻ｔ１でＴｒａｎｓ信号がローレベルになると、フォトダイオードＰＤ（１）～ＰＤ（１６）のリセットが終了する。
　次に、期間ｔ１～ｔ５において、１６個のフォトダイオードＰＤ（１）～ＰＤ（１６）における電荷の蓄積が行われることとなる。蓄積期間ｔ１～ｔ５のなかで、期間ｔ２～ｔ３はＲｅｓｅｔ信号及びＨｏｌｄ（１）～Ｈｏｌｄ（１６）信号をハイレベルにすることによって、増幅用トランジスタＴａｍｐ（１）～Ｔａｍｐ（１６）のゲート容量がリセットされる。また、蓄積期間ｔ１～ｔ５の最後の期間、すなわち期間ｔ４～ｔ５において、Ｔｒａｎｓ信号及びＨｏｌｄ（１）～Ｈｏｌｄ（１６）信号がハイレベルになると、フォトダイオードＰＤ（１）～ＰＤ（１６）から、おのおのの画素の増幅用トランジスタＴａｍｐ（１）～Ｔａｍｐ（１６）のゲート容量（画素内電荷保持部）へ電荷の画素内転送が行われる。
　次に、時刻ｔ６において、Ｔｒａｎｓ信号及びＲｅｓｅｔ信号がハイレベルになると、フォトダイオードＰＤ（１）～ＰＤ（１６）がリセット電位（Ｖｂ１）にリセットされる。
（画素部Ｐ（１）及び保持回路Ｈ（１）による電荷転送及び電荷読出）
　期間ｔ７～ｔ８において、Ａｄｄｒｅｓｓ（１）信号及びｓｅｔ＿ｓ（１）信号がハイレベルになると、画素部Ｐ（１）における増幅用トランジスタＴａｍｐ（１）ゲート容量に保持されていた電荷に応じた電荷（信号成分）が、保持回路Ｈ（１）における容量素子Ｃｓ（１）へ転送される。
　次に、期間ｔ９～ｔ１１において、Ｈｏｌｄ（１）信号がハイレベルになると、増幅用トランジスタＴａｍｐ（１）のゲート容量がリセットされる。また、期間ｔ１０～ｔ１２において、Ａｄｄｒｅｓｓ（１）信号及びｓｅｔ＿ｎ（１）信号がハイレベルになると、画素部Ｐ（１）からのノイズ成分が保持回路Ｈ（１）における容量素子Ｃｎ（１）に転送される。
　次に、期間ｔ１２～ｔ１４において、ｓｈｉｆｔ（１）信号がハイレベルになると、保持回路Ｈ（１）における容量素子Ｃｓ（１）から信号成分が増幅部３０に読み出されると共に、容量素子Ｃｎ（１）からノイズ成分が増幅部３０に読み出される。すると、増幅部３０によって、信号成分からノイズ成分が除去されて出力される。
（画素部Ｐ（２）及び保持回路Ｈ（２）による電荷転送及び電荷読出）
　期間ｔ８～ｔ１０において、Ａｄｄｒｅｓｓ（２）信号及びｓｅｔ＿ｓ（２）信号がハイレベルになると、画素部Ｐ（２）における増幅用トランジスタＴａｍｐ（２）ゲート容量に保持されていた電荷に応じた電荷（信号成分）が、保持回路Ｈ（２）における容量素子Ｃｓ（２）へ転送される。
　次に、期間ｔ１１～ｔ１３において、Ｈｏｌｄ（２）信号がハイレベルになると、増幅用トランジスタＴａｍｐ（２）のゲート容量がリセットされる。また、期間ｔ１２～ｔ１４において、Ａｄｄｒｅｓｓ（２）信号及びｓｅｔ＿ｎ（２）信号がハイレベルになると、画素部Ｐ（２）からのノイズ成分が保持回路Ｈ（２）における容量素子Ｃｎ（２）に転送される。
　次に、期間ｔ１４～ｔ１５において、ｓｈｉｆｔ（２）信号がハイレベルになると、保持回路Ｈ（２）における容量素子Ｃｓ（２）から信号成分が増幅部３０に読み出されると共に、容量素子Ｃｎ（２）からノイズ成分が増幅部３０に読み出される。すると、増幅部３０によって、信号成分からノイズ成分が除去されて出力される。
　このように、画素部Ｐ（１）～Ｐ（１６）及び保持回路Ｈ（１）～Ｈ（４）による電荷転送及び電荷読出が、画素部Ｐ（１）～Ｐ（１６）に対して順次に行われる。
　図７に示すように、画素部Ｐ（１）～Ｐ（１６）は、転送開示時刻を次第に遅らせることによって、順次に電荷の転送を行う。
　保持回路Ｈ（１）は、画素部Ｐ（１）から４個間隔で隣接する４個の画素部Ｐ（１）、Ｐ（５）、Ｐ（９）、Ｐ（１３）であって、これらの画素部Ｐ（１）、Ｐ（５）、Ｐ（９）、Ｐ（１３）から転送される電圧を順次に保持し、順次に読み出しを行う。保持回路Ｈ（２）は、画素部Ｐ（２）から４個間隔で隣接する４個の画素部Ｐ（２）、Ｐ（６）、Ｐ（１０）、Ｐ（１４）であって、これらの画素部Ｐ（２）、Ｐ（６）、Ｐ（１０）、Ｐ（１４）から転送される電圧を順次に保持し、順次に読み出しを行う。保持回路Ｈ（３）は、画素部Ｐ（３）から４個間隔で隣接する４個の画素部Ｐ（３）、Ｐ（７）、Ｐ（１１）、Ｐ（１５）であって、これらの画素部Ｐ（３）、Ｐ（７）、Ｐ（１１）、Ｐ（１５）から転送される電圧を順次に保持し、順次に読み出しを行う。保持回路Ｈ（４）は、画素部Ｐ（４）から４個間隔で隣接する４個の画素部Ｐ（４）、Ｐ（８）、Ｐ（１２）、Ｐ（１６）であって、これらの画素部Ｐ（４）、Ｐ（８）、Ｐ（１２）、Ｐ（１６）から転送される電圧を順次に保持し、順次に読み出しを行う。
　増幅部３０は、保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（１）、Ｐ（２）、Ｐ（３）、Ｐ（４）の電圧値を順次に増幅／出力した後に、再び保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（５）、Ｐ（６）、Ｐ（７）、Ｐ（８）の電圧値を順次に増幅／出力し、その後、再び保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（９）、Ｐ（１０）、Ｐ（１１）、Ｐ（１２）の電圧値を順次に増幅／出力し、更にその後、再び保持回路Ｈ（１）～Ｈ（４）から順次に読み出される画素部Ｐ（１３）、Ｐ（１４）、Ｐ（１５）、Ｐ（１６）の電圧値を順次に増幅／出力する。すなわち、増幅部３０は、保持回路Ｈ（１）～Ｈ（４）から読み出される電圧を順次に受け、これらの電圧値を増幅する読み出し処理を周期的に繰り返し行う。
　増幅部３０の読み出し処理の１周期をｔａとし、画素部Ｐ（１）～Ｐ（１６）各々から保持回路Ｈ（１）～Ｈ（４）各々への転送時間をｔｂとすると、読み出し処理の１周期ｔａと転送時間ｔｂとが
ｔｂ＝３×ｔａ＝（Ｎ－１）×ｔａ
を満たすように設定されている。これによって、増幅部３０が、保持回路Ｈ（１）～Ｈ（４）のうちの何れかの保持回路から読み出しを行っているときに、他の保持回路では転送を行うようになっており、十分な転送時間ｔｂが確保できる。
　本実施形態の固体撮像装置１によれば、保持回路Ｈ（１）～Ｈ（４）の個数が画素部Ｐ（１）～Ｐ（１６）の個数より少ないので、回路規模を小さくすることができ、小型化、低価格化、及び、転送時の低消費電力化が可能である。また、本実施形態の固体撮像装置１によれば、保持回路を４個備えるので、比較的時間を要する画素部Ｐ（１）～Ｐ（１６）から保持回路Ｈ（１）～Ｈ（４）への転送を、４個の画素部に対して並列に行うことができ、読み出し速度の高速化が可能である。
　また、増幅部３０による読出処理の１周期に要する読出時間ｔａが、画素部Ｐ（１）～Ｐ（Ｍ）各々から保持回路Ｈ（１）～Ｈ（Ｎ）各々への転送時間ｔｂの（１／（Ｎ－１））倍となるように、保持回路の個数Ｎを決定しているので、転送時間が比較的長くとも、より適切な高速化が可能となる。
　ここで、特許文献１に記載の２次元の固体撮像装置における縦１列を用いる１次元の固体撮像装置のように、Ｍ個の画素部に対して１個の保持回路を備える形態では、保持回路を画素部に対して近くに配置することが困難である。
　しかしながら、本実施形態の固体撮像装置１によれば、保持回路Ｈ（１）～Ｈ（４）各々を画素部Ｐ（１）～Ｐ（１６）に対して比較的近くに配置できるので、画素部Ｐ（１）～Ｐ（１６）から保持回路Ｈ（１）～Ｈ（４）までの配線を短くでき、配線容量を小さくできる。その結果、転送時間を短くすることができ、読み出し速度の高速化が可能である。
　また、特許文献１に記載の２次元の固体撮像装置における横１行を用いる１次元の固体撮像装置のように、Ｍ個の画素部に対してＭ個の保持回路を備える形態では、ＩＣチップ形状に起因して、保持用容量素子が細長い形状となってしまい、容量値のばらつきが大きくなってしまう。
　しかしながら、本実施形態の固体撮像装置１によれば、保持回路Ｈ（１）～Ｈ（４）各々における保持用容量素子Ｃｓ（１）～Ｃｓ（４）、Ｃｎ（１）～Ｃｎ（４）を比較的正方形状とすることができるので、容量値のばらつきを比較的低減することができ、その結果、保持回路Ｈ（１）～Ｈ（４）のばらつきを低減することができる。
　次に、本実施形態の固体撮像装置１のレイアウトについて、図１を用いて詳細に説明する。受光部１０、すなわち１６個の画素部Ｐ（１）～Ｐ（１６）は、ＩＣチップＣ１の長手方向に１列に配列されており、出力選択部４０もまた、画素部Ｐ（１）～Ｐ（１６）に隣接して、ＩＣチップＣ１の長手方向に１列に配列されている。これらの画素部Ｐ（１）～Ｐ（１６）及び出力選択部４０の下部には、保持部２０と、増幅部３０と、出力選択部用タイミング発生部５０と、バイアス発生部６０と、保持部用タイミング発生部７０と、電極パッド（入出力電極）８０とが配置されている。
　電極パッド８０は、ＩＣチップＣ１の長手方向の中央付近に配置されている。電極パッド８０の一側方の直近には増幅部３０が配置されており、増幅部３０の直近には保持部２０が配置されている。また、保持部２０の直近には、保持部用タイミング発生部７０が配置されている。一方、電極パッド８０の他側方には、バイアス発生部６０及び出力選択部用タイミング発生部５０が配置されている。
　このＩＣチップＣ１は長手方向に長い横長形状を有している。このような横長形状では、アセンブリ工程等による熱処理によって、ＩＣチップＣ１が長手方向に大きく伸縮し、その結果、電極パッドの剥離が生じてしまうことがある。しかしながら、本実施形態の固体撮像装置１によれば、電極パッド８０がＩＣチップＣ１の長手方向の中央付近に配置されているので、熱収縮に起因する剥離を低減することができる。
　なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、本実施形態では、図３に示すように画素部Ｐ（ｍ）は、増幅用トランジスタＴａｍｐ（ｍ）を１つ備える１段アンプ構成を採用したが、画素部は、増幅用トランジスタを複数備える形態であってもよい。図８に、増幅用トランジスタを２つ備える２段アンプ構成を採用した画素部を示す。
　図８に示すように、２段アンプ構成の画素部Ｐ（ｍ）は、１段アンプ構成の画素部Ｐ（ｍ）において更にトランジスタＴａｍｐ２（ｍ）、Ｔａ２（ｍ）、Ｔａ３（ｍ）、及び、定電流源Ｉ１（ｍ）を備えている。トランジスタＴａ（ｍ）のエミッタは、トランジスタＴａ２（ｍ）を介して第２増幅用トランジスタＴａｍｐ２（ｍ）のゲートに接続されており、第２増幅用トランジスタＴａｍｐ２（ｍ）のゲートには、トランジスタＴａ３（ｍ）を介して基準電圧Ｖｂ３が入力される。第２増幅用トランジスタＴａｍｐ２（ｍ）のコレクタは接地されており、エミッタは配線Ｌ（ｎ）に接続されている。トランジスタＴａ（ｍ）のエミッタには定電流源Ｉ１（ｍ）が接続されている。トランジスタＴａ２（ｍ）、Ｔａ３（ｍ）のゲートにはＡｄｄｒｅｓｓ（ｍ）信号が入力される。
　この２段アンプ構成の画素部Ｐ（ｍ）に接続される保持回路Ｈ（ｎ）は、図９に示すように、図４に示す保持回路Ｈ（ｎ）において定電流源Ｉ（ｎ）に代えて基準電圧Ｖｂ４に接続された定電流源Ｉ２（ｎ）を備える必要がある。
　ところで、図３に示す１段アンプ構成では、増幅用トランジスタＴａｍｐ（ｍ）のサイズを大きくすると、増幅用トランジスタＴａｍｐ（ｍ）のゲート容量に起因して、フォトダイオードＰＤ（ｍ）の電荷電圧変換係数が悪くなり、感度が悪くなってしまう。そのために、増幅用トランジスタＴａｍｐ（ｍ）のサイズを大きくすることができず、配線Ｌ（ｎ）に流す電流が制限されてしまっていた。
　そこで、図８に示す２段アンプ構成では、第１増幅用トランジスタＴａｍｐ（ｍ）のサイズを小さくすると共に、第２増幅用トランジスタＴａｍｐ２（ｍ）のサイズを第１増幅用トランジスタＴａｍｐ（ｍ）のサイズより大きくしている。
　この構成により、フォトダイオードＰＤ（ｍ）の感度を低下させることなく、配線Ｌ（ｎ）に比較的大きな電流を供給することができる。その結果、保持回路Ｈ（ｎ）への信号転送の時間を短縮することができる。
　固体撮像装置の小型化と高速化とを両立する用途に適用することができる。
　１　固体撮像装置
　１０　受光部
　２０　保持部
　３０　増幅部
　４０　出力選択部
　５０　出力選択部用タイミング発生部
　６０　バイアス発生部
　７０　保持部用タイミング発生部
　８０　電極パッド
　Ｃ１　ＩＣチップ
　Ｐ（ｍ）　画素部
　ＰＤ（ｍ）　フォトダイオード
　Ｔａ（ｍ），Ｔａ２（ｍ），Ｔａ３（ｍ）　転送用トランジスタ
　Ｔａｍｐ（ｍ）　増幅用トランジスタ（第１増幅用トランジスタ）
　Ｔａｍｐ２（ｍ）　第２増幅用トランジスタ
　Ｔｈ（ｍ）　画素内転送用トランジスタ
　Ｔｒ（ｍ），Ｔｔ（ｍ）　トランジスタ
　Ｉ１（ｍ）　定電流源
　Ｈ（ｎ）　保持回路（保持部）
　Ｃｎ（ｎ），Ｃｓ（ｎ）　容量素子
　ＳＷｎ１（ｎ），ＳＷｎ２（ｎ），ＳＷｓ１（ｎ），ＳＷｓ２（ｎ）　スイッチ
　Ｉ（ｎ），Ｉ２（ｎ）　定電流源
　Ａｎ，Ａｓ　増幅器
　Ａｓｎ　誤差増幅器
　Ｒ１～Ｒ４　抵抗素子
　ＳＷｓ，ＳＷｎ　スイッチ

Claims (5)

  1. 　光電変換を行うＭ個の画素部が配列された固体撮像装置において、
    　前記Ｍ個の画素部のうちの異なる画素部からの出力信号を順次に保持するＮ個の保持部（ＮはＭより小さい）と、
    　前記Ｎ個の保持部からの出力信号を順次に増幅する増幅部と、
    を備える、固体撮像装置。
  2. 　前記Ｎ個の保持部のうちのｎ番目の保持部（ｎは１からＮまでの整数）は、前記Ｍ個の画素部のうちのｎ番目の画素部からＮ個間隔で隣接するＭ／Ｎ個の画素部であって、当該Ｍ／Ｎ個の画素部から転送される転送信号を順次に保持し、
    　前記増幅部は、前記Ｎ個の保持部から読み出される読出信号を順次に増幅する読出処理を周期的に繰り返し行う、
    請求項１に記載の固体撮像装置。
  3. 　前記Ｍ個の画素部の各々は、
    　光電変換を行うフォトダイオードと、
    　前記フォトダイオードからの出力信号を増幅する増幅用トランジスタと、
    　前記フォトダイオードと前記増幅用トランジスタとの間に接続された画素内転送用トランジスタと、
    　前記増幅用トランジスタをリセットするために、前記増幅用トランジスタ入力と基準電圧端子との間に接続された画素リセット用トランジスタと、
    　前記増幅用トランジスタの出力側に接続された転送用トランジスタと、
    を備える、
    請求項１に記載の固体撮像装置。
  4. 　前記Ｍ個の画素部の各々は、
    　光電変換を行うフォトダイオードと、
    　前記フォトダイオードからの出力信号を増幅する第１増幅用トランジスタと、
    　前記第１増幅用トランジスタからの出力信号を増幅する第２増幅用トランジスタと、
    を備え、
    　前記第１増幅用トランジスタのサイズは、前記第２増幅用トランジスタのサイズより小さい、
    請求項１に記載の固体撮像装置。
  5. 　前記Ｍ個の画素部の配列方向において、略中央に配置される入出力電極を更に備える、請求項１に記載の固体撮像装置。
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