WO2010137822A2 - 레이 트레이싱 코어 및 이를 포함하는 레이 트레이싱 칩 - Google Patents

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ray tracing
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    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T17/00—Three-dimensional [3D] modelling for computer graphics

Definitions

  • the disclosed technique relates to 3D graphics processing, and more particularly, to a ray tracing core and a ray tracing chip comprising the same.
  • Three-dimensional graphics technology is a graphics technology that uses a three-dimensional representation of geometric data stored in computing, and is widely used today in various industries including the media industry and the game industry. In general, three-dimensional graphics technology requires a separate high performance graphics processor due to the large amount of computation.
  • ray tracing technology that can generate highly realistic three-dimensional graphics has been studied.
  • ray tracing technology has various optical effects including reflection, refraction, and shadow. effects can be simulated.
  • the ray tracing core receives a ray generator for generating at least one eye ray and the at least one eye ray based on the ray generation information including screen coordinate values, respectively.
  • a plurality of T & Is having a MIMD structure (Multiple Instruction stream Multiple Data stream Architecture) for checking whether there is a triangle (the triangle constitutes a space) that intersects the inputted array in an acceleration structure (AS) It includes a plurality of Traversal & Intersection Units.
  • MIMD structure Multiple Instruction stream Multiple Data stream Architecture
  • the ray tracing core may include eye ray generation information or shading information (coordinate values, color values, and shading ray types of ray-triangular hit points).
  • a setup processing unit multiplexing one of the at least one, a ray generator and a MIMD structure generating at least one eye ray or a shading ray based on the eye ray generation information or the shading information, or determining a final color value.
  • AS acceleration structure
  • a plurality of Traversal & Intersection Units A plurality of Traversal & Intersection Units.
  • a ray tracing chip includes a plurality of ray tracing cores, an XY generator that allocates some blocks of an image to an appropriate ray tracing core of the plurality of ray tracing cores, and the plurality of ray tracing cores. Memory for storing the final color values output from each of them.
  • Each of the plurality of ray tracing cores receives an input of a ray generator for generating at least one eye ray and the at least one eye ray based on eye ray generation information including a screen coordinate value, and an acceleration structure (AS, A plurality of T & I parts having a MIMD structure (Multiple Instruction stream Multiple Data stream Architecture) for checking whether there is a triangle (the triangle constitutes a space) that intersects the inputted array in the Accelaration Structure Traversal & Intersection Units).
  • AS An acceleration structure
  • MIMD structure Multiple Instruction stream Multiple Data stream Architecture
  • a ray tracing chip includes a plurality of ray tracing cores, an XY generator that allocates some blocks of an image to an appropriate ray tracing core of the plurality of ray tracing cores, and the plurality of ray tracing cores.
  • Memory for storing the final color values output from each of them.
  • Each of the plurality of ray tracing cores may be one of eye ray generation information or shading information (including coordinate values, color values, and shading ray types of ray-triangular hit points).
  • a setup processing unit for multiplexing the multiplexer for multiplexing the multiplexer, a ray generator for generating at least one eye ray or a shading ray, or determining a final color value based on the eye ray generation information or the shading information, and a MIMD structure (Multiple Instruction stream Multiple Data) and a plurality of T & I parts each of which adopts a stream architecture and determines a triangle (the triangle constitutes a space) that intersects the generated at least one eye ray or a shading ray in an acceleration structure (AS). a plurality of Traversal & Intersection Units).
  • MIMD structure Multiple Instruction stream Multiple Data
  • T & I parts each of which adopts a stream architecture and determines a triangle (the triangle constitutes a space) that intersects the generated at least one eye ray or a shading ray in an acceleration structure (AS).
  • first and second are intended to distinguish one component from another, and the scope of rights should not be limited by these terms.
  • first component may be named a second component, and similarly, the second component may also be named a first component.
  • first item, second item and / or third item should be understood to include all combinations that can be suggested from one or more related items.
  • first item, second item and / or third item may be given from two or more of the first, second or third items as well as the first, second or third items. Any combination of the possible items.
  • each step may occur differently from the stated order unless the context clearly dictates the specific order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
  • FIG. 1 is a block diagram illustrating a ray tracing core in accordance with one embodiment of the disclosed technology.
  • the ray tracing core 100 is largely divided into a datapath part and a memory system part.
  • the ray tracing core 100 may be included in a chip such as a graphics processor, and in another embodiment, the ray tracing core 100 may be implemented in a single chip.
  • the data path unit may include a setup processing unit 110, a ray generation unit 120, a plurality of T & I units 130, a hit point calculation unit, and a hit point calculation unit. ) 140, a shading unit 150, and a controller 160.
  • the memory system unit registers 165, L1 cache 170, L2 cache 175, cache 180, buffer 185, stack 190, and memory 195. ). For convenience, each of the components of the memory system unit of FIG. 1 has been described as being separately implemented, but at least some of the components may be implemented as physically the same memory as necessary.
  • the ray tracing chip 100 may be connected to an external memory 1000, and the external memory 1000 may store an acceleration structure (AS) storage unit 1100 and geometry data.
  • the unit 1200 includes a texture image storage unit 1300 and a frame storage unit 1400.
  • Acceleration structure includes kd-tree (k-depth tree) or Bounding Volume Hierarchy (BVH) commonly used in ray tracing
  • geometric data is information about the triangle for ray tracing (hereinafter referred to as triangle information) It includes.
  • the triangle information may include texture coordinates and normal vectors for three triangle points.
  • FIG. 9 is a diagram for describing a relationship between an acceleration structure and geometric data used in the ray tracing chip of FIG. 1.
  • kd-tree is a type of spatial partitioning tree and is used for a Ray-Triangle Intersection Test.
  • the kd-tree includes a box node 910, an inner node 920, and a leaf node 930, and the leaf node 930 is at least one included in the geometric data. Contains a list of triangles for pointing to triangle information. In an embodiment, if the triangle information included in the geometric data is implemented as an array, the triangle list included in the leaf node 930 may correspond to the array index.
  • FIGS. 1 to 3 are views for explaining a ray tracing process. The overall operation of the ray tracing core 100 will be described with reference to FIGS. 1 to 3.
  • the setup processing unit 110 prepares eye ray generation information, and selects the prepared eye ray generation information and the shading information output from the shading unit 150.
  • the array generation information includes screen coordinate values for generating arrays.
  • Shading information includes ray indexes (described below), ray-triangle hit points (described below), color values, and shading ray types to obtain screen coordinate values.
  • additional information according to the shading ray type.
  • Shading ray includes shadow ray, secondary ray or null ray, derivative ray includes reflection ray or reflection ray do.
  • the additional information includes the refractive index of the ray-triangular heat point, and in the case of the reflective ray, the additional information further includes the reflectance of the ray-triangular heat point.
  • the ray generator 120 may generate at least one ray based on the eye ray generation information or the shading information (step S310 or S340). As shown in FIG. 2, at least one ray may include an eye ray E, a shadow ray S, a refractive ray F and / or a reflective ray R. As shown in FIG. If the number of generated derived ray is 2 or more, one is output to the T & I unit 130 and the other are stored in the derived ray stack 190. This is because the ray generator 120 needs to consider the hit point of the reflective ray R or the hit point of the refractive ray F in the case of the derived ray. For example, when both the reflection ray F and the refractive ray R are generated, the reflection ray F may be output to the T & I unit 130 and the refractive ray R may be transferred to the derived ray stack 190. Can be stored.
  • the ray generator 120 extracts a derived ray stored in the derived ray stack 190 and outputs the derived ray to the T & I unit 130. If the shading ray stack 190 is empty, the ray generating unit 120 obtains the screen coordinate value based on the ray index (described later), and the color of the screen coordinate value and the ray-triangle hit point (described later). The final color value is written to the color buffer 185c based on the value.
  • the plurality of T & I units 130 adopts a parallel multiple instruction stream multiple data stream (MIMD) structure, and each of the plurality of T & I units 130 includes a ray (eye ray, shadow ray, or the like) generated from the ray generating unit 120. Derived ray) and check whether there is a triangle intersecting the ray in the acceleration structure (AS). That is, each of the plurality of T & I units 130 traverses the acceleration structure AS and performs intersection testing on triangles.
  • MIMD parallel multiple instruction stream multiple data stream
  • the hit point calculator 140 calculates a coordinate value of a ray-triangle hit point (that is, a point at which a ray is hit in an intersected triangle) with respect to an intersected triangle,
  • the ding unit 150 calculates a color value for the ray-triangular hit point.
  • the shading unit 150 may perform phong illumination and texture mapping to obtain color values for the ray-triangular hit points (step S340).
  • the shading unit 150 generates shading information for determining the final color value or the generation of the shading ray by the ray generating unit 120 and transmits the shading information to the setup processing unit 110. If no more ray generation is needed, the shading ray type may correspond to a null ray.
  • the shading unit 150 may determine the generation of the derived ray based on the material information regarding the ray-triangular hit point stored in the material memory 195c.
  • each of the components included in the datapath will be described.
  • the ray tracing algorithm is performed recursively: (i) an eye ray generation process (step S310) (ii) an accelerated structure traversal process (step S320) (iii) a ray-triangle intersection test ) Process (step S330) (iv) shading and shading ray generation process (step S340).
  • ray tracing algorithms may not be appropriate to use a common streaming pipeline architecture.
  • the disclosed technique introduces a pipeline structure suitable for the ray tracing algorithm, and the controller 160 controls the operation of the pipeline through a flag of the pipeline (register) 165.
  • the disclosed technique uses a flag-based simple control structure to increase the efficiency of the pipeline.
  • the flag of register 165 of the pipeline may correspond to one bit information for on or off, and if the flag corresponds to on, register 165 stores the information output at the previous stage. Can be.
  • the pipeline is processed synchronously due to the flag, but each of the components constituting the datapath can output the result asynchronously.
  • each of the components constituting the datapath may use the buffer 185 to reduce latency caused by load imbalance.
  • each of the plurality of T & I units 130 may use the buffer 185 to improve performance and support the MIMD structure.
  • the setup processing unit 110 initializes the array generation information.
  • the initialization process includes determining a screen coordinate value and converting the determined screen coordinate value into a ray index.
  • the ray index is used to reduce the size of the register 165 at each stage of the pipeline.
  • the setup processing unit 110 transmits the screen coordinate value and the ray index to the ray generation unit 120.
  • the setup processing unit 110 multiplexes the array generation information or the shading information.
  • the shading information may have priority with respect to the array generation information. This is because the processing for the ray generated in the pixel having the previous screen coordinate value is preferably performed first.
  • FIG. 4 is a diagram illustrating a block-based ray generation order and setup hardware of the setup processing unit of FIG. 1.
  • the screen includes a plurality of m x n (m and n are even) pixel blocks (hereinafter, superblocks), each superblock having the same size N (where N is the number of the plurality of T & I parts 130). Pixel blocks (hereinafter, referred to as subblocks).
  • the setup processing unit 110 divides the screen into a plurality of blocks (ie, subblocks) in order to increase the cache hit rate in each of the plurality of T & I units 130, and each block-based array.
  • the order of creation can be determined.
  • the screen may include a plurality of superblocks each composed of 16 ⁇ 16 pixel blocks, each of which may include subblocks each composed of four 8 ⁇ 8 pixel blocks.
  • Each of the first to fourth pixel blocks 410 to 440 may be allocated to the first to fourth T & I units 130a to 130d.
  • the first subblock 410 corresponds to the 8 ⁇ 8 pixel block shown in FIG. 4B and is allocated to the first T & I unit 130a.
  • the setup processing unit 110 may determine a ray generation order for increasing the cache hit rate of the first T & I unit 130a using the linear n-bit counter 450.
  • the first group of linear n-bit counters 450 (the first group may include at least one noncontiguous bit) represents the x coordinate value of the subblock, and the linear n-bit counters 450
  • the second group of (the second group does not include bits belonging to the first group and may include at least one bit that is not contiguous) represents the y coordinate value of the subblock.
  • the ray generator 120 generates a ray based on the order of generation of the ray determined by the setup processing unit 110.
  • the pixel (eg, pixel 0) illustrated in FIG. 4B means a pixel for generating a ray.
  • the ray generator 120 stores the screen coordinate values and the ray indexes received from the setup processing unit 110 in the ray index mapping table 195a, and generates at least one ray based on the ray generation information or the shading information. Generate or store the final color value in the color buffer 185a.
  • the ray generator 120 When the ray generation information is input, the ray generator 120 generates the eye ray E. When the shading information is input, the ray generator 120 generates the shading ray S, R, and F according to the shading ray type. If the shading ray type corresponds to the null ray, the ray generation unit 120 generates the ray. The unit 120 retrieves the derived ray stored in the derived ray stack 190. If the derived ray stack 190 is empty, the ray generator 120 obtains screen coordinate values based on the ray index, and color buffers the screen coordinate values and the color values of the ray-triangular hit points (described later). Store at 185c. Hereinafter, a process of generating a ray by the ray generator 120 will be described.
  • the ray generator 120 finds screen coordinate values of the array using the ray index mapping table 195a and generates the array E based on the screen coordinate values.
  • the eye ray may be generated based on the screen coordinate value and the camera position (ie, the eye position).
  • the ray generator 120 allocates the generated ray to an appropriate T & I unit (eg, 130a) among the plurality of T & I units 130.
  • the ray generator 120 when the shading ray type corresponds to the shadow ray, the ray generator 120 generates the shadow ray based on the ray-triangle hit point (to be described later). In general, the shadow ray may be generated based on the screen coordinate value and the light position. In one embodiment, in order to reduce the amount of computation, the ray generator 120 may limit the number of light sources.
  • the ray generator 120 when the shading ray type corresponds to the derivative ray, the ray generator 120 generates at least one derivative ray (that is, the refractive ray and / or the reflective ray). If the number of derived ray is 2 or more, the ray generator 120 stores the derived ray except the one in the derived ray stack 190. The ray generator 120 allocates a derived ray not stored in an appropriate T & I unit (eg, 130b) among the plurality of T & I units 130.
  • the derived ray stored in the derived ray stack 190 may include screen coordinate values, direction vector values, and weights for RGB. In one embodiment, in order to reduce the amount of computation, the ray generator 120 may prevent the unlimited generation of the derived ray by the derived ray by using a ray depth.
  • the ray generation unit 120 extracts the derived ray stored in the derived ray stack 190 and then selects an appropriate T & I unit (eg, a plurality of T & I units 130). For example, assign a derived ray to 130c). If the derived ray stack 190 is empty, the ray generator 120 obtains a screen coordinate value based on the ray index, and based on the obtained screen coordinate value and the color value of the ray-triangular hit point (described below). The final color value is stored in the color buffer 185c. The final color value stored in the color buffer 185c is stored in the external memory 1000.
  • T & I unit e.g, a plurality of T & I units 130. For example, assign a derived ray to 130c. If the derived ray stack 190 is empty, the ray generator 120 obtains a screen coordinate value based on the ray index, and based on the obtained screen coordinate value and the color value of the ray-triangular hit point (described
  • the plurality of T & I units 130 perform an AS traversal process (step S320) and a ray-triangle intersection test process.
  • FIG. 5 is a block diagram illustrating a plurality of T & I units of FIG. 1.
  • each of the plurality of T & I units 130 includes a buffer 185, an L1 cache 170, and a T & I pipeline unit 135.
  • the plurality of T & I portions 130 adopts a MIMD parallel structure in which the T & I pipeline portion 135 is executed independently.
  • the ray tracing algorithm can process each ray independently to fit the MIMD parallel structure.
  • SIMD single instruction stream multiple data stream
  • the MIMD parallel structure has an advantage of using a pipeline more efficiently.
  • Each of the plurality of T & I units 130 includes its own input buffer 185a and output buffer 185b. This is because ladles (eye rays and shading rays) generated from the same pixel are preferably processed in the same T & I unit 130.
  • each of the plurality of T & I units 130 includes its own L1 cache 170. This is because the MIMD structure requires efficient cache memory.
  • the T & I pipeline 135 performs (i) a traversal process, (ii) a triangle list fetch process, and (iii) a ray-triangle intersection test process. .
  • the acceleration structure AS is assumed to correspond to the kd-tree.
  • the T & I pipeline 135 finds leaf nodes that intersect the ray by searching for nodes in the acceleration structure AS. Since the visiting algorithm of the acceleration structure (AS) is well known to those skilled in the art, description thereof will be omitted.
  • the T & I pipeline unit 135 reads the triangle list included in the intersecting leaf node.
  • the T & I pipeline unit 135 reads coordinate information of a triangle list and performs a cross-test on a given ray.
  • 6 and 7 are diagrams for describing the T & I pipeline part of FIG. 5.
  • T & I pipeline unit 135 of FIG. 7 may use the same hardware at each stage of a traversal and an intersection test.
  • Reference 1 and Reference 2 will be mainly described.
  • FIG. 6 illustrates the number of operators and operators used in the visit process and the ray-triangle cross test process performed in the T & I pipeline unit 135.
  • the visit process largely includes the Ray-Box Intersection Test and the Traversal.
  • the top node 910 of the kd-tree corresponds to the Box node.
  • the pipeline controller 710 controls the pipelines in the T & I pipeline 135.
  • the calculators sequentially required in the ray-box crossover test include six floating point adders (FADDs), six floating point multipliers (FMULs), and three first floating points. Comparator (FCOMP, Floating Point Comparator), two second floating point comparator (FCOMP) and one third floating point comparator (FCOMP).
  • the calculators required sequentially at the visit include one floating point adder (FADD), one floating point multiplier (FMUL) and two floating point comparators (FCOMP).
  • the operations required sequentially at the visit include stack writes and stack reads to stack memory 185d.
  • the calculators sequentially needed in the ray-triangular cross test are nine first floating point adders FADD, twelve first floating point multipliers FMUL, and six second floating point adders FADD. 12 second floating point multipliers (FMUL), 4 triple input floating point adders (TFADD, Tripple Input FADD), 1 floating point adder (FADD) and floating point divider (FDIV) and 2 floating point comparators ( FCOMP).
  • the ray-triangular crossover test calculates the distance between the nearest triangle and eye position (or camera position) and the intersection point intersected by a given ray. If there is an intersected triangle, information about the intersected triangle is transmitted to the hit point calculator 140, and if not, the next visit step is performed.
  • the ray-triangular intersection test is MOLLER, T., AND TRUMBORE, B. 1997. Fast, minimum storage ray-triangle intersection. You can use the algorithm presented in the Journal of Graphics Tools.
  • FIG. 7 illustrates a configuration of the T & I pipeline unit 135 for performing a visit process, a triangle list import process, and a ray-triangle cross test process.
  • the T & I pipeline unit 135 of FIG. 7 configures the pipeline to perform the visit process, the triangle import process, and the ray-triangle cross test process in the pipeline order of FIG. 6 using one integrated pipeline. do. That is, the pipeline stage included in 710 of FIG. 7 performs the visit process and the ray-triangle cross test process, and the other stages perform the cache access or the triangular list import process.
  • the disclosed technique employs an integrated pipeline structure without the use of separate hardware depending on the modes of operation.
  • FIG. 8 is a diagram for describing a memory system of the T & I unit of FIG. 1.
  • each of the plurality of T & I portions 130 includes three L1 caches and uses a common L2 cache. Despite the two-level hierarchy of cache memory, the pipeline stall time due to cache misses is still high. Therefore, the disclosed technique uses the following two methods to solve this problem.
  • the first approach is for L1 cache misses, and if an L1 cache miss occurs, the L1 cache miss is skipped without stall so that the L1 cache miss is resolved in the next loop.
  • the pipeline controller 710 continues without stalling to the pipeline P2 of the next stage.
  • the cache controller (not shown) fetches missed data from the L2 cache 175 or the external memory 1000 for reprocessing the pipeline P1. If pipeline P1 proceeds again after pipeline P18, access to the L1 cache occurs. If the cache miss is resolved, the pipeline controller 710 normally processes the pipeline P2 of the next stage, and if the cache miss occurs again, the pipeline controller 710 repeats the above process until the cache miss is resolved. .
  • cache miss penalties due to cache misses can be significantly alleviated.
  • the second solution is for L2 cache misses, and if an L2 cache miss occurs, the L2 cache miss is skipped without stall.
  • a request for L2 cache access is input to the L1 Addr FIFO 810. If the L2 cache access by the current Ray's request in the L1 Addr FIFO 810 concludes a cache hit, then the address and data for the request are entered into the L1 Addr / Data FIFO 820. Otherwise, another request for external memory 1000 is entered into L2 Addr FIFO 810, and the request of the current ray in L1 Addr FIFO 610 is cleared. Cache access to the deleted request recurs in the next loop.
  • Node L1 Cache 170 is taken as an example, the L1 List Cache and the L1 Tranular Coordinate Cache may operate similarly.
  • the hit point calculator 140 calculates coordinate values of the ray-triangular hit point by using the distance from the triangle output from the T & I unit 130 and hit by the ray and the vector value of the given ray. Since only one ray-triangular hit point is generated per ray, the hit point calculator 140 may be implemented as one pipeline. In one embodiment, considering the cost efficiency, the heat point calculator 140 may be implemented in the T & I unit 130.
  • the shading unit 150 calculates a color value of the ray-triangular hit point using information stored in the material memory 195c and the triangle information cache 180.
  • the material memory 195c stores material information about triangles in the geometry data storage 1200, and in one embodiment, the material information includes a texture index, an ambient constant, and a dispersion constant. constant, reflection constant (specular constant), refractive index (refraction rate) (ie, alpha value), the angle of refraction (refraction angle) and the like.
  • the triangular information cache 180 is a cache of the geometric data storage unit 1200.
  • the triangular information cache 180 stores triangular information for the corresponding triangle required in the shading step, and the triangular information is a material index for reference of the material memory 195c. index) may be further included.
  • the shading unit 150 may calculate the color value of the ray-triangular hit point through the Pong lighting and the texture mapping, add the calculated color value to the previous color in the shading buffer 185e, and add the calculated color value.
  • the color value is stored in the shading buffer 185e.
  • the shading buffer 185e stores color values and shading information accumulated by an eye ray, a shadow ray, or a derived ray generated from a given pixel.
  • the shading information is used to determine whether a derived ray for the current ray is to be generated.
  • the shading unit 150 obtains material information (ie, reflectance and refractive index) from the material memory based on the material index included in the triangle information on the hit triangle. If the reflectance does not correspond to zero, the ray generator 120 may generate a reflected ray. If the refractive index does not correspond to zero, the ray generator 120 may generate a refractive ray. In addition, the ray generator 120 may generate a shadow ray for a light source.
  • the shading unit 150 transmits shading information including the coordinate value, the color value, and the shading ray type of the ray-triangular hit point to the setup processing unit 110.
  • the Phong lighting is described in HARRIS, D. 2004 An exponentiation unit for an opengl lighting engine.
  • the structure in IEEE Transactions on Computers] can be used, and texture mapping supports a bilinear filtering scheme and [HAKURA, ZS, AND GUPTA, A. 1997.
  • the cache structure presented in SIGARCH Computer Architecture News] was chosen.
  • FIG. 10 is a diagram illustrating a ray tracing board including the ray tracing core of FIG. 1.
  • the ray tracing board 2000 includes first to second ray tracing subboards 2010a to 2010b, and the first ray tracing subboard 2010a includes ray tracing chips 2020a to 2020b.
  • the second ray tracing subboard 2010b includes ray tracing chips 2020c to 2020d.
  • the ray tracing core 2020 is substantially the same as the ray tracing core 100 of FIG. 1, the differences will be mainly described.
  • the central processing unit (CPU) of the host computer runs scene management software 2005, and the scene management software 2005 builds an acceleration structure (AS), a USB interface and a bus functional model (BFM).
  • the acceleration structure AS, the geometry data, and the texture data are sent to the memory 2030a to 2030d in the ray tracing chip 2020.
  • the ray tracing cores 2020 then begin execution.
  • the first ray tracing chip 2010a operates as a master.
  • the XY generator 2040 in the first ray tracing chip 2010a sends a block address (ie, some blocks of the image) to the appropriate ray tracing core (eg, spare ray tracing chip) 2020.
  • the ray tracing core 2020 selected by the XY generator 2040 performs rendering for a predetermined pixel block after receiving the block address. For example, a given pixel block may correspond to a 16 ⁇ 16 pixel block. After rendering is complete, the ray tracing core 2020 may request the next block address from the XY generator 2040.
  • the final color value generated in each of the ray tracing cores 2020 is stored in the SRAM 2060 via the SRAM & LCD controller 2050.
  • the disclosed technique can have the following effects. However, since a specific embodiment does not mean to include all of the following effects or only the following effects, it should not be understood that the scope of the disclosed technology is limited by this.
  • the ray tracing core may support a multiple instruction stream multiple data stream (MIMD) parallel structure for efficient processing of ray tracing.
  • MIMD multiple instruction stream multiple data stream
  • the ray tracing core adopts an integrated pipeline structure suitable for the acceleration structure (AS) to efficiently perform the ray-box crossing, landing, and ray-triangle cross testing used in ray tracing.
  • AS acceleration structure
  • FIG. 1 is a block diagram illustrating a ray tracing core in accordance with one embodiment of the disclosed technology.
  • 2 and 3 are views for explaining a ray tracing process.
  • FIG. 4 is a diagram illustrating a block-based ray generation order and setup hardware of the setup processing unit of FIG. 1.
  • FIG. 5 is a block diagram illustrating a plurality of T & I units of FIG. 1.
  • 6 and 7 are diagrams for describing the T & I pipeline part of FIG. 5.
  • FIG. 8 is a diagram for describing a memory system of the T & I unit of FIG. 1.
  • FIG. 9 is a diagram for describing an acceleration structure and geometric data used in the ray tracing chip of FIG. 1.
  • FIG. 10 is a diagram illustrating a ray tracing board including the ray tracing core of FIG. 1.

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Abstract

레이 트레이싱 코어(Ray Tracing Core)는 스크린 좌표 값을 포함하는 아이 레이 생성 정보를 기초로 적어도 하나의 아이 레이를 생성하는 레이 생성부 및 상기 적어도 하나의 아이 레이를 각각 입력받고, 가속 구조(AS, Accelaration Structure)에서 상기 입력받은 아이 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)이 있는지 여부를 각각 체크하는 MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 가지는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함한다. 레이 트레이싱 코어는 레이 트레이싱의 효율적 처리를 위한 MIMD(Multiple Instruction stream Multiple Data stream) 병렬 구조를 지원할 수 있다.

Description

레이 트레이싱 코어 및 이를 포함하는 레이 트레이싱 칩
개시된 기술은 3D 그래픽 처리에 관한 것으로, 특히, 레이 트레이싱 코어 및 이를 포함하는 레이 트레이싱 칩에 관한 것이다.
3 차원 그래픽 기술은 컴퓨팅에 저장된 기하 데이터(geometric data)의 3 차원 표현을 사용하는 그래픽 기술로, 오늘날 미디어 산업과 게임 산업을 포함하는 다양한 산업에서 널리 사용되고 있다. 일반적으로 3 차원 그래픽 기술은 많은 연산량으로 인하여 별개의 고성능 그래픽 프로세서를 요구한다.
특히, 최근 프로세서의 발전에 따라 매우 현실적인 3 차원 그래픽을 생성할 수 있는 레이 트레이싱(ray tracing) 기술이 연구되고 있으며, 특히, 레이 트레이싱 기술은 반사, 굴절, 그림자를 포함하는 다양한 광 효과들(optical effects)을 시뮬레이션할 수 있다.
실시예들 중에서, 레이 트레이싱 코어(Ray Tracing Core)는 스크린 좌표 값을 포함하는 아이 레이 생성 정보를 기초로 적어도 하나의 아이 레이를 생성하는 레이 생성부 및 상기 적어도 하나의 아이 레이를 각각 입력받고, 가속 구조(AS, Accelaration Structure)에서 상기 입력받은 아이 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)이 있는지 여부를 각각 체크하는 MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 가지는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함한다.
실시예들 중에서, 레이 트레이싱 코어(Ray Tracing Core)는 아이 레이 생성 정보(eye ray generation information) 또는 세이딩 정보(shading information)(레이-삼각형 히트 포인트의 좌표 값과 컬러 값 및 세이딩 레이 타입을 포함함) 중 하나를 멀티플렉싱하는 셋업 프로세싱부, 상기 아이 레이 생성 정보 또는 세이딩 정보를 기초로 적어도 하나의 아이 레이 또는 세이딩 레이를 생성하거나 또는 최종 컬러 값을 결정하는 레이 생성부 및 MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 채택하고, 가속 구조(AS, Acceleration Structure)에서 상기 생성된 적어도 하나의 아이 레이 또는 세이딩 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)을 각각 결정하는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함한다.
실시예들 중에서, 레이 트레이싱 칩(ray tracing chip)은 복수의 레이 트레이싱 코어들, 상기 복수의 레이 트레이싱 코어들 중 적절한 레이 트레이싱 코어에 이미지의 일부 블록을 할당하는 XY 생성기 및 상기 복수의 레이 트레이싱 코어들 각각으로부터 출력된 최종 컬러 값을 저장하는 메모리를 포함한다. 상기 복수의 레이 트레이싱 코어들 각각은 스크린 좌표 값을 포함하는 아이 레이 생성 정보를 기초로 적어도 하나의 아이 레이를 생성하는 레이 생성부 및 상기 적어도 하나의 아이 레이를 각각 입력받고, 가속 구조(AS, Accelaration Structure)에서 상기 입력받은 아이 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)이 있는지 여부를 각각 체크하는 MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 가지는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함한다.
실시예들 중에서, 레이 트레이싱 칩(ray tracing chip)은 복수의 레이 트레이싱 코어들, 상기 복수의 레이 트레이싱 코어들 중 적절한 레이 트레이싱 코어에 이미지의 일부 블록을 할당하는 XY 생성기 및 상기 복수의 레이 트레이싱 코어들 각각으로부터 출력된 최종 컬러 값을 저장하는 메모리를 포함한다. 상기 복수의 레이 트레이싱 코어들 각각은 아이 레이 생성 정보(eye ray generation information) 또는 세이딩 정보(shading information)(레이-삼각형 히트 포인트의 좌표 값과 컬러 값 및 세이딩 레이 타입을 포함함) 중 하나를 멀티플렉싱하는 셋업 프로세싱부, 상기 아이 레이 생성 정보 또는 세이딩 정보를 기초로 적어도 하나의 아이 레이 또는 세이딩 레이를 생성하거나 또는 최종 컬러 값을 결정하는 레이 생성부 및 MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 채택하고, 가속 구조(AS, Acceleration Structure)에서 상기 생성된 적어도 하나의 아이 레이 또는 세이딩 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)을 각각 결정하는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함한다.
개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 개시된 기술의 일 실시예에 따른 레이 트레이싱 코어(ray tracing core를 설명하는 블록도이다.
도 1을 참조하면, 레이 트레이싱 코어(100)는 크게 데이터패스부(datapath part)와 메모리 시스템부(memory system part)로 구분된다. 일 실시예에서 레이 트레이싱 코어(100)는 그래픽 프로세서와 같은 칩에 포함될 수 있고, 다른 일 실시예에서 레이 트레이싱 코어(100)는 단일 칩으로 구현될 수 있다.
데이터패스부는 셋업 프로세싱부(setup processing unit)(110), 레이 생성부(ray generation unit)(120), 복수의 T&I 부들(Traversal & Intersection Unit)(130), 히트 포인트 계산부(Hit Point Calculation Unit)(140), 세이딩부(Shading Unit)(150) 및 제어부(160)를 포함한다. 메모리 시스템부는 레지스터(Register)(165), L1 캐시(Cache)(170), L2 캐시(175), 캐시(180), 버퍼(Buffer)(185), 스택(190) 및 메모리(Memory)(195)를 포함한다. 편의상, 도 1의 메모리 시스템부의 구성요소들 각각은 따로 구현되는 것으로 설명하였으나, 필요에 따라 구성요소들 중 적어도 일부는 물리적으로 동일한 메모리로 구현될 수 있다.
또한, 레이 트레이싱 칩(100)은 외부 메모리(External Memory)(1000)와 연결될 수 있고, 외부 메모리(1000)는 가속 구조(AS, Acceleration Structure) 저장부(1100), 기하 데이터(Geometry Data) 저장부(1200), 텍스쳐 이미지(Texture Image) 저장부(1300) 및 프레임(Frame) 저장부(1400)를 포함한다.
가속 구조(AS)는 레이 트레이싱에서 일반적으로 사용되는 kd-tree (k-depth tree) 또는 BVH(Bounding Volume Hierarchy)를 포함하고, 기하 데이터는 레이 트레이싱을 위한 삼각형에 관한 정보(이하, 삼각형 정보)를 포함한다. 일 실시예에서, 삼각형 정보는 삼각형 세 점에 대한 텍스처 좌표(texture coordinate)와 법선 벡터(normal vector)를 포함할 수 있다.
도 9는 도 1의 레이 트레이싱 칩에서 사용되는 가속 구조와 기하 데이터 간의 관계를 설명하기 위한 도면이다.
도 9에서, 가속 구조(AS)는 kd-tree를 사용한다고 가정하였다. kd-tree는 공간 분할 트리(spatial partitioning tree)의 일종으로, 레이-삼각형 교차 테스트(Ray-Triangle Intersection Test)를 위하여 사용된다. kd-tree는 박스 노드(Box Node)(910), 내부 노드(Inner Node)(920) 및 리프 노드(leaf node)(930)를 포함하고, 리프 노드(930)는 기하 데이터에 포함된 적어도 하나의 삼각형 정보를 포인팅하기 위한 삼각형 리스트를 포함한다. 일 실시예에서, 만일 기하 데이터에 포함된 삼각형 정보가 배열로 구현된 경우에는, 리프 노드(930)에 포함된 삼각형 리스트는 배열 인덱스에 상응할 수 있다.
도 2 및 도 3은 레이 트레이싱 과정을 설명하기 위한 도면이다. 도 1 내지 도 3을 참조하여 레이 트레이싱 코어(100)의 전체적인 동작을 설명한다.
셋업 프로세싱부(110)는 아이 레이 생성 정보(eye ray generation information)를 준비하고, 준비된 아이 레이 생성 정보와 세이딩부(150)로부터 출력된 세이딩 정보를 선택한다. 아이 레이 생성 정보는 아이 레이 생성을 위한 스크린 좌표 값을 포함한다. 세이딩 정보(shading information)는 스크린 좌표 값을 구하기 위한 레이 인덱스(후술함), 레이-삼각형 히트 포인트(ray-triangle hit point)(후술함)의 좌표 값과 컬러 값 및 세이딩 레이 타입을 포함하고, 세이딩 레이 타입에 따른 부가 정보를 더 포함할 수 있다. 세이딩 레이(shading ray)는 쉐도우 레이(shadow ray), 파생 레이(secondary ray) 또는 널 레이(NULL ray)를 포함하고, 파생 레이는 굴절 레이(refraction ray) 또는 반사 레이(reflection ray)를 포함한다. 굴절 레이의 경우 부가 정보는 레이-삼각형 히트 포인트의 굴절률을 포함하고, 반사 레이의 경우 부가 정보는 레이-삼각형 히트 포인트의 반사율을 더 포함한다. 셋업 프로세싱부(110)의 동작 방식은 도 4를 참조하여 후술한다.
레이 생성부(120)는 아이 레이 생성 정보 또는 세이딩 정보를 기초로 적어도 하나의 레이를 생성할 수 있다(단계 S310 또는 S340). 도 2에서 도시된 바와 같이, 적어도 하나의 레이는 아이 레이(E), 쉐도우 레이(S), 굴절 레이(F) 및/또는 반사 레이(R)를 포함할 수 있다. 만일 생성된 파생 레이의 개수가 2 이상인 경우에는 하나는 T&I 부(130)에 출력되고 나머지들은 파생 레이 스택(190)에 저장된다. 파생 레이의 경우, 레이 생성부(120)는 반사 레이(R)의 히트 포인트 또는 굴절 레이(F)의 히트 포인트를 고려할 필요가 있기 때문이다. 예를 들어, 반사 레이(F)와 굴절 레이(R) 모두가 생성되는 경우에는 반사 레이(F)는 T&I 부(130)에 출력될 수 있고 굴절 레이(R)는 파생 레이 스택(190)에 저장될 수 있다.
만일 세이딩 레이 타입이 널 레이에 상응하는 경우에는 레이 생성부(120)는 파생 레이 스택(190)에 저장된 파생 레이를 꺼내고, 꺼낸 파생 레이를 T&I 부(130)에 출력한다. 만일 세이딩 레이 스택(190)이 비어있는 경우에는 레이 생성부(120)는 레이 인덱스(후술함)를 기초로 스크린 좌표 값을 얻고, 스크린 좌표 값과 레이-삼각형 히트 포인트(후술함)의 컬러 값을 기초로 최종 컬러 값을 컬러 버퍼(185c)에 쓴다.
복수의 T&I 부들(130)은 병렬의 MIMD(Multiple Instruction stream Multiple Data stream) 구조를 채택하고, 복수의 T&I 부들(130) 각각은 레이 생성부(120)로부터 생성된 레이(아이 레이, 쉐도우 레이 또는 파생 레이)를 입력받고, 가속 구조(AS, Accelaration Structure)에서 레이와 교차되는 삼각형이 있는지 여부를 체크한다. 즉, 복수의 T&I 부들(130) 각각은 가속 구조(AS)를 방문(traverse)하고 삼각형들(triangles)에 대한 교차 테스팅(intersection testing)을 수행한다. 복수의 T&I 부들(130)의 동작 방식은 도 5 내지 도 11을 참조하여 후술한다.
히트 포인트 계산부(140)는 교차되는 삼각형(intersected triangle)에 대하여 레이-삼각형 히트 포인트(ray-triangle hit point)(즉, 교차되는 삼각형에서 레이가 히트되는 포인트)의 좌표 값을 계산하고, 세이딩부(150)는 레이-삼각형 히트 포인트에 대하여 컬러 값을 계산한다. 일 실시예에서, 세이딩부(150)는 레이-삼각형 히트 포인트에 대한 컬러 값을 얻기 위하여 퐁 조명(phong illumination)과 텍스쳐 매핑(texture mapping)을 수행할 수 있다(단계 S340). 또한, 세이딩부(150)는 레이 생성부(120)에 의한 최종 컬러 값의 결정 또는 세이딩 레이의 생성을 위한 세이딩 정보를 생성하고, 세이딩 정보를 셋업 프로세싱부(110)에 전송한다. 만일 더 이상의 레이 생성이 필요없는 경우에는 세이딩 레이 타입은 널 레이(Null Ray)에 상응할 수 있다. 일 실시예에서, 세이딩부(150)는 물질 메모리(195c)에 저장된 레이-삼각형 히트 포인트에 관한 물질 정보를 기초로 파생 레이의 생성을 결정할 수 있다. 이하, 데이터패스에 포함된 구성요소들 각각을 설명한다.
< 파이프라인 제어 구조 >
레이 트레이싱 알고리즘은 재귀적으로 수행되며, (i) 아이 레이 생성 과정(단계 S310) (ii) 가속 구조 방문(AS Traversal) 과정(단계 S320) (iii) 레이-삼각형 교차 테스트(ray-triangle intersection test) 과정(단계 S330) (iv) 세이딩 및 세이딩 레이 생성 과정(단계 S340)을 포함한다. 따라서 레이 트레이싱 알고리즘은 일반적인 스트리밍 파이프라인 구조(streaming pipeline architecture)를 사용하는 것이 적절하지 않을 수 있다.
개시된 기술은 레이 트레이싱 알고리즘에 적절한 파이프라인 구조를 도입하였으며, 제어부(160)는 파이프라인(레지스터)(165)의 플래그(flag)를 통하여 파이프라인의 동작을 제어한다. 즉, 개시된 기술은 파이프라인의 효율을 높이기 위하여 플래그(flag) 기반의 단순한 제어 구조를 사용한다. 일 실시예에서, 파이프라인의 레지스터(165)의 플래그는 온 또는 오프를 위한 1 비트 정보에 상응할 수 있고, 플래그가 온에 상응하는 경우 레지스터(165)는 이전의 스테이지에서 출력된 정보를 저장할 수 있다. 결과적으로 파이프라인은 플래그로 인하여 동기적(synchronous)으로 처리되나, 데이터패스를 구성하는 구성요소들 각각은 비동기적(asynchronous)으로 결과를 출력할 수 있다.
필요에 따라, 데이터패스를 구성하는 구성요소들 각각은 로드 불균형(load imbalance)로 인한 대기 시간을 줄이기 위하여 버퍼(185)를 사용할 수 있다. 예를 들어, 복수의 T&I 부들(130) 각각은 성능 향상과 MIMD 구조 지원을 위하여 버퍼(185)를 사용할 수 있다.
< 셋업 프로세싱부(110) >
셋업 프로세싱부(110)는 아이 레이 생성 정보를 초기화시킨다. 초기화 과정은 스크린 좌표 값을 결정하고, 결정된 스크린 좌표 값을 레이 인덱스로 변환하는 과정을 포함한다. 레이 인덱스는 파이프라인의 각 단계에서 레지스터(165)의 사이즈를 감소시키기 위하여 사용된다. 셋업 프로세싱부(110)는 스크린 좌표 값과 레이 인덱스를 레이 생성부(120)에 전송한다.
셋업 프로세싱부(110)는 아이 레이 생성 정보 또는 세이딩 정보를 멀티플렉싱한다. 일 실시예에서, 세이딩 정보는 아이 레이 생성 정보에 대하여 우선권(priority)을 가질 수 있다. 이전 스크린 좌표 값을 가지는 픽셀에서 생성된 레이에 대한 처리가 먼저 수행되는 것이 바람직하기 때문이다.
도 4는 도 1의 셋업 프로세싱부에 의한 블록 기반의 레이 생성 순서와 이를 구현하는 하드웨어를 설명하기 위한 도면이다.
스크린은 복수의 m X n (m과 n은 짝수) 픽셀 블록들(이하, 수퍼블록들)을 포함하고, 각 수퍼블록들은 동일한 크기를 가지는 N (N은 복수의 T&I 부들(130)의 개수) 개의 픽셀 블록들(이하, 서브블록들)을 포함한다.
셋업 프로세싱부(110)는 복수의 T&I 부들(130) 각각에서 캐시 히트율(cache hit rate)을 증가시키기 위하여 스크린을 복수의 블록들(즉, 서브블록들)로 분할하고 각 블록 기반의 아이 레이 생성 순서를 결정할 수 있다. 예를 들어, 스크린은 16 X 16 픽셀 블록으로 각각 구성된 복수의 수퍼블록들을 포함할 수 있고, 수퍼블록들 각각은 4 개의 8 X 8 픽셀 블록들로 각각 구성된 서브블록들을 포함할 수 있다. 제1 내지 제4 픽셀 블록들(410~440) 각각은 제1 내지 제4 T&I 부들(130a~130d)에 할당될 수 있다.
이하, 제1 서브블록(410)은 도 4 (b)에 도시된 8 X 8 픽셀 블록에 상응하고 제1 T&I 부(130a)에 할당된 것으로 가정한다.
셋업 프로세싱부(110)는 선형의 n-비트 카운터(450)를 사용하여 제1 T&I 부(130a)의 캐시 히트율을 증가시키기 위한 레이 생성 순서를 결정할 수 있다. 선형의 n-비트 카운터(450)의 제1 그룹(제1 그룹은 연속되지 않은 적어도 하나의 비트를 포함할 수 있음)은 서브블록의 x 좌표 값을 나타내고, 선형의 n-비트 카운터(450)의 제2 그룹(제2 그룹은 제1 그룹에 속한 비트를 포함하지 않으며 연속되지 않은 적어도 하나의 비트를 포함할 수 있음)은 서브블록의 y 좌표 값을 나타낸다.
레이 생성부(120)는 도 4 (b) 및 (c)에 도시된 바와 같이, 셋업 프로세싱부(110)에 의하여 결정된 아이 레이 생성 순서를 기초로 레이를 생성한다. 한편, 도 4 (b)에 도시된 픽셀(예를 들어, 픽셀 0)은 레이 생성을 위한 픽셀을 의미한다. 예를 들어, 64 개의 픽셀들의 경우, 셋업 프로세싱부(110)는 선형의 6-비트 카운터(450)를 포함할 수 있고, 선형의 6-비트 카운터(450)의 값 I = i5i4i3i2i1ii0의 경우에는 픽셀의 좌표 (x, y) = (i5i3i1, i4i2i0)에 상응할 수 있다. 즉, 도 4 (c)의 선형의 6-비트 카운터(450)는 카운트 수가 증가함에 따라 도 4 (b)의 픽셀 좌표가 쉽게 매핑되도록 구현된다.
< 레이 생성부(120) >
레이 생성부(120)는 셋업 프로세싱부(110)로부터 전송받은 스크린 좌표 값과 레이 인덱스를 레이 인덱스 매핑 테이블(195a)에 저장하고, 아이 레이 생성 정보 또는 세이딩 정보를 기초로 적어도 하나의 레이를 생성하거나 또는 최종 컬러 값을 컬러 버퍼(185a)에 저장한다.
아이 레이 생성 정보가 입력된 경우에는 레이 생성부(120)는 아이 레이(E)를 생성한다. 세이딩 정보가 입력된 경우에는 레이 생성부(120)는 세이딩 레이 타입에 따라 세이딩 레이(S, R, F)를 생성하고, 만일 세이딩 레이 타입이 널 레이에 상응하는 경우에는 레이 생성부(120)는 파생 레이 스택(190)에 저장된 파생 레이를 꺼낸다. 만일 파생 레이 스택(190)이 비어있는 경우에는 레이 생성부(120)는 레이 인덱스를 기초로 스크린 좌표 값을 구하고, 구한 스크린 좌표 값과 레이-삼각형 히트 포인트(후술함)의 컬러 값을 컬러 버퍼(185c)에 저장한다. 이하, 레이 생성부(120)가 레이를 생성하는 과정을 설명한다.
아이 레이 생성에 있어서, 레이 생성부(120)는 레이 인덱스 매핑 테이블(195a)을 이용하여 아이 레이의 스크린 좌표 값을 알아내고 스크린 좌표 값을 기초로 아이 레이(E)를 생성한다. 일반적으로, 아이 레이는 스크린 좌표 값과 카메라 위치(즉, 아이 위치)를 기초로 생성될 수 있다. 레이 생성부(120)는 복수의 T&I 부들(130) 중 적절한 T&I 부(예를 들어, 130a)에 생성된 아이 레이를 할당한다.
쉐도우 레이 생성에 있어서, 세이딩 레이 타입이 쉐도우 레이에 상응하는 경우에는 레이 생성부(120)는 레이-삼각형 히트 포인트(후술함)를 기초로 쉐도우 레이를 생성한다. 일반적으로, 쉐도우 레이는 스크린 좌표 값과 광 위치(light position)를 기초로 생성될 수 있다. 일 실시예에서, 연산량을 줄이기 위하여, 레이 생성부(120)는 광원(light source)의 수를 제한할 수 있다.
파생 레이 생성에 있어서, 세이딩 레이 타입이 파생 레이에 상응하는 경우에는, 레이 생성부(120)는 적어도 하나의 파생 레이(즉, 굴절 레이 및/또는 반사 레이)를 생성한다. 만일 파생 레이의 개수가 2 이상인 경우에는 레이 생성부(120)는 하나를 제외한 파생 레이를 파생 레이 스택(190)에 저장한다. 레이 생성부(120)는 복수의 T&I 부들(130) 중 적절한 T&I 부(예를 들어, 130b)에 저장되지 않은 파생 레이를 할당한다. 파생 레이 스택(190)에 저장된 파생 레이는 스크린 좌표 값, 방향 벡터 값 및 RGB에 대한 가중치를 포함할 수 있다. 일 실시예에서, 연산량을 줄이기 위하여, 레이 생성부(120)는 레이 깊이(ray depth)를 사용하여 파생 레이에 의한 파생 레이의 무제한적인 생성을 방지할 수 있다.
널 레이 생성에 있어서, 세이딩 레이 타입이 널 레이에 상응하는 경우에는 레이 생성부(120)는 파생 레이 스택(190)에 저장된 파생 레이를 꺼낸 다음 복수의 T&I 부들(130) 중 적절한 T&I 부(예를 들어, 130c)에 꺼낸 파생 레이를 할당한다. 만일 파생 레이 스택(190)이 비어있는 경우에는 레이 생성부(120)는 레이 인덱스를 기초로 스크린 좌표 값을 구하고, 구한 스크린 좌표 값과 레이-삼각형 히트 포인트(후술함)의 컬러 값을 기초로 최종 컬러 값을 컬러 버퍼(185c)에 저장한다. 컬러 버퍼(185c)에 저장된 최종 컬러 값은 외부 메모리(1000)에 저장된다.
< T&I 부(130) >
복수의 T&I 부들(130)은 가속 구조 방문(AS Traversal) 과정(단계 S320)과 레이-삼각형 교차 테스트(ray-triangle intersection test) 과정을 수행한다.
도 5는 도 1의 복수의 T&I 부들을 설명하기 위한 블록도이다.
도 5를 참조하면, 복수의 T&I 부들(130) 각각은 버퍼(185), L1 캐시(170) 및 T&I 파이프라인부(Traversal & Intersection Pipeline Unit)(135)를 포함한다.
복수의 T&I 부들(130)은 T&I 파이프라인부(135)가 독립적으로 실행되는 MIMD 병렬 구조를 채택한다. 이미 알려진 바와 같이, 레이 트레이싱 알고리즘은 MIMD 병렬 구조에 적합하게 각 레이를 독립적으로 처리할 수 있다. SIMD(Single Instruction stream Multiple Data stream)와 비교하여, MIMD 병렬 구조는 파이프라인을 보다 효율적으로 사용할 수 있는 장점을 가진다.
복수의 T&I 부들(130) 각각은 자체의 입력 버퍼(185a)와 출력 버퍼(185b)를 포함한다. 동일한 픽셀로부터 생성된 레이들(아이 레이 및 세이딩 레이)은 동일한 T&I 부(130)에서 처리되는 것이 바람직하기 때문이다. 또한, 복수의 T&I 부들(130) 각각은 자체 L1 캐시(170)를 포함한다. MIMD 구조는 효율적인 캐시 메모리를 요구하기 때문이다.
T&I 파이프라인부(135)는 (i) 방문(traversal) 과정, (ii) 삼각형 리스트 가져오기(triangle list fetch) 과정 및 (iii) 레이-삼각형 교차 테스트(ray-triangle intersection test) 과정을 수행한다. 가속 구조(AS)는 kd-tree에 상응한다고 가정하였다.
방문 과정에서, T&I 파이프라인부(135)는 가속 구조(AS)에서 노드들을 검색함으로써 레이와 교차되는 리프 노드(leaf node)를 찾는다. 가속 구조(AS)의 방문 알고리즘은 당업자에게 잘 알려져 있으므로, 이에 관한 설명은 생략한다. 삼각형 리스트 가져오기 과정에서, T&I 파이프라인부(135)는 교차되는 리프 노드에 포함된 삼각형 리스트를 읽는다. 레이-삼각형 교차 테스트 과정에서, T&I 파이프라인부(135)는 삼각형 리스트의 좌표 정보를 읽고 주어진 레이에 대하여 교차 테스트를 수행한다.
도 6 및 도 7은 도 5의 T&I 파이프라인부를 설명하기 위한 도면이다.
[SCHMITTLER, J., WALD, I., AND SLUSALL다 P. 2002. Saarcor: a hardware architecture for ray tracing. In Proceedings of the SIGGRAPH/EUROGRAPHICS conference on Graphics Hardware](이하, 참조문언 1)와 [SCHMITTLER, J., WOOP, S., WAGNER, D., PAUL, W. J., AND SLUSALLEK, P., 2004. Realtime ray tracing of dynamic scenes on an FPGA chip. In Proceedings of the SIGGRAPH/EUROGRAPHICS conference on Graphics Hardware](이하, 참조문언 2)에 있는 레이 트레이싱 구조는 방문(traversal)과 교차 테스트(intersection test)를 위하여 별개의 하드웨어를 사용한다. 그러나 도 5의 T&I 파이프라인부(135)는 방문(traversal)과 교차 테스트(intersection test) 간의 로드 불균형(load imbalance)를 일으키지 않고 가속 구조(AS)를 효율적으로 지원할 수 있도록 통합된 파이프라인 구조를 채택하였다. 즉, 도 7의 T&I 파이프라인부(135)는 방문(traversal)과 교차 테스트(intersection test)의 각 단계에서 동일한 하드웨어를 사용할 수 있다. 이하 상기 참조문언 1과 참조문언 2과의 차이점을 위주로 설명한다.
도 6 및 도 7에서, 가속 구조(AS)는 kd-tree에 상응한다고 가정하였다. 도 6은 T&I 파이프라인부(135)에서 수행되는 방문 과정 및 레이-삼각형 교차 테스트 과정에서 사용되는 연산기들과 연산기들의 개수를 설명한다. 방문 과정은 크게 레이-박스 교차 테스트(Ray-Box Intersection Test)와 방문(Traversal)을 포함한다. 도 9에서, kd-tree의 탑 노드(910)는 Box 노드에 상응하기 때문이다. 파이프라인 제어부(710)는 T&I 파이프라인부(135) 내의 파이프라인들을 제어한다.
레이-박스 교차 테스트, 방문 및 레이-삼각형 교차 테스트에서의 연산 과정은 MOLLER, T., AND TRUMBORE, B. 1997 Fast, minimum storage ray-triangle intersection, Journal of Graphics Tools에 잘 나타나 있으므로, 이에 관한 설명은 생략한다.
도 6에서 나타난 바와 같이, 레이-박스 교차 테스트에서 순차적으로 필요한 연산기들은 6 개의 플로팅 포인트 가산기(FADD, Floating Point Adder), 6 개의 플로팅 포인트 곱셈기(FMUL, Floating Point Multiplier), 3개의 제1 플로팅 포인트 비교기(FCOMP, Floating Point Comparator), 2 개의 제2 플로팅 포인트 비교기(FCOMP) 및 1 개의 제3 플로팅 포인트 비교기(FCOMP)를 포함한다.
도 6에서 나타난 바와 같이, 방문에서 순차적으로 필요한 연산기들은 1 개의 플로팅 포인트 가산기(FADD), 1 개의 플로팅 포인트 곱셈기(FMUL) 및 2 개의 플로팅 포인트 비교기(FCOMP)를 포함한다. 또한, 방문에서 순차적으로 필요한 연산은 스택 메모리(185d)로의 스택 쓰기 및 스택 읽기를 포함한다.
도 6에서 나타난 바와 같이, 레이-삼각형 교차 테스트에서 순차적으로 필요한 연산기들은 9 개의 제1 플로팅 포인트 가산기(FADD), 12 개의 제1 플로팅 포인트 곱셈기(FMUL), 6 개의 제2 플로팅 포인트 가산기(FADD), 12 개의 제2 플로팅 포인트 곱셈기(FMUL), 4 개의 트리플 입력 플로팅 포인트 가산기(TFADD, Tripple Input FADD), 1 개의 플로팅 포인트 가산기(FADD)와 플로팅 포인트 제산기(FDIV) 및 2 개의 플로팅 포인트 비교기(FCOMP)를 포함한다. 레이-삼각형 교차 테스트는 주어진 레이에 의하여 교차되는 가장 근접한 삼각형과 눈 위치(또는 카메라 위치)와 교차점 간의 거리를 계산한다. 만일 교차된 삼각형이 존재하는 경우에는 교차된 삼각형에 관한 정보는 히트 포인트 계산부(140)에 전송되고, 그렇지 않은 경우에는 다음의 방문 단계가 수행된다. 일 실시예에서, 레이-삼각형 교차 테스트는 MOLLER, T., AND TRUMBORE, B. 1997. Fast, minimum storage ray-triangle intersection. Journal of Graphics Tools에 제시된 알고리즘을 사용할 수 있다.
도 7은 방문 과정, 삼각형 리스트 가져오기 과정 및 레이-삼각형 교차 테스트 과정을 수행하기 위한 T&I 파이프라인부(135)의 구성을 설명한다. 도 7의 T&I 파이프라인부(135)는 통합된 하나의 파이프라인을 사용하여 도 6의 파이프라인 순서대로 방문 과정, 삼각형 가져오기 과정 및 레이-삼각형 교차 테스트 과정을 수행할 수 있도록 파이프라인을 구성한다. 즉, 도 7의 710에 포함된 파이프라인 단계는 방문 과정 및 레이-삼각형 교차 테스트 과정을 수행하고, 그 이외의 단계는 캐시 접근 또는 삼각형 리스트 가져오기 단계를 수행한다. 도 7에 나타난 바와 같이, 개시된 기술은 동작 모드들에 따라 별개의 하드웨어를 사용하지 않고 통합된 파이프라인 구조를 채택한다.
< T&I 부(130)의 메모리 시스템 >
도 8은 도 1의 T&I 부의 메모리 시스템을 설명하기 위한 도면이다.
T&I 부(130)에서 메모리 접근은 레이 트레이싱에서의 전체 메모리 접근의 절대적 다수를 차지하므로 T&I 부(130)의 메모리 시스템은 효율적으로 디자인될 필요가 있다. 도 1 및 5에 도시된 바와 같이, 복수의 T&I 부들(130) 각각은 세 개의 L1 캐시들을 포함하고, 공통의 L2 캐시를 사용한다. 캐시 메모리의 이중 구조(two-level hierarchy)에도 불구하고, 캐시 미스(cache miss)로 인한 파이프라인 스톨 시간(pipeline stall time)은 여전히 높다. 따라서 개시된 기술은 이를 해결하기 위하여 다음의 두 가지 방안들을 사용한다.
첫 번째 방안은 L1 캐시 미스에 관한 것으로, L1 캐시 미스가 발생한 경우 L1 캐시 미스가 다음 루프에서 해결되도록 L1 캐시 미스를 스톨(stall) 없이 건너뛰는 것이다. 도 5에서, 파이프라인 P1에서 캐시 미스가 발생한 경우 파이프라인 제어부(710)는 다음 단계의 파이프라인 P2로 스톨 없이 계속 진행한다. 캐시 제어부(미도시됨)는 파이프라인 P1의 재처리를 위하여 L2 캐시(175) 또는 외부 메모리(1000)로부터 미스된 데이터를 가져온다. 파이프라인 P18 후에 다시 파이프라인 P1이 다시 진행되면, L1 캐시에 대한 접근이 발생한다. 만일 캐시 미스가 해결되면 파이프라인 제어부(710)는 다음 단계의 파이프라인 P2를 정상적으로 처리하고, 만일 캐시 미스가 다시 발생하면 파이프라인 제어부(710)는 캐시 미스가 해결될 때까지 상기 과정을 반복한다. 결과적으로, 캐시 미스로 인한 캐시 미스 패널티는 상당히 완화될 수 있다.
두 번째 방안은 L2 캐시 미스에 관한 것으로, L2 캐시 미스가 발생한 경우 L2 캐시 미스를 스톨 없이 건너뛰는 것이다. 만일 현재의 레이에 대하여 L1 캐시 미스가 발생한 경우에는 L2 캐시 접근을 위한 요구가 L1 Addr FIFO(810)에 입력된다. L1 Addr FIFO(810)에 있는 현재 레이의 요구에 의한 L2 캐시 접근이 캐시 히트로 결론이 나면, 요구에 대한 주소와 데이터는 L1 Addr/Data FIFO(820)에 입력된다. 그렇지 않은 경우에는 외부 메모리(1000)에 대한 다른 요구가 L2 Addr FIFO(810)에 입력되고, L1 Addr FIFO(610)에 있는 현재 레이의 요구는 지워진다. 지워진 요구에 대한 캐시 접근은 다음 루프에서 다시 발생한다. 만약 다음 루프에서 발생된 캐시 접근이 발생하면 위에서 언급한 과정이 반복된다. 상기 과정은 캐시 접근이 히트로 결론이 날 때까지 반복된다. 따라서 현재 레이의 요구에 의한 L2 캐시 접근에서 캐시 미스가 발생한 경우라도 다음 레이의 요구에 의한 L2 캐시 접근은 허용된다. 결과적으로, 캐시 미스로 인한 캐시 미스 패널티는 상당히 완화될 수 있다.
도 8에서는 Node L1 Cache(170)를 예로 들었으나, L1 List Cache와 L1 Trangle Coordinate Cache도 유사하게 동작할 수 있다.
< 히트 포인트 계산부(140) 및 세이딩부(150) >
히트 포인트 계산부(140)는 T&I 부(130)로부터 출력되고 레이에 의하여 히트(hit)된 삼각형과의 거리와 주어진 레이의 벡터 값을 사용하여 레이-삼각형 히트 포인트의 좌표 값을 계산한다. 레이-삼각형 히트 포인트는 레이당 하나만 발생하므로 히트 포인트 계산부(140)는 하나의 파이프라인으로 구현될 수 있다. 일 실시예에서, 비용 효율을 고려하면 히트 포인트 계산부(140)는 T&I 부(130)에 구현될 수 있다.
세이딩부(150)는 물질 메모리(material memory)(195c)와 삼각형 정보 캐시(triangle information cache)(180)에 저장된 정보를 사용하여 레이-삼각형 히트 포인트의 컬러 값을 계산한다. 물질 메모리(195c)는 기하 데이터 저장부(1200)에 있는 삼각형에 관한 물질 정보를 저장하고, 일 실시예에서, 물질 정보는 텍스처 인덱스(texture index), 환경 상수(ambient constant), 분산 상수(diffuse constant), 반사 상수(specular constant), 굴절율(refraction rate)(즉, 알파 값), 굴절각(refraction angle) 등을 포함할 수 있다. 삼각형 정보 캐시(180)는 기하 데이터 저장부(1200)의 캐시로서, 세이딩 단계에서 요구되는 해당 삼각형에 대한 삼각형 정보를 저장하고, 삼각형 정보는 물질 메모리(195c)의 참조를 위한 물질 인덱스(material index)를 더 포함할 수 있다.
세이딩부(150)는 퐁 조명과 텍스처 매핑을 통하여 레이-삼각형 히트 포인트의 컬러 값을 계산할 수 있고, 계산된 컬러 값을 세이딩 버퍼(185e)에 있는 이전의 컬러에 계산된 컬러를 더하고, 더해진 컬러 값을 세이딩 버퍼(185e)에 저장한다. 세이딩 버퍼(185e)는 주어진 픽셀로부터 생성된 아이 레이, 쉐도우 레이 또는 파생 레이에 의하여 누적된 컬러 값과 세이딩 정보를 저장한다.
세이딩 정보는 현재 레이에 대한 파생 레이가 생성될지 여부를 결정하기 위하여 사용된다. 세이딩부(150)는 히트된 삼각형에 대한 삼각형 정보에 포함된 물질 인덱스를 기초로 물질 메모리로부터 물질 정보(즉, 반사율과 굴절율)를 가져온다. 만일 반사율이 0에 상응하지 않은 경우에는 레이 생성부(120)는 반사 레이를 생성할 수 있고, 만일 굴절율이 0에 상응하지 않은 경우에는 레이 생성부(120)는 굴절 레이를 생성할 수 있다. 또한, 레이 생성부(120)는 광원(light source)에 대한 쉐도우 레이를 생성할 수 있다. 세이딩부(150)는 레이-삼각형 히트 포인트의 좌표 값과 컬러 값 및 세이딩 레이 타입을 포함하는 세이딩 정보를 셋업 프로세싱부(110)에 전송한다.
일 실시예에서, 퐁 조명은 [HARRIS, D. 2004 An exponentiation unit for an opengl lighting engine. IEEE Transactions on Computers]에 있는 구조를 사용할 수 있고, 텍스처 매핑은 바이리니어 필터링 구조(bilinear filtering scheme)를 지원하고 [HAKURA, Z. S., AND GUPTA, A. 1997. The design and analysis of a cache architecture for texture mapping. SIGARCH Computer Architecture News]에 제시된 캐시 구조를 선택하였다.
도 10은 도 1의 레이 트레이싱 코어가 포함된 레이 트레이싱 보드(ray tracing board)를 설명하는 도면이다.
도 10을 참조하면, 레이 트레이싱 보드(2000)는 제1 내지 제2 레이 트레이싱 서브보드들(2010a~2010b)을 포함하고, 제1 레이 트레이싱 서브보드(2010a)는 레이 트레이싱 칩들(2020a~2020b)을 포함하며, 제2 레이 트레이싱 서브보드(2010b)는 레이 트레이싱 칩들(2020c~2020d)을 포함한다.
레이 트레이싱 코어(2020)은 도 1의 레이 트레이싱 코어(100)와 실질적으로 동일하므로, 그 차이점을 위주로 설명한다.
호스트 컴퓨터의 중앙 처리 장치(CPU)는 장면 관리 소프트웨어(Scene Management Software)(2005)를 실행하고, 장면 관리 소프트웨어(2005)는 가속 구조(AS)를 구축하고, USB 인터페이스와 BFM(Bus Functional Model)을 통하여 가속 구조(AS), 기하 데이터, 텍스처 데이터를 레이 트레이싱 칩(2020) 각각에 있는 메모리(DRAM)(2030a~2030d)에 보낸다. 그 후, 레이 트레이싱 코어들(2020)은 실행을 시작한다.
제1 레이 트레이싱 칩(2010a)은 마스터로 동작한다. 제1 레이 트레이싱 칩(2010a)에 있는 XY 생성기(2040)는 적절한 레이 트레이싱 코어(예를 들어, 한가한 레이 트레이싱 칩)(2020)에 블록 주소(즉, 이미지의 일부 블록)를 보낸다. XY 생성기(2040)에 의하여 선택된 레이 트레이싱 코어(2020)는 블록 주소를 받은 후에 소정의 픽셀 블록에 대하여 렌더링을 수행한다. 예를 들어, 소정의 픽셀 블록은 16 X 16 픽셀 블록에 상응할 수 있다. 렌더링 완료 후에, 레이 트레이싱 코어(2020)은 XY 생성기(2040)에 다음 블록 주소를 요구할 수 있다. 레이 트레이싱 코어(2020) 각각에서 생성된 최종 컬러 값은 SRAM & LCD 제어기(2050)를 통하여 SRAM(2060)에 저장된다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
일 실시예에 따른 레이 트레이싱 코어는 레이 트레이싱의 효율적 처리를 위한 MIMD(Multiple Instruction stream Multiple Data stream) 병렬 구조를 지원할 수 있다.
일 실시예에 따른 레이 트레이싱 코어는 가속 구조(AS)에 적절한 통합된 파이프라인 구조를 채택하여 레이 트레이싱에서 사용되는 레이-박스 교차, 방문, 레이-삼각형 교차 테스트를 효율적으로 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 개시된 기술의 일 실시예에 따른 레이 트레이싱 코어(ray tracing core를 설명하는 블록도이다.
도 2 및 도 3은 레이 트레이싱 과정을 설명하기 위한 도면이다.
도 4는 도 1의 셋업 프로세싱부에 의한 블록 기반의 레이 생성 순서와 이를 구현하는 하드웨어를 설명하기 위한 도면이다.
도 5는 도 1의 복수의 T&I 부들을 설명하기 위한 블록도이다.
도 6 및 도 7은 도 5의 T&I 파이프라인부를 설명하기 위한 도면이다.
도 8은 도 1의 T&I 부의 메모리 시스템을 설명하기 위한 도면이다.
도 9는 도 1의 레이 트레이싱 칩에서 사용되는 가속 구조와 기하 데이터를 설명하기 위한 도면이다.
도 10은 도 1의 레이 트레이싱 코어가 포함된 레이 트레이싱 보드(ray tracing board)를 설명하는 도면이다.

Claims (17)

  1. 스크린 좌표 값을 포함하는 아이 레이 생성 정보를 기초로 적어도 하나의 아이 레이를 생성하는 레이 생성부; 및
    상기 적어도 하나의 아이 레이를 각각 입력받고, 가속 구조(AS, Accelaration Structure)에서 상기 입력받은 아이 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)이 있는지 여부를 각각 체크하는 MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 가지는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함하는 레이 트레이싱 코어(Ray Tracing Core).
  2. 제1항에 있어서, 상기 레이 트레이싱 코어(Ray Tracing Core)는
    상기 입력받은 아이 레이와 교차되는 삼각형이 있는 경우에는, 상기 교차되는 삼각형에서 상기 아이 레이가 히트되는 히트 포인트에 대하여 컬러 값을 계산하는 세이딩부를 더 포함하는 것을 특징으로 하는 레이 트레이싱 코어.
  3. 제2항에 있어서, 상기 세이딩부는
    세이딩 레이가 생성될지 여부를 결정하기 위하여, 상기 히트 포인트의 좌표 값과 상기 계산된 컬러 값 및 세이딩 레이 타입을 포함하고 상기 세이딩 레이 타입에 따른 부가 정보를 포함할 수 있는 세이딩 정보를 생성하는 것을 특징으로 하는 레이 트레이싱 코어.
  4. 제3항에 있어서, 상기 레이 생성부는
    상기 생성된 세이딩 정보를 기초로 세이딩 레이를 생성하거나 또는 상기 생성된 세이딩 정보를 기초로 최종 컬러 값을 저장하는 것을 특징으로 하는 레이 트레이싱 코어.
  5. 제4항에 있어서, 레이 트레이싱 코어는 파생 레이를 저장하는 파생 레이 스택을 더 포함하고,
    상기 레이 생성부는
    상기 생성된 파생 레이의 개수가 2 이상인 경우에는 하나의 파생 레이를 상기 복수의 T&I 부들 중 하나에 할당하고, 나머지 파생 레이를 상기 파생 레이 스택에 저장하는 것을 특징으로 하는 레이 트레이싱 코어.
  6. 제5항에 있어서, 상기 레이 생성부는
    상기 세이딩 레이 타입이 널 레이에 상응하는 경우에는 상기 파생 레이 스택에 저장된 파생 레이를 꺼내어 상기 복수의 T&I 부들 중 하나에 할당하는 것을 특징으로 하는 레이 트레이싱 코어.
  7. 제1항에 있어서, 상기 복수의 T&I 부들 각각은
    상기 입력받은 아이 레이를 기초로 상기 가속 구조(AS)에 대한 방문 과정(traversal procedure), 삼각형 리스트 가져오기 과정(triangle list fetch procedure) 및 레이-삼각형 교차 테스트 과정(ray-triangle intersection test procedure)을 수행하는 T&I 파이프라인부(Traversal & Intersection Pipeline Unit)를 포함하는 것을 특징으로 하는 레이 트레이싱 코어.
  8. 제7항에 있어서, 상기 복수의 T&I 부들 각각은
    상기 MIMD 구조를 지원하기 위한 입력 버퍼와 출력 버퍼를 더 포함하는 것을 특징으로 하는 레이 트레이싱 코어.
  9. 제1에 있어서, 상기 레이 트레이싱 코어는
    상기 복수의 T&I 부들 각각의 캐시 히트율을 증가시키기 위하여 스크린을 복수의 블록들로 분할하고 각 블록 기반의 아이 레이 생성 순서를 결정하는 셋업 프로세싱부를 더 포함하는 것을 특징으로 하는 레이 트레이싱 코어.
  10. 제9에 있어서, 상기 셋업 프로세싱부는
    상기 스크린을 복수의 m X n (m과 n은 짝수) 픽셀 블록들(이하, 수퍼블록들)로 분할하고, 각 수퍼블록들을 동일한 크기를 가지는 N (N은 상기 복수의 T&I 부들 각각의 개수) 개의 픽셀 블록들(서브블록들)로 분할하며, 상기 서브블록들 기반의 상기 아이 레이 생성 순서를 결정하는 것을 특징으로 하는 레이 트레이싱 코어.
  11. 제10에 있어서, 상기 셋업 프로세싱부는
    상기 아이 레이 생성 순서를 결정하기 위한 선형의 n 비트 카운터를 포함하고, 상기 선형의 n 비트 카운터의 제1 그룹(상기 제1 그룹은 연속되지 않은 적어도 하나의 비트를 포함할 수 있음)은 상기 서브블록의 x 좌표 값을 나타내고 상기 선형의 n 비트 카운터의 제2 그룹(상기 제2 그룹은 상기 제1 그룹에 속한 비트를 포함하지 않으며 연속되지 않은 적어도 하나의 비트를 포함할 수 있음)은 상기 서브블록의 y 좌표 값을 나타내는 것을 특징으로 하는 레이 트레이싱 코어.
  12. 아이 레이 생성 정보(eye ray generation information) 또는 세이딩 정보(shading information)(레이-삼각형 히트 포인트의 좌표 값과 컬러 값 및 세이딩 레이 타입을 포함함) 중 하나를 멀티플렉싱하는 셋업 프로세싱부;
    상기 아이 레이 생성 정보 또는 세이딩 정보를 기초로 적어도 하나의 아이 레이 또는 세이딩 레이를 생성하거나 또는 최종 컬러 값을 결정하는 레이 생성부; 및
    MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 채택하고, 가속 구조(AS, Acceleration Structure)에서 상기 생성된 적어도 하나의 아이 레이 또는 세이딩 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)을 각각 결정하는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함하는 레이 트레이싱 코어(Ray Tracing Core).
  13. 제12항에 있어서, 상기 레이 트레이싱 코어는
    상기 생성된 적어도 하나의 아이 레이 또는 세이딩 레이를 기초로 상기 교차되는 삼각형에서 레이-삼각형 히트 포인트의 좌표 값을 계산하는 히트 포인트 계산부를 더 포함하는 것을 특징으로 하는 레이 트레이싱 코어.
  14. 제13항에 있어서, 상기 레이 트레이싱 코어는
    상기 계산된 레이-삼각형 히트 포인트의 컬러 값을 계산하고, 상기 계산된 레이-삼각형 히트 포인트의 좌표 값과 컬러 값 및 상기 세이딩 레이 타입을 포함하는 상기 세이딩 정보를 상기 셋업 프로세싱부에 전송하는 세이딩부를 더 포함하는 것을 특징으로 하는 레이 트레이싱 코어.
  15. 제12항에 있어서, 상기 복수의 T&I 부들 각각은
    상기 생성된 적어도 하나의 아이 레이 또는 세이딩 레이를 기초로 상기 가속 구조(AS)에 대한 방문 과정(traversal procedure), 삼각형 리스트 가져오기 과정(triangle list fetch procedure) 및 레이-삼각형 교차 테스트 과정(ray-triangle intersection test procedure)을 수행하는 T&I 파이프라인부(Traversal & Intersection Pipeline Unit)를 포함하는 것을 특징으로 하는 레이 트레이싱 코어.
  16. 복수의 레이 트레이싱 코어들;
    상기 복수의 레이 트레이싱 코어들 중 적절한 레이 트레이싱 코어에 이미지의 일부 블록을 할당하는 XY 생성기; 및
    상기 복수의 레이 트레이싱 코어들 각각으로부터 출력된 최종 컬러 값을 저장하는 메모리를 포함하고,
    상기 복수의 레이 트레이싱 코어들 각각은
    스크린 좌표 값을 포함하는 아이 레이 생성 정보를 기초로 적어도 하나의 아이 레이를 생성하는 레이 생성부; 및
    상기 적어도 하나의 아이 레이를 각각 입력받고, 가속 구조(AS, Accelaration Structure)에서 상기 입력받은 아이 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)이 있는지 여부를 각각 체크하는 MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 가지는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함하는 레이 트레이싱 칩(ray tracing chip).
  17. 복수의 레이 트레이싱 코어들;
    상기 복수의 레이 트레이싱 코어들 중 적절한 레이 트레이싱 코어에 이미지의 일부 블록을 할당하는 XY 생성기; 및
    상기 복수의 레이 트레이싱 코어들 각각으로부터 출력된 최종 컬러 값을 저장하는 메모리를 포함하고,
    상기 복수의 레이 트레이싱 코어들 각각은
    아이 레이 생성 정보(eye ray generation information) 또는 세이딩 정보(shading information)(레이-삼각형 히트 포인트의 좌표 값과 컬러 값 및 세이딩 레이 타입을 포함함) 중 하나를 멀티플렉싱하는 셋업 프로세싱부;
    상기 아이 레이 생성 정보 또는 세이딩 정보를 기초로 적어도 하나의 아이 레이 또는 세이딩 레이를 생성하거나 또는 최종 컬러 값을 결정하는 레이 생성부; 및
    MIMD 구조(Multiple Instruction stream Multiple Data stream Architecture)를 채택하고, 가속 구조(AS, Acceleration Structure)에서 상기 생성된 적어도 하나의 아이 레이 또는 세이딩 레이와 교차되는 삼각형(상기 삼각형은 공간을 구성함)을 각각 결정하는 복수의 T&I 부들(a plurality of Traversal & Intersection Units)을 포함하는레이 트레이싱 칩(ray tracing chip).
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