WO2011040077A1 - 映像出力装置及び映像の合成方法 - Google Patents

映像出力装置及び映像の合成方法 Download PDF

Info

Publication number
WO2011040077A1
WO2011040077A1 PCT/JP2010/057590 JP2010057590W WO2011040077A1 WO 2011040077 A1 WO2011040077 A1 WO 2011040077A1 JP 2010057590 W JP2010057590 W JP 2010057590W WO 2011040077 A1 WO2011040077 A1 WO 2011040077A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
input video
frame memory
video signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/057590
Other languages
English (en)
French (fr)
Inventor
勇司 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US13/390,440 priority Critical patent/US20120140118A1/en
Priority to JP2011534105A priority patent/JP5280546B2/ja
Priority to EP10820197A priority patent/EP2485475A1/en
Priority to BR112012007573A priority patent/BR112012007573A2/pt
Priority to CN2010800363344A priority patent/CN102484680A/zh
Priority to RU2012108637/07A priority patent/RU2012108637A/ru
Publication of WO2011040077A1 publication Critical patent/WO2011040077A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/222—Studio circuitry; Studio devices; Studio equipment
    • H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
    • H04N5/265—Mixing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1446—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display display composed of modules, e.g. video walls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G09G5/397—Arrangements specially adapted for transferring the contents of two or more bit-mapped memories to the screen simultaneously, e.g. for mixing or overlay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/222—Studio circuitry; Studio devices; Studio equipment
    • H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling

Definitions

  • the present invention relates to a video output device, and in particular, when a plurality of input video signals are combined to output one video, even if there is a frame shift between the input video signals that are input, tearing occurs.
  • the present invention relates to a video output device that can be suppressed.
  • the video signal When transmitting a video signal with a high resolution, the video signal may not be transmitted with a single cable due to the large amount of data. At that time, it is necessary to divide and transmit one video signal into a plurality of cables.
  • the video processing device may not be able to create a video signal because the processing capability of the video processing device is insufficient.
  • the video signal is divided, a video signal is created by a plurality of video processing devices, and these may be transmitted by separate cables.
  • Patent Document 1 discloses a video output apparatus that generates a single display video in which a display area for each input video is secured from a plurality of input videos, and displays the single display video.
  • the selection of the user and the area of each video are performed in order to prevent the occurrence of tearing that occurs when the videos are output simultaneously.
  • a method is disclosed in which a reference input video is selected based on a ratio or the like, and another input video is synchronized with the frame frequency of the reference input video. That is, when displaying a plurality of input images having different frame frequencies, a display image better for the user is output using any one of the plurality of input images as a main input image in accordance with a predetermined selection rule. It is disclosed.
  • the tearing means that a video break occurs in the video displayed on the screen, and the moving object in the video appears to have a line at the break, for example.
  • Patent Document 1 it is possible to suppress tearing that occurs when a plurality of videos having different frame frequencies are simultaneously displayed on one screen, but one video is divided. Later, tearing that occurs when re-synthesizes cannot be suppressed. In other words, it originally occurs when a video signal corresponding to one video is divided into a plurality of video signals and transmitted separately by a plurality of cables, for example, and then the video signals are combined again and displayed as one video. The tearing cannot be suppressed.
  • the present invention has been made in view of such a conventional problem, and occurs when one video signal is divided into a plurality of video signals and then the divided video signals are combined and displayed as one video. It is an object of the present invention to provide a video output device and a video composition method capable of suppressing tearing.
  • the video output apparatus of the present invention has a signal synthesis unit that synthesizes a plurality of input video signals, and outputs one video based on the video signal synthesized by the signal synthesis unit.
  • the signal synthesis unit synthesizes the reference input video signal and the reference input video signal.
  • the reference input video signal and the other input video signal are synthesized so that frames having a long overlap of frame periods are synthesized with the other input video signal.
  • the video composition method of the present invention is a video composition method for synthesizing a plurality of input video signals and outputting one video, wherein one of the plurality of input video signals is output.
  • a step of specifying a frame having a long overlap between frame periods in the reference input video signal and another input video signal combined with the reference input video signal And a step of synthesizing the frames specified in the above steps.
  • the plurality of input video signals are synthesized such that frames having a long overlap of the frame periods are synthesized with respect to the plurality of input video signals.
  • the phases of the input video signals may be shifted. This shift is generally due to a difference in the length of the input cable connected to the video output device, a shift in timing when the input video signal is output, or the like. Usually, the phase shift is usually within plus or minus 0.5 frames.
  • frames having a long overlap of frame periods are synthesized for a plurality of input video signals. For this reason, frames that do not correspond to each other are hardly synthesized, and tearing that is likely to occur when frames that do not correspond to each other are synthesized is less likely to occur.
  • the signal synthesis unit when one input video signal among a plurality of input video signals is used as a reference input video signal, the signal synthesis unit synthesizes the reference input video signal and the reference input video signal.
  • the reference input video signal and the other input video signal are synthesized such that frames having a long overlap of frame periods are synthesized with the other input video signal.
  • the video composition method according to the present invention is such that when one input video signal of a plurality of input video signals is used as a reference input video signal, the reference input video signal is combined with the reference input video signal.
  • the method includes a step of specifying a frame having a long overlap of frame periods and a step of synthesizing the frames specified in the above step.
  • the video output device or the video synthesis method suppresses tearing that occurs when one video signal is divided into a plurality of video signals and then the divided video signals are combined and displayed as one video. There is an effect that it is possible to do.
  • FIG. 8 is an explanatory diagram of an embodiment in which a lead frame number is generated by a lead frame number generation unit shown in FIG. 7. It is a block diagram which shows schematic structure of the video output device in Embodiment 4 of this invention.
  • (A) is a figure which shows the state at the time of dividing
  • (b) is dividing the frame memory of the video output device in Embodiment 1 or 2 of this invention into 2 frames
  • FIG. 6C is an example diagram showing the generation result of the write frame number and the read frame number in the case where the frame memory is used, and (c) is a case where the frame memory of the video output device in Embodiment 3 or 4 of the present invention is divided into three frames. It is an example figure which shows the production
  • (A) is an example figure which shows the production
  • (b) is an example of the video output apparatus in FIG. It is an example figure which shows the production
  • the plurality of input video signals input are asynchronous because they are combined into one video, and there is a shift between the video signals. Even so, a video output device that can reduce the tearing of the output video is provided.
  • FIG. 2 is a block diagram for illustrating a schematic configuration of the video output apparatus 1 according to the present embodiment.
  • the video output apparatus 1 includes a signal synthesizer 10 that synthesizes an input video signal as a main component, and in addition to the signal synthesizer 10, a video input terminal, a video output terminal, and a power source (not shown).
  • the signal synthesis unit 10 includes a first write address generation circuit 101 and a second write address generation circuit 102, a write frame number generation unit 110, a first frame memory 121 and a second frame memory 122, and an output timing signal generation circuit 130.
  • the first write address generation circuit 101, the second write address generation circuit 102, and the write frame number generation unit 110 function as a writing unit that writes the input video signal to the frame memory.
  • the output timing signal generation circuit 130, the read address generation circuit 140, the lead frame number generation unit 150, and the composite video signal output circuit 160 function as a reading unit that reads the input video signal written in the frame memory.
  • the first and second assigned to each circuit name correspond to the first input video signal and the second input video signal, respectively, in which the video signal is divided into two.
  • Each write address generation circuit counts two input valid signals and generates a write address for each.
  • the input valid signal is a signal corresponding to an input video signal that is a video signal input to the video output device, and is a signal that validates a period in which the video signal exists in the input video signal.
  • the input video signal is a signal that validates the period excluding the horizontal blanking period.
  • the input video signal is divided into two input video signals, for example, an input video signal corresponding to the upper stage and an input video signal corresponding to the lower stage on the display screen.
  • the input valid signal includes a first input valid signal and a second input valid signal corresponding to each.
  • the first write address generation circuit 101 to which the first input valid signal is input and the second input valid signal are provided.
  • An input second write address generation circuit 102 is provided.
  • the light frame number generation unit 110 takes the AND of the input valid signals, which are signals indicating the valid range of the input video signals, for two input video signals and counts the valid periods of the signals.
  • the light frame number is generated in the input video signal so that the input video signal of the longest period can be stored in the same frame. Therefore, the light frame number generation unit 110 receives the first input video signal and the second dominant video signal.
  • the AND of the valid signal is to obtain a period during which the two input valid signals are on.
  • the frame memory is a memory for writing an input video signal at a position specified by the write address and the write frame number.
  • the input video signal includes the first input video signal and the second input video signal
  • two frame memories are provided corresponding to the respective input video signals. Specifically, a first frame memory 121 to which a first input video signal is input and a second frame memory 122 to which a second input video signal is input are provided.
  • the first frame memory 121 receives the write address from the first write address generation circuit 101 and the write frame number from the write frame number generation unit 110.
  • the write address from the second write address generation circuit 102 and the write frame number from the write frame number generation unit 110 are input to the second frame memory 122.
  • the output timing signal generation circuit 130 generates an output timing signal so that each input video signal is output in a preset order in synchronization with the timing signal.
  • the read address generation circuit 140 counts the generated output timing signal and generates a read address.
  • the lead frame number generation unit 150 generates a frame number when reading a video signal from the first frame memory 121 and the second frame memory 122.
  • the read address and the lead frame number generated as described above are input and stored in each frame memory (first frame memory 121 and second frame memory 122).
  • the synthesized video signal output circuit 160 reads the input video signals from the position (frame memory area) designated by the read address and the lead frame number from the first frame memory 121 and the second frame memory 122, And outputs a video signal according to the output timing.
  • each frame memory is provided with a plurality of frame memory areas.
  • This frame memory area corresponds to the capacity for one frame.
  • Each frame memory area is numbered as an index for specifying each frame memory area.
  • Designating the position by the read address and the lead frame number means, for example, designating the frame memory area by the index.
  • the circuits other than the light frame number generation unit 110 have the same operations and operations as the corresponding circuits of a normal video output device, and thus description thereof is omitted. That is, in this embodiment, the operation and action of only the light frame number generation unit 110 will be described in detail.
  • FIG. 1 is a block diagram showing a schematic configuration of the light frame number generation unit 110 in FIG.
  • the light frame number generation unit 110 includes an extension circuit (111, 112) for extending an input valid signal (first and second input valid signals), an extended input valid signal ( An AND circuit 113 for ANDing the extended input valid signal), a counter 114 for counting a period during which the ANDed input valid signal is at a high level, and when the ANDed valid signal is changed from a high level to a low level.
  • the maximum value detection circuit 115 for comparing the previous maximum value by the counter 114 with the current maximum value and outputting the input number according to the comparison result, and the input video based on the input number output from the maximum value detection circuit 115
  • a frame number counter 116 for determining the light frame number for the signal and outputting the light frame number is provided.
  • the video output apparatus 1 (see FIG. 2) of the present embodiment has two input valid signals, the first input valid signal and the second input valid signal.
  • the extension circuit is also provided with two extension circuits, a first extension circuit 111 to which the first input valid signal is input and a second extension circuit 112 to which the second input valid signal is input. .
  • the first extended circuit 111 outputs a first extended input valid signal, which is a valid signal obtained by extending the first input valid signal.
  • the second extended circuit 112 outputs the second extended valid signal.
  • a second extended input valid signal that is a valid signal obtained by extending the input valid signal is output.
  • the first extension input valid signal and the second extension input valid signal are input to the AND circuit 113, and the AND circuit 113 performs an AND operation on the first extension input valid signal and the second extension input valid signal. Is done.
  • the ANDed result is output to the counter 114 and the maximum value detection circuit 115.
  • first vertical synchronization signal and the second vertical synchronization signal which are vertical synchronization signals respectively corresponding to the first input video signal and the second input video signal, are the maximum value detection circuit 115 and the frame number. Input to the counter 116 is possible.
  • the first light frame number and the second light frame number are output to the first frame memory 121 and the second frame memory 122 shown in FIG.
  • the second input valid signal is input earlier than the first input valid signal within a predetermined range. That is, a case where the second input video signal is input earlier than the first input video signal for the corresponding input video signal will be described.
  • valid signals..., 14, 15, 16... are input as the first input valid signals, and valid signals..., 24, 25, 26. .
  • the valid signals 14 and 24, the valid signals 15 and 25, the valid signals 16 and 26,... It is assumed that the output is suppressed for tearing.
  • the first input valid signal and the second input valid signal are respectively expanded by the first.
  • the circuit 111 and the first extension circuit 112 are connected. Specifically, the first extension circuit 121 shown in FIG. 1 is used to extend the first input valid signal, and first extension signals including extension valid signals..., 14 ′, 15 ′, 16 ′. An input valid signal is generated, and the second input valid signal is expanded by the second expansion circuit 112 shown in FIG. 1 to include extended valid signals..., 24 ′, 25 ′, 26 ′, etc. as shown in FIG. A second extension input valid signal is generated.
  • the vertical blanking period is detected, and vertical synchronizing signals respectively corresponding to the input numbers are generated.
  • the vertical synchronization signal can be generated by a general technique in the art, a detailed description thereof will be omitted.
  • a separately input signal may be used as the vertical synchronization signal.
  • the first vertical synchronization signal and the second input valid signal correspond to the first input valid signal and the second input valid signal, respectively (corresponding to the first input video signal and the second input video signal, respectively).
  • a second vertical synchronizing signal is generated.
  • both the first extension input valid signal and the second extension input valid signal are input to the AND circuit 113 (see FIG. 1), and the AND circuit 113 takes the AND of the first and second extension valid signals.
  • An AND valid signal is output.
  • FIG. 3 when the extended input valid signal 14 ′ and the second extended input valid signal are ANDed, AND valid signals 41 and 42 are generated, and the extended input valid signal 15 ′ and the second extended input valid signal are generated.
  • AND valid signals 51 and 52 are generated.
  • an AND valid signal 61 is generated.
  • an AND valid signal is input to the counter 114 (see FIG. 1), and the counter 114 counts a valid period during which each AND valid signal is at a high level (AND is “1”). That is, when the AND valid signal is at a low level (AND is “0”), it is not counted, and when it is at a high level, the counter is counted up by one unit.
  • the maximum value of the counter value obtained by counting the AND valid signals 41, 51, 52 by the counter is 3
  • the maximum value of the counter value obtained by counting the AND valid signals 42, 52, 62 is 6.
  • the maximum value detection circuit 115 (see FIG. 1) caused the AND valid signal to change from a high level to a low level (that is, AND is “1” ⁇ “0”). At this point, the maximum value of the current counter that has counted the valid period of the AND valid signal is compared with the maximum value of the counter that has counted the valid period of the previous high AND valid signal.
  • the counter stores the input number of the effective signal whose extended effective signal has changed.
  • the counter outputs the stored input number to the frame number counter, and resets after storing the maximum value.
  • the AND valid signals 41 and 42 will be described as an example.
  • the comparison is the maximum value 3 of the counter value before counting the AND valid signal 41 and the maximum value of the current counter value after counting the AND valid signal 42. 6 is compared.
  • the counter value of the AND valid signal 42 is the maximum, the extended valid signal at the time point when the AND “1” of the AND valid signal 42 becomes “0” (right terminal of the AND valid signal 42).
  • Check for changes As a result of the confirmation, since it is confirmed that the extended input valid signal 24 has changed, the counter stores the input number 2 of the corresponding extended valid signal.
  • the counter stores the first vertical synchronization signal. After the input number 2 is output to the frame number counter, the numerical value is reset, and the valid period of the next high-level AND valid signal 51 is counted.
  • the signal currently counted is the AND valid signal 51
  • the maximum value 3 of the counter value obtained by counting the AND valid signal 51, and the maximum value 6 of the counter value before the AND valid signal 42 is counted.
  • the current counter value is not the maximum
  • the current counter maximum value is stored, the numerical value is reset, and the next AND valid signal 52 is counted.
  • the method for comparing the AND valid signal 52 and the AND valid signal 51 is also as described above.
  • the input number of the upper and lower stage signals is determined by counting and comparing the valid period of the AND valid signal by the counter.
  • the input number is a number assigned to each input video signal (or corresponding input valid signal) divided and input.
  • the input number 1 and the input number 2 are described, but the present invention is not limited to this example. That is, any character may be used as long as it can be clearly described so as to distinguish a plurality of video signals.
  • the frame number counter 116 (see FIG. 1) counts up the write frame number of the input video signal corresponding to the input number with reference to the vertical synchronization signal corresponding to the input number. Subsequently, based on the vertical synchronization signal (the other vertical synchronization signal) different from the vertical synchronization signal corresponding to the input number, the light frame number of the other input video signal is the same as the counted up number.
  • the frame number counter 116 is a frame memory (shown in FIG. 1) corresponding to two write frame numbers (first write frame number and second write frame number) corresponding to each input number determined as described above. The data is output to the first frame memory 121 and the second frame memory 122).
  • the second light frame from the time when the second vertical synchronization signal is input (the time when the signal level changes from “0” to “1”). Count up the number. That is, the light frame number assigned to the previous video signal is further counted up by one unit. Then, when the first vertical synchronization signal is input (when the signal level changes from “0” to “1”), the first light frame number is set to the same light frame number as the second light frame number.
  • the light frame number is a frame memory that is attached to each of a plurality of input video signals so that one video is output by synthesizing video signals of the same frame number at the time of synthesis output. It is the number in.
  • the light frame number generation unit assigns frame numbers to a plurality of video signals that are input asynchronously, synthesizes the video signals having the same frame number, and outputs them as one video.
  • the present embodiment is a case where a signal having the same shape as the video signal of the above embodiment is input, but the second input valid signal is within the predetermined range when the first input valid signal (first input video signal) is within a predetermined range.
  • first input video signal first input video signal
  • second input video signal A case where the input is made earlier than (second input video signal) will be described. That is, a case where the first input video signal is input earlier than the second input video signal for the corresponding input video signal will be described.
  • the first input valid signal and the second input valid signal in the upper and lower stages are expanded, and an AND valid signal is generated by an AND circuit. Since the process up to counting the valid period of the AND valid signal by the counter is the same as that in the above embodiment, further explanation is omitted.
  • the input order of the upper and lower video signals is different (reverse) from that in the above embodiment, so that the AND result of the first extended input valid signal and the second extended input valid signal, and the counter The value obtained by counting the valid period of the AND valid signal is different from that in the above embodiment.
  • the counter 114 (see FIG. 1) counts the AND valid signals 41, 51, and 52 and the maximum counter value is 6, and the AND valid signals 42, 52, and 62 are counted.
  • the maximum counter value is 3.
  • the AND valid signals 41 and 42 will be described as an example.
  • the maximum value 6 of the counter value before the AND valid signal 41 is counted is compared with the maximum value 3 of the current counter value after the AND valid signal 42 is counted. As a comparison result, since the current counter value is not the maximum, the next AND valid signal 51 is counted after resetting the numerical value.
  • the maximum value detection circuit 115 (see FIG. 1) counts the AND valid signal 42 and stores the maximum value 3 of the previous counter value, and the maximum value 6 of the current counter value when the AND valid signal 51 is counted. And compare. In this comparison result, since the counter value of the AND valid signal 51 is the maximum, the extended input valid signal at the time point when the AND “1” of the AND valid signal 51 becomes “0” (the right terminal of the AND valid signal 51). 14 is confirmed to have changed, and the input number 1 of the corresponding valid signal is stored.
  • the stored input number 1 When the first vertical synchronization signal, which is the vertical synchronization signal corresponding to the stored input number 1, is input, the stored input number 1 is output, and the valid period of the AND valid signal 51 by the counter Is reset, and the valid period of the next high level AND valid signal is counted.
  • the frame number counter 116 determines the write frame number for each input video signal based on the first vertical synchronization signal corresponding to the input number 1, and uses the other vertical synchronization signal for the other vertical synchronization signal. The same frame number is output for the input video signal.
  • the frame number counter 116 is a frame memory (shown in FIG. 1) corresponding to two write frame numbers (first write frame number and second write frame number) corresponding to each input number determined as described above.
  • the data is output to the first frame memory 121 and the second frame memory 122).
  • the light frame number generation unit 110 assigns frame numbers to a plurality of video signals that are input asynchronously, synthesizes the input video signals having the same frame number, and outputs them as one video. .
  • FIG. 5 is a block diagram showing a schematic configuration of a video output device 1 ′ according to another embodiment of the present invention. As shown in FIG. 5, the video output device 1 ′ in the present embodiment is controlled by the video output device 1 in the first embodiment shown in FIG. 2, more specifically in the writing unit of the signal synthesis unit 10. And an arbitration circuit 170 as a unit.
  • the video output device includes a first write address generation circuit 101 and a second write address generation circuit 102, a write frame number generation unit 110, an arbitration circuit 170, a frame memory 120, an output timing signal generation circuit 130, A read address generation circuit 140, a lead frame number generation unit 150, a composite video signal output circuit 160, and the like are provided.
  • the parts other than the arbitration circuit 170 are substantially the same as those in the first embodiment, so the description will be outlined.
  • the write address generation circuit (first write address generation circuit 101 and second write address generation circuit 102) counts two input valid signals (first input video signal and second input video signal), respectively.
  • the write frame number generation unit 110 takes the AND of the input valid signal, which is a signal indicating the valid range of the input video signal, for the two input video signals, and validates the signal. The period is counted, and a light frame number is generated for the input video signal so that the video signal having the longest effective period can be stored in the same frame.
  • the frame memory 120 is a memory for writing an input video signal at a position specified by the write address and the write frame number.
  • two frame memories 121 and 122 are provided in accordance with the divided and input signals.
  • the arbitration circuit 170 since the arbitration circuit 170 is installed in the preceding stage, even with one frame memory 120, the same effect as in the first embodiment can be obtained.
  • the arbitration circuit 170 is installed in the preceding stage of the frame memory 120.
  • the arbitration circuit 170 receives the input timing of each input video signal, the input timing of the write address, and the input video signal to the frame memory 120.
  • control is performed so that each input video signal is sequentially written at the position specified by the write address and the write frame number.
  • the output timing signal generation circuit 130 generates an output timing signal so that the input video signal is output in a preset order in synchronization with the timing signal, and the read address generation circuit 140 generates the generated output timing.
  • the lead frame number generation unit 150 generates a frame number for reading a video signal from the frame memory, and the composite video signal output circuit 160 reads the read signal from the frame memory.
  • the input video signal is read from the position specified by the address and the lead frame number, synthesized, and the video signal is output according to the output timing.
  • the video output device 1 is configured by one frame memory by using an arbitration circuit. Therefore, the number of terminals and the number of parts of the entire apparatus can be reduced, and power consumption and cost can be reduced.
  • each input video signal is written before writing (writing) each input video signal into which the single video is divided and input to the frame memory by the write frame number generation unit. Assign the same light frame number to the corresponding frame.
  • reading (reading) from the frame memory a case has been described in which one video is output by reading and synthesizing input video signals with the same write frame number.
  • each input video signal is not read at the stage of writing the input video signal to the frame memory but at the stage of reading each input video signal written to the frame memory from the frame memory.
  • the video signal is divided into two will be described as an example.
  • the lead frame number generation unit performs the same operation as that performed by the write frame number generation unit in the first and second embodiments.
  • each input video signal into which one video is divided and input is not assigned the same light frame number, that is, a frame
  • writing is performed without any special processing, and in the stage of reading out from the frame memory, synthesis and output as an appropriate video are realized.
  • FIG. 6 is a block diagram showing a schematic configuration of the video output device 2 according to the present embodiment, more specifically, the signal synthesis unit 10.
  • the video output device 2 includes a first write address generation circuit 201, a second write address generation circuit 202, a first write frame number generation unit 211, a second write frame number generation unit 212, and a first frame.
  • a memory 221 and a second frame memory 222, an output timing signal generation circuit 230, a read address generation circuit 240, a lead frame number generation unit 250, a composite video signal output circuit 260, and the like are provided.
  • the first write address generation circuit 201, the second write address generation circuit 202, the first write frame number generation unit 211, and the second write frame number generation unit 212 serve as a writing unit that writes the input video signal to the frame memory. Function.
  • the output timing signal generation circuit 230, the read address generation circuit 240, the lead frame number generation unit 250, and the composite video signal output circuit 260 function as a reading unit that reads the input video signal written in the frame memory.
  • the first write address generation circuit 201 and the second write address generation circuit 202 count the first input video signal and the second input video signal, respectively, and generate a write address for each.
  • the first light frame number generation unit 211 and the second light frame number generation unit 212 write the first input video signal and the second input video signal to the first frame memory 221 and the second frame memory 222, respectively.
  • a light frame number is generated in the video signal.
  • the first frame memory 221 writes the first input video signal at the position specified by the write address and the write frame number
  • the second frame memory 222 is written at the position specified by the write address and the write frame number. Write the second input video signal.
  • the output timing signal generation circuit 230 generates an output timing signal so that each input video signal is output in a preset order in synchronization with the timing signal, and the read address generation circuit 240 generates the generated output.
  • the timing signal is counted and a read address is generated.
  • the lead frame number generator 250 counts the valid period of the first and second input video signals by taking the AND of the first and second input valid signals, which are signals indicating the valid range of the input video signals. Then, the lead frame number of each input video signal is determined so that the input video signals having the longest valid period can be simultaneously read from the corresponding frame memories.
  • the read address and the lead frame number generated as described above are input to each frame memory (the first frame memory 221 and the second frame memory 222).
  • the synthesized video signal output circuit 260 reads the input video signal from the position specified by the read address and the lead frame number from the first frame memory 221 and the second frame memory 222, synthesizes them, A video signal is output according to the output timing.
  • FIG. 7 is a block diagram for illustrating a schematic configuration of the lead frame number generation unit 250.
  • the lead frame number generation unit 250 includes first and second extension circuits 251 and 252 for extending the input first and second input valid signals, and an extended input valid signal ( An AND circuit 253 for ANDing the extended input valid signal), a first counter 254 for counting a period during which the ANDed input valid signal is at a high level, and the ANDed valid signal is changed from a high level to a low level.
  • a maximum value detection circuit 255 for comparing the previous maximum value by the first counter 254 with the current maximum value and outputting the input number according to the comparison result is provided. These are the same as the light frame number generation unit in the first embodiment.
  • the upper and lower first and second input valid signals are expanded by the first extension circuit 251 and the second extension circuit 252, respectively, and an AND valid signal is generated by the AND circuit 253, and As in the embodiment shown in FIG. 3, the first counter 254 counts the valid period of the AND valid signal and the count result is compared by the maximum value detection circuit 255.
  • the lead frame number generation unit 250 includes a second counter 256a and a third counter 256b that count the valid periods of the first and second vertical synchronization signals respectively corresponding to the first and second input valid signals. Therefore, the first light frame number generation unit 211 (see FIG. 6) determines the first vertical sync signal when the first vertical synchronization signal changes from a low level to a high level (that is, the signal level changes from “0” to “1”). A first light frame number corresponding to the input video signal is generated and stored in the first frame memory 221. Similarly, the second light frame number generation unit 212 (see FIG. 6) determines that the second vertical synchronization signal is changed from the low level to the high level (that is, the signal level changes from “0” to “1”). A second light frame number corresponding to the 2-input video signal is generated and stored in the second frame memory 222.
  • the lead frame number generation unit 250 includes a latch circuit for temporarily storing the frame number. The processing of each latch circuit will be described below.
  • the lead frame number generation unit 250 uses the other input valid signal having the longest valid period between the write frame number of the input valid signal corresponding to the input number determined based on the processing of the maximum value detection circuit and the input valid signal.
  • the signal write frame numbers are stored as one set, and the respective write frame numbers are stored in the first latch circuit 257a and the second latch circuit 257b, respectively.
  • the write frame numbers temporarily stored in the first latch circuit 257a and the second latch circuit 257b are transferred to the third latch circuit 258a and the fourth latch circuit 258b, respectively, in accordance with the vertical synchronizing signal for reading. These are used as the first lead frame number and the second lead frame number, respectively.
  • the lead frame number generation unit 250 stores the lead frame numbers of video signals of an appropriate combination to be combined as a set for a plurality of video signals input asynchronously. By synthesizing the input video signal having the lead frame number, one video without tearing is output.
  • FIG. 9 is a block diagram showing a schematic configuration of a video output device 2 ′ according to another embodiment of the present invention. As shown in FIG. 9, the video output device 2 ′ in the present embodiment is controlled by the video output device 2 in the third embodiment shown in FIG. 6, more specifically in the write unit of the signal synthesis unit 10. And an arbitration circuit 270 as a unit.
  • the arbitration circuit 270 has a function similar to that of the arbitration circuit 170 described in the second embodiment.
  • the arbitration circuit 270 is installed in the previous stage of the frame memory 220.
  • the arbitration circuit 270 adds the input timing of each input video signal, the input timing of the write address, and each input video signal to the frame memory 220. By adjusting the input timing of the write frame number, control is performed so that each input video signal is sequentially written at the position specified by the write address and the write frame number.
  • the light frame number generation unit in the first and second embodiments generates first and second light frame numbers for the first and second input video signals, respectively.
  • the first and second input video signals are sequentially assigned the light frame numbers consisting of “0” and “1”, respectively. To be assigned.
  • the first light frame number and the second frame number are signals indicating effective ranges of two input video signals by the light frame number generation unit.
  • An AND of the input valid signal is taken, the valid period of the signal is counted, and the first input video signal and the second input video signal are generated so that the input video signal with the longest valid period can be stored in the same frame.
  • the light frame number is a signal indicating effective ranges of two input video signals by the light frame number generation unit.
  • the first and second input video signals (input video signals having the same light frame number) having the light frame number “0” with hatched shading are combined, Output as one video.
  • the lead frame number at that time is read.
  • the first light frame number or the second light frame number may overlap.
  • the write frame number corresponding to the lead frame number is not clear, even when the read frame number corresponding to one read frame number is read out, tearing occurs in the output video. There is.
  • the lead frame number and the second write frame number are read out. Has an overlapping portion (“0”). Therefore, in the area A ′, the write frame number (“0”) for which writing has not been completed becomes the reading target.
  • the present embodiment it is possible to solve the above problem that the read frame number and the write frame number overlap by dividing one frame memory into frame memory areas for three frames. .
  • one frame memory is divided into frame memory areas for three frames including frame numbers 0, 1, and 2.
  • the first and second light frame numbers are generated by switching in the order of “0” ⁇ “1” ⁇ “2” ⁇ “0”, Lead frame numbers corresponding to the first and second write frame numbers are generated.
  • the lead frame number when reading a specific lead frame number, the lead frame number may overlap with the first and second write frame numbers. Does not occur.
  • the first and second write frame numbers corresponding to the lead frame number are surely read. be able to.
  • FIG. 11 is a signal display diagram for explaining a case where one frame memory is divided into frame memory areas for three frames in the video output devices according to the third and fourth embodiments.
  • the first and second write frame numbers are generated in the order of “0” ⁇ “1” ⁇ “2” ⁇ “0”...
  • the lead frame number generation unit is the same as in the third and fourth embodiments.
  • a series of processing as described above is performed to determine the first and second light frame numbers as one set. Then, first and second lead frame numbers are generated corresponding to the first and second write frame numbers in accordance with the read vertical synchronization signal.
  • the problem of the comparative example can be solved by adjusting the effective period of the input video signal.
  • the effective period of the input video signal and the effective period of the output signal are less than 2/3 of one frame time, thereby solving the problem of the comparative example with a frame memory having a capacity of 2 frames. can do.
  • the frame number is set to “0” even in the frame memory for two frames. By alternately switching from “1” to “0” to “1”..., It is possible to perform control so that the write operation and the read operation do not overlap in the frame memory having the same frame number.
  • FIG. 13A is a diagram illustrating the generation result of the write frame number and the read frame number when the effective period of the input video signal is adjusted to two thirds.
  • blank portions portions without numerals indicate periods during which no writing or reading is performed.
  • the capacity of two frames can be controlled so that the write frame number and the read frame number do not overlap.
  • the frame memory cannot be reduced to 2 frames.
  • the FIFO First In First Out: memory having first-in first-out characteristics
  • FIG. 12 is a diagram showing a schematic configuration of the video display device 3 provided with the FIFO.
  • the signal synthesizing unit 10 of the video display device 3 includes a first FIFO 371 (auxiliary memory) at the input unit of the first frame memory 321 and a third FIFO 373 (auxiliary memory) at the output unit. Is provided.
  • a second FIFO 372 (auxiliary memory) is provided at the input portion of the second frame memory 322, and a fourth FIFO 374 (auxiliary memory) is provided at the output portion thereof.
  • the input video signal corresponding to one third of the frame is temporarily stored in the first and second FIFOs 371 and 372, and the remaining two thirds are written in the frame memory. Therefore, in order to make the effective period of the input video signal less than 2/3, the size of each FIFO may be a maximum one-third frame.
  • the input video signal corresponding to the third frame is read while being temporarily stored in the third and fourth FIFOs 373 and 374.
  • FIG. 13B is a diagram similar to FIG. 13A, and shows the generation result of the write frame number and the read frame number when the FIFO is provided and the internal valid signal is shorter than 2/3 frame time. It is a figure illustrated.
  • a FIFO is provided and the internal valid signal is made shorter than 2/3 frame time, so that the write frame number and the read frame number can be obtained in a frame memory having a capacity of 2 frames. Control that does not overlap can be performed.
  • the overall configuration of the video apparatus in which the video output apparatus according to the present embodiment is used is not particularly limited.
  • the following configuration is conceivable.
  • a TV tuner (for example, connected to an antenna) is connected to the video output device as the first input (corresponding to the first input video signal), and the second input (corresponding to the second input video signal).
  • a player such as a BD or DVD is connected.
  • a configuration in which a display device such as a CRT, a liquid crystal display, or a PDP is connected as an output (corresponding to an output video signal) can be exemplified.
  • the internal valid signal can be made shorter than 2/3 frame time by using the FIFO, the write frame number and the read frame number do not overlap in a frame memory having a capacity of 2 frames. You can control.
  • the same effect can be obtained even if there are three or more inputs.
  • the signal synthesis unit in the input video signal, when the period in which a signal based on video is input is an effective signal period, the signal synthesis unit includes the reference input video signal and the other input signal.
  • the reference input video signal and the other input video signal are combined so that the effective signal periods having a long overlapping of the effective signal periods start at the same time, thereby overlapping the frame periods. Is characterized by synthesizing long frames.
  • the reference input video signal and the other input video signal By specifying an effective signal period in which the overlapping of the effective signal periods is long, a frame in which the overlapping of the frame periods is long is specified.
  • the frame to be synthesized is determined based on the overlap of the effective signal periods.
  • the signal synthesis unit is provided with a frame memory in which the input video signal is written for each of the plurality of input video signals, and the input video signal is stored in the frame memory.
  • the frame memory is provided with a plurality of frame memory areas, and the frame memory area is provided with an index for specifying each of the frame memory areas.
  • the frame memory stores the input video signal so that frames having a long overlap in the frame period are written to the frame memory area with the same index in the frame memory corresponding to the input video signal. It is characterized by writing in.
  • the corresponding frame is written to the frame memory area with the same index.
  • the corresponding frames can be synthesized by determining a single read address, for example, without performing any special operation.
  • the signal synthesizing unit is provided with a frame memory in which the input video signal is written for each of the plurality of input video signals.
  • a readout unit for reading out the input video signal is provided, the frame memory is provided with a plurality of frame memory areas, and the frame memory area is provided with an index for specifying each of the frame memory areas,
  • the reading unit determines the index of the frame memory area to be read in the frame memory corresponding to each input video signal so that frames having a long overlap of the frame periods are read simultaneously.
  • the writing of the video signal to the frame memory can be simplified, and for example, high-speed writing can be performed.
  • a single frame memory in which a plurality of the input video signals can be written in the signal synthesizer, and a plurality of the input videos to the single frame memory.
  • a writing control unit that controls writing in order so that signal writing timings do not overlap.
  • the write control unit for controlling the write timing of the input video signal.
  • a plurality of input video signals can be written in a single frame memory. Therefore, the configuration of the video output device can be simplified, and the manufacturing cost can be reduced.
  • the signal synthesis unit includes a frame memory in which the input video signal is written for each of the plurality of input video signals, and a writing unit that writes the input video signal to the frame memory. And a reading unit for reading the input video signal written in the frame memory.
  • the frame memory includes three frame memory areas, and each frame memory area includes the above-described frame memory area. An index for identifying each frame memory area is attached, and the writing unit and the reading unit are not simultaneously written to and read from the frame memory area with the same index. As described above, the writing and reading are performed. According to the above configuration, the frame memory is provided with three frame memory areas. For this reason, writing and reading are not performed simultaneously on the frame memory areas assigned the same index. Therefore, occurrence of tearing in the frame can be suppressed.
  • One frame memory area has a capacity corresponding to the data amount of one frame of the input video signal.
  • the signal synthesis unit includes a frame memory in which the input video signal is written for each of the plurality of input video signals, and a writing unit that writes the input video signal to the frame memory. And a reading unit for reading the input video signal written in the frame memory.
  • the frame memory has two frame memory areas, and each frame memory area has the above-mentioned When an index for identifying each frame memory is attached, and the period in which a signal based on video is input in the input video signal is an effective signal period, the effective signal period is 3 of the frame period.
  • the write unit and the read unit are less than two parts of the frame memory area with the same index. As not performed and the write and read simultaneously, and performs the above-described writing and reading.
  • the signal synthesis unit includes a frame memory in which the input video signal is written for each of the plurality of input video signals, and a writing unit that writes the input video signal to the frame memory.
  • Auxiliary memories each having a first-in first-out characteristic are provided, and the auxiliary memory has a capacity for storing an input video signal corresponding to a period of one third or more of the frame period.
  • the frame memory has two frame memory areas, and each frame memory area has a An index for specifying is attached, and the writing unit and the reading unit are configured so that the writing and reading are not performed simultaneously on the frame memory area to which the same index is attached. It is characterized by performing writing and reading.
  • the auxiliary memory corresponding to the effective signal period of the input video signal is less than 2/3 of the frame period or more than one third of the frame period is provided.
  • control program of the present invention causes a computer to function as the signal synthesizer.
  • control program is stored in the computer-readable recording medium of the present invention.
  • the present invention can be suitably used for a video apparatus that transmits a high-resolution video by dividing it into a plurality of cables.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Studio Circuits (AREA)
  • Television Systems (AREA)
  • Image Processing (AREA)

Abstract

　信号合成部(１０)は、第１入力有効信号と第２入力有効信号とにおいて、重なり合いが長いフレーム同士が合成されるように、第１入力映像信号と第２入力映像信号とを合成する。

Description

映像出力装置及び映像の合成方法
　本発明は、映像出力装置にかかり、特に複数の入力映像信号を合成して１つの映像を出力する際、入力された入力映像信号の間にフレームのずれなどがあっても、テアリングの発生を抑制することができる映像出力装置に関する。
　高い解像度の映像信号を送信する場合、そのデータ量が多いため、１本のケーブルで映像信号を送信できないときがある。そのとき、１つの映像信号を複数のケーブルに分割して伝送する必要がある。
　また、高い解像度の映像信号を作る場合、映像処理装置の処理能力が不足しているため、１台の映像処理装置では映像信号を作れないときもある。そのとき、映像信号を分割し、複数の映像処理装置で映像信号を作り、これらを別々のケーブルで伝送することもある。
　特許文献１には、複数の入力映像から入力映像毎の表示領域が確保された単一の表示映像を生成して、それを表示する映像出力装置が開示されている。
　そして、同文献には、上記複数の入力映像の間でフレーム周波数が異なる場合に、それらの映像を同時出力する際に生じるテアリングの発生を防止するために、使用者の選択や各映像の面積比などに基づいて基準となる入力映像を選択し、その基準となる入力映像のフレーム周波数に、他の入力映像を同期させる方案が開示されている。つまり、フレーム周波数が異なる複数の入力映像を表示する際に、所定の選択規則に従って上記複数の入力映像のうち何れかの入力映像を主たる入力映像として、使用者にとってより良好な表示映像を出力することが開示されている。
　なお、上記テアリングとは、画面に表示される映像のなかに、映像の分かれ目が生じ、その分かれ目で、例えば映像の中の移動する物体に線が入ったように見えたりすることを意味する。
日本国公開特許公報「特開２００７－２７１８４８号（２００７年１０月１８日公開）」 日本国公開特許公報「特開平７－１５４６８０号（１９９５年６月１６日公開）」 日本国公開特許公報「特開平７－７５０１４号（１９９５年３月１７日公開）」 日本国公開特許公報「特開平５－１７６２２９号（１９９３年７月１３日公開）」 日本国公開特許公報「特開平５－１０３２６０号（１９９３年４月２３日公開）」 日本国公開特許公報「特開平２－１６６４９５号（１９９０年６月２７日公開）」
　上記特許文献１に開示された技術では、例えばフレーム周波数が相違する複数の映像を１つの画面で同時に表示する際に発生するテアリングを抑制することは可能であるが、１つの映像が分割されたのち、再度合成する際に発生するテアリングを抑制することはできない。つまり、元々は１つの映像に対応する映像信号を複数の映像信号に分割して、例えば複数のケーブルで別々に送信した後、再び映像信号を合成して１つの映像として表示する際に発生するテアリングを抑制することができない。
　本発明は、かかる従来の課題を鑑みてなされたものであり、１つの映像信号を複数の映像信号に分割した後、分割された映像信号を合成して１つの映像として表示する際に発生するテアリングを抑制することが可能となる映像出力装置及び映像の合成方法を提供することを目的とする。
　本発明の映像出力装置は、上記課題を解決するために、複数の入力映像信号を合成する信号合成部を有し、上記信号合成部で合成された映像信号に基づいて１つの映像を出力する映像出力装置であって、上記複数の入力映像信号の内の１つの入力映像信号を基準入力映像信号とした場合、上記信号合成部は、上記基準入力映像信号と、上記基準入力映像信号と合成される他の入力映像信号とにおいて、互いのフレーム期間の重なり合いが長いフレーム同士が合成されるように、上記基準入力映像信号と上記他の入力映像信号とを合成することを特徴とする。
　本発明の映像の合成方法は、上記課題を解決するために、複数の入力映像信号を合成して１つの映像を出力する映像の合成方法であって、上記複数の入力映像信号の内の１つの入力映像信号を基準入力映像信号とした場合、上記基準入力映像信号と、上記基準入力映像信号と合成される他の入力映像信号とにおいて、互いのフレーム期間の重なり合いが長いフレームを特定するステップと、上記ステップで特定されたフレーム同士を合成するステップとを有することを特徴とする。
　上記映像出力装置又は映像の合成方法によれば、複数の入力映像信号について、互いのフレーム期間の重なり合いが長いフレーム同士が合成されるように、上記複数の入力映像信号が合成される。
　複数の入力映像信号が入力される映像出力装置において、その入力映像信号の位相がずれている場合がある。このずれは、一般に映像出力装置に接続されている入力ケーブルの長さの違いや、上記入力映像信号が出力される際のタイミングのずれ等による。そして、通常上記位相のずれは、通常プラスマイナス０．５フレーム以内であることが多い。
　ここで、構成又は方法によれば、複数の入力映像信号について、互いのフレーム期間の重なり合いが長いフレーム同士が合成される。そのため、対応しないフレーム同士が合成されにくくなり、対応しないフレーム同士が合成された場合に生じやすいテアリングが発生しにくくなる。
　よって、上記の構成又は方法によれば、１つの映像信号を複数の映像信号に分割した後、分割された映像信号を合成して１つの映像として表示する際に発生するテアリングを抑制することが可能となる。
　本発明の映像出力装置は、複数の入力映像信号の内の１つの入力映像信号を基準入力映像信号とした場合、信号合成部は、上記基準入力映像信号と、上記基準入力映像信号と合成される他の入力映像信号とにおいて、互いのフレーム期間の重なり合いが長いフレーム同士が合成されるように、上記基準入力映像信号と上記他の入力映像信号とを合成するものである。
　また、本発明の映像の合成方法は、複数の入力映像信号の内の１つの入力映像信号を基準入力映像信号とした場合、上記基準入力映像信号と、上記基準入力映像信号と合成される他の入力映像信号とにおいて、互いのフレーム期間の重なり合いが長いフレームを特定するステップと、上記ステップで特定されたフレーム同士を合成するステップとを有する方法である。
　上記映像出力装置、又は、上記映像の合成方法は、１つの映像信号を複数の映像信号に分割した後、分割された映像信号を合成して１つの映像として表示する際に発生するテアリングを抑制することが可能とするとの効果を奏する。
本発明の実施の形態１における映像出力装置のライトフレーム番号生成部の概略構成を示すブロック図である。 本発明の実施の形態１における映像出力装置の概略構成を示すブロック図である。 図１に示すライトフレーム番号生成部によりライトフレーム番号を生成する実施例の説明図である。 図１に示すライトフレーム番号生成部によりライトフレーム番号を生成する他の実施例の説明図である。 本発明の実施の形態２における映像出力装置の概略構成を示すブロック図である。 本発明の実施の形態３における映像出力装置の概略構成を示すブロック図である。 本発明の実施の形態３における映像出力装置のリードフレーム番号生成部の概略構成を示すブロック図である。 図７に示すリードフレーム番号生成部によりリードフレーム番号を生成する実施例の説明図である。 本発明の実施の形態４における映像出力装置の概略構成を示すブロック図である。 （ａ）は、フレームメモリを２フレーム分に分割した場合の状態を示す図であり、（ｂ）は、本発明の実施の形態１又は２における映像出力装置のフレームメモリを２フレーム分に分割した場合のライトフレーム番号及びリードフレーム番号の生成結果を示す例図である。 （ａ）は、フレームメモリを３フレーム分に分割した場合の状態を示す図であり、（ｂ）は、本発明の実施の形態１または２における映像出力装置のフレームメモリを３フレーム分に分割した場合のライトフレーム番号およびリードフレーム番号の生成結果を示す例図であり、（ｃ）は、本発明の実施の形態３または４における映像出力装置のフレームメモリを３フレーム分に分割した場合のライトフレーム番号およびリードフレーム番号の生成結果を示す例図である。 本発明の実施の形態６における映像出力装置の概略構成を示すブロック図である。 （ａ）は、入力映像信号の有効期間を３分の２に調整した場合のライトフレーム番号及びリードフレーム番号の生成結果を示す例図であり、（ｂ）は、図１２における映像出力装置のライトフレーム番号及びリードフレーム番号の生成結果を示す例図である。
　以下、本発明の実施の形態について、詳細に説明する。
　本発明は、複数の入力映像信号を合成して１つの映像として出力する場合、１つの映像に合成されるため入力される複数の入力映像信号同士が非同期であり、映像信号同士にずれが有っても、出力映像のテアリングが軽減できる映像出力装置を提供する。
　本発明を理解しやすく説明するため、以下本発明の実施形態においては、１つの映像を２つのケーブルに分割して伝送する場合、すなわち、入力映像信号を上下段の２部分に分けて、２つのケーブルで伝送する場合を説明する。もちろん、本発明は、映像信号が３つ以上に分割入力される場合でも有効である。
〔実施の形態１〕
　図２は、本実施の形態の映像出力装置１の概略構成示すためのブロック図である。同図に示すように、映像出力装置１は、入力映像信号を合成する信号合成部１０を主な構成要素とし、上記信号合成部１０の他に、図示しない映像入力端子，映像出力端子，電源部等を有している。そして、上記信号合成部１０は、第１ライトアドレス生成回路１０１と第２ライトアドレス生成回路１０２、ライトフレーム番号生成部１１０、第１フレームメモリ１２１と第２フレームメモリ１２２、出力タイミング信号生成回路１３０、リードアドレス生成回路１４０、リードフレーム番号生成部１５０、及び合成映像信号出力回路１６０などを備えている。
　ここで、上記第１ライトアドレス生成回路１０１、第２ライトアドレス生成回路１０２及びライトフレーム番号生成部１１０は、入力映像信号をフレームメモリに書き込む書き込み部として機能する。
　また、上記出力タイミング信号生成回路１３０、リードアドレス生成回路１４０、リードフレーム番号生成部１５０及び合成映像信号出力回路１６０は、フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部として機能する。
　また、各回路名称に付けられている第１，第２とは、映像信号が２つに分割されている第１入力映像信号，第２入力映像信号にそれぞれ対応している。
　上記各ライトアドレス生成回路は、２つの入力有効信号をカウントして、それぞれにライトアドレスを生成する。ここで上記入力有効信号とは、映像出力装置に入力される映像信号である入力映像信号に対応する信号であり、上記入力映像信号において、映像信号が存在する期間を有効とする信号である。言い換えると、入力映像信号において、水平ブランキング期間を除く期間を有効とする信号である。
　本実施の形態では、入力映像信号が、例えば表示画面における上段に対応する入力映像信号と下段に対応する入力映像信号のように、２つの入力映像信号に分かれている。そして、上記入力有効信号には、それぞれに対応して、第１入力有効信号と第２入力有効信号とがある。
　そのため、本実施の形態の映像出力装置１には、上記ライトアドレス生成回路として、上記のように、第１入力有効信号が入力される第１ライトアドレス生成回路１０１と、第２入力有効信号が入力される第２ライトアドレス生成回路１０２とが設けられている。
　ライトフレーム番号生成部１１０は、２つの入力映像信号について、その入力映像信号の有効範囲を示す信号である上記入力有効信号のアンド（重なり合い）を取ってその信号の有効期間をカウントし、有効期間が最も長い期間の入力映像信号が同じフレームに格納できるように、入力映像信号にライトフレーム番号を生成する。そのため、上記ライトフレーム番号生成部１１０には、上記第１入力映像信号と上記第２有力映像信号とが入力される。
　なお、上記有効信号のアンドを取るとは、２つの入力有効信号が互いにオンである期間を求めることである。
　フレームメモリは、入力映像信号を、上記ライトアドレス及びライトフレーム番号で指定された位置に書き込むためのメモリである。
　本実施の形態では、入力映像信号には、第１入力映像信号と第２入力映像信号とがあるため、上記フレームメモリも、それぞれの入力映像信号に対応して、２つ設けられている。具体的には、第１入力映像信号が入力される第１フレームメモリ１２１と、第２入力映像信号が入力される第２フレームメモリ１２２とが設けられている。
　そして、上記第１フレームメモリ１２１には、上記第１ライトアドレス生成回路１０１からのライトアドレスと、上記ライトフレーム番号生成部１１０からのライトフレーム番号とが入力される。
　また、上記第２フレームメモリ１２２には、同様に、上記第２ライトアドレス生成回路１０２からのライトアドレスと、上記ライトフレーム番号生成部１１０からのライトフレーム番号とが入力される。
　出力タイミング信号生成回路１３０は、各入力映像信号をタイミング信号に同期してあらかじめ設定された順序で出力するように、出力タイミング信号を生成する。
　リードアドレス生成回路１４０は、生成された出力タイミング信号をカウントして、リードアドレス生成する。
　リードフレーム番号生成部１５０は、上記第１フレームメモリ１２１及び第２フレームメモリ１２２から映像信号を読み出す場合のフレーム番号を生成する。
　以上のようにして生成されたリードアドレス及びリードフレーム番号は、各フレームメモリ（第１フレームメモリ１２１及び第２フレームメモリ１２２）に入力・格納される。
　そして、合成映像信号出力回路１６０は、第１フレームメモリ１２１及び第２フレームメモリ１２２の中から、上記リードアドレスとリードフレーム番号とで指定された位置（フレームメモリ領域）から入力映像信号読み出し、それらを合成して、出力タイミングに応じて映像信号を出力する。
　詳しくは、上記各フレームメモリには、複数のフレームメモリ領域が設けられている。このフレームメモリ領域は、１フレーム分の容量に対応している。また、各フレームメモリ領域には、それぞれを特定するための指標として番号が付されている。
　上記リードアドレスとリードフレーム番号とで位置を指定するとは、例えば、上記フレームメモリ領域を上記指標によって指定することを意味する。
　ここで、説明を理解しやすくするために、当業においてよく使われている部分及びその動作に対しては、その詳細な説明を省略する。
　本実施の形態において、ライトフレーム番号生成部１１０以外の回路は、普通の映像出力装置の該当回路と同じ動作及び作用を有するので、説明は省略する。つまり、本実施例においては、ライトフレーム番号生成部１１０のみの動作及び作用などについて詳細に説明する。
　図１は、図２におけるライトフレーム番号生成部１１０の概略構成を示すブロック図である。同図に示すように、ライトフレーム番号生成部１１０は、入力される有効信号（第１，第２入力有効信号）を拡張するための拡張回路（１１１，１１２）、拡張された入力有効信号（拡張入力有効信号）をアンドするためのアンド回路１１３、アンドされた入力有効信号の高いレベルにある期間をカウントするためのカウンタ１１４、アンドされた有効信号が高いレベルから低いレベルに変更する時点で、カウンタ１１４による以前の最大値と今の最大値を比較し、比較結果によって入力番号を出力するための最大値検出回路１１５、最大値検出回路１１５から出力された上記入力番号に基づいて入力映像信号に対するライトフレーム番号を決めるとともに、そのライトフレーム番号を出力するフレーム番号カウンタ１１６などを備えている。
　より詳しくは、本実施の形態の映像出力装置１（図２を参照）には、入力有効信号が、上記第１入力有効信号と第２入力有効信号との２つある。そのため、上記拡張回路も、上記第１入力有効信号が入力される第１拡張回路１１１と、上記第２入力有効信号が入力される第２拡張回路１１２との２つの拡張回路が設けられている。
　そして、上記第１拡張回路１１１からは、上記第１入力有効信号が拡張された有効信号である第１拡張入力有効信号が出力され、同様に、上記第２拡張回路１１２からは、上記第２入力有効信号が拡張された有効信号である第２拡張入力有効信号が出力される。
　そして、上記第１拡張入力有効信号と第２拡張入力有効信号とが、上記アンド回路１１３に入力され、上記アンド回路１１３で、上記第１拡張入力有効信号と第２拡張入力有効信号とがアンドされる。このアンドされた結果は、上記カウンタ１１４と最大値検出回路１１５に出力される。
　また、上記第１入力映像信号と第２入力映像信号とにそれぞれ対応する垂直同期信号である第１垂直同期信号と第２垂直同期信号とは、何れも、上記最大値検出回路１１５及びフレーム番号カウンタ１１６に入力可能とされている。
　そして上記フレーム番号カウンタ１１６からは、第１ライトフレーム番号と第２ライトフレーム番号とが、それぞれ、図２に示す上記第１フレームメモリ１２１と第２フレームメモリ１２２とに出力される。
　〔１－１〕
　以下、図１，３に基づいて、ライトフレーム番号生成部１１０によりライトフレーム番号を決める手順を具体的に説明する。
　非同期の状態で入力される上下段２つの入力映像信号（何れか一方の入力映像信号が基準入力映像信号となり、他方の入力映像信号が上記基準入力映像信号と合成される他の入力映像信号となる。以下の説明においても同様。）の入力番号を１及び２として、上段の入力映像信号に対応した入力有効信号を第１入力有効信号、下段の入力映像信号に対応した入力有効信号を第２入力有効信号とする。
　本実施例においては、第２入力有効信号が所定範囲以内で第１入力有効信号より早めに入力された場合を説明する。すなわち、対応する入力映像信号について、第２入力映像信号が第１入力映像信号よりも早めに入力される場合について説明する。
　図３に示すように、第１入力有効信号として、有効信号…，１４，１５，１６…が入力され、第２入力有効信号として、有効信号…，２４，２５，２６…が入力されている。ここで、図３に示す場合は、例えば、出力時は、上下段の有効信号において、有効信号１４と２４、有効信号１５と２５、有効信号１６と２６…が合成され、出力映像として出力されるの際のテアリングが抑制される出力である場合を想定している。
　まず、第１入力有効信号と第２入力有効信号とを考えた場合、各入力有効信号は水平ブランキング期間で途切れているので、第１入力有効信号及び第２入力有効信号をそれぞれ第１拡張回路１１１及び第１拡張回路１１２で繋げる。具体的には、図１に示す第１拡張回路１２１により第１入力有効信号を拡張して、図３に示すような拡張有効信号…，１４’，１５’，１６’…を含む第１拡張入力有効信号を生成し、図１に示す第２拡張回路１１２により第２入力有効信号を拡張して、図３に示すような拡張有効信号…，２４’，２５’，２６’…を含む拡張第２拡張入力有効信号を生成する。
　また、垂直ブランキング期間を検出して、上記入力番号にそれぞれ対応する垂直同期信号を生成する。ここで、垂直同期信号の生成は、当業の一般的な技術によって生成できるので、詳細な説明は省略する。なお、垂直同期信号は、別途、入力される信号を使っても良い。本実施例においては、上記第１入力有効信号と第２入力有効信号とにそれぞれ対応して（第１入力映像信号と第２入力映像信号とにそれぞれ対応して）、第１垂直同期信号と第２垂直同期信号を生成する。
　次に、第１拡張入力有効信号及び第２拡張入力有効信号をともにアンド回路１１３（図１を参照）に入力し、アンド回路１１３により上記第１，第２拡張有効信号のアンドを取ることで、アンド有効信号が出力される。例えば、図３に示すように、拡張入力有効信号１４’と第２拡張入力有効信号とをアンドすると、アンド有効信号４１，４２が生成され、拡張入力有効信号１５’と第２拡張入力有効信号とをアンドすると、アンド有効信号５１，５２が生成され、拡張入力有効信号１６’と第２拡張入力有効信号とをアンドすると、アンド有効信号６１が生成される。
　次に、アンド有効信号をカウンタ１１４（図１を参照）に入力して、カウンタ１１４にて各アンド有効信号の高いレベル（アンドが「１」）となる有効期間をカウントする。つまり、アンド有効信号が、低いレベル（アンドが「０」）である時はカウントせず、高いレベルである時はカウンタを１単位分カウントアップする。例えば、図３に示すように、カウンタにより、アンド有効信号４１、５１、５２をカウントしたカウンタ値の最大値は３であり、アンド有効信号４２、５２、６２をカウントしたカウンタ値の最大値は６である。
　カウンタ１１４による各アンド有効信号のカウント作業と共に、最大値検出回路１１５（図１を参照）により、アンド有効信号が高いレベルから低いレベル（すなわち、アンドが「１」→「０」）になった時点で、アンド有効信号の有効期間カウントした今のカウンタの最大値と、前の高アンド有効信号の有効期間をカウントしたカウンタの最大値を比較する。
　比較結果、今のカウンタ値が最大であれば、カウンタは拡張有効信号が変化した有効信号の入力番号を記憶しておく。そして、垂直同期信号が入力されると、カウンタは記憶しておいた入力番号をフレーム番号カウンタに出力し、当該最大値を記憶した後リセットする。
　例えば、アンド有効信号４１、４２を例として説明すると、上記比較とは、アンド有効信号４１をカウントした前のカウンタ値の最大値３と、アンド有効信号４２をカウントした今のカウンタ値の最大値６とを比較する。この場合の比較結果では、アンド有効信号４２のカウンタ値が最大であるので、アンド有効信号４２のアンド「１」が「０」となる時点（アンド有効信号４２の右端末）で、拡張有効信号の変化を確認する。その確認の結果として、拡張入力有効信号２４が変化したことが確認されるので、カウンタは対応する拡張有効信号の入力番号２を記憶しておく。そして、上記記憶された入力番号２に対応する垂直同期信号とは異なる垂直同期信号（もう一方の垂直同期信号）である第１垂直同期信号が入力されると、カウンタは当該記憶しておいた入力番号２をフレーム番号カウンタに出力してから、当該数値をリセットして、次の高いレベルのアンド有効信号５１の有効期間をカウントする。
　逆に、今のカウンタによる値が最大ではなければ、今のカウンタの値をリセットし、次の高いレベルのアンド有効信号の有効期間をカウントする。
　例えば、今のカウントしている信号がアンド有効信号５１である時は、アンド有効信号５１をカウントしたカウンタ値の最大値３と、アンド有効信号４２をカウントした前のカウンタ値の最大値６とを比較する。比較結果として、今のカウンタによる値が最大ではないので、今のカウンタ最大値を記憶し、当該数値をリセットして、次のアンド有効信号５２をカウントする。アンド有効信号５２とアンド有効信号５１との比較方法も、上記通りである。
　このように、カウンタにより、アンド有効信号の有効期間をカウントして比較することで、上下段信号の入力番号を決める。
　ここで、入力番号とは、複数に分割されて入力される入力映像信号（又は、それぞれ対応する入力有効信号）にそれぞれ付けられた番号である。本実施例においては、入力番号１、入力番号２と表記したが、この表記例に限らない。つまり、複数の映像信号を区別するように明確に表記できれば、何れの文字で表記してもよい。
　続いて、フレーム番号カウンタ１１６（図１を参照）は、入力番号に対応する垂直同期信号を基準に、上記入力番号に対応する入力映像信号のライトフレーム番号をカウントアップする。続いて、上記入力番号に対応する垂直同期信号とは異なる垂直同期信号（もう一方の垂直同期信号）を基準に、もう一方の入力映像信号のライトフレーム番号を、上記カウントアップした番号と同じ番号とする。そして、フレーム番号カウンタ１１６は、上記のようにして決定された各入力番号に対応する２つのライトフレーム番号（第１ライトフレーム番号と第２ライトフレーム番号）を対応したフレームメモリ（図１に示す第１フレームメモリ１２１と第２フレームメモリ１２２）に出力する。
　例えば、この実施例のように、入力番号が２である場合は、第２垂直同期信号が入力される時点（信号のレベルが「０」から「１」になる時点）から、第２ライトフレーム番号をカウントアップする。すなわち、前の映像信号に付けられたライトフレーム番号をさらに１単位分カウントアップする。そして、第１垂直同期信号が入力される時点（信号のレベルが「０」から「１」になる時）で、第１ライトフレーム番号を第２ライトフレーム番号と同じライトフレーム番号とする。
　ここで、ライトフレーム番号とは、合成出力時、同じフレーム番号の映像信号を合成することで、１つの映像が出力されるように、入力された複数の入力映像信号に各々付けられる、フレームメモリ内の番号である。
　以上のようにして、ライトフレーム番号生成部により、非同期して入力される複数の映像信号に対してフレーム番号を付け、同じフレーム番号の映像信号を合成して、１つの映像として出力する。
　〔１－２〕
　以下、図１，４に基づいて、ライトフレーム番号を決める手順の他の例を説明する。ここでも、１つの映像を２つのケーブルに分割して伝送する場合、すなわち、入力映像信号が上下段の２部分に分けられた場合を例として説明する。
　なお、本実施例は、上記実施例の映像信号と同様の形状を有する信号を入力した場合であるが、第１入力有効信号（第１入力映像信号）が所定範囲以内で第２入力有効信号（第２入力映像信号）より早めに入力された場合を説明する。すなわち、対応する入力映像信号について、第１入力映像信号が第２入力映像信号よりも早めに入力される場合について説明する。
　また、説明を簡単にするために、各信号の名称及び符号を、それぞれ上記実施例と同じものを付けて説明する。
　本実施例において、上下段の第１入力有効信号と第２入力有効信号とを拡張して、アンド回路にてアンド有効信号を生成する。そして、カウンタによりアンド有効信号の有効期間をカウントすることまでは、上記実施例と同じであるので、更なる説明は省略する。
　ただし、本実施例においては、上下段の映像信号の入力順序が上記実施例と異なる（逆）であるので、第１拡張入力有効信号と第２拡張入力有効信号とのアンド結果、及びカウンタによるアンド有効信号の有効期間をカウントした値が、上記実施例と異なっている。
　例えば、図４に示すように、カウンタ１１４（図１を参照）により、アンド有効信号４１、５１、５２をカウントしたカウンタ値の最大値は６であり、アンド有効信号４２、５２、６２をカウントしたカウンタ値の最大値は３である。
　アンド有効信号４１、４２を例として説明すると、アンド有効信号４１をカウントした前のカウンタ値の最大値６と、アンド有効信号４２をカウントした今のカウンタ値の最大値３とを比較する。比較結果として、今のカウンタによる値が最大ではないので、数値をリセットしてから次のアンド有効信号５１をカウントする。
　そして、最大値検出回路１１５（図１を参照）により、アンド有効信号４２をカウントして記憶した前のカウンタ値の最大値３と、アンド有効信号５１をカウントした今のカウンタ値の最大値６とを比較する。今回の比較結果では、アンド有効信号５１のカウンタ値が最大であるので、アンド有効信号５１のアンド「１」が「０」となる時点（アンド有効信号５１の右端末）で、拡張入力有効信号１４が変化したことが確認され、対応する有効信号の入力番号１を記憶しておく。そして、上記記憶された入力番号１に対応する垂直同期信号である第１垂直同期信号が入力されると、当該記憶しておいた入力番号１を出力し、カウンタによるアンド有効信号５１の有効期間の数値をリセットしてから次の高いレベルのアンド有効信号の有効期間をカウントする。
　続いて、フレーム番号カウンタ１１６（図１を参照）は、入力番号１に対応する第１垂直同期信号を基準に、各入力映像信号にライトフレーム番号を決め、もう一方の垂直同期信号で他方の入力映像信号に対して同じフレーム番号を出力する。
　すなわち、入力番号が１である場合は、第１垂直同期信号が入力される時点（信号のレベルが「０」から「１」になる時点）から、第１ライトフレーム番号を、前の入力映像信号に付けられた番号と比べ、１単位分カウントアップする。そして、他方の垂直同期信号である第２垂直同期信号が入力される時点（信号のレベルが「０」から「１」になる時）で、第２ライトフレーム番号を第１ライトフレーム番号と同じライトフレーム番号とする。そして、フレーム番号カウンタ１１６は、上記のようにして決定された各入力番号に対応する２つのライトフレーム番号（第１ライトフレーム番号と第２ライトフレーム番号）を対応したフレームメモリ（図１に示す第１フレームメモリ１２１と第２フレームメモリ１２２）に出力する。
　以上のようにして、ライトフレーム番号生成部１１０により、非同期して入力される複数の映像信号に対してフレーム番号を付け、同じフレーム番号の入力映像信号を合成して、１つの映像として出力する。
〔実施の形態２〕
　図５は、本発明の他の実施の形態による映像出力装置１’の概略構成を示すブロック図である。図５に示すように、本実施の形態における映像出力装置１’は、図２に示す上記実施の形態１における映像出力装置１に、より詳しくは上記信号合成部１０の書き込み部に、書き込み制御部としての調停回路１７０をさらに備えた構成を有している。
　つまり、本実施の形態における映像出力装置は、第１ライトアドレス生成回路１０１と第２ライトアドレス生成回路１０２、ライトフレーム番号生成部１１０、調停回路１７０、フレームメモリ１２０、出力タイミング信号生成回路１３０、リードアドレス生成回路１４０、リードフレーム番号生成部１５０、及び合成映像信号出力回路１６０などを備えている。ここで、調停回路１７０以外の部分は、上記実施の形態１とほぼ同様であるので、説明は概述する。
　上述のように、ライトアドレス生成回路（第１ライトアドレス生成回路１０１と第２ライトアドレス生成回路１０２）は、それぞれ２つの入力有効信号（第１入力映像信号と第２入力映像信号）をカウントして、それぞれにライトアドレスを生成し、ライトフレーム番号生成部１１０は、２つの入力映像信号について、その入力映像信号の有効範囲を示す信号である上記入力有効信号のアンドを取ってその信号の有効期間をカウントし、有効期間が最も長い期間の映像信号が同じフレームに格納できるように、入力された映像信号にライトフレーム番号を生成する。
　また、フレームメモリ１２０は、入力映像信号を、上記ライトアドレス及びライトフレーム番号で指定された位置に書き込むためのメモリである。ここで、上記実施の形態１では、分割・入力される信号に応じて、２つのフレームメモリ１２１・１２２（図２を参照）が設けられていた。これに対して本実施の形態では、その前段に調停回路１７０が設置されているので、１つのフレームメモリ１２０であっても、上記実施の形態１と同じ効果が得られる。
　すなわち、調停回路１７０はフレームメモリ１２０の前段に設置されており、当該調停回路１７０は、フレームメモリ１２０への、各入力映像信号の入力タイミングと、ライトアドレスの入力タイミングと、各入力映像信号に付けられたライトフレーム番号の入力タイミングとを調整して、各入力映像信号が、上記ライトアドレス及びライトフレーム番号で指定された位置に順番に書き込まれるように制御する。
　また、出力タイミング信号生成回路１３０は、入力映像信号をタイミング信号に同期してあらかじめ設定された順序で出力するように、出力タイミング信号を生成し、リードアドレス生成回路１４０は、生成された出力タイミング信号をカウントしてリードアドレス生成し、リードフレーム番号生成部１５０は、上記フレームメモリから映像信号を読み出す場合のフレーム番号を生成し、合成映像信号出力回路１６０は、フレームメモリの中から、上記リードアドレスとリードフレーム番号とで指定された位置から入力映像信号読み出し、それらを合成して、出力タイミングに応じて映像信号を出力する。
　このように、本実施例では、調停回路を用いることで、１つのフレームメモリで映像出力装置１が構成されている。そのため、装置全体の端子数や部品点数を削減することができ、消費電力やコストを下げることができる。
〔実施の形態３〕
　以下、図６～８に基づいて、本発明の他の実施形態による映像出力装置の構成及び動作を説明する。
　ここで、上記の実施の形態１，２では、ライトフレーム番号生成部により、１つの映像が分割して入力される各入力映像信号をフレームメモリに書き込む（ライト）前に、それぞれの入力映像信号の対応するフレームに同じライトフレーム番号を付ける。そして、フレームメモリから読み出す（リード）際は、同じライトフレーム番号が付けられた入力映像信号を読み出して合成することで、１つの映像を出力する場合を説明した。
　これに対して、本実施の形態の映像出力装置では、入力映像信号をフレームメモリに書き込む段階ではなく、フレームメモリに書き込まれた各入力映像信号を、フレームメモリから読み出す段階で、各入力映像信号を対応付けながら合成して、１つの映像として出力することを特徴としている。以下、映像信号が２つに分割されている場合を例にして説明する。
　すなわち、実施の形態１，２においてライトフレーム番号生成部が行っていた作用と同様の作用を、実施の形態３ではリードフレーム番号生成部が行う。
　そして、本実施の形態においては、リードフレーム番号生成部にラッチ回路を設置することで、１つの映像が分割して入力される各入力映像信号に同じライトフレーム番号を付けずに、すなわち、フレームメモリに書き込む段階では特段の処理をすることなく書き込み、フレームメモリから読み出す段階で適切な１つの映像として合成・出力することを実現している。
　なお、ラッチ回路を設置することは必須ではなく、リードフレーム番号生成部の構成としては種々の構成が可能である。
　以下、より具体的に説明する。
　図６は、本実施の形態による映像出力装置２、より詳しくは信号合成部１０の概略構成を示すブロック図である。同図に示すように、映像出力装置２は、第１ライトアドレス生成回路２０１と第２ライトアドレス生成回路２０２、第１ライトフレーム番号生成部２１１と第２ライトフレーム番号生成部２１２、第１フレームメモリ２２１と第２フレームメモリ２２２、出力タイミング信号生成回路２３０、リードアドレス生成回路２４０、リードフレーム番号生成部２５０、及び合成映像信号出力回路２６０などを備えている。
　ここで、上記第１ライトアドレス生成回路２０１、第２ライトアドレス生成回路２０２、第１ライトフレーム番号生成部２１１及び第２ライトフレーム番号生成部２１２は、入力映像信号をフレームメモリに書き込む書き込み部として機能する。
　また、上記出力タイミング信号生成回路２３０、リードアドレス生成回路２４０、リードフレーム番号生成部２５０及び合成映像信号出力回路２６０は、フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部として機能する。
　第１ライトアドレス生成回路２０１及び第２ライトアドレス生成回路２０２は、それぞれ第１入力映像信号及び第２入力映像信号をカウントして、それぞれにライトアドレスを生成する。
　第１ライトフレーム番号生成部２１１及び第２ライトフレーム番号生成部２１２は、第１入力映像信号及び第２入力映像信号を、それぞれ第１フレームメモリ２２１及び第２フレームメモリ２２２に書き込むとき、各入力映像信号にライトフレーム番号を生成する。
　そして、第１フレームメモリ２２１は、上記ライトアドレス及びライトフレーム番号で指定された位置に第１入力映像信号を書き込み、第２フレームメモリ２２２は、上記ライトアドレス及びライトフレーム番号で指定された位置に第２入力映像信号を書き込む。
　また、出力タイミング信号生成回路２３０は、各入力映像信号をタイミング信号に同期してあらかじめ設定された順序で出力するように、出力タイミング信号を生成し、リードアドレス生成回路２４０は、生成された出力タイミング信号をカウントして、リードアドレス生成する。
　リードフレーム番号生成部２５０は、第１及び第２入力映像信号について、その入力映像信号の有効範囲を示す信号である第１及び第２入力有効信号のアンドを取ってその信号の有効期間をカウントし、有効期間が最も長い期間の入力映像信号をそれぞれ対応するフレームメモリから同時に読み出せるように、各入力映像信号のリードフレーム番号を決める。
　ここで、以上のようにして生成されたリードアドレス及びリードフレーム番号は、各フレームメモリ（第１フレームメモリ２２１及び第２フレームメモリ２２２）に入力される。
　そして、合成映像信号出力回路２６０は、第１フレームメモリ２２１及び第２フレームメモリ２２２の中から、上記リードアドレスとリードフレーム番号とで指定された位置から入力映像信号読み出し、それらを合成して、出力タイミングに応じて映像信号を出力する。
　以下、図７，８に基づいて、リードフレーム番号生成部２５０の構成及び各構成の処理について詳細に説明する。
　図７は、リードフレーム番号生成部２５０の概略構成を示すためのブロック図である。同図に示すように、リードフレーム番号生成部２５０は、入力される第１，第２入力有効信号をそれぞれ拡張するための第１，第２拡張回路２５１，２５２、拡張された入力有効信号（拡張入力有効信号）をアンドするためのアンド回路２５３、アンドされた入力有効信号の高いレベルにある期間をカウントするための第１カウンタ２５４、アンドされた有効信号が高いレベルから低いレベルに変更する時点で、第１カウンタ２５４による以前の最大値と今の最大値を比較し、比較結果によって入力番号を出力するための最大値検出回路２５５を備える。これらは、上記実施の形態１におけるライトフレーム番号生成部と同様である。また、これに続く処理として、上下段の第１，第２入力有効信号をそれぞれ第１拡張回路２５１，第２拡張回路２５２にて拡張し、アンド回路２５３にてアンド有効信号を生成し、そして、第１カウンタ２５４によりアンド有効信号の有効期間をカウントし、カウント結果を最大値検出回路２５５にて比較することで入力番号を決めることも、図３に示す実施例と同様である。
　また、リードフレーム番号生成部２５０は、第１，第２入力有効信号にそれぞれ対応する第１，２垂直同期信号の有効期間をカウントする第２カウンタ２５６ａ，第３カウンタ２５６ｂを備える。したがって、第１ライトフレーム番号生成部２１１（図６を参照）は、第１垂直同期信号が低いレベルから高いレベル（すなわち、信号レベルが「０」→「１」）になる時点において、第１入力映像信号に対応する第１ライトフレーム番号を生成して、第１フレームメモリ２２１に格納する。同様に、第２ライトフレーム番号生成部２１２（図６を参照）は、第２垂直同期信号が低いレベルから高いレベル（すなわち、信号レベルが「０」→「１」）になる時点において、第２入力映像信号に対応する第２ライトフレーム番号を生成して、第２フレームメモリ２２２に格納する。
　また、リードフレーム番号生成部２５０は、フレーム番号を一時的に格納するためのラッチ回路を備えている。各ラッチ回路の処理について、以下説明する。
　リードフレーム番号生成部２５０は、上記最大値検出回路の処理に基づいて決定された入力番号に対応する入力有効信号のライトフレーム番号と、当該入力有効信号との有効期間が最も長い他方の入力有効信号のライトフレーム番号を１組みとして記憶し、各ライトフレーム番号をそれぞれ第１ラッチ回路２５７ａ及び第２ラッチ回路２５７ｂに格納しておく。
　その後、リード用垂直同期信号に合わせて、第１ラッチ回路２５７ａ，第２ラッチ回路２５７ｂに一時格納されているライトフレーム番号を、それぞれ第３ラッチ回路２５８ａ，第４ラッチ回路２５８ｂに移行して、それぞれ第１リードフレーム番号及び第２リードフレーム番号として使用する。
　以上のようにして、リードフレーム番号生成部２５０により、非同期で入力される複数の映像信号に対して、合成しようとする適切な組み合わせの映像信号のリードフレーム番号を１組として記憶し、同じ組となったリードフレーム番号の入力映像信号を合成することで、テアリングがない１つの映像を出力する。
　なお、上記適切な組み合わせの組となったリードフレーム番号の入力映像信号を合成するとは、例えば、上記フレームメモリに設けられた複数の上記フレームメモリ領域において、上記適切な組み合わせに対応するフレームメモリ領域を上記指標によって指定し、合成することを意味する。
〔実施の形態４〕
　図９は、本発明の他の実施の形態による映像出力装置２’の概略構成を示すブロック図である。図９に示すように、本実施の形態における映像出力装置２’は、図６に示す上記実施の形態３における映像出力装置２に、より詳しくは上記信号合成部１０の書き込み部に、書き込み制御部としての調停回路２７０をさらに備えた構成を有している。
　以下の説明では、上記実施の形態３の映像出力装置２と同様の部分についてはその説明を省略し、上記映像出力装置２と異なる部分について主に説明する。
　ここで、上記調停回路２７０は、上記実施の形態２で説明して調停回路１７０と同様の機能を有するものである。
　調停回路２７０はフレームメモリ２２０の前段に設置されており、当該調停回路２７０により、フレームメモリ２２０への、各入力映像信号の入力タイミングと、ライトアドレスの入力タイミングと、各入力映像信号に付けられたライトフレーム番号の入力タイミングとを調整して、各入力映像信号が、上記ライトアドレスおよびライトフレーム番号で指定された位置に順番に書き込まれるように制御する。
　このように、本実施例では、調停回路を用いることで、１つのフレームメモリで映像出力装置を実現することが可能である。このため、装置全体の端子数や部品点数を削減でき、消費電力やコストを下げることができる。
〔実施の形態５〕
　上記実施の形態１～４では、１つの映像を複数の入力映像信号に分割して送信する場合、各入力映像信号の間に発生するテアリング、すなわちフレーム間のテアリングを抑制することができる。
　本実施の形態においては、フレーム内のテアリングの抑制に関する実施の形態について説明する。
　本実施の形態においては、１つのフレームメモリを、３フレーム分のフレームメモリ領域に分割することにより、最小限のフレームメモリで、フレーム内及びフレーム間で発生されるテアリングを軽減することが可能である。以下、映像信号が２つに分割されている場合を例にして具体的に説明する。
　まず、比較例として、上記実施の形態１，２の映像出力装置において、１つのフレームメモリを２フレーム分のフレームメモリ領域に分割した場合を説明する。具体的には、図１０の（ａ）に示すように、１つのフレームメモリを、フレーム番号０とフレーム番号１である２フレーム分のフレームメモリ領域に分割した場合について説明する。
　上記実施の形態１，２におけるライトフレーム番号生成部は、第１，第２入力映像信号に、それぞれ第１，第２ライトフレーム番号を生成する。
　その際、図１０の（ｂ）に示すように、当該フレーム番号０及び１に応じて、第１，第２入力映像信号には、それぞれ「０」及び「１」からなるライトフレーム番号が順番に切り替えて割り当てられる。
　ここで、第１ライトフレーム番号及び第２フレーム番号とは、上記実施の形態１，２において説明したように、ライトフレーム番号生成部により、２つの入力映像信号の有効範囲を示す信号である上記入力有効信号のアンドを取ってその信号の有効期間をカウントし、有効期間が最も長い期間の入力映像信号が同じフレームに格納できるように、第１入力映像信号および第２入力映像信号に生成されたライトフレーム番号である。
　そして、図１０の（ｂ）に示す例では、斜線の網掛けがあるライトフレーム番号「０」を有する第１及び第２入力映像信号（同じライトフレーム番号を有する入力映像信号）が合成され、１つの映像として出力される。
　ここで、リードフレーム番号生成部により生成されたリードフレーム番号の順番で、同じライトフレーム番号を有する第１入力映像信号及び第２入力映像信号を読み出そうとすると、その時点では、リードフレーム番号と、第１ライトフレーム番号又は第２ライトフレーム番号とが重なる場合が生じる。この場合、リードフレーム番号に対応するライトフレーム番号が明確にならないので、読み出しを行うとき、１つのリードフレーム番号に対応するライトフレーム番号を読み出したとしても、出力される映像にテアリングが発生することがある。
　例えば、リードフレーム番号の順番によって、図１０の（ｂ）の領域Ａ’に示すように、リードフレーム番号「０」に対応する入力映像信号を読み出すとき、当該リードフレーム番号と第２ライトフレーム番号には重なる部分（「０」）がある。そのため、上記領域Ａ’においては、書き込みが完了していないライトフレーム番号（「０」）がその読み出し対象となってしまう。
　これに対して、本実施の形態では、１つのフレームメモリを３フレーム分のフレームメモリ領域に分割することで、リードフレーム番号とライトフレーム番号とが重なるという上記問題を解決することが可能である。
　例えば、図１１の（ａ）に示すように、１つのフレームメモリを、フレーム番号０，１，２からなる３フレーム分のフレームメモリ領域に分割する。そして、これに応じて、図１１の（ｂ）に示すように、「０」→「１」→「２」→「０」の順番に切り替えて第１，第２ライトフレーム番号を生成し、これら第１，第２ライトフレーム番号に対応するリードフレーム番号を生成する。
　この場合、図１１の（ｂ）の領域Ａ，Ｂ，Ｃ…のように、ある特定のリードフレーム番号を読み出す際、当該リードフレーム番号と、第１，第２ライトフレーム番号とが重なる場合が生じない。そして、入力映像信号を読み出す場合、リードフレーム番号と、第１，第２ライトフレーム番号とが重なっている部分がないので、リードフレーム番号に対応する第１，第２ライトフレーム番号を確実に読み出すことができる。
　図１１の（ｃ）は、上記実施の形態３、４による映像出力装置において、１つのフレームメモリを３フレーム分のフレームメモリ領域に分割した場合を説明するための信号表示図である。
　この場合、「０」→「１」→「２」→「０」…の順番に切り替えて第１，第２ライトフレーム番号が生成され、リードフレーム番号生成部が上記実施の形態３、４において説明したような一連の処理を行い、１組となる第１，第２ライトフレーム番号を決定する。そして、リード用垂直同期信号に合わせて、第１，第２ライトフレーム番号に対応して第１，第２リードフレーム番号を生成する。
　そして、上記図１１の（ｃ）に示すように、１組となる第１リードフレーム番号及び第２リードフレーム番号により入力映像信号を読み出す場合、第１リードフレーム番号と第１ライトフレーム番号、及び第２リードフレーム番号と第２ライトフレーム番号とにそれぞれ重なりが生じない。
　本実施の形態によると、少ないフレームメモリで、フレーム内及びフレーム間で発生されるテアリングを軽減することが可能である。
　なお、１つのフレームメモリを３フレーム分のフレームメモリ領域に分割することで、リードフレーム番号とライトフレーム番号との重なりを避けることは、入力映像信号を２つ以上に分割した場合でも適用できる。
　また、フレームメモリを３フレーム以上に分割しても、３フレーム分に分割した場合と同じ効果が得られる。
〔実施の形態６〕
　上記実施の形態５の比較例に説明したように、フレームメモリを２フレーム分のフレームメモリ領域に分割した場合、リードフレーム番号と、ライトフレーム番号とには重なる場合が生じるので、複数に分割された入力映像信号が正確に合成できず、テアリングが発生することがある。そして、上記実施の形態５の実施例として説明したように、フレームメモリを３フレーム分のフレームメモリ領域に分割すると上記問題を解決することが可能である。
　ただし、上記問題を解決するためには、必ずフレームメモリを３フレーム分のフレームメモリ領域に分割する必要はない。例えば、上記比較例のように、フレームメモリを２フレーム分のフレームメモリ領域に分割した場合であっても、入力映像信号の有効期間を調整することで、リードフレーム番号とライトフレーム番号とが重ならないようにすることが可能である。
　例えば入力映像信号の有効期間を調整することで、上記比較例の問題を解決することができる。
　具体的には、入力映像信号の有効期間及び出力信号の有効期間を１フレーム時間の２／３未満とすることで、２フレーム分の容量を有するフレームメモリで、上記比較例の問題点を解決することができる。
　すなわち、すべての入力映像信号のフレームメモリへのライト期間及び出力信号のリード期間が１フレーム時間の２／３未満であれば、２フレーム分のフレームメモリであっても、フレーム番号を「０」→「１」→「０」→「１」…と交互に切り替えて、同じフレーム番号のフレームメモリで、ライト動作とリード動作とが重ならないように制御することができる。
　図１３（ａ）は、入力映像信号の有効期間を３分の２に調整した場合のライトフレーム番号及びリードフレーム番号の生成結果を例示する図である。なお、上図で、空白部分（数字が付されていない部分）は、ライトやリードを行っていない期間を示している。
　上記図１３（ａ）に示すように、最も厳しい入力条件である第１入力有効信号と、第２入力有効信号との位相が５０％ずれている場合であっても、２フレーム分の容量のフレームメモリで、ライトフレーム番号とリードフレーム番号とが重ならないような制御をすることができる。
　しかし、一般的に入力映像信号の有効期間は、３分の２より長いため、フレームメモリを２フレームに削減できない。しかし、入力映像信号の有効期間を調整せずに、入力映像信号がフレームメモリへ書き込まれる前、及びフレームメモリから読み出された後、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ：先入れ先だし特性を有するメモリ）を経由させることで、同じ容量のフレームメモリでリード動作とライト動作とが重ならないように制御することができる。すなわち、ＦＩＦＯ回路は、ライト期間及びリード期間を短くするために設置されるものであり、最大で１／３フレーム分の容量を有するＦＩＦＯが備えられていると、擬似的に、入力映像信号の有効期間を２／３未満とすることができる。
　図１２は、上記ＦＩＦＯが設けられた映像表示装置３の概略構成を示す図である。
　上記図１２に示すように、上記映像表示装置３の信号合成部１０には、第１フレームメモリ３２１の入力部には第１ＦＩＦＯ３７１（補助メモリ）が、その出力部には第３ＦＩＦＯ３７３（補助メモリ）が設けられている。
　また、同様に、第２フレームメモリ３２２の入力部には第２ＦＩＦＯ３７２（補助メモリ）が、その出力部には第４ＦＩＦＯ３７４（補助メモリ）が設けられている。
　そして、例えば、入力される映像信号において、３分の１のフレームに該当する入力映像信号を上記第１，第２ＦＩＦＯ３７１，３７２に一時格納し、残りの３分の２をそれぞれフレームメモリに書き込む。そのため、入力映像信号の有効期間を２／３未満とするためには、各ＦＩＦＯのサイズは、最大で３分の１のフレームであればよい。
　また、同様に、フレームメモリから読み出す際には、３分の１のフレームに該当する入力映像信号を上記第３，第４ＦＩＦＯ３７３，３７４に一時格納しながら読み出す。
　図１３（ｂ）は、上記図１３（ａ）と同様の図であり、ＦＩＦＯを設け、内部有効信号を２／３フレーム時間よりも短くした場合のライトフレーム番号及びリードフレーム番号の生成結果を例示する図である。
　上記図１３（ｂ）に示すように、ＦＩＦＯを設け、内部有効信号を２／３フレーム時間よりも短くすることで、２フレーム分の容量のフレームメモリで、ライトフレーム番号とリードフレーム番号とが重ならないような制御をすることができる。
　本実施の形態の映像出力装置が用いられる映像装置の全体の構成は、特に限定されるものではないが、例えば以下の構成が考えられる。
　すなわち、上記映像出力装置に、第１入力（第１入力映像信号に対応）としてＴＶのチューナー（例えばアンテナに接続されている）が接続されており、第２入力（第２入力映像信号に対応）としてＢＤやＤＶＤ等のプレイヤーが接続されている。そして、出力（出力映像信号に対応）としてＣＲＴ，液晶ディスプレイ，ＰＤＰなどのディスプレイ装置が接続されている構成が例示できる。
　ここで、ＴＶのチューナーやプレイヤーからの出力信号を、プランキング期間を延ばすことで、その有効期間を２／３にすることは、規格の観点から容易ではない。
　そこで、上記ＦＩＦＯを用いることで、内部有効信号を２／３フレーム時間よりも短くすることができるので、２フレーム分の容量のフレームメモリで、ライトフレーム番号とリードフレーム番号とが重ならないような制御をすることができる。
　なお、本実施の形態の映像出力装置では、その入力が３系統以上であっても同様の効果を得ることができる。
　また、本発明は上記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
　また、本発明の映像出力装置は、上記入力映像信号において、映像に基づく信号が入力されている期間を有効信号期間とした場合、上記信号合成部は、上記基準入力映像信号と、上記他の入力映像信号とにおいて、互いの上記有効信号期間の重なり合いが長い有効信号期間同士が同時開始するように上記基準入力映像信号と上記他の入力映像信号とを合成することで、上記フレーム期間の重なり合いが長いフレーム同士を合成することを特徴とする。
　また、本発明の映像の合成方法は、上記入力映像信号において、映像に基づく信号が入力されている期間を有効信号期間とした場合、上記基準入力映像信号と、上記他の入力映像信号とにおいて、互いの上記有効信号期間の重なり合いが長い有効信号期間を特定することで、互いのフレーム期間の重なり合いが長いフレームを特定することを特徴とする。
　上記映像出力装置又は映像の合成方法によれば、互いのフレーム期間の重なり合いが長いフレーム同士を合成する際、その合成するフレームが、有効信号期間の重なり合いに基づいて決定される。
　そのため、入力映像信号において映像に基づく信号が入力されている期間の重なり合いを、例えばアンド回路を用いて検出することで、容易に合成すべきフレームを特定することができる。
　また、本発明の映像出力装置は、上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリが設けられているとともに、上記フレームメモリに上記入力映像信号を書き込む書き込み部が設けられており、上記フレームメモリには、複数のフレームメモリ領域が設けられており、上記フレームメモリ領域には、それぞれを特定するための指標が付されており、上記書き込み部は、上記フレーム期間の重なり合いが長いフレーム同士が、それぞれの上記入力映像信号に対応する上記フレームメモリにおける同じ指標が付された上記フレームメモリ領域に書き込まれるように、上記入力映像信号を上記フレームメモリに書き込むことを特徴とする。
　上記構成によれば、フレームメモリに書き込まれる際に、対応するフレームが同じ指標が付されたフレームメモリ領域に書き込まれる。
　そのため、フレームメモリから映像信号を読み出す際に、特段の操作をすることなく、例えば単一のリードアドレスを定めることで、対応するフレーム同士を合成することができる。
　また、本発明の映像出力装置は、上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリが設けられているとともに、上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部が設けられており、上記フレームメモリには、複数のフレームメモリ領域が設けられており、上記フレームメモリ領域には、それぞれを特定するための指標が付されており、上記読み出し部は、上記フレーム期間の重なり合いが長いフレーム同士が同時に読み出されるように、それぞれの上記入力映像信号に対応する上記フレームメモリにおいて、読み出し先となるフレームメモリ領域の上記指標を決定することを特徴とする。
　上記構成によれば、フレームメモリから読み出す際に、対応するフレームを特定して、それらを合成する。
　そのため、フレームメモリへの映像信号を書き込みを簡素化でき、例えば高速な書き込みが可能となる。
　また、本発明の映像出力装置は、上記信号合成部には、複数の上記入力映像信号を書き込むことが可能な単一のフレームメモリと、単一の上記フレームメモリへの、複数の上記入力映像信号の書き込みタイミングが重ならないように順番に書き込むように制御する書き込み制御部とが設けられていることを特徴とする。
　上記構成によれば、入力映像信号の書き込みタイミングを制御する書き込み制御部が設けられている。
　そのため、複数の入力映像信号を単一のフレームメモリに書き込むことができる。よって、映像出力装置の構成を簡素化ができ、製造コストを下げることができる。
　また、本発明の映像出力装置は、上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリと、上記フレームメモリに上記入力映像信号を書き込む書き込み部と、上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部とが設けられており、上記フレームメモリには、３個のフレームメモリ領域が設けられているとともに、各フレームメモリ領域には、上記各フレームメモリ領域を特定するための指標が付されており、上記書き込み部と上記読み出し部とは、同じ上記指標が付された上記フレームメモリ領域に対して、同時に書き込みと読み出しとが行われないように、上記書き込みと読み出しとを行うことを特徴とする。上記の構成によれば、フレームメモリに、３個のフレームメモリ領域が設けられている。そのため、同じ指標が付されたフレームメモリ領域に対して、同時に書き込みと読み出しとが行われない。したがって、フレーム内におけるテアリングの発生を抑制することができる。
　なお、１つの上記フレームメモリ領域は、入力映像信号の１フレーム分のデータ量に対応した容量を有するものである。
　また、本発明の映像出力装置は、上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリと、上記フレームメモリに上記入力映像信号を書き込む書き込み部と、上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部とが設けられており、上記フレームメモリには、２個のフレームメモリ領域が設けられているとともに、各フレームメモリ領域には、上記各フレームメモリを特定するための指標が付されており、上記入力映像信号において、映像に基づく信号が入力されている期間を有効信号期間とした場合、上記有効信号期間は、上記フレーム期間の３分の２未満であり、上記書き込み部と上記読み出し部とは、同じ上記指標が付された上記フレームメモリ領域に対して、同時に上記書き込みと読み出しとが行われないように、上記書き込みと読み出しとを行うことを特徴とする。
　また、本発明の映像出力装置は、上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリと、上記フレームメモリに上記入力映像信号を書き込む書き込み部と、上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部とが設けられており、上記フレームメモリの上記入力映像信号の書き込み部分、及び、上記フレームメモリの上記入力映像信号の読み出し部分には、それぞれ先入れ先だし特性を有する補助メモリが設けられており、上記補助メモリは、上記フレーム期間の３分の１以上の期間に対応する入力映像信号をメモリする容量を有しており、上記フレームメモリには、２個のフレームメモリ領域が設けられているとともに、各フレームメモリ領域には、それぞれを特定するための指標が付されており、上記書き込み部と上記読み出し部とは、同じ上記指標が付された上記フレームメモリ領域に対して、同時に上記書き込みと読み出しとが行われないように、上記書き込みと読み出しとを行うことを特徴とする。
　上記の構成によれば、入力映像信号の有効信号期間がフレーム期間の２／３未満であるか、又は、３分の１以上のフレーム期間に対応する補助メモリが設けられている。
　そのため、２個のフレームメモリ領域しか設けられていないフレームメモリを用いて、同じ指標が付されたフレームメモリ領域に対して、同時に書き込みと読み出しとが行われないようにすることができる。
　したがって、低い製造コストで、フレーム内におけるテアリングの発生が抑制された映像出力装置を実現することができる。
　また、本発明の制御プログラムは、上記信号合成部としてコンピュータを機能させる。
　また、本発明のコンピュータ読取可能な記録媒体には、上記制御プログラムが格納されている。
　本発明は、高い解像度の映像を送信する場合、１つの映像を複数のケーブルに分割して伝送する映像装置などに好適に利用することができる。
　　　１　映像出力装置
　　　１’映像出力装置
　　　２　映像出力装置
　　　２’映像出力装置
　　　３　映像出力装置
　　１０　信号合成部
　１２１　第１フレームメモリ（フレームメモリ）
　１２２　第２フレームメモリ（フレームメモリ）
　２２１　第１フレームメモリ（フレームメモリ）
　２２２　第２フレームメモリ（フレームメモリ）
　２２０　フレームメモリ
　３２１　第１フレームメモリ（フレームメモリ）
　３２２　第２フレームメモリ（フレームメモリ）
　３７１　第１ＦＩＦＯ（補助メモリ）
　３７２　第２ＦＩＦＯ（補助メモリ）
　３７３　第３ＦＩＦＯ（補助メモリ）
　３７４　第４ＦＩＦＯ（補助メモリ）

Claims (12)

  1. 　複数の入力映像信号を合成する信号合成部を有し、上記信号合成部で合成された映像信号に基づいて１つの映像を出力する映像出力装置であって、
    　上記複数の入力映像信号の内の１つの入力映像信号を基準入力映像信号とした場合、
    　上記信号合成部は、上記基準入力映像信号と、上記基準入力映像信号と合成される他の入力映像信号とにおいて、互いのフレーム期間の重なり合いが長いフレーム同士が合成されるように、上記基準入力映像信号と上記他の入力映像信号とを合成することを特徴とする映像出力装置。
  2. 　上記入力映像信号において、映像に基づく信号が入力されている期間を有効信号期間とした場合、
    　上記信号合成部は、上記基準入力映像信号と、上記他の入力映像信号とにおいて、互いの上記有効信号期間の重なり合いが長い有効信号期間同士が同時開始するように上記基準入力映像信号と上記他の入力映像信号とを合成することで、上記フレーム期間の重なり合いが長いフレーム同士を合成することを特徴とする請求項１に記載の映像出力装置。
  3. 　上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリが設けられているとともに、上記フレームメモリに上記入力映像信号を書き込む書き込み部が設けられており、
    　上記フレームメモリには、複数のフレームメモリ領域が設けられており、
    　上記フレームメモリ領域には、それぞれを特定するための指標が付されており、
    　上記書き込み部は、上記フレーム期間の重なり合いが長いフレーム同士が、それぞれの上記入力映像信号に対応する上記フレームメモリにおける同じ指標が付された上記フレームメモリ領域に書き込まれるように、上記入力映像信号を上記フレームメモリに書き込むことを特徴とする請求項１又は２に記載の映像出力装置。
  4. 　上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリが設けられているとともに、上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部が設けられており、
    　上記フレームメモリには、複数のフレームメモリ領域が設けられており、
    　上記フレームメモリ領域には、それぞれを特定するための指標が付されており、
    　上記読み出し部は、上記フレーム期間の重なり合いが長いフレーム同士が同時に読み出されるように、それぞれの上記入力映像信号に対応する上記フレームメモリにおいて、読み出し先となるフレームメモリ領域の上記指標を決定することを特徴とする請求項１又は２に記載の映像出力装置。
  5. 　上記信号合成部には、複数の上記入力映像信号を書き込むことが可能な単一のフレームメモリと、
    　単一の上記フレームメモリへの、複数の上記入力映像信号の書き込みタイミングが重ならないように順番に書き込むように制御する書き込み制御部とが設けられていることを特徴とする請求項１又は２に記載の映像出力装置。
  6. 　上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリと、
    　上記フレームメモリに上記入力映像信号を書き込む書き込み部と、
    　上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部とが設けられており、
    　上記フレームメモリには、３個のフレームメモリ領域が設けられているとともに、各フレームメモリ領域には、上記各フレームメモリ領域を特定するための指標が付されており、
    　上記書き込み部と上記読み出し部とは、同じ上記指標が付された上記フレームメモリ領域に対して、同時に書き込みと読み出しとが行われないように、上記書き込みと読み出しとを行うことを特徴とする請求項１から４の何れか１項に記載の映像出力装置。
  7. 　上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリと、
    　上記フレームメモリに上記入力映像信号を書き込む書き込み部と、
    　上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部とが設けられており、
    　上記フレームメモリには、２個のフレームメモリ領域が設けられているとともに、各フレームメモリ領域には、上記各フレームメモリを特定するための指標が付されており、
    　上記入力映像信号において、映像に基づく信号が入力されている期間を有効信号期間とした場合、上記有効信号期間は、上記フレーム期間の３分の２未満であり、
    　上記書き込み部と上記読み出し部とは、同じ上記指標が付された上記フレームメモリ領域に対して、同時に上記書き込みと読み出しとが行われないように、上記書き込みと読み出しとを行うことを特徴とする請求項２から４の何れか１項に記載の映像出力装置。
  8. 　上記信号合成部には、複数の上記入力映像信号ごとに、上記入力映像信号が書き込まれるフレームメモリと、
    　上記フレームメモリに上記入力映像信号を書き込む書き込み部と、
    　上記フレームメモリに書き込まれた上記入力映像信号を読み出す読み出し部とが設けられており、
    　上記フレームメモリの上記入力映像信号の書き込み部分、及び、上記フレームメモリの上記入力映像信号の読み出し部分には、それぞれ先入れ先だし特性を有する補助メモリが設けられており、
    　上記補助メモリは、上記フレーム期間の３分の１以上の期間に対応する入力映像信号をメモリする容量を有しており、
    　上記フレームメモリには、２個のフレームメモリ領域が設けられているとともに、各フレームメモリ領域には、それぞれを特定するための指標が付されており、
    　上記書き込み部と上記読み出し部とは、同じ上記指標が付された上記フレームメモリ領域に対して、同時に上記書き込みと読み出しとが行われないように、上記書き込みと読み出しとを行うことを特徴とする請求項１から４の何れか１項に記載の映像出力装置。
  9. 　請求項１に記載の信号合成部としてコンピュータを機能させることを特徴とする制御プログラム。
  10. 　請求項９に記載の制御プログラムを格納したコンピュータ読取可能な記録媒体。
  11. 　複数の入力映像信号を合成して１つの映像を出力する映像の合成方法であって、
    　上記複数の入力映像信号の内の１つの入力映像信号を基準入力映像信号とした場合、
    　上記基準入力映像信号と、上記基準入力映像信号と合成される他の入力映像信号とにおいて、互いのフレーム期間の重なり合いが長いフレームを特定するステップと、
    　上記ステップで特定されたフレーム同士を合成するステップとを有することを特徴とする映像の合成方法。
  12. 　上記入力映像信号において、映像に基づく信号が入力されている期間を有効信号期間とした場合、
    　上記基準入力映像信号と、上記他の入力映像信号とにおいて、互いの上記有効信号期間の重なり合いが長い有効信号期間を特定することで、互いのフレーム期間の重なり合いが長いフレームを特定することを特徴とする請求項１１に記載の映像の合成方法。
PCT/JP2010/057590 2009-09-29 2010-04-28 映像出力装置及び映像の合成方法 Ceased WO2011040077A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
US13/390,440 US20120140118A1 (en) 2009-09-29 2010-04-28 Image output device and image synthesizing method
JP2011534105A JP5280546B2 (ja) 2009-09-29 2010-04-28 映像出力装置及び映像の合成方法
EP10820197A EP2485475A1 (en) 2009-09-29 2010-04-28 Image output device and image synthesizing method
BR112012007573A BR112012007573A2 (pt) 2009-09-29 2010-04-28 dispositivo de saída de imagem e método de sintetização de imagem
CN2010800363344A CN102484680A (zh) 2009-09-29 2010-04-28 视频输出装置和视频的合成方法
RU2012108637/07A RU2012108637A (ru) 2009-09-29 2010-04-28 Устройство вывода изображения и способ синтеза изображения

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-224091 2009-09-29
JP2009224091 2009-09-29

Publications (1)

Publication Number Publication Date
WO2011040077A1 true WO2011040077A1 (ja) 2011-04-07

Family

ID=43825912

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/057590 Ceased WO2011040077A1 (ja) 2009-09-29 2010-04-28 映像出力装置及び映像の合成方法

Country Status (7)

Country Link
US (1) US20120140118A1 (ja)
EP (1) EP2485475A1 (ja)
JP (1) JP5280546B2 (ja)
CN (1) CN102484680A (ja)
BR (1) BR112012007573A2 (ja)
RU (1) RU2012108637A (ja)
WO (1) WO2011040077A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI743115B (zh) * 2016-05-17 2021-10-21 日商半導體能源硏究所股份有限公司 顯示裝置及其工作方法
KR102797035B1 (ko) 2020-08-07 2025-04-18 삼성전자주식회사 디스플레이장치 및 그 제어방법
CN114495855B (zh) * 2022-01-24 2023-08-04 海宁奕斯伟集成电路设计有限公司 视频数据转换电路、方法及显示设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166495A (ja) 1988-12-20 1990-06-27 Fujitsu Ltd 映像合成装置
JPH05103260A (ja) 1991-10-04 1993-04-23 Sony Corp 映像信号合成装置
JPH05176229A (ja) 1991-12-24 1993-07-13 Fujitsu General Ltd 多入力映像信号表示装置
JPH0775014A (ja) 1993-07-06 1995-03-17 Hitachi Ltd 映像表示装置、マルチ画面表示システム及び拡大処理回路
JPH07154680A (ja) 1993-11-29 1995-06-16 Hitachi Ltd 映像表示装置、それを用いた画面表示システムおよびマルチ画面表示システム、ならびに映像表示装置本体に挿入される拡大回路基板
JP2007271848A (ja) 2006-03-31 2007-10-18 Casio Comput Co Ltd 映像出力装置、及び映像出力方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5857109A (en) * 1992-11-05 1999-01-05 Giga Operations Corporation Programmable logic device for real time video processing
US6177922B1 (en) * 1997-04-15 2001-01-23 Genesis Microship, Inc. Multi-scan video timing generator for format conversion
US5914757A (en) * 1997-04-21 1999-06-22 Philips Electronics North America Corporation Synchronization of multiple video and graphic sources with a display using a slow PLL approach
US6329998B1 (en) * 1997-08-28 2001-12-11 Lg Electronics Inc. Multiple screen processor for processing video image data formats
US6657667B1 (en) * 1997-11-25 2003-12-02 Flashpoint Technology, Inc. Method and apparatus for capturing a multidimensional array of overlapping images for composite image generation
US6486922B1 (en) * 1998-02-20 2002-11-26 Matsushita Electric Industrial Co., Ltd. Synchronization method of image decoder
JP3595745B2 (ja) * 1999-01-29 2004-12-02 キヤノン株式会社 画像処理装置
JP3556150B2 (ja) * 1999-06-15 2004-08-18 シャープ株式会社 液晶表示方法および液晶表示装置
JP3720268B2 (ja) * 2001-02-26 2005-11-24 株式会社メガチップス 画像処理装置
US6990150B2 (en) * 2002-05-14 2006-01-24 Enseo, Inc. System and method for using a High-Definition MPEG decoder to extract multiple Standard Definition frames from a High-Definition frame
US7053956B2 (en) * 2003-03-27 2006-05-30 Sony Corporation Method of and apparatus for maintaining smooth video transition between distinct applications
JP2005142680A (ja) * 2003-11-04 2005-06-02 Olympus Corp 画像処理装置
KR100700016B1 (ko) * 2004-11-27 2007-03-26 삼성에스디아이 주식회사 액정 표시 장치 및 그 구동방법
US7394465B2 (en) * 2005-04-20 2008-07-01 Nokia Corporation Displaying an image using memory control unit
JP4408845B2 (ja) * 2005-07-27 2010-02-03 シャープ株式会社 映像合成装置及びプログラム
US8284322B2 (en) * 2006-04-18 2012-10-09 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
JP2008076433A (ja) * 2006-09-19 2008-04-03 Hitachi Displays Ltd 表示装置
JP4341662B2 (ja) * 2006-10-06 2009-10-07 ソニー株式会社 映像合成装置
US7768516B1 (en) * 2006-10-16 2010-08-03 Adobe Systems Incorporated Image splitting to use multiple execution channels of a graphics processor to perform an operation on single-channel input
US8094234B2 (en) * 2008-10-14 2012-01-10 Texas Instruments Incorporated System and method for multistage frame rate conversion

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166495A (ja) 1988-12-20 1990-06-27 Fujitsu Ltd 映像合成装置
JPH05103260A (ja) 1991-10-04 1993-04-23 Sony Corp 映像信号合成装置
JPH05176229A (ja) 1991-12-24 1993-07-13 Fujitsu General Ltd 多入力映像信号表示装置
JPH0775014A (ja) 1993-07-06 1995-03-17 Hitachi Ltd 映像表示装置、マルチ画面表示システム及び拡大処理回路
JPH07154680A (ja) 1993-11-29 1995-06-16 Hitachi Ltd 映像表示装置、それを用いた画面表示システムおよびマルチ画面表示システム、ならびに映像表示装置本体に挿入される拡大回路基板
JP2007271848A (ja) 2006-03-31 2007-10-18 Casio Comput Co Ltd 映像出力装置、及び映像出力方法

Also Published As

Publication number Publication date
JP5280546B2 (ja) 2013-09-04
BR112012007573A2 (pt) 2016-08-16
RU2012108637A (ru) 2013-09-20
CN102484680A (zh) 2012-05-30
JPWO2011040077A1 (ja) 2013-02-21
EP2485475A1 (en) 2012-08-08
US20120140118A1 (en) 2012-06-07

Similar Documents

Publication Publication Date Title
CN102117595A (zh) 用于对齐帧数据的技术
JP4687725B2 (ja) 画像処理装置及び画像処理方法、並びにコンピュータ・プログラム
CN103730103A (zh) 用于对齐帧数据的技术
JP2005124167A (ja) フレームレート変換装置、それに用いられる追い越し予測方法、表示制御装置及び映像受信表示装置
JP3863035B2 (ja) ピクチャインピクチャ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法
JP2014179818A (ja) 画像処理装置および画像処理方法
JPWO2009147795A1 (ja) 映像処理システム
JP5280546B2 (ja) 映像出力装置及び映像の合成方法
US11244647B2 (en) Image processing device, image processing method, and image display system
US5963221A (en) Device for writing and reading of size reduced video on a video screen by fixing read and write of alternating field memories during resize operation
JP2013218002A (ja) 表示装置
US6008854A (en) Reduced video signal processing circuit
CN100464368C (zh) 允许重叠显示的显示控制器
US20030218692A1 (en) Video signal processing device
US8730398B2 (en) Video output apparatus and control method therefor, and non-transitory recording (storing) medium that records program
JP2017083482A (ja) 表示装置及びテレビジョン受像機
JP2005275242A (ja) 映像キャプチャ回路及び映像キャプチャ方法
JP4825929B2 (ja) 映像信号変換装置
JP2017062429A (ja) 表示装置のタイミング制御装置、表示装置、およびテレビジョン受像機
US20070103456A1 (en) Video signal processing circuit, control method of video signal processing circuit, and integrated circuit
JP2002229554A (ja) 画像処理装置
JPH1127599A (ja) ２画面表示テレビジョン及び２画面表示の為の追い越し制御回路
JP6289559B2 (ja) 画像表示装置
JPH066835A (ja) 水平周波数測定回路
CN109785880B (zh) 半导体器件、数据处理系统、数据读取方法以及数据读取程序

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080036334.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10820197

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2011534105

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2010820197

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 13390440

Country of ref document: US

Ref document number: 1396/CHENP/2012

Country of ref document: IN

WWE Wipo information: entry into national phase

Ref document number: 2012108637

Country of ref document: RU

NENP Non-entry into the national phase

Ref country code: DE

REG Reference to national code

Ref country code: BR

Ref legal event code: B01A

Ref document number: 112012007573

Country of ref document: BR

ENP Entry into the national phase

Ref document number: 112012007573

Country of ref document: BR

Kind code of ref document: A2

Effective date: 20120327