WO2011058714A1 - ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 - Google Patents

ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 Download PDF

Info

Publication number
WO2011058714A1
WO2011058714A1 PCT/JP2010/006430 JP2010006430W WO2011058714A1 WO 2011058714 A1 WO2011058714 A1 WO 2011058714A1 JP 2010006430 W JP2010006430 W JP 2010006430W WO 2011058714 A1 WO2011058714 A1 WO 2011058714A1
Authority
WO
WIPO (PCT)
Prior art keywords
differential signal
differential
circuit
signal line
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/006430
Other languages
English (en)
French (fr)
Inventor
伸一郎 西岡
義英 小松
寛 末永
耕平 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to US13/143,233 priority Critical patent/US8548070B2/en
Priority to CN201080004938.0A priority patent/CN102292950B/zh
Priority to JP2011540402A priority patent/JP5645272B2/ja
Priority to EP10829682.3A priority patent/EP2501088B1/en
Publication of WO2011058714A1 publication Critical patent/WO2011058714A1/ja
Anticipated expiration legal-status Critical
Priority to US13/971,058 priority patent/US8774319B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/1607—Supply circuits
    • H04B1/1615—Switching on; Switching off, e.g. remotely
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Definitions

  • the present invention relates to differential serial transmission, and more particularly to a technique for reducing power consumption in a transmission / reception circuit.
  • differential interfaces that perform differential serial transmission have become widespread. Since the driver circuit that transmits data and the receiver circuit that receives data in such a differential interface are configured by a circuit that operates with a constant current source, the power is consumed even during a period in which valid data is not transmitted. Consume.
  • Patent Document 1 a technique for limiting the current flowing in part or all of the circuit during such a period is required, and a configuration for realizing the technique is described in Patent Document 1.
  • FIG. 15 is a diagram showing a schematic configuration of a conventional differential interface circuit according to Patent Document 1.
  • the driver circuit 900 includes a current drive type driver 901 that performs differential transmission and a voltage drive type driver 902 that performs single-ended transmission.
  • the receiver circuit 903 includes a current / voltage conversion circuit 904, a comparator 905, and a power control circuit 906, and is connected to the driver circuit 900 via differential signal lines D + and D ⁇ .
  • the voltage-driven driver 902 outputs a power-down potential and a wake-up potential, and issues a power-down notification and a wake-up notification to the receiver circuit 903.
  • the receiver circuit 903 limits the current flowing through at least one of the current / voltage conversion circuit 904 and the comparator 905 by the power control circuit 906.
  • the present invention has been made in view of such a problem, and can save power during power-down, and can switch between a power-down state and other normal states without using a voltage-driven driver.
  • An object of the present invention is to provide a driver circuit, a receiver circuit, and a control method for a communication system including them.
  • a receiver circuit is a receiver circuit connected to a driver circuit via a pair of differential signal lines, and is transmitted from the driver circuit via the differential signal line.
  • a differential receiver that receives a differential signal that is data encoded by a predetermined encoded transmission method, and a longer period of potential fixation of the differential signal line determined by the encoded transmission method by the driver circuit.
  • a driver circuit is a driver circuit connected to a receiver circuit via a pair of differential signal lines, and the differential signal line pair is connected while data is not transmitted.
  • a state maintaining circuit that maintains a constant potential, and when transmitting data, precedes sending data encoded by a predetermined encoding transmission system as a differential signal through the differential signal line pair.
  • a first fixed differential signal is sent to keep each line of the differential signal line pair at a different specific potential for a period longer than the longest period for fixing the potential of the differential signal line determined by the encoded transmission method.
  • a differential driver is a driver circuit connected to a receiver circuit via a pair of differential signal lines, and the differential signal line pair is connected while data is not transmitted.
  • a state maintaining circuit that maintains a constant potential, and when transmitting data, precedes sending data encoded by a predetermined encoding transmission system as a differential signal through the differential signal line pair.
  • a control method is a control method in a communication system including a driver circuit and a receiver circuit connected via a pair of differential signal lines, and transmits data. While not, the driver circuit maintains the differential signal line pair at a constant potential, and when transmitting the data, the driver circuit transmits the data encoded by a predetermined encoding transmission method. Prior to sending the signal as a differential signal through the differential signal line pair, the differential signal line during a period longer than the longest period for fixing the potential of the differential signal line determined by the encoded transmission method.
  • the driver circuit eliminates the need for a voltage-driven driver for notifying the receiver circuit of the switching timing between the normal state and the power-down state, and the driver circuit with a simplified circuit configuration reduces power consumption. Therefore, it is possible to provide a communication system that controls switching of the receiver circuit between the normal state and the power-down state.
  • FIG. 5 is a diagram illustrating a detailed configuration of a driver circuit 500 according to a second embodiment.
  • the figure which shows the detailed structure of the receiver circuit 600 Operation timing chart of interface circuit Operation timing chart of interface circuit when differential low fixed signal and differential high fixed signal are not output The figure which shows the detailed structure of the receiver circuit 700
  • FIG. 1 shows an overall configuration of a communication system according to Embodiment 1 of the present invention.
  • the communication system includes a host device 100 and a target device 101.
  • the host device 100 and the target device 101 have a D0 ⁇ signal line through which a signal having a phase opposite to that of a signal flowing through the D0 + signal line and the D0 + signal line flows.
  • the differential signal line pair 102 composed of the signal line 102
  • the differential signal line pair 103 composed of the D1 + signal line and the D1- signal line is connected.
  • the driver circuit 106a of the host device 100 and the receiver circuit 107b of the target device 101 are connected via the differential signal line pair 102, and the driver circuit 106a receives the signal of the high side (plus side) potential VDP at the time of data transmission. And a differential signal between the low-side (minus-side) potential V DN and the signal.
  • the driver circuit 106a and the receiver circuit 107b are not transmitting / receiving data, the driver circuit 106a and the receiver circuit 107b are in a power-down state in which the current flowing in a part of the circuit is limited to reduce power consumption. Both output 0V signals, and the differential amplitude is zero.
  • the driver circuit 106a has a current that flows through the circuit when there is reception data, that is, when the driver circuit 106a is notified that there is transmission target data. It will be in the normal state that does not limit.
  • the driver circuit 106a when transmission target data is generated in the host device 100, the driver circuit 106a outputs a signal having a negative potential V DN from the D0 + signal line for a certain period of time prior to transmission of the transmission target data. Outputs a differential low fixed signal that continues to output the signal of the positive potential VDP . Thus, D0- potential of the signal line is changed to a potential V DP of positive. Transmission data is encoded by the 8b / 10b system, and according to this system, signals having the same potential are not output beyond the transmission time of 5 bits.
  • the fixed time is a time of 6 bits or more, and during this time, a differential signal in which the same potential continues is output.
  • the receiver circuit 107b includes a detection circuit, and the detection circuit generates a differential amplitude, that is, a potential difference between the D0 + signal line and the D0 ⁇ signal line by the output of the differential low fixed signal from the driver circuit 106a.
  • the driver circuit 106a can notify the receiver circuit 107b of the timing of transition from the power-down state to the normal state.
  • the host device 100 includes an interface circuit 104a and a data processing unit 105. Further, the interface circuit 104a includes a driver circuit 106a, a receiver circuit 107a, and a control unit 108a.
  • the data processing unit 105 is an upper layer of the interface circuit 104a corresponding to a physical layer and a data link layer in communication, and has a function of processing data according to a request by a user operation or the like. In addition, when data is transmitted and received between the receiver circuit 107a of the host device 100 and the driver circuit 106b of the target device 101, it also has a function of processing the received data.
  • the target device 101 includes an interface circuit 104b and a back-end unit 109.
  • the interface circuit 104b in the target device 101 has the same configuration as the interface circuit 104a in the host device 100, and the driver circuit 106b, the receiver circuit 107b, and the control unit 108b are the driver circuit 106a, the receiver circuit 107a, and the control unit 108b of the interface circuit 104a, respectively.
  • the configuration is the same as that of the unit 108a.
  • the back end unit 109 is an upper layer of the interface circuit 104b corresponding to a physical layer and a data link layer in communication, and has a function of processing received data. In addition, when data is transmitted and received between the receiver circuit 107a of the host device 100 and the driver circuit 106b of the target device 101, it also has a function of processing transmission data.
  • the back end unit 109 uses a nonvolatile memory and a memory controller.
  • the driver circuit 106a connected thereafter via the differential signal line pair 102 is used.
  • the function when data is transmitted / received between the receiver and the receiver circuit 107b will be mainly described.
  • FIG. 2 shows a detailed configuration of the driver circuit 106 according to the first embodiment.
  • the driver circuit 106 includes a differential driver 201 and a driver control unit 202.
  • the detailed configuration of the differential driver 201 is shown in FIG.
  • the differential driver 201 includes an inverter 1001, a P-channel transistor 1002, a P-channel transistor 1003, an N-channel transistor 1004, an N-channel transistor 1005, a regulator 1006, an OR circuit 1007, and an OR circuit 1008.
  • the differential driver 201 uses a common mode potential V CM (here, 0.2 V) which is the center potential of the differential signal and a differential amplitude V PP (here, 0.4 V).
  • V CM common mode potential
  • V PP differential amplitude
  • V DN negative potential
  • the pull-down enable signal PE is an inversion of a driver enable signal DE (described later), and is Low in a normal state.
  • the input signal Data_In that is, one bit in the transmission data string is a complementary input signal of DI that is the signal as it is and DI # that is a signal obtained by inverting the input signal Data_In by the inverter 1001.
  • DI # is Low
  • the P-channel transistor 1003 is ON
  • the N-channel transistor 1005 is OFF.
  • the D + signal line is the output voltage of the regulator 1006 that functions as a voltage source, here 0.4V (differential signal A signal of the positive potential V DP ) is output.
  • a differential signal in which a 0V signal is output from the D ⁇ signal line and a 0.4V signal is output from the D + signal line is referred to as a differential high signal.
  • the input signal Data_In is Low
  • a 0V signal is output from the D + signal line
  • a 0.4V signal is output from the D ⁇ signal line.
  • This differential signal is called a differential Low signal.
  • the driver enable signal DE is Low
  • the pull-down enable signal PE is High.
  • DI and DI # are both High regardless of the input signal Data_In.
  • both the P-channel transistor 1002 and the P-channel transistor 1003 are turned off, and both the N-channel transistor 1004 and the N-channel transistor 1005 are turned on, so that both the D + signal line and the D ⁇ signal line are grounded. To 0V.
  • the differential driver 201 can suppress power consumption.
  • the driver control unit 202 has a function of controlling an enable state and a disable state of the differential driver 201 in accordance with an input of a driver mode control signal DMODE (described later). Specifically, when the driver mode control signal DMODE indicates the operation mode by the link controller 402 (described later), that is, when there is data to be transmitted, the driver control unit 202 sets the driver enable signal DE to High. As a result, the pull-down enable signal PE becomes Low, and the differential driver 201 is enabled. On the other hand, when the driver mode control signal DMODE indicates the non-operation mode, that is, when there is no transmission target data, the driver control unit 202 sets the driver enable signal DE to Low.
  • DMODE driver mode control signal
  • the pull-down enable signal PE becomes High, and the differential driver 201 is disabled.
  • the enabled state of the differential driver 201 is a state in which a differential signal can be output, and power is consumed because a constant current flows through the regulator 1006 in the differential driver 201.
  • the disabled state of the differential driver 201 is a state in which a differential signal cannot be output, and current does not flow through the regulator 1006, so that power consumption can be suppressed.
  • a state where the differential driver 201 is disabled is referred to as a power-down state
  • a state where the differential driver 201 is enabled is referred to as a normal state.
  • the receiver circuit 107 includes a differential receiver 301, an amplitude detection circuit 302, a receiver control unit 303, and an amplitude detection circuit control unit 304.
  • the differential receiver 301 is composed of a differential amplifier using transistors, and has a function of receiving a differential signal via a differential signal line.
  • a termination resistor of about 100 ⁇ is connected between the D + signal line and the D ⁇ signal line in front of the differential receiver 301 in order to match the impedance of the differential signal line. I will do it.
  • the amplitude detection circuit 302 includes a comparator connected to the D + signal line and the D ⁇ signal line, and has a function of detecting the magnitude of the differential amplitude between the D + signal line and the D ⁇ signal line. Specifically, the amplitude detection circuit 302 connects the + terminal to the D ⁇ signal line and the ⁇ terminal to the D + signal line, and subtracts the input potential at the ⁇ terminal from the differential amplitude, here the input potential at the + terminal. the potential difference obtained Te by detecting, the threshold V TH than the magnitude of the differential amplitude, if here 0.2V or more outputs High, if the magnitude of the differential amplitude is less than the threshold value V TH ( (Including negative values), Low is output.
  • the amplitude detection circuit 302 has a hysteresis characteristic in order to stably detect the differential signal line.
  • the receiver control unit 303 has a function of controlling the enable state and the disable state of the differential receiver 301. Specifically, when High is received from the amplitude detection circuit 302, that is, when the amplitude detection circuit 302 detects that the magnitude of the differential amplitude is equal to or greater than the threshold value V TH , the receiver control unit 303 receives the receiver enable signal RE. High and the differential receiver 301 is enabled. When receiving Low from the amplitude detection circuit 302, that is, when the amplitude detection circuit 302 detects that the magnitude of the differential amplitude is smaller than the threshold value VTH , the receiver control unit 303 sets the receiver enable signal RE to Low and the differential receiver. 301 is disabled.
  • the enabled state of the differential receiver 301 is a state in which a differential signal can be received, and power is consumed because a current constantly flows in the differential receiver 301.
  • the disabled state of the differential receiver 301 is a state in which a differential signal cannot be received and no current flows, so that power consumption can be suppressed.
  • a state where the differential receiver 301 is disabled is a power-down state
  • a state where the differential receiver 301 is enabled is a normal state.
  • the amplitude detection circuit control unit 304 has a function of controlling the enable state and the disable state of the amplitude detection circuit 302.
  • the disabled state of the amplitude detection circuit 302 means that the amplitude detection result is masked and the amplitude detection result is invalidated.
  • the differential amplitude is always greater than or equal to the threshold value V TH . Indicates to be considered.
  • the amplitude detection circuit 302 can detect that the amplitude of the differential signal in the normal state has become smaller than the threshold value VTH , and can be prevented from switching from the normal state to the power-down state.
  • the control unit 108 includes a data conversion unit 401 and a link controller 402.
  • the data conversion unit 401 further includes an encoding unit 403, a parallel / serial conversion unit 404, a CDR (Clock Data Recovery) circuit 405, a serial / parallel conversion unit 406, and a decoding unit 407.
  • the link controller 402 has a function of controlling the entire interface circuit and controlling the driver mode control signal DMODE and the receiver mode control signal RMODE.
  • FIG. 6A shows a state transition diagram of the driver mode control signal DMODE.
  • the link controller 402 sets the driver mode control signal DMODE to the non-operation mode when there is no transmission target data in the host device 100, and sets the driver mode control signal DMODE to the operation mode when there is transmission target data.
  • FIG. 6B shows a state transition diagram of the receiver mode control signal RMODE.
  • the receiver circuit 107b receives a differential low fixed signal that continues to output a negative potential V DN signal from the D + signal line and a positive potential V DP signal from the D ⁇ signal line.
  • the receiver mode control signal RMODE is set to the operation mode, and the positive potential V DP signal is continuously output from the D + signal line, and the negative potential V DN signal is continuously output from the D ⁇ signal line.
  • the receiver mode control signal RMODE is set to the non-operation mode.
  • the control unit 108b notifies the receiver mode control signal RMODE to the back end unit 109, and the back end unit 109 does not process the data received when the receiver mode control signal RMODE is in the non-operation mode.
  • the encoding unit 403 has a function of converting the 8-bit parallel transmission data received from the link controller 402 into 10-bit encoded data.
  • the encoding transmission system which is an encoding system for this transmission is the 8b / 10b system. When encoded by this system, 10 bits of encoded data have only the same 5 bits continuous at most. It also sends out synchronization symbols.
  • As the synchronization symbol a special K symbol for control or a combination thereof is used instead of the D symbol used for normal data transmission in the 8b / 10b system.
  • K28.5 which is one of special K symbols, is called a comma code, and is a pattern that is not generated by a combination of two arbitrary 8b / 10b symbols, and is therefore used as a synchronization symbol.
  • the parallel / serial conversion unit 404 has a function of converting the 10-bit encoded data converted by the encoding unit 403 into serial transmission data based on a data clock generated by a PLL circuit 409 (described later).
  • the converted serial transmission data is output to the driver circuit 106a.
  • the oscillator 408 exists in the apparatus and has a function of generating a reference clock.
  • the PLL circuit 409 has a function of generating a high-speed data clock used for data transmission / reception from the reference clock generated by the oscillator 408.
  • the CDR circuit 405 includes a PLL circuit 409, and in order to remove jitter (a signal shift in the time axis direction) included in the serial data received by the receiver circuit 107b, the phase alignment of the edges of the data clock and the serial data is performed. Has the function to perform. Since serial data received by the receiver circuit 107b is received by the receiver circuit 107b via the differential signal line and the input / output terminal, jitter is included.
  • the serial / parallel converter 406 has a function of detecting a synchronization symbol added before valid data and performing symbol synchronization, and converting subsequent valid data into correct 10-bit encoded data.
  • the differential low fixed signal and the differential high fixed signal are all the bits “0” or “1” that are not generated in the 8b / 10b system because signals having the same potential are output from the differential signal lines for a certain period of time. Therefore, the differential low fixed signal and the differential high fixed signal can be detected.
  • the link controller 402 is notified of the detection.
  • the decoding unit 407 has a function of decoding the 10-bit encoded data converted by the serial / parallel conversion unit 406 according to the 8b / 10b system into 8-bit original data. ⁇ Operation>
  • FIG. 7 shows an operation timing chart of the interface circuit according to the first embodiment.
  • the interface circuit in the communication system shown in FIG. 1 has a configuration in which the host device 100 and the target device 101 are symmetrically connected, the driver connected via the differential signal line pair 102. Only operations of the circuit 106a and the receiver circuit 107b will be described.
  • the driver circuit 106a is in a power down state, that is, the differential driver 201 is in a disabled state, and both the D + signal line and the D ⁇ signal line are grounded and become 0V.
  • the differential amplitude is zero.
  • the receiver circuit 107b is also in a power-down state.
  • the driver mode control signal DMODE When transmission target data is generated in the host device 100 at time T1, the driver mode control signal DMODE is shifted to the operation mode by the control unit 108a.
  • the driver control unit 202 sets the driver enable signal DE to High, and the differential driver 201 is enabled.
  • the differential driver 201 outputs a differential low fixed signal, and the D ⁇ signal line transitions to around 0.4V (the potential V DP on the positive side of the differential signal), while the D + signal line is 0V (differential signal Is maintained in the vicinity of the negative potential V DN ).
  • the amplitude detection circuit 302 detects that the amplitude of the differential signal line pair 102 has reached the threshold value V TH of 0.2V or more. Then, the receiver control unit 303 sets the receiver enable signal RE to High, and the differential receiver 301 is enabled.
  • the differential receiver 301 receives the differential low fixed signal.
  • the driver circuit 106a starts transmitting a synchronization symbol prior to transmission of transmission target data.
  • the receiver circuit 107b receives the differential low fixed signal
  • the receiver mode control signal RMODE is set to the operation mode by the control unit 108b.
  • the receiver mode control signal RMODE is in the operation mode, the target device 101 is ready to process the received data, and the amplitude detection circuit control unit 304 disables the amplitude detection circuit 302. Thereafter, a synchronization symbol is received, and symbol synchronization is performed.
  • a packet means that a special K symbol having a function of SOP (Start Of Packet) or EOP (End Of Packet) is added before and after the valid data, so that the reception side starts the valid data. It is a data string that makes it possible to distinguish the end.
  • the driver circuit 106a finishes transmitting the packet, the driver circuit 106a transmits a differential high fixed signal.
  • the differential receiver 301 receives the differential high fixed signal.
  • the control unit 108b sets the receiver mode control signal RMODE to the non-operation mode. Become.
  • the amplitude detection circuit control unit 304 enables the amplitude detection circuit 302.
  • the amplitude detection circuit 302 detects that the amplitude of the differential signal line pair 102 has become smaller than the threshold value V TH of 0.2V, and the receiver control unit 303 outputs the receiver enable signal RE to Low. And the differential receiver 301 is disabled.
  • the amplitude detection circuit 302 detects a differential high fixed signal, that is, a 0.4V signal on the D + signal line and a 0V signal on the D ⁇ signal line that are continuously output from time T6 to T7. As a result, the amplitude detection circuit 302 quickly detects a value less than the threshold value V TH in a stable state.
  • the driver circuit 106a can notify the receiver circuit 107b of the switching timing between the power-down state and the normal state with a simplified configuration that does not use a voltage-driven driver.
  • the driver circuit 106a maintains the potentials of the signal lines of the differential signal line pair 102 during a period in which data is not transmitted at 0 V.
  • the difference between periods in which data is not transmitted is maintained.
  • the potential of each of the signal lines of the dynamic signal line pair 102 is maintained at the pull-up potential V PU which is higher than the potential V DP on the plus side of the differential signal.
  • the pull-up potential V PU is set to 1.2V.
  • the driver circuit 106a of the communication system in FIG. 1 is replaced with a driver circuit 500 (described later) shown in FIG. 8, and the receiver circuit 107b is replaced with a receiver circuit 600 (described later) shown in FIG. Shall.
  • FIG. 8 shows a detailed configuration of the driver circuit 500 according to the second embodiment.
  • the driver circuit 500 according to the second embodiment includes a differential driver 501, a driver control unit 502, and a pull-up resistor 503.
  • the detailed configuration of the differential driver 501 is shown in FIG.
  • the differential driver 501 includes an inverter 1101, a P-channel transistor 1102, a P-channel transistor 1103, an N-channel transistor 1104, an N-channel transistor 1105, a regulator 1106, and a transistor 1107, and transmits a differential signal via a differential signal line. It has a function.
  • the inverter 1101 to the regulator 1106 are the same as the inverter 1001 to the regulator 1006 of the differential driver 201.
  • the differential driver 501 outputs a differential high signal when the input signal Data_In is high in the normal state, that is, when the driver enable signal DE is high, and outputs a differential low signal when the input signal Data_In is low. To do.
  • the transistor 1107 When the driver enable signal DE is low, the transistor 1107 is turned off and the differential signal line pair 102 is in a high impedance state. At this time, the potential of the differential signal line pair 102 is maintained at the pull-up potential V PU by the pull-up resistor 503 connected to the 1.2 V power source. At this time, since no current flows through the regulator 1106, power consumption of the differential driver 501 can be suppressed.
  • the driver control unit 502 has the same function as the driver control unit 202.
  • the pull-up resistor 503 has one end connected to the differential signal line pair 102 and the other end connected to a 1.2 V power supply, and pulls up the differential signal line pair 102 when the differential signal line pair 102 is in a high impedance state. It has a function of maintaining the potential VPU . Note that the resistance value of the pull-up resistor 503 is preferably several tens of k ⁇ to 100 k ⁇ or more in order to reduce current consumption in the power-down state.
  • FIG. 10 shows a detailed configuration of the receiver circuit 600 according to the second embodiment.
  • the receiver circuit 600 according to the second embodiment includes a differential receiver 601, a level detection circuit 602, a receiver control unit 603, and a level detection circuit control unit 604.
  • the level detection circuit 602 includes a digital circuit such as a CMOS buffer and has a function of detecting the potential of the D + signal line. Specifically, when the potential of the D + signal line is equal to or higher than the threshold potential V ′ TH set between the pull-up potential VPU and the positive potential VDP of the differential signal, the differential signal lines was detected as a pull-up potential V PU, when the potential of the D + signal line is lower than the threshold potential V 'TH, the differential signal line is detected not equal pull-up potential V PU.
  • the level detection circuit 602 desirably has a hysteresis characteristic in order to stably detect the differential signal line.
  • the level detection circuit control unit 604 has a function of controlling the enable state and the disable state of the level detection circuit 602. Specifically, the level detection circuit 602 is enabled during the period when the receiver mode control signal RMODE indicates the non-operation mode, and the level detection circuit 602 is disabled during the period when the receiver mode control signal RMODE indicates the operation mode. To do.
  • the disabled state of the level detection circuit 602 means that the level detection result is masked and the level detection result is invalidated.
  • the level detection circuit 602 always has the differential signal line with the pull-up potential V PU. Indicates that it is detected that it is not. Thereby, it is possible to prevent the level detection circuit 602 from detecting the differential signal in the normal state and switching from the normal state to the power-down state.
  • FIG. 11 shows an operation timing chart of the interface circuit according to the second embodiment.
  • the driver circuit 500 is in a power-down state during a period when there is no data to be transmitted, and the differential signal line pair 102 during that period is set to a pull-up potential V PU of 1.2 V by the pull-up resistor 503. Maintained.
  • the receiver circuit 600 is also in a power-down state.
  • the driver mode control signal DMODE is changed to the operation mode by the control unit 108a.
  • the driver control unit 502 sets the driver enable signal DE to High, and the differential driver 501 is enabled.
  • the differential driver 501 is enabled, it outputs a differential low fixed signal.
  • the receiver control unit 603 When the level detection circuit 602 detects that the potential of the D + signal line is lower than the threshold potential V ′ TH at time T2 in the middle of the transition of the D + signal line to 0 V, the receiver control unit 603 generates the receiver enable signal RE. It becomes High, and the differential receiver 601 is enabled.
  • the receiver circuit 600 can more reliably detect that the potential of the differential signal line has transitioned to the threshold potential V ′ TH or less than the D-signal line from which the 0.4V signal is output. In addition, since no bit transition occurs, a stable potential can be detected.
  • the receiver circuit 600 receives the differential low fixed signal.
  • the driver circuit 500 starts transmission of a synchronization symbol prior to transmission of transmission target data.
  • the control mode 108b causes the receiver mode control signal RMODE to be in the operation mode, and the target device 101 is ready to process the received data. Thereafter, a synchronization symbol is received, and symbol synchronization is performed.
  • the driver circuit 500 that has finished transmitting a certain synchronization symbol transmits data in packet units, and the receiver circuit 600 receives a packet.
  • the driver circuit 500 finishes transmitting the packet, the driver circuit 500 starts transmitting a differential high fixed signal.
  • the receiver circuit 600 receives a differential high fixed signal.
  • the driver mode control signal DMODE is set to the non-operation mode by the control unit 108a.
  • the driver enable signal DE is set to Low by the driver control unit 502, and the differential driver 501 is disabled. Thereafter, the D + signal line starts a transition from around 0.4 V to around 1.2 V that is the pull-up potential V PU .
  • the control unit 108b sets the receiver mode control signal RMODE to the non-operation mode, and the target The device 101 does not process data received thereafter. Thereby, it is possible to prevent erroneously processing data received during an indefinite period from time T7 to time T8.
  • the level detection circuit 602 detects that the potential of the D + signal line has become equal to or higher than the threshold potential V ′ TH , and the receiver enable signal RE becomes low by the receiver control unit 603, and the differential receiver 601 is disabled. It becomes a disabled state.
  • the driver circuit 500 can notify the receiver circuit 600 of the switching timing between the power-down state and the normal state with a simplified configuration that does not use a voltage-driven driver.
  • the driver circuit, the receiver circuit, and the control method of the communication system including them have been described using the first and second embodiments as examples.
  • the illustrated communication system can be modified as follows.
  • the present invention is not limited to the communication system as shown in the above embodiment.
  • the driver circuit outputs the differential low fixed signal when transitioning from the power-down state to the normal state, and the differential high fixed signal when transitioning from the normal state to the power-down state.
  • the driver circuit may output a differential high fixed signal when transitioning from the power down state to the normal state, and a differential low fixed signal when transitioning from the normal state to the power down state.
  • the receiver circuit 600 detects the potential of the D ⁇ signal line, so that the potential of the differential signal line is surely lower than the threshold potential V ′ TH than the detection of the D + signal line. Since the transition starts from the positive potential V DP of the differential signal even when the transition is made to the pull-up potential V PU, the threshold potential V ′ TH becomes equal to or higher than the detection of the D + signal line. Can be detected.
  • the driver circuit may not output the differential low fixed signal and the differential high fixed signal.
  • FIG. 12 shows the operation timing of the interface circuit when the differential low fixed signal and the differential high fixed signal are not output.
  • the configuration of the communication system at this time is such that the receiver circuit 600 of the communication system of the second embodiment is replaced with the receiver circuit 700 shown in FIG. 13, and the pull-up resistor 503 is connected to a power supply voltage of 3.3V. A description will be given below.
  • the receiver circuit 700 includes a differential receiver 701, a level detection circuit 702, and a receiver control unit 703.
  • the differential receiver 701 and the receiver control unit 703 have the same functions as the differential receiver 601 and the receiver control unit 603 of the receiver circuit 600.
  • the level detection circuit 702 is connected to both the D + signal line and the D ⁇ signal line and has a function of detecting the potential of both.
  • the controller 108a causes the driver mode control signal DMODE to transition to the operation mode.
  • the driver control unit 502 sets the driver enable signal DE to High, and the differential driver 501 is enabled.
  • the differential driver 501 outputs a differential low signal and a differential high signal, whereby the potential of the differential signal line becomes the potential V DP on the positive side of the differential signal and the negative side of the differential signal. Transition to the potential VDN .
  • the receiver circuit 700 receives at least one of the differential signal lines.
  • the receiver control unit 703 sets the receiver enable signal RE to High so that the differential receiver 701 is enabled, and the receiver mode control signal RMODE is activated. It becomes a mode.
  • the operation from the time T3 to the time T4 is the same as the operation from the time T4 to the time T5 in the second embodiment, the driver circuit 500 transmits the synchronization symbol and the packet, and the receiver circuit 700 receives the synchronization symbol. Symbol synchronization is performed and a packet is received.
  • the driver mode control signal DMODE is set to the non-operation mode by the control unit 108a.
  • the driver enable signal DE is set to Low by the driver control unit 502, and the differential driver 501 is disabled. Thereafter, the differential signal line pair 102 starts transition to the pull-up potential VPU .
  • the receiver circuit 700 detects that the potential of at least one of the differential signal lines has become equal to or higher than the threshold potential V ′′ TH , so that the receiver control unit 703 sets the receiver enable signal RE to Low, and the difference The dynamic receiver 701 is disabled, and the receiver mode control signal RMODE is set to the non-operation mode by the control unit 108b.
  • the level detection circuit 702 may detect both of the differential signal lines, and the detection result may be a logical sum or logical product of the detection results as a final detection result.
  • the receiver control unit 703 may be configured to include a level detection circuit 702 in the receiver control unit 703 like the receiver control unit 800 shown in FIG.
  • the receiver control unit 800 includes a level determination circuit 801, a level determination circuit 802, and a NAND circuit 803.
  • the level determination circuit 801 detects the potential of the D + signal line
  • the level determination circuit 802 detects the potential of the D ⁇ signal line.
  • the NAND circuit 803 outputs a receiver enable signal RE with both results as inputs. At this time, the receiver enable signal RE may be used as it is as the receiver mode control signal RMODE.
  • the differential driver is voltage-driven by the regulator, but the differential driver may be current-driven by a constant current source.
  • the driver control unit 202 controls the driver enable signal DE according to the driver mode control signal DMODE controlled by the control unit 108a.
  • the control unit 108a includes the driver control unit 202.
  • the driver enable signal DE may be directly output therefrom.
  • the receiver control unit 303 sets the receiver enable signal RE to High when receiving High from the amplitude detection circuit 302, and sets the receiver enable signal RE to Low when receiving Low from the amplitude detection circuit 302.
  • the receiver enable signal RE is set to High and when a predetermined number or more of Low is received, the receiver enable signal RE is received.
  • the target device 101 is a semiconductor memory card, but the target device 101 may be a communication device, a display device, a camera device, or the like.
  • the back-end unit 109 uses a communication module including an RF (Radio Frequency) transceiver, a baseband circuit, and a MAC (Media Access Control) circuit.
  • the interface circuit 104 includes either a driver circuit 106 or a receiver circuit 107. Just do it. Further, the host device 100 may be configured to transmit a clock to the target device 101.
  • the 8b / 10b method is used as the encoding method in the encoding unit 403 and the decoding unit 407 in the above-described embodiment, the 64b / 66b method or other methods may be adopted.
  • the driver circuit 106 does not use a pull-down resistor, and the differential signal line 201 keeps the differential signal line pair in the power-down state at 0 V, but the driver circuit 106 is grounded. And the differential signal line may be maintained at 0 V by a pull-down resistor.
  • the detailed configuration of the differential driver 201 shown in FIG. 2 is the same as that of the differential driver 501 shown in FIG. 9.
  • the driver enable signal DE is Low
  • the differential signal line pair 102 is high.
  • the differential signal line pair 102 is kept at 0V by the pull-down resistor.
  • the amplitude detection circuit 302 connects the + terminal to the D ⁇ signal line and the ⁇ terminal to the D + signal line, and subtracts the input potential of the ⁇ terminal from the input potential of the + terminal.
  • the amplitude detection circuit may detect the absolute value of the differential amplitude.
  • the configuration of the amplitude detection circuit is the same as that of the amplitude detection circuit 302, the + terminal is connected to the D + signal line, the ⁇ terminal is connected to the D ⁇ signal line, and the input potential from the + terminal to the input potential of the ⁇ terminal.
  • OR is connected to a comparator that detects a potential difference obtained by subtracting as a differential amplitude.
  • the amplitude detection circuit 302 and the level detection circuit 602 are realized by a digital circuit such as a CMOS buffer, but the amplitude detection circuit 302 and the level detection circuit 602 are It may be realized by a Schmitt trigger circuit including a comparator of an analog circuit.
  • the disabled state of the amplitude detection circuit 302 and the level detection circuit 602 may be a state in which power supply is stopped.
  • the pull-up resistor 503 is connected to the differential signal line on the driver circuit 500 side.
  • the pull-up resistor 503 is not limited to the driver circuit 500 side. It only has to be connected on the signal line.
  • the pull-up resistor 503 may be not only an external resistor but also an on-chip resistor formed by a transistor in a semiconductor chip. In this case, the pull-up resistor 503 is pulled only when the driver circuit 500 is in a power-down state.
  • the configuration may be such that the up resistor is connected to the pull-up potential.
  • a receiver circuit (see FIG. 4) according to an embodiment of the present invention is a receiver circuit connected to a driver circuit via a pair of differential signal lines, and the receiver circuit is connected via the differential signal line.
  • a differential receiver (differential receiver 301) that receives a differential signal that is data encoded by a predetermined encoding transmission method sent from the driver circuit, and a difference determined by the encoding transmission method by the driver circuit The difference that has been maintained at a constant potential by sending the first fixed differential signal that keeps each line of the differential signal line pair at another specific potential during a period longer than the longest period for fixing the potential of the dynamic signal line.
  • a detection circuit (amplitude detection circuit 302) for detecting that the potential state of the motion signal line has changed to the first state, and when the detection circuit detects the first state, the differential receiver is enabled from disabled.
  • a receiver control unit (receiver controller 303) to replace.
  • the first fixed differential signal is, for example, a differential Low fixed signal
  • the long period is a certain time described in the specification. That is, when the differential low fixed signal is encoded according to the 8b / 10b system, which is an encoding transmission system, a signal having the same potential is output only for a transmission time of 5 bits at the longest. It is continuous.
  • the enable state of the differential receiver is a state in which a differential signal can be received, and power is consumed because a constant current flows in the differential receiver.
  • the disabled state of the differential receiver is a state in which a differential signal cannot be received, and no current flows, so that power consumption can be suppressed. In the receiver circuit, a state where the differential receiver is disabled is a power-down state, and a state where the differential receiver is enabled is a normal state.
  • the receiver circuit detects that the state of the potential of the differential signal line, which has been maintained at a constant potential, has transitioned to the first state by the output of the first fixed differential signal by the driver circuit, and is in a power-down state. Therefore, the timing of switching from the power-down state of the receiver circuit to the normal state can be notified by a simplified driver circuit.
  • the differential receiver is configured by, for example, the differential receiver 301 of the first embodiment
  • the detection circuit is configured by, for example, the amplitude detection circuit 302 of the first embodiment
  • the receiver control unit is, for example, the receiver control unit 303. Consists of. (B)
  • each of the lines of the differential signal line pair has a different specific potential during a period longer than the longest fixed period of the potential of the differential signal line determined by the encoding transmission method.
  • the second fixed differential signal that is different from the first fixed differential signal is detected to detect that the potential state of the differential signal line is in the second state, and the detection When the circuit detects the second state, the receiver control means may disable the differential receiver from enable.
  • the second fixed differential signal is, for example, a differential high fixed signal
  • the differential high fixed signal has the same potential that is different from that of the differential low fixed signal for a period of 6 bits or more. It is a continuous differential signal.
  • the receiver circuit detects that the potential state of the differential signal line has transitioned to the second state based on the output of the second fixed differential signal from the driver circuit, and switches from the normal state to the power-down state. Therefore, it is possible to notify the switching timing of the receiver circuit from the normal state to the power-down state by a simplified driver circuit.
  • the detection circuit detects the magnitude of the differential amplitude of the differential signal line pair, and the detection circuit determines that the differential amplitude of the differential signal line pair has reached a predetermined magnitude. By doing so, it may be determined that the first state has been detected, and it is determined that the differential amplitude of the differential signal line pair is less than or equal to zero.
  • the first state is a state in which the amplitude of the differential signal line pair is equal to or greater than the threshold value V TH
  • the second state is the amplitude of the differential signal line pair. This is a state smaller than the threshold value VTH .
  • the receiver circuit since the detection circuit detects the magnitude of the amplitude of the differential signal line pair, the receiver circuit detects that the magnitude of the amplitude of the detection circuit exceeds a predetermined magnitude, for example, the threshold value VTH. If it is detected that the detection circuit has changed to the normal state from the power-down state, and the detection circuit detects that the detection circuit has entered the second state because it is smaller than the threshold value V TH , the receiver circuit switches from the normal state to the power state. Transition to the down state. (D) Furthermore, when the signal based on the reception of the first fixed differential signal by the differential receiver is received, the detection circuit is disabled, and the second fixed differential signal is transmitted to the differential receiver. When a signal based on the fact that the signal is received is received, a detection circuit control means for enabling the detection circuit may be provided.
  • a predetermined magnitude for example, the threshold value VTH.
  • the receiver circuit disables the detection circuit in the normal state, and thus detects the differential signal line that is amplified by data transmission in the normal state, and shifts from the normal state to the power-down state. And switching can be prevented.
  • the detection circuit detects a potential of at least one of the differential signal line pair, and the detection circuit detects the potential of the differential signal line by the output of the first fixed differential signal by the driver circuit.
  • the second state By detecting that the potential is lower than the pull-up potential that is higher than the potential on the higher side of the differential signal during data transmission, it is detected that the first state has been reached, and the second by the driver circuit By determining that the potential of the differential signal line has become a potential close to the pull-up potential based on the output of the fixed differential signal, the second state may be detected.
  • the first state is a state in which at least one potential of the differential signal line is lower than a threshold potential V ′ TH set between the pull-up potential and the positive potential of the differential signal.
  • the second state is a state in which the potential of at least one of the differential signal lines is equal to or higher than the threshold potential V ′ TH .
  • the receiver circuit detects the potential of the differential signal line by the output of the first fixed differential signal by the driver circuit.
  • the first state has been reached by determining that the potential has become lower than the pull-up potential, which is higher than the positive side potential of the differential signal during data transmission
  • the normal state from the power-down state is detected.
  • the detection circuit has entered the second state by determining that the potential of the differential signal line is close to the pull-up potential based on the output of the second fixed differential signal from the driver circuit. Can be transitioned from the normal state to the power-down state.
  • a driver circuit is a driver circuit connected to a receiver circuit via a pair of differential signal lines, and the differential signal line pair is connected while data is not transmitted.
  • a state maintaining circuit that maintains a constant potential, and when transmitting data, precedes sending data encoded by a predetermined encoding transmission system as a differential signal through the differential signal line pair.
  • a first fixed differential signal is sent to keep each line of the differential signal line pair at a different specific potential for a period longer than the longest period for fixing the potential of the differential signal line determined by the encoded transmission method.
  • a differential driver is a driver circuit connected to a receiver circuit via a pair of differential signal lines, and the differential signal line pair is connected while data is not transmitted.
  • a state maintaining circuit that maintains a constant potential, and when transmitting data, precedes sending data encoded by a predetermined encoding transmission system as a differential signal through the differential signal line pair.
  • the driver circuit outputs the first fixed differential signal to transition the state of the potential of the differential signal line pair kept at a constant potential, and causes the receiver circuit to change from the power-down state to the normal state. Since the switching timing can be notified, the switching timing from the power-down state to the normal state can be notified to the receiver circuit with a simplified circuit configuration that does not include a voltage-driven driver.
  • the driver circuit further includes driver control means for disabling the differential driver while not transmitting data, and enabling the differential driver when transmitting data, the driver control means However, before disabling the differential driver, the differential driver is connected to each line of the differential signal line pair during a period longer than the longest period for fixing the potential of the differential signal line determined by the encoded transmission method. May be maintained at different specific potentials, and a second fixed differential signal which is a differential signal different from the first fixed differential signal may be transmitted to disable the differential driver.
  • the driver circuit outputs the second fixed differential signal and disables the differential driver by the driver control means, and changes the potential state of the differential signal line pair to the receiver circuit. Since the switch timing from the normal state to the power-down state can be notified, it is possible to notify the receiver circuit of the switch timing from the normal state to the power-down state with a simplified circuit configuration without a voltage-driven driver. it can.
  • the state maintaining circuit is a part of a circuit in the differential driver, and when data is not transmitted to the differential driver, a potential within an amplitude range of the differential signal at the time of data transmission Thus, the differential signal line pair may be maintained at a constant potential.
  • the state maintaining circuit which is a part of the circuit in the differential driver causes the differential driver to maintain the differential signal line pair at a constant potential, and the differential amplitude is set to 0.
  • the differential driver When transmitting data, the differential driver generates a differential amplitude by outputting a differential signal, so that the receiver circuit can be notified of the switching timing between the normal state and the power-down state.
  • the state maintaining circuit may maintain the differential signal line pair at 0 V when the differential driver is not transmitting data.
  • the state maintaining circuit is, for example, a circuit related to the input of the pull-down enable signal PE in the differential driver shown in FIG. 3, and when the pull-down enable signal PE indicates High, both differential signal lines are Since it is grounded, the differential driver can keep both differential signal line pairs at 0 V by the state maintaining circuit.
  • the state maintaining circuit which is a part of the circuit in the differential driver, causes the differential driver to maintain the differential signal line pair at 0 V and set the differential amplitude to 0.
  • the differential driver When transmitting data, the differential driver generates a differential amplitude by outputting a differential signal, so that the receiver circuit can be notified of the switching timing between the normal state and the power-down state.
  • the state maintaining circuit when not transmitting data, pulls up the differential signal line pair at a pull-up potential that is higher than the potential on the higher side of the differential signal at the time of data transmission. It may be a resistor.
  • a communication system is a communication system including a driver circuit and a receiver circuit connected via a pair of differential signal lines, and the driver circuit transmits data.
  • a state maintaining circuit that maintains the differential signal line pair at a constant potential, and when transmitting data, the differential signal line is converted into data encoded by a predetermined encoding transmission method as a differential signal.
  • each line of the differential signal line pair Prior to sending through the pair, each line of the differential signal line pair is set to a different specific potential during a period longer than the longest fixed period of the potential of the differential signal line determined by the encoded transmission method.
  • a differential driver for transmitting a first fixed differential signal to be maintained, wherein the receiver circuit receives a differential signal via the differential signal line, and the first fixed difference by the driver circuit.
  • a detection circuit that detects that the potential state of the differential signal line has changed to the first state, and a receiver control that switches the differential receiver from disabled to enabled when the detection circuit detects the first state. Means.
  • the driver circuit outputs the first fixed differential signal that does not occur in the encoded transmission method when sending the transmission target data, so that the differential signal line maintained at a constant potential is output.
  • the receiver circuit can be notified of the switching timing from the power-down state to the normal state, and the receiver circuit can transition from the power-down state to the normal state.
  • the present invention can be applied to a driver circuit that performs reliable power-down control synchronized between a driver circuit and a receiver circuit without complicating the circuit configuration, a receiver circuit, and a control method for a communication system including them. It is.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)

Abstract

　差動信号の通信システムにおいて、ドライバ回路はレシーバ回路と差動信号線対を介して接続され、データの送信を行っていないときは、差動信号線対を一定電位に維持し、データの送信を行う際には、所定の電位で差動信号を出力する。レシーバ回路は、差動信号線対の電位の状態を検知したタイミングでパワーダウン状態と通常状態との切り換えを行う。

Description

ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法
　本発明は、差動シリアル伝送に関し、特に送受信回路における消費電力削減の技術に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）端子数やＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズに関する厳しい制約下において高速伝送を行うために、差動シリアル伝送を行う差動インターフェースが普及している。このような差動インターフェースにおけるデータの送信を行うドライバ回路及びデータの受信を行うレシーバ回路は、一定の電流源で動作する回路で構成されるため、有効なデータを伝送していない期間も電力を消費してしまう。
　そこで、そのような期間、回路の一部あるいは全てに流れる電流を制限するための技術が必要となり、その技術を実現するための構成が特許文献１に記載されている。
　図１５は、特許文献１に係る従来の差動インターフェース回路の概略構成を示す図である。図１５において、ドライバ回路９００は、差動伝送を行う電流駆動型ドライバ９０１とシングルエンド伝送を行う電圧駆動型ドライバ９０２とを備える。また、レシーバ回路９０３は、電流・電圧変換回路９０４、コンパレータ９０５及び電力制御回路９０６を備え、ドライバ回路９００と差動信号線Ｄ＋とＤ－を介して接続されている。ドライバ回路９００では、電圧駆動型ドライバ９０２がパワーダウン電位やウェイクアップ電位を出力し、レシーバ回路９０３に対してパワーダウン通知やウェイクアップ通知を行う。レシーバ回路９０３は、パワーダウン通知を受けると、電力制御回路９０６により電流・電圧変換回路９０４及びコンパレータ９０５の少なくとも一方に流れる電流が制限される。
特開２００５－２３６９３１号公報
　しかしながら、特許文献１に記載されているインターフェース回路では、パワーダウン時に省電力化が図れるものの、その反面、レシーバ回路９０３へのパワーダウン通知やウェイクアップ通知を行うための電圧駆動型ドライバ９０２を余分に搭載する必要があった。
　本発明は、係る問題に鑑みてなされたものであり、パワーダウン時の省電力化を図ることができ、それでいて電圧駆動型ドライバを用いずにパワーダウン状態とそれ以外の通常状態との切り換えを行うドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法を提供することを目的とする。
　上記課題を解決するために本発明に係るレシーバ回路は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバと、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備えることを特徴とする。
　上記課題を解決するために本発明に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備えることを特徴とする。
　また、上記課題を解決するために本発明に係る制御方法は、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムにおける制御方法であって、データを伝送しない間は、前記ドライバ回路が、差動信号線対を一定電位に維持する状態維持ステップと、データを伝送する際には、前記ドライバ回路が、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する送出ステップと、前記レシーバ回路が、前記差動信号線を介して差動信号を受信する受信ステップと、前記レシーバ回路が、前記第一固定差動信号の送出により一定電位に保たれていた前記差動信号線の電位の状態が第一状態になったことを検知する検知ステップと、前記レシーバ回路が、前記検知ステップが第一状態を検知したときに、前記受信ステップを行う差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御ステップとを含むことを特徴とする。
　本発明によると、ドライバ回路からレシーバ回路に対し、通常状態とパワーダウン状態との切り換えタイミングを通知するための電圧駆動型ドライバが不要となり、回路構成を簡素化したドライバ回路で、消費電力削減のため、レシーバ回路の通常状態とパワーダウン状態との切り換えを制御する通信システムを提供することができる。
実施形態１に係る通信システムの全体構成を示す図 ドライバ回路１０６の詳細構成を示す図 差動ドライバ２０１の詳細構成を示す図 レシーバ回路１０７の詳細構成を示す図 制御部１０８の詳細構成を示す図 ドライバモード制御信号ＤＭＯＤＥ及びレシーバモード制御信号ＲＭＯＤＥの状態遷移図 インターフェース回路の動作タイミングチャート 実施形態２に係るドライバ回路５００の詳細構成を示す図 差動ドライバ５０１の詳細構成を示す図 レシーバ回路６００の詳細構成を示す図 インターフェース回路の動作タイミングチャート 差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しない場合のインターフェース回路の動作タイミングチャート レシーバ回路７００の詳細構成を示す図 レシーバ制御部８００の詳細構成を示す図 従来のインターフェース回路の構成を示す図
＜実施形態１＞
＜概要＞
　本発明の実施形態１に係る通信システムの全体構成を図１に示す。
　実施形態１における通信システムは、ホスト装置１００とターゲット装置１０１を含み、ホスト装置１００とターゲット装置１０１とは、Ｄ０＋信号線とＤ０＋信号線に流れる信号とは逆位相の信号が流れるＤ０－信号線から構成される差動信号線対１０２と同様にＤ１＋信号線とＤ１－信号線から構成される差動信号線対１０３とを介して接続されている。ホスト装置１００のドライバ回路１０６ａとターゲット装置１０１のレシーバ回路１０７ｂとは差動信号線対１０２を介して接続され、ドライバ回路１０６ａは、データ送信時に、高い側（プラス側）の電位ＶＤＰの信号と低い側（マイナス側）の電位ＶＤＮの信号との差動信号を出力する。
　ドライバ回路１０６ａとレシーバ回路１０７ｂとがデータの送受信を行っていない間は、消費電力削減のため回路の一部に流れる電流を制限するパワーダウン状態であり、その期間の差動信号線対１０２には双方とも０Ｖの信号が出力され、差動振幅は０となっている。ドライバ回路１０６ａは、ホスト装置１００において送信対象データが発生したときに、レシーバ回路１０７ｂは、受信データがあるとき、つまりドライバ回路１０６ａより送信対象データがあることを通知されたときに回路に流れる電流を制限しない通常状態となる。即ち、ドライバ回路１０６ａは、ホスト装置１００において送信対象データが発生すると、送信対象データの送信に先行して、一定時間、Ｄ０＋信号線からはマイナス側の電位ＶＤＮの信号を、Ｄ０－信号線からはプラス側の電位ＶＤＰの信号を出力し続ける差動Ｌｏｗ固定信号を出力する。これにより、Ｄ０－信号線の電位はプラス側の電位ＶＤＰへと遷移する。送信データは８ｂ／１０ｂ方式で符号化され、この方式に従えば５ビット分の送信時間を超えて、同じ電位の信号が出力されることはない。ここでの一定時間とは、６ビット分以上の時間であり、この時間中同じ電位が連続する差動信号が出力されることとする。
　一方、レシーバ回路１０７ｂは検知回路を備え、検知回路がドライバ回路１０６ａによる差動Ｌｏｗ固定信号の出力によってＤ０＋信号線とＤ０－信号線とに差動振幅、つまり電位差が発生し、その差動振幅が閾値ＶＴＨ以上の振幅になったことを検知したら、通常状態となる。これにより、ドライバ回路１０６ａはレシーバ回路１０７ｂに対し、パワーダウン状態から通常状態に遷移するタイミングを通知することができる。
＜詳細構成＞
　以下、ホスト装置１００はパーソナルコンピュータ、ターゲット装置１０１は半導体メモリーカードとして図１の通信システムの詳細構成について説明する。また、以降の説明では、Ｄ０＋、Ｄ０－、Ｄ１＋及びＤ１－については、０、１を全て削除し、Ｄ＋とＤ－というように表記する。
　ホスト装置１００は、インターフェース回路１０４ａとデータ処理部１０５とを備える。更に、インターフェース回路１０４ａは、ドライバ回路１０６ａ、レシーバ回路１０７ａ及び制御部１０８ａを備える。
　データ処理部１０５は、通信における物理層及びデータリンク層に相当するインターフェース回路１０４ａの上位層であり、ユーザの操作等によるリクエストに応じたデータの処理を行う機能を有する。また、ホスト装置１００のレシーバ回路１０７ａとターゲット装置１０１のドライバ回路１０６ｂとの間でデータの送受信を行う場合に、受信したデータを処理する機能も有する。
　ターゲット装置１０１は、インターフェース回路１０４ｂとバックエンド部１０９とを備える。ターゲット装置１０１におけるインターフェース回路１０４ｂは、ホスト装置１００におけるインターフェース回路１０４ａと同一の構成であり、ドライバ回路１０６ｂ、レシーバ回路１０７ｂ及び制御部１０８ｂは、それぞれインターフェース回路１０４ａのドライバ回路１０６ａ、レシーバ回路１０７ａ及び制御部１０８ａと同一の構成である。
　バックエンド部１０９は、通信における物理層及びデータリンク層に相当するインターフェース回路１０４ｂの上位層であり、受信したデータの処理を行う機能を有する。また、ホスト装置１００のレシーバ回路１０７ａとターゲット装置１０１のドライバ回路１０６ｂとの間でデータの送受信を行う場合に、送信データの処理を行う機能も有する。バックエンド部１０９は、不揮発メモリ及びメモリコントローラが用いられる。
　このとき、インターフェース回路１０４ａとインターフェース回路１０４ｂとは、ホスト装置１００とターゲット装置１０１との間で対称的に接続されているため、以降は差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂとの間でデータの送受信をする際の機能を中心に説明する。
　なお、以下の詳細構成の説明ではａ、ｂの記号を全て削除し、１０６、１０７、１０８というように数字のみで表記する。
＜ドライバ回路１０６詳細構成＞
　本実施形態１におけるドライバ回路１０６の詳細構成を図２に示す。
　ドライバ回路１０６は、差動ドライバ２０１、ドライバ制御部２０２を備える。
　差動ドライバ２０１の詳細構成を図３に示す。
　差動ドライバ２０１は、インバータ１００１、Ｐチャネルトランジスタ１００２、Ｐチャネルトランジスタ１００３、Ｎチャネルトランジスタ１００４、Ｎチャネルトランジスタ１００５、レギュレーター１００６、ＯＲ回路１００７及びＯＲ回路１００８を備え、差動信号線を介して差動信号を送信する機能と、パワーダウン状態のときに、差動信号線を０Ｖに保つ機能とを有する。
　具体的には、以下のように上記機能を実現する。差動ドライバ２０１は、図７に示すように差動信号の中心の電位となるコモンモード電位ＶＣＭ（ここでは、０．２Ｖ）と、差動振幅ＶＰＰ（ここでは、０．４Ｖ）によって定まる、プラス側の電位ＶＤＰ及びマイナス側の電位ＶＤＮの差動信号を出力する。
　プルダウンイネーブル信号ＰＥは、ドライバイネーブル信号ＤＥ（後述）を反転したものであり、通常状態では、Ｌｏｗである。また、入力信号Ｄａｔａ＿Ｉｎ、つまり送信データ列中の一つのビットは、入力信号Ｄａｔａ＿Ｉｎそのままの信号であるＤＩと、入力信号Ｄａｔａ＿Ｉｎがインバータ１００１で反転された信号であるＤＩ＃の相補入力信号となる。入力信号Ｄａｔａ＿ＩｎがＨｉｇｈのとき、ＤＩはＨｉｇｈとなり、Ｐチャネルトランジスタ１００２はＯＦＦ、Ｎチャネルトランジスタ１００４はＯＮとなるので、Ｄ－信号線は接地され、０Ｖ（差動信号のマイナス側の電位ＶＤＮ）の信号が出力される。このとき、ＤＩ＃はＬｏｗとなり、Ｐチャネルトランジスタ１００３はＯＮ、Ｎチャネルトランジスタ１００５はＯＦＦとなるので、Ｄ＋信号線は電圧源として働くレギュレーター１００６の出力電圧、ここでは０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）の信号が出力される。上述のＤ－信号線からは０Ｖの信号が出力され、Ｄ＋信号線からは０．４Ｖの信号が出力される差動信号を差動Ｈｉｇｈ信号と呼ぶ。同様に、入力信号Ｄａｔａ＿ＩｎがＬｏｗのときは、Ｄ＋信号線からは０Ｖの信号が出力され、Ｄ－信号線からは０．４Ｖの信号が出力され、この差動信号を差動Ｌｏｗ信号と呼ぶ。また、パワーダウン状態では、ドライバイネーブル信号ＤＥはＬｏｗとなるため、プルダウンイネーブル信号ＰＥはＨｉｇｈとなる。このとき、入力信号Ｄａｔａ＿Ｉｎに関わらず、ＤＩ、ＤＩ＃はいずれもＨｉｇｈとなる。このとき、Ｐチャネルトランジスタ１００２とＰチャネルトランジスタ１００３とはいずれもＯＦＦとなり、Ｎチャネルトランジスタ１００４とＮチャネルトランジスタ１００５とはいずれもＯＮとなるので、Ｄ＋信号線とＤ－信号線とはいずれも接地され、０Ｖとなる。また、このとき、レギュレーター１００６には電流が流れないため、差動ドライバ２０１は、電力の消費を抑制できる。
　ドライバ制御部２０２は、ドライバモード制御信号ＤＭＯＤＥ（後述）の入力に応じて、差動ドライバ２０１のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、リンクコントローラ４０２（後述）によりドライバモード制御信号ＤＭＯＤＥが稼動モードを示すとき、つまり、送信対象データがあるときは、ドライバ制御部２０２は、ドライバイネーブル信号ＤＥをＨｉｇｈとする。これにより、プルダウンイネーブル信号ＰＥはＬｏｗとなり、差動ドライバ２０１はイネーブル状態となる。一方、ドライバモード制御信号ＤＭＯＤＥが非稼動モードを示すとき、つまり、送信対象データがないときは、ドライバ制御部２０２は、ドライバイネーブル信号ＤＥをＬｏｗとする。これにより、プルダウンイネーブル信号ＰＥはＨｉｇｈとなり、差動ドライバ２０１はディセーブル状態となる。ここで、差動ドライバ２０１のイネーブル状態とは、差動信号を出力できる状態であり、差動ドライバ２０１内のレギュレーター１００６に定常的に電流が流れるため電力を消費する。差動ドライバ２０１のディセーブル状態とは、差動信号を出力できない状態であり、レギュレーター１００６に電流が流れないため、電力の消費を抑制できる。ドライバ回路１０６においては、差動ドライバ２０１がディセーブルされた状態をパワーダウン状態、差動ドライバ２０１がイネーブルされた状態を通常状態と呼ぶ。
＜レシーバ回路１０７詳細構成＞
　本実施形態１におけるレシーバ回路１０７の詳細構成を図４に示す。
　レシーバ回路１０７は、差動レシーバ３０１、振幅検知回路３０２、レシーバ制御部３０３及び振幅検知回路制御部３０４を備える。
　差動レシーバ３０１は、トランジスタによる差動増幅器などで構成され、差動信号線を介して差動信号を受信する機能を有する。
　また、図示していないが、差動信号線のインピーダンス整合を図るため、差動レシーバ３０１の前段には、Ｄ＋信号線とＤ－信号線との間に１００Ω程度の終端抵抗が接続されていることとする。
　振幅検知回路３０２は、Ｄ＋信号線とＤ－信号線と接続されるコンパレータで構成され、Ｄ＋信号線とＤ－信号線との差動振幅の大きさを検知する機能を有する。具体的には、振幅検知回路３０２は、＋端子をＤ－信号線と、－端子をＤ＋信号線と接続し、差動振幅、ここでは＋端子の入力電位から－端子の入力電位を減算して得られる電位差を検知して、差動振幅の大きさが閾値ＶＴＨ以上、ここでは０．２Ｖ以上であれば、Ｈｉｇｈを出力し、差動振幅の大きさが閾値ＶＴＨより小さければ（負の値を含む）、Ｌｏｗを出力する。
　振幅検知回路３０２は、差動信号線を安定して検出するため、ヒステリシス特性を持たせることが望ましい。
　レシーバ制御部３０３は、差動レシーバ３０１のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、振幅検知回路３０２からＨｉｇｈを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨ以上であると検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＨｉｇｈとし、差動レシーバ３０１はイネーブル状態となる。振幅検知回路３０２からＬｏｗを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨより小さいと検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ３０１はディセーブル状態となる。ここで、差動レシーバ３０１のイネーブル状態とは、差動信号を受信できる状態であり、差動レシーバ３０１内に定常的に電流が流れるため電力を消費する。差動レシーバ３０１のディセーブル状態とは、差動信号を受信できない状態であり、電流が流れないため、電力の消費を抑制できる。レシーバ回路１０７においては、差動レシーバ３０１がディセーブルされた状態をパワーダウン状態、差動レシーバ３０１がイネーブルされた状態を通常状態とする。
　振幅検知回路制御部３０４は、振幅検知回路３０２のイネーブル状態とディセーブル状態を制御する機能を有する。ここで、振幅検知回路３０２のディセーブル状態とは、振幅検知結果にマスク処理がされ、振幅検知結果を無効化、ここでは、常に差動振幅が閾値ＶＴＨ以上であると検知しているとみなすことを示す。これにより、振幅検知回路３０２が、通常状態のときの差動信号の振幅が閾値ＶＴＨより小さくなったのを検知して、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
＜制御部１０８詳細構成＞
　また、制御部１０８の詳細構成を図５に示す。
　制御部１０８は、データ変換部４０１とリンクコントローラ４０２とを含む。
　データ変換部４０１は更に、符号化部４０３、パラレル／シリアル変換部４０４、ＣＤＲ（Ｃｌｏｃｋ　Ｄａｔａ　Ｒｅｃｏｖｅｒｙ）回路４０５、シリアル／パラレル変換部４０６及び復号化部４０７を含む。
　リンクコントローラ４０２は、インターフェース回路全体の制御を行い、ドライバモード制御信号ＤＭＯＤＥとレシーバモード制御信号ＲＭＯＤＥとを制御する機能を有する。
　図６（ａ）に、ドライバモード制御信号ＤＭＯＤＥの状態遷移図を示す。
　リンクコントローラ４０２は、ホスト装置１００において、送信対象データがないときは、ドライバモード制御信号ＤＭＯＤＥを非稼動モードとし、送信対象データがあるときは、ドライバモード制御信号ＤＭＯＤＥを稼動モードとする。
　図６（ｂ）に、レシーバモード制御信号ＲＭＯＤＥの状態遷移図を示す。
　リンクコントローラ４０２は、レシーバ回路１０７ｂが、Ｄ＋信号線からはマイナス側の電位ＶＤＮの信号を、Ｄ－信号線からはプラス側の電位ＶＤＰの信号を出力し続ける差動Ｌｏｗ固定信号を受信したときには、レシーバモード制御信号ＲＭＯＤＥを稼動モードとし、Ｄ＋信号線からはプラス側の電位ＶＤＰの信号を、Ｄ－信号線からはマイナス側の電位ＶＤＮの信号を出力し続ける差動Ｈｉｇｈ固定信号を受信したときには、レシーバモード制御信号ＲＭＯＤＥを非稼動モードとする。制御部１０８ｂよりレシーバモード制御信号ＲＭＯＤＥがバックエンド部１０９に通知され、バックエンド部１０９は、レシーバモード制御信号ＲＭＯＤＥが非稼動モードのときに受信したデータの処理は行わない。
　符号化部４０３は、リンクコントローラ４０２から受け取った８ビットのパラレル送信データを、１０ビットの符号化データに変換する機能を有する。この伝送のための符号化方式である符号化伝送方式は８ｂ／１０ｂ方式であり、この方式で符号化された場合、１０ビットの符号化データは、最大でも５ビットしか同じビットが連続しない。また、同期シンボルの送出も行う。同期シンボルには、８ｂ／１０ｂ方式において、通常のデータ伝送に用いられるＤシンボルではなく、制御用の特殊なＫシンボルやそれら組み合わせを用いる。例えば、特殊なＫシンボルの一つであるＫ２８．５はコンマ符号と呼ばれ、任意の２つの８ｂ／１０ｂシンボルの組み合わせでは生成されないパターンであるため、同期シンボルとして用いられる。
　パラレル／シリアル変換部４０４は、符号化部４０３により変換された１０ビットの符号化データを、ＰＬＬ回路４０９（後述）で生成されたデータクロックに基づいてシリアル送信データに変換する機能を有し、変換したシリアル送信データをドライバ回路１０６ａへ出力する。
　発振器４０８は、装置内に存在し、リファレンスクロックを生成する機能を有する。
　ＰＬＬ回路４０９は、発振器４０８で生成されたリファレンスクロックから、データ送受信に用いる高速なデータクロックを生成する機能を有する。
　ＣＤＲ回路４０５は、ＰＬＬ回路４０９を含み、レシーバ回路１０７ｂで受信するシリアルデータに含まれているジッタ（時間軸方向の信号のずれ）を除去するため、データクロックとシリアルデータのエッジの位相合わせを行う機能を有する。レシーバ回路１０７ｂで受信するシリアルデータは、差動信号線や入出力端子を経てレシーバ回路１０７ｂで受信されるため、ジッタが含まれている。
　シリアル／パラレル変換部４０６は、有効なデータの前に付加された同期シンボルを検出してシンボル同期を行い、以降の有効なデータを正しい１０ビットの符号化データに変換する機能を有する。ここで、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号は、各差動信号線から一定時間同じ電位の信号が出力されたことにより、８ｂ／１０ｂ方式では発生しない全ビット“０”あるいは“１”の符号化データとして受信されるため、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を検出することが可能となる。差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を検出した場合は、検出したことをリンクコントローラ４０２まで通知する。
　復号化部４０７は、８ｂ／１０ｂ方式に従ってシリアル／パラレル変換部４０６により変換された１０ビットの符号化データを８ビットの元データに復号する機能を有する。
＜動作＞
　以降においては、本実施形態１に係る通信システムの動作について、図１から図５に示した本実施形態１の構成を参照しながら説明していく。図７には、本実施形態１に係るインターフェース回路の動作タイミングチャートを示す。ここで、図１に示した通信システムにおけるインターフェース回路は、ホスト装置１００とターゲット装置１０１との間で対称的に接続された構成であるため、差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂの動作についてのみ説明する。
　ホスト装置１００に送信対象データがない期間、ドライバ回路１０６ａはパワーダウン状態である、つまり差動ドライバ２０１は、ディセーブル状態であり、Ｄ＋信号線とＤ－信号線とは双方とも接地され０Ｖとなり、差動振幅が０の状態である。このとき、レシーバ回路１０７ｂもパワーダウン状態である。
　時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部２０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ２０１はイネーブル状態となる。差動ドライバ２０１は、差動Ｌｏｗ固定信号を出力し、Ｄ－信号線は０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）付近に遷移する一方、Ｄ＋信号線は０Ｖ（差動信号のマイナス側の電位ＶＤＮ）付近のまま維持される。
　Ｄ－信号線が０．４Ｖに遷移する途中の時刻Ｔ２において、振幅検知回路３０２が、差動信号線対１０２の振幅の大きさが閾値ＶＴＨである０．２Ｖ以上になったことを検知し、レシーバ制御部３０３はレシーバイネーブル信号ＲＥをＨｉｇｈとし、差動レシーバ３０１はイネーブル状態となる。
　時刻Ｔ３において、Ｄ－信号線が０．４Ｖに到達すると、差動レシーバ３０１は、差動Ｌｏｗ固定信号を受信する。
　時刻Ｔ４において、ドライバ回路１０６ａは、送信対象データの送信に先行して同期シンボルの送信を開始する。また、レシーバ回路１０７ｂが差動Ｌｏｗ固定信号を受信したことにより、レシーバモード制御信号ＲＭＯＤＥは制御部１０８ｂによって稼動モードとなる。レシーバモード制御信号ＲＭＯＤＥが稼動モードとなると、ターゲット装置１０１は受信したデータを処理できる状態になり、更に、振幅検知回路制御部３０４により、振幅検知回路３０２はディセーブル状態となる。その後、同期シンボルを受信し、シンボル同期が行われる。
　時刻Ｔ５において、一定の同期シンボルの送信を終えたドライバ回路１０６ａは、パケット単位の送信対象データを送信し、レシーバ回路１０７ｂは、パケットを受信する。ここで、パケットとは、有効データの前後に、それぞれＳＯＰ（Ｓｔａｒｔ　Ｏｆ　Ｐａｃｋｅｔ）やＥＯＰ（Ｅｎｄ　Ｏｆ　Ｐａｃｋｅｔ）の機能を持たせた特殊なＫシンボルを付加し、それにより、受信側が有効データの先頭と末尾を判別できるようにしたデータ列である。
　時刻Ｔ６において、ドライバ回路１０６ａはパケットを送信し終えると、差動Ｈｉｇｈ固定信号を送信する。レシーバ回路１０７ｂでは、差動レシーバ３０１が差動Ｈｉｇｈ固定信号を受信する。
　時刻Ｔ７において、レシーバ回路１０７ｂが差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードになる。レシーバモード制御信号ＲＭＯＤＥが非稼動モードになると、振幅検知回路制御部３０４は、振幅検知回路３０２をイネーブル状態とする。
　時刻Ｔ８において、振幅検知回路３０２は、差動信号線対１０２の振幅の大きさが閾値ＶＴＨである０．２Ｖより小さくなったのを検知し、レシーバ制御部３０３はレシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ３０１はディセーブル状態となる。
　ここで、振幅検知回路３０２は、差動Ｈｉｇｈ固定信号、つまり時刻Ｔ６からＴ７まで連続して出力されるＤ＋信号線の０．４Ｖの信号とＤ－信号線の０Ｖの信号とを検出することにより、振幅検知回路３０２は、速やかに安定した状態で閾値ＶＴＨ未満を検知することとなる。
　これにより、電圧駆動型ドライバを用いない簡素化された構成で、ドライバ回路１０６ａはレシーバ回路１０７ｂに対し、パワーダウン状態と通常状態との切り換えタイミングを通知することができる。
＜実施形態２＞
　上記の実施形態１においては、ドライバ回路１０６ａは、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を０Ｖに保ったが、実施形態２では、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を差動信号のプラス側の電位ＶＤＰよりも高い、プルアップ電位ＶＰＵに保つこととした。プルアップ電位ＶＰＵは、ここでは１．２Ｖに設定することとする。
＜構成＞
　本実施形態２における通信システムは、図１の通信システムのドライバ回路１０６ａを、図８に示すドライバ回路５００（後述）に、レシーバ回路１０７ｂを、図１０に示すレシーバ回路６００（後述）に置き換えたものとする。
　本実施形態２におけるドライバ回路５００の詳細構成を図８に示す。本実施形態２におけるドライバ回路５００は、差動ドライバ５０１、ドライバ制御部５０２及びプルアップ抵抗５０３を備える。
　差動ドライバ５０１の詳細構成を図９に示す。
　差動ドライバ５０１は、インバータ１１０１、Ｐチャネルトランジスタ１１０２、Ｐチャネルトランジスタ１１０３、Ｎチャネルトランジスタ１１０４、Ｎチャネルトランジスタ１１０５、レギュレーター１１０６及びトランジスタ１１０７を備え、差動信号線を介して差動信号を送信する機能を有する。インバータ１１０１からレギュレーター１１０６までは、差動ドライバ２０１のインバータ１００１からレギュレーター１００６までと同様である。
　差動ドライバ５０１は、通常状態、つまりドライバイネーブル信号ＤＥがＨｉｇｈの場合において、入力信号Ｄａｔａ＿ＩｎがＨｉｇｈのときには、差動Ｈｉｇｈ信号を出力し、入力信号Ｄａｔａ＿ＩｎがＬｏｗのときには、差動Ｌｏｗ信号を出力する。
　ドライバイネーブル信号ＤＥがＬｏｗの場合は、トランジスタ１１０７がＯＦＦとなり、差動信号線対１０２はハイインピーダンス状態になる。このとき、差動信号線対１０２の電位は１．２Ｖの電源に接続されたプルアップ抵抗５０３によりプルアップ電位ＶＰＵに維持される。また、このとき、レギュレーター１１０６には電流が流れないため、差動ドライバ５０１の電力の消費を抑制できる。
　ドライバ制御部５０２は、ドライバ制御部２０２と同様の機能を有する。
　プルアップ抵抗５０３は、一端を差動信号線対１０２ともう一端を１．２Ｖの電源と接続され、差動信号線対１０２がハイインピーダンス状態のときに、差動信号線対１０２をプルアップ電位ＶＰＵに保つ機能を有する。なお、プルアップ抵抗５０３の抵抗値は、パワーダウン状態での消費電流を削減するため、数１０ｋΩから１００ｋΩ以上であることが望ましい。
　本実施形態２におけるレシーバ回路６００の詳細構成を図１０に示す。本実施形態２におけるレシーバ回路６００は、差動レシーバ６０１、レベル検知回路６０２、レシーバ制御部６０３及びレベル検知回路制御部６０４を備える。
　レベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で構成され、Ｄ＋信号線の電位を検知する機能を有する。具体的には、Ｄ＋信号線の電位が、プルアップ電位ＶＰＵと差動信号のプラス側の電位ＶＤＰとの間に設定されている閾値電位Ｖ’ＴＨ以上である場合に、差動信号線がプルアップ電位ＶＰＵであると検知し、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨより低い場合に、差動信号線がプルアップ電位ＶＰＵでないと検知する。レベル検知回路６０２は、差動信号線を安定して検出するため、ヒステリシス特性を持たせることが望ましい。
　レベル検知回路制御部６０４は、レベル検知回路６０２のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、レシーバモード制御信号ＲＭＯＤＥが非稼動モードを示す期間は、レベル検知回路６０２をイネーブル状態とし、レシーバモード制御信号ＲＭＯＤＥが稼動モードを示す期間では、レベル検知回路６０２をディセーブル状態とする。
　ここで、レベル検知回路６０２のディセーブル状態とは、レベル検知結果にマスク処理を行い、レベル検知結果を無効化する、ここでは、レベル検知回路６０２が常に差動信号線がプルアップ電位ＶＰＵでないと検知しているとみなすことを示す。これにより、レベル検知回路６０２が通常状態の差動信号を検知し、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
＜動作＞
　本実施形態２に係るインターフェース回路の動作タイミングチャートを図１１に示す。
　ホスト装置１００において、送信対象データがない期間、ドライバ回路５００は、パワーダウン状態であり、その期間の差動信号線対１０２は、プルアップ抵抗５０３により、１．２Ｖのプルアップ電位ＶＰＵに維持される。このとき、レシーバ回路６００もパワーダウン状態である。
　図１１の時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部５０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ５０１はイネーブル状態となる。差動ドライバ５０１はイネーブル状態になると、差動Ｌｏｗ固定信号を出力する。
　Ｄ＋信号線が０Ｖに遷移する途中の時刻Ｔ２において、レベル検知回路６０２が、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知すると、レシーバ制御部６０３によりレシーバイネーブル信号ＲＥがＨｉｇｈとなり、差動レシーバ６０１がイネーブル状態となる。ここで、Ｄ＋信号線からはより低い電位である０Ｖの信号が出力され続けるため、ビット遷移せず電位が遷移する。そのため、レシーバ回路６００は、０．４Ｖの信号が出力されるＤ－信号線を検知するよりも確実に、差動信号線の電位が閾値電位Ｖ’ＴＨ以下に遷移したことを検知することができ、更にビット遷移しないため、安定した電位を検知することができる。
　時刻Ｔ３において、Ｄ＋信号線の電位が０Ｖに、Ｄ－信号線の電位が０．４Ｖに到達すると、レシーバ回路６００は差動Ｌｏｗ固定信号を受信する。
　時刻Ｔ４において、ドライバ回路５００は、送信対象データの送信に先駆けて同期シンボルの送信を開始する。また、レシーバ回路６００が差動Ｌｏｗ固定信号を受信すると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは稼動モードとなり、ターゲット装置１０１は受信したデータを処理できる状態になる。その後、同期シンボルを受信し、シンボル同期が行われる。
　時刻Ｔ５において、一定の同期シンボルの送信を終えたドライバ回路５００は、パケット単位のデータを送信し、レシーバ回路６００は、パケットを受信する。
　時刻Ｔ６において、ドライバ回路５００はパケットを送信し終えると、差動Ｈｉｇｈ固定信号の送信を開始する。レシーバ回路６００は、差動Ｈｉｇｈ固定信号を受信する。
　時刻Ｔ７において、ドライバ回路５００が差動Ｈｉｇｈ固定信号を送信し終えると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥは非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥはＬｏｗとなり、差動ドライバ５０１はディセーブル状態となる。その後、Ｄ＋信号線は、０．４Ｖ付近からプルアップ電位ＶＰＵである１．２Ｖ付近に遷移を開始する。一方、レシーバ回路６００が差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードとなり、ターゲット装置１０１はそれ以降受信するデータの処理は行わない。これにより、時刻Ｔ７から時刻Ｔ８までの不定な期間に受信したデータを誤って処理することを防ぐことができる。
　時刻Ｔ８において、レベル検知回路６０２が、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨ以上になったのを検知し、レシーバ制御部６０３により、レシーバイネーブル信号ＲＥがＬｏｗとなり、差動レシーバ６０１はディセーブル状態となる。
　これにより、電圧駆動型ドライバを用いない簡素化された構成で、ドライバ回路５００はレシーバ回路６００に対し、パワーダウン状態と通常状態との切り換えタイミングを通知することができる。
＜補足＞
　以上、本発明に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法について、実施形態１，２を例として説明したが、例示した通信システムを以下のように変形することも可能であり、本発明は上述の実施形態で示した通りの通信システムに限られないことは勿論である。
（１）上述の実施形態では、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｌｏｗ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｈｉｇｈ固定信号を出力したが、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｈｉｇｈ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｌｏｗ固定信号を出力することとしてもよい。実施形態２の場合に、レシーバ回路６００はＤ－信号線の電位を検知することで、Ｄ＋信号線を検知するよりも確実に差動信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知でき、また、プルアップ電位ＶＰＵまで遷移するときも差動信号のプラス側の電位ＶＤＰから遷移を開始するため、Ｄ＋信号線を検知するよりも早く閾値電位Ｖ’ＴＨ以上になったことを検知できる。
（２）ドライバ回路は、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないこととしてもよい。
　図１２に、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないときのインターフェース回路の動作タイミングを示す。
　このときの通信システムの構成は、実施形態２の通信システムのレシーバ回路６００を図１３に示すレシーバ回路７００に置き換えたものとし、プルアップ抵抗５０３は３．３Ｖの電源電圧に接続されることとして以下説明を行う。
　レシーバ回路７００は、差動レシーバ７０１、レベル検知回路７０２及びレシーバ制御部７０３を備える。差動レシーバ７０１とレシーバ制御部７０３とは、レシーバ回路６００の差動レシーバ６０１、レシーバ制御部６０３と同様の機能を有する。レベル検知回路７０２は、Ｄ＋信号線とＤ－信号線との双方と接続され、双方の電位を検知する機能を有する。
　時刻Ｔ１において、ホスト装置１００に送信データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部５０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ５０１はイネーブル状態となる。差動ドライバ５０１はイネーブル状態になると、差動Ｌｏｗ信号及び差動Ｈｉｇｈ信号を出力し、これにより差動信号線の電位は差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移する。
　差動信号線の電位が差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移する途中の時刻Ｔ２において、レシーバ回路７００は、差動信号線の少なくとも一方の電位が閾値電位Ｖ”ＴＨより低くなったのを検知して、レシーバ制御部７０３は、レシーバイネーブル信号ＲＥをＨｉｇｈとすることで、差動レシーバ７０１がイネーブル状態となり、レシーバモード制御信号ＲＭＯＤＥは稼動モードとなる。
　時刻Ｔ３から時刻Ｔ４の動作については、実施形態２の時刻Ｔ４から時刻Ｔ５の動作と同様であり、ドライバ回路５００は同期シンボルの送信、パケットの送信を行い、レシーバ回路７００は同期シンボルを受信し、シンボル同期を行い、パケットを受信する。
　時刻Ｔ５において、ドライバ回路５００がパケットの送信を終了すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥが非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥがＬｏｗになり、差動ドライバ５０１がディセーブル状態となる。その後、差動信号線対１０２はプルアップ電位ＶＰＵに遷移を開始する。
　時刻Ｔ６において、レシーバ回路７００は、差動信号線の少なくとも一方の電位が閾値電位Ｖ”ＴＨ以上になったのを検知したことにより、レシーバ制御部７０３は、レシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ７０１がディセーブル状態となり、制御部１０８ｂによってレシーバモード制御信号ＲＭＯＤＥは非稼動モードとなる。
　このとき、レベル検知回路７０２は、両方の差動信号線を検知し、各検知結果を論理和、論理積等したものを最終的な検知結果としてもよい。
　また、レシーバ制御部７０３は、図１４に示すレシーバ制御部８００のようにレシーバ制御部７０３の中にレベル検知回路７０２を含むような構成としてもよい。レシーバ制御部８００は、レベル判定回路８０１、レベル判定回路８０２及びＮＡＮＤ回路８０３を含み、レベル判定回路８０１がＤ＋信号線の電位を検知し、レベル判定回路８０２がＤ－信号線の電位を検知し、双方の結果を入力としてＮＡＮＤ回路８０３がレシーバイネーブル信号ＲＥを出力する。このとき、レシーバイネーブル信号ＲＥをそのままレシーバモード制御信号ＲＭＯＤＥとしてもよい。
　しかし、この構成では、差動信号線がプルアップ電位ＶＰＵから差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移するとき、または差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮからプルアップ電位ＶＰＵに遷移するときに、ビットが遷移し、閾値電位Ｖ”ＴＨ付近で不定な期間が発生してしまう。このため、プルアップ抵抗により差動信号線対１０２をプルアップする場合には、実施形態２の方がよい実施形態であるといえる。
（３）上述の実施形態では、差動ドライバはレギュレーターにより電圧駆動することとしたが、差動ドライバは、定電流源により電流駆動することとしてもよい。
（４）上述の実施形態では、ドライバ制御部２０２は、制御部１０８ａが制御するドライバモード制御信号ＤＭＯＤＥに応じてドライバイネーブル信号ＤＥを制御していたが、制御部１０８ａにドライバ制御部２０２を含み、そこから直接ドライバイネーブル信号ＤＥを出力する構成としてもよい。
（５）上述の実施形態では、レシーバ制御部３０３は、振幅検知回路３０２からＨｉｇｈを受け取ると、レシーバイネーブル信号ＲＥをＨｉｇｈとし、振幅検知回路３０２からＬｏｗを受け取ると、レシーバイネーブル信号ＲＥをＬｏｗとしたが、安定したレシーバイネーブル信号ＲＥを出力するために、例えば、振幅検知回路３０２よりＨｉｇｈを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＨｉｇｈとし、Ｌｏｗを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＬｏｗとするとしてもよい。これにより、本来切り換えるべきではない場合において、差動信号線の電位の遷移を検知したときに、差動レシーバの切り換えを防ぐことができる。
（６）上述の実施形態では、ターゲット装置１０１は半導体メモリーカードとしたが、ターゲット装置１０１は通信デバイス、ディスプレイ装置やカメラ装置等であってもよい。ターゲット装置１０１が通信デバイスであった場合には、バックエンド部１０９には、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）トランシーバ、ベースバンド回路やＭＡＣ（Ｍｅｄｉａ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌ）回路を含む通信モジュールを用いる。ターゲット装置１０１が、ディスプレイ装置やカメラ装置のように、ホスト装置１００との間で単方向の高速伝送を行う場合は、インターフェース回路１０４には、ドライバ回路１０６かレシーバ回路１０７の一方をそれぞれ備えていればよい。また、ホスト装置１００がターゲット装置１０１に対してクロックを送信する構成であってもよい。
（７）上述の実施形態では、符号化部４０３や復号化部４０７における符号化方式は、８ｂ／１０ｂ方式を使用したが、６４ｂ／６６ｂ方式やその他の方式を採用してもよい。
（８）上述の実施形態１では、ドライバ回路１０６はプルダウン抵抗を用いず、差動ドライバ２０１がパワーダウン状態の差動信号線対を０Ｖに保ったが、ドライバ回路１０６が接地されたプルダウン抵抗を備え、プルダウン抵抗により差動信号線を０Ｖに保つとしてもよい。このときの、図２に示す差動ドライバ２０１の詳細構成は、図９に示す差動ドライバ５０１と同様のものであり、ドライバイネーブル信号ＤＥがＬｏｗのときに、差動信号線対１０２はハイインピーダンス状態となり、その際プルダウン抵抗により差動信号線対１０２は双方とも０Ｖに保たれる。
（９）上述の実施形態１では、振幅検知回路３０２は、＋端子をＤ－信号線と、－端子をＤ＋信号線と接続し、＋端子の入力電位から－端子の入力電位を減算して得られる電位差を差動振幅として検知したが、振幅検知回路は差動振幅の絶対値を検知することとしてもよい。このとき、振幅検知回路の構成は、振幅検知回路３０２と同様のコンパレータと、＋端子をＤ＋信号線と、－端子をＤ－信号線と接続し、＋端子の入力電位から－端子の入力電位を減算して得られる電位差を差動振幅として検知するコンパレータとをＯＲ接続したものとなる。
（１０）上述の実施形態では、振幅検知回路３０２及びレベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で実現されたものであることにしたが、振幅検知回路３０２及びレベル検知回路６０２は、アナログ回路のコンパレータを含むシュミットトリガ回路で実現されることとしてもよい。また、振幅検知回路３０２及びレベル検知回路６０２のディセーブル状態とは、電源供給を停止した状態としてもよい。
（１１）上述の実施形態２では、プルアップ抵抗５０３は、ドライバ回路５００側の差動信号線上に接続されていたが、ドライバ回路５００側に限定されず、レシーバ回路６００との間の差動信号線上に接続されていればよい。更に、プルアップ抵抗５０３は、外付けの抵抗器だけでなく、半導体チップ内のトランジスタで形成されたオンチップ抵抗であってもよく、その場合は、ドライバ回路５００がパワーダウン状態のときのみプルアップ抵抗がプルアップ電位に接続される構成であってもよい。
（１２）上述の各実施形態及び各変形例を、部分的に組み合わせてもよい。
　以下、更に本発明の一実施形態に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法の変形例と各効果について説明する。
（ａ）本発明の一実施形態に係るレシーバ回路（図４参照）は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバ（差動レシーバ３０１）と、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路（振幅検知回路３０２）と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段（レシーバ制御部３０３）とを備える。
　ここで、第一固定差動信号とは、例えば、差動Ｌｏｗ固定信号のことであり、長い期間とは、明細書記載の一定時間のことである。つまり、差動Ｌｏｗ固定信号は、符号化伝送方式である８ｂ／１０ｂ方式に従い符号化すると最長でも５ビット分の送信時間しか同じ電位の信号は出力されないところ、６ビット分の時間以上同じ電位が連続する。また、差動レシーバのイネーブル状態とは、差動信号を受信できる状態であり、差動レシーバ内に定常的に電流が流れるため電力を消費する。差動レシーバのディセーブル状態とは、差動信号を受信できない状態であり、電流が流れないため、電力の消費を抑制できる。レシーバ回路においては、差動レシーバがディセーブルされた状態をパワーダウン状態、差動レシーバがイネーブルされた状態を通常状態とする。
　これにより、レシーバ回路は、ドライバ回路による第一固定差動信号の出力により、一定電位に保たれていた差動信号線の電位の状態が第一状態に遷移したことを検知し、パワーダウン状態から通常状態への切り換えを行うことができるため、簡素化されたドライバ回路によりレシーバ回路のパワーダウン状態から通常状態への切り換えタイミングを通知することができる。
　なお、差動レシーバは、例えば、実施形態１の差動レシーバ３０１で構成され、検知回路は、例えば、実施形態１の振幅検知回路３０２で構成され、レシーバ制御手段は、例えば、レシーバ制御部３０３で構成される。
（ｂ）前記検知回路は、前記ドライバ回路が、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つものであって前記第一固定差動信号と異なる第二固定差動信号を送出したことにより、前記差動信号線の電位の状態が第二状態になったことを検知し、前記検知回路が第二状態を検知したときに、前記レシーバ制御手段は、前記差動レシーバをイネーブルからディセーブルにすることとしてもよい。
　ここで、第二固定差動信号とは、例えば、差動Ｈｉｇｈ固定信号であり、差動Ｈｉｇｈ固定信号とは６ビット分以上の時間中、差動Ｌｏｗ固定信号のときとは異なる同じ電位が連続する差動信号である。
　これにより、レシーバ回路は、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位の状態が第二状態に遷移したことを検知し、通常状態からパワーダウン状態への切り換えを行うことができるため、簡素化されたドライバ回路によりレシーバ回路の通常状態からパワーダウン状態への切り換えタイミングを通知することができる。
（ｃ）前記検知回路は、前記差動信号線対の差動振幅の大きさを検知し、前記検知回路は、前記差動信号線対の差動振幅が所定の大きさに達したと判定することで、前記第一状態になったことを検知し、前記差動信号線対の差動振幅が０に近い大きさ以下になったと判定することとしてもよい。
　ここで、例えば、第一状態とは、差動信号線対の振幅の大きさが閾値ＶＴＨ以上になった状態であり、第二状態とは、差動信号線対の振幅の大きさが閾値ＶＴＨより小さい状態である。
　これにより、検知回路は、差動信号線対の振幅の大きさを検知するため、レシーバ回路は、検知回路が振幅の大きさが所定の大きさ、例えば、閾値ＶＴＨ以上になり第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が閾値ＶＴＨより小さくなり第二状態になったことを検知した場合は、レシーバ回路は通常状態からパワーダウン状態へと遷移することができる。
（ｄ）更に、前記第一固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をディセーブルとし、前記第二固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をイネーブルとする検知回路制御手段を備えることとしてもよい。
　これにより、レシーバ回路は、通常状態のときに検知回路をディセーブル状態とするため、通常状態のときにデータの伝送により振幅している差動信号線を検知し、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
（ｅ）前記検知回路は、前記差動信号線対の少なくとも一方の電位を検知し、前記検知回路は、前記ドライバ回路による第一固定差動信号の出力により、前記差動信号線の電位が、データ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、前記第一状態になったことを検知し、前記ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、前記第二状態になったことを検知することとしてもよい。
　ここで、例えば、第一状態とは、差動信号線の少なくとも一方の電位がプルアップ電位と差動信号のプラス側の電位との間に設定された閾値電位Ｖ’ＴＨよりも低い状態であり、第二状態とは、差動信号線の少なくとも一方の電位が閾値電位Ｖ’ＴＨ以上である状態である。
　これにより、検知回路は、差動信号線の少なくとも一方の電位を検知するため、レシーバ回路は、検知回路が、ドライバ回路による第一固定差動信号の出力により、差動信号線の電位が、データ伝送時の差動信号のプラス側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、第二状態になったことを検知した場合は、通常状態からパワーダウン状態へと遷移することができる。
（ｆ）本発明の一実施形態に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備える。
　これにより、ドライバ回路は、第一固定差動信号を出力することで、一定の電位に保っていた差動信号線対の電位の状態を遷移させ、レシーバ回路にパワーダウン状態から通常状態への切り換えタイミングを通知することができるため、電圧駆動型ドライバを備えない簡素化した回路構成で、レシーバ回路にパワーダウン状態から通常状態への切り換えタイミングを通知することができる。
（ｇ）前記ドライバ回路は、更に、データを伝送しない間は、差動ドライバをディセーブルとし、データを伝送する際には、差動ドライバをイネーブルとするドライバ制御手段を備え、前記ドライバ制御手段が、前記差動ドライバをディセーブルする前に、前記差動ドライバは、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保ち、前記第一固定差動信号と異なる差動信号である第二固定差動信号を送出し、差動ドライバをディセーブルすることとしてもよい。
　これにより、ドライバ回路は、ドライバ制御手段により差動ドライバをディセーブルにする前に、第二固定差動信号を出力し、差動信号線対の電位の状態を遷移させることで、レシーバ回路に通常状態からパワーダウン状態への切り換えタイミングを通知することができるため、電圧駆動型ドライバを備えない簡素化した回路構成で、レシーバ回路に通常状態からパワーダウン状態への切り換えタイミングを通知することができる。
（ｈ）前記状態維持回路は、前記差動ドライバ内の回路の一部であり、前記差動ドライバに、データを伝送していないときは、データ伝送時の差動信号の振幅範囲内の電位で、前記差動信号線対を一定電位に維持させることとしてもよい。
　これにより、ドライバ回路は、データを送信しないときには、差動ドライバ内の回路の一部である状態維持回路が、差動ドライバに差動信号線対を一定電位に維持させ、差動振幅を０とし、データを送信するときには、差動ドライバが差動信号を出力することで差動振幅を発生させるため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｉ）前記状態維持回路は、前記差動ドライバに、データを伝送していないときは、前記差動信号線対を０Ｖに維持させることとしてもよい。
　ここで、状態維持回路とは、例えば、図３に示す差動ドライバ内のプルダウンイネーブル信号ＰＥの入力に関する回路のことであり、プルダウンイネーブル信号ＰＥがＨｉｇｈを示すとき、差動信号線は双方とも接地されるため、状態維持回路により差動ドライバは差動信号線対を双方とも０Ｖに保つことができる。
　これにより、ドライバ回路は、データを送信しないときには、差動ドライバ内の回路の一部である状態維持回路が、差動ドライバに差動信号線対を０Ｖに維持させ、差動振幅を０とし、データを送信するときには、差動ドライバが差動信号を出力することで差動振幅を発生させるため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｊ）前記状態維持回路は、データを伝送していないときに、前記差動信号線対をデータ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位に維持するプルアップ抵抗であることとしてもよい。
　これにより、ドライバ回路は、データを送信しないときには、状態維持回路、ここではプルアップ抵抗により差動信号線対を差動信号のプラス側の電位よりも高いプルアップ電位に維持し、データを送信するときには、データ送信に先行して第一固定差動信号を出力し、データ送信を終了するときには、ドライバ制御手段により差動ドライバをディセーブルにする前に、第二固定差動信号を出力するため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｋ）本発明の一実施形態に係る通信システムは、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムであって、前記ドライバ回路は、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備え、前記レシーバ回路は、前記差動信号線を介して差動信号を受信する差動レシーバと、前記ドライバ回路による前記第一固定差動信号の送出により前記差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備える。
　これにより、上述の通信システムは、ドライバ回路が、送信対象データを送る際の符号化伝送方式では発生しない第一固定差動信号を出力することにより、一定電位に保っていた差動信号線の電位の状態を変化させることで、レシーバ回路に対しパワーダウン状態から通常状態への切り換えタイミングを通知し、レシーバ回路がパワーダウン状態から通常状態へと遷移することができるため、電圧駆動型ドライバを含まない簡素化されたドライバ回路により、レシーバ回路がパワーダウン状態から通常状態へと切り換えるタイミングを通知する通信システムを実現できる。
　本発明は、回路構成を複雑にすることなく、ドライバ回路とレシーバ回路との間で同期した確実なパワーダウン制御を行うドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法に適用でき、有用である。
１００　　　　　　　　　ホスト装置
１０１　　　　　　　　　ターゲット装置
１０２、１０３　　　　　差動信号線
１０４　　　　　　　　　インターフェース回路
１０５　　　　　　　　　データ処理部
１０６、５００　　　　　ドライバ回路
１０７、６００、７００　レシーバ回路
１０８　　　　　　　　　制御部
１０９　　　　　　　　　バックエンド部
２０１、５０１　　　　　差動ドライバ
２０２、５０２　　　　　ドライバ制御部
３０１、６０１、７０１　差動レシーバ
３０２　　　　　　　　　振幅検知回路
３０３、６０３、７０３　レシーバ制御部
３０４　　　　　　　　　振幅検知回路制御部
４０１　　　　　　　　　データ変換部
４０２　　　　　　　　　リンクコントローラ
４０３　　　　　　　　　符号化部
４０４　　　　　　　　　パラレル／シリアル変換部
４０５　　　　　　　　　ＣＤＲ回路
４０６　　　　　　　　　シリアル／パラレル変換部
４０７　　　　　　　　　復号化部
４０８　　　　　　　　　発信器
４０９　　　　　　　　　ＰＬＬ回路
５０３　　　　　　　　　プルアップ抵抗
６０４　　　　　　　　　レベル検知回路制御部

Claims (12)

  1. 　対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、
    　前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバと、
    　前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路と、
    　前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備えることを特徴とするレシーバ回路。
  2. 　前記検知回路は、前記ドライバ回路が、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つものであって前記第一固定差動信号と異なる第二固定差動信号を送出したことにより、前記差動信号線の電位の状態が第二状態になったことを検知し、
    　前記検知回路が第二状態を検知したときに、前記レシーバ制御手段は、前記差動レシーバをイネーブルからディセーブルにすることを特徴とする請求項１に記載のレシーバ回路。
  3. 　前記検知回路は、前記差動信号線対の差動振幅の大きさを検知し、
    　前記検知回路は、前記差動信号線対の差動振幅が所定の大きさに達したと判定することで、前記第一状態になったことを検知し、前記差動信号線対の差動振幅が０に近い大きさ以下になったと判定することで、前記第二状態になったことを検知することを特徴とする請求項２に記載のレシーバ回路。
  4. 　更に、前記第一固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をディセーブルとし、前記第二固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をイネーブルとする検知回路制御手段を備えることを特徴とする請求項３に記載のレシーバ回路。
  5. 　前記検知回路は、前記差動信号線対の少なくとも一方の電位を検知し、
    　前記検知回路は、前記ドライバ回路による第一固定差動信号の出力により、前記差動信号線の電位が、データ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、前記第一状態になったことを検知し、前記ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、前記第二状態になったことを検知することを特徴とする請求項２に記載のレシーバ回路。
  6. 　対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、
    　データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、
    　データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備えることを特徴とするドライバ回路。
  7. 　前記ドライバ回路は、更に、データを伝送しない間は、差動ドライバをディセーブルとし、データを伝送する際には、差動ドライバをイネーブルとするドライバ制御手段を備え、
    　前記ドライバ制御手段が、前記差動ドライバをディセーブルする前に、
    　前記差動ドライバは、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保ち、前記第一固定差動信号と異なる差動信号である第二固定差動信号を送出し、差動ドライバをディセーブルすることを特徴とする請求項６に記載のドライバ回路。
  8. 　前記状態維持回路は、前記差動ドライバ内の回路の一部であり、前記差動ドライバに、データを伝送していないときは、データ伝送時の差動信号の振幅範囲内の電位で、前記差動信号線対を一定電位に維持させることを特徴とする請求項７に記載のドライバ回路。
  9. 　前記状態維持回路は、前記差動ドライバに、データを伝送していないときは、前記差動信号線対を０Ｖに維持させることを特徴とする請求項８に記載のドライバ回路。
  10. 　前記状態維持回路は、データを伝送していないときに、前記差動信号線対をデータ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位に維持するプルアップ抵抗であることを特徴とする請求項７に記載のドライバ回路。
  11. 　対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムであって、
    　前記ドライバ回路は、
    　データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、
    　データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備え、
    　前記レシーバ回路は、
    　前記差動信号線を介して差動信号を受信する差動レシーバと、
    　前記ドライバ回路による前記第一固定差動信号の送出により前記差動信号線の電位の状態が第一状態になったことを検知する検知回路と、
    　前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備えることを特徴とする通信システム。
  12. 　対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムにおける制御方法であって、
    　データを伝送しない間は、前記ドライバ回路が、差動信号線対を一定電位に維持する状態維持ステップと、
    　データを伝送する際には、前記ドライバ回路が、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する送出ステップと、
    　前記レシーバ回路が、前記差動信号線を介して差動信号を受信する受信ステップと、
    　前記レシーバ回路が、前記第一固定差動信号の送出により一定電位に保たれていた前記差動信号線の電位の状態が第一状態になったことを検知する検知ステップと、
    　前記レシーバ回路が、前記検知ステップが第一状態を検知したときに、前記受信ステップを行う差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御ステップとを含むことを特徴とする制御方法。
PCT/JP2010/006430 2009-11-13 2010-11-01 ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 Ceased WO2011058714A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US13/143,233 US8548070B2 (en) 2009-11-13 2010-11-01 Driver circuit, receiver circuit, and method of controlling a communications system including the circuits
CN201080004938.0A CN102292950B (zh) 2009-11-13 2010-11-01 驱动器电路、接收器电路以及包括这些电路的通信系统的控制方法
JP2011540402A JP5645272B2 (ja) 2009-11-13 2010-11-01 ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法
EP10829682.3A EP2501088B1 (en) 2009-11-13 2010-11-01 Driver circuit, receiver circuit, and method for controlling communication system including those circuits
US13/971,058 US8774319B2 (en) 2009-11-13 2013-08-20 Driver circuit, receiver circuit, and method of controlling a communications system including the circuits

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009-259618 2009-11-13
JP2009259618 2009-11-13
JP2009264506 2009-11-20
JP2009-264506 2009-11-20

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/143,233 A-371-Of-International US8548070B2 (en) 2009-11-13 2010-11-01 Driver circuit, receiver circuit, and method of controlling a communications system including the circuits
US13/971,058 Continuation US8774319B2 (en) 2009-11-13 2013-08-20 Driver circuit, receiver circuit, and method of controlling a communications system including the circuits

Publications (1)

Publication Number Publication Date
WO2011058714A1 true WO2011058714A1 (ja) 2011-05-19

Family

ID=43991388

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/006430 Ceased WO2011058714A1 (ja) 2009-11-13 2010-11-01 ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法

Country Status (5)

Country Link
US (2) US8548070B2 (ja)
EP (1) EP2501088B1 (ja)
JP (1) JP5645272B2 (ja)
CN (1) CN102292950B (ja)
WO (1) WO2011058714A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013005015A (ja) * 2011-06-13 2013-01-07 Renesas Electronics Corp データ受信装置、半導体集積回路、およびデータ受信装置の制御方法
JP2017195500A (ja) * 2016-04-20 2017-10-26 ソニー株式会社 受信装置、送信装置、および通信システム、ならびに、信号受信方法、信号送信方法、および通信方法
JP2017216579A (ja) * 2016-05-31 2017-12-07 株式会社デンソー リンギング抑制回路

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4956143B2 (ja) * 2006-11-02 2012-06-20 株式会社東芝 半導体メモリカード、ホスト装置、及びデータ転送方法
US8713231B2 (en) * 2009-11-13 2014-04-29 Panasonic Corporation Interface circuit and interface system
US8548070B2 (en) * 2009-11-13 2013-10-01 Panasonic Corporation Driver circuit, receiver circuit, and method of controlling a communications system including the circuits
MY169838A (en) * 2011-12-28 2019-05-16 Intel Corp Power management for data ports
JP5860772B2 (ja) * 2012-06-27 2016-02-16 ルネサスエレクトロニクス株式会社 通信回路及び半導体装置
WO2014038448A1 (ja) * 2012-09-04 2014-03-13 シャープ株式会社 インターフェース回路および表示装置
TWI468066B (zh) * 2012-10-02 2015-01-01 晨星半導體股份有限公司 行動業界處理器介面之實體層接收器
US9024665B2 (en) * 2013-03-13 2015-05-05 Intel Corporation Transmitter with voltage and current mode drivers
US9374004B2 (en) 2013-06-28 2016-06-21 Intel Corporation I/O driver transmit swing control
JP6163930B2 (ja) * 2013-07-18 2017-07-19 船井電機株式会社 信号伝送装置及び信号伝送方法
TWI705666B (zh) * 2015-06-15 2020-09-21 日商新力股份有限公司 傳送裝置、接收裝置、通信系統
JP6470156B2 (ja) * 2015-09-24 2019-02-13 株式会社Ｓｏｋｅｎ 通信ノード
US12367910B2 (en) * 2021-08-19 2025-07-22 Pagnanelli Family Trust Differential line driver

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846648A (ja) * 1994-07-29 1996-02-16 Okuma Mach Works Ltd 通信装置
JP2005236931A (ja) 2003-09-05 2005-09-02 Seiko Epson Corp トランスミッタ回路、レシーバ回路、インターフェース回路、及び電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3828204A (en) * 1973-04-16 1974-08-06 Hughes Aircraft Co Sensitive pulse threshold detector
JPS59125144A (ja) * 1982-12-30 1984-07-19 ソニー株式会社 デイジタル信号伝送方法
US6160851A (en) * 1998-02-26 2000-12-12 National Semiconductor Corporation Line driver calibration circuit
US6278740B1 (en) * 1998-11-19 2001-08-21 Gates Technology Multi-bit (2i+2)-wire differential coding of digital signals using differential comparators and majority logic
US7218678B2 (en) * 2000-10-05 2007-05-15 Matsushita Electric Industrial Co., Ltd. Digital data transmitter
JP4517502B2 (ja) 2000-12-12 2010-08-04 ソニー株式会社 Ｉｃカード、ｉｃカードシステムおよびデータ処理装置
US7177418B2 (en) * 2002-07-22 2007-02-13 Texas Instruments Incorporated Power efficient ADSL central office downstream class G power switch
WO2004100118A1 (ja) * 2003-05-07 2004-11-18 Toshiba Matsushita Display Technology Co., Ltd. Ｅｌ表示装置およびその駆動方法
JP3807406B2 (ja) * 2003-09-05 2006-08-09 セイコーエプソン株式会社 データ転送制御装置及び電子機器
JP3891185B2 (ja) * 2003-09-05 2007-03-14 セイコーエプソン株式会社 レシーバ回路、インターフェース回路、及び電子機器
CA2542649A1 (en) * 2003-10-15 2005-04-28 Qualcomm Incorporated High data rate interface
US7817727B2 (en) * 2006-03-28 2010-10-19 GlobalFoundries, Inc. Hybrid output driver for high-speed communications interfaces
JP2008005114A (ja) * 2006-06-21 2008-01-10 Seiko Epson Corp 受信装置および送受信システム
US7898295B1 (en) * 2009-03-19 2011-03-01 Pmc-Sierra, Inc. Hot-pluggable differential signaling driver
US8548070B2 (en) * 2009-11-13 2013-10-01 Panasonic Corporation Driver circuit, receiver circuit, and method of controlling a communications system including the circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846648A (ja) * 1994-07-29 1996-02-16 Okuma Mach Works Ltd 通信装置
JP2005236931A (ja) 2003-09-05 2005-09-02 Seiko Epson Corp トランスミッタ回路、レシーバ回路、インターフェース回路、及び電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013005015A (ja) * 2011-06-13 2013-01-07 Renesas Electronics Corp データ受信装置、半導体集積回路、およびデータ受信装置の制御方法
JP2017195500A (ja) * 2016-04-20 2017-10-26 ソニー株式会社 受信装置、送信装置、および通信システム、ならびに、信号受信方法、信号送信方法、および通信方法
JP2017216579A (ja) * 2016-05-31 2017-12-07 株式会社デンソー リンギング抑制回路
WO2017208612A1 (ja) * 2016-05-31 2017-12-07 株式会社デンソー リンギング抑制回路

Also Published As

Publication number Publication date
US8774319B2 (en) 2014-07-08
CN102292950B (zh) 2014-12-03
US8548070B2 (en) 2013-10-01
EP2501088A4 (en) 2017-02-15
US20110268198A1 (en) 2011-11-03
EP2501088A1 (en) 2012-09-19
US20130336428A1 (en) 2013-12-19
CN102292950A (zh) 2011-12-21
EP2501088B1 (en) 2019-07-17
JPWO2011058714A1 (ja) 2013-03-28
JP5645272B2 (ja) 2014-12-24

Similar Documents

Publication Publication Date Title
JP5645272B2 (ja) ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法
CN101595701B (zh) 差分对作为单端数据路径以传输低速数据之运用
KR100647186B1 (ko) 데이터 전송 제어 장치 및 전자 기기
US7486117B2 (en) Differential current driver and data transmission method
WO2005025163A1 (ja) トランスミッタ回路、レシーバ回路、インターフェース回路、及び電子機器
US11483184B2 (en) Multi pulse amplitude modulation signaling decision feedback equalizer having power differentiating modes and tap-weight re-configuration
KR100685664B1 (ko) 호스트 및 클라이언트로 구성된 데이터 통신 시스템 및데이터 통신 시스템의 작동 방법
US8432981B1 (en) High frequency and idle communication signal state detection
WO2005025066A1 (ja) レシーバ回路、インターフェース回路、及び電子機器
US20060198482A1 (en) Method and apparatus for maintaining a clock/data recovery circuit frequency during transmitter low power mode
US8391420B1 (en) Low frequency communication signal state detection
US11874788B1 (en) Transmitter architecture for high speed memory interfaces
KR20040073300A (ko) 서로 상보인 두 개의 클럭 신호를 이용하여 통신을 행하는통신 장치
US8212589B2 (en) Circuit, apparatus, and method for signal transfer
JP4857617B2 (ja) データ転送制御装置、電子機器及びデータ転送制御方法
JP2006270932A (ja) 電流駆動回路及びそれを用いた電流ブースティング方法
TW202545148A (zh) 傳輸電路、傳輸方法及傳輸接收系統
CN103780270B (zh) 移动业界处理器介面的实体层接收器

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080004938.0

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 13143233

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10829682

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011540402

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2010829682

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE