WO2011145676A1 - タッチセンサ付き表示装置 - Google Patents

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WO2011145676A1 PCT/JP2011/061497 JP2011061497W WO2011145676A1 WO 2011145676 A1 WO2011145676 A1 WO 2011145676A1 JP 2011061497 W JP2011061497 W JP 2011061497W WO 2011145676 A1 WO2011145676 A1 WO 2011145676A1
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signal
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pixel circuit
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杉田　靖博
耕平 田中
奈留 臼倉
紀 根本
加藤　浩巳
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Sharp Corp
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    • G09G2360/14—Detecting light within display terminals, e.g. using a single or a plurality of photosensors
    • G09G2360/145—Detecting light within display terminals, e.g. using a single or a plurality of photosensors the light originating from the display screen

Definitions

  • the present invention relates to a display device having a photodetection element such as a photodiode in a pixel, and more particularly to a display device capable of automatically correcting a photosensor signal during operation of the display device.
  • a method of providing a plurality of optical sensors on a display panel and providing an input function such as a touch panel, a pen input, and a scanner is known for display devices.
  • an input function such as a touch panel, a pen input, and a scanner.
  • a method is also known in which a component that depends on the light environment is removed from a signal detected by an optical sensor and a signal to be originally input is obtained.
  • the backlight blinks once in one frame period, and the amount of light in the backlight lighting period in one frame period. It is described that the light receiving elements are reset and read out in a line-sequential manner so that the amount of light in the backlight off period is obtained from all the light receiving elements.
  • FIG. 25 is a diagram showing the lighting and extinguishing timings of the backlight described in Japanese Patent No. 4072732 and the resetting and reading timings of the light receiving elements.
  • the backlight is turned on in the first half of one frame period and turned off in the second half.
  • the light receiving elements are reset line-sequentially (solid line arrows), and then reading from the light-receiving elements is line-sequentially (dashed line arrows). Even during the backlight off period, the light receiving element is reset and read out in the same manner.
  • Japanese Patent No. 3521187 describes a solid-state imaging device having a unit light receiving section shown in FIG.
  • the unit light receiving unit shown in FIG. 26 includes one photoelectric conversion unit PD and two charge storage units C1 and C2.
  • the first sample gate SG1 is turned on, and the charge generated by the photoelectric conversion unit PD is stored in the first charge storage unit C1.
  • the second sample gate SG2 is turned on, and the charges generated by the photoelectric conversion unit PD are accumulated in the second charge accumulation unit C2.
  • a display device in which a plurality of photosensors are provided on a display panel, readout from the photosensors is performed in a line sequential manner.
  • the backlight for the mobile device is turned on at the same time as the entire screen and turned off at the same time.
  • the input / output device described in Japanese Patent No. 4072732 blinks the backlight once in one frame period, performs reset and readout in a period that does not overlap in the backlight lighting period, and overlaps reset and readout in the backlight off period. Do it in a period not to be. For this reason, it is necessary to perform reading from the light receiving element within a 1 ⁇ 4 frame period (for example, within 1/240 seconds when the frame rate is 60 frames / second). However, it is actually quite difficult to perform such high-speed reading.
  • this input / output device detects the light quantity during the backlight lighting period and the light quantity during the backlight extinguishing period by the same light receiving element. For this reason, when the amount of light in the backlight lighting period is detected in a certain light receiving element, the detection of the amount of light in the backlight extinction period cannot be started in the light receiving element until the detected amount of light is read from the light receiving element.
  • an object of the present invention is to solve the above-mentioned problems and to provide a display device having an input function that does not depend on the light environment.
  • a display device disclosed herein is a display device including an active matrix substrate, and is connected to the photosensor provided in a pixel region of the active matrix substrate and the photosensor.
  • a sensor drive wiring that supplies a sensor drive signal to the optical sensor via the sensor drive wiring, and amplifies a signal read from the optical sensor in accordance with the sensor drive signal.
  • An amplifier circuit that outputs a signal; a signal processing circuit that processes an optical sensor signal output from the amplifier circuit; and a light source for the optical sensor, wherein the optical sensor includes the light source according to the sensor drive signal.
  • a first sensor that accumulates charges according to the amount of received light during the accumulation period at the time of lighting, and outputs a sensor signal according to the accumulated charges when the readout period comes.
  • a second sensor pixel circuit that accumulates charges according to the amount of received light during the accumulation period when the light source is turned off and outputs a sensor signal according to the accumulated charges when the readout period arrives.
  • a sensor driving mode for obtaining the sensor signal from each of the first sensor pixel circuit and the second sensor pixel circuit of the photosensor as an operation mode of one frame period,
  • a first correction data acquisition mode for acquiring first correction data for correcting a sensor signal obtained from the first sensor pixel circuit using a sensor drive signal different from the sensor drive mode;
  • a second correction data for correcting the sensor signal obtained from the second sensor pixel circuit using a sensor drive signal different from the drive mode.
  • a second correction data acquisition mode for acquiring data and an accumulation period when the light source is turned on in the first correction data acquisition mode is greater than an accumulation period when the light source is turned on in the sensor drive mode.
  • the storage period when the light source is turned off in the second correction data acquisition mode is shorter than the storage period when the light source is turned off in the sensor drive mode.
  • a display device having a photodetection element in a pixel and in particular, a display device having an input function independent of the light environment.
  • FIG. 1 is a block diagram showing a configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an arrangement of sensor pixel circuits in a display panel included in the display device shown in FIG.
  • FIG. 3 is a diagram showing the timing of turning on and off the backlight and the reset and readout timing for the sensor pixel circuit in the display device shown in FIG.
  • FIG. 4 is a signal waveform diagram of the display panel in the display device shown in FIG.
  • FIG. 5 is a diagram showing a schematic configuration of a sensor pixel circuit included in the display device shown in FIG.
  • FIG. 6 is a circuit diagram of the sensor pixel circuit according to the first embodiment of the present invention.
  • FIG. 7 is a layout diagram of the sensor pixel circuit shown in FIG. FIG.
  • FIG. 8 is a diagram showing the operation of the sensor pixel circuit shown in FIG.
  • FIG. 9 is a signal waveform diagram of the sensor pixel circuit shown in FIG.
  • FIG. 10 is a timing chart showing an example of a drive signal in the sensor drive mode, a drive signal in the first correction data acquisition mode, and a drive signal in the second correction data acquisition mode.
  • FIG. 11 is a timing chart showing another example of the drive signal in the sensor drive mode, the drive signal in the first correction data acquisition mode, and the drive signal in the second correction data acquisition mode.
  • FIG. 12 is a schematic sectional view of a diode.
  • FIG. 13 is a diagram showing the distribution of the modes A, B, and C of the diode by the relationship between the anode potential V A and the potential V LS of the light shielding film LS.
  • FIG. 14A is a schematic diagram showing the charge distribution of the diode in the mode B state.
  • FIG. 14B is a schematic diagram showing the charge distribution of the diode in the mode A state.
  • FIG. 15 is a circuit diagram of a sensor pixel circuit according to the second embodiment of the present invention.
  • FIG. 16 is a layout diagram of the sensor pixel circuit shown in FIG.
  • FIG. 17 is a diagram illustrating the operation of the sensor pixel circuit shown in FIG. 18 is a signal waveform diagram of the sensor pixel circuit shown in FIG. FIG.
  • FIG. 19A is a circuit diagram of a sensor pixel circuit according to a first modification of the first embodiment.
  • FIG. 19B is a circuit diagram of a sensor pixel circuit according to a second modification example of the first embodiment.
  • FIG. 19C is a circuit diagram of a sensor pixel circuit according to a third modification example of the first embodiment.
  • FIG. 19D is a circuit diagram of a sensor pixel circuit according to a fourth modification example of the first embodiment.
  • FIG. 19E is a circuit diagram of a sensor pixel circuit according to a fifth modification example of the first embodiment.
  • FIG. 20 is a diagram illustrating an operation of the sensor pixel circuit illustrated in FIG. 19C.
  • FIG. 21 is a signal waveform diagram of the sensor pixel circuit shown in FIG. 19C.
  • FIG. 22 is a diagram illustrating an operation of the sensor pixel circuit illustrated in FIG. 19D.
  • FIG. 23 is a diagram illustrating an operation of the sensor pixel circuit illustrated in FIG. 19E.
  • FIG. 24A is a circuit diagram of a sensor pixel circuit according to a first modification example of the second embodiment.
  • FIG. 24B is a circuit diagram of a sensor pixel circuit according to a second modification example of the second embodiment.
  • FIG. 24C is a circuit diagram of a sensor pixel circuit according to a third modification example of the second embodiment.
  • FIG. 24D is a circuit diagram of a sensor pixel circuit according to a fourth modification example of the second embodiment.
  • FIG. 24E is a circuit diagram of a sensor pixel circuit according to a fifth modification example of the second embodiment.
  • FIG. 24A is a circuit diagram of a sensor pixel circuit according to a first modification example of the second embodiment.
  • FIG. 24B is a circuit diagram of a sensor pixel circuit according to a second modification
  • FIG. 25 is a diagram showing the lighting and extinguishing timing of the backlight and the resetting and reading timing for the light receiving element in the conventional input / output device.
  • FIG. 26 is a circuit diagram of a unit light receiving unit included in a conventional solid-state imaging device.
  • a display device is a display device including an active matrix substrate, and includes a photosensor provided in a pixel region of the active matrix substrate and a connection to the photosensor.
  • Sensor drive wiring a sensor drive circuit for supplying a sensor drive signal to the optical sensor via the sensor drive wiring, a signal read from the photosensor in accordance with the sensor drive signal,
  • An amplifier circuit that outputs as a sensor signal, a signal processing circuit that processes an optical sensor signal output from the amplifier circuit, and a light source for the optical sensor are provided.
  • the photosensor According to the sensor drive signal, the photosensor accumulates charges according to the amount of received light during the accumulation period when the light source is turned on, and when the readout period comes, a sensor signal according to the accumulated charge is accumulated.
  • the first sensor pixel circuit to be output and the sensor drive signal a charge corresponding to the amount of received light is accumulated during the accumulation period when the light source is turned off, and a sensor signal corresponding to the accumulated charge is output when the readout period comes.
  • Sensor pixel circuit In the first configuration, the sensor driving circuit is configured to obtain a sensor signal from each of the first sensor pixel circuit and the second sensor pixel circuit of the photosensor as an operation mode for one frame period.
  • a first correction data acquisition mode for acquiring first correction data for correcting a sensor signal obtained from the first sensor pixel circuit using a sensor drive signal different from the mode and the sensor drive mode
  • a second correction data acquisition mode for acquiring second correction data for correcting a sensor signal obtained from the second sensor pixel circuit using a sensor drive signal different from the sensor drive mode.
  • the light source lighting period in the first correction data acquisition mode is shorter than the light source lighting period in the sensor drive mode (second configuration).
  • the light source lighting start timing in one frame period is preferably the same timing as the sensor drive mode (third configuration).
  • the period from the start time of the accumulation period in the first correction data acquisition mode to the end time of the light source lighting period is from the start time of the accumulation period in the sensor drive mode. It is preferable that the period is shorter than the period until the end of the light source lighting period (fourth configuration).
  • the length of the period from the end of the accumulation period to the end of the light source lighting period is equal to the length of the accumulation period in the sensor drive mode. It is preferable to be equal to the length of the period from the end point to the end point of the light source lighting period (fifth configuration).
  • the light source lighting period in the second correction data acquisition mode is preferably longer than the light source lighting period in the first correction data acquisition mode (sixth configuration).
  • the start and end timings of the light source lighting period in one frame period are the light source lighting period in one frame period in the sensor drive mode. It is preferable that the timing is the same as the start and end timing (seventh configuration).
  • an optical sensor signal level obtained from the second sensor pixel circuit in the sensor driving mode is denoted as B
  • the first sensor pixel circuit is expressed in the first correction data acquisition mode.
  • B 1st the optical sensor signal level obtained from the first sensor pixel circuit in the second correction data acquisition mode
  • the sensor drive circuit in the first correction data acquisition mode, supplies a read signal having an amplitude smaller than the amplitude of the read signal in the sensor drive mode.
  • the gain correction optical sensor signal level W 1st is acquired
  • the sensor drive circuit in the second correction data acquisition mode, outputs a read signal having an amplitude smaller than the amplitude of the read signal in the sensor drive mode.
  • the signal processing circuit is controlled by the sensor driving mode from the first sensor pixel circuit.
  • an optical sensor signal level obtained from the second sensor pixel circuit in the sensor driving mode is expressed as B, and the first sensor is acquired in the first correction data acquisition mode.
  • the optical sensor signal level obtained from the pixel circuit is denoted as B 1st
  • the optical sensor signal level obtained from the first sensor pixel circuit in the second correction data acquisition mode is denoted as B 2nd
  • the first In the correction data acquisition mode the sensor driving circuit acquires a gain correction optical sensor signal level W 1st by supplying a readout signal having an amplitude smaller than the amplitude of the readout signal in the sensor driving mode
  • the sensor drive circuit determines the amplitude of the readout signal in the sensor drive mode.
  • the corrected optical sensor signal level R ′ L ⁇ ⁇ (R ⁇ B 1st ) / (W 1st ⁇ B 1st ) ⁇ (B ⁇ B 2nd ) / (W 2nd ⁇ B 2nd ) ⁇ (10th configuration).
  • the first and second sensor pixel circuits include one light receiving element, one storage node for storing electric charge according to the detected light amount, and the storage. It is preferable to include a readout transistor having a control terminal that can be electrically connected to a node, and a holding switching element that is provided on a path of a current flowing through the light receiving element and is turned on / off in accordance with the control signal. (Eleventh configuration).
  • the holding switching element is provided between the storage node and one end of the light receiving element, and the other end of the light receiving element. Is preferably connected to the reset line (a twelfth configuration).
  • the first and second sensor pixel circuits share one light receiving element, and one end of the light receiving element is connected to the first and second sensor pixel circuits, respectively. It is preferable that the holding switching element included is connected to one end and the other end is connected to the reset line (a thirteenth configuration).
  • the display device according to the present invention is implemented as a liquid crystal display device.
  • the display device according to the present invention is not limited to the liquid crystal display device, and is an active matrix.
  • the present invention can be applied to any display device using a substrate.
  • the display device according to the present invention has an image capturing function, thereby detecting an object close to the screen and performing an input operation, or for bidirectional communication including a display function and an imaging function. Use as a display device or the like is assumed.
  • FIG. 1 is a block diagram showing a configuration of a display device according to the first embodiment of the present invention.
  • the display device shown in FIG. 1 includes a display control circuit 1, a display panel 2, and a backlight 3.
  • the display panel 2 includes a pixel region 4, a gate driver circuit 5, a source driver circuit 6, and a sensor row driver circuit 7 (sensor drive circuit).
  • the pixel region 4 includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • This display device has a function of displaying an image on the display panel 2 and a function of detecting light incident on the display panel 2.
  • x is an integer of 2 or more
  • y is a multiple of 3
  • m and n are even numbers
  • the frame rate of the display device is 60 frames / second.
  • the video signal Vin and the timing control signal Cin are supplied from the outside to the display device shown in FIG. Based on these signals, the display control circuit 1 outputs a video signal VS and control signals CSg, CSs, and CSr to the display panel 2 and outputs a control signal CSb to the backlight 3.
  • the video signal VS may be the same as the video signal Vin, or may be a signal obtained by performing signal processing on the video signal Vin.
  • the backlight 3 is a sensing light source provided separately from the display light source, and irradiates the display panel 2 with light. More specifically, the backlight 3 is provided on the back side of the display panel 2 and irradiates the back surface of the display panel 2 with light. The backlight 3 is turned on when the control signal CSb is at a high level, and is turned off when the control signal CSb is at a low level. As the backlight 3, for example, an infrared light source or the like can be used.
  • (x ⁇ y) display pixel circuits 8 and (n ⁇ m / 2) sensor pixel circuits 9 are two-dimensionally arranged. More specifically, the pixel region 4 is provided with x gate lines GL1 to GLx and y source lines SL1 to SLy.
  • the gate lines GL1 to GLx are arranged in parallel to each other, and the source lines SL1 to SLy are arranged in parallel to each other so as to be orthogonal to the gate lines GL1 to GLx.
  • the (x ⁇ y) display pixel circuits 8 are arranged in the vicinity of the intersections of the gate lines GL1 to GLx and the source lines SL1 to SLy.
  • Each display pixel circuit 8 is connected to one gate line GL and one source line SL.
  • the display pixel circuit 8 is classified into red display, green display, and blue display. These three types of display pixel circuits 8 are arranged side by side in the extending direction of the gate lines GL1 to GLx, and constitute one color pixel.
  • n clock lines CLK1 to CLKn, n reset lines RST1 to RSTn, and n read lines RWS1 to RWSn are provided in parallel with the gate lines GL1 to GLx. Further, other signal lines and power supply lines (not shown) may be provided in the pixel region 4 in parallel with the gate lines GL1 to GLx.
  • m selected from the source lines SL1 to SLy are used as the power supply lines VDD1 to VDDm, and another m are used as the output lines OUT1 to OUTm.
  • FIG. 2 is a diagram showing the arrangement of the sensor pixel circuit 9 in the pixel region 4.
  • a first sensor pixel circuit 9a that detects light incident during the lighting period of the backlight 3 and light incident during the extinguishing period of the backlight 3 are detected.
  • a second sensor pixel circuit 9b The number of first sensor pixel circuits 9a and the number of second sensor pixel circuits 9b is the same.
  • first sensor pixel circuits 9a are arranged in the vicinity of intersections of odd-numbered clock lines CLK1 to CLKn-1 and odd-numbered output lines OUT1 to OUTm-1.
  • the (n ⁇ m / 4) second sensor pixel circuits 9b are arranged in the vicinity of the intersections of the even-numbered clock lines CLK2 to CLKn and the even-numbered output lines OUT2 to OUTm.
  • the display panel 2 includes the plurality of output lines OUT1 to OUTm that propagate the output signal of the first sensor pixel circuit 9a and the output signal of the second sensor pixel circuit 9b, and includes the first sensor pixel circuit 9a and the second sensor.
  • the pixel circuit 9b is connected to a different output line for each type.
  • the gate driver circuit 5 drives the gate lines GL1 to GLx. More specifically, the gate driver circuit 5 sequentially selects one gate line from the gate lines GL1 to GLx based on the control signal CSg, sets a high level potential to the selected gate line, and applies to the remaining gate lines. Apply a low level potential. As a result, the y display pixel circuits 8 connected to the selected gate line are collectively selected.
  • the source driver circuit 6 drives the source lines SL1 to SLy. More specifically, the source driver circuit 6 applies potentials corresponding to the video signal VS to the source lines SL1 to SLy based on the control signal CSs. At this time, the source driver circuit 6 may perform line sequential driving or dot sequential driving.
  • the potentials applied to the source lines SL1 to SLy are written into y display pixel circuits 8 selected by the gate driver circuit 5. Thus, by writing the potential according to the video signal VS to all the display pixel circuits 8 using the gate driver circuit 5 and the source driver circuit 6, a desired image can be displayed on the display panel 2.
  • the sensor row driver circuit 7 drives the clock lines CLK1 to CLKn, the reset lines RST1 to RSTn, the read lines RWS1 to RWSn, and the like. More specifically, the sensor row driver circuit 7 applies a high level potential and a low level potential to the clock lines CLK1 to CLKn at the timing shown in FIG. 4 (details will be described later) based on the control signal CSr. In addition, the sensor row driver circuit 7 selects (n / 2) or two reset lines from the reset lines RST1 to RSTn based on the control signal CSr, and sets the selected reset line to a high level potential for resetting. A low level potential is applied to the remaining reset lines. As a result, (n ⁇ m / 4) or m sensor pixel circuits 9 connected to the reset line to which the high level potential is applied are collectively reset.
  • the sensor row driver circuit 7 sequentially selects two adjacent read lines from the read lines RWS1 to RWSn based on the control signal CSr, and sets the read high level potential to the selected read lines. A low level potential is applied to the readout line. As a result, the m sensor pixel circuits 9 connected to the two selected readout lines become ready for readout collectively. At this time, the source driver circuit 6 applies a high level potential to the power supply lines VDD1 to VDDm. As a result, signals corresponding to the amount of light detected by each sensor pixel circuit 9 (hereinafter referred to as sensor signals) are output from the m sensor pixel circuits 9 in a readable state to the output lines OUT1 to OUTm.
  • sensor signals signals corresponding to the amount of light detected by each sensor pixel circuit 9
  • the source driver circuit 6 includes a difference circuit (not shown) for obtaining a difference between the output signal of the first sensor pixel circuit 9a and the output signal of the second sensor pixel circuit 9b.
  • the source driver circuit 6 includes an amplifier circuit (not shown) that amplifies the difference in light quantity obtained by the difference circuit.
  • the source driver circuit 6 outputs the amplified signal to the outside of the display panel 2 as the sensor output Sout.
  • the sensor output Sout is appropriately processed as necessary by the signal processing circuit 20 provided outside the display panel 2.
  • FIG. 3 is a diagram showing lighting and extinguishing timings of the backlight 3, and resetting and reading timings for the sensor pixel circuit 9.
  • the backlight 3 is turned on once every frame period for a predetermined time, and is turned off in other periods. Specifically, the backlight 3 is turned on at time ta within one frame period, and is turned off at time tb.
  • all the first sensor pixel circuits 9a are reset at time ta
  • all the second sensor pixel circuits 9b are reset at time tb.
  • the first sensor pixel circuit 9a detects light incident during a period A1 (lighting period of the backlight 3) from time ta to time tb.
  • the second sensor pixel circuit 9b detects the light incident during the period A2 (the backlight 3 is turned off) from the time tb to the time tc.
  • the period A1 and the period A2 have the same length. Reading from the first sensor pixel circuit 9a and reading from the second sensor pixel circuit 9b are performed in line-sequentially in parallel after time tc. In FIG. 3, the reading from the sensor pixel circuit 9 is completed within one frame period, but it may be completed until the first sensor pixel circuit 9 a is reset in the next frame period.
  • FIG. 4 is a signal waveform diagram of the display panel 2 for driving at the timing of FIG.
  • the potentials of the gate lines GL1 to GLx are set to the high level for a predetermined time in order once every frame period.
  • the potentials of the odd-numbered clock lines CLK1 to CLKn ⁇ 1 are at a high level once in one frame period in the period A1 (more specifically, from time ta to slightly before time tb).
  • the potentials of the even-numbered clock lines CLK2 to CLKn become high level once in one frame period in the period A2 (more specifically, from time tb to slightly before time tc).
  • the potentials of the odd-numbered reset lines RST1 to RSTn ⁇ 1 are set to the high level once every frame period and for a predetermined time at the beginning of the period A1.
  • the potentials of the even-numbered reset lines RST2 to RSTn are set to the high level once every frame period and for a predetermined time at the beginning of the period A2.
  • the read lines RWS1 to RWSn are paired in pairs, and the potentials of the (n / 2) pairs of read lines sequentially become high for a predetermined time after the time tc.
  • FIG. 5 is a diagram showing a schematic configuration of the sensor pixel circuit 9.
  • the first sensor pixel circuit 9a includes one photodiode D1a and one storage node NDa.
  • the photodiode D1a extracts charges from the storage node NDa according to the amount of light (signal + noise) incident while the backlight 3 is lit.
  • the second sensor pixel circuit 9b includes one photodiode D1b and one storage node NDb.
  • the photodiode D1b extracts charges from the storage node NDb according to the amount of light (noise) incident while the backlight 3 is turned off.
  • a sensor signal corresponding to the amount of light incident during the detection period when the backlight 3 is lit is read out.
  • a sensor signal corresponding to the amount of light incident during the detection period when the backlight 3 is turned off is read out.
  • the difference circuit included in the source driver circuit 6 the difference between the output signal of the first sensor pixel circuit 9 a and the output signal of the second sensor pixel circuit 9 b is obtained, so that the light amount when the backlight is turned on And the difference in the amount of light when the backlight is turned off.
  • the number of sensor pixel circuits 9 provided in the pixel region 4 may be arbitrary. However, it is preferable to connect the first sensor pixel circuit 9a and the second sensor pixel circuit 9b to different output lines. For example, when (n ⁇ m) sensor pixel circuits 9 are provided in the pixel region 4, n first sensor pixel circuits 9a are connected to the odd-numbered output lines OUT1 to OUTm-1, respectively, It is only necessary to connect n second sensor pixel circuits 9b to the respective output lines OUT2 to OUTm. In this case, reading from the sensor pixel circuit 9 is performed for each row.
  • the same number of sensor pixel circuits 9 as the color pixels may be provided in the pixel region 4.
  • a smaller number of sensor pixel circuits 9 than the color pixels may be provided in the pixel region 4.
  • the display device is a display device in which a plurality of photodiodes (photosensors) are arranged in the pixel region 4, and includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • a sensor row driver circuit 7 (drive circuit) that outputs a clock signal CLK (control signal) indicating a detection period when the backlight is turned on and a detection period when the backlight is turned off to the display panel 2 and the sensor pixel circuit 9.
  • CLK clock signal
  • the sensor pixel circuit is abbreviated as a pixel circuit, and the same name as the signal line is used to identify a signal on the signal line (for example, a signal on the clock line CLKa is referred to as a clock signal CLKa).
  • the first sensor pixel circuit 9a is connected to the clock line CLKa, the reset line RSTa, the readout line RWSa, the power supply line VDDa, and the output line OUTa.
  • the second sensor pixel circuit 9b is connected to the clock line CLKb, the reset line RSTb, the readout line RWSb, the power supply line VDDb, and the output line OUTb.
  • the second sensor pixel circuit 9b has the same configuration as that of the first sensor pixel circuit 9a and operates in the same manner, and thus the description regarding the second sensor pixel circuit 9b is omitted as appropriate.
  • FIG. 6 is a circuit diagram showing an example of a specific configuration of the first sensor pixel circuit 9a and the second sensor pixel circuit 9b.
  • the first pixel circuit 10a shown in FIG. 6 is a specific example of the first sensor pixel circuit 9a
  • the second pixel circuit 10b is a specific example of the second sensor pixel circuit 9b.
  • the first pixel circuit 10a includes transistors T1a and M1a, a photodiode D1a, and a capacitor C1a.
  • the second pixel circuit 10b includes transistors T1b and M1b, a photodiode D1b, and a capacitor C1b.
  • the transistors T1a, M1a, T1b, and M1b are N-type TFTs (Thin Film Transistor).
  • the anode of the photodiode D1a is connected to the reset line RSTa, and the cathode is connected to the source of the transistor T1a.
  • the gate of the transistor T1a is connected to the clock line CLKa, and the drain is connected to the gate of the transistor M1a.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWSa.
  • a node connected to the gate of the transistor M1a serves as an accumulation node for accumulating charges according to the detected light amount, and the transistor M1a functions as a readout transistor.
  • the second pixel circuit 10b has the same configuration as the first pixel circuit 10a.
  • FIG. 7 is a layout diagram of the first pixel circuit 10a.
  • a light shielding film LS As shown in FIG. 7, in the first pixel circuit 10a, a light shielding film LS, a semiconductor layer (shaded portion), a gate wiring layer (dot pattern portion), and a source wiring layer (white coating portion) are sequentially formed on a glass substrate. It is constituted by.
  • a contact (indicated by a white circle) is provided at a location where the semiconductor layer and the source wiring layer are connected and a location where the gate wiring layer and the source wiring layer are connected.
  • the transistors T1a and M1a are formed by arranging a semiconductor layer and a gate wiring layer so as to cross each other.
  • the photodiode D1a is formed by arranging the P layer, I layer, and N semiconductor layers side by side.
  • the capacitor C1a is formed by arranging the semiconductor layer and the gate wiring layer so as to overlap each other.
  • the light shielding film LS is made of metal, and prevents light entering from the back side of the substrate from entering the photodiode D1a.
  • the second pixel circuit 10b is laid out in the same form as the first pixel circuit 10a.
  • the first and second pixel circuits 10a and 10b may be laid out in a form other than the above.
  • FIG. 8 is a diagram showing the operation of the first pixel circuit 10a when driven by the signal shown in FIG. As shown in FIG. 8, the first pixel circuit 10a performs (a) reset, (b) accumulation, (c) holding, and (d) reading in one frame period.
  • FIG. 9 is a signal waveform diagram of the first pixel circuit 10a and the second pixel circuit 10b when driven by the signal shown in FIG.
  • BL represents the luminance of the backlight 3
  • Vinta represents the potential of the storage node of the first pixel circuit 10a (gate potential of the transistor M1a)
  • Vintb represents the potential of the storage node of the second pixel circuit 10b (transistor).
  • M1b gate potential).
  • the reset period is from time t1 to time t2
  • the storage period is from time t2 to time t3
  • the holding period is from time t3 to time t7
  • the readout period is from time t7 to time t8.
  • the time t4 to time t5 is the reset period
  • the time t5 to time t6 is the accumulation period
  • the time t6 to time t7 is the holding period
  • the time t7 to time t8 is the reading period.
  • the clock signal CLKa is at a high level
  • the readout signal RWSa is at a low level
  • the reset signal RSTa is at a reset high level.
  • the transistor T1a is turned on. Therefore, a current (forward current of the photodiode D1a) flows from the reset line RSTa to the storage node via the photodiode D1a and the transistor T1a (FIG. 8A), and the potential Vanta is reset to a predetermined level.
  • the clock signal CLKa is at a high level, and the reset signal RSTa and the readout signal RWSa are at a low level.
  • the transistor T1a is turned on.
  • a current photocurrent of the photodiode D1a
  • the potential Vanta falls according to the amount of light incident during the period in which the clock signal CLKa is at the high level (lighting period of the backlight 3).
  • the clock signal CLKa, the reset signal RSTa, and the readout signal RWSa are at a low level.
  • the transistor T1a is turned off.
  • the transistor T1a is off and the gate of the photodiode D1a and the transistor M1 is electrically cut off, so that the potential Vanta does not change (FIG. 8). (C)).
  • the clock signal CLKa and the reset signal RSTa are at a low level, and the readout signal RWSa is at a readout high level.
  • the transistor T1a is turned off.
  • the potential Vanta increases by (Cqa / Cpa) times the increase amount of the potential of the readout signal RWSa (where Cpa is the overall capacitance value of the first pixel circuit 10a and Cqa is the capacitance value of the capacitor C1a).
  • the transistor M1a forms a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and drives the output line OUTa according to the potential Vanta (FIG. 8D).
  • the second pixel circuit 10b operates in the same manner as the first pixel circuit 10a.
  • the potential Vintb is reset to a predetermined level during the reset period, falls during the accumulation period according to the amount of light incident during the period when the clock signal CLKb is at the high level (backlight extinguishing period), and does not change during the holding period. .
  • the potential Vintb increases by (Cqb / Cpb) times the amount of increase in the potential of the readout signal RWSb (where Cpb is the overall capacitance value of the second pixel circuit 10b, and Cqb is the capacitance value of the capacitor C1b).
  • the transistor M1b drives the output line OUTb according to the potential Vintb.
  • the first pixel circuit 10a includes one photodiode D1a (photosensor), one accumulation node that accumulates charges according to the detected light amount, and an accumulation node. It includes a transistor M1a (readout transistor) having a connected control terminal, and a transistor T1a (holding switching element) provided on the path of a current flowing through the photodiode D1a and turned on / off in accordance with the clock signal CLK.
  • the transistor T1a is provided between the storage node and one end of the photodiode D1a, and the other end of the photodiode D1a is connected to the reset line RSTa.
  • the transistor T1a is turned on in the detection period when the backlight is lit in accordance with the clock signal CLKa.
  • the second pixel circuit 10b has the same configuration as the first pixel circuit 10a, and the transistor T1b included in the second pixel circuit 10b is turned on in the detection period when the backlight is turned off.
  • the transistor T1a that is turned on in the detection period when the backlight is turned on is provided on the path of the current that flows through the photodiode D1a, and the transistor T1b that is turned on in the detection period when the backlight is turned off on the path of the current that flows through the photodiode D1b. Is provided.
  • the light is detected in the detection period when the backlight is turned on, and the light is detected in the detection period when the backlight is extinguished, and the first pixel circuit 10a that holds the detected light amount in other cases.
  • the second pixel circuit 10b that holds the amount of light can be configured.
  • the first and second pixel circuits 10a and 10b further include capacitors C1a and C1b provided between the storage node and the read lines RWSa and RWSb, respectively. Therefore, by applying a read potential to the read lines RWSa and RWSb, the potential of the storage node can be changed, and a signal corresponding to the detected light amount can be read from the first and second pixel circuits 10a and 10b.
  • the display panel 2 further includes a plurality of output lines OUT1 to OUTm that propagate the output signals of the first and second pixel circuits 10a and 10b, and the first pixel circuit 10a and the second pixel circuit 10b have different outputs for each type. Connected to the wire. Therefore, reading from the first and second pixel circuits 10a and 10b can be performed in parallel, the reading speed can be reduced, and the power consumption of the apparatus can be reduced.
  • the display device corrects offset errors of the first pixel circuit 10a and the second pixel circuit 10b in addition to the sensor drive mode described with reference to FIGS. 4 and 9 above.
  • These two types of correction data acquisition modes are provided as operation modes.
  • FIG. 10 is a timing chart showing drive signals in the sensor drive mode, drive signals in the first correction data acquisition mode, and drive signals in the second correction data acquisition mode.
  • the time point and length of the reset signal at a high level within one frame period are The same.
  • the length of the clock signal is different from the length of the lighting period of the sensing backlight.
  • the sensor signals are read from the first and second pixel circuits 10a and 10b in the sensor drive mode, and at the predetermined timing, the first signal shown in FIG.
  • correction data is acquired. That is, in the display device according to the present embodiment, a frame that operates in the first correction data acquisition mode and a frame that operates in the second correction data acquisition mode between one or a plurality of frames in the sensor drive mode. are provided as appropriate.
  • the frequency of the frame operating in the first correction data acquisition mode and the frame operating in the second correction data acquisition mode is arbitrary.
  • the frame for the first correction data acquisition mode and the frame for the second correction data acquisition mode may be continuous, or one or more frames depending on the sensor drive mode may be interposed therebetween. Further, a frame for the second correction data acquisition mode may be arranged before the frame for the first correction data acquisition mode.
  • an output corresponding to the potential Vinta is obtained from the first pixel circuit 10a
  • an output corresponding to the potential Vintb is obtained from the second pixel circuit 10b.
  • first correction data B 1st for correcting the offset of the first pixel circuit 10a in the sensor drive mode is obtained from the first pixel circuit 10a in the readout period.
  • second correction data B 2nd for correcting the offset of the second pixel circuit 10b in the sensor driving mode is obtained from the second pixel circuit 10b in the readout period.
  • the timings at which the clock signals CLKa and CLKb rise are the same in one frame period for all of the sensor drive mode, the first correction data acquisition mode, and the second correction data acquisition mode.
  • the length of the period in which the clock signal CLKa is at the high level is equal to the length of the period in which the clock signal CLKb is at the high level.
  • the length of the period in which the clock signal CLKa is at the high level in the first correction data acquisition mode and the second correction data acquisition mode is greater than the length of the period in which the clock signal CLKa is at the high level in the sensor drive mode. Also short. In other words, the length of the accumulation period in the first correction data acquisition mode and the second correction data acquisition mode is shorter than the length of the accumulation period in the sensor drive mode.
  • the length of the accumulation period in the first correction data acquisition mode and the second correction data acquisition mode is substantially zero so as not to be affected by the photocurrent due to external light or the like.
  • the clock signal CLKa may be switched from the high level to the low level after the reset signal RSTa is switched from the high level to the low level.
  • the length of the accumulation period is such that the order of falling of the reset signal RSTa (switching from high level to low level) and falling of the clock signal CLKa is not reversed due to variations in signal timing.
  • the length of the predetermined margin period is sufficient.
  • the accumulation period in this case is preferably a short time of about several microseconds depending on the design.
  • the RST signal RSTa may fall after the fall of the clock signal CLKa in the first correction data acquisition mode and the second correction data acquisition mode. In this case, the length of the accumulation period is effectively zero.
  • the sensing backlight starts lighting in synchronization with the rising edge of the clock signal CLKa in all modes.
  • the present invention is not limited to this, and the rising edge of the clock signal CLKa may be after or before the start of lighting of the backlight.
  • the length of the period from the start of lighting of the backlight to the rise of the clock signal CLKa is equal.
  • the length of the backlight lighting period is equal in the case of the sensor drive mode and the case of the second correction data acquisition mode.
  • the length of the backlight lighting period in the first correction data acquisition mode is shorter than the backlight lighting period in the sensor drive mode and the second correction data acquisition mode.
  • the length of the period from the end of the accumulation period to the backlight turn-off in the first correction data acquisition mode is shorter than the period from the end of the accumulation period to the backlight turn-off in the sensor drive mode.
  • the backlight is turned off when a predetermined time elapses after the clock signal CLKa falls (that is, after the accumulation period ends). Also in the first correction data acquisition mode, it is preferable that the backlight is turned off when the same time as the predetermined time has elapsed after the fall of the clock signal CLKa.
  • the first correction data B 1st for correcting the offset of the first pixel circuit 10a in the sensor drive mode is obtained from the first pixel circuit 10a.
  • second correction data B 2nd for correcting the offset of the second pixel circuit 10b in the sensor drive mode is obtained from the second pixel circuit 10b.
  • the charge accumulation state in the accumulation period within the backlight lighting period is affected by the length of the backlight lighting period before the reset period.
  • the length of the backlight lighting period before the reset period is set equal in both the sensor drive mode and the first correction data acquisition mode. Therefore, in the case of the sensor drive mode and the case of the first correction data acquisition mode, the influence of the length of the backlight lighting period before the reset period can be made the same condition.
  • FIG. 12 is a schematic cross-sectional view of the diode D1a.
  • the diode is divided into three by the parasitic capacitance generated between the light shielding film LS.
  • the potential V LS of the gate that is, the light shielding film LS, the anode potential V A, and the cathode potential V C.
  • the distribution of the modes A, B, and C is represented by the relationship between the anode potential V A and the potential V LS of the light shielding film LS as shown in FIG.
  • an area without hatching is mode A
  • an area with lower right hatching is mode B
  • an area with lower left hatching is mode C.
  • t0 is a coordinate representing V LS and V A when the reset signal RSTa becomes high level.
  • t1 corresponds to the time when the reset signal RSTa switches from the high level to the low level, and t2 corresponds to the time when the clock signal CLKa switches from the high level to the low level.
  • the diode D1a is in the mode B state at the time when the reset signal RSTa becomes high level (at the start of reset, ie, time t0).
  • the diode D1a When in the mode B state, the diode D1a is in a state where holes are accumulated in the i layer, as shown in FIG. 14A.
  • the diode D1a At the time when the reset signal RSTa is switched to the low level (that is, time t1), the diode D1a is in the mode A state, and as shown in FIG. 14B, holes are trapped in the i layer. Therefore, in the reset period, the diode D1a is in the mode B state shown in FIG. 14A, and is affected by light from the backlight immediately before the reset period.
  • the reset level and the reset field through amount of the diode D1a depend on the lighting condition of the backlight immediately before the reset period.
  • the length of the backlight lighting period before the reset period is set to be equal to each other. Yes.
  • the first correction data acquisition mode allows the first pixel circuit 10a in the sensor drive mode.
  • First correction data B 1st for correcting the offset is obtained.
  • the period from the end of the accumulation period to the backlight turn-off is set to be equal in the sensor drive mode and in the first correction data acquisition mode. This is because the influence of the leakage of the transistor T1a due to the light from the backlight entering the diode D1a during the period from the end of the accumulation period to the backlight extinction is obtained in the sensor driving mode and the first correction data acquisition. This is to make it uniform in the mode. That is, even after the clock signal CLKa becomes low level and the accumulation period ends, while the backlight is lit, light from the backlight passes through the light-shielding film LS or the configuration in the panel. There is a light component that is reflected by the member and incident on the transistor T1a.
  • second correction data B 2nd for correcting the offset of the second pixel circuit 10b in the sensor drive mode is obtained as the output of the second pixel circuit 10b.
  • the backlight lighting period in one frame period has the same timing and the same length as the lighting period in the sensor drive mode. is there. Accordingly, the lighting condition of the backlight immediately before the reset period of the second pixel circuit 10b (the period in which the reset signal RSTb is high level) is the same as that in the sensor drive mode.
  • the second level in the sensor driving mode is obtained under the condition that the reset level and the reset field through amount of the diode D1b are the same as those in the sensor driving mode.
  • Second correction data B 2nd for correcting the offset of the pixel circuit 10b can be obtained.
  • the signal processing circuit 20 corrects the sensor output obtained in the sensor drive mode using the first correction data B 1st and the second correction data B 2nd obtained as described above.
  • a specific example of the correction process will be described below.
  • the following correction processing is performed by the signal processing circuit 20, but it may be configured to be performed by an arithmetic circuit provided in the source driver circuit 6. [Specific example 1 of correction]
  • the gain correction optical sensor signal level W 1st is obtained by supplying a read pulse whose amplitude is smaller than that in the sensor drive mode (the amplitude may be zero).
  • the gain correction optical sensor signal level W 2nd is acquired by supplying a read pulse having an amplitude smaller than that in the sensor drive mode (the amplitude may be zero).
  • the optical sensor signal level B obtained from the second pixel circuit 10b by the sensor driving mode, the gain correcting optical sensor signal level W 1st and the gain correcting optical sensor signal level W 2nd , From the photosensor signal level R obtained from the first pixel circuit 10a in the sensor driving mode using the tone number L of the photosensor signal, the corrected photosensor signal level R ′ is R ′ L ⁇ ⁇ (R ⁇ B 1st ) / (W 1st ⁇ B 1st ) ⁇ (B ⁇ B 2nd ) / (W 2nd ⁇ B 2nd ) ⁇ Ask for.
  • FIG. 15 is a circuit diagram of a pixel circuit according to the second embodiment of the present invention.
  • a pixel circuit 30 shown in FIG. 15 includes transistors T1a, T1b, M1a, M1b, a photodiode D1, and capacitors C1a, C1b.
  • the transistors T1a, T1b, M1a, and M1b are N-type TFTs.
  • the left half corresponds to the first pixel circuit
  • the right half corresponds to the second pixel circuit.
  • the pixel circuit 30 is connected to clock lines CLKa and CLKb, a reset line RST, a readout line RWS, power supply lines VDDa and VDDb, and output lines OUTa and OUTb.
  • the anode of the photodiode D1 is connected to the reset line RST, and the cathode is connected to the sources of the transistors T1a and T1b.
  • the gate of the transistor T1a is connected to the clock line CLKa, and the drain is connected to the gate of the transistor M1a.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWS.
  • the gate of the transistor T1b is connected to the clock line CLKb, and the drain is connected to the gate of the transistor M1b.
  • the drain of the transistor M1b is connected to the power supply line VDDb, and the source is connected to the output line OUTb.
  • the capacitor C1b is provided between the gate of the transistor M1b and the read line RWS.
  • a node connected to the gate of the transistor M1a is a first storage node
  • a node connected to the gate of the transistor M1b is a second storage node
  • the transistors M1a and M1b function as readout transistors.
  • FIG. 16 is a layout diagram of the pixel circuit 30. The description of FIG. 16 is the same as that of the first embodiment.
  • FIG. 17 is a diagram illustrating the operation of the pixel circuit 30 in the sensor driving mode.
  • the pixel circuit 30 includes (a) reset when the backlight is turned on, (b) accumulation when the backlight is turned on, (c) reset when the backlight is turned off, and (d) turn off the backlight in one frame period. Accumulation of time, (e) holding, and (f) reading are performed.
  • FIG. 18 is a signal waveform diagram of the pixel circuit 30 in the sensor driving mode.
  • Vanta represents the potential of the first storage node (the gate potential of the transistor M1a)
  • Vintb represents the potential of the second storage node (the gate potential of the transistor M1b).
  • time t1 to time t2 is a reset period when the backlight is turned on
  • time t2 to time t3 is an accumulation period when the backlight is turned on
  • time t4 to time t5 is a reset period when the backlight is turned off
  • time t5 to time t6 is an accumulation period when the backlight is extinguished
  • time t3 to time t4 and time t6 to time t7 are holding periods
  • time t7 to time t8 are reading periods.
  • the clock signal CLKa is at a high level
  • the clock signal CLKb and the readout signal RWS are at a low level
  • the reset signal RST is at a high level for reset.
  • the transistor T1a is turned on and the transistor T1b is turned off. Therefore, a current (forward current of the photodiode D1) flows from the reset line RST to the first accumulation node via the photodiode D1 and the transistor T1a (FIG. 17A), and the potential Vanta is reset to a predetermined level. .
  • the clock signal CLKa is at a high level
  • the clock signal CLKb, the reset signal RST, and the readout signal RWS are at a low level.
  • the transistor T1a is turned on and the transistor T1b is turned off.
  • a current photocurrent of the photodiode D1 flows from the first storage node to the reset line RST via the transistor T1a and the photodiode D1, and the charge is transferred from the first storage node. It is pulled out (FIG. 17 (b)). Therefore, the potential Vanta falls according to the amount of light incident during this period (lighting time of the backlight 3). Note that the potential Vintb does not change during this period.
  • the clock signal CLKb is at a high level
  • the clock signal CLKa and the read signal RWS are at a low level
  • the reset signal RST is at a high level for reset.
  • the transistor T1a is turned off and the transistor T1b is turned on. Therefore, a current (forward current of the photodiode D1) flows from the reset line RST to the second accumulation node via the photodiode D1 and the transistor T1b (FIG. 17C), and the potential Vintb is reset to a predetermined level. .
  • the clock signal CLKb is at a high level, and the clock signal CLKa, the reset signal RST, and the read signal RWS are at a low level.
  • the transistor T1a is turned off and the transistor T1b is turned on.
  • a current photocurrent of the photodiode D1 flows from the second storage node to the reset line RST via the transistor T1b and the photodiode D1, and the charge is transferred from the second storage node. It is pulled out (FIG. 17 (d)). Therefore, the potential Vintb drops according to the amount of light incident during this period (backlight 3 extinguishing time). Note that the potential Vanta does not change during this period.
  • the clock signals CLKa and CLKb, the reset signal RST, and the read signal RWS are at a low level.
  • the transistors T1a and T1b are turned off. Even if light is incident on the photodiode D1 at this time, the transistors T1a and T1b are turned off, and the gates of the photodiode D1 and the transistors M1a and M1b are electrically disconnected. Therefore, the potentials Vinta and Vintb Does not change (FIG. 17E).
  • the clock signals CLKa and CLKb and the reset signal RST are at a low level, and the read signal RWS is at a high level for reading.
  • the transistors T1a and T1b are turned off.
  • the potentials Vinta and Vintb increase by the increase in the potential of the read signal RWS, a current Ia corresponding to the potential Vinta flows between the drain and source of the transistor M1a, and the potential between the drain and source of the transistor M1b.
  • An amount of current Ib corresponding to Vintb flows (FIG. 17 (f)).
  • the current Ia is input to the source driver circuit 6 via the output line OUTa
  • the current Ib is input to the source driver circuit 6 via the output line OUTb.
  • the pixel circuit 30 has a configuration in which one photodiode D1 (photosensor) is shared between the first and second pixel circuits 10a and 10b according to the first embodiment.
  • the cathode of the shared photodiode D1 is connected to the source of the transistor T1a included in the portion corresponding to the first pixel circuit and the source of the transistor T1b included in the portion corresponding to the second pixel circuit.
  • the pixel circuit 30 as in the first and second pixel circuits 10a and 10b according to the first embodiment, it is possible to detect the light amount when the backlight is turned on and the light amount when the backlight is turned off. Thereby, the effect similar to 1st Embodiment is acquired. Further, by sharing one photodiode D1 between the two types of pixel circuits, there is no difference in the characteristics of the photodiodes between the two types of pixel circuits. Thereby, the difference between the light amount when the backlight is turned on and the light amount when the backlight is turned off can be accurately obtained. In addition, the number of photodiodes can be reduced, the aperture ratio can be increased, and the sensitivity of the sensor pixel circuit can be increased.
  • the frames for the first correction data acquisition mode and the second correction data acquisition mode are appropriately inserted between the frames for the sensor drive mode. Then, it is possible to correct at least one of the offset and gain of the sensor output obtained in the sensor drive mode using the first correction data B 1st and the second correction data B 2nd obtained in these modes. Thereby, as in the first embodiment, a sensor output with high accuracy and a wide dynamic range can be obtained.
  • 19A to 19E are circuit diagrams of pixel circuits according to first to fifth modifications of the first embodiment, respectively.
  • the first pixel circuits 11a to 17a shown in FIGS. 19A to 19E are obtained by making the following modifications to the first pixel circuit 10a according to the first embodiment.
  • the second pixel circuits 11b to 17b are obtained by performing the same modification on the second pixel circuit 10b according to the first embodiment.
  • the first pixel circuit 11a shown in FIG. 19A is obtained by replacing the capacitor C1 included in the first pixel circuit 10a with a transistor TCa that is a P-type TFT.
  • the drain of the transistor TCa is connected to the drain of the transistor T1a
  • the source is connected to the gate of the transistor M1a
  • the gate is connected to the readout line RWSa.
  • the transistor TCa connected in this way changes the potential of the storage node more than the original pixel circuit when a high level for reading is applied to the reading line RWSa.
  • the difference between the potential of the storage node when the strong light is incident and the potential of the storage node when the weak light is incident can be amplified to improve the sensitivity of the pixel circuit 11a.
  • the pixel circuit 31 shown in FIG. 24A is obtained.
  • the first pixel circuit 12a shown in FIG. 19B is obtained by replacing the photodiode D1 included in the first pixel circuit 10a with a phototransistor TDa. Thereby, all the transistors included in the first pixel circuit 12a are N-type. Therefore, the first pixel circuit 12a can be manufactured using a single channel process that can manufacture only N-type transistors. When the same modification is performed on the second embodiment, a pixel circuit 32 shown in FIG. 24B is obtained.
  • a first pixel circuit 15a shown in FIG. 19C is obtained by adding a transistor TSa to the first pixel circuit 10a.
  • the transistor TSa is an N-type TFT and functions as a selection switching element.
  • the source of the transistor M1a is connected to the drain of the transistor TSa.
  • the source of the transistor TSa is connected to the output line OUTa, and the gate is connected to the selection line SELa.
  • the selection signal SELa is at a high level when reading from the first pixel circuit 15a.
  • the capacitor C1a is connected to the readout line RSWa in the first pixel circuit 10a, but is connected to the power supply line VDD in the first pixel circuit 15a. Thereby, variations of the pixel circuit can be obtained.
  • a pixel circuit 35 shown in FIG. 24C is obtained.
  • FIG. 20 is a diagram illustrating the operation of the first pixel circuit 15a in the sensor drive mode.
  • FIG. 21 is a signal waveform diagram of the first pixel circuit 15a.
  • the selection signal SELa is at a low level, the transistor TSa is turned off, and the first pixel circuit 15a operates in the same manner as the first pixel circuit 10a (FIGS. 20A to 20C).
  • the selection signal SELa becomes high level and the transistor TSa is turned on.
  • an amount of current Ia corresponding to the potential Vanta flows between the drain and source of the transistor M1a (FIG. 20D).
  • the first pixel circuit 16a shown in FIG. 19D is obtained by adding a transistor TRa to the first pixel circuit 10a.
  • the transistor TRa is an N-type TFT and functions as a reset switching element.
  • the low-level potential VSS is applied to the source of the transistor TRa, the drain is connected to the gate of the transistor M1a, and the gate is connected to the reset line RSTa.
  • the low level potential COM is applied to the anode of the photodiode D1a.
  • a pixel circuit 36 shown in FIG. 24D is obtained.
  • FIG. 22 is a diagram illustrating the operation of the first pixel circuit 16a in the sensor drive mode.
  • the reset signal RSTa becomes high level, the transistor TRa is turned on, and the potential of the storage node (gate potential of the transistor M1a) is reset to the low level potential VSS (FIG. 22A).
  • the reset signal RSTa goes low, and the transistor TRb is turned off (FIGS. 22B to 22D).
  • a first pixel circuit 17a shown in FIG. 19E is obtained by adding the transistors TSa and TRa to the first pixel circuit 10a.
  • the connection form of the transistors TSa and TRa is the same as that of the first pixel circuits 15a and 16a. Thereby, variations of the pixel circuit can be obtained.
  • a pixel circuit 37 shown in FIG. 24E is obtained.
  • FIG. 23 is a diagram illustrating the operation of the first pixel circuit 17a in the sensor drive mode.
  • the reset signal RSTa becomes high level
  • the transistor TRa is turned on
  • the potential of the storage node (gate potential of the transistor M1a) is reset to the high level potential VDD (FIG. 23 (a)).
  • the selection signal SELa becomes high level and the transistor TSa is turned on.
  • an amount of current Ia corresponding to the potential Vanta flows between the drain and source of the transistor M1a (FIG. 23 (d)).
  • the reset signal RSTa and the selection signal SELa are at a low level (FIGS. 23B and 23C).
  • the display device As described above, the display device according to each of the above-described embodiments and the modifications thereof detects the light during the detection period when the backlight is turned on, and holds the detected light amount otherwise.
  • a second sensor pixel circuit that detects light during the detection period when the backlight is turned off and holds the detected light quantity is provided separately.
  • the display device can obtain the difference between the two kinds of light amounts outside the sensor pixel circuit, and can detect the difference between the light amount when the backlight is turned on and the light amount when the backlight is turned off. Therefore, the conventional problem can be solved and an input function independent of the light environment can be provided.
  • the type of light source provided in the display device is not particularly limited. Therefore, for example, a visible light backlight provided for display may be turned on and off. Alternatively, an infrared backlight for light detection may be provided in the display device separately from the visible light backlight for display. In such a display device, the visible light backlight may be always turned on, and only the infrared light backlight may be turned on and off once in one frame period.

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Abstract

　光検出素子を画素内に有し、光環境に依存しない入力機能を有する表示装置を提供する。画素領域に光センサを備えた表示装置である。前記光センサには、センサ用の光源点灯時の蓄積期間の蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、前記光源消灯時の蓄積期間の蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれる。前記光センサの１フレーム期間の動作モードとして、第１および第２センサ画素回路のそれぞれからセンサ信号を得るためのセンサ駆動モードと、第１センサ画素回路からのセンサ信号を補正する第１の補正用データを取得する第１の補正用データ取得モードと、第２センサ画素回路からのセンサ信号を補正する第２の補正用データを取得する第２の補正用データ取得モードとを有する。

Description

タッチセンサ付き表示装置
　本発明は、フォトダイオード等の光検出素子を画素内に有する表示装置に関し、特に、表示装置の動作中に光センサ信号を自動的に補正（ｃａｌｉｂｒａｔｉｏｎ）することが可能な表示装置に関する。
　従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。この方法を様々な光環境下で使用されるモバイル機器に適用するためには、光環境の影響を排除する必要がある。そこで、光センサで検知した信号から光環境に依存する成分を除去し、本来入力すべき信号を求める方法も知られている。
　特許第４０７２７３２号公報には、個々の表示素子に対応して受光素子を設けた入出力装置において、１フレーム期間にバックライトを１回点滅させて、１フレーム期間にバックライト点灯期間の光量とバックライト消灯期間の光量をすべての受光素子から取得するように、受光素子に対して線順次でリセットと読み出しを行うことが記載されている。
　図２５は、特許第４０７２７３２号公報に記載されたバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。図２５に示すように、バックライトは、１フレーム期間の前半で点灯し、後半で消灯する。バックライト点灯期間では、受光素子に対するリセットが線順次で行われ（実線矢印）、その後に受光素子からの読み出しが線順次で行われる（破線矢印）。バックライト消灯期間でも、受光素子に対するリセットと読み出しが同様に行われる。
　特許第３５２１１８７号公報には、図２６に示す単位受光部を備えた固体撮像装置が記載されている。図２６に示す単位受光部は、１個の光電変換部ＰＤと２個の電荷蓄積部Ｃ１、Ｃ２を含んでいる。発光手段からの光の物体による反射光と外光の両方を受光するときには、第１のサンプルゲートＳＧ１がオンし、光電変換部ＰＤで生成された電荷は第１の電荷蓄積部Ｃ１に蓄積される。外光のみを受光するときには、第２のサンプルゲートＳＧ２がオンし、光電変換部ＰＤで生成された電荷は第２の電荷蓄積部Ｃ２に蓄積される。２個の電荷蓄積部Ｃ１、Ｃ２に蓄積された電荷の量の差を求めることにより、発光手段からの光の物体による反射光の量を求めることができる。
　一般に、表示パネルに複数の光センサを設けた表示装置では、光センサからの読み出しは線順次で行われる。また、モバイル機器用のバックライトは、画面全体として同時に点灯し、同時に消灯する。
　特許第４０７２７３２号公報記載の入出力装置は、１フレーム期間にバックライトを１回点滅させて、バックライト点灯期間でリセットと読み出しを重複しない期間で行い、バックライト消灯期間でもリセットと読み出しを重複しない期間で行う。このため、受光素子からの読み出しを１／４フレーム期間以内で（例えば、フレームレートが６０フレーム／秒のときには、１／２４０秒以内で）行う必要がある。しかしながら、このような高速読み出しを行うことは、実際にはかなり困難である。
　また、バックライト点灯期間で受光素子が光を検知する期間（図２５に示すＢ１）と、バックライト消灯期間で受光素子が光を検知する期間（図２５に示すＢ２）との間には、１／２フレーム期間のずれがある。このため、モーション入力に対する追従性が、入力方向に応じて変動する。また、この入出力装置は、リセット完了直後に読み出しを開始し、読み出し完了直後にリセットを開始する。このため、バックライト点灯期間やバックライト消灯期間の長さや間隔を自由に決定できない。
　また、この入出力装置は、バックライト点灯期間の光量とバックライト消灯期間の光量を同じ受光素子で検出する。このため、ある受光素子においてバックライト点灯期間の光量を検出したときには、当該受光素子から検出した光量を読み出すまでは、当該受光素子においてバックライト消灯期間の光量の検出を開始できない。
　それ故に、本発明は、上記の課題を解決し、光環境に依存しない入力機能を有する表示装置を提供することを目的とする。
　上記の目的を達成するために、ここに開示する表示装置は、アクティブマトリクス基板を備えた表示装置であって、前記アクティブマトリクス基板の画素領域に設けられた光センサと、前記光センサに接続されたセンサ駆動配線と、前記光センサへ、前記センサ駆動配線を介して、センサ駆動信号を供給するセンサ駆動回路と、前記センサ駆動信号に従って前記光センサから読み出された信号を増幅し、光センサ信号として出力するアンプ回路と、前記アンプ回路から出力された光センサ信号を処理する信号処理回路と、前記光センサ用の光源とを備え、前記光センサには、前記センサ駆動信号に従い、前記光源点灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、前記センサ駆動信号に従い、前記光源消灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれ、前記センサ駆動回路が、１フレーム期間の動作モードとして、前記光センサの前記第１センサ画素回路および前記第２センサ画素回路のそれぞれから前記センサ信号を得るためのセンサ駆動モードと、前記センサ駆動モードとは異なるセンサ駆動信号を用いて、前記第１センサ画素回路から得られるセンサ信号を補正するための第１の補正用データを取得する第１の補正用データ取得モードと、前記センサ駆動モードとは異なるセンサ駆動信号を用いて、前記第２センサ画素回路から得られるセンサ信号を補正するための第２の補正用データを取得する第２の補正用データ取得モードとを有し、前記第１の補正用データ取得モードにおける前記光源点灯時の蓄積期間が、前記センサ駆動モードにおける前記光源点灯時の蓄積期間よりも短く、前記第２の補正用データ取得モードにおける前記光源消灯時の蓄積期間が、前記センサ駆動モードにおける前記光源消灯時の蓄積期間よりも短い構成である。
　本発明によれば、光検出素子を画素内に有する表示装置であって、特に、光環境に依存しない入力機能を有する表示装置を提供できる。
図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。 図２は、図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。 図３は、図１に示す表示装置におけるバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図４は、図１に示す表示装置における表示パネルの信号波形図である。 図５は、図１に示す表示装置に含まれるセンサ画素回路の概略構成を示す図である。 図６は、本発明の第１の実施形態に係るセンサ画素回路の回路図である。 図７は、図６に示すセンサ画素回路のレイアウト図である。 図８は、図６に示すセンサ画素回路の動作を示す図である。 図９は、図６に示すセンサ画素回路の信号波形図である。 図１０は、センサ駆動モード時の駆動信号、第１の補正用データ取得モード時の駆動信号、第２の補正用データ取得モード時の駆動信号の一例を示すタイミングチャートである。 図１１は、センサ駆動モード時の駆動信号、第１の補正用データ取得モード時の駆動信号、第２の補正用データ取得モード時の駆動信号の他の例を示すタイミングチャートである。 図１２は、ダイオードの断面模式図である。 図１３は、ダイオードのモードＡ，Ｂ，Ｃの分布を、アノード電位ＶＡと遮光膜ＬＳの電位ＶＬＳとの関係で表した図である。 図１４Ａは、モードＢの状態におけるダイオードの電荷分布を示す模式図である。 図１４Ｂは、モードＡの状態におけるダイオードの電荷分布を示す模式図である。 図１５は、本発明の第２の実施形態に係るセンサ画素回路の回路図である。 図１６は、図１５に示すセンサ画素回路のレイアウト図である。 図１７は、図１５に示すセンサ画素回路の動作を示す図である。 図１８は、図１５に示すセンサ画素回路の信号波形図である。 図１９Ａは、第１の実施形態の第１変形例に係るセンサ画素回路の回路図である。 図１９Ｂは、第１の実施形態の第２変形例に係るセンサ画素回路の回路図である。 図１９Ｃは、第１の実施形態の第３変形例に係るセンサ画素回路の回路図である。 図１９Ｄは、第１の実施形態の第４変形例に係るセンサ画素回路の回路図である。 図１９Ｅは、第１の実施形態の第５変形例に係るセンサ画素回路の回路図である。 図２０は、図１９Ｃに示すセンサ画素回路の動作を示す図である。 図２１は、図１９Ｃに示すセンサ画素回路の信号波形図である。 図２２は、図１９Ｄに示すセンサ画素回路の動作を示す図である。 図２３は、図１９Ｅに示すセンサ画素回路の動作を示す図である。 図２４Ａは、第２の実施形態の第１変形例に係るセンサ画素回路の回路図である。 図２４Ｂは、第２の実施形態の第２変形例に係るセンサ画素回路の回路図である。 図２４Ｃは、第２の実施形態の第３変形例に係るセンサ画素回路の回路図である。 図２４Ｄは、第２の実施形態の第４変形例に係るセンサ画素回路の回路図である。 図２４Ｅは、第２の実施形態の第５変形例に係るセンサ画素回路の回路図である。 図２５は、従来の入出力装置におけるバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。 図２６は、従来の固体撮像装置に含まれる単位受光部の回路図である。
　本発明の一実施形態（第１の構成）にかかる表示装置は、アクティブマトリクス基板を備えた表示装置であって、前記アクティブマトリクス基板の画素領域に設けられた光センサと、前記光センサに接続されたセンサ駆動配線と、前記光センサへ、前記センサ駆動配線を介して、センサ駆動信号を供給するセンサ駆動回路と、前記センサ駆動信号に従って前記光センサから読み出された信号を増幅し、光センサ信号として出力するアンプ回路と、前記アンプ回路から出力された光センサ信号を処理する信号処理回路と、前記光センサ用の光源とを備えている。この第１の構成において、前記光センサには、前記センサ駆動信号に従い、前記光源点灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、前記センサ駆動信号に従い、前記光源消灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれている。この第１の構成において、前記センサ駆動回路は、１フレーム期間の動作モードとして、前記光センサの前記第１センサ画素回路および前記第２センサ画素回路のそれぞれから前記センサ信号を得るためのセンサ駆動モードと、前記センサ駆動モードとは異なるセンサ駆動信号を用いて、前記第１センサ画素回路から得られるセンサ信号を補正するための第１の補正用データを取得する第１の補正用データ取得モードと、前記センサ駆動モードとは異なるセンサ駆動信号を用いて、前記第２センサ画素回路から得られるセンサ信号を補正するための第２の補正用データを取得する第２の補正用データ取得モードとを有する。この第１の構成において、前記第１の補正用データ取得モードにおける前記光源点灯時の蓄積期間は、前記センサ駆動モードにおける前記光源点灯時の蓄積期間よりも短い。前記第２の補正用データ取得モードにおける前記光源消灯時の蓄積期間は、前記センサ駆動モードにおける前記光源消灯時の蓄積期間よりも短い。
　前記第１の構成において、前記第１の補正用データ取得モードにおける前記光源点灯期間が、前記センサ駆動モードにおける前記光源点灯期間より短いことが好ましい（第２の構成）。この第２の構成においてさらに、前記第１の補正用データ取得モードにおいて、１フレーム期間における前記光源点灯開始のタイミングが、前記センサ駆動モードと同じタイミングであることが好ましい（第３の構成）。
　前記第３の構成においてさらに、前記第１の補正用データ取得モードにおける前記蓄積期間の開始時点から前記光源点灯期間の終了時点までの期間が、前記センサ駆動モードにおける前記蓄積期間の開始時点から前記光源点灯期間の終了時点までの期間よりも短いことが好ましい（第４の構成）。
　前記第４の構成においてさらに、前記第１の補正用データ取得モードにおいて、前記蓄積期間の終了時点から前記光源点灯期間の終了時点までの期間の長さが、前記センサ駆動モードにおける前記蓄積期間の終了時点から前記光源点灯期間の終了時点までの期間の長さと等しいことが好ましい（第５の構成）。
　また、前記第１の構成において、前記第２の補正用データ取得モードにおける前記光源点灯期間が、前記第１の補正用データ取得モードにおける前記光源点灯期間より長いことが好ましい（第６の構成）。
　前記第６の構成においてさらに、前記第２の補正用データ取得モードにおいて、１フレーム期間における前記光源点灯期間の開始および終了のタイミングが、前記センサ駆動モードの場合の１フレーム期間における前記光源点灯期間の開始および終了のタイミングと等しいことが好ましい（第７の構成）。
　前記第１～第７の構成において、前記センサ駆動モードにより前記第２センサ画素回路から得られる光センサ信号レベルをＢと表記し、前記第１の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ１ｓｔと表記し、前記第２の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ２ｎｄと表記した場合、前記信号処理回路が、前記センサ駆動モードにより前記第１センサ画素回路から得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を、
　　　　Ｒ’＝（Ｒ－Ｂ１ｓｔ）－（Ｂ－Ｂ２ｎｄ）
により求めることが好ましい（第８の構成）。
　あるいは、前記第１～第７の構成において、前記第１の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ１ｓｔを取得し、前記第２の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ２ｎｄを取得し、光センサ信号の階調数をＬと表記した場合、前記信号処理回路が、前記センサ駆動モードにより前記第１センサ画素回路から得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を
　　　Ｒ’＝Ｌ×｛Ｒ／（Ｗ１ｓｔ－Ｂ１ｓｔ）－Ｂ／（Ｗ２ｎｄ－Ｂ２ｎｄ）｝
により求めることとしても良い（第９の構成）。
　あるいは、前記第１～第７の構成において、前記センサ駆動モードにより前記第２センサ画素回路から得られる光センサ信号レベルをＢと表記し、前記第１の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ１ｓｔと表記し、前記第２の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ２ｎｄと表記し、前記第１の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ１ｓｔを取得し、前記第２の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ２ｎｄを取得し、光センサ信号の階調数をＬと表記した場合、前記信号処理回路が、前記センサ駆動モードにより前記第１センサ画素回路から得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を、
　　　Ｒ’＝Ｌ×｛（Ｒ－Ｂ１ｓｔ）／（Ｗ１ｓｔ－Ｂ１ｓｔ）－
　　　　　　（Ｂ－Ｂ２ｎｄ）／（Ｗ２ｎｄ－Ｂ２ｎｄ）｝
により求める構成とすることも好ましい（第１０の構成）。
　また、前記の第１～第１０の構成において、前記第１および第２センサ画素回路が、１個の受光素子と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、前記受光素子を流れる電流の経路上に設けられ、前記制御信号に従いオン／オフする保持用スイッチング素子とを含む構成とすることが好ましい（第１１の構成）。
　また、前記第１１の構成においてさらに、前記第１および第２センサ画素回路において、前記保持用スイッチング素子は、前記蓄積ノードと前記受光素子の一端との間に設けられ、前記受光素子の他端はリセット線に接続されている構成とすることが好ましい（第１２の構成）。
　また、前記の第１～第１０の構成において、前記第１および第２センサ画素回路は、１個の受光素子を共有し、前記受光素子の一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されている構成とすることが好ましい（第１３の構成）。
　また、前記第１～第１３の構成において、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた構成とすることが好ましい（第１４の構成）。
　[実施の形態]
　以下、本発明のより詳細な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、画像取り込み機能を有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　[第１の実施形態]
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７（センサ駆動回路）を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。
　図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。
　バックライト３は、表示用光源とは別途に設けられたセンシング用の光源であり、表示パネル２に光を照射する。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。バックライト３としては、例えば赤外線光源等を用いることができる。
　表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８、（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１～ＧＬｘとｙ本のソース線ＳＬ１～ＳＬｙが設けられる。ゲート線ＧＬ１～ＧＬｘは互いに平行に配置され、ソース線ＳＬ１～ＳＬｙはゲート線ＧＬ１～ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘとソース線ＳＬ１～ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。
　画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、ｎ本のクロック線ＣＬＫ１～ＣＬＫｎ、ｎ本のリセット線ＲＳＴ１～ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１～ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられることがある。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１～ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１～ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１～ＯＵＴｍとして使用される。
　図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。（ｎ×ｍ／２）個のセンサ画素回路９には、バックライト３の点灯期間に入射した光を検知する第１センサ画素回路９ａと、バックライト３の消灯期間に入射した光を検知する第２センサ画素回路９ｂとが含まれる。第１センサ画素回路９ａと第２センサ画素回路９ｂは同数である。図２では、（ｎ×ｍ／４）個の第１センサ画素回路９ａは、奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１と奇数番目の出力線ＯＵＴ１～ＯＵＴｍ－１の交点近傍に配置される。（ｎ×ｍ／４）個の第２センサ画素回路９ｂは、偶数番目のクロック線ＣＬＫ２～ＣＬＫｎと偶数番目の出力線ＯＵＴ２～ＯＵＴｍの交点近傍に配置される。このように表示パネル２は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１～ＯＵＴｍを含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは種類ごとに異なる出力線に接続される。
　ゲートドライバ回路５は、ゲート線ＧＬ１～ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１～ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。
　ソースドライバ回路６は、ソース線ＳＬ１～ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１～ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１～ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。
　センサロウドライバ回路７は、クロック線ＣＬＫ１～ＣＬＫｎ、リセット線ＲＳＴ１～ＲＳＴｎ、および、読み出し線ＲＷＳ１～ＲＷＳｎなどを駆動する。より詳細には、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１～ＣＬＫｎに対して、図４に示すタイミングで（詳細は後述）ハイレベル電位とローレベル電位を印加する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、リセット線ＲＳＴ１～ＲＳＴｎの中から（ｎ／２）本または２本のリセット線を選択し、選択したリセット線にリセット用のハイレベル電位を、残りのリセット線にローレベル電位を印加する。これにより、ハイレベル電位が印加されたリセット線に接続された（ｎ×ｍ／４）個またはｍ個のセンサ画素回路９が、一括してリセットされる。
　また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１～ＲＷＳｎの中から隣接する２本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された２本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１～ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１～ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。
　ソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求める差分回路（図示せず）を含んでいる。ソースドライバ回路６は、差分回路で求めた光量の差を増幅するアンプ回路（図示せず）を含んでいる。ソースドライバ回路６は、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。センサ出力Ｓｏｕｔは、表示パネル２の外部に設けられた信号処理回路２０によって、必要に応じて適宜の処理を施される。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。
　図３は、バックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。バックライト３は、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。具体的には、バックライト３は、１フレーム期間内の時刻ｔａにおいて点灯し、時刻ｔｂにおいて消灯する。また、時刻ｔａにおいてすべての第１センサ画素回路９ａに対するリセットが行われ、時刻ｔｂにおいてすべての第２センサ画素回路９ｂに対するリセットが行われる。
　第１センサ画素回路９ａは、時刻ｔａから時刻ｔｂまでの期間Ａ１（バックライト３の点灯期間）に入射した光を検知する。第２センサ画素回路９ｂは、時刻ｔｂから時刻ｔｃまでの期間Ａ２（バックライト３の消灯期間）に入射した光を検知する。期間Ａ１と期間Ａ２は同じ長さである。第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しは、時刻ｔｃ以降に並列に線順次で行われる。なお、図３では、センサ画素回路９からの読み出しは、１フレーム期間内に完了しているが、次のフレーム期間で第１センサ画素回路９ａに対するリセットを行うまでに完了すればよい。
　図４は、図３のタイミングで駆動するための表示パネル２の信号波形図である。図４に示すように、ゲート線ＧＬ１～ＧＬｘの電位は、１フレーム期間に１回ずつ順に所定時間ずつハイレベルになる。奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１の電位は、１フレーム期間に１回、期間Ａ１において（より詳細には、時刻ｔａから時刻ｔｂの少し前まで）ハイレベルになる。偶数番目のクロック線ＣＬＫ２～ＣＬＫｎの電位は、１フレーム期間に１回、期間Ａ２において（より詳細には、時刻ｔｂから時刻ｔｃの少し前まで）ハイレベルになる。奇数番目のリセット線ＲＳＴ１～ＲＳＴｎ－１の電位は、１フレーム期間に１回、期間Ａ１の始めに所定時間だけハイレベルになる。偶数番目のリセット線ＲＳＴ２～ＲＳＴｎの電位は、１フレーム期間に１回、期間Ａ２の始めに所定時間だけハイレベルになる。読み出し線ＲＷＳ１～ＲＷＳｎは２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は時刻ｔｃ以降に順に所定時間ずつハイレベルになる。
　図５は、センサ画素回路９の概略構成を示す図である。図５に示すように、第１センサ画素回路９ａは、１個のフォトダイオードＤ１ａと１個の蓄積ノードＮＤａを含んでいる。フォトダイオードＤ１ａは、バックライト３が点灯している間に入射した光の量（信号＋ノイズ）に応じた電荷を蓄積ノードＮＤａから引き抜く。第２センサ画素回路９ｂは、第１センサ画素回路９ａと同様に、１個のフォトダイオードＤ１ｂと１個の蓄積ノードＮＤｂを含んでいる。フォトダイオードＤ１ｂは、バックライト３が消灯している間に入射した光の量（ノイズ）に応じた電荷を蓄積ノードＮＤｂから引き抜く。第１センサ画素回路９ａからは、バックライト３の点灯時の検知期間に入射した光の量に応じたセンサ信号が読み出される。第２センサ画素回路９ｂからは、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号が読み出される。前述のように、ソースドライバ回路６に含まれる差分回路を用いて、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求めることにより、バックライト点灯時の光量とバックライト消灯時の光量の差を求めることができる。
　なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。ただし、第１センサ画素回路９ａと第２センサ画素回路９ｂを異なる出力線に接続することが好ましい。例えば、画素領域４に（ｎ×ｍ）個のセンサ画素回路９を設ける場合には、奇数番目の出力線ＯＵＴ１～ＯＵＴｍ－１のそれぞれにｎ個の第１センサ画素回路９ａを接続し、偶数番目の出力線ＯＵＴ２～ＯＵＴｍのそれぞれにｎ個の第２センサ画素回路９ｂを接続すればよい。この場合、センサ画素回路９からの読み出しは行ごとに行われる。あるいは、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１～数１０分の１の）センサ画素回路９を設けてもよい。
　このように本発明の実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（光センサ）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、センサ画素回路９に対して、バックライト点灯時の検知期間とバックライト消灯時の検知期間とを示すクロック信号ＣＬＫ（制御信号）を出力するセンサロウドライバ回路７（駆動回路）とを備えている。以下、この表示装置に含まれるセンサ画素回路９の詳細を説明する。以下の説明では、センサ画素回路を画素回路と略称し、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、クロック線ＣＬＫａ上の信号をクロック信号ＣＬＫａという）。
　第１センサ画素回路９ａは、クロック線ＣＬＫａ、リセット線ＲＳＴａ、読み出し線ＲＷＳａ、電源線ＶＤＤａおよび出力線ＯＵＴａに接続される。第２センサ画素回路９ｂは、クロック線ＣＬＫｂ、リセット線ＲＳＴｂ、読み出し線ＲＷＳｂ、電源線ＶＤＤｂおよび出力線ＯＵＴｂに接続される。これらの実施形態では、第２センサ画素回路９ｂは第１センサ画素回路９ａと同じ構成を有し同様に動作するので、第２センサ画素回路９ｂに関する説明を適宜省略する。
　図６は、第１センサ画素回路９ａおよび第２センサ画素回路９ｂの具体的な構成の一例を示す回路図である。本実施形態において、図６に示す第１画素回路１０ａが、前述の第１センサ画素回路９ａの一具体例であり、第２画素回路１０ｂが、第２センサ画素回路９ｂの一具体例である。図６に示すように、第１画素回路１０ａは、トランジスタＴ１ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路１０ｂは、トランジスタＴ１ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｍ１ａ、Ｔ１ｂ、Ｍ１ｂは、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。
　第１画素回路１０ａでは、フォトダイオードＤ１ａのアノードはリセット線ＲＳＴａに接続され、カソードはトランジスタＴ１ａのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路１０ａでは、トランジスタＭ１ａのゲートに接続されたノードが、検知した光量に応じた電荷を蓄積する蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路１０ｂは、第１画素回路１０ａと同じ構成を有する。
　図７は、第１画素回路１０ａのレイアウト図である。図７に示すように、第１画素回路１０ａは、ガラス基板上に遮光膜ＬＳ、半導体層（斜線部）、ゲート配線層（点模様部）およびソース配線層（白塗り部）を順に形成することにより構成される。半導体層とソース配線層を接続する箇所、および、ゲート配線層とソース配線層を接続する箇所には、コンタクト（白円で示す）が設けられる。トランジスタＴ１ａ、Ｍ１ａは、半導体層とゲート配線層を交差して配置することにより形成される。フォトダイオードＤ１ａは、Ｐ層、Ｉ層およびＮ層の半導体層を並べて配置することにより形成される。コンデンサＣ１ａは、半導体層とゲート配線層を重ねて配置することにより形成される。遮光膜ＬＳは、金属製であり、基板の裏側から入った光がフォトダイオードＤ１ａに入射することを防止する。第２画素回路１０ｂは、第１画素回路１０ａと同様の形態にレイアウトされる。なお、第１および第２画素回路１０ａ、１０ｂを上記以外の形態にレイアウトしてもよい。
　図８は、図４に示した信号によって駆動された場合の第１画素回路１０ａの動作を示す図である。図８に示すように、第１画素回路１０ａは、１フレーム期間に（ａ）リセット、（ｂ）蓄積、（ｃ）保持、および、（ｄ）読み出しを行う。
　図９は、図４に示した信号によって駆動された場合の第１画素回路１０ａと第２画素回路１０ｂの信号波形図である。図９において、ＢＬはバックライト３の輝度を表し、Ｖｉｎｔａは第１画素回路１０ａの蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２画素回路１０ｂの蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。第１画素回路１０ａについては、時刻ｔ１～時刻ｔ２がリセット期間、時刻ｔ２～時刻ｔ３が蓄積期間、時刻ｔ３～時刻ｔ７が保持期間、時刻ｔ７～時刻ｔ８が読み出し期間となる。第２画素回路１０ｂについては、時刻ｔ４～時刻ｔ５がリセット期間、時刻ｔ５～時刻ｔ６が蓄積期間、時刻ｔ６～時刻ｔ７が保持期間、時刻ｔ７～時刻ｔ８が読み出し期間となる。
　第１画素回路１０ａのリセット期間では、クロック信号ＣＬＫａはハイレベル、読み出し信号ＲＷＳａはローレベル、リセット信号ＲＳＴａはリセット用のハイレベルになる。このとき、トランジスタＴ１ａはオンする。したがって、リセット線ＲＳＴａからフォトダイオードＤ１ａとトランジスタＴ１ａを経由して蓄積ノードに電流（フォトダイオードＤ１ａの順方向電流）が流れ（図８（ａ））、電位Ｖｉｎｔａは所定レベルにリセットされる。
　第１画素回路１０ａの蓄積期間では、クロック信号ＣＬＫａはハイレベル、リセット信号ＲＳＴａと読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオンする。このときにフォトダイオードＤ１ａに光が入射すると、蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１ａを経由してリセット線ＲＳＴａに電流（フォトダイオードＤ１ａのフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図８（ｂ））。したがって、電位Ｖｉｎｔａは、クロック信号ＣＬＫａがハイレベルである期間（バックライト３の点灯期間）に入射した光の量に応じて下降する。
　第１画素回路１０ａの保持期間では、クロック信号ＣＬＫａ、リセット信号ＲＳＴａおよび読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオフする。このときにフォトダイオードＤ１ａに光が入射しても、トランジスタＴ１ａはオフしており、フォトダイオードＤ１ａとトランジスタＭ１のゲートの間は電気的に遮断されているので、電位Ｖｉｎｔａは変化しない（図８（ｃ））。
　第１画素回路１０ａの読み出し期間では、クロック信号ＣＬＫａとリセット信号ＲＳＴａはローレベル、読み出し信号ＲＷＳａは読み出し用のハイレベルになる。このとき、トランジスタＴ１ａはオフする。このとき電位Ｖｉｎｔａは、読み出し信号ＲＷＳａの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１画素回路１０ａの全体の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇する。トランジスタＭ１ａは、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔａに応じて出力線ＯＵＴａを駆動する（図８（ｄ））。
　第２画素回路１０ｂは、第１画素回路１０ａと同様に動作する。電位Ｖｉｎｔｂは、リセット期間において所定レベルにリセットされ、蓄積期間ではクロック信号ＣＬＫｂがハイレベルである期間（バックライト３の消灯期間）に入射した光の量に応じて下降し、保持期間では変化しない。読み出し期間では、電位Ｖｉｎｔｂは読み出し信号ＲＷＳｂの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２画素回路１０ｂの全体の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴｂを駆動する。
　以上に示すように、本実施形態に係る第１画素回路１０ａは、１個のフォトダイオードＤ１ａ（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１ａ（読み出しトランジスタ）と、フォトダイオードＤ１ａを流れる電流の経路上に設けられ、クロック信号ＣＬＫに従いオン／オフするトランジスタＴ１ａ（保持用スイッチング素子）とを含んでいる。トランジスタＴ１ａは蓄積ノードとフォトダイオードＤ１ａの一端との間に設けられ、フォトダイオードＤ１ａの他端はリセット線ＲＳＴａに接続される。トランジスタＴ１ａは、クロック信号ＣＬＫａに従い、バックライト点灯時の検知期間でオンする。第２画素回路１０ｂは第１画素回路１０ａと同様の構成を有し、第２画素回路１０ｂに含まれるトランジスタＴ１ｂはバックライト消灯時の検知期間でオンする。
　このようにフォトダイオードＤ１ａを流れる電流の経路上にバックライト点灯時の検知期間でオンするトランジスタＴ１ａを設け、フォトダイオードＤ１ｂを流れる電流の経路上にバックライト消灯時の検知期間でオンするトランジスタＴ１ｂを設ける。これにより、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路１０ａと、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路１０ｂとを構成することができる。
　したがって、第１および第２画素回路１０ａ、１０ｂを用いてバックライト点灯時の光量とバックライト消灯時の光量を別個に検知し、画素回路の外部で両者の差を求めることができる。これにより、光環境に依存しない入力機能を提供することができる。
　また、第１および第２画素回路１０ａ、１０ｂは、それぞれ、蓄積ノードと読み出し線ＲＷＳａ、ＲＷＳｂとの間に設けられたコンデンサＣ１ａ、Ｃ１ｂをさらに含んでいる。したがって、読み出し線ＲＷＳａ、ＲＷＳｂに読み出し用電位を印加することにより、蓄積ノードの電位を変化させ、検知した光量に応じた信号を第１および第２画素回路１０ａ、１０ｂから読み出すことができる。
　また、表示パネル２は第１および第２画素回路１０ａ、１０ｂの出力信号を伝搬する複数の出力線ＯＵＴ１～ＯＵＴｍをさらに含み、第１画素回路１０ａと第２画素回路１０ｂは種類ごとに異なる出力線に接続されている。したがって、第１および第２画素回路１０ａ、１０ｂからの読み出しを並列に行い、読み出し速度を遅くして、装置の消費電力を削減することができる。
　なお、本実施形態にかかる表示装置は、上記において図４および図９を参照して説明したセンサ駆動モードに加えて、第１画素回路１０ａおよび第２画素回路１０ｂのオフセット誤差をそれぞれ補正するための二種類の補正用データ取得モード（第１の補正用データ取得モードおよび第２の補正用データ取得モード）を、動作モードとして有する。
　図１０は、センサ駆動モード時の駆動信号、第１の補正用データ取得モード時の駆動信号、第２の補正用データ取得モード時の駆動信号を示すタイミングチャートである。図１０に示すように、センサ駆動モード、第１の補正用データ取得モード、および第２の補正用データ取得モードについて、１フレーム期間内における、リセット信号がハイレベルとなる時点およびその長さは同じである。しかし、クロック信号の長さと、センシング用バックライトの点灯期間の長さが、それぞれ異なっている。
　本実施形態にかかる表示装置においては、通常はセンサ駆動モードによって、第１および第２画素回路１０ａ、１０ｂからのセンサ信号の読み出しを行いつつ、所定のタイミングにおいて、図１０に示した第１の補正用データ取得モードおよび第２の補正用データ取得モードでの動作を行うことにより、補正用のデータを取得する。すなわち、本実施形態にかかる表示装置では、センサ駆動モードによる１ないし複数のフレームの間に、第１の補正用データ取得モードで動作するフレームと、第２の補正用データ取得モードで動作するフレームとが、適宜に設けられている。第１の補正用データ取得モードで動作するフレームと、第２の補正用データ取得モードで動作するフレームとの頻度は、任意である。第１の補正用データ取得モードのフレームと第２の補正用データ取得モードのフレームとは、連続していても良いし、その間にセンサ駆動モードによる１ないし複数のフレームが介在しても良い。また、第１の補正用データ取得モードのフレームの前に、第２の補正用データ取得モードのフレームが配置されていても良い。
　センサ駆動モードにおいては、前述したように、読み出し期間において、第１画素回路１０ａからは電位Ｖｉｎｔａに応じた出力が得られ、第２画素回路１０ｂからは電位Ｖｉｎｔｂに応じた出力が得られる。第１の補正用データ取得モードのフレームにおいては、読み出し期間において、第１画素回路１０ａから、センサ駆動モード時の第１画素回路１０ａのオフセットを補正するための第１補正データＢ１ｓｔが得られる。第２の補正用データ取得モードのフレームにおいては、読み出し期間において、第２画素回路１０ｂから、センサ駆動モード時の第２画素回路１０ｂのオフセットを補正するための第２補正データＢ２ｎｄが得られる。
　図１０に示すように、センサ駆動モード、第１の補正用データ取得モード、および第２の補正用データ取得モードの全てについて、１フレーム期間において、クロック信号ＣＬＫａ，ＣＬＫｂが立ち上がるタイミングは同じである。また、それぞれのモードにおいて、クロック信号ＣＬＫａがハイレベルである期間の長さと、クロック信号ＣＬＫｂがハイレベルである期間の長さとは等しい。
　また、第１の補正用データ取得モードおよび第２の補正用データ取得モードにおいてクロック信号ＣＬＫａがハイレベルである期間の長さは、センサ駆動モードにおいてクロック信号ＣＬＫａがハイレベルである期間の長さよりも短い。言い換えると、第１の補正用データ取得モードおよび第２の補正用データ取得モードにおける蓄積期間の長さは、センサ駆動モードにおける蓄積期間の長さよりも短い。
　また、第１の補正用データ取得モードおよび第２の補正用データ取得モードにおける蓄積期間の長さは、外光等によるフォト電流の影響を受けないように、実質ゼロであることが望ましい。より具体的には、図１０に示したように、リセット信号ＲＳＴａがハイレベルからローレベルへ切り替わった後に、クロック信号ＣＬＫａがハイレベルからローレベルへ切り替わるようにしても良い。ただし、この場合は、蓄積期間の長さは、信号タイミングのばらつきによってリセット信号ＲＳＴａの立ち下がり（ハイレベルからローレベルへの切り替わり）とクロック信号ＣＬＫａの立ち下がりとの順序が逆にならないようにするための、所定のマージン期間の長さがあれば十分である。例えば、この場合の蓄積期間は、設計にもよるが、数マイクロ秒程度の短い時間であることが望ましい。あるいは、図１１に示すように、第１の補正用データ取得モードおよび第２の補正用データ取得モードにおいて、クロック信号ＣＬＫａの立ち下がりの後に、ＲＳＴ信号ＲＳＴａが立ち下がるようにしても良い。この場合、蓄積期間の長さは実効的にゼロとなる。
　また、図１０の例では、全てのモードにおいて、センシング用のバックライトは、クロック信号ＣＬＫａの立ち上がりに同期して点灯を開始する。ただし、これに限らず、クロック信号ＣＬＫａの立ち上がりが、バックライトの点灯開始よりも後であっても良いし、前であっても良い。しかし、この場合は、センサ駆動モードと第１の補正用データ取得モードとにおいて、バックライトの点灯開始からクロック信号ＣＬＫａの立ち上がりまでの期間の長さが等しいことが好ましい。
　センサ駆動モードの場合と、第２の補正用データ取得モードの場合とにおいて、バックライトの点灯期間の長さは等しいことが望ましい。一方、第１の補正用データ取得モードにおけるバックライトの点灯期間の長さは、センサ駆動モードおよび第２の補正用データ取得モードにおけるバックライトの点灯期間よりも短い。言い換えると、第１の補正用データ取得モードにおける蓄積期間終了時点からバックライト消灯までの期間の長さが、センサ駆動モードにおける蓄積期間終了時点からバックライト消灯までの期間よりも短い。
　センサ駆動モードにおいては、バックライトは、クロック信号ＣＬＫａの立ち下がり後（すなわち蓄積期間の終了後）、所定時間が経過した時点で消灯する。第１の補正用データ取得モードにおいても、バックライトが、クロック信号ＣＬＫａの立ち下がり後、前記所定時間と同じ時間が経過した時点で消灯することが好ましい。
　以上のとおり、第１の補正用データ取得モードにおいては、第１画素回路１０ａから、センサ駆動モード時の第１画素回路１０ａのオフセットを補正するための第１補正データＢ１ｓｔを得る。第２の補正用データ取得モードにおいては、第２画素回路１０ｂから、センサ駆動モード時の第２画素回路１０ｂのオフセットを補正するための第２補正データＢ２ｎｄを得る。
　なお、バックライト点灯期間内の蓄積期間における電荷の蓄積状態は、リセット期間よりも前のバックライトの点灯期間の長さによって影響を受ける。本実施形態においては、前述のとおり、センサ駆動モードの場合と第１の補正用データ取得モードの場合とにおいて、リセット期間よりも前のバックライトの点灯期間の長さが等しく設定されている。これにより、センサ駆動モードの場合と、第１の補正用データ取得モードの場合とにおいて、リセット期間より前のバックライトの点灯期間の長さによる影響を同条件にすることができる。
　ここで、図１２等を参照しながら、バックライト点灯期間内の蓄積期間における電荷の蓄積状態が、リセット期間よりも前のバックライトの点灯期間の長さによって影響を受ける理由について説明する。
　図１２は、ダイオードＤ１ａの断面模式図である。図１２に示すとおり、本実施形態にかかるダイオードＤ１ａのように、ラテラル構造のＰＩＮダイオードの近傍に遮光膜ＬＳが設けられた場合、この遮光膜ＬＳとの間に生ずる寄生容量により、ダイオードは三端子素子として機能する。すなわち、遮光膜ＬＳがゲート、ｐ層がアノード、ｎ層がカソードとなり、ゲートすなわち遮光膜ＬＳの電位ＶＬＳと、アノード電位ＶＡと、カソード電位ＶＣとの関係によって、互いに異なる３つの動作モードを呈する。
　ここで、モードＡ，Ｂ，Ｃの分布を、アノード電位ＶＡと遮光膜ＬＳの電位ＶＬＳとの関係で表すと、図１３のようになる。図１３において、ハッチングが付されていない領域がモードＡ、右下がりのハッチングが付された領域がモードＢ、左下がりのハッチングが付された領域がモードＣである。上述のとおり、モードＡの領域は、
　　ＶＡ＋Ｖｔｈ＿ｐ≦ＶＬＳ≦ＶＣ＋Ｖｔｈ＿ｎ
　モードＢの領域は、
　　ＶＬＳ≦ＶＡ＋Ｖｔｈ＿ｐ
モードＣの領域は、
　　ＶＣ＋Ｖｔｈ＿ｎ≦ＶＬＳ
と表すことができる。
　図１３に示されたｔ０，ｔ１，ｔ２のうち、ｔ０は、リセット信号ＲＳＴａがハイレベルとなった時点のＶＬＳとＶＡとを表す座標である。ｔ１は、リセット信号ＲＳＴａがハイレベルからローレベルへ切り替わった時刻に対応し、ｔ２は、クロック信号ＣＬＫａがハイレベルからローレベルへ切り替わった時刻に対応する。
　図１３から分かるように、リセット信号ＲＳＴａがハイレベルになった時点（リセット開始時、すなわち時刻ｔ０）においては、ダイオードＤ１ａはモードＢの状態にある。モードＢの状態にあるとき、ダイオードＤ１ａは、図１４Ａに示すように、ｉ層に正孔が蓄積した状態となっている。リセット信号ＲＳＴａがローレベルに切り替わった時点（すなわち時刻ｔ１）においては、ダイオードＤ１ａはモードＡの状態となっており、図１４Ｂに示すように、ｉ層に正孔がトラップされた状態となる。したがって、リセット期間においては、ダイオードＤ１ａは図１４Ａに示したモードＢの状態にあり、リセット期間の直前のバックライトからの光の影響を受ける。つまり、リセット期間の直前におけるダイオードＤ１ａに対するバックライトからの透過光や反射光の状態が異なると、ダイオードＤ１ａにおける電荷の蓄積状態も異なる。これにより、ダイオードＤ１ａのリセットレベルやリセットフィールドスルー量が、リセット期間の直前におけるバックライトの点灯状況に依存することとなる。
　この事実を鑑み、本実施形態においては、図１０に示したとおり、センサ駆動モードと第１の補正用データ取得モードにおいて、リセット期間前のバックライトの点灯期間の長さを互いに等しく設定している。これにより、ダイオードＤ１ａのリセットレベルやリセットフィールドスルー量がセンサ駆動モードの場合と均一であるという条件の下で、第１の補正用データ取得モードにより、センサ駆動モード時の第１画素回路１０ａのオフセットを補正するための第１補正データＢ１ｓｔが得られる。
　また、図１０に示した例においては、センサ駆動モードの場合と、第１の補正用データ取得モードの場合とにおいて、蓄積期間の終了からバックライト消灯までの期間が互いに等しく設定されている。これは、蓄積期間の終了からバックライト消灯までの期間に、バックライトからの光がダイオードＤ１ａへ入射することによるトランジスタＴ１ａのリークの影響を、センサ駆動モードの場合と第１の補正用データ取得モードの場合とにおいて均一とするためである。すなわち、クロック信号ＣＬＫａがローレベルとなって蓄積期間が終了した後であっても、バックライトが点灯している間は、バックライトからの光が遮光膜ＬＳを透過したり、パネル内の構成部材によって反射されたりして、トランジスタＴ１ａへ入射する光成分が存在する。したがって、図１０に示すように、蓄積期間の終了からバックライト消灯までの期間の長さを、センサ駆動モードの場合と第１の補正用データ取得モードの場合とにおいて互いに等しく設定することにより、これらの両方の場合においてトランジスタＴ１ａのリークの影響を同条件とすることができる。これにより、トランジスタＴ１ａのリークがセンサ駆動モードの場合と均一であるという条件の下で、第１の補正用データ取得モードにより、センサ駆動モード時の第１画素回路１０ａのオフセットを補正するための第１補正データＢ１ｓｔが得られる。
　また、第２の補正用データ取得モードにおいては、第２画素回路１０ｂの出力として、センサ駆動モード時の第２画素回路１０ｂのオフセットを補正するための第２補正データＢ２ｎｄが得られる。本実施形態においては、図１０に示したとおり、第２の補正用データ取得モードにおいて、１フレーム期間におけるバックライトの点灯期間が、センサ駆動モードの場合の点灯期間と同じタイミングかつ同じ長さである。したがって、第２画素回路１０ｂのリセット期間（リセット信号ＲＳＴｂがハイレベルの期間）の直前におけるバックライトの点灯状況が、センサ駆動モードの場合と同条件であるので、前記において図１２～図１４Ｂを参照しながら説明したとおり、ダイオードＤ１ｂのリセットレベルやリセットフィールドスルー量がセンサ駆動モードの場合と均一であるという条件の下で、第２の補正用データ取得モードにより、センサ駆動モード時の第２画素回路１０ｂのオフセットを補正するための第２補正データＢ２ｎｄを得ることができる。
　信号処理回路２０は、上述のように得られた第１補正データＢ１ｓｔおよび第２補正データＢ２ｎｄを用いて、センサ駆動モードで得られたセンサ出力を補正する。その補正処理の具体例について、以下に説明する。なお、ここでは、以下の補正処理を信号処理回路２０によって行うものとしたが、ソースドライバ回路６内に設けられた演算回路によって行うように構成することも可能である。
　[補正の具体例１]
　補正の具体例１においては、センサ駆動モードにより第２画素回路１０ｂから得られる光センサ信号レベルをＢと表記した場合、信号処理回路２０が、センサ駆動モードにより第１画素回路１０ａから得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を、
　　　　Ｒ’＝（Ｒ－Ｂ１ｓｔ）－（Ｂ－Ｂ２ｎｄ）
により求める。
　この補正によれば、第１画素回路１０ａおよび第２画素回路１０ｂのオフセットを解消し、精度の高いセンサ出力を得ることができる。また、オフセットを解消することにより、センサ出力のダイナミックレンジを拡大できるという利点もある。
　[補正の具体例２]
　補正の具体例２では、第１の補正用データ取得モードにおいて、振幅がセンサ駆動モード時よりも小さい（振幅がゼロでも良い）読み出しパルスを供給することにより、ゲイン補正用光センサ信号レベルＷ１ｓｔを取得する。また、第２の補正用データ取得モードにおいては、振幅がセンサ駆動モード時よりも小さい（振幅がゼロでも良い）読み出しパルスを供給することにより、ゲイン補正用光センサ信号レベルＷ２ｎｄを取得する。
　そして、光センサ信号の階調数をＬと表記した場合、センサ駆動モードにより第１画素回路１０ａから得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を
　　　Ｒ’＝Ｌ×｛Ｒ／（Ｗ１ｓｔ－Ｂ１ｓｔ）－Ｂ／（Ｗ２ｎｄ－Ｂ２ｎｄ）｝
により求める。
　この補正によれば、第１画素回路１０ａおよび第２画素回路１０ｂのゲインを補正することができる。これにより、センサ出力のダイナミックレンジを拡大できるという利点がある。
　[補正の具体例３]
　補正の具体例３においては、センサ駆動モードにより第２画素回路１０ｂから得られる光センサ信号レベルＢと、前記のゲイン補正用光センサ信号レベルＷ１ｓｔおよびゲイン補正用光センサ信号レベルＷ２ｎｄと、光センサ信号の階調数Ｌとを用いて、センサ駆動モードにより第１画素回路１０ａから得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を、
　　　　Ｒ’＝Ｌ×｛（Ｒ－Ｂ１ｓｔ）／（Ｗ１ｓｔ－Ｂ１ｓｔ）－
　　　　　　　（Ｂ－Ｂ２ｎｄ）／（Ｗ２ｎｄ－Ｂ２ｎｄ）｝
により求める。
　これにより、オフセットとゲインとの両方を補正することにより、高精度でかつダイナミックレンジの広いセンサ出力を得ることができる。
　[第２の実施形態]
　図１５は、本発明の第２の実施形態に係る画素回路の回路図である。図１５に示す画素回路３０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂ、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂは、Ｎ型ＴＦＴである。図１５では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路３０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤａ、ＶＤＤｂ、および、出力線ＯＵＴａ、ＯＵＴｂに接続される。
　図１５に示すように、フォトダイオードＤ１のアノードはリセット線ＲＳＴに接続され、カソードはトランジスタＴ１ａ、Ｔ１ｂのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳの間に設けられる。トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続され、ドレインはトランジスタＭ１ｂのゲートに接続される。トランジスタＭ１ｂのドレインは電源線ＶＤＤｂに接続され、ソースは出力線ＯＵＴｂに接続される。コンデンサＣ１ｂは、トランジスタＭ１ｂのゲートと読み出し線ＲＷＳの間に設けられる。画素回路３０では、トランジスタＭ１ａのゲートに接続されたノードが第１蓄積ノードとなり、トランジスタＭ１ｂのゲートに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１ａ、Ｍ１ｂは読み出しトランジスタとして機能する。図１６は、画素回路３０のレイアウト図である。図１６の説明は、第１の実施形態と同じである。
　図１７は、センサ駆動モードにおける画素回路３０の動作を示す図である。センサ駆動モードにおいて、画素回路３０は、１フレーム期間に（ａ）バックライト点灯時のリセット、（ｂ）バックライト点灯時の蓄積、（ｃ）バックライト消灯時のリセット、（ｄ）バックライト消灯時の蓄積、（ｅ）保持、および、（ｆ）読み出しを行う。
　図１８は、センサ駆動モードにおける画素回路３０の信号波形図である。図１８において、Ｖｉｎｔａは第１蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。図１８では、時刻ｔ１～時刻ｔ２がバックライト点灯時のリセット期間、時刻ｔ２～時刻ｔ３がバックライト点灯時の蓄積期間、時刻ｔ４～時刻ｔ５がバックライト消灯時のリセット期間、時刻ｔ５～時刻ｔ６がバックライト消灯時の蓄積期間、時刻ｔ３～時刻ｔ４と時刻ｔ６～時刻ｔ７が保持期間、時刻ｔ７～時刻ｔ８が読み出し期間となる。
　バックライト点灯時のリセット期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ａを経由して第１蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１７（ａ））、電位Ｖｉｎｔａは所定レベルにリセットされる。
　バックライト点灯時の蓄積期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。このときにフォトダイオードＤ１に光が入射すると、第１蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第１蓄積ノードから電荷が引き抜かれる（図１７（ｂ））。したがって、電位Ｖｉｎｔａは、この期間（バックライト３の点灯時間）に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔｂは変化しない。
　バックライト消灯時のリセット期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ｂを経由して第２蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１７（ｃ））、電位Ｖｉｎｔｂは所定レベルにリセットされる。
　バックライト消灯時の蓄積期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。このときにフォトダイオードＤ１に光が入射すると、第２蓄積ノードからトランジスタＴ１ｂとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第２蓄積ノードから電荷が引き抜かれる（図１７（ｄ））。したがって、電位Ｖｉｎｔｂは、この期間（バックライト３の消灯時間）に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔａは変化しない。
　保持期間では、クロック信号ＣＬＫａ、ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このとき、トランジスタＴ１ａ、Ｔ１ｂはオフする。このときにフォトダイオードＤ１に光が入射しても、トランジスタＴ１ａ、Ｔ１ｂはオフしており、フォトダイオードＤ１とトランジスタＭ１ａ、Ｍ１ｂのゲートの間は電気的に遮断されているので、電位Ｖｉｎｔａ、Ｖｉｎｔｂは変化しない（図１７（ｅ））。
　読み出し期間では、クロック信号ＣＬＫａ、ＣＬＫｂとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａ、Ｔ１ｂはオフする。このときに電位Ｖｉｎｔａ、Ｖｉｎｔｂは、読み出し信号ＲＷＳの電位の上昇分だけ上昇し、トランジスタＭ１ａのドレイン－ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れ、トランジスタＭ１ｂのドレイン－ソース間に電位Ｖｉｎｔｂに応じた量の電流Ｉｂが流れる（図１７（ｆ））。電流Ｉａは出力線ＯＵＴａを経由してソースドライバ回路６に入力され、電流Ｉｂは出力線ＯＵＴｂを経由してソースドライバ回路６に入力される。
　以上に示すように、本実施形態に係る画素回路３０は、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂの間で１個のフォトダイオードＤ１（光センサ）を共有した構成を有する。共有されたフォトダイオードＤ１のカソードは、第１画素回路相当部分に含まれるトランジスタＴ１ａのソースと、第２画素回路相当部分に含まれるトランジスタＴ１ｂのソースに接続される。
　画素回路３０によれば、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂと同様に、バックライト点灯時の光量とバックライト消灯時の光量を検知することができる。これにより、第１の実施形態と同様の効果が得られる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、２種類の画素回路間でのフォトダイオードの特性差は生じない。これにより、バックライト点灯時の光量とバックライト消灯時の光量の差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。
　また、画素回路３０においても、第１の実施形態において説明したように、センサ駆動モードのフレームの合間に第１の補正用データ取得モードおよび第２の補正用データ取得モードのフレームを適宜に挿入し、これらのモードで得られた第１補正データＢ１ｓｔおよび第２補正データＢ２ｎｄを用いて、センサ駆動モードで得られたセンサ出力のオフセットおよびゲインの少なくとも一方を補正することができる。これにより、第１の実施形態と同様に、高精度でかつダイナミックレンジの広いセンサ出力を得ることができる。
　[回路構成の変形例]
　第１の実施形態において図６を参照して説明した回路構成について、以下に示す変形例を構成することができる。図１９Ａ～図１９Ｅは、それぞれ、第１の実施形態の第１～第５変形例に係る画素回路の回路図である。図１９Ａ～図１９Ｅに示す第１画素回路１１ａ～１７ａは、第１の実施形態に係る第１画素回路１０ａに対して以下の変形を行うことにより得られる。第２画素回路１１ｂ～１７ｂは、第１の実施形態に係る第２画素回路１０ｂに対して同じ変形を行うことにより得られる。
　図１９Ａに示す第１画素回路１１ａは、第１画素回路１０ａに含まれるコンデンサＣ１をＰ型ＴＦＴであるトランジスタＴＣａに置換したものである。第１画素回路１１ａでは、トランジスタＴＣａのドレインはトランジスタＴ１ａのドレインに接続され、ソースはトランジスタＭ１ａのゲートに接続され、ゲートは読み出し線ＲＷＳａに接続される。このように接続されたトランジスタＴＣａは、読み出し線ＲＷＳａに読み出し用のハイレベルが印加されたときに、元の画素回路よりも蓄積ノードの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードの電位と弱い光が入射したときの蓄積ノードの電位との差を増幅して、画素回路１１ａの感度を向上させることができる。第２の実施形態について同様の変形を行うと、図２４Ａに示す画素回路３１が得られる。
　図１９Ｂに示す第１画素回路１２ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１をフォトトランジスタＴＤａに置換したものである。これにより、第１画素回路１２ａに含まれるトランジスタはすべてＮ型となる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、第１画素回路１２ａを製造することができる。第２の実施形態について同様の変形を行うと、図２４Ｂに示す画素回路３２が得られる。
　図１９Ｃに示す第１画素回路１５ａは、第１画素回路１０ａにトランジスタＴＳａを追加したものである。トランジスタＴＳａは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。第１画素回路１５ａでは、トランジスタＭ１ａのソースは、トランジスタＴＳａのドレインに接続される。トランジスタＴＳａのソースは出力線ＯＵＴａに接続され、ゲートは選択線ＳＥＬａに接続される。選択信号ＳＥＬａは、第１画素回路１５ａから読み出しを行うときにハイレベルになる。また、コンデンサＣ１ａは、第１画素回路１０ａでは読み出し線ＲＳＷａに接続されていたが、第１画素回路１５ａでは電源線ＶＤＤに接続されている。これにより、画素回路のバリエーションが得られる。第２の実施形態について同様の変形を行うと、図２４Ｃに示す画素回路３５が得られる。
　図２０は、センサ駆動モードにおける第１画素回路１５ａの動作を示す図である。図２１は、第１画素回路１５ａの信号波形図である。読み出し以外のときには、選択信号ＳＥＬａはローレベルになり、トランジスタＴＳａはオフし、第１画素回路１５ａは第１画素回路１０ａと同様に動作する（図２０（ａ）～（ｃ））。読み出し時には、選択信号ＳＥＬａはハイレベルになり、トランジスタＴＳａはオンする。このとき、トランジスタＭ１ａのドレイン－ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れる（図２０（ｄ））。
　図１９Ｄに示す第１画素回路１６ａは、第１画素回路１０ａにトランジスタＴＲａを追加したものである。トランジスタＴＲａは、Ｎ型ＴＦＴであり、リセット用スイッチング素子として機能する。第１画素回路１６ａでは、トランジスタＴＲａのソースにはローレベル電位ＶＳＳが印加され、ドレインはトランジスタＭ１ａのゲートに接続され、ゲートはリセット線ＲＳＴａに接続される。また、フォトダイオードＤ１ａのアノードにはローレベル電位ＣＯＭが印加される。これにより、画素回路のバリエーションが得られる。第２の実施形態について同様の変形を行うと、図２４Ｄに示す画素回路３６が得られる。
　図２２は、センサ駆動モードにおける第１画素回路１６ａの動作を示す図である。リセット時には、リセット信号ＲＳＴａはハイレベルになり、トランジスタＴＲａはオンし、蓄積ノードの電位（トランジスタＭ１ａのゲート電位）はローレベル電位ＶＳＳにリセットされる（図２２（ａ））。リセット以外のときには、リセット信号ＲＳＴａはローレベルになり、トランジスタＴＲｂはオフする（図２２（ｂ）～（ｄ））。
　図１９Ｅに示す第１画素回路１７ａは、第１画素回路１０ａに上記トランジスタＴＳａ、ＴＲａを追加したものである。トランジスタＴＳａ、ＴＲａの接続形態は、第１画素回路１５ａ、１６ａと同じである。これにより、画素回路のバリエーションが得られる。第２の実施形態について同様の変形を行うと、図２４Ｅに示す画素回路３７が得られる。
　図２３は、センサ駆動モードにおける第１画素回路１７ａの動作を示す図である。リセット時には、リセット信号ＲＳＴａはハイレベルになり、トランジスタＴＲａはオンし、蓄積ノードの電位（トランジスタＭ１ａのゲート電位）はハイレベル電位ＶＤＤにリセットされる（図２３（ａ））。読み出し時には、選択信号ＳＥＬａはハイレベルになり、トランジスタＴＳａはオンする。このとき、トランジスタＭ１ａのドレイン－ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れる（図２３（ｄ））。リセットおよび読み出し以外のときには、リセット信号ＲＳＴａと選択信号ＳＥＬａは、ローレベルになる（図２３（ｂ）および（ｃ））。
　以上に示すように、上記の各実施形態およびその変形例にかかる表示装置は、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路と、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路とを別個に備える。これにより、上記各実施形態およびその変形例にかかる表示装置は、センサ画素回路の外部で２種類の光量の差を求め、バックライト点灯時の光量とバックライト消灯時の光量の差を検知できるので、従来の課題を解決し、光環境に依存しない入力機能を提供することができる。
　また、第１および第２の補正用データ取得モードによって取得した補正用データを用いてセンサ出力を補正することにより、高精度でかつダイナミックレンジの広いセンサ出力を得ることができる。
　なお、本発明では、表示装置に設けられる光源の種類には特に限定はない。したがって、例えば、表示用に設けた可視光バックライトを点灯および消灯させてもよい。あるいは、表示用の可視光バックライトとは別に、光検知用の赤外光バックライトを表示装置に設けてもよい。このような表示装置では、可視光バックライトを常に点灯させて、赤外光バックライトだけを１フレーム期間に１回、点灯および消灯させてもよい。

Claims (14)

  1. 　アクティブマトリクス基板を備えた表示装置であって、
    　前記アクティブマトリクス基板の画素領域に設けられた光センサと、
    　前記光センサに接続されたセンサ駆動配線と、
    　前記光センサへ、前記センサ駆動配線を介して、センサ駆動信号を供給するセンサ駆動回路と、
    　前記センサ駆動信号に従って前記光センサから読み出された信号を増幅し、光センサ信号として出力するアンプ回路と、
    　前記アンプ回路から出力された光センサ信号を処理する信号処理回路と、
    　前記光センサ用の光源とを備え、
    　前記光センサには、
    　前記センサ駆動信号に従い、前記光源点灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、
    　前記センサ駆動信号に従い、前記光源消灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれ、
    　前記センサ駆動回路が、１フレーム期間の動作モードとして、
    　前記光センサの前記第１センサ画素回路および前記第２センサ画素回路のそれぞれから前記センサ信号を得るためのセンサ駆動モードと、
    　前記センサ駆動モードとは異なるセンサ駆動信号を用いて、前記第１センサ画素回路から得られるセンサ信号を補正するための第１の補正用データを取得する第１の補正用データ取得モードと、
    　前記センサ駆動モードとは異なるセンサ駆動信号を用いて、前記第２センサ画素回路から得られるセンサ信号を補正するための第２の補正用データを取得する第２の補正用データ取得モードとを有し、
    　前記第１の補正用データ取得モードにおける前記光源点灯時の蓄積期間が、前記センサ駆動モードにおける前記光源点灯時の蓄積期間よりも短く、
    　前記第２の補正用データ取得モードにおける前記光源消灯時の蓄積期間が、前記センサ駆動モードにおける前記光源消灯時の蓄積期間よりも短い、表示装置。
  2. 　前記第１の補正用データ取得モードにおける前記光源点灯期間が、前記センサ駆動モードにおける前記光源点灯期間より短い、請求項１に記載の表示装置。
  3. 　前記第１の補正用データ取得モードにおいて、１フレーム期間における前記光源点灯開始のタイミングが、前記センサ駆動モードと同じタイミングである、請求項２に記載の表示装置。
  4. 　前記第１の補正用データ取得モードにおける前記蓄積期間の開始時点から前記光源点灯期間の終了時点までの期間が、前記センサ駆動モードにおける前記蓄積期間の開始時点から前記光源点灯期間の終了時点までの期間よりも短い、請求項３に記載の表示装置。
  5. 　前記第１の補正用データ取得モードにおいて、前記蓄積期間の終了時点から前記光源点灯期間の終了時点までの期間の長さが、前記センサ駆動モードにおける前記蓄積期間の終了時点から前記光源点灯期間の終了時点までの期間の長さと等しい、請求項４に記載の表示装置。
  6. 　前記第２の補正用データ取得モードにおける前記光源点灯期間が、前記第１の補正用データ取得モードにおける前記光源点灯期間より長い、請求項１に記載の表示装置。
  7. 　前記第２の補正用データ取得モードにおいて、１フレーム期間における前記光源点灯期間の開始および終了のタイミングが、前記センサ駆動モードの場合の１フレーム期間における前記光源点灯期間の開始および終了のタイミングと等しい、請求項６に記載の表示装置。
  8. 　前記センサ駆動モードにより前記第２センサ画素回路から得られる光センサ信号レベルをＢと表記し、前記第１の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ１ｓｔと表記し、前記第２の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ２ｎｄと表記した場合、
    　前記信号処理回路が、前記センサ駆動モードにより前記第１センサ画素回路から得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を、
    　　　　Ｒ’＝（Ｒ－Ｂ１ｓｔ）－（Ｂ－Ｂ２ｎｄ）
    により求める、請求項１～７のいずれか一項に記載の表示装置。
  9. 　前記第１の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ１ｓｔを取得し、
    　前記第２の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ２ｎｄを取得し、
    　光センサ信号の階調数をＬと表記した場合、
    　前記信号処理回路が、前記センサ駆動モードにより前記第１センサ画素回路から得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を
    　　　Ｒ’＝Ｌ×｛Ｒ／（Ｗ１ｓｔ－Ｂ１ｓｔ）－Ｂ／（Ｗ２ｎｄ－Ｂ２ｎｄ）｝
    により求める、請求項１～７のいずれか一項に記載の表示装置。
  10. 　前記センサ駆動モードにより前記第２センサ画素回路から得られる光センサ信号レベルをＢと表記し、前記第１の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ１ｓｔと表記し、前記第２の補正用データ取得モードにより前記第１センサ画素回路から得られる光センサ信号レベルをＢ２ｎｄと表記し、
    　前記第１の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ１ｓｔを取得し、
    　前記第２の補正用データ取得モードにおいて、前記センサ駆動回路が、センサ駆動モード時の読み出し信号の振幅よりも小さい振幅を有する読み出し信号を供給することにより、ゲイン補正用光センサ信号レベルＷ２ｎｄを取得し、
    　光センサ信号の階調数をＬと表記した場合、
    　前記信号処理回路が、前記センサ駆動モードにより前記第１センサ画素回路から得られる光センサ信号レベルＲから、補正後の光センサ信号レベルＲ’を、
    　　　Ｒ’＝Ｌ×｛（Ｒ－Ｂ１ｓｔ）／（Ｗ１ｓｔ－Ｂ１ｓｔ）－
    　　　　　　（Ｂ－Ｂ２ｎｄ）／（Ｗ２ｎｄ－Ｂ２ｎｄ）｝
    により求める、請求項１～７のいずれか一項に記載の表示装置。
  11. 　前記第１および第２センサ画素回路は、
    　１個の受光素子と、
    　検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
    　前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、
    　前記受光素子を流れる電流の経路上に設けられ、前記制御信号に従いオン／オフする保持用スイッチング素子とを含む、請求項１～１０のいずれか一項に記載の表示装置。
  12. 　前記第１および第２センサ画素回路において、
    　前記保持用スイッチング素子は、前記蓄積ノードと前記受光素子の一端との間に設けられ、
    　前記受光素子の他端はリセット線に接続されている、請求項１１に記載の表示装置。
  13. 　前記第１および第２センサ画素回路は、１個の受光素子を共有し、
    　前記受光素子の一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されている、請求項１～１０のいずれか一項に記載の表示装置。
  14. 　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１～１３のいずれか一項に記載の表示装置。
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