WO2011152083A1 - トランスインピーダンス増幅器、集積回路、及び、システム - Google Patents

トランスインピーダンス増幅器、集積回路、及び、システム Download PDF

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Definitions

  • the present invention relates to a transimpedance amplifier, an integrated circuit, and a system.
  • Transimpedance amplifier converts input current to output voltage.
  • a current-voltage converter using a transimpedance amplifier the one described in Patent Document 1 is known.
  • the current-voltage conversion device described in Patent Document 1 corresponds to a plurality of frequency signals, and includes a plurality of transimpedance amplifiers each having an operational amplifier and a feedback resistor.
  • the resistance values of the feedback resistors of the plurality of transimpedance amplifiers are optimized for the corresponding frequency band.
  • one end of a plurality of feedback resistors is connected to the input node. Therefore, the parasitic capacitance of the input node can be increased. That is, the parasitic capacitance of the plurality of feedback resistors and the wiring length of the input node for connecting the plurality of feedback resistors can increase the parasitic capacitance.
  • An object of one aspect of the present invention is to provide a transimpedance amplifier, an integrated circuit, and a system that can reduce the parasitic capacitance of an input node.
  • One aspect of the present invention can be used in a transmission band of 10 Gbps or more that is easily affected by parasitic capacitance, and is used in a multi-rate PON system that switches between transmission bands such as 10.3 Gbps and 1.25 Gbps. It can be done.
  • the integrated circuit of one embodiment includes a first transimpedance amplifier and a second transimpedance amplifier.
  • the first transimpedance amplifier includes an input transistor, a first transistor, a first resistor, and a switch.
  • the input transistor is connected to the input node.
  • the first transistor is cascode coupled to the input transistor.
  • the first resistor has one end and the other end. One end of the first resistor is connected to the input node, and the other end of the first resistor is connected to the feedback node of the first transimpedance amplifier. In one embodiment, this feedback node is the output node of the first transimpedance amplifier.
  • the switch switches the first transimpedance amplifier between an operating state and a non-operating state.
  • the second transimpedance amplifier includes an input transistor, a second transistor, a first resistor, a second resistor, and a switch.
  • the second transimpedance amplifier shares the input transistor and the first resistor with the first transimpedance amplifier.
  • the second transistor is cascode coupled to the input transistor.
  • the second resistor has one end and the other end.
  • the switch switches the second transimpedance amplifier between an operating state and a non-operating state.
  • One end of the second resistor is connected to the other end of the first resistor, and the other end of the second resistor is connected to the feedback node of the second transimpedance amplifier.
  • the feedback resistor of the second transimpedance amplifier is configured by connecting the first resistor and the second resistor in series. Therefore, only one end of the first resistor is connected to the input node. Therefore, according to the present integrated circuit, an increase in parasitic capacitance due to an increase in the number of feedback resistors connected can be prevented. In addition, since the length of the wiring including the input node can be shortened, an increase in parasitic capacitance and parasitic inductance at the input node is prevented. As a result, the performance of the transimpedance amplifier is improved. Further, since the parasitic capacitance of the input node is small, the band of the transimpedance amplifier can be expanded.
  • the band of the transimpedance amplifier is widened, it is possible to increase the feedback resistance value to improve the gain and reduce the noise. Furthermore, by reducing the parasitic inductance, unnecessary peaking in the frequency characteristics of the transimpedance amplifier can be prevented. Furthermore, since the resistance value of the feedback resistor of the second transimpedance amplifier is the sum of the resistance value of the first resistor and the resistance value of the second resistor, the resistance value of the second resistor can be reduced. it can. As a result, the size of the second resistor can be reduced, and the mounting area of the second resistor can be reduced.
  • the integrated circuit may comprise control logic.
  • the control logic provides control signals to the switch of the first transimpedance amplifier and the switch of the second transimpedance amplifier.
  • the control signal causes the other of the first transimpedance amplifier and the second transimpedance amplifier to be non-operating when one of the first transimpedance amplifier and the second transimpedance amplifier is in the operating state.
  • the integrated circuit includes the first region, the second region, and the third region that are sequentially provided in the first direction, and the second direction that intersects the first direction.
  • a fourth region adjacent to the first to third regions may be included.
  • a wiring including an input node is provided in the first region, and the input transistor, the first transistor, the switch of the first transimpedance amplifier, the second region are provided in the second region.
  • the transistor and the switch of the second transimpedance amplifier are provided, the first resistor is provided in the first region or the fourth region, and the second resistor is provided in the third region or the fourth region.
  • a wiring for connecting the other end of the first resistor and one end of the second resistor may be provided in the fourth region.
  • the wiring connecting the other end of the first resistor and one end of the second resistor is connected to the third region in addition to the fourth region. Get through the area.
  • the second resistor and the wiring that connects the first resistor and the second resistor can be provided outside the first region. Therefore, the width of the first region in the first direction can be reduced, and as a result, the parasitic capacitance of the input node can be reduced.
  • transimpedance amplifier including the first transimpedance amplifier and the second transimpedance amplifier described above.
  • system including an integrated circuit and a current source according to any of the embodiments described above.
  • a transimpedance amplifier As described above, according to the present invention, a transimpedance amplifier, an integrated circuit, and a system that can reduce the parasitic capacitance of an input node are provided.
  • FIG. 1 is a circuit diagram of a transimpedance amplifier according to an embodiment.
  • FIG. It is a figure which shows the layout of the transimpedance amplifier which concerns on one Embodiment. It is a circuit diagram which shows the transimpedance amplifier which concerns on another one Embodiment.
  • FIG. 6 is a circuit diagram of a transimpedance amplifier according to another embodiment. It is a figure which shows the layout of the transimpedance amplifier which concerns on one Embodiment.
  • FIG. 6 is a circuit diagram showing a transimpedance amplifier according to another embodiment. It is a figure which shows the optical detection system which concerns on one Embodiment.
  • FIG. 1 is a circuit diagram of a transimpedance amplifier according to an embodiment.
  • the transimpedance amplifier shown in FIG. 1 is configured as an integrated circuit 10.
  • the integrated circuit 10 includes a first transimpedance amplifier 12 and a second transimpedance amplifier 14.
  • the first transimpedance amplifier 12 corresponds to a signal of 10 Gb / sec (gigabit / second)
  • the second transimpedance amplifier 14 corresponds to a signal of 1 Gb / sec.
  • the integrated circuit 10 may further include control logic 16.
  • the first transimpedance amplifier 12 includes an input transistor Q0, a first transistor Q1_1, and a first resistor RF1.
  • the input transistor Q0 and the first transistor Q1_1 are, for example, npn bipolar junction transistors.
  • the first transimpedance amplifier 12 may further include a resistor R1, a capacitor C1, a transistor SW1_1, a transistor SW2_1, a transistor Q2_1, and a transistor Q3_1.
  • the transistors SW1_1 and SW2_1 are, for example, MOS switches, and the transistors Q2_1 and Q3_1 are, for example, npn bipolar junction transistors.
  • the input transistor Q0, the first transistor Q1_1, and the resistor R1 constitute a first cascode amplifier.
  • the base of the input transistor Q0 is coupled to the input terminal IN.
  • the emitter of input transistor Q0 is coupled to ground.
  • the collector of the input transistor Q0 is coupled to the emitter of the first transistor Q1_1.
  • the collector of the first transistor Q1_1 is connected to one end of the resistor R1.
  • the other end of the resistor R1 is coupled to the transistor SW1_1. Specifically, the other end of resistor R1 is coupled to the drain of transistor SW1_1.
  • the source of the transistor SW1_1 is coupled to a power source (eg, Vdd ⁇ 3.3V) and the collector of the transistor Q2_1.
  • the collector of the transistor Q1_1 is also coupled to the transistor SW2_1 and the transistor Q2_1. Specifically, the collector of transistor Q1_1 is coupled to the drain of transistor SW2_1 and is coupled to the base of transistor Q2_1. The source of transistor SW2_1 is coupled to ground.
  • the emitter of transistor Q2_1 is coupled to the collector of transistor Q3_1, and the emitter of transistor Q3_1 is coupled to ground. In one embodiment, the emitter of transistor Q3_1 may be coupled to ground through a resistor.
  • a node N1 connected to a node between the emitter of the transistor Q2_1 and the collector of the transistor Q3_1 constitutes a feedback node.
  • the node N1 is also connected to the output terminal OUT1 and is also an output node.
  • the first resistor RF1 is a feedback resistor of the first transimpedance amplifier 12.
  • a capacitor C1 is provided in parallel with the first resistor RF1.
  • the second transimpedance amplifier 14 includes an input transistor Q0, a second transistor Q1_2, and a second resistor RF2.
  • the second transistor Q1_2 is, for example, an npn bipolar junction transistor.
  • the second transimpedance amplifier 14 may further include a resistor R2, a capacitor C2, a transistor SW1_2, a transistor SW2_2, a transistor Q2_2, and a transistor Q3_2.
  • the transistors SW1_2 and SW2_2 are, for example, MOS switches, and the transistors Q2_2 and Q3_2 are, for example, npn bipolar junction transistors.
  • the input transistor Q0, the second transistor Q1_2, and the resistor R2 constitute a second cascode amplifier.
  • the emitter of the second transistor Q1_2 is coupled to the collector of the input transistor Q0.
  • the collector of the second transistor Q1_2 is connected to one end of the resistor R2.
  • the other end of the resistor R2 is coupled to the transistor SW1_2. Specifically, the other end of resistor R2 is coupled to the drain of transistor SW1_2.
  • the source of the transistor SW1_2 is coupled to a power source (eg, Vdd ⁇ 3.3V) and the collector of the transistor Q2_2.
  • the collector of the transistor Q1_2 is also coupled to the transistor SW2_2 and the transistor Q2_2. Specifically, the collector of transistor Q1_2 is coupled to the drain of transistor SW2_2 and is coupled to the base of transistor Q2_2. The source of transistor SW2_2 is coupled to ground.
  • the emitter of transistor Q2_2 is coupled to the collector of transistor Q3_2, and the emitter of transistor Q3_2 is coupled to ground. In one embodiment, the emitter of transistor Q3_2 may be coupled to ground through a resistor.
  • a node N2 connected to a node between the emitter of the transistor Q2_2 and the collector of the transistor Q3_2 constitutes a feedback node.
  • the node N2 is also connected to the output terminal OUT2 and is also an output node.
  • One end of the second resistor RF2 is connected to the other end of the first resistor RF1, that is, the feedback node N1.
  • the other end of the second resistor RF2 is connected to the node N2.
  • a capacitor C2 is provided in parallel with the second resistor RF2.
  • the feedback resistance of the second transimpedance amplifier 14 is configured by series connection of the first resistor R1 and the second resistor R2.
  • a control signal is given from the control logic 16 to the first transimpedance amplifier 12 and the second transimpedance amplifier 14.
  • the control logic 16 gives a control signal to the transistors Q1_1, SW1_1, SW2_1, and Q3_1 of the first transimpedance amplifier 12, and controls the transistors Q1_2, SW1_2, SW2_2, and Q3_2 of the second transimpedance amplifier 14. give.
  • the control logic 16 puts one of the first transimpedance amplifier 12 and the second transimpedance amplifier 14 into an operating state and puts the other into a non-operating state.
  • the control logic 16 supplies a signal for setting the transistor Q1_1, the transistor Q3_1, and the transistor SW1_1 to the operating state and setting the transistor SW2_1 to the non-operating state.
  • the control logic 16 applies a high voltage (for example, 1.2 V) to the base of the transistor Q1_1 and the base of the transistor Q3_1.
  • the control logic 16 supplies a signal for turning on the transistor SW1_1 to the gate of the transistor SW1_1.
  • the transistor SW1_1 is a PMOS switch
  • a signal for turning on the transistor SW1_1 is a low voltage such as 0V.
  • the control logic 16 supplies a signal for turning off the transistor SW2_1 to the gate of the transistor SW2_1.
  • the signal for turning off the transistor SW2_1 is a low voltage such as 0V.
  • the first transimpedance amplifier 12 converts the input current signal received at the node N0 into an output voltage signal at the output terminal OUT1 at a first speed.
  • a voltage is formed at the node B1 and the node N1 between the resistor R1 and the transistor Q1_1. The voltage at the node N1 becomes an output voltage signal.
  • the control logic 16 applies a low voltage (for example, 0 V) to the base of the transistor Q1_1 and the base of the transistor Q3_1.
  • the control logic 16 supplies a signal for turning off the transistor SW1_1 to the gate of the transistor SW1_1.
  • the transistor SW1_1 is a PMOS switch
  • a signal for turning off the transistor SW1_1 is a high voltage such as Vdd.
  • the control logic 16 supplies a signal for turning on the transistor SW2_1 to the gate of the transistor SW2_1.
  • a signal for turning on the transistor SW2_1 is a high voltage such as Vdd.
  • the node B1 When the first transimpedance amplifier 12 is deactivated, the node B1 is coupled to the ground, and a high impedance is obtained at the node N1.
  • the control logic 16 supplies a signal for setting the transistor Q1_2, the transistor Q3_2, and the transistor SW1_2 to the operating state and setting the transistor SW2_2 to the non-operating state.
  • the control logic 16 applies a high voltage (for example, 1.2 V) to the base of the transistor Q1_2 and the base of the transistor Q3_2.
  • the control logic 16 supplies a signal for turning on the transistor SW1_2 to the gate of the transistor SW1_2.
  • a signal for turning on the transistor SW1_2 is a low voltage such as 0V.
  • the control logic 16 supplies a signal for turning off the transistor SW2_2 to the gate of the transistor SW2_2.
  • the signal for turning the transistor SW2_2 “OFF” is a low voltage such as 0V.
  • the second transimpedance amplifier 14 converts the input current signal received at the node N0 into an output voltage signal at the output terminal OUT2 at a second speed.
  • a voltage is formed at the node B2 and the node N2 between the resistor R2 and the transistor Q1_2. The voltage at the node N2 becomes an output voltage signal.
  • the control logic 16 applies a low voltage (for example, 0 V) to the base of the transistor Q1_2 and the base of the transistor Q3_2. In order to put the transistor SW1_2 into a non-operating state, the control logic 16 supplies a signal for turning off the transistor SW1_2 to the gate of the transistor SW1_2.
  • the control logic 16 supplies a signal for turning off the transistor SW1_2 to the gate of the transistor SW1_2.
  • the control logic 16 supplies a signal for turning on the transistor SW2_2 to the gate of the transistor SW2_2.
  • a signal for turning on the transistor SW2_2 is a high voltage such as Vdd.
  • the node B2 When the second transimpedance amplifier 14 is deactivated, the node B2 is coupled to the ground and a high impedance is obtained at the node N2.
  • the feedback resistance of the second transimpedance amplifier 14 is configured by connecting the first resistor RF1 and the second resistor RF2 in series.
  • the first resistor RF1 is connected to the input node N0.
  • the number of feedback resistors connected to the input node N0 is reduced.
  • the length of the wiring including the input node can be shortened. Therefore, an increase in parasitic capacitance and parasitic inductance at the input node N0 is prevented. This improves the performance of the transimpedance amplifier.
  • the resistance value of the feedback resistor of the second transimpedance amplifier 14 is the sum of the resistance value of the first resistor RF1 and the resistance value of the second resistor RF2, the resistance value of the second resistor RF2 is Can be small. As a result, the size of the second resistor RF2 can be reduced, and the mounting area of the second resistor RF2 can be reduced.
  • the transimpedance amplifier of the station side apparatus in the 10G-EPON symmetric system defined in IEEE 802.3av is used as an application example of the integrated circuit 10.
  • an upstream signal of 10.3125 Gb / sec and an upstream signal of 1.25 Gb / sec are multiplexed by time division multiplexing in the same wavelength band, and transmitted from the home side to the station side. Therefore, the optical receiver for the station side device needs to be able to receive optical signals having different bit rates of 10.3125 Gb / sec and 1.25 Gb / sec with desired reception sensitivity characteristics.
  • IEEE 802.3av as a reception sensitivity specification, for a signal with a bit rate of 10.3125 Gb / sec, a reception sensitivity of ⁇ 28.0 dBm is obtained at a BER (bit error rate) of 10 ⁇ 3. It has been demanded. For a signal with a bit rate of 1.25 Gb / sec, a reception sensitivity of ⁇ 29.78 dBm is required at a BER (bit error rate) of 10 ⁇ 12 .
  • the reception sensitivity characteristic of a transimpedance amplifier is optimized by minimizing the noise characteristic while maintaining a band of about 70% or more of the bit rate.
  • A is the gain of the amplification unit
  • R F is the resistance value of the feedback resistor
  • C IN is the input capacitance.
  • Input capacitance C IN is, the parasitic capacitance of the input transistor Q0, conversion capacity of the input node of the phase compensation capacitor (capacitor C1 and / or capacitor C2) (i.e., (1 + A) multiplied)), and the wiring capacitance of the input node included.
  • an APD (avalanche photodiode) is assumed as a light receiving optical device, and a general 10G APD is expected to have a parasitic capacitance of about 0.2 pF.
  • the capacitance of the first-stage transistor Q0 is 0.3 pF
  • the gain A of the amplifier is 50
  • the capacitance of the phase compensation capacitor C1 is 10 fF
  • the wiring capacitance is 50 fF
  • the input capacitance C IN is 1.0 pF. Therefore, when the resistance value of the first resistor RF1 is 1000 ⁇ , the first transimpedance amplifier 12 can obtain a bandwidth of 7.5 GHz.
  • the second transimpedance amplifier 14 handling a signal of 1.25 Gb / sec is desired to have a bandwidth of 900 MHz or more.
  • the feedback resistance is 5000 ⁇ and the capacitance of the phase compensation capacitor is 10 fF
  • the band of the second transimpedance amplifier 14 is 1.5 GHz, and a desired band is realized. Therefore, the resistance value of the second resistor RF2 is 4000 ⁇ .
  • the capacitance of the capacitor C2 can be set to 50 fF, for example.
  • the reception sensitivity is considered.
  • the first transimpedance amplifier 12 is optimized for reception of a 10.3125 Gb / sec signal, and a reception sensitivity of ⁇ 28.0 dBm is obtained at a BER of 10 ⁇ 3 .
  • the band is narrowed from 7.5 GHz to 1.5 GHz.
  • the noise band of the second transimpedance amplifier 14 is also 1/5 times narrower than the noise band of the first transimpedance amplifier 12, and as a result, a 7 dB sensitivity improvement is expected.
  • the second transimpedance amplifier 14 is expected to have a reception sensitivity of ⁇ 38 dBm at a BER of 10 ⁇ 3 with respect to a 1 GHz signal.
  • APD is used for the optical receiving device
  • the input capacitance CIN increases and the bandwidth decreases, as is apparent from the above-described equation of the band BW. Occurs.
  • the bandwidth BW decreases by 0.3 GHz from 7.5 GHz to 7.3 GHz. In order to guarantee the reduction in the bandwidth of 0.2 GHz, it is necessary to reduce the feedback resistance value from 1000 ⁇ to 970 ⁇ .
  • FIG. 2 is a plan view showing a layout of the transimpedance amplifier according to the embodiment.
  • the integrated circuit 10 includes a region F1, a region F2, a region F3, and a region F4.
  • the region F1, the region F2, and the region F3 are provided in order in the first direction.
  • the region F4 is adjacent to the region F1, the region F2, and the region F3 in the second direction orthogonal to the first direction.
  • wiring including the node N0 is provided.
  • the first resistor RF1 is provided in the region F1.
  • the first resistor RF1 may be provided in the fourth region F4.
  • an amplifying unit A1, an amplifying unit A2, and an input transistor Q0 are provided in the region F2.
  • the input transistor Q0 is provided between the amplification unit A1 and the amplification unit A2 in the second direction.
  • the amplifying unit A1 includes a first transistor Q1_1, a resistor R1, a transistor SW1_1, a transistor SW2_1, a transistor Q2_1, and a transistor Q3_1.
  • the amplification unit A2 includes a second transistor Q1_2, a resistor R2, a transistor SW1_2, a transistor SW2_2, a transistor Q2_2, and a transistor Q3_2.
  • a second resistor RF2 is provided in the region F3.
  • the wiring connecting the second resistor RF2 and the first resistor RF1 passes through the region F3 and the region F4.
  • the second resistor RF2 and the wiring connected to the first resistor RF1 and the second resistor RF2 can be provided in a region other than the region F1. Therefore, the width in the first direction of the region F1 can be reduced. As a result, the parasitic capacitance of the input node N0 can be reduced.
  • the second resistor RF2 may be provided in the fourth region F4. In this case, the wiring connected to the first resistor RF1 and the second resistor RF2 is provided only in the fourth region F4.
  • FIG. 3 is a circuit diagram showing a transimpedance amplifier according to another embodiment.
  • the integrated circuit 10 ⁇ / b> A illustrated in FIG. 3 further includes an output subcircuit 18 in addition to the components of the integrated circuit 10.
  • the output subcircuit 18 includes a transistor Q4_1, a transistor Q5_1, a transistor Q4_2, and a transistor Q5_2.
  • the transistor Q4_1, the transistor Q5_1, the transistor Q4_2, and the transistor Q5_2 are, for example, npn bipolar junction transistors.
  • the collector of the transistor Q4_1 is coupled to the power supply, and the base of the transistor Q4_1 is coupled to the base of the transistor Q2_1.
  • the emitter of transistor Q4_1 is coupled to the collector of transistor Q5_1.
  • the base of transistor Q5_1 is coupled to the base of transistor Q3_1, and the emitter of transistor Q5_1 is coupled to ground.
  • the transistor Q4_1 operates similarly to the transistor Q2_1, and the transistor Q5_1 operates similarly to the transistor Q3_1.
  • the collector of the transistor Q4_2 is coupled to the power supply, and the base of the transistor Q4_2 is coupled to the base of the transistor Q2_2.
  • the emitter of transistor Q4_2 is coupled to the collector of transistor Q5_2.
  • the base of transistor Q5_2 is coupled to the base of transistor Q3_2, and the emitter of transistor Q5_2 is coupled to ground.
  • the transistor Q4_2 operates in the same manner as the transistor Q2_2, and the transistor Q5_2 operates in the same manner as the transistor Q3_2.
  • the node N1 'between the emitter of the transistor Q4_1 and the collector of the transistor Q5_1 constitutes the output node of the first transimpedance amplifier 12, and is coupled to the common output terminal OUT.
  • a node N2 'between the emitter of the transistor Q4_2 and the collector of the transistor Q5_2 constitutes an output node of the second transimpedance amplifier 14, and is coupled to the common output terminal OUT.
  • the first transimpedance amplifier 12 and the second transimpedance amplifier 14 can also share an output node.
  • FIG. 4 is a circuit diagram of a transimpedance amplifier according to another embodiment.
  • the transimpedance amplifier shown in FIG. 4 is also configured as an integrated circuit 10B.
  • the integrated circuit 10 ⁇ / b> B further includes a third transimpedance amplifier 20 in addition to the components of the integrated circuit 10.
  • the third transimpedance amplifier 20 includes an input transistor Q0, a third transistor Q1_3, and a third resistor RF3.
  • the third transistor Q1_3 is, for example, an npn bipolar junction transistor.
  • the third transimpedance amplifier 20 may further include a resistor R3, a capacitor C3, a transistor SW1_3, a transistor SW2_3, a transistor Q2_3, and a transistor Q3_3.
  • the transistors SW1_3 and SW2_3 are, for example, MOS switches, and the transistors Q2_3 and Q3_3 are, for example, npn bipolar junction transistors.
  • the input transistor Q0, the third transistor Q1_3, and the resistor R3 constitute a third cascode amplifier.
  • the emitter of the third transistor Q1_3 is coupled to the collector of the input transistor Q0.
  • the collector of the third transistor Q1_3 is connected to one end of the resistor R3.
  • the other end of the resistor R3 is coupled to the transistor SW1_3. Specifically, the other end of resistor R3 is coupled to the drain of transistor SW1_3.
  • the source of the transistor SW1_3 is coupled to a power source (eg, Vdd ⁇ 3.3V) and the collector of the transistor Q2_3.
  • the collector of the transistor Q1_3 is also coupled to the transistor SW2_3 and the transistor Q2_3. Specifically, the collector of transistor Q1_3 is coupled to the drain of transistor SW2_3 and is coupled to the base of transistor Q2_3. The source of transistor SW2_3 is coupled to ground.
  • the emitter of transistor Q2_3 is coupled to the collector of transistor Q3_3, and the emitter of transistor Q3_3 is coupled to ground. In one embodiment, the emitter of transistor Q3_3 may be coupled to ground through a resistor.
  • a node N3 connected to a node between the emitter of the transistor Q2_3 and the collector of the transistor Q3_3 forms a feedback node.
  • the node N3 is also connected to the output terminal OUT3 and is also an output node.
  • the third resistor RF3 is connected to the other end of the second resistor RF2, that is, the feedback node N2.
  • the other end of the third resistor RF3 is connected to the node N3.
  • a capacitor C3 is provided in parallel with the third resistor RF3. Therefore, in the third transimpedance amplifier 20, the feedback resistance of the third transimpedance amplifier 20 is configured by the series connection of the first resistor RF1, the second resistor RF2, and the third resistor RF3. Yes.
  • control logic 16B provides a control signal to the first transimpedance amplifier 12, the second transimpedance amplifier 14, and the third transimpedance amplifier 20.
  • the control logic 16B provides a control signal to the first transimpedance amplifier 12, the second transimpedance amplifier 14, and the third transimpedance amplifier 20.
  • the transistor Q1_3, the transistor SW1_3, the transistor Q3_3 are in the operating state, and the transistor SW2_2 is turned off.
  • a signal for setting the operation state is supplied from the control logic 16B.
  • the third transimpedance amplifier 20 is put into a non-operating state, as in the first and second transimpedance amplifiers, a signal that puts the transistor Q1_3, the transistor SW1_3, the transistor Q3_3 into a non-operating state, and A signal for operating the transistor SW2_2 is supplied from the control logic 16B.
  • the third transimpedance amplifier 12 converts the input current signal received at the node N0 into an output voltage signal at the output terminal OUT3 at a third speed.
  • a voltage is formed at the node B3 and the node N3 between the resistor R3 and the transistor Q1_3.
  • the voltage at the node N3 becomes an output voltage signal.
  • the third transimpedance amplifier 20 is deactivated, the node B3 is coupled to the ground, and a high impedance is obtained at the node N3.
  • the transimpedance amplifier of the present invention may include a plurality of transimpedance amplifiers corresponding to a bit rate of 3 or more.
  • the feedback resistance of the rear-stage transimpedance amplifier is configured by connecting the front-stage resistance and the rear-stage resistance in series. Thereby, the number of wirings connected to the input node N0 can be reduced.
  • the resistance value of the latter-stage resistor that is a part of the feedback resistor can be reduced, and the size of the latter-stage resistor can be reduced.
  • the first transimpedance amplifier 12 corresponds to a signal of 10 Gb / sec
  • the second transimpedance amplifier 14 corresponds to a signal of 2.48 Gb / sec
  • the third transimpedance amplifier 20 corresponds to 1.24 Gb. It is assumed that it corresponds to a / sec signal.
  • the bit rates of 2.48 Gb / sec and 1.24 Gb / sec are ITU-T G. It is defined as G-PON of 984 recommendation, and a bit rate of 10 Gb / sec is discussed as a next-generation PON.
  • the integrated circuit 10 is designed in the same manner as the above discussion, if the resistance value of the first resistor RF1 is 1000 ⁇ and the capacitance of the capacitor C1 is 10 fF, the band of the first transimpedance amplifier 12 is 7.5 GHz. . If the resistance value of the second resistor RF2 is 2000 ⁇ and the capacitance of the capacitor C2 is 30 fF, the band of the second transimpedance amplifier 14 is 2.5 GHz. Further, if the resistance value of the third resistor RF3 is 2000 ⁇ and the capacitance of the capacitor C3 is 50 fF, the band of the third transimpedance amplifier 20 is 1.5 GHz. Therefore, in the first to third transimpedance amplifiers, a band of about 70% or more of the bit rate is secured.
  • the reception sensitivity will be described.
  • the reception sensitivity of the first transimpedance amplifier 12 is optimized and a reception sensitivity of ⁇ 28 dBm is obtained at a BER of 10 ⁇ 3 .
  • the resistance value of the feedback resistance of the second transimpedance amplifier 14 is 3000 ⁇ , the resistance value is three times the resistance value of the feedback resistance of the first transimpedance amplifier 12. Therefore, in the second transimpedance amplifier 14, the noise band is 1/3 times the noise band of the first transimpedance amplifier 12, and the transimpedance gain is tripled.
  • the second transimpedance amplifier 14 is expected to improve sensitivity by about 7 to 9 dB, and a reception sensitivity of ⁇ 35.0 dBm is realized at a BER of 10 ⁇ 3 . Further, in the third transimpedance amplifier 20, a receiving sensitivity of ⁇ 32.0 dBm is realized at a BER of 10 ⁇ 12 .
  • FIG. 5 is a plan view showing a layout of the transimpedance amplifier according to the embodiment.
  • the difference between the circuit layout shown in FIG. 5 and the layout shown in FIG. 2 will be described.
  • an amplification unit A3 is further provided in the second region F2.
  • the amplifying unit A3 includes a third transistor Q1_3, a resistor R3, a transistor SW1_3, a transistor SW2_3, a transistor Q2_3, and a transistor Q3_3.
  • a third resistor RF3 is further provided in the third region F3.
  • a wiring connecting the third resistor RF3 and the second resistor RF2 passes through the third region F3. Therefore, according to the layout shown in FIG. 5, the second resistor RF2, the third resistor RF3, the wiring connecting the first resistor RF1 and the second resistor RF2, and the second resistor RF2 and the third resistor RF2.
  • a wiring connecting the resistor RF3 can be provided in a region other than the region F1. Therefore, the width in the first direction of the region F1 can be reduced. As a result, the parasitic capacitance of the input node N0 can be reduced.
  • FIG. 6 is a circuit diagram showing a transimpedance amplifier according to another embodiment.
  • An integrated circuit 10C shown in FIG. 6 further includes an output subcircuit 18C in addition to the components of the integrated circuit 10B.
  • the difference between the output subcircuit 18C and the output subcircuit 18 will be described.
  • the output subcircuit 18C includes a transistor Q4_3 and a transistor Q5_3 in addition to the components of the output subcircuit 18.
  • the collector of transistor Q4_3 is coupled to the power supply, and the base of transistor Q4_3 is coupled to the base of transistor Q2_3.
  • the emitter of transistor Q4_3 is coupled to the collector of transistor Q5_3.
  • the base of transistor Q5_3 is coupled to the base of transistor Q3_3, and the emitter of transistor Q5_3 is coupled to ground.
  • the transistor Q4_3 operates in the same manner as the transistor Q2_3, and the transistor Q5_3 operates in the same manner as the transistor Q3_3.
  • a node N3 'between the emitter of the transistor Q4_3 and the collector of the transistor Q5_3 constitutes an output node of the third transimpedance amplifier 20.
  • a node N3 ' is also coupled to the common output terminal OUT.
  • FIG. 7 is a diagram illustrating a light detection system according to an embodiment.
  • the system 30 shown in FIG. 7 can be used for various applications in an optical communication system.
  • the system 30 includes a photodetector 32, a transimpedance amplifier 34 (eg, integrated circuit 10, 10A, 10B, or 10C), and a limiting amplifier 36.
  • a transimpedance amplifier 34 eg, integrated circuit 10, 10A, 10B, or 10C
  • a limiting amplifier 36 e.g, integrated circuit 10, 10A, 10B, or 10C
  • the photodetector 32 is a current source in the present embodiment, and may be, for example, a photodiode.
  • the photodiode can receive photons and generate a current signal (eg, photocurrent) in response thereto.
  • the transimpedance amplifier 34 can receive the current signal from the photodetector 32 and convert the current signal into a voltage signal at one of a plurality of rates, for example.
  • the limiting amplifier 36 can receive the voltage signal from the transimpedance amplifier 34 and attenuate the voltage signal, for example, to protect subsequent stages of the system 30 from input overdrive.

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Abstract

　一実施形態の集積回路は、第１のトランスインピーダンス増幅器、第２のトランスインピーダンス増幅器を備えている。この集積回路では、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器の一方が動作状態となり、他方が非動作状態となる。第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器は入力トランジスタを共有している。第１のトランスインピーダンス増幅器は、その帰還ノードと入力トランジスタに接続する入力ノードとの間に設けられた第１の抵抗を有している。第２のトランスインピーダンス増幅器は、その帰還ノードと第１の抵抗との間に設けられた第２の抵抗を有している。第２のトランスインピーダンス増幅器の帰還抵抗は、第１の抵抗と第２の抵抗の直列接続により構成されている。

Description

トランスインピーダンス増幅器、集積回路、及び、システム
　本発明は、トランスインピーダンス増幅器、集積回路、及び、システムに関するものである。
　トランスインピーダンス増幅器は、入力電流を出力電圧に変換するものである。トランスインピーダンス増幅器を用いた電流電圧変換装置としては、特許文献１に記載されたものが知られている。特許文献１に記載の電流電圧変換装置は、複数の周波数の信号に対応したものであり、オペアンプと帰還抵抗とをそれぞれ有する複数のトランスインピーダンス増幅器を備えている。複数のトランスインピーダンス増幅器それぞれの帰還抵抗の抵抗値は、対応の周波数帯域用に最適化されている。
特開平１１－８８０６７号公報
　上述した電流電圧変換装置では、複数の帰還抵抗の一端が入力ノードに接続されている。したがって、入力ノードの寄生容量が高くなり得る。即ち、複数の帰還抵抗が有する寄生容量、及び、複数の帰還抵抗を接続するための入力ノードの配線長が、寄生容量を増加させ得る。
　本発明は、一側面においては、入力ノードの寄生容量を低減可能なトランスインピーダンス増幅器、集積回路、及び、システムを提供することを目的としている。本発明の一側面は、寄生容量の影響を受けやすい１０Ｇｂｐs以上の伝送帯域で用いられ得るものであり、１０．３Ｇｂｐｓと１．２５Ｇｂｐｓのように伝送帯域を切り替えて使用するマルチレートＰＯＮシステムに用いられ得るものである。
　本発明の一側面は、集積回路に関するものである。一実施形態の集積回路は、第１のトランスインピーダンス増幅器、第２のトランスインピーダンス増幅器を備えている。第１のトランスインピーダンス増幅器は、入力トランジスタ、第１のトランジスタ、第１の抵抗、及び、スイッチを含んでいる。入力トランジスタは入力ノードに接続されている。第１のトランジスタは、入力トランジスタにカスコード結合されている。第１の抵抗は、一端及び他端を有している。第１の抵抗の一端は、入力ノードに接続されており、第１の抵抗の他端は、第１のトランスインピーダンス増幅器の帰還ノードに接続されている。一実施形態においては、この帰還ノードは、第１のトランスインピーダンス増幅器の出力ノードである。スイッチは、第１のトランスインピーダンス増幅器を動作状態と非動作状態との間で切り替える。
　第２のトランスインピーダンス増幅器は、入力トランジスタ、第２のトランジスタ、第１の抵抗、第２の抵抗、及び、スイッチを備えている。第２のトランスインピーダンス増幅器は、入力トランジスタ、及び、第１の抵抗を、第１のトランスインピーダンス増幅器と共有している。第２のトランジスタは、入力トランジスタにカスコード結合されている。第２の抵抗は一端及び他端を有している。スイッチは、第２のトランスインピーダンス増幅器を動作状態と非動作状態との間で切り替える。第２の抵抗の一端は、第１の抵抗の他端に接続されており、第２の抵抗の他端が、第２のトランスインピーダンス増幅器の帰還ノードに接続されている。
　本集積回路では、第１の抵抗と第２の抵抗とが直列接続されることによって、第２のトランスインピーダンス増幅器の帰還抵抗が構成されている。したがって、入力ノードには、第１の抵抗の一端のみが接続されている。故に、本集積回路によれば、帰還抵抗の接続数の増加による寄生容量の増加が防止される。また、入力ノードを含む配線の長さを短くできるので、入力ノードにおける寄生容量及び寄生インダクタンスの増加が防止される。その結果、トランスインピーダンス増幅器の性能が改善される。また、入力ノードの寄生容量が小さいので、トランスインピーダンス増幅器の帯域を広げることができる。さらに、トランスインピーダンス増幅器の帯域が広くなるので、帰還抵抗値を上げて利得の向上及びノイズの低減を図ることも可能である。さらに、寄生インダクタンスを低減することで、トランスインピーダンス増幅器の周波数特性における不要なピーキングを防止することができる。さらに、第２のトランスインピーダンス増幅器の帰還抵抗の抵抗値は、第１の抵抗の抵抗値と第２の抵抗の抵抗値との和であるので、第２の抵抗の抵抗値を小さくすることができる。その結果、第２の抵抗のサイズを小さくし、当該第２の抵抗の実装面積を小さくすることができる。
　一実施形態においては、集積回路は、制御ロジックを備え得る。制御ロジックは、第１のトランスインピーダンス増幅器のスイッチと第２のトランスインピーダンス増幅器のスイッチとに制御信号を与える。この制御信号は、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器の一方が動作状態のときに、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器の他方を非動作状態とする。
　一実施形態においては、集積回路は、第１の方向に順に設けられた第１の領域、第２の領域、及び第３の領域、並びに、第１の方向に交差する第２の方向において前記第１～第３の領域に隣接する第４の領域を含み得る。この集積回路では、第１の領域には、入力ノードを含む配線が設けられており、第２の領域には、入力トランジスタ、第１のトランジスタ、第１のトランスインピーダンス増幅器のスイッチ、第２のトランジスタ、第２のトランスインピーダンス増幅器のスイッチが設けられており、第１の抵抗が、第１の領域又は第４の領域に設けられており、第２の抵抗が、第３の領域又は第４の領域に設けられており、第１の抵抗の他端と第２の抵抗の一端とを接続する配線を、第４の領域に設けてもよい。なお、第２の抵抗が第３の領域に設けられている場合には、第１の抵抗の他端と第２の抵抗の一端とを接続する配線は、第４の領域に加えて第３の領域を通り得る。かかる構成によれば、第２の抵抗、及び、第１の抵抗と第２の抵抗とを接続する配線を、第１の領域以外に設けることができる。したがって、第１の領域の第１の方向における幅を小さくすることができ、その結果、入力ノードの寄生容量を小さくすることができる。
　また、本発明の別の一側面は、上述した第１のトランスインピーダンス増幅器と第２のトランスインピーダンス増幅器とを含むトランスインピーダンス増幅器である。また、本発明の更に別の一側面は、上述した何れかの実施形態の集積回路と電流ソースを含むシステムである。
　以上説明したように、本発明によれば、入力ノードの寄生容量を低減可能なトランスインピーダンス増幅器、集積回路、及び、システムが提供される。
一実施形態に係るトランスインピーダンス増幅器の回路図である。 一実施形態に係るトランスインピーダンス増幅器のレイアウトを示す図である。 別の一実施形態に係るトランスインピーダンス増幅器を示す回路図である。 別の一実施形態に係るトランスインピーダンス増幅器の回路図である。 一実施形態に係るトランスインピーダンス増幅器のレイアウトを示す図である。 別の一実施形態に係るトランスインピーダンス増幅器を示す回路図である 一実施形態に係る光検出システムを示す図である。
　以下、図面を参照して種々の実施形態について詳細に説明する。
　図１は、一実施形態に係るトランスインピーダンス増幅器の回路図である。図１に示すトランスインピーダンス増幅器は、集積回路１０として構成されている。この集積回路１０は、第１のトランスインピーダンス増幅器１２、及び、第２のトランスインピーダンス増幅器１４を備えている。一例においては、第１のトランスインピーダンス増幅器１２は、１０Ｇｂ／ｓｅｃ（ギガビット／秒）の信号に対応しており、第２のトランスインピーダンス増幅器１４は、１Ｇｂ／ｓｅｃの信号に対応している。また、集積回路１０は、制御ロジック１６を更に備え得る。
　第１のトランスインピーダンス増幅器１２は、入力トランジスタＱ０、第１のトランジスタＱ１＿１、及び、第１の抵抗ＲＦ１を含んでいる。入力トランジスタＱ０及び第１のトランジスタＱ１＿１は、例えば、ｎｐｎバイポーラ接合トランジスタである。
　また、第１のトランスインピーダンス増幅器１２は、抵抗Ｒ１、キャパシタＣ１、トランジスタＳＷ１＿１、トランジスタＳＷ２＿１、トランジスタＱ２＿１、及び、トランジスタＱ３＿１を更に含み得る。トランジスタＳＷ１＿１及びトランジスタＳＷ２＿１は、例えば、ＭＯＳスイッチであり、トランジスタＱ２＿１及びトランジスタＱ３＿１は、例えば、ｎｐｎバイポーラ接合トランジスタである。
　第１のトランスインピーダンス増幅器１２では、入力トランジスタＱ０、第１のトランジスタＱ１＿１、及び、抵抗Ｒ１が、第１のカスコード増幅器を構成している。入力トランジスタＱ０のベースは、入力端子ＩＮに結合されている。入力トランジスタＱ０のエミッタは、グランドに結合されている。また、入力トランジスタＱ０のコレクタは、第１のトランジスタＱ１＿１のエミッタに結合されている。第１のトランジスタＱ１＿１のコレクタは、抵抗Ｒ１の一端に接続されている。
　抵抗Ｒ１の他端は、トランジスタＳＷ１＿１に結合されている。具体的には、抵抗Ｒ１の他端は、トランジスタＳＷ１＿１のドレインに結合される。このトランジスタＳＷ１＿１のソースは、電源（例えば、Ｖｄｄ≦３．３Ｖ）、及び、トランジスタＱ２＿１のコレクタに結合されている。
　また、トランジスタＱ１＿１のコレクタは、トランジスタＳＷ２＿１及びトランジスタＱ２＿１にも結合されている。具体的には、トランジスタＱ１＿１のコレクタは、トランジスタＳＷ２＿１のドレインに結合され、トランジスタＱ２＿１のベースに結合される。トランジスタＳＷ２＿１のソースは、グランドに結合されている。
　トランジスタＱ２＿１のエミッタは、トランジスタＱ３＿１のコレクタに結合されており、トランジスタＱ３＿１のエミッタは、グランドに結合されている。一実施形態においては、トランジスタＱ３＿１のエミッタは、抵抗を介してグランドに結合し得る。
　第１のトランスインピーダンス増幅器１２においては、トランジスタＱ２＿１のエミッタとトランジスタＱ３＿１のコレクタの間のノードに接続されたノードＮ１が、帰還ノードを構成している。また、ノードＮ１は、出力端子ＯＵＴ１にも接続されており、出力ノードでもある。
　また、第１のトランスインピーダンス増幅器１２では、第１の抵抗ＲＦ１の一端が、入力トランジスタＱ０のベース及び入力端子ＩＮの間に存在する入力ノードＮ０に接続されている。また、第１の抵抗ＲＦ１の他端は、ノードＮ１に接続されている。したがって、第１の抵抗ＲＦ１は、第１のトランスインピーダンス増幅器１２の帰還抵抗である。第１のトランスインピーダンス増幅器１２では、キャパシタＣ１が、この第１の抵抗ＲＦ１と並列に設けられている。
　次に、第２のトランスインピーダンス増幅器１４について説明する。第２のトランスインピーダンス増幅器１４は、入力トランジスタＱ０、第２のトランジスタＱ１＿２、及び、第２の抵抗ＲＦ２を含んでいる。第２のトランジスタＱ１＿２は、例えば、ｎｐｎバイポーラ接合トランジスタである。
　第２のトランスインピーダンス増幅器１４は、抵抗Ｒ２、キャパシタＣ２、トランジスタＳＷ１＿２、トランジスタＳＷ２＿２、トランジスタＱ２＿２、及び、トランジスタＱ３＿２を更に含み得る。トランジスタＳＷ１＿２及びトランジスタＳＷ２＿２は、例えば、ＭＯＳスイッチであり、トランジスタＱ２＿２及びトランジスタＱ３＿２は、例えば、ｎｐｎバイポーラ接合トランジスタである。
　第２のトランスインピーダンス増幅器１４では、入力トランジスタＱ０、第２のトランジスタＱ１＿２、及び、抵抗Ｒ２が、第２のカスコード増幅器を構成している。第２のトランジスタＱ１＿２のエミッタは、入力トランジスタＱ０のコレクタに結合されている。第２のトランジスタＱ１＿２のコレクタは、抵抗Ｒ２の一端に接続されている。
　抵抗Ｒ２の他端は、トランジスタＳＷ１＿２に結合されている。具体的には、抵抗Ｒ２の他端は、トランジスタＳＷ１＿２のドレインに結合される。このトランジスタＳＷ１＿２のソースは、電源（例えば、Ｖｄｄ≦３．３Ｖ）、及び、トランジスタＱ２＿２のコレクタに結合されている。
　また、トランジスタＱ１＿２のコレクタは、トランジスタＳＷ２＿２及びトランジスタＱ２＿２にも結合されている。具体的には、トランジスタＱ１＿２のコレクタは、トランジスタＳＷ２＿２のドレインに結合され、トランジスタＱ２＿２のベースに結合される。トランジスタＳＷ２＿２のソースは、グランドに結合されている。
　トランジスタＱ２＿２のエミッタは、トランジスタＱ３＿２のコレクタに結合されており、トランジスタＱ３＿２のエミッタは、グランドに結合されている。一実施形態においては、トランジスタＱ３＿２のエミッタは、抵抗を介してグランドに結合し得る。
　第２のトランスインピーダンス増幅器１４においては、トランジスタＱ２＿２のエミッタとトランジスタＱ３＿２のコレクタの間のノードに接続されたノードＮ２が、帰還ノードを構成している。また、ノードＮ２は、出力端子ＯＵＴ２にも接続されており、出力ノードでもある。
　第２の抵抗ＲＦ２の一端は、第１の抵抗ＲＦ１の他端、即ち、帰還ノードＮ１に接続されている。また、第２の抵抗ＲＦ２の他端は、ノードＮ２に接続されている。また、キャパシタＣ２が、この第２の抵抗ＲＦ２と並列に設けられている。第２のトランスインピーダンス増幅器１４では、第１の抵抗Ｒ１と第２の抵抗Ｒ２の直列接続により、当該第２のトランスインピーダンス増幅器１４の帰還抵抗が構成されている。
　かかる第１のトランスインピーダンス増幅器１２及び第２のトランスインピーダンス増幅器１４には、制御ロジック１６から制御信号が与えられる。具体的に、制御ロジック１６は、第１のトランスインピーダンス増幅器１２のトランジスタＱ１＿１、ＳＷ１＿１、ＳＷ２＿１、Ｑ３＿１に制御信号を与え、第２のトランスインピーダンス増幅器１４のトランジスタＱ１＿２、ＳＷ１＿２、ＳＷ２＿２、Ｑ３＿２に制御信号を与える。これにより、制御ロジック１６は、第１のトランスインピーダンス増幅器１２及び第２のトランスインピーダンス増幅器１４の一方を動作状態とし、他方を非動作状態とする。
　第１のトランスインピーダンス増幅器１２を動作状態とする場合には、トランジスタＱ１＿１、トランジスタＱ３＿１、及び、トランジスタＳＷ１＿１を動作状態とし、トランジスタＳＷ２＿１を非動作状態とする信号が、制御ロジック１６から与えられる。
　トランジスタＱ１＿１及びトランジスタＱ３＿１を動作状態とするために、制御ロジック１６は、トランジスタＱ１＿１のベース及びトランジスタＱ３＿１のベースに高電圧（例えば、１．２Ｖ）を与える。トランジスタＳＷ１＿１を動作状態とするために、制御ロジック１６は、トランジスタＳＷ１＿１を「ＯＮ」とするための信号を、トランジスタＳＷ１＿１のゲートに与える。トランジスタＳＷ１＿１がＰＭＯＳスイッチである場合には、トランジスタＳＷ１＿１を「ＯＮ」とするための信号は、０Ｖといった低電圧である。また、トランジスタＳＷ２＿１を非動作状態とするために、制御ロジック１６は、トランジスタＳＷ２＿１を「ＯＦＦ」とするための信号を、トランジスタＳＷ２＿１のゲートに与える。トランジスタＳＷ２＿１がＮＭＯＳスイッチである場合には、トランジスタＳＷ２＿１を「ＯＦＦ」とするための信号は、０Ｖといった低電圧である。
　第１のトランスインピーダンス増幅器１２が動作状態になると、当該第１のトランスインピーダンス増幅器１２は、ノードＮ０に受けた入力電流信号を第１の速度で出力端子ＯＵＴ１における出力電圧信号へと変換する。動作状態においては、抵抗Ｒ１とトランジスタＱ１＿１の間のノードＢ１とノードＮ１には電圧が形成される。このノードＮ１における電圧が、出力電圧信号となる。
　一方、第１のトランスインピーダンス増幅器１２を非動作状態とする場合には、トランジスタＱ１＿１、トランジスタＱ３＿１、及び、トランジスタＳＷ１＿１を非動作状態とし、トランジスタＳＷ２＿１を動作状態とする信号が、制御ロジック１６から与えられる。
　トランジスタＱ１＿１及びトランジスタＱ３＿１を非動作状態とするために、制御ロジック１６は、トランジスタＱ１＿１のベース及びトランジスタＱ３＿１のベースに低電圧（例えば、０Ｖ）を与える。トランジスタＳＷ１＿１を非動作状態とするために、制御ロジック１６は、トランジスタＳＷ１＿１を「ＯＦＦ」とするための信号を、トランジスタＳＷ１＿１のゲートに与える。トランジスタＳＷ１＿１がＰＭＯＳスイッチである場合には、トランジスタＳＷ１＿１を「ＯＦＦ」とするための信号は、Ｖｄｄといった高電圧である。また、トランジスタＳＷ２＿１を動作状態とするために、制御ロジック１６は、トランジスタＳＷ２＿１を「ＯＮ」とするための信号を、トランジスタＳＷ２＿１のゲートに与える。トランジスタＳＷ２＿１がＮＭＯＳスイッチである場合には、トランジスタＳＷ２＿１を「ＯＮ」とするための信号は、Ｖｄｄといった高電圧である。
　第１のトランスインピーダンス増幅器１２が非動作状態になると、ノードＢ１がグランドに結合され、ノードＮ１では高インピーダンスが得られる。
　第２のトランスインピーダンス増幅器１４を動作状態とする場合には、トランジスタＱ１＿２、トランジスタＱ３＿２、及び、トランジスタＳＷ１＿２を動作状態とし、トランジスタＳＷ２＿２を非動作状態とする信号が制御ロジック１６から与えられる。
　トランジスタＱ１＿２及びトランジスタＱ３＿２を動作状態とするために、制御ロジック１６は、トランジスタＱ１＿２のベース及びトランジスタＱ３＿２のベースに高電圧（例えば、１．２Ｖ）を与える。トランジスタＳＷ１＿２を動作状態とするために、制御ロジック１６は、トランジスタＳＷ１＿２を「ＯＮ」とするための信号を、トランジスタＳＷ１＿２のゲートに与える。トランジスタＳＷ１＿２がＰＭＯＳスイッチである場合には、トランジスタＳＷ１＿２を「ＯＮ」とするための信号は、０Ｖといった低電圧である。また、トランジスタＳＷ２＿２を非動作状態とするために、制御ロジック１６は、トランジスタＳＷ２＿２を「ＯＦＦ」とするための信号を、トランジスタＳＷ２＿２のゲートに与える。トランジスタＳＷ２＿２がＮＭＯＳスイッチである場合には、トランジスタＳＷ２＿２を「ＯＦＦ」とするための信号は、０Ｖといった低電圧である。
　第２のトランスインピーダンス増幅器１４が動作状態になると、当該第２のトランスインピーダンス増幅器１４は、ノードＮ０に受けた入力電流信号を第２の速度で出力端子ＯＵＴ２における出力電圧信号へと変換する。動作状態においては、抵抗Ｒ２とトランジスタＱ１＿２の間のノードＢ２とノードＮ２には電圧が形成される。このノードＮ２における電圧が、出力電圧信号となる。
　一方、第２のトランスインピーダンス増幅器１４を非動作状態とする場合には、トランジスタＱ１＿２、トランジスタＱ３＿２、及び、トランジスタＳＷ１＿２を非動作状態とし、トランジスタＳＷ２＿２を動作状態とする信号が制御ロジック１６から与えられる。
　トランジスタＱ１＿２及びトランジスタＱ３＿２を非動作状態とするために、制御ロジック１６は、トランジスタＱ１＿２のベース及びトランジスタＱ３＿２のベースに低電圧（例えば、０Ｖ）を与える。トランジスタＳＷ１＿２を非動作状態とするために、制御ロジック１６は、トランジスタＳＷ１＿２を「ＯＦＦ」とするための信号を、トランジスタＳＷ１＿２のゲートに与える。トランジスタＳＷ１＿２がＰＭＯＳスイッチである場合には、トランジスタＳＷ１＿２を「ＯＦＦ」とするための信号は、Ｖｄｄといった高電圧である。また、トランジスタＳＷ２＿２を動作状態とするために、制御ロジック１６は、トランジスタＳＷ２＿２を「ＯＮ」とするための信号を、トランジスタＳＷ２＿２のゲートに与える。トランジスタＳＷ２＿２がＮＭＯＳスイッチである場合には、トランジスタＳＷ２＿２を「ＯＮ」とするための信号は、Ｖｄｄといった高電圧である。
　第２のトランスインピーダンス増幅器１４が非動作状態になると、ノードＢ２がグランドに結合され、ノードＮ２では高インピーダンスが得られる。
　以上説明した集積回路１０によれば、第１の抵抗ＲＦ１と第２の抵抗ＲＦ２とが直列接続されることによって、第２のトランスインピーダンス増幅器１４の帰還抵抗が構成されている。これにより、入力ノードＮ０には、第１の抵抗ＲＦ１の一端のみが接続されている。その結果、入力ノードＮ０への帰還抵抗の接続数が少なくなっている。また、入力ノードＮ０への接続数が少ないので、入力ノードを含む配線の長さを短くすることができる。したがって、入力ノードＮ０における寄生容量及び寄生インダクタンスの増加が防止される。これにより、トランスインピーダンス増幅器の性能が改善される。さらに、第２のトランスインピーダンス増幅器１４の帰還抵抗の抵抗値は、第１の抵抗ＲＦ１の抵抗値と第２の抵抗ＲＦ２の抵抗値との和であるので、第２の抵抗ＲＦ２の抵抗値を小さくすることができる。その結果、第２の抵抗ＲＦ２の大きさを小さくし、当該第２の抵抗ＲＦ２の実装面積を小さくすることができる。
　以下、集積回路１０の素子の定数を一応用例に従って説明する。ここでは、ＩＥＥＥ８０２．３ａｖにおいて規定された１０Ｇ－ＥＰＯＮ対称システムでの局側装置のトランスインピーダンス増幅器を、集積回路１０の応用例とする。このシステムでは、１０．３１２５Ｇｂ／ｓｅｃの上り信号と１．２５Ｇｂ／ｓｅｃの上り信号が、同一波長帯にて時分割多重によって多重化され、宅側から局側へと送信される。このため、局側装置用の光受信器は１０．３１２５Ｇｂ／ｓｅｃと１．２５Ｇｂ／ｓｅｃのビットレートの異なる光信号を所望の受信感度特性で受信できる必要がある。具体的に、ＩＥＥＥ８０２．３ａｖにおいては、受信感度仕様として、１０．３１２５Ｇｂ／ｓｅｃのビットレートの信号に対しては、１０－３のＢＥＲ（ビット誤り率）において、－２８．０ｄＢｍの受信感度が求められている。また、１．２５Ｇｂ／ｓｅｃのビットレートの信号に対しては、１０－１２のＢＥＲ（ビット誤り率）において、－２９．７８ｄＢｍの受信感度が求められている。
　一般に、トランスインピーダンス増幅器の受信感度特性は、ビットレートの約７０％以上の帯域を保ちながら、雑音特性を最小にすることにより、最適化される。トランスインピーダンス増幅器の帯域ＢＷは、ＢＷ＝Ａ／（２πＲＦＣＩＮ）により表すことができる。ここで、Ａは、増幅部の利得であり、ＲＦは帰還抵抗の抵抗値であり、ＣＩＮは入力容量である。
　入力容量ＣＩＮは、入力トランジスタＱ０の寄生容量、位相補償コンデンサ（キャパシタＣ１及び／又はキャパシタＣ２）の入力ノードへの換算容量（即ち、（１＋Ａ）倍））、及び、入力ノードの配線容量が含まれる。
　ＩＥＥＥ８０２．３ａｖでは、受光用光デバイスにＡＰＤ（アバランシェフォトダイオード）が想定されており、一般的な１０Ｇ用のＡＰＤでは、０．２ｐＦ程度の寄生容量が見込まれる。そして、初段トランジスタＱ０の容量を０．３ｐＦ、増幅部の利得Ａを５０、位相補償コンデンサＣ１の容量を１０ｆＦ、配線容量を５０ｆＦと仮定すると、入力容量ＣＩＮは１．０ｐＦとなる。したがって、第１の抵抗ＲＦ１の抵抗値を１０００Ωとすると、第１のトランスインピーダンス増幅器１２は、７．５ＧＨｚの帯域幅を得ることができる。
　同様に、１．２５Ｇｂ／ｓｅｃの信号を取り扱う第２のトランスインピーダンス増幅器１４には、９００ＭＨｚ以上の帯域が望まれる。ここで、帰還抵抗を５０００Ω、位相補償コンデンサの容量を１０ｆＦとすると、第２のトランスインピーダンス増幅器１４の帯域は１．５ＧＨｚとなり、所望の帯域が実現される。したがって、第２の抵抗ＲＦ２の抵抗値は、４０００Ωとなる。また、キャパシタＣ２の容量は、例えば、５０ｆＦとすることができる。
　次に受信感度について考察する。ここで、第１のトランスインピーダンス増幅器１２を１０．３１２５Ｇｂ／ｓｅｃの信号の受信に対して最適化して、１０－３のＢＥＲにおいて、－２８．０ｄＢｍの受信感度が得られているものとする。このとき、第２のトランスインピーダンス増幅器１４への切り替えが行われると、帯域が７．５ＧＨｚから１．５ＧＨｚへと狭くなる。これにより、第２のトランスインピーダンス増幅器１４のノイズ帯域も、第１のトランスインピーダンス増幅器１２のノイズ帯域より１／５倍狭くなり、その結果、７ｄＢの感度向上が見込まれる。また、第２のトランスインピーダンス増幅器１４への切り替えにより、帰還抵抗値が増加して、トランスインピーダンス利得が７ｄＢ増加するので、さらに受信感度が向上する。この受信感度の向上は、増幅部のノイズ特性に依存するが、３～５ｄＢ程度の向上である。したがって、第２のトランスインピーダンス増幅器１４では、１ＧＨｚの信号に対して、１０－３のＢＥＲにおいて－３８ｄＢｍの受信感度が見込まれる。光受信デバイスにＡＰＤを使用する場合には、１０－３のＢＥＲと１０－１２のＢＥＲとでは、受信レベルに約６ｄＢの差がある。したがって、第２のトランスインピーダンス増幅器１４では、１０－１２のＢＥＲにおいて－３２ｄＢｍの受信感度が得られ、ＩＥＥＥ８０２．３ａｖに規定された上述の受信感度が達成される。
　一般的に、トランスインピーダンス増幅器では、マルチレート対応のために入力ノードへの配線数を増加させると、上述した帯域ＢＷの式から明らかなように、入力容量ＣＩＮが増加し、帯域幅の減少が生じる。例えば、１０．３１２５Ｇｂ／ｓｅｃの信号に対して、トランスインピーダンス増幅器の利得Ａが５０で帰還抵抗値が１０００Ωである場合に、入力ノードに接続する配線数がして入力容量が３０ｆＦ増加すると、帯域ＢＷは７．５ＧＨｚから７．３ＧＨｚに０．３ＧＨｚ減少する。この０．２ＧＨｚの帯域幅の減少を保証するためには、帰還抵抗値を１０００Ωから９７０Ωに減少させる必要がある。この帰還抵抗値の減少はトランスインピーダンス利得を低下させ、トランスインピーダンス増幅器の受信感度を０．１～０．２ｄＢ低下させる。同様に、入力容量が５０ｆＦ増加した場合には、０．２～０．３ｄＢの受信感度の低下が生じる。しかしながら、本実施形態のトランスインピーダンス増幅器によれば、配線数を増加することなくマルチレート対応を実現することができるので、受信感度を維持することが可能である。
　以下、集積回路１０に採用し得る回路レイアウトについて説明する。図２は、一実施形態に係るトランスインピーダンス増幅器のレイアウトを示す平面図である。図２に示すように、集積回路１０は、領域Ｆ１、領域Ｆ２、領域Ｆ３、及び領域Ｆ４を含んでいる。領域Ｆ１、領域Ｆ２、及び、領域Ｆ３は、第１の方向に順に設けられている。領域Ｆ４は、第１の方向に直交する第２の方向において、領域Ｆ１、領域Ｆ２、及び、領域Ｆ３に隣接している。
　領域Ｆ１には、ノードＮ０を含む配線が設けられている。また、本例では、領域Ｆ１に、第１の抵抗ＲＦ１が設けられている。なお、第１の抵抗ＲＦ１は、第４の領域Ｆ４に設けられていてもよい。
　領域Ｆ２には、増幅部Ａ１、増幅部Ａ２、及び、入力トランジスタＱ０が設けられている。入力トランジスタＱ０は、第２の方向において、増幅部Ａ１と増幅部Ａ２との間に設けられている。増幅部Ａ１は、第１のトランジスタＱ１＿１、抵抗Ｒ１、トランジスタＳＷ１＿１、トランジスタＳＷ２＿１、トランジスタＱ２＿１、及び、トランジスタＱ３＿１を含んでいる。また、増幅部Ａ２は、第２のトランジスタＱ１＿２、抵抗Ｒ２、トランジスタＳＷ１＿２、トランジスタＳＷ２＿２、トランジスタＱ２＿２、及び、トランジスタＱ３＿２を含んでいる。
　また、領域Ｆ３には、第２の抵抗ＲＦ２が設けられている。第２の抵抗ＲＦ２と第１の抵抗ＲＦ１を接続する配線は、領域Ｆ３及び領域Ｆ４を通っている。図２に示すレイアウトによれば、第２の抵抗ＲＦ２、及び、第１の抵抗ＲＦ１と第２の抵抗ＲＦ２と接続する配線を、領域Ｆ１以外の領域に設けることができる。したがって、領域Ｆ１の第１の方向における幅を小さくすることができる。その結果、入力ノードＮ０の寄生容量を小さくすることができる。なお、第２の抵抗ＲＦ２は、第４の領域Ｆ４に設けられてもよい。この場合には、第１の抵抗ＲＦ１と第２の抵抗ＲＦ２と接続する配線は、第４の領域Ｆ４のみに設けられる。
　以下、集積回路１０の変形態様について説明する。図３は、別の一実施形態に係るトランスインピーダンス増幅器を示す回路図である。図３に示す集積回路１０Ａは、集積回路１０の構成要素に加えて、出力副回路１８を更に備えている。
　出力副回路１８は、トランジスタＱ４＿１、トランジスタＱ５＿１、トランジスタＱ４＿２、及び、トランジスタＱ５＿２を備えている。トランジスタＱ４＿１、トランジスタＱ５＿１、トランジスタＱ４＿２、及び、トランジスタＱ５＿２は、例えば、ｎｐｎバイポーラ接合トランジスタである。
　トランジスタＱ４＿１のコレクタは、電源に結合されており、トランジスタＱ４＿１のベースは、トランジスタＱ２＿１のベースに結合されている。トランジスタＱ４＿１のエミッタは、トランジスタＱ５＿１のコレクタに結合されている。トランジスタＱ５＿１のベースは、トランジスタＱ３＿１のベースに結合されており、トランジスタＱ５＿１のエミッタはグランドに結合されている。トランジスタＱ４＿１は、トランジスタＱ２＿１と同様に動作し、トランジスタＱ５＿１は、トランジスタＱ３＿１と同様に動作する。
　また、トランジスタＱ４＿２のコレクタは、電源に結合されており、トランジスタＱ４＿２のベースは、トランジスタＱ２＿２のベースに結合されている。トランジスタＱ４＿２のエミッタは、トランジスタＱ５＿２のコレクタに結合されている。トランジスタＱ５＿２のベースは、トランジスタＱ３＿２のベースに結合されており、トランジスタＱ５＿２のエミッタはグランドに結合されている。トランジスタＱ４＿２は、トランジスタＱ２＿２と同様に動作し、トランジスタＱ５＿２は、トランジスタＱ３＿２と同様に動作する。
　トランジスタＱ４＿１のエミッタとトランジスタＱ５＿１のコレクタとの間のノードＮ１’は、第１のトランスインピーダンス増幅器１２の出力ノードを構成しており、共通出力端子ＯＵＴに結合されている。また、トランジスタＱ４＿２のエミッタとトランジスタＱ５＿２のコレクタとの間のノードＮ２’は、第２のトランスインピーダンス増幅器１４の出力ノードを構成しており、共通出力端子ＯＵＴに結合されている。
　このように、第１のトランスインピーダンス増幅器１２及び第２のトランスインピーダンス増幅器１４は、出力ノードを共有することも可能である。
　以下、更に別の実施形態に係るトランスインピーダンス増幅器について説明する。図４は、別の一実施形態に係るトランスインピーダンス増幅器の回路図である。図４に示すトランスインピーダンス増幅器も、集積回路１０Ｂとして構成されている。集積回路１０Ｂは、集積回路１０の構成要素に加えて、第３のトランスインピーダンス増幅器２０を更に備えている。
　第３のトランスインピーダンス増幅器２０は、入力トランジスタＱ０、第３のトランジスタＱ１＿３、及び、第３の抵抗ＲＦ３を含んでいる。第３のトランジスタＱ１＿３は、例えば、ｎｐｎバイポーラ接合トランジスタである。
　第３のトランスインピーダンス増幅器２０は、抵抗Ｒ３、キャパシタＣ３、トランジスタＳＷ１＿３、トランジスタＳＷ２＿３、トランジスタＱ２＿３、及び、トランジスタＱ３＿３を更に含み得る。トランジスタＳＷ１＿３及びトランジスタＳＷ２＿３は、例えば、ＭＯＳスイッチであり、トランジスタＱ２＿３及びトランジスタＱ３＿３は、例えば、ｎｐｎバイポーラ接合トランジスタである。
　第３のトランスインピーダンス増幅器２０では、入力トランジスタＱ０、第３のトランジスタＱ１＿３、及び、抵抗Ｒ３が、第３のカスコード増幅器を構成している。第３のトランジスタＱ１＿３のエミッタは、入力トランジスタＱ０のコレクタに結合されている。第３のトランジスタＱ１＿３のコレクタは、抵抗Ｒ３の一端に接続されている。
　抵抗Ｒ３の他端は、トランジスタＳＷ１＿３に結合されている。具体的には、抵抗Ｒ３の他端は、トランジスタＳＷ１＿３のドレインに結合される。このトランジスタＳＷ１＿３のソースは、電源（例えば、Ｖｄｄ≦３．３Ｖ）、及び、トランジスタＱ２＿３のコレクタに結合されている。
　また、トランジスタＱ１＿３のコレクタは、トランジスタＳＷ２＿３及びトランジスタＱ２＿３にも結合されている。具体的には、トランジスタＱ１＿３のコレクタは、トランジスタＳＷ２＿３のドレインに結合され、トランジスタＱ２＿３のベースに結合される。トランジスタＳＷ２＿３のソースは、グランドに結合されている。
　トランジスタＱ２＿３のエミッタは、トランジスタＱ３＿３のコレクタに結合されており、トランジスタＱ３＿３のエミッタは、グランドに結合されている。一実施形態においては、トランジスタＱ３＿３のエミッタは、抵抗を介してグランドに結合し得る。
　第３のトランスインピーダンス増幅器２０においては、トランジスタＱ２＿３のエミッタとトランジスタＱ３＿３のコレクタの間のノードに接続されたノードＮ３が、帰還ノードを構成している。また、ノードＮ３は、出力端子ＯＵＴ３にも接続されており、出力ノードでもある。
　第３の抵抗ＲＦ３の一端は、第２の抵抗ＲＦ２の他端、即ち、帰還ノードＮ２に接続されている。また、第３の抵抗ＲＦ３の他端は、ノードＮ３に接続されている。また、キャパシタＣ３が、この第３の抵抗ＲＦ３と並列に設けられている。したがって、第３のトランスインピーダンス増幅器２０では、第１の抵抗ＲＦ１、第２の抵抗ＲＦ２、及び、第３の抵抗ＲＦ３の直列接続により、当該第３のトランスインピーダンス増幅器２０の帰還抵抗が構成されている。
　集積回路１０Ｂにおいては、制御ロジック１６Ｂが、第１のトランスインピーダンス増幅器１２、第２のトランスインピーダンス増幅器１４、及び第３のトランスインピーダンス増幅器２０に制御信号を与える。これにより、第１のトランスインピーダンス増幅器１２、第２のトランスインピーダンス増幅器１４、及び、第３トランスインピーダンス増幅器２０のうち一つが動作状態となり、他のトランスインピーダンス増幅器が非動作状態となる。
　第３のトランスインピーダンス増幅器２０を動作状態とする場合には、第１及び第２のトランスインピーダンス増幅器と同様に、トランジスタＱ１＿３、トランジスタＳＷ１＿３、トランジスタＱ３＿３を動作状態とする信号、及び、トランジスタＳＷ２＿２を非動作状態とする信号が、制御ロジック１６Ｂから与えられる。また、第３のトランスインピーダンス増幅器２０を非動作状態とする場合には、第１及び第２のトランスインピーダンス増幅器と同様に、トランジスタＱ１＿３、トランジスタＳＷ１＿３、トランジスタＱ３＿３を非動作状態とする信号、及び、トランジスタＳＷ２＿２を動作状態とする信号が、制御ロジック１６Ｂから与えられる。
　第３のトランスインピーダンス増幅器２０が動作状態になると、当該第３のトランスインピーダンス増幅器１２は、ノードＮ０に受けた入力電流信号を第３の速度で出力端子ＯＵＴ３における出力電圧信号へと変換する。動作状態においては、抵抗Ｒ３とトランジスタＱ１＿３の間のノードＢ３とノードＮ３には電圧が形成される。このノードＮ３における電圧が、出力電圧信号となる。一方、第３のトランスインピーダンス増幅器２０が非動作状態になると、ノードＢ３がグランドに結合され、ノードＮ３では高インピーダンスが得られる。
　この集積回路１０Ｂのように、本発明のトランスインピーダンス増幅器は、３以上のビットレートに対応した複数のトランスインピーダンス増幅器を備え得る。また前段の抵抗と後段の抵抗との直列接続により、後段のトランスインピーダンス増幅器の帰還抵抗が構成される。これにより、入力ノードＮ０に接続する配線数を削減することができる。また、帰還抵抗の一部である後段の抵抗の抵抗値を小さくすることができ、当該後段の抵抗のサイズを小さくすることができる。
　次に、集積回路１０Ｂの素子の定数を一応用例に従って説明する。ここでは、第１のトランスインピーダンス増幅器１２が１０Ｇｂ／ｓｅｃの信号に対応し、第２のトランスインピーダンス増幅器１４が２．４８Ｇｂ／ｓｅｃの信号に対応し、第３のトランスインピーダンス増幅器２０が１．２４Ｇｂ／ｓｅｃの信号に対応しているものとする。２．４８Ｇｂ／ｓｅｃ、１．２４Ｇｂ／ｓｅｃのビットレートは、ＩＴＵ－Ｔ　Ｇ．９８４勧告のＧ－ＰＯＮとして規定されており、１０Ｇｂ／ｓｅｃのビットレートは次世代ＰＯＮとして議論されている。
　集積回路１０について上述した論議と同様に設計すれば、第１の抵抗ＲＦ１の抵抗値を１０００Ω、キャパシタＣ１の容量を１０ｆＦとすれば、第１のトランスインピーダンス増幅器１２の帯域は７．５ＧＨｚとなる。また、第２の抵抗ＲＦ２の抵抗値を２０００Ω、キャパシタＣ２の容量を３０ｆＦとすれば、第２のトランスインピーダンス増幅器１４の帯域は２．５ＧＨｚとなる。さらに、第３の抵抗ＲＦ３の抵抗値を２０００Ω、キャパシタＣ３の容量を５０ｆＦとすれば、第３のトランスインピーダンス増幅器２０の帯域は１．５ＧＨｚとなる。したがって、第１～第３のトランスインピーダンス増幅器では、ビットレートの約７０％以上の帯域が確保される。
　次に受信感度について説明する。ここでは、第１のトランスインピーダンス増幅器１２の受信感度を最適化して、１０－３のＢＥＲにおいて－２８ｄＢｍの受信感度が得られているものとする。このとき、第２のトランスインピーダンス増幅器１４の帰還抵抗の抵抗値は３０００Ωであるので、第１のトランスインピーダンス増幅器１２の帰還抵抗の抵抗値の３倍の抵抗値である。したがって、第２のトランスインピーダンス増幅器１４では、ノイズ帯域が、第１のトランスインピーダンス増幅器１２のノイズ帯域より１／３倍となり、トランスインピーダンス利得が３倍になる。これにより、ことから、第２のトランスインピーダンス増幅器１４では、７～９ｄＢ程度の感度改善が見込まれ、１０－３のＢＥＲにおいて－３５．０ｄＢｍの受信感度が実現される。また、第３のトランスインピーダンス増幅器２０においては、１０－１２のＢＥＲにおいて－３２．０ｄＢｍの受信感度が実現される。
　次に、集積回路１０Ｂに採用し得る回路レイアウトについて説明する。図５は、一実施形態に係るトランスインピーダンス増幅器のレイアウトを示す平面図である。ここでは、図５に示す回路レイアウトについて、図２に示すレイアウトと異なる点について説明する。
　図５に示すように、第２の領域Ｆ２には、増幅部Ａ３が更に設けられている。増幅部Ａ３は、第３のトランジスタＱ１＿３、抵抗Ｒ３、トランジスタＳＷ１＿３、トランジスタＳＷ２＿３、トランジスタＱ２＿３、及び、トランジスタＱ３＿３を含んでいる。
　第３の領域Ｆ３には、第３の抵抗ＲＦ３が更に設けられている。また、第３の抵抗ＲＦ３と第２の抵抗ＲＦ２とを接続する配線が、第３の領域Ｆ３を通っている。したがって、図５に示すレイアウトによれば、第２の抵抗ＲＦ２、第３の抵抗ＲＦ３、第１の抵抗ＲＦ１と第２の抵抗ＲＦ２と接続する配線、及び、第２の抵抗ＲＦ２と第３の抵抗ＲＦ３とを接続する配線を、領域Ｆ１以外の領域に設けることができる。したがって、領域Ｆ１の第１の方向における幅を小さくすることができる。その結果、入力ノードＮ０の寄生容量を小さくすることができる。
　以下、集積回路１０Ｂの変形態様について説明する。図６は、更に別の一実施形態に係るトランスインピーダンス増幅器を示す回路図である。図６に示す集積回路１０Ｃは、集積回路１０Ｂの構成要素に加えて、出力副回路１８Ｃを更に備えている。ここでは、出力副回路１８Ｃについて、出力副回路１８と異なる点について説明する。
　出力副回路１８Ｃは、出力副回路１８の構成要素に加えて、トランジスタＱ４＿３及びトランジスタＱ５＿３を備えている。トランジスタＱ４＿３のコレクタは、電源に結合されており、トランジスタＱ４＿３のベースは、トランジスタＱ２＿３のベースに結合されている。トランジスタＱ４＿３のエミッタは、トランジスタＱ５＿３のコレクタに結合されている。トランジスタＱ５＿３のベースは、トランジスタＱ３＿３のベースに結合されており、トランジスタＱ５＿３のエミッタはグランドに結合されている。トランジスタＱ４＿３は、トランジスタＱ２＿３と同様に動作し、トランジスタＱ５＿３は、トランジスタＱ３＿３と同様に動作する。
　トランジスタＱ４＿３のエミッタとトランジスタＱ５＿３のコレクタとの間のノードＮ３’は、第３のトランスインピーダンス増幅器２０の出力ノードを構成している。共通出力端子ＯＵＴには、ノードＮ１’及びノードＮ２’に加えて、ノードＮ３’も結合されている。このように、３以上のトランスインピーダンス増幅器の出力ノードを共通出力端子に接続することも可能である。
　以下、上述したトランスインピーダンス増幅器又は出力回路を適用可能な光検出システムについて説明する。図７は、一実施形態に係る光検出システムを示す図である。図７に示すシステム３０は、光通信システムでの種々の用途に使用することができる。システム３０は、光検出器３２、トランスインピーダンス増幅器３４（例えば、集積回路１０、１０Ａ、１０Ｂ、又は１０Ｃ）、及び、リミティング増幅器３６を備えている。
　光検出器３２は、本実施形態における電流ソースであり、例えば、フォトダイオードであってもよい。フォトダイオードは、光子を受けて、これに応じて電流信号（例えば、光電流）を生成することができる。
　トランスインピーダンス増幅器３４は、光検出器３２からの電流信号を受けて、当該電流信号を、例えば、複数のレートのうちの一つで、当該電流信号を電圧信号に変換することができる。リミティング増幅器３６は、トランスインピーダンス増幅器３４からの電圧信号を受けて、例えば、当該電圧信号を減衰させて、システム３０の後続のステージを入力オーバードライブから保護することができる。
　種々の実施形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることができることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
　１０，１０Ａ，１０Ｂ，１０Ｃ…集積回路（トランスインピーダンス増幅器）、１２…トランスインピーダンス増幅器、１４…第２のトランスインピーダンス増幅器、１６，１６Ｂ…制御ロジック、１８，１８Ｃ…出力副回路、２０…第３のトランスインピーダンス増幅器、ＩＮ…入力端子、Ｎ０…入力ノード、Ｎ１～Ｎ３…帰還ノード、ＯＵＴ…共通出力端子、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３…出力端子、Ｑ０…入力トランジスタ、Ｑ１＿１…第１のトランジスタ、Ｑ１＿２…第２のトランジスタ、Ｑ１＿３…第３のトランジスタ、Ｑ２＿１，Ｑ２＿２，Ｑ２＿３，Ｑ３＿１，Ｑ３＿２，Ｑ３＿３，Ｑ３＿３，Ｑ４＿１，Ｑ４＿２，Ｑ４＿３，Ｑ５＿１，Ｑ５＿２，Ｑ５＿３…トランジスタ、Ｒ１，Ｒ２，Ｒ３…抵抗、ＲＦ１…第１の抵抗、ＲＦ２…第２の抵抗、ＲＦ３…第３の抵抗、ＳＷ１＿１，ＳＷ１＿２，ＳＷ１＿３，ＳＷ２＿１，ＳＷ２＿２，ＳＷ２＿３…トランジスタ。

Claims (5)

  1. 　入力ノードに接続する入力トランジスタ、該入力トランジスタにカスコード結合された第１のトランジスタ、及び、前記入力ノードに接続された一端と帰還ノードに接続された他端とを有する第１の抵抗を含む第１のトランスインピーダンス増幅器であって、該第１のトランスインピーダンス増幅器を動作状態と非動作状態との間で切り替えるためのスイッチを更に含む、該第１のトランスインピーダンス増幅器と、
    　前記入力トランジスタ、該入力トランジスタにカスコード結合された第２のトランジスタ、前記第１の抵抗、及び、一端及び他端を有する第２の抵抗を含む第２のトランスインピーダンス増幅器であって、該第２のトランスインピーダンス増幅器を動作状態と非動作状態との間で切り替えるためのスイッチを更に含む、該第２のトランスインピーダンス増幅器と、
    を備え、
    　前記第２の抵抗の前記一端が、前記第１の抵抗の前記他端に接続されており、該第２の抵抗の前記他端が、前記第２のトランスインピーダンス増幅器の帰還ノードに接続されている、集積回路。
  2. 　前記第１のトランスインピーダンス増幅器の前記スイッチと前記第２のトランスインピーダンス増幅器の前記スイッチとに制御信号を与えて、前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器の一方が動作状態のときに、前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器の他方を非動作状態とする制御ロジックを更に備える、請求項１に記載の集積回路。
  3. 　第１の方向に順に設けられた第１の領域、第２の領域、及び第３の領域、並びに、前記第１の方向に交差する第２の方向において前記第１～第３の領域に隣接する第４の領域を含んでおり、
    　前記第１の領域には、前記入力ノードを含む配線が設けられており、
    　前記第２の領域には、前記入力トランジスタ、前記第１のトランジスタ、第１のトランスインピーダンス増幅器の前記スイッチ、前記第２のトランジスタ、第２のトランスインピーダンス増幅器の前記スイッチが設けられており、
    　前記第１の抵抗は、前記第１の領域又は前記第４の領域に設けられており、
    　前記第２の抵抗が、前記第３の領域又は前記第４の領域に設けられており、
    　前記第１の抵抗の前記他端と前記第２の抵抗の前記一端とを接続する配線が、前記第４の領域を通っている、
    請求項１又は２に記載の集積回路。
  4. 　入力ノードに接続する入力トランジスタ、該入力トランジスタにカスコード結合された第１のトランジスタ、及び、前記入力ノードに接続された一端と帰還ノードに接続された他端とを有する第１の抵抗を含む第１のトランスインピーダンス増幅器であって、該第１のトランスインピーダンス増幅器を非動作状態とするスイッチを更に含む、該第１のトランスインピーダンス増幅器と、
    　前記入力トランジスタ、該入力トランジスタにカスコード結合された第２のトランジスタ、前記第１の抵抗、及び、一端及び他端を有する第２の抵抗を含む第２のトランスインピーダンス増幅器であって、該第２のトランスインピーダンス増幅器を非動作状態とするスイッチを更に含む、該第２のトランスインピーダンス増幅器と、
    を備え、
    　前記第２の抵抗の前記一端が、前記第１の抵抗の前記他端に接続されており、該第２の抵抗の前記他端が、前記第２のトランスインピーダンス増幅器の帰還ノードに接続されている、トランスインピーダンス増幅器。
  5. 　電流ソースと、
    　前記電流ソースからの電流を電圧に変換する集積回路と、
    を備え、
    　前記集積回路は、
    　　前記電流ソースに接続された入力ノードに接続する入力トランジスタ、該入力トランジスタにカスコード結合された第１のトランジスタ、及び、前記入力ノードに接続された一端と帰還ノードに接続された他端とを有する第１の抵抗を含む第１のトランスインピーダンス増幅器であって、該第１のトランスインピーダンス増幅器を非動作状態とするスイッチを更に含む、該第１のトランスインピーダンス増幅器と、
    　　前記入力トランジスタ、該入力トランジスタにカスコード結合された第２のトランジスタ、前記第１の抵抗、及び、一端及び他端を有する第２の抵抗を含む第２のトランスインピーダンス増幅器であって、該第２のトランスインピーダンス増幅器を非動作状態とするスイッチを更に含む、該第２のトランスインピーダンス増幅器と、
    を備え、
    　前記第２の抵抗の前記一端が、前記第１の抵抗の前記他端に接続されており、該第２の抵抗の前記他端が、前記第２のトランスインピーダンス増幅器の帰還ノードに接続されている、
    システム。
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