WO2011158699A1 - 画像処理装置 - Google Patents

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WO2011158699A1
WO2011158699A1 PCT/JP2011/063067 JP2011063067W WO2011158699A1 WO 2011158699 A1 WO2011158699 A1 WO 2011158699A1 JP 2011063067 W JP2011063067 W JP 2011063067W WO 2011158699 A1 WO2011158699 A1 WO 2011158699A1
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WO
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sdram
bit
pixels
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PCT/JP2011/063067
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English (en)
French (fr)
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山田　恭裕
律彦 永井
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NTT Electronics Corp
Original Assignee
NTT Electronics Corp
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Publication date
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Priority to JP2012520382A priority patent/JP5616965B2/ja
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Priority to CA2802666A priority patent/CA2802666C/en
Priority to US13/704,303 priority patent/US9286018B2/en
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/12—Digital output to print unit, e.g. line printer, chain printer
    • G06F3/1296—Printer job scheduling or printer resource handling
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/4038—Image mosaicing, e.g. composing plane images from plane sub-images

Definitions

  • the present invention relates to an image processing apparatus that improves the access efficiency of an SDRAM in data processing of the number of bits of pixels that are not a power of 2 by using pixels without waste during image processing.
  • Patent Document 1 As a conventional technique for converting 16-bit and 10-bit, there is one described in Patent Document 1.
  • a cell of 12 pixels eg 3 ⁇ 4 as an example
  • 8 ⁇ 8 image block which is a unit of image processing frequently used in image compression, etc.
  • data for 8 pixels is not used for image processing of 8 ⁇ 8 blocks, which is a waste.
  • This waste eventually reduces access efficiency.
  • 72 pixels are accessed for 64 pixels, and the access efficiency is about 89%.
  • the present invention has been made in view of the above problems, and an object of the present invention is to use the pixels without waste during image processing and access efficiency of SDRAM in data processing of the number of bits of pixels that are not a power of 2 Providing an image processing apparatus that improves the
  • an image processing apparatus includes an image processing unit that processes data related to an image, and a memory that stores data before or after processing, and the image processing on the image is performed.
  • An area corresponding to a processing unit by a unit is a block, and an area smaller than the block corresponding to a transfer unit of data with the memory in the image is a cell, and one or more of the block and two or more in the scanning direction of the image It is characterized in that when the above cells are arranged, both ends in the scanning direction coincide with each other.
  • the present invention it is possible to use the pixels without waste during image processing, and improve the access efficiency of the SDRAM in data processing of the number of bits of pixels that are not a power of two.
  • FIG. 1 is a block diagram showing the configuration of an image processing apparatus according to an embodiment of the present invention. It is a figure showing a part of image processing device concerning an embodiment of the invention in detail. It is a flowchart in the case of reading data from SDRAM concerning embodiment of this invention. It is a flow chart in the case of writing data to SDRAM concerning an embodiment of the invention. It is a timing chart in the case of reading data from Bank A, B of SDRAM concerning embodiment of this invention.
  • FIG. 7 is a diagram showing a relationship between 16-bit data read and written from the SDRAM and 40-bit data read and written from the SRAM according to the embodiment of the present invention. It is a figure which shows the order of the setting of the address which concerns on embodiment of this invention, and burst transfer of data.
  • FIG. 7 is a diagram showing in detail the flow of the Read operation in the efficient continuous burst access according to the embodiment of the present invention in clock cycles.
  • FIG. 7 is a diagram showing that the efficiency of continuous burst access is realized even when accessing the “zigzag” according to the embodiment of the present invention.
  • FIG. 1 is a diagram showing the relationship between the block and the position of a cell included in the image of the image processing apparatus according to the present embodiment.
  • an area for eight pixels in the scanning direction (so-called horizontal direction) and eight pixels in the vertical direction (FIG. 1A) Processing is performed in units of blocks).
  • the data of one pixel is 10-bit.
  • the image processing apparatus is provided with an SDRAM (Synchronous Dynamic Random Access Memory), and the word as a unit of reading (hereinafter referred to as read) / write (hereinafter referred to as transfer) (generally referred to as transfer) is 16-bit. is there.
  • SDRAM Serial Dynamic Random Access Memory
  • 8-word continuous transfer burst access (burst transfer)) is performed.
  • the cell is an area (12 pixels) for 3 pixels in the scanning direction and 4 pixels in the vertical direction.
  • the processing of one block requires data of 64 pixels.
  • processing is performed with three blocks as the processing unit.
  • the number of blocks in the processing unit is preferably 10 or less.
  • the block is not limited to the area of 8 pixels in the scanning direction and 8 pixels in the vertical direction.
  • the block is a region for 8 pixels in the scanning direction and 16 pixels in the vertical direction, or as shown in FIG. 2B, 16 pixels for the scanning direction and 8 in the vertical direction It may be a region for pixels.
  • This block has, for example, a region of luminance components (Y component) for 8 pixels in the scanning direction and 8 pixels in the vertical direction, a region of color difference components (Cb components) for 4 pixels in the scanning direction and 8 pixels in the vertical direction, It consists of a region of color difference components (Cr components) for four pixels and eight pixels in the vertical direction.
  • Y component luminance components
  • Cb components color difference components
  • Cr components color difference components
  • the block is a region for 8 pixels in the scanning direction and 12 pixels in the vertical direction, or as shown in FIG. 2D, 12 pixels for the scanning direction and 8 in the vertical direction It may be a region for pixels.
  • This block includes, for example, a region of luminance components (Y component) for 8 pixels in the scanning direction and 8 pixels in the vertical direction, a region of color difference components (Cb components) for 4 pixels in the scanning direction and 4 pixels in the vertical direction, It consists of a region of color difference components (Cr components) for four pixels and four pixels in the vertical direction.
  • Y component luminance components
  • Cb components color difference components
  • Cr components color difference components
  • the cell is not limited to 12 pixels.
  • data of one pixel may be 12-bit and cells may be 10 pixels. Further, if two SDRAMs are used, if the doubled 16 words (256-bit) can be transferred by one burst access, the number of pixels of the cell can also be doubled.
  • the access efficiency of the SDRAM can be improved if the arrangement is performed based on the above criteria.
  • FIG. 3 is a block diagram showing the configuration of the image processing apparatus.
  • the image processing apparatus includes an image processing unit 1, an SRAM 2, an SDRAM 3, a data selector unit DS, a shift register unit 4, a data selector DS1, a counter 5, an SRAM address timing generation unit 6, an SRAM address generation table 7, and an SDRAM signal generation. And an SDRAM parameter setting unit 9.
  • the SRAM 2 is a work memory.
  • the SRAM is used as a work memory in the image processing apparatus because the random access is easy and the medium capacity is easily realized.
  • the buffer for the SDRAM 3 is composed of the SRAM 2 (work memory) and the shift register unit 4 (arrangement of a plurality of registers).
  • the SDRAM 3 has the same number of Banks, for example, eight Banks A to H, obtained by dividing a storage area into an even number.
  • the SRAM address generation table 7 shows the relationship between the configuration of the pixels in the image and the address (Bank address, Row address, Column address) of the SDRAM 3. That is, the table 7 for SRAM address generation indicates the Bank address, Row address and Column address on the SDRAM in which the data of the pixel at each position is stored.
  • the SDRAM parameter setting unit 9 is a part that sets and controls the access amount of the SDRAM 3 and the shape of the cell.
  • the SDRAM parameter setting unit 9 has different block shapes for luminance and color difference, or different block shapes for 4: 2: 2 format and 4: 2: 0 format. It is provided to require control.
  • FIG. 4 is a diagram showing a part of the image processing apparatus in detail.
  • the data selector unit DS includes data selectors DS2, DS3 and DS4.
  • the shift register unit 4 has shift registers 4AB and 4CD.
  • Data selector DS2 and shift register 4AB are used to access Banks A, C, E and G.
  • the data selector DS3 and shift register 4CD are used to access Banks B, D, F and H.
  • the shift register 4AB has a 4-stage shift register consisting of the registers 1a, 2a, 3a and 4a, and a 4-stage shift register consisting of the registers 1b, 2b, 3b and 4b.
  • the shift register 4CD has a four-stage shift register including registers 1c, 2c, 3c, and 4c, and a four-stage shift register including registers 1d, 2d, 3d, and 4d.
  • the data selectors DS2 and DS4 are connected by a 40-bit bus, and the data selectors DS3 and DS4 are also connected by a 40-bit bus.
  • Each register 1a, 2a, 3a, 4a, 1b, 2b, 3b, 4b and data selector DS2 are connected by a 16-bit bus (total 8 buses), and each register 1c, 2c, 3c, 4c, 1d, 2d , 3d and 4d and the data selector DS3 are also connected by a 16-bit bus (total 8 buses).
  • the registers 1a to 4a and the data selector DS1 are connected to a 16-bit bus by a clock signal Ra-CLK or the like.
  • the registers 1 b to 4 b and the data selector DS 1 are connected to a 16-bit bus by a clock signal Rb-CLK or the like.
  • the registers 1c to 4c and the data selector DS1 are connected to a 16-bit bus by a clock signal Rc-CLK or the like.
  • the registers 1d to 4d and the data selector DS1 are connected to a 16-bit bus by a clock signal Rd-CLK or the like.
  • the data selector DS1 and the SDRAM 3 are connected by a signal DQS, a signal DQSN (a signal obtained by delaying the signal DQS by a half clock cycle), and a 40-bit data signal DQ.
  • FIG. 5 is a flowchart in the case of reading data from the SDRAM. Here, it is assumed that “the number of blocks required until the right end of the block and the right end of the cell are aligned” in the description given with reference to FIG.
  • the SRAM address timing generation unit 6 refers to the SRAM address generation table 7 to calculate addresses (Bank address, Row address, Column address) for three unprocessed blocks of the SDRAM (S1).
  • the data of the calculated address is read from the SDRAM 3 through the data selector DS1, the shift register unit 4, and the data selector unit DS, and is written to the SRAM 2 (S3).
  • the SDRAM signal generation unit 8 controls the SDRAM 3 in accordance with the access timing of the SDRAM 3.
  • the SRAM address timing generation unit 6 performs access control of the SRAM 2.
  • the data selector DS1, the shift register unit 4, and the data selector unit DS perform layout conversion and temporary holding of data of the SRAM 2.
  • the SDRAM signal generation unit 8 controls the SDRAM 3 and also performs placement conversion and temporary holding control.
  • the SDRAM parameter setting unit 9 sets and controls the access amount of the SDRAM 3 and the shape of the cell.
  • the counter 5 is initialized to 0 (S5).
  • the image processing unit 1 reads data of one unprocessed block from the SRAM 2 (S7).
  • the SRAM address timing generation unit 6 generates an access control signal for reading.
  • the image processing unit 1 processes the data of one block (S9).
  • the image processing apparatus executes the processing of this flowchart in parallel at two different timings.
  • FIG. 6 is a flowchart in the case of writing data to the SDRAM. Also in this case, it is assumed that “the number of blocks required until the right end of the block and the right end of the cell are aligned” in the description performed with reference to FIG.
  • the counter 5 is initialized to 0 (S21).
  • the image processing unit 1 processes data of one unprocessed block (S23).
  • the image processing unit 1 writes the data to the SRAM 2 (S25).
  • the SRAM address timing generation unit 6 generates an access control signal for writing.
  • the SRAM address timing generation unit 6 refers to the table 7 for SRAM address generation, and calculates addresses (Bank address, Row address, Column address) for the processed three blocks (S31).
  • the processed three blocks of data are written from the SRAM 2 to the calculated position of the SDRAM 3 via the data selector unit DS, the shift register unit 4 and the data selector DS1 (S33), and the process returns to step S21.
  • the SDRAM signal generation unit 8 controls the SDRAM 3 in accordance with the access timing of the SDRAM 3.
  • the SRAM address timing generation unit 6 performs access control of the SRAM 2.
  • the data selector DS1, the shift register unit 4, and the data selector unit DS perform layout conversion and temporary holding of data of the SRAM 2.
  • the SDRAM signal generation unit 8 controls the SDRAM 3 and also performs placement conversion and temporary holding control.
  • the SDRAM parameter setting unit 9 sets and controls the access amount of the SDRAM 3 and the shape of the cell.
  • the data selector unit DS, the shift register unit 4, the data selector unit DS1, the SDRAM signal generation unit 8, and the SDRAM parameter setting unit 9 of the image processing apparatus are connected to two successive banks of SDRAM in order to reduce the idle period of the SDRAM. Execute in parallel with two access timings offset.
  • FIG. 7 is a timing chart in the case of reading data from Banks A and B of the SDRAM.
  • the data selector DS1 selects Bank A, and reads data to be transferred to the registers 1a to 4a and 1b to 4b from the SDRAM 3 using a 16-bit bus signal DQ.
  • 16-bit data transfer is performed eight times consecutively.
  • data selector DS1 transfers signal DQS output from SDRAM 3 to registers 1a-4a as clock signal Ra-CLK in the selection period of Bank A, and data for registers 1a-4a is a 16-bit bus. It is transmitted to the registers 1a to 4a via a signal.
  • the registers 1a to 4a acquire data at the timing of the clock signal Ra-CLK.
  • four data transfers that is, four data transfers are continuously performed.
  • data selector DS1 transfers signal DQSN output from SDRAM 3 to registers 1b-4b as clock signal Rb-CLK in the selection period of Bank A, and data for registers 1b-4b is a 16-bit bus. Transmit to registers 1b-4b via a signal.
  • the registers 1 b to 4 b acquire data at the timing of the clock signal Rb-CLK.
  • the remaining four data transfers that is, four data transfers are continuously performed. That is, the registers 1a to 4a and the registers 1b to 4b perform data transfer four times each with a timing difference of half a clock, and a total of eight data transfers are performed as one burst access.
  • the data selector DS1 selects Bank B, and reads data to be transferred to the registers 1c to 4c and 1d to 4d from the SDRAM 3 using a 16-bit bus signal DQ.
  • 16-bit data transfer is performed eight times.
  • data selector DS1 transfers signal DQS output from SDRAM 3 to registers 1c-4c as clock signal Rc-CLK in the selection period of Bank B, and data for registers 1c-4c is a 16-bit bus signal.
  • the registers 1c to 4c acquire data at the timing of the clock signal Rc-CLK.
  • four data transfers that is, four data transfers are performed.
  • the data selector DS1 transfers the signal DQSN output from the SDRAM 3 to the registers 1d to 4d as the clock signal Rd-CLK in the selection period of Bank B, and the data for the registers 1d to 4d is a 16-bit bus. It transmits to the registers 1d to 4d via a signal.
  • the registers 1d to 4d acquire data at the timing of the clock signal Rd-CLK.
  • the remaining four data transfers that is, four data transfers are performed.
  • the data selectors DS2 and DS4 transfer the data of the registers 1a to 4a and 1b to 4b to the SRAM 2 via the 40-bit bus signal.
  • 40-bit data transfer is performed three times.
  • the data selectors DS3 and DS4 perform 40-bit data of the registers 1c to 4c and 1d to 4d. To the SRAM 2 through the following bus signals.
  • the SRAM-Ad in the figure indicates an address signal of the SRAM when writing data to the SRAM 2, and the SRAM-WEN indicates a write signal to the SRAM at that time.
  • the shift register unit 4 can speed up the reading from the SDRAM by writing the other data of the Banks A and B to the SRAM while reading the data of one of the Banks A and B from the SDRAM. It can.
  • the leads from Banks A, C, E, G and from Banks B, D, F, H can also be speeded up for the same reason.
  • FIG. 8 is a timing chart in the case of writing data to Banks A and B of the SDRAM.
  • the data selectors DS2 and DS4 transfer data transmitted from the SRAM 2 via the 40-bit bus signal to the registers 1a to 4a and 1b to 4b in timing with the signal Rab-Load.
  • 40-bit data transfer is performed three times.
  • the data selectors DS3 and DS4 transfer the data transmitted from the SRAM 2 via the 40-bit bus signal to the registers 1c to 4c and 1d to 4d in timing with the signal Rcd-Load.
  • 40-bit data transfer is performed three times.
  • the SRAM-Ad in the figure shows an address signal of the SRAM when reading data from the SRAM 2, and the SRAM-Data shows a data signal at that time.
  • the data selector DS1 selects Bank A, and the clock signal Raw-CLK (clock signal Ra--) output from the registers 1a to 4a.
  • the reverse direction signal CLK) is transferred to the SDRAM 3 as the reverse direction signal DQSw of the signal DQS, and the data of the registers 1a to 4a is transferred to the SDRAM 3 by the 16-bit bus signal DQ.
  • 16-bit data transfer is performed four times.
  • the data selector DS1 outputs the clock signal Rbw-CLK (clock signal Ra-) output from the registers 1b to 4b.
  • the reverse direction signal CLK) is transferred to the SDRAM 3 as the reverse direction signal DQSNw of the signal DQSN, and the data of the registers 1b to 4b is transferred to the SDRAM 3 by the 16-bit bus signal DQ.
  • 16-bit data transfer is performed four times. That is, the registers 1a to 4a and the registers 1b to 4b perform data transfer four times each with a timing difference of half a clock, and a total of eight data transfers are performed as one burst access.
  • the data selector DS1 selects Bank B and sets the data of the registers 1c to 4c and 1d to 4d to a 16-bit bus signal. Transfer to the SDRAM 3 via Here, 16-bit data transfer is performed eight times.
  • the shift register unit 4 can speed up the reading from the SDRAM by writing the other data of the Banks A and B to the SRAM while reading the data of one of the Banks A and B from the SDRAM. It can.
  • the leads from Banks A, C, E, G and from Banks B, D, F, H can also be speeded up for the same reason.
  • FIG. 9 is a diagram showing the relationship between 16-bit data read and written from the SDRAM 3 and 40-bit data read and written from the SRAM 2. In the read from the SDRAM 3, the following data conversion is performed.
  • the data selector DS1 reads a 16-bit word eight times from the SDRAM 3 and holds it in, for example, the shift register 4AB. That is, the data selector DS1 reads 128-bit consisting of the words Wa0 to Wa7, and holds it in, for example, the shift register 4AB.
  • the data selector unit DS writes the data having four 10-bit words held in the shift register 4AB to the SRAM 2 three times. That is, the data selector unit DS converts the words Wa0 to Wa7 into 120-bits consisting of the words W00 to W03, W10 to W13, W20 to W23, and W30 to W33, and writes the same to the SRAM 2. The surplus 8-bit is discarded, for example, by the shift register 4AB and the data selector unit DS.
  • the image processing unit 1 reads the words W00 to W03, W10 to W13, and W20 to W23 from the SRAM 2.
  • the image processing unit 1 writes 120-bit consisting of the words W00 to W03, W10 to W13, and W20 to W23 to the SRAM 2.
  • the data selector unit DS reads the words W00 to W03, W10 to W13, and W20 to W23 from the SRAM 2, and holds them in, for example, the shift register 4AB. A surplus 8-bit is added to the words W00 to W03, W10 to W13, and W20 to W23.
  • the data selector DS1 converts the 128-bits after 8-bit addition into words Wa1 to Wa8 and writes the words to the SDRAM 3.
  • the Bank address to be accessed and the desired Row address in the Bank to be accessed are set to Active.
  • a predetermined time elapses after the first command Cmd-1 is issued
  • a second command Cmd-2 displays a Bank address to be accessed and a desired address in the Bank to be accessed.
  • a predetermined time burst delay time
  • 32 words of data are divided into four segments of eight words. Four segments are arranged in four banks A, B, C and D, respectively.
  • the first commands Cmd-1A, Cmd-1B, Cmd-1C, Cmd-1D are issued, and Bank A, B, C to be accessed are accessed. Addresses D and D, and desired Row addresses in Banks A, B, C and D to be accessed are set to Active (not shown in FIG. 11).
  • the second command Cmd-2A, Cmd-2B, Cmd-2C, Cmd-2D is issued, and the address of Bank A, B, C, D to be accessed and Bank A, B, to be accessed are The Read mode is specified with the start address (X1, Y1, etc.) of the Column on the desired Row address in C, D.
  • the clock width of each command, the clock width of burst delay time, and the clock width of 8-word burst access are 1 clock, 6 clocks, and 4 clocks, respectively, if the second command is issued every 4 clocks Burst access is performed efficiently and continuously (see FIG. 11).
  • the Cmd-2 latency time and the burst delay time are predetermined as specifications of the SDRAM.
  • the first command Cmd-1A, Cmd is used to perform burst access efficiently and continuously.
  • the second command Cmd-2B, Cmd-2C, Cmd-2D is issued.
  • the cell is horizontal 3 pixels ⁇ vertical 4 pixels. It is desirable that the cell also include descriptions of Bank address, Row address, and Column address.
  • 128-bit is expressed by 10-bit / pixel, it is allocated to 12 pixels (cell). There are several options for arranging these 12 pixels geometrically, but 1x12, 2x6, 3x4, 4x3, 6x2, 12x1 (the first number is horizontal) There are six types of layout methods in total: the number of pixels in the direction, and the second number the number of pixels in the vertical direction.
  • RA indicates a Row address
  • CA indicates a Column address.
  • the third stage Cells repeated in the order of Bank A, B, C, D are arranged, and the Column address changes. After the Column address reaches the maximum value, the Row address is changed and the cells repeated in the order of Bank A, B, C, D are arranged.
  • the fourth row ..., the cells repeated in the order of Bank E, F, G, H are arranged, the Column address changes, and when the Column address reaches the maximum value, the Row address is changed, Bank E, The cells repeated in the order of F, G and H are arranged, the Column address changes, and when the Column address reaches the maximum value, the Row address is changed and the cells repeated in the order of Bank E, F, G and H are arranged.
  • the reason why eight banks are alternately arranged is as follows.
  • the maximum access speed can not be obtained unless the two or more banks are alternately burst accessed. That is, since the gaps between the bursts are formed in consecutive accesses of the same Bank, the maximum access speed can not be executed continuously.
  • the Row address For access within the same Column of a Bank, the Row address needs to be changed because it is about 1024 words (16-Kbit) in size, but at this time extra time is required to change the Row address, so three or more It is necessary to use Banks alternately. It is rational in terms of circuit configuration to use four Banks alternately from the ease of control.
  • FIG. 13 is a timing chart when the configuration of the image data of FIG. 12 is adopted.
  • FIG. 13 shows the operation of eight Banks in the Read operation or the Write operation and the operation of two groups of registers in the Read operation or the Write operation along the broken line arrows of the 5 ⁇ 2 cell rectangular area of the SDRAM of FIG.
  • data transfer operation between the input / output of the image processing apparatus and the SDRAM access buffer register (reordering register) is performed.
  • the read operation of the SDRAM in the read operation, the access to the SRAM is followed by the access to the SRAM, and the bank data read is transferred to the SRAM of the image processing apparatus.
  • the SDRAM access is made after the SRAM access, and data from the image processing apparatus to be written next is transferred from the SRAM of the image processing apparatus to the SDRAM access buffer register.
  • one cell is configured as 3 pixels ⁇ 4 lines in FIG. 12, 12 pixels may be used for 1 burst access, such as 6 pixels ⁇ 2 lines.
  • a method may be considered in which all 12 pixels are luminance pixels or color difference pixels only in the case of the 4: 2: 2 color difference format.
  • different Banks may be used for the luminance signal and the color difference signal, or different Row addresses may be set for the luminance and the color difference.
  • 12 pixels may be allocated to six pixels for luminance, and the remaining six pixels may be allocated to color differences.
  • 128-bit 12-bit ⁇ 10 + 8-bit, and surplus 8-bit bits are not used and deleted.
  • the arrangement in the image memory in this case is 1 ⁇ 10, 2 ⁇ 5, 5 ⁇ 2, 10 ⁇ 1, and an appropriate one is selected from these.
  • the unit of burst access is 256 bits.
  • a method of setting 256-bit to 12-bit ⁇ 21 + 4-bit or a method of setting 12-bit ⁇ 20 + 16-bit can be considered.
  • four types of arrangement of 1 ⁇ 21, 3 ⁇ 7, 7 ⁇ 3, 21 ⁇ 1 can be considered for the arrangement in the image memory, and when allocated to 20 pixels, the arrangement in the image memory 1 ⁇ 20, 2 ⁇ 10, 4 ⁇ 5, 5 ⁇ 4, 10 ⁇ 2, 20 ⁇ 1 are conceivable.
  • this embodiment can cope with the problem.
  • ITU-T Recommendation H.2 which is a moving image coding international standard. It is possible to reduce the cost of encoders and decoders conforming to the “High 4: 2: 2 Profile” standard, the “High 10 Profile” standard, and the like for H.264, particularly for high-quality video.
  • the SDRAM access is not always sufficient. Therefore, although one SDRAM is sufficient from the storage capacity, two to four SDRAMs are used to secure the access amount.
  • a higher quality image can be obtained by expanding each pixel data from the conventional 8-bit to 10-bit, but in the case of an SDRAM, it is essential to improve the access efficiency.
  • the operating speed of the SDRAM has a clock frequency of 500 MHz or more, and the image signal processing itself has been parallelized.
  • the present invention is effective not only in the implementation of encoders and decoders suitable for such situations, but also in various signal processing applications of images (medical images, frame frequency conversion, image recognition devices, etc.).
  • HDD hard disk drive
  • HDD hard disk drive
  • This is also configured in the conventional power of 2 power unit value, and its storage capacity and access speed have been improved in recent years, but high quality AV (Audiovisual) applications such as 10-bit video and 20-bit audio etc.
  • high quality AV Audiovisual
  • the effects of the present invention are utilized.
  • DVDs Digital Versatile Disks
  • BDs Blu-ray Disks
  • the present invention can be used to realize a high quality signal processing apparatus.
  • the sector size of storage media such as HDD, DVD, and BD is larger (about 2048 bytes) than the burst size of the above-mentioned SDRAM, so every 128-bit (16 bytes) or 256-bit (32 bytes) like SDRAM.
  • Each 8-bit unit (byte) data configuration may be converted to a 10-bit unit or 12-bit unit data configuration.

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Abstract

画像処理装置では、３ブロックを処理単位として処理を行う。３ブロックの処理には、１９２（＝６４×３）画素のデータが必要となる。これは、１６セルに相当するデータ量であり、画像の走査方向に沿って３つのブロックと１６個のセルを配置した場合に互いの走査方向の両端が一致する。

Description

画像処理装置
　本発明は、画像処理時に画素を無駄なく使用して、２のべき乗でない画素のビット数のデータ処理においてＳＤＲＡＭのアクセス効率を改善する画像処理装置に関するものである。
　１６－ｂｉｔと１０－ｂｉｔを変換する従来技術として、特許文献１に記載のものがある。この従来技術をＳＤＲＡＭのバースト・アクセスに適用すると、１回のバースト・アクセスから１２画素のセル（例として３×４）が得られる。これを画像圧縮などで多用されている画像処理の単位である８×８の画像ブロックを満たすように配置すると、６セルが必要となる。この場合、８画素分のデータが８×８ブロックの画像処理に使用されず、無駄になる。この無駄は、結局はアクセス効率の低下になる。この例の場合、６４画素に対し７２画素のアクセスをしていることになり、アクセス効率は約８９％である。さらには、１０－ｂｉｔ画素の場合には、１２画素＝１２０－ｂｉｔのアクセスのために１２８－ｂｉｔのアクセスをしているので、この部分のアクセス効率は約９４％である。都合、約８８％のアクセス効率となる。
　この８９％のアクセス効率は十分なものでなく、可能な限り改善して１００％近い効率となることが望ましい。
特開２００１－１４４７１６号公報
　本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、画像処理時に画素を無駄なく使用して、２のべき乗でない画素のビット数のデータ処理においてＳＤＲＡＭのアクセス効率を改善する画像処理装置を提供することにある。
　上記の課題を解決するために、本発明に係る画像処理装置は、画像に関するデータを処理する画像処理部と、処理前または処理後のデータを記憶するメモリとを備え、前記画像における前記画像処理部による処理単位に対応する領域をブロックとし、前記画像における前記メモリとのデータの転送単位に対応する前記ブロックより小さい領域をセルとし、前記画像の走査方向に沿って１以上の前記ブロックと２以上の前記セルを配置した場合に互いの前記走査方向の両端が一致するようになっていることを特徴とする。
　本発明によれば、画像処理時に画素を無駄なく使用して、２のべき乗でない画素のビット数のデータ処理においてＳＤＲＡＭのアクセス効率を改善することができる。
本発明の実施の形態に係る画像処理装置の画像に含まれるブロックとセルの位置の関係を示す図である。 本発明の実施の形態に係るブロックの形状と大きさに関する別な例を示す図である。 本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。 本発明の実施の形態に係る画像処理装置の一部を詳細に示す図である。 本発明の実施の形態に係るＳＤＲＡＭからデータをリードする場合のフローチャートである。 本発明の実施の形態に係るＳＤＲＡＭにデータをライトする場合のフローチャートである。 本発明の実施の形態に係るＳＤＲＡＭのＢａｎｋ Ａ、Ｂからデータをリードする場合のタイミングチャートである。 本発明の実施の形態に係るＳＤＲＡＭのＢａｎｋ Ａ、Ｂへデータをライトする場合のタイミングチャートである。 本発明の実施の形態に係るＳＤＲＡＭからリードライトされる１６－ｂｉｔのデータとＳＲＡＭからリードライトされる４０－ｂｉｔのデータの関係を示す図である。 本発明の実施の形態に係るアドレスの設定およびデータのバースト転送の順序を示す図である。 本発明の実施の形態に係る効率的な連続バースト・アクセスでのＲｅａｄ動作の流れを、クロック周期で詳細に示した図である。 本発明の実施の形態に係るＳＤＲＡＭの１ワード＝１６－ｂｉｔ、画像データは１０－ｂｉｔ／画素として、バースト・アクセス量が１２８－ｂｉｔの場合の１フレームの画像データの構成例を示す図である。 図１２の画像データの構成を採用した場合のタイミングチャートを示す図である。 本発明の実施の形態に係る“ジグザグ”にアクセスしても、連続バースト・アクセスの効率が実現されることを示す図である。
　以下、本発明の実施の形態について図面を参照して説明する。
　図１は、本実施の形態に係る画像処理装置の画像に含まれるブロックとセルの位置の関係を示す図である。本実施の形態に係る画像処理装置は、複数の画素をマトリクス状に配置した画像の中の、走査方向（いわゆる水平方向）８画素分、垂直方向８画素分の領域（図１（ａ）に示すブロック）を単位として処理を行う。１画素のデータは１０－ｂｉｔである。
　一方、画像処理装置は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を備え、その読み出し（以下、リードという）／書き込み（以下、ライトという）（転送と総称）の単位であるワードは、１６－ｂｉｔである。このＳＤＲＡＭでは、８ワードの連続転送（バースト・アクセス（バースト転送））がなされる。一回のバースト・アクセスでは、１６×８＝１２８－ｂｉｔが転送される。この１２８－ｂｉｔには、１２画素分のデータ（１２×１０＝１２０－ｂｉｔ）が含まれる。この１２画素を便宜的にセルという。
　図１（ｂ）に示すように、例えば、セルは、走査方向３画素分、垂直方向４画素分の領域（１２画素）である。１ブロックの処理には、６４画素のデータが必要となる。図１（ｂ）のように、セルが１２画素であるなら、少なくとも６回のバースト転送（１２画素×６セル＝７２画素分のデータ転送）が必要となる。
　すると、図１（ｃ）に示すように、８画素分のデータが８×８ブロックの画像処理に使用されず、無駄になる。これは、画像の走査方向に沿って１つのブロックと６個のセルを配置した場合に互いの走査方向の両端を一致させることができないからである。
　そこで、画像処理装置では、３ブロックを処理単位として処理を行う。３ブロックの処理には、１９２（＝６４×３）画素のデータが必要となる。これは、１６セルに相当するデータ量であり、図１（ｄ）に示すように、画像の走査方向に沿って３つのブロックと１６個のセルを配置した場合に互いの走査方向の両端が一致する。
　したがって、図１（ｃ）に示したような、画像処理に使用されないデータがない。つまり、ＳＤＲＡＭのアクセス効率は１００％である。
　ただし、処理単位のブロック数を多くすると、画像処理装置に使用される、ＳＲＡＭの容量を大きくしなければならないので、処理単位のブロック数は、１０以下が好ましい。 なお、ブロックは、走査方向８画素分、垂直方向８画素分の領域に限るものではない。
　例えば、ブロックは、図２（ａ）に示すように、走査方向８画素分、垂直方向１６画素分の領域、または、図２（ｂ）に示すように、走査方向１６画素分、垂直方向８画素分の領域でもよい。このブロックは、例えば、走査方向８画素分、垂直方向８画素分の輝度成分（Ｙ成分）の領域、走査方向４画素分、垂直方向８画素分の色差成分（Ｃｂ成分）の領域、走査方向４画素分、垂直方向８画素分の色差成分（Ｃｒ成分）の領域からなる。このような配置を４：２：２色差フォーマットという。
　または、ブロックは、図２（ｃ）に示すように、走査方向８画素分、垂直方向１２画素分の領域、または、図２（ｄ）に示すように、走査方向１２画素分、垂直方向８画素分の領域でもよい。このブロックは、例えば、走査方向８画素分、垂直方向８画素分の輝度成分（Ｙ成分）の領域、走査方向４画素分、垂直方向４画素分の色差成分（Ｃｂ成分）の領域、走査方向４画素分、垂直方向４画素分の色差成分（Ｃｒ成分）の領域からなる。このような配置を４：２：０色差フォーマットという。 また、セルは、１２画素に限るものではない。
　例えば、１画素のデータを１２－ｂｉｔとし、セルを１０画素としてもよい。また、ＳＤＲＡＭを２個使用すれば、一回のバースト・アクセスで２倍の１６ワード（２５６－ｂｉｔ）を転送できれば、セルの画素数も２倍にできる。
　このように、ブロックやセルの大きさや形状が変わった場合であっても、上記のような基準で配置を行えば、ＳＤＲＡＭのアクセス効率を向上させることができる。
　図３は、画像処理装置の構成を示すブロック図である。画像処理装置は、画像処理部１、ＳＲＡＭ２、ＳＤＲＡＭ３、データセレクタ部ＤＳ、シフトレジスタ部４、データセレクタＤＳ１、カウンタ５、ＳＲＡＭアドレスタイミング生成部６と、ＳＲＡＭアドレス生成用テーブル７と、ＳＤＲＡＭ信号生成部８と、ＳＤＲＡＭパラメータ設定部９を有する。
　ＳＲＡＭ２は、ワークメモリである。ＳＲＡＭは、ランダムアクセスが容易で、中規模容量のものを実現しやすいため、画像処理装置の内部のワークメモリとして用いられる。
　ＳＤＲＡＭ３用のバッファは、ＳＲＡＭ２（ワークメモリ）とシフトレジスタ部４（複数レジスタの配列）から構成される。
　ＳＤＲＡＭ３は、記憶領域を偶数個に分割してなる同数のＢａｎｋ、例えば、８個のＢａｎｋ Ａ～Ｈを有する。
　ＳＲＡＭアドレス生成用テーブル７は、画像内の画素の構成とＳＤＲＡＭ３のアドレス（Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレス）の関係を示すものである。つまり、ＳＲＡＭアドレス生成用テーブル７は、各位置の画素のデータが記憶されるＳＤＲＡＭ上のＢａｎｋアドレス、ＲｏｗアドレスおよびＣｏｌｕｍｎアドレスを示すものである。
　ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭ３のアクセス量とセルの形状を設定、制御する部分である。ＳＤＲＡＭパラメータ設定部９は、輝度と色差でブロックの形状が異なるため、または、４：２：２フォーマットと４：２：０フォーマットではブロックの形状が異なるため、同じ３ブロックのアクセスにおいても異なるアクセス制御が必要となるために設けられている。
　図４は、画像処理装置の一部を詳細に示す図である。データセレクタ部ＤＳは、データセレクタＤＳ２、ＤＳ３、ＤＳ４を有する。シフトレジスタ部４は、シフトレジスタ４ＡＢ、４ＣＤを有する。
　データセレクタＤＳ２、シフトレジスタ４ＡＢは、Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇへのアクセスに使用される。データセレクタＤＳ３、シフトレジスタ４ＣＤは、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈへのアクセスに使用される。
　シフトレジスタ４ＡＢは、レジスタ１ａ、２ａ、３ａ、４ａからなる４段のシフトレジスタと、レジスタ１ｂ、２ｂ、３ｂ、４ｂからなる４段のシフトレジスタを有する。
　シフトレジスタ４ＣＤは、レジスタ１ｃ、２ｃ、３ｃ、４ｃからなる４段のシフトレジスタと、レジスタ１ｄ、２ｄ、３ｄ、４ｄからなる４段のシフトレジスタを有する。
　データセレクタＤＳ２、ＤＳ４は、４０－ｂｉｔのバスで接続され、データセレクタＤＳ３、ＤＳ４も、４０－ｂｉｔのバスで接続される。
　各レジスタ１ａ、２ａ、３ａ、４ａ、１ｂ、２ｂ、３ｂ、４ｂとデータセレクタＤＳ２は、１６－ｂｉｔのバス（合計８バス）で接続され、各レジスタ１ｃ、２ｃ、３ｃ、４ｃ、１ｄ、２ｄ、３ｄ、４ｄとデータセレクタＤＳ３も、１６－ｂｉｔのバス（合計８バス）で接続される。
　レジスタ１ａ～４ａとデータセレクタＤＳ１は、１６－ｂｉｔのバスとクロック信号Ｒａ－ＣＬＫなどで接続される。レジスタ１ｂ～４ｂとデータセレクタＤＳ１は、１６－ｂｉｔのバスとクロック信号Ｒｂ－ＣＬＫなどで接続される。レジスタ１ｃ～４ｃとデータセレクタＤＳ１は、１６－ｂｉｔのバスとクロック信号Ｒｃ－ＣＬＫなどで接続される。レジスタ１ｄ～４ｄとデータセレクタＤＳ１は、１６－ｂｉｔのバスとクロック信号Ｒｄ－ＣＬＫなどで接続される。データセレクタＤＳ１とＳＤＲＡＭ３は、信号ＤＱＳ、信号ＤＱＳＮ（信号ＤＱＳを半クロック周期分遅らせた信号）、４０－ｂｉｔのデータ信号ＤＱで接続される。
　図５は、ＳＤＲＡＭからデータをリードする場合のフローチャートである。ここでは、図１を参照して行った説明における、「ブロックの右端とセルの右端とが揃うまでに必要なブロック数」が３であることとする。
　まず、ＳＲＡＭアドレスタイミング生成部６が、ＳＲＡＭアドレス生成用テーブル７を参照し、ＳＤＲＡＭの未処理の３ブロック分のアドレス（Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレス）を算出する（Ｓ１）。
　次に、算出したアドレスのデータが、ＳＤＲＡＭ３からデータセレクタＤＳ１、シフトレジスタ部４、データセレクタ部ＤＳを介してリードされ、ＳＲＡＭ２にライトされる（Ｓ３）。
　このとき、ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３のアクセス・タイミングに対応してＳＤＲＡＭ３を制御する。このとき、ＳＲＡＭアドレスタイミング生成部６は、ＳＲＡＭ２のアクセス制御を行う。このとき、データセレクタＤＳ１、シフトレジスタ部４、データセレクタ部ＤＳは、ＳＲＡＭ２のデータの配置変換と一時保持を行う。ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３を制御するとともに、配置変換と一時保持の制御を行う。ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭ３のアクセス量とセルの形状を設定、制御する。
　次に、カウンタ５を０に初期化する（Ｓ５）。次に、画像処理部１は、ＳＲＡＭ２から未処理の１ブロック分のデータをリードする（Ｓ７）。このとき、ＳＲＡＭアドレスタイミング生成部６は、リードのためのアクセス制御信号を生成する。 
　次に、画像処理部１は、その１ブロック分のデータを処理する（Ｓ９）。
　次に、カウンタ５に１を加算する（Ｓ１１）。次に、カウンタ５が３に等しいか否かを判定する（Ｓ１３）。ＮＯと判定された場合、ステップＳ７に戻し、ＹＥＳと判定された場合、ステップＳ１に戻る。
　なお、画像処理装置は、ＳＤＲＡＭに効率的にアクセスするため、このフローチャートの処理を２つタイミングをずらして並行に実行する。
　図６は、ＳＤＲＡＭにデータをライトする場合のフローチャートである。ここでも、図１を参照して行った説明における、「ブロックの右端とセルの右端とが揃うまでに必要なブロック数」が３であることとする。
　カウンタ５を０に初期化する（Ｓ２１）。次に、画像処理部１は、未処理の１ブロック分のデータを処理する（Ｓ２３）。
　次に、画像処理部１は、そのデータをＳＲＡＭ２にライトする（Ｓ２５）。このとき、ＳＲＡＭアドレスタイミング生成部６は、ライトのためのアクセス制御信号を生成する。
　次に、カウンタ５に１を加算する（Ｓ２７）。次に、カウンタ５が３に等しいか否かを判定する（Ｓ２９）。ＮＯと判定された場合、ステップＳ２３に戻る。
　ＹＥＳと判定された場合、ＳＲＡＭアドレスタイミング生成部６が、ＳＲＡＭアドレス生成用テーブル７を参照し、処理された３ブロック分のアドレス（Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレス）を算出する（Ｓ３１）。
　次に、処理された３ブロック分のデータが、ＳＲＡＭ２からデータセレクタ部ＤＳ、シフトレジスタ部４、データセレクタＤＳ１を介して、ＳＤＲＡＭ３の算出された位置にライトされ（Ｓ３３）、ステップＳ２１に戻る。
　このとき、ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３のアクセス・タイミングに対応してＳＤＲＡＭ３を制御する。このとき、ＳＲＡＭアドレスタイミング生成部６は、ＳＲＡＭ２のアクセス制御を行う。このとき、データセレクタＤＳ１、シフトレジスタ部４、データセレクタ部ＤＳは、ＳＲＡＭ２のデータの配置変換と一時保持を行う。ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３を制御するとともに、配置変換と一時保持の制御を行う。ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭ３のアクセス量とセルの形状を設定、制御する。
　なお、画像処理装置のデータセレクタ部ＤＳ、シフトレジスタ部４、データセレクタ部ＤＳ１、ＳＤＲＡＭ信号生成部８、ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭの遊休期間を少なくすべく、連続する２つのＳＤＲＡＭのＢａｎｋアクセスの２つタイミングをずらして並行に実行する。
　図７は、ＳＤＲＡＭのＢａｎｋ Ａ、Ｂからデータをリードする場合のタイミングチャートである。
　まず、データセレクタＤＳ１は、Ｂａｎｋ Ａを選択し、レジスタ１ａ～４ａ、１ｂ～４ｂへ転送するためのデータをＳＤＲＡＭ３から１６－ｂｉｔのバス信号ＤＱによりリードする。ここでは、１６－ｂｉｔのデータ転送が連続８回行われる。
　また、データセレクタＤＳ１は、Ｂａｎｋ Ａの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳをレジスタ１ａ～４ａへクロック信号Ｒａ－ＣＬＫとして転送し、レジスタ１ａ～４ａのためのデータを１６－ｂｉｔのバス信号を介して、レジスタ１ａ～４ａへ送信する。レジスタ１ａ～４ａは、クロック信号Ｒａ－ＣＬＫのタイミングでデータを取得する。ここでは、４回分のデータ転送つまり４回のデータ転送が連続に行われる。
　また、データセレクタＤＳ１は、Ｂａｎｋ Ａの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳＮをレジスタ１ｂ～４ｂへクロック信号Ｒｂ－ＣＬＫとして転送し、レジスタ１ｂ～４ｂのためのデータを１６－ｂｉｔのバス信号を介して、レジスタ１ｂ～４ｂへ送信する。レジスタ１ｂ～４ｂは、クロック信号Ｒｂ－ＣＬＫのタイミングでデータを取得する。ここでは、残りの４回分のデータ転送つまり４回のデータ転送が連続に行われる。すなわち、レジスタ１ａ～４ａとレジスタ１ｂ～４ｂは、半クロックのタイミング差でそれぞれ４回のデータ転送が行われ、合わせて８回のデータ転送が１回のバースト・アクセスとして行われる。
　次に、データセレクタＤＳ１は、Ｂａｎｋ Ｂを選択し、レジスタ１ｃ～４ｃ、１ｄ～４ｄへ転送するためのデータをＳＤＲＡＭ３から１６－ｂｉｔのバス信号ＤＱによりリードする。ここでは、１６－ｂｉｔのデータ転送が８回行われる。
　また、データセレクタＤＳ１は、ＢａｎｋＢの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳをレジスタ１ｃ～４ｃへクロック信号Ｒｃ－ＣＬＫとして転送し、レジスタ１ｃ～４ｃのためのデータを１６－ｂｉｔのバス信号を介して、レジスタ１ｃ～４ｃへ送信する。レジスタ１ｃ～４ｃは、クロック信号Ｒｃ－ＣＬＫのタイミングでデータを取得する。ここでは、４回分のデータ転送つまり４回のデータ転送が行われる。
　また、データセレクタＤＳ１は、Ｂａｎｋ Ｂの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳＮをレジスタ１ｄ～４ｄへクロック信号Ｒｄ－ＣＬＫとして転送し、レジスタ１ｄ～４ｄのためのデータを１６－ｂｉｔのバス信号を介して、レジスタ１ｄ～４ｄへ送信する。レジスタ１ｄ～４ｄは、クロック信号Ｒｄ－ＣＬＫのタイミングでデータを取得する。ここでは、残りの４回分のデータ転送つまり４回のデータ転送が行われる。
　また、Ｂａｎｋ Ｂの選択期間において、データセレクタＤＳ２、ＤＳ４は、レジスタ１ａ～４ａ、１ｂ～４ｂのデータを４０－ｂｉｔのバス信号を介してＳＲＡＭ２へ転送する。ここでは、４０－ｂｉｔのデータ転送が３回行われる。
　次に、Ｂａｎｋ Ａが次に選択され、レジスタ１ａ～４ａ、１ｂ～４ｂが次のデータを取得する間において、データセレクタＤＳ３、ＤＳ４は、レジスタ１ｃ～４ｃ、１ｄ～４ｄのデータを４０－ｂｉｔのバス信号を介してＳＲＡＭ２へ転送する。
　図のＳＲＡＭ－Ａｄは、ＳＲＡＭ２にデータをライトする際の、ＳＲＡＭのアドレス信号を示し、ＳＲＡＭ－ＷＥＮは、そのときのＳＲＡＭへの書き込み信号を示す。
　以降、同様に、レジスタ１ａ～４ａ、１ｂ～４ｂを介してのＢａｎｋ Ａからのリードと、レジスタ１ｃ～４ｃ、１ｄ～４ｄを介してのＢａｎｋ Ｂからのリードが交互になされる。
　このように、Ｂａｎｋ Ａからのリードはレジスタ１ａ～４ａ、１ｂ～４ｂを介して行われ、Ｂａｎｋ Ｂからのリードはレジスタ１ｃ～４ｃ、１ｄ～４ｄを介して行われるので、これらは交互に行われる。よって、Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇにいずれかからのリードと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかからのリードも同様に、交互に行われる。
　また、シフトレジスタ部４は、Ｂａｎｋ Ａ、Ｂの一方のデータをＳＤＲＡＭからリードする間において、Ｂａｎｋ Ａ、Ｂの他方のデータをＳＲＡＭにライトすることで、ＳＤＲＡＭからのリードを高速化することができる。Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇからのリードと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかからのリードも、同様な理由で高速化することができる。
　図８は、ＳＤＲＡＭのＢａｎｋ Ａ、Ｂへデータをライトする場合のタイミングチャートである。
　まず、データセレクタＤＳ２、ＤＳ４は、ＳＲＡＭ２から４０－ｂｉｔのバス信号を介して送信されるデータを、信号Ｒａｂ－Ｌｏａｄにタイミングを合わせて、レジスタ１ａ～４ａ、１ｂ～４ｂへ転送する。ここでは、４０－ｂｉｔのデータ転送が３回行われる。
　次に、データセレクタＤＳ３、ＤＳ４は、ＳＲＡＭ２から４０－ｂｉｔのバス信号を介して送信されるデータを、信号Ｒｃｄ－Ｌｏａｄにタイミングを合わせて、レジスタ１ｃ～４ｃ、１ｄ～４ｄへ転送する。ここでも、４０－ｂｉｔのデータ転送が３回行われる。
　図のＳＲＡＭ－Ａｄは、ＳＲＡＭ２からデータをリードする際の、ＳＲＡＭのアドレス信号を示し、ＳＲＡＭ－Ｄａｔａは、そのときのデータ信号を示す。
　また、このようにレジスタ１ｃ～４ｃ、１ｄ～４ｄがデータを取得する間において、データセレクタＤＳ１は、Ｂａｎｋ Ａを選択し、レジスタ１ａ～４ａから出力されるクロック信号Ｒａｗ－ＣＬＫ（クロック信号Ｒａ－ＣＬＫの逆方向信号）をＳＤＲＡＭ３へ信号ＤＱＳの逆方向信号ＤＱＳｗとして転送し、レジスタ１ａ～４ａのデータを１６－ｂｉｔのバス信号ＤＱにより、ＳＤＲＡＭ３へ転送する。ここでは、１６－ｂｉｔのデータ転送が４回行われる。
　また、Ｂａｎｋ Ａの選択期間において、つまり、レジスタ１ｃ～４ｃ、１ｄ～４ｄがデータを取得する間において、データセレクタＤＳ１は、レジスタ１ｂ～４ｂから出力されるクロック信号Ｒｂｗ－ＣＬＫ（クロック信号Ｒａ－ＣＬＫの逆方向信号）をＳＤＲＡＭ３へ信号ＤＱＳＮの逆方向信号ＤＱＳＮｗとして転送し、レジスタ１ｂ～４ｂのデータを１６－ｂｉｔのバス信号ＤＱにより、ＳＤＲＡＭ３へ転送する。ここでも、１６－ｂｉｔのデータ転送が４回行われる。すなわち、レジスタ１ａ～４ａとレジスタ１ｂ～４ｂは、半クロックのタイミング差でそれぞれ４回のデータ転送が行われ、合わせて８回のデータ転送が１回のバースト・アクセスとして行われる。
　次に、レジスタ１ａ～４ａ、１ｂ～４ｂが次のデータを取得する間において、データセレクタＤＳ１は、Ｂａｎｋ Ｂを選択し、レジスタ１ｃ～４ｃ、１ｄ～４ｄのデータを１６－ｂｉｔのバス信号を介して、ＳＤＲＡＭ３へ転送する。ここでは、１６－ｂｉｔのデータ転送が８回行われる。
　以降、同様に、レジスタ１ａ～４ａ、１ｂ～４ｂを介してのライトと、レジスタ１ｃ～４ｃ、１ｄ～４ｄを介してのライトが交互になされる。
　このように、Ｂａｎｋ Ａへのライトはレジスタ１ａ～４ａ、１ｂ～４ｂを介して行われ、Ｂａｎｋ Ｂへのライトはレジスタ１ｃ～４ｃ、１ｄ～４ｄを介して行われるので、これらは交互に行われる。よって、Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇのいずれかへのライトと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかへのライトも同様に、交互に行われる。
　また、シフトレジスタ部４は、Ｂａｎｋ Ａ、Ｂの一方のデータをＳＤＲＡＭからリードする間において、Ｂａｎｋ Ａ、Ｂの他方のデータをＳＲＡＭにライトすることで、ＳＤＲＡＭからのリードを高速化することができる。Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇからのリードと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかからのリードも、同様な理由で高速化することができる。
　図９は、ＳＤＲＡＭ３からリードライトされる１６－ｂｉｔのデータとＳＲＡＭ２からリードライトされる４０－ｂｉｔのデータの関係を示す図である。ＳＤＲＡＭ３からのリードにおいては、以下のような関係のデータ変換がなされる。
　まず、データセレクタＤＳ１は、ＳＤＲＡＭ３から１６－ｂｉｔのワードを８回リードし、例えばシフトレジスタ４ＡＢに保持させる。つまり、データセレクタＤＳ１は、ワードＷａ０～Ｗａ７からなる１２８－ｂｉｔをリードし、例えば、シフトレジスタ４ＡＢに保持させる。
　次に、例えば、データセレクタ部ＤＳは、シフトレジスタ４ＡＢに保持された、１０－ｂｉｔのワードを４つ有するデータを３回でＳＲＡＭ２へライトする。つまり、データセレクタ部ＤＳは、ワードＷａ０～Ｗａ７を、ワードＷ００～Ｗ０３、Ｗ１０～Ｗ１３、Ｗ２０～Ｗ２３、Ｗ３０～Ｗ３３からなる１２０－ｂｉｔに変換し、ＳＲＡＭ２にライトする。余剰の８－ｂｉｔは、例えば、シフトレジスタ４ＡＢとデータセレクタ部ＤＳで破棄される。
　次に、画像処理部１は、ワードＷ００～Ｗ０３、Ｗ１０～Ｗ１３、Ｗ２０～Ｗ２３をＳＲＡＭ２からリードする。
　一方、ＳＤＲＡＭ３へのライトにおいては、以下のような関係のデータ変換がなされる。
　まず、画像処理部１は、ワードＷ００～Ｗ０３、Ｗ１０～Ｗ１３、Ｗ２０～Ｗ２３からなる１２０－ｂｉｔをＳＲＡＭ２へライトする。
　次に、データセレクタ部ＤＳは、ＳＲＡＭ２からワードＷ００～Ｗ０３、Ｗ１０～Ｗ１３、Ｗ２０～Ｗ２３をリードし、例えば、シフトレジスタ４ＡＢに保持させる。ワードＷ００～Ｗ０３、Ｗ１０～Ｗ１３、Ｗ２０～Ｗ２３には余剰の８－ｂｉｔが付加される。
　次に、データセレクタＤＳ１は、８－ｂｉｔ付加後の１２８－ｂｉｔをワードＷａ１～Ｗａ８に変換し、ＳＤＲＡＭ３にライトする。
　（ＳＤＲＡＭのバースト・アクセスの概要）
　図１０を参照してＳＤＲＡＭのバースト・アクセスの概要を説明する。なお、図１０では、各コマンドが大きな時間幅を有しているが、実際には１クロック幅である。
 ＳＤＲＡＭの内部は、複数のＢａｎｋ（ＤＤＲ３－ＳＤＲＡＭでは４～８個のＢａｎｋ）に分割されている。例えば、２－ＧｂｉｔのＳＤＲＡＭが８個のＢａｎｋに分割されている場合、１個のＢａｎｋは２５６－Ｍｂｉｔの大きさを有する。このＳＤＲＡＭのワード幅が１６－ｂｉｔの場合、ワード数は１６Ｍワード（＝２５６－Ｍｂｉｔ／１６－ｂｉｔ）であるため、１６Ｍワードに割り当てられるアドレスのビット数は２４－ｂｉｔとなる。この２４－ｂｉｔのアドレスはＲｏｗアドレスとＣｏｌｕｍｎアドレスに分けられる。それゆえ、ＳＤＲＡＭにアクセスする場合、Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレスからなるアドレス群が必要である。
 第１のコマンドＣｍｄ－１にて、アクセス対象のＢａｎｋアドレスと、アクセス対象のＢａｎｋ内の所望のＲｏｗアドレスをＡｃｔｉｖｅに設定する。第１のコマンドＣｍｄ－１を発行してから所定の時間（Ｃｍｄ－２待ち時間）が経過すると、第２のコマンドＣｍｄ－２にて、アクセス対象のＢａｎｋアドレスと、アクセス対象のＢａｎｋ内の所望のＲｏｗアドレス上のＣｏｌｕｍｎの開始アドレスと、Ｒｅａｄ／Ｗｒｉｔｅモード（バースト・アクセス設定を含む）を指定する。第２のコマンドＣｍｄ－２を発行してから所定の時間（バースト遅延時間）が経過すると、指定されたＣｏｌｕｍｎの開始アドレスを起点にして、バースト・アクセス（８ワードの連続転送）によるＲｅａｄあるいはＷｒｉｔｅ動作が行われる。
（ＳＤＲＡＭのバースト・アクセスを効率的に行う方法）
　図１１を参照してＳＤＲＡＭのバースト・アクセスを効率的に行う方法を説明する。
　例えば、３２ワードのデータをＳＤＲＡＭに配置する場合、ＳＤＲＡＭでは同じＢａｎｋの異なるＲｏｗアドレスに連続してバースト・アクセスできないため、例えば、３２ワードのデータを８ワードからなる４つのセグメントに分割して、４つのセグメントを４つのＢａｎｋ Ａ，Ｂ，Ｃ，Ｄにそれぞれ配置する。このように配置された３２ワードのデータを読み取る場合、最初に、第１のコマンドＣｍｄ－１Ａ，Ｃｍｄ－１Ｂ，Ｃｍｄ－１Ｃ，Ｃｍｄ－１Ｄを発行して、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄのアドレスと、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄ内の所望のＲｏｗアドレスをＡｃｔｉｖｅに設定する（図１１では図示略）。次に、第２のコマンドＣｍｄ－２Ａ，Ｃｍｄ－２Ｂ，Ｃｍｄ－２Ｃ，Ｃｍｄ－２Ｄを発行して、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄのアドレスと、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄ内の所望のＲｏｗアドレス上のＣｏｌｕｍｎの開始アドレス（Ｘ１，Ｙ１など）と、Ｒｅａｄモードを指定する。ここで、各コマンドのクロック幅，バースト遅延時間のクロック幅，８－ｗｏｒｄバースト・アクセスのクロック幅を、それぞれ１クロック，６クロック，４クロックとすると、第２のコマンドを４クロック毎に発行すると、バースト・アクセスが効率良く連続して行われる（図１１参照）。
 Ｃｍｄ－２待ち時間とバースト遅延時間は、ＳＤＲＡＭの仕様として予め定められている。上記の例において、Ｃｍｄ－２待ち時間が３つの第１のコマンドを発行し終わる時間に等しい場合には、バースト・アクセスを効率良く連続して行うために、第１のコマンドＣｍｄ－１Ａ，Ｃｍｄ－１Ｂ，Ｃｍｄ－１Ｃを発行した後に、第２のコマンドＣｍｄ－２Ａを発行する。そして、第１のコマンドＣｍｄ－１Ｄを発行した後に、第２のコマンドＣｍｄ－２Ｂ，Ｃｍｄ－２Ｃ，Ｃｍｄ－２Ｄを発行する。
 通常、第１のコマンドの発行からバースト・アクセスの開始までには、１２クロック程度の時間を要する。連続バースト・アクセスにおいて、アクセス対象のＢａｎｋアドレスとＲｏｗアドレスが同じである場合には、最初に発行された第１のコマンドを共通に使用できるので、２つ目の第２のコマンドの発行から２回目のバースト・アクセスの開始までには、８クロック程度の時間を要する。ＳＤＲＡＭでは、８クロック以下の間隔で第１のコマンドを随時発行できるので、互いに異なるＢａｎｋに対して、８ワードのバースト・アクセスを連続的に行うと、隙間のない最も効率の良いアクセスが可能となる。従って、ＳＤＲＡＭのアクセス効率のためには、（１）各Ｂａｎｋに配置されるデータのセグメントに対して、８ワードのバースト・アクセスを行う、（２） 隣接するデータのセグメントは互いに異なるＢａｎｋに配置される、（３） 大きな量のデータに対して連続バースト・アクセスを行う場合には、必要に応じて、第１のコマンドにより、アクセス対象のＢａｎｋアドレスとＲｏｗアドレスの変更を行う。
　このように、コマンドの最適なスケジューリングに基づいて、複数のＢａｎｋに連続バースト・アクセスを行えば、単位時間あたりの最大アクセス量が実現される。Ｗｒｉｔｅ動作時も同様な処理を行うことで、単位時間あたりの最大アクセス量が実現される。
　図１２は、ＳＤＲＡＭの１ワード＝１６－ｂｉｔ、画像データは１０－ｂｉｔ／画素として、バースト・アクセス量が１２８－ｂｉｔの場合の１フレームの画像データの構成例を示す図である。
　ここでは、セルは、水平３画素×垂直４画素である。セルには、Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレスの記述も含めるのが望ましい。
　１２８－ｂｉｔを１０－ｂｉｔ／画素で表現すると、１２画素（セル）に割り当てられる。この１２画素を幾何学的にどう配置するか、幾つかの選択肢があるが、１×１２、２×６、３×４、４×３、６×２、１２×１（最初の数字は水平方向の画素数、２つめの数字を垂直方向の画素数）の計６種類の配置方法がある。図中ＲＡはＲｏｗアドレス、ＣＡはＣｏｌｕｍｎアドレスを示している。
　図１２では、第１段、第３段、…はＢａｎｋ Ａ、Ｂ，Ｃ、Ｄの順に繰り返したセルが並び、Ｃｏｌｕｍｎアドレスが変化していく。Ｃｏｌｕｍｎアドレスが最大値に達した後は、Ｒｏｗアドレスを変えてＢａｎｋ Ａ、Ｂ、Ｃ、Ｄの順に繰り返したセルが並ぶ。第２段、第４段、…はＢａｎｋ Ｅ、Ｆ、Ｇ、Ｈの順に繰り返したセルが並び、Ｃｏｌｕｍｎアドレスが変化し、Ｃｏｌｕｍｎアドレスが最大値に達すると、Ｒｏｗアドレスを変えて、Ｂａｎｋ Ｅ、Ｆ、Ｇ、Ｈの順に繰り返したセルが並び、Ｃｏｌｕｍｎアドレスが変化し、Ｃｏｌｕｍｎアドレスが最大値に達すると、Ｒｏｗアドレスを変えてＢａｎｋ Ｅ、Ｆ、Ｇ、Ｈの順に繰り返したセルが並ぶ。
　図１２において、網掛けの５×２の矩形領域中を、折れ線矢印で示した順序でアクセスする場合を説明する。上段のセルから下段のセルに移動した際に、同じＢａｎｋであった場合は連続アクセスができない。垂直移動した際に同一Ｂａｎｋの連続アクセスを避け、別のＢａｎｋとするためには、８個のＢａｎｋを配置すればよい。このように、上段と下段でＢａｎｋ並びが変わるため、Ｒａｗアドレスの変化があっても、連続バースト・アクセスが可能となる。
　つまり、８個のＢａｎｋを交互に配置しているのは以下の理由による。 ２つ以上のＢａｎｋを交互にバースト・アクセスしないと、最大アクセス速度が得られない。つまり、同一Ｂａｎｋのアクセスの連続にはバースト間のギャップができてしまうので、最大アクセス速度を連続して実行できない。
　あるＢａｎｋの同一Ｃｏｌｕｍｎ内のアクセスでは、１０２４ワード（１６－Ｋｂｉｔ）程度の大きさなのでＲｏｗアドレスを変更する必要があるが、そのときＲｏｗアドレス変更には余分な時間が必要なため、３つ以上のＢａｎｋを交互に用いる必要がある。制御のしやすさから、４つのＢａｎｋを交互に用いるのが回路構成上は合理的である。
　セルを水平方向にいくつかアクセスし、続いて垂直方向に１セルずらして再度セルをアクセスする場合、異なるＢａｎｋでなければ最大アクセス速度を実行できないので、水平方向には４個のＢａｎｋを順に並べ、垂直方向には２つのＢａｎｋを交互に並べた配置とする。このようにすれば、どのような矩形領域（複数ブロック領域）でも最大アクセス速度でＳＤＲＡＭのバースト・アクセスが実現できる。
　図１３は、図１２の画像データの構成を採用した場合のタイミングチャートを示す図である。図１３は図１２のＳＤＲＡＭの５×２セルの矩形領域を折れ線矢印に沿って、Ｒｅａｄ動作、あるいはＷｒｉｔｅ動作における８個のＢａｎｋの動作と２組のレジスタ群の動作を示している。
　図１３において、ＳＲＡＭアクセスとして示した部分は、画像処理装置の入出力とＳＤＲＡＭアクセス用バッファ・レジスタ（並べ替えレジスタ）間のデータ転送動作が行われる。ＳＤＲＡＭのＲｅａｄ動作時は、Ｒｅａｄ動作ではＳＤＲＡＭのアクセスの後ＳＲＡＭアクセスとなり、ＲｅａｄしたＢａｎｋデータが画像処理装置のＳＲＡＭに転送される。ＳＤＲＡＭのＷｒｉｔｅ動作時は、ＳＲＡＭアクセス後のＳＤＲＡＭアクセスとなり、次にＷｒｉｔｅすべき画像処理装置からのデータが、画像処理装置のＳＲＡＭからＳＤＲＡＭアクセス用バッファ・レジスタに転送されている。
　図１３に示すように、８個のセルで交互に配置することによって、５×２の矩形領域アクセスにおいても、Ｂａｎｋ Ｃ、Ｄ、Ａ，Ｂ，Ｃ、Ｇ、Ｈ、Ｅ，Ｆ，Ｇの順になり、連続バースト・アクセスが可能となっている。
　なお、図１２では、１セルを３画素×４ラインとして構成しているが、６画素×２ラインなど、１バースト・アクセスで１２画素であればよい。
　さらには、カラー画像を考えると、４：２：２色差フォーマットの場合だけでも、１２画素を全て輝度画素、あるいは色差画素とする方法が考えられる。この場合、輝度信号と色差信号で異なるＢａｎｋを用いてもいいし、輝度と色差で異なるＲｏｗアドレスを設定してもよい。また、１２画素を、６画素分を輝度に、残り６画素分を色差に割り当ててもよい。
　本実施形態では、１画素を１０－ｂｉｔで処理した場合を説明したが、１画素を１２－ｂｉｔで処理する場合、データ幅１２－ｂｉｔとＳＤＲＡＭ高速バースト・アクセスの単位となる１２８－ｂｉｔとの対応は、１２８－ｂｉｔ中、１２－ｂｉｔが１０個として扱う。
　この場合、１２８－ｂｉｔ＝１２－ｂｉｔ×１０＋８－ｂｉｔとし、余剰ｂｉｔの８－ｂｉｔは使用せず削除する。この場合の画像メモリでの配置は、１×１０、２×５、５×２、１０×１となり、これらから適切なものを選択する。
　２チップ構成のＳＤＲＡＭを並列使用した場合、バースト・アクセスの単位が２５６－ｂｉｔとなる。このとき、２５６－ｂｉｔを１２－ｂｉｔ×２１＋４－ｂｉｔとする方法と、１２－ｂｉｔ×２０＋１６－ｂｉｔとする方法が考えられる。２１画素に割り当てた場合、画像メモリでの配置を１×２１、３×７、７×３、２１×１の４種類の配置が考えられ、２０画素に割り当てた場合、画像メモリでの配置を１×２０、２×１０、４×５、５×４、１０×２、２０×１が考えられる。
　以上のように、メモリにアクセスする際のビット幅と画像処理装置にアクセスする際のビット幅が異なる場合であっても、本実施形態では対応が可能である。
　図１４では、必ずしも水平方向の隣接領域へのアクセス、あるいは垂直方向の上限隣接領域への連続アクセスとはしなくても、“ジグザグ”にアクセスしても、連続バースト・アクセスの効率が実現されることを示している。
　以上、本発明の実施の形態について説明したが、上記画像処理装置によれば、より具体的な応用分野として、動画像符号化国際標準であるＩＴＵ－Ｔ　Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　Ｈ．２６４の、特に高品質映像を目的にした”Ｈｉｇｈ　４：２：２　Ｐｒｏｆｉｌｅ”規格、”Ｈｉｇｈ　１０　Ｐｒｏｆｉｌｅ”規格などに準拠したエンコーダやデコーダを低価格に構成することが可能になる。
　動画像のエンコーダやデコーダの実装にはＳＤＲＡＭの接続が不可欠と言える。近年、ＳＤＲＡＭはＤＤＲ、ＤＤＲ２、そしてＤＤＲ３へと進化して、現在主流のＤＤＲ３ ＳＤＲＡＭの記憶容量は１－Ｇｂｉｔ～２－Ｇｂｉｔ程度になり、これはハイビジョン画像を３０～６０フレーム分記憶できる容量である。Ｈ．２６４のエンコーダあるいはデコーダの構成には通常４～６フレーム程度の記憶容量で実現可能であり、記憶容量としては近年のＳＤＲＡＭは十分過ぎる容量がある。
　他方、ＳＤＲＡＭアクセスについては、必ずしも十分ではなく、そのため、記憶容量からはＳＤＲＡＭが１個あれば十分だが、アクセス量を確保するため、２個～４個のＳＤＲＡＭを用いている。
　各画素データを従来の８－ｂｉｔから１０－ｂｉｔに拡張することにより、より高品質な画像が得られるが、ＳＤＲＡＭを考えると、そのアクセス効率を高める工夫が不可欠である。そして同時に、ＳＤＲＡＭの動作速度は５００ＭＨｚ以上のクロック周波数となり、画像信号処理自体も並列処理化となってきている。本発明はこうした状況に適したエンコーダとデコーダの実現と共に、画像のさまざまな信号処理応用（医療画像、フレーム周波数変換、画像認識装置など）においても効果を発揮する。
　また、高品質画像の長期的保存には、ＨＤＤ（ハード・ディスク・ドライブ）も重要な記憶装置である。これも従来の２のべき乗数値単位の構成となっており、近年その記憶容量もアクセス速度も向上しているが、１０－ｂｉｔビデオや２０－ｂｉｔディオなどのような高品質ＡＶ（Ａｕｄｉｏｖｉｓｕａｌ）応用には、本発明の効果が生かされる。ＨＤＤと同様にＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ）やＢＤ（Ｂｌｕ－ｒａｙ　Ｄｉｓｋ）なども２のべき乗数値のデータ構成のため、高品質信号処理装置の実現には本発明が生かされる。
　ＨＤＤやＤＶＤ、ＢＤなどの蓄積メディアのセクターサイズは前述のＳＤＲＡＭのバーストサイズに比較して大きいので（２０４８バイト程度）、ＳＤＲＡＭと同様に１２８－ｂｉｔ（１６バイト）毎や２５６－ｂｉｔ（３２バイト）毎に８－ｂｉｔ単位（バイト）のデータ構成から１０－ｂｉｔ単位や１２－ｂｉｔ単位のデータ構成に変換してもよい。
　１…画像処理部
　２…ＳＲＡＭ
　３…ＳＤＲＡＭ
　４…シフトレジスタ部
　５…カウンタ
　６…ＳＲＡＭアドレスタイミング生成部
　７…ＳＲＡＭアドレス生成用テーブル
　８…ＳＤＲＡＭ信号生成部
　９…ＳＤＲＡＭパラメータ設定部
　ＤＳ…データセレクタ部
　ＤＳ１～ＤＳ４…データセレクタ
　４ＡＢ、４ＣＤ…シフトレジスタ
　１ａ～４ａ、１ｂ～４ｂ、１ｃ～４ｃ、１ｄ～４ｄ…レジスタ

Claims (1)

  1. 　画像に関するデータを処理する画像処理部と、
    　処理前または処理後のデータを記憶するメモリとを備え、
    　前記画像における前記画像処理部による処理単位に対応する領域をブロックとし、前記画像における前記メモリとのデータの転送単位に対応する前記ブロックより小さい領域をセルとし、前記画像の走査方向に沿って１以上の前記ブロックと２以上の前記セルを配置した場合に互いの前記走査方向の両端が一致するようになっていることを特徴とする画像処理装置。
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