WO2012014281A1 - 蓄電装置の充電制御方法および放電制御方法 - Google Patents

蓄電装置の充電制御方法および放電制御方法 Download PDF

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WO2012014281A1 PCT/JP2010/062606 JP2010062606W WO2012014281A1 WO 2012014281 A1 WO2012014281 A1 WO 2012014281A1 JP 2010062606 W JP2010062606 W JP 2010062606W WO 2012014281 A1 WO2012014281 A1 WO 2012014281A1
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capacitor
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晴見 竹田
佳史 竹田
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    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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    • H02J—ELECTRIC POWER NETWORKS; CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or discharging batteries or for supplying loads from batteries
    • H02J7/865—Battery or charger load switching, e.g. concurrent charging and load supply

Definitions

  • the present invention relates to a charge control method and a discharge control method for a power storage device using an electric double layer capacitor as a power storage device.
  • Electric Double Layer Capacitors are attracting attention as new storage devices that replace secondary batteries due to their long cycle life and wide operating temperature range.
  • capacitor an electric double layer capacitor
  • the direct current power supplied from the direct current power source 1 such as a solar battery is temporarily stored in the power storage unit 21 of the power storage device 2 constituted by a plurality of capacitors.
  • the capacitor has a voltage between terminals that varies greatly in proportion to the amount of accumulated charge, and therefore cannot store the power stored in the power storage unit 21 directly to the load. For this reason, the power stored in the power storage unit 21 is supplied to the load 4 after the voltage is stabilized by the power converter 3 such as a DC-DC converter or a DC-AC inverter.
  • the control unit 22 controls charging / discharging in the power storage unit 21.
  • the power converter 3 has an allowable input voltage range. Therefore, in order to continuously supply stable power to the load, it is necessary to maintain the output voltage Vt of power storage unit 21 (hereinafter referred to as “power storage unit voltage”) Vt within the allowable input voltage range of power converter 3. is there.
  • the power storage unit 21 is often used by connecting a plurality of capacitors in series. Further, in order to secure the necessary accumulated charge amount, a plurality of capacitors are often connected in parallel. Therefore, the power storage unit 21 of the power storage device 2 using capacitors is usually configured by connecting a plurality of capacitors in series and in parallel.
  • the series / parallel switching control is one of the methods used for improving the charge / discharge characteristics and the depth of discharge in the power storage device 2 in which the power storage unit 21 is configured by connecting a plurality of capacitors in series or in parallel.
  • the power storage unit 21 using serial-parallel switching control described in Patent Document 1 is configured as shown in FIG. That is, one circuit block (hereinafter simply abbreviated as “block”) is constituted by a pair of capacitors C, C having the same capacitance and a plurality of switches S for switching the series connection and the parallel connection of the pair of capacitors C, C.
  • the block is connected in n stages (B1 to Bn) in series.
  • FIG. 26 is a diagram showing only the connection state of capacitor C, omitting the switch of power storage unit 21 of FIG.
  • the power storage unit voltage Vt increases.
  • the power storage unit voltage Vt is changed to the power converter by appropriately turning on or off the switches (S11 to S33) in FIG.
  • the capacitors C of each block are arranged in parallel in a predetermined order, for example, in the order of FIG. 26 (b) ⁇ FIG. 26 (c) ⁇ FIG. Switching to connection is made in stages, and finally charging is performed so that all the capacitors C of each block are connected in parallel.
  • the switches (S11 to S13) in FIG. By turning off, the capacitor of each block in a predetermined order opposite to that at the time of charging, for example, in the order of FIG. 26 (d) ⁇ FIG. 26 (c) ⁇ FIG. 26 (b) ⁇ FIG. Discharging occurs by switching C from parallel connection to serial connection in stages. As described above, the series / parallel switching control improves the charge / discharge characteristics and the depth of discharge by maintaining the power storage unit voltage Vt within the allowable input voltage range of the power converter 3.
  • FIG. 27 is a schematic diagram showing temporal transition of the storage unit voltage Vt in the above-described charging process and discharging process. Note that the symbols (a) to (d) described at the bottom of FIG. 27 indicate that the connection state of the capacitor C of the power storage unit 21 in that time interval is that shown in FIGS. 26 (a) to 26 (d). Is shown.
  • a circuit called “parallel monitor” configured by a resistor R and a switch S as shown in FIG.
  • This parallel monitor when the voltage between terminals of each capacitor C exceeds the upper limit value of the rated voltage (upper rated voltage, the upper limit value of the voltage between terminals at which the capacitor can be safely used), as shown in FIG.
  • the capacitor S is prevented from being overcharged by turning on the switch S and forcibly bypassing the charging current Ic.
  • the charging control method of the power storage device developed by the inventors is not only for preventing overcharging of the parallel monitor, but also by controlling the parallel monitor at regular intervals so that the voltage between terminals of each capacitor is within a certain range. It is also used to correct so that it falls within the range (referred to as “always correct”), and it is also used as a measure against so-called “cross current” that occurs when the capacitors of each block are switched from series connection to parallel connection.
  • the serial / parallel switching control method described later the operation time of the parallel monitor and the heat generated by the operation can be reduced as compared with the method described in Patent Document 1, and the charging efficiency can be increased.
  • FIG. 30 is a diagram showing a simplified connection state of the capacitor C by omitting the switch of the power storage unit of FIG.
  • block voltage the blocks having the highest sum of the voltages between the terminals of the two capacitors C in the block. That is, the state shown in FIG. 30 (a) is switched to the state shown in FIG. 30 (b), FIG. 30 (c), or FIG. 30 (d), and charging is continued.
  • the power storage unit voltage Vt reaches the upper limit value of the allowable input voltage range of the power converter 3 again, the voltage across the terminals of all capacitors is measured at regular intervals, and the one with the highest block voltage is measured. A block is selected, the capacitors of the block are connected in parallel, and the operation of returning the capacitors of the other blocks to the series connection is repeated. That is, for example, the operation of switching from the state of FIG. 30B to the state of FIG. 30C or FIG. 30D is repeated.
  • the number of blocks to be connected is increased to 2 and charging is continued. That is, switching from any of the states of FIG. 30 (b), FIG. 30 (c), or FIG. 30 (d) to any of the states of FIG. 30 (e), FIG. 30 (f), or FIG. And charging is continued. Also in this case, two blocks are selected in descending order of block voltage, and capacitors of those blocks are connected in parallel.
  • the terminal voltages of all the capacitors are measured at regular intervals, and the two blocks are arranged in descending order of the block voltage. Are selected, the capacitors in the two blocks are connected in parallel, and the capacitors in the other blocks are connected in series. That is, for example, the operation of switching from the state of FIG. 30E to the state of FIG. 30F or FIG. 30G is repeated.
  • the capacitors C of all the blocks (B1 to B3) are connected in parallel, and when all the capacitors C are almost fully charged, the power storage unit voltage Vt is the power converter 3 Is set to be within the allowable input voltage range.
  • the inter-terminal voltages of all capacitors are measured at regular intervals until the storage unit voltage Vt reaches the lower limit value of the power converter 3.
  • the highest one block is selected, the capacitors of that block are connected in series, and the other blocks are connected in parallel, and the discharge is continued. That is, for example, the operation of switching from the state of FIG. 30 (e) to the state of FIG. 30 (f) or FIG. 30 (g) is repeated, and the discharge is continued.
  • the number of blocks to be connected is increased to 2 and the discharge is continued. That is, switching from any of the states of FIG. 30 (e), FIG. 30 (f), or FIG. 30 (g) to any of the states of FIG. 30 (b), FIG. 30 (c), or FIG. And charging is continued. Also in this case, two blocks are selected in descending order of the block voltage, the capacitors of those blocks are connected in series, and the discharge is continued.
  • the inter-terminal voltages of all capacitors are measured at regular intervals until the storage unit voltage Vt reaches the lower limit value of the power converter 3.
  • the two highest blocks are selected, the capacitor of the block is connected in series, and the other blocks are connected in parallel, and the discharge is continued. That is, for example, the operation of switching from the state of FIG. 30B to the state of FIG. 30C or FIG. 30D is repeated, and the discharge is continued.
  • discharging is performed so that the storage unit voltage Vt maintains the allowable input voltage range of the power converter 3 by switching the series-parallel connection state of each block.
  • the feature of the serial-parallel switching control method described in Patent Document 2 is that the order of blocks to be serial-parallel switched and the pattern of serial-parallel switching are fixed as in the method described in Patent Document 1.
  • the series-parallel switching is performed so that the variation in the voltage between the terminals of each capacitor is suppressed at regular intervals.
  • the conventional charge control method and discharge control method for a power storage device achieve efficient charge and discharge by using series-parallel switching control and a parallel monitor together.
  • the order of the blocks to be switched in series and parallel and the pattern of switching in series and parallel are fixed, and the variation in the voltage between terminals of each capacitor is suppressed without using a parallel monitor. Is difficult.
  • the blocks to be parallelized are adjacent to each other as shown in FIGS. 30 (e) (g) (h).
  • the capacitors in the paralleled blocks are connected in series, so that the voltage across the terminals of the capacitors varies.
  • FIG. 30 (h) in which capacitors in all blocks are paralleled in the final charging process, series-parallel switching cannot be performed.
  • the charging is stopped when the voltage between terminals of any one of the capacitors constituting the power storage unit reaches the rated voltage (that is, full charge), the charging efficiency is inevitably lowered.
  • the present invention has been made in view of the above-described conventional problems, and a charge control method and a discharge control for a power storage device that can suppress variations in voltage between terminals of a capacitor in a charge / discharge process without using a parallel monitor. It aims to provide a method.
  • a charge control method for a power storage device includes first to 2nth 2n (n is an integer of 2 or more) electric double layer capacitors having the same capacitance as power storage means.
  • the adjacent electric double layer capacitors can be connected either in series or in parallel by a switch, and the 2nth electric double layer capacitor and the first electric double layer capacitor can be connected in parallel by a switch.
  • the upper limit value of the allowable input voltage range of the power converter connected to the output side of the power storage means is preferable to use the upper limit value of the allowable input voltage range of the power converter connected to the output side of the power storage means as the first voltage value.
  • a discharge control method for a power storage device including first to 2nth 2n electric double layer capacitors (n is an integer of 2 or more) having the same capacitance as power storage means, and adjacent electric power.
  • Capacitor group configured such that the double layer capacitors can be connected in series or in parallel by a switch, and the 2nth electric double layer capacitor and the first electric double layer capacitor can be connected in parallel by a switch.
  • the discharge control method of the present invention it is preferable to use the lower limit value of the allowable input voltage range of the power converter connected to the output side of the power storage means as the second voltage value.
  • the voltage between terminals of any of the electric double layer capacitors constituting the power storage means is the lower limit value of the rated voltage. It is preferable to stop the discharge when the value falls below.
  • adjacent capacitors among the capacitors constituting the power storage unit are connected in parallel in order to equalize the voltage across the terminals of the capacitor.
  • a parallel monitor for preventing overcharging at the time of charging becomes unnecessary, and heat loss is eliminated, so that charging efficiency is improved.
  • the discharge time can be lengthened during discharge.
  • FIG. 1 is a block diagram illustrating a configuration of a power supply system including a power storage device.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the power storage unit of FIG.
  • FIG. 3 is a diagram for explaining the principle of pressure equalization by parallel connection.
  • FIG. 5 is a simplified diagram showing the connection state of the capacitors in the power storage unit shown in FIG.
  • FIG. 6 is a diagram for explaining pressure equalization by movement of the parallel portions.
  • FIG. 7 is a diagram for explaining the parallel connection time ⁇ T.
  • FIG. 8 is a diagram showing a temporal change in the voltage between the terminals of the capacitor of FIG. FIG.
  • FIG. 9 is a diagram showing a temporal change in the voltage between the terminals of the capacitor of FIG.
  • FIG. 10 is an explanatory diagram for calculating the parallel connection time ⁇ T.
  • FIG. 11 is a diagram schematically illustrating a parallelization pattern in the case where the number of parallel units is one in a power storage unit configured with ten capacitors.
  • FIG. 12 is a diagram illustrating a simplified parallelization pattern in the case where the number of parallel units is two in the power storage unit configured with ten capacitors.
  • FIG. 13 is a diagram schematically illustrating a parallelization pattern in a case where the number of parallel units is three in a power storage unit configured with ten capacitors.
  • FIG. 11 is a diagram schematically illustrating a parallelization pattern in the case where the number of parallel units is one in a power storage unit configured with ten capacitors.
  • FIG. 12 is a diagram illustrating a simplified parallelization pattern in the case where the number of parallel units is two in the power storage unit configured with ten capacitors
  • FIG. 14 is a diagram illustrating a simplified parallelization pattern in a case where the number of parallel units is four in a power storage unit including ten capacitors.
  • FIG. 15 is a diagram schematically illustrating an example of a parallelization pattern different from that in FIG. 12 in the case where the number of parallel units is two in a power storage unit configured with ten capacitors.
  • FIG. 16 is a diagram schematically illustrating a parallelization pattern in the case where the number of parallel units is five in a power storage unit configured with ten capacitors.
  • FIG. 17 is a flowchart for carrying out the charge control method of the present invention.
  • FIG. 18 is a flowchart for carrying out the discharge control method of the present invention.
  • FIG. 19 is a flowchart when the charge control method and the discharge control method of the present invention are combined.
  • FIG. 20 is a flowchart in the case where the charge control method and the discharge control method of the present invention are performed on a power storage device using a capacitor provided with an upper limit value and a lower limit value of the rated voltage.
  • FIG. 21 shows a temporal change in the voltage between terminals of each capacitor when the discharge control is performed after the charge control is performed by the method of the present invention and when the discharge control is performed after the charge control is performed by the conventional method. It is a graph which shows.
  • FIG. 22 is a graph showing the inter-terminal voltage of each capacitor when charge control is performed by the method of the present invention and the method described in Patent Document 2 and the battery is fully charged.
  • FIG. 23 is a block diagram illustrating a configuration of a power supply system that uses a plurality of capacitors as power storage devices.
  • FIG. 24 is a circuit diagram illustrating a configuration example of the power storage unit described in Patent Document 1.
  • FIG. 25 is a circuit diagram of a power storage unit described in Patent Document 1 including three-stage blocks.
  • FIG. 26 is a diagram showing a simplified connection state of capacitors in the power storage unit shown in FIG.
  • FIG. 27 is a graph showing a temporal change in the power storage unit voltage when the discharge control is performed after the charge control is performed by the method described in Patent Document 1.
  • FIG. 28 is a circuit diagram illustrating “parallel monitoring”.
  • FIG. 29 is a circuit diagram illustrating a configuration example of the power storage unit described in Patent Document 2.
  • FIG. 30 is a diagram showing a simplified connection state of capacitor C in the power storage unit shown in FIG.
  • charge control method and a discharge control method (hereinafter simply referred to as “charge control method” and “discharge control method”) for a power storage device according to an embodiment of the present invention will be described with reference to the drawings.
  • FIG. 1 illustrates a configuration of a power supply system including a power storage device.
  • a charge control method performed by power storage device 2 in FIG. 1 will be described.
  • the power storage device 2 stores the DC power supplied from the DC power source 1 and converts it to AC power in the power converter 3 or supplies it to the load 4 as DC power.
  • DC power supply 1 is preferably a current source.
  • the DC power source 1 for example, a solar cell is used. It is possible to use other power supply sources such as wind generators and engine generators, but in these cases there are AC output and DC output, and when the power supply is an AC power source. Is used by converting to DC.
  • the power converter 3 is composed of a DC-AC inverter or the like, converts the DC power stored in the power storage device 2 into AC power, and stabilizes the output voltage.
  • a DC-DC converter or the like is used as the power converter 3.
  • the power storage device 2 includes a power storage unit 21 and a control unit 22.
  • the power storage unit 21 stores DC power supplied from the DC power supply 1.
  • Control unit 22 controls charging / discharging in power storage unit 21.
  • FIG. 2 shows a configuration example of the power storage unit 21.
  • the capacitors adjacent to each other in the power storage unit 21 are configured to be connected in series or in parallel by switches Sa0, Sa1,..., Sa2n-1, Sa2n, Sb0, Sb1,.
  • the 2n-th capacitor C2n and the first capacitor C1 are configured to be connected in parallel by switches Sa2n + 1 and Sa2n + 2.
  • switches Sa0, Sa1,..., Sa2n ⁇ 1, Sa2n, Sb0, Sb1,..., Sb2n, Sa2n + 1, Sa2n + 2 are collectively referred to as “S”.
  • S The switching operation of the switch S will be described in detail later with reference to the drawings.
  • an electric double layer capacitor is used as the capacitor Ci.
  • the electric double layer capacitor in a narrow sense means a symmetrical electric double layer capacitor using electric double layer capacitance for both the positive electrode and the negative electrode of the electrode.
  • an electric double layer capacitor in a broad sense in addition to a symmetrical capacitor, one pole is an oxidation-reduction pseudocapacitance (redox pseudocapacitance) generated with a redox reaction, and the other pole is an electric double-layer capacitor.
  • redox pseudocapacitance oxidation-reduction pseudocapacitance
  • An asymmetric type electric double layer capacitor having a multilayer capacitance is also included.
  • the present invention can be applied to an electric double layer capacitor in a broad sense.
  • the switch S a semiconductor switch composed of an FET or the like is usually used. However, when the amount of current flowing through the switch S is large, a thyristor or IGBT may be used.
  • control unit 22 controls charging / discharging in the power storage unit 21, and includes a series-parallel switching circuit 23, a terminal voltage detection circuit 24, a power storage unit voltage detection circuit 25, and a control circuit 26. I have.
  • the series / parallel switching circuit 23 switches each of the switches S of the power storage unit 21 to switch between adjacent capacitors connected in series or in parallel, and also the 2nth capacitor C2n. And the first capacitor C1 are switched to be connected in parallel.
  • the inter-terminal voltage detection circuit 24 detects the inter-terminal voltage Vci of each capacitor Ci constituting the power storage unit 21.
  • the power storage unit voltage detection circuit 25 detects a power storage unit voltage Vt that is an output voltage of the power storage unit 21.
  • the inter-terminal voltage Vci of each capacitor Ci detected by the inter-terminal voltage detection circuit 24 and the storage unit voltage Vt detected by the storage unit voltage detection circuit 25 are input to the control circuit 26.
  • the control circuit 26 controls the series / parallel switching circuit 23 based on the inter-terminal voltage Vci of each capacitor Ci output from the inter-terminal voltage detection circuit 24 and the storage unit voltage Vt output from the storage unit voltage detection circuit 25. Do.
  • the control circuit 26 controls on / off of the charging switch Si and the discharging switch So shown in FIG.
  • the control circuit 26 includes a pulse generation circuit 27.
  • the pulse generation circuit 27 generates a pulse for each interval period described later from the clock signal, and outputs it as a timing signal for the series / parallel switching circuit 23, the inter-terminal voltage detection circuit 24, and the power storage unit voltage detection circuit 25.
  • control circuit 26 When the control circuit 26 is configured by a microcontroller including a CPU (Central Processing Unit), the functions of the control circuit 26 and the pulse generation circuit 27 are software (programs) stored in a ROM (Read Only Memory). This is realized by reading out to the CPU and executing it.
  • CPU Central Processing Unit
  • ROM Read Only Memory
  • the switch Si is a charging switch.
  • the switch Si is closed in accordance with an instruction from the control circuit 26, the DC power source 1 and the power storage unit 21 are connected via the diode D1.
  • the switch So is a discharge switch.
  • the switch So is closed according to an instruction from the control circuit 26, the power storage unit 21 and the load 4 are connected via the diode D2 and the power converter 3.
  • Diodes D1 and D2 are backflow prevention diodes.
  • Power for operation is supplied to each circuit in the control unit 22 and the power converter 3 from a power source such as a storage battery (not shown).
  • a power source such as a storage battery (not shown).
  • a part of the DC power stored in the power storage unit 21 may be used as power for operation without providing a power source.
  • the control circuit 26 needs to control the discharge so that the amount of power stored in the power storage unit 21 does not fall below the amount of power required by the control circuit 26.
  • the first process and the second process described below are repeated until the voltage between any of the 2n capacitors reaches the upper limit value of the rated voltage.
  • FIG. 5 is a diagram illustrating only the connection state of each capacitor Ci of the power storage unit 21 without the switch S illustrated in FIG. 4.
  • FIGS. 5B to 5G show the case where there is only one set of capacitors connected in parallel (that is, the number P of parallel portions is 1).
  • C2 and C3, C3 and C4,..., C7 and C8 are adjacent to each other by appropriately turning on (ie, closing) or turning off (ie, opening) the switches Sa0 to Sa10 and the switches Sb0 to Sb8.
  • Two capacitors can be switched sequentially from a series connection to a parallel connection, and C8 and C1 can be connected in parallel.
  • 5 (c) shows C2 and C3,
  • FIG. 5 (d) shows C3 and C4,
  • FIG. 5 (e) shows C4 and C5,
  • FIG. 5 (f) shows C7 and C8, and FIG. C8 and C1 are connected in parallel.
  • the series / parallel switching control of the capacitors constituting the power storage unit 21 is performed for the purpose of maintaining the power storage unit voltage Vt within the allowable input voltage range of the power converter 3. Therefore, the number of states in which two capacitors are connected in parallel (parallel portion) is the most important factor, and the number P of parallel portions can keep the storage unit voltage Vt within the allowable input voltage range of the power converter 3. Any two capacitors may be parallel if it is a value.
  • equalization is performed by sequentially moving the parallel units while maintaining the number P of parallel units necessary to maintain the storage unit voltage Vt within the allowable input voltage range of the power converter 3. Is going. That is, as shown in FIG. 6, the capacitors adjacent to each other through the switch S and the 2n-th capacitor C2n and the first capacitor C1 are connected in parallel, thereby transferring charges to each other. The voltage between terminals is equalized.
  • the power storage unit 21 is composed of 2n capacitors and the number of parallel units is one, first, as shown in FIG. The capacitor of C2 is connected in parallel for ⁇ T [sec]. At this time, if there is a difference between the C1 and C2 terminal voltages, charge transfer occurs, and the difference between the C1 and C2 terminal voltages decreases.
  • the power storage unit is configured by eight capacitors as shown in FIG. 4 and the number P of parallel units is one, the state of FIG. 5B in which C1 and C2 are connected in parallel. From then on, every ⁇ T [sec], FIG. 5 (b) ⁇ FIG. 5 (c) ⁇ FIG. 5 (d) ⁇ FIG. 5 (e) ⁇ FIG. 5 (f) ⁇ FIG. 5 (g) ⁇ FIG. (B) ⁇ FIG. 5 (c) ⁇ FIG. 5 (d) ⁇ ... Then, adjacent capacitors and C8 and C1 are connected in parallel, and charging is performed while equalizing pressure.
  • this method of equalizing the capacitor is referred to as “equalizing by paralleling adjacent capacitors”.
  • the switching control as described above merely repeats the switch switching operation every parallel connection time ⁇ T [sec], and does not require complicated calculations, so that the configuration of the control unit 22 can be simplified.
  • [Sec] (Constant) Start from parallel connection of capacitors C1 and C2, and the time required to sequentially connect C2 and C3, C3 and C4, ..., C2n-1 and C2n, and C2n and C1 in parallel Tp [ sec]
  • Tp [sec] is defined as “one cycle time”.
  • C [F] be the nominal capacitance of the two capacitors C1 and C2, respectively, let aC [F] be the actual capacitance of the capacitor C1, and bC [F] be the actual capacitance of C2.
  • Vc1 (0) [V] the voltage between the terminals of the capacitor C1 immediately before closing the switch S (time 0)
  • Vc2 (0) [V] the voltage between the terminals of the capacitor C2
  • Fig. 8 shows the change over time in the voltage across the capacitors C1 and C2.
  • equalization is started at the time constant Tc expressed by the equation (4), and the voltage between the terminals of the two capacitors is the same in a steady state after a sufficient time has elapsed.
  • Vinf the final voltage value in the steady state.
  • Vinf This final value Vinf is given by the following equation (5).
  • Vc1 (0) ⁇ Vc2 (0) When Vc1 (0) ⁇ Vc2 (0), the direction of current is opposite to that in FIG. 7B, and the magnitude relationship between Vc1 (0) and Vc2 (0) is opposite in FIG. Thus, equalization is performed in the same manner as described above, and therefore only the case of Vc1 (0)> Vc2 (0) will be described below.
  • the ratio at which the voltage between the terminals approaches the final value is that the voltage between the terminals of the capacitor C1 at time t when the switch S in FIG. 7A is closed at time 0 is Vc1 (t).
  • FIG. 9 shows temporal changes in the voltage between the terminals of the capacitors C1 and C2 as in FIG.
  • the absolute value of the difference between the terminal voltage Vc2 ( ⁇ T) and Vinf of the capacitor C2 at time ⁇ T is also within about 37% of the absolute value of the difference between Vc2 (0) and Vinf.
  • the power storage unit 21 is composed of 2n capacitors as shown in FIG. 2, starting from the parallel connection of the capacitors C1 and C2, C2 and C3,..., C2n-1 and C2n, and C2n and C1 sequentially.
  • the one cycle time Tp [sec] required for parallel connection is given by the following equation (8) when ⁇ T is set to a value satisfying the equation (7), for example.
  • the power storage unit 21 includes capacitors having the same nominal capacitance and in the same capacitance error range. Therefore, in the following description, the nominal capacitance of the 2n capacitors constituting the power storage unit 21 is C [F], the lower limit value of the capacitance allowed by the rating is aC [F], and the capacitance is allowed by the rating. BC [F] (that is, a ⁇ 1 ⁇ b), and as shown in FIG. 10, the power storage unit 21 sets the capacitance of the capacitor C1 to aC [F] and sets the capacitance of the capacitor C2 to static. It is assumed that the capacitance is bC [F], and the remaining 2n ⁇ 2 capacitors are composed of 2n capacitors where the capacitance is C [F].
  • charging is started with the charging current I [A] from the state where all of the 2n capacitors Ci constituting the power storage unit 21 are in a completely discharged state and all the capacitors are connected in series as shown in FIG. Furthermore, the time from the start of charging to the time when charging progresses, the power storage unit voltage Vt reaches the first voltage value Uv [V] set in advance, and immediately before the first series-parallel switching is performed is T [sec]. To do.
  • the first voltage value Uv is normally set to the upper limit value of the allowable input voltage range of the power converter 3, but the value at which the conversion efficiency of the power converter 3 is the best, that is, the upper limit of the allowable input voltage range. Even if it is set to a value lower than the value, the effect of the charge control method of the present invention is exhibited.
  • the terminal voltage Vc1 (T) at time T of the capacitor C1 having the smallest capacitance and the high terminal voltage is
  • the inter-terminal voltage Vc2 (T) of the capacitor C2 having the largest capacitance and the low inter-terminal voltage is
  • capacitors C1 and C2 are paralleled and equalized at time T for time ⁇ T.
  • the charging current during the period ⁇ T in which the capacitor C1 and the capacitor C2 are paralleled is approximately 1 ⁇ 2 that in the series connection state.
  • the above equation (12) and In the equation (13), the charging current to each capacitor is calculated as being the same as in the case of series connection.
  • Vc1 (T + 2n ⁇ T) and Vc2 (T + 2n ⁇ T) are smaller than the values of Equations (12) and (13), and a ⁇ b. Therefore, the values are obtained from Equations (12) and (13).
  • the difference between Vc1 (T + 2n ⁇ T) and Vc2 (T + 2n ⁇ T) is expressed larger than the actual value.
  • ⁇ T Tc.
  • the upper limit value of the charging current expressed by the equation (17) decreases, and m cycles from time T expressed by the equation (18).
  • the rate of decrease in the voltage difference between the terminals of the capacitor C1 and the capacitor C2 at the time (T + 2mn ⁇ T) after the time is also reduced.
  • the voltage difference between the terminals of the capacitors C1 and C2 is suppressed to about 37% or less of the absolute value of the voltage difference between the terminals just before the parallelization by one parallelization.
  • the maximum value of the voltage difference between the terminals of the capacitor C1 and the capacitor C2 after the fourth parallel is about 0.015 [V].
  • the value of the transverse current must also be considered.
  • a lateral current i flows through the switch S. If this value is excessive, the switch S may be destroyed. is there.
  • the switch S is made of a semiconductor, attention must be paid to the value of the transverse current.
  • parallelized patterns There are a maximum of 2n combinations of series-parallel capacitors (hereinafter referred to as “parallelized patterns”).
  • the number P of parallel parts is n, there are two parallel patterns.
  • Pb 1, 2,...
  • i 9
  • i 9
  • the voltage equalizing operation by parallelizing adjacent capacitors is as follows.
  • FIG. 17 shows a flowchart of charge control when the power storage unit 21 having the configuration shown in FIG. 2 is used.
  • the control circuit 26 sets the switch Si and the switch So shown in FIG. 2 to OFF (open state).
  • step S12 the control circuit 26 instructs the series-parallel switching circuit 23 to set the number P of parallel parts to 0 (zero) and connect all the capacitors Ci in series. Thereafter, in step S13, the control circuit 26 closes the switch Si and starts charging.
  • step S ⁇ b> 14 the control circuit 26 acquires the storage unit voltage Vt that is the output voltage of the storage unit 21 measured by the storage unit voltage detection circuit 25, and the storage unit voltage detection circuit 24 measures the storage unit voltage 21.
  • the terminal voltage Vci of each capacitor Ci is acquired.
  • step S15 the control circuit 26 determines whether or not the terminal voltage Vci of each capacitor Ci is equal to or higher than the upper limit value Vcu of the rated voltage. If the inter-terminal voltage Vci of any capacitor Ci is equal to or higher than the upper limit value Vcu of the rated voltage (YES), the process proceeds to step S16 and charging is stopped. That is, the control circuit 26 turns off the switch Si (open state). On the other hand, if the inter-terminal voltage Vci of any capacitor Ci does not exceed the upper limit value Vcu of the rated voltage (NO), the process proceeds to step S17.
  • step S17 the control circuit 26 determines whether or not the number P of parallel units is n. When the number P of parallel parts is n (YES), it progresses to the process of step S20 and charging is continued. On the other hand, if the number P of parallel parts is not n (NO), the process proceeds to step S18.
  • step S18 the control circuit 26 determines whether or not the power storage unit voltage Vt is equal to or higher than the first voltage value Uv.
  • the process proceeds to step S19, and the control circuit 26 instructs the series / parallel switching circuit 23 to increase the number P of parallel units by one.
  • the process proceeds to step S20 and the charging is continued. After the processes in steps S19 and S20, the process proceeds to step S21.
  • step S21 the control circuit 26 determines whether or not the number P of parallel parts is zero.
  • the number P of parallel parts is 0 (YES)
  • it progresses to the process of step S23, waits for progress of a time interval, ie, parallel connection time (DELTA) T, and returns to the process of step S14 after that.
  • a time interval ie, parallel connection time (DELTA) T
  • DELTA parallel connection time
  • step S22 the control circuit 26 starts or continues the pressure equalization by parallelizing adjacent capacitors, and then waits for the elapse of the time interval, that is, the parallel connection time ⁇ T in step S23.
  • step S18 When charging proceeds from a state in which all the capacitors Ci are connected in series and the power storage unit voltage Vt reaches the preset first voltage value Uv (YES in step S18), a series-parallel switch is performed, and the parallel unit Is set to 1 (step S19). At the same time, pressure equalization is started by parallelizing adjacent capacitors (steps S21 and S22).
  • Charging proceeds when the number P of parallel parts is n, and when the voltage Vci between terminals of any one of the capacitors Ci reaches the upper limit value Vcu of the rated voltage, the charging is stopped (steps S14, S15, S16).
  • the discharge control method according to the present invention is a state in which the number P of parallel parts is n when a parallel part is formed by connecting two adjacent capacitors in parallel in a power storage part composed of 2n capacitors. From the above, the following first process and second process are repeated until all capacitors are connected in series.
  • Pressure equalization by paralleling adjacent capacitors is also performed during the discharge process.
  • capacitors having a capacitance error are connected in series, the voltage between terminals of a capacitor having a small capacitance decreases faster than the voltage between terminals of a capacitor having a large capacitance. Therefore, in the discharging process, if voltage equalization is not performed by parallelizing adjacent capacitors, the time until the inter-terminal voltage Vt of the power storage unit 21 reaches the lower limit value of the allowable input voltage range of the power converter 3 is increased. As a result, the discharge time (power converter operating time) is shortened.
  • the discharge time of the power storage unit 21 (the operating time of the power converter 3) can be extended by performing equalization by parallelizing adjacent capacitors in the discharge process.
  • the number of capacitors constituting the power storage unit 21 is eight as shown in FIG. 4 described above, the number P of parallel units decreases to 4, 3, 2, 1, and finally all capacitors Connected in series.
  • an upper limit value and a lower limit value (lower rated voltage) of the rated voltage of the terminal voltage are set.
  • the upper limit value and lower limit value of the rated voltage of such a terminal voltage are set for the capacitor constituting the power storage unit 21 and the capacitor is used, overcharging will occur if charging is continued beyond the upper limit value of the rated voltage.
  • the electrolyte solution undergoes electrolysis and becomes less than the lower limit value of the rated voltage due to overdischarge, the electrode collapses, causing deterioration, and in the worst case, destruction.
  • the power storage unit 21 is configured by 2n capacitors Ci in which only the upper limit value of the rated voltage of the terminal voltage is set will be described.
  • the preset second voltage value is Lv.
  • the second voltage value Lv is normally set to the lower limit value of the allowable input voltage range of the power converter 3, but the value at which the conversion efficiency of the power converter 3 is the best, that is, the lower limit value of the allowable input voltage range. Even if set to a high value, the effect of the charge control method of the present invention is exhibited.
  • FIG. 18 shows a flowchart of the discharge control when the power storage unit 21 is composed of 2n capacitors as shown in FIG.
  • steps that perform the same processes as those in the flowchart of FIG. 17 are denoted by the same reference numerals.
  • the flow of discharge control will be described with reference to FIGS. 1 and 2 and the flowchart of FIG.
  • step S41 the control circuit 26 closes the switch So and starts discharging.
  • step S42 the control circuit 26 acquires the power storage unit voltage Vt measured by the power storage unit voltage detection circuit 25. Subsequently, in step S43, the acquired power storage unit voltage Vt is equal to or lower than the preset second voltage value Lv. Determine whether or not. If the power storage unit voltage Vt is equal to or lower than the second voltage value Lv (YES), the process proceeds to step S45. If not (NO), the process proceeds to step S44, and the discharge is continued.
  • step S45 the control circuit 26 determines whether or not the number P of parallel parts is zero. If the number P of parallel parts is zero (YES), the process proceeds to step S47 and stops discharging. . That is, the control circuit 26 opens the switch So. On the other hand, if the number P of parallel parts is not zero (NO), the process proceeds to step S46, and the number P of parallel parts is reduced by 1 to (P-1). After the processes of steps S44 and S46 are completed, the process proceeds to step S21.
  • step S21 the control circuit 26 determines again whether or not the number P of parallel parts is zero. If the number P of parallel parts is 0 (YES), the process proceeds to step S48, and the adjacent capacitor The pressure equalization by parallelization is stopped, the time interval of step S23, that is, the passage of time corresponding to the parallel connection time ⁇ T is waited, and then the process returns to step S42. On the other hand, when the number P of parallel parts is not 0 (NO), the process proceeds to step S22.
  • step S22 the control circuit 26 starts or continues the pressure equalization by parallelizing adjacent capacitors, and then returns to the process of step S42 after waiting for the parallel connection time ⁇ T to elapse in the time interval of step S23.
  • the processing of the flowchart of FIG. 18 is summarized as follows.
  • the series-parallel switching is performed.
  • the number P of parallel parts is decreased by 1 (steps S45 and S46).
  • pressure equalization is started by parallelizing adjacent capacitors (steps S21 and S22).
  • step S43, S45, S46, S21, S22, S23 the pressure equalization operation by paralleling adjacent capacitors is repeated (steps S43, S45, S46, S21, S22, S23), and the power storage unit voltage Vt reaches the preset second voltage value Lv.
  • step S43, S45, S46 the pressure equalization operation by paralleling adjacent capacitors is repeated.
  • step S21, S48, S23 If the number P of parallel parts becomes 0 (that is, a state in which all capacitors are connected in series), voltage equalization by parallelizing adjacent capacitors is stopped, but discharging continues (steps S21, S48, S23).
  • FIG. 19 shows a flowchart when the charge control method and the discharge control method of the present invention are implemented in combination.
  • FIG. 19 is a flowchart in the case where the charging power is larger than the discharging power.
  • the same steps as those in FIGS. 17 and 18 are denoted by the same reference numerals.
  • the flowchart of FIG. 19 will be described focusing on steps different from the flowcharts of FIGS. 17 and 18.
  • Step S19 the power storage unit voltage Vt reaches the upper limit value Uv of the allowable input voltage range of the power converter 3
  • step S22 the pressure equalization process by parallelizing adjacent capacitors is not performed.
  • Discharge is started when power storage unit voltage Vt exceeds lower limit Lv of the allowable input voltage range of power converter 3 (steps S43 and S62).
  • FIG. 20 shows a flowchart in the case where the capacitor Ci in which the upper limit value and the lower limit value of the rated voltage are set is used for the power storage unit and the charge control method and the discharge control method are combined, that is, when discharging is performed while charging.
  • the upper limit value of the rated voltage of the terminal voltage of each capacitor is indicated as Vcu
  • the lower limit value of the rated voltage is indicated as Vcl.
  • step S71 the control circuit 26 determines whether or not the terminal voltage Vci of each capacitor Ci is equal to or lower than the lower limit value Vcl of the rated voltage, and the terminal voltage Vci of any one of the capacitors Ci is the lower limit value of the rated voltage. If Vcl or less (YES), the process proceeds to step S72 to turn on charging (ie, close the switch Si) and turn off discharging (ie, open the switch So). On the other hand, when the inter-terminal voltage Vci of all the capacitors Ci is higher than the lower limit value Vcl of the rated voltage (NO), the process proceeds to step S15.
  • the capacitor of the power storage unit is composed of 2n capacitors in which the upper limit value and the lower limit value of the rated voltage are set to the inter-terminal voltage, and the charge control method and the discharge control method are combined. Since charge is transferred from a capacitor having a large voltage between terminals to a capacitor having a small voltage between terminals by equalizing pressure by parallelizing adjacent capacitors, if an appropriate parallel connection time ⁇ T is selected, all of the power storage units are configured. The voltage between the terminals of the capacitors is kept almost equal except when all the capacitors are connected in series.
  • FIG. 21A shows temporal changes in the voltage Vci between terminals of each capacitor Ci when charge control and discharge control are performed by the method of the present invention.
  • the power storage unit 21 is configured using ten capacitors having a nominal capacitance of 1700 [F], and charging control is performed according to the flowchart of FIG. 19 is a graph showing a temporal change in the voltage Vci between terminals of each capacitor Ci when the load 4 is connected via the power converter 3 and discharge control is performed according to the flowchart of FIG.
  • FIG. 21B shows the time of the voltage Vci between the terminals of each capacitor Ci when the power storage unit having the same configuration as the method of the present invention is used and the charge control and the discharge control are performed by the method of Patent Document 2. It is the graph which showed the change.
  • FIG. 22A shows the inter-terminal voltage Vci of each capacitor Ci when charging is controlled by the method of the present invention and charging is stopped (full charge).
  • FIG. The charge control is performed by this method, and the inter-terminal voltage Vci of each capacitor Ci at the time of full charge is shown.
  • the charging current was 2 [A]
  • the load at the time of discharging was 8 [W]
  • the parallel connection time ⁇ T in equalizing pressure by parallelizing adjacent capacitors was 10 [sec]. Therefore, one cycle time Tp is 100 [sec].
  • the allowable input voltage range of the power converter (DC-AC inverter) 3 is 10.7 to 15.0 [V], but the conversion efficiency decreases near the upper limit or lower limit of the allowable input voltage range.
  • the value Uv was 14.5 [V]
  • the second voltage value Lv was 11.5 [V].
  • all the capacitors started charge from the state of complete discharge, and after discharging to full charge, it discharged.
  • the accurate charging time was 1 hour 6 minutes 36 seconds when the control method of the present invention was used, and 1 hour 6 minutes 35 seconds when the control method of Patent Document 2 was used.
  • pressure equalization is performed by parallelizing adjacent capacitors, which takes time. Nevertheless, the charging time was almost the same.
  • control method of the present invention has less variation in the inter-terminal voltage than the control method of Patent Document 2. This point is clearer when FIG. 22 (a) and FIG. 22 (b) showing the variation in the voltage between the terminals of each capacitor at the end of charging (full charge) are compared.
  • the control method of the present invention has less variation in the voltage between terminals of each capacitor at the end of charging (full charge) than the control method of Patent Document 2.
  • the maximum value of the voltage difference between terminals of each capacitor at full charge was 0.017 [V] in the control method of the present invention, whereas 0.047 [V] in the control method of Patent Document 2.
  • the effectiveness of pressure equalization by parallelizing adjacent capacitors was confirmed.
  • the charging process ends when any one of the capacitors constituting the power storage unit 21 reaches the rated voltage. Therefore, if the variation in the voltage between terminals of each capacitor is large at this time, the amount of unstored power increases.
  • the unstored power amount in the case of the control method of the present invention was 313.3 [J]
  • the unstored power amount in the case of the control method of Patent Document 2 is 761.9 [J]. From the viewpoint of charging efficiency, it can be seen that the control method of the present invention is effective.

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Abstract

　並列モニタを使用することなくキャパシタの端子間電圧のばらつきを抑制できる蓄電装置の充電制御方法および放電制御方法を提供する。　本発明の充電制御方法では、蓄電手段として、静電容量の等しい１番目から２ｎ番目の２ｎ個（ｎは２以上の整数）の電気二重層キャパシタを含み、かつ隣接する電気二重層キャパシタの間がスイッチにより直列または並列のいずれかに接続でき、また２ｎ番目の電気二重層キャパシタと１番目の電気二重層キャパシタとの間がスイッチにより並列接続できるように構成されたキャパシタ群を用いている。そして、蓄電部２１を構成する２ｎ個のキャパシタCiのうち、隣接するキャパシタ同士を順次、直列接続から並列接続に切り換え、あるいは２ｎ番目のキャパシタC2nと１番目のキャパシタC1を並列に接続した状態に切り換えることにより、各キャパシタの端子間電圧のばらつきを抑制している。

Description

蓄電装置の充電制御方法および放電制御方法
　本発明は、電気二重層キャパシタを蓄電デバイスとして用いた蓄電装置の充電制御方法および放電制御方法に関する。
　電気二重層キャパシタ（Electric Double Layer Capacitor）は、サイクル寿命が長いことや使用温度範囲が広いなどの特徴から、二次電池に代わる新しい蓄電デバイスとして注目を集めている。
　図２３を参照して、蓄電デバイスとして電気二重層キャパシタ（以降、単に「キャパシタ」ともいう）を用いた電力供給システムについて説明する。
　太陽電池等の直流電源１から供給された直流の電力は、一旦、複数のキャパシタで構成された蓄電装置２の蓄電部２１に蓄積される。キャパシタは、二次電池と異なり、端子間電圧が蓄積電荷量に比例して大きく変動するため、蓄電部２１に蓄積された電力を直接、負荷に供給することができない。このため、蓄電部２１に蓄積された電力は、ＤＣ－ＤＣコンバータやＤＣ－ＡＣインバータ等の電力変換器３によって電圧を安定化した後、負荷４に供給される。
　負荷４が直流電力で駆動される場合には、電力変換器３としてＤＣ－ＤＣコンバータなどが用いられる。なお、制御部２２は、蓄電部２１における充放電を制御するものである。
　図２３の電力供給システムにおいて、電力変換器３には許容入力電圧範囲がある。したがって、負荷に安定した電力を継続的に供給するためには、蓄電部２１の出力電圧（以降、「蓄電部電圧」という）Vtを電力変換器３の許容入力電圧範囲内に保持する必要がある。
　またキャパシタは、単体では出力電圧が低いことから、蓄電部２１は複数個のキャパシタを直列に接続して用いることが多い。さらに必要な蓄積電荷量を確保するために、複数個のキャパシタを並列に接続して用いることも多い。したがって、キャパシタを用いた蓄電装置２の蓄電部２１は、通常、複数個のキャパシタを直列および並列に接続して構成される。
　従来、蓄電部２１が複数のキャパシタによって構成された蓄電装置２では、充放電特性や放電深度を向上させるため、「直並列切り換え制御」および「並列モニタ」の２つの手法を併用した充電制御方法や放電制御方法が採用されている。以下、この２つの手法を採用した特許文献１記載の蓄電装置２について、図面を参照して説明する。
　最初に、直並列切り換え制御について説明する。直並列切り換え制御は、蓄電部２１が複数個のキャパシタを直列または並列に接続して構成される蓄電装置２において、充放電特性や放電深度の向上のために用いられる手法の一つである。
　特許文献１に記載の、直並列切り換え制御を用いた蓄電部２１は、図２４のように構成されている。すなわち、静電容量の等しい一対のキャパシタC、Cと、この一対のキャパシタC、Cの直列接続と並列接続を切り換える複数のスイッチSにより１つの回路ブロック（以降、単に「ブロック」と略す）が構成され、そのブロックがｎ段（B1～Bn）直列に接続されている。
　直並列切り換え制御の方法について、蓄電部２１が、図２５に示すように３段のブロック（B1～B3）で構成されている場合を例として説明する。なお、図２６は、図２５の蓄電部２１のスイッチを省略して、キャパシタCの接続状態のみを示した図である。
　図２５の蓄電部２１を構成する全てのキャパシタCが完全放電状態から充電を開始する場合、まず図２５のスイッチS12、S22およびS32をオンにし（すなわち閉じる）、スイッチS11、S13、S21、S23、S31およびS33をオフにする（すなわち開く）ことにより、図２６（ａ）に示すように、全てのブロックのキャパシタCが直列に接続され、この状態で充電が開始される。
　充電が進むにつれて各キャパシタCに電荷が蓄積され、蓄電部電圧Vtが上昇する。蓄電部電圧Vtが電力変換器３の許容入力電圧範囲の上限値に達する度に、図２５中のスイッチ（S11～S33）を適宜オンあるいはオフにすることにより、蓄電部電圧Vtが電力変換器３の許容入力電圧範囲内に収まるように、各ブロックのキャパシタCを予め定められた順序、例えば、図２６（ｂ）→図２６（ｃ）→図２６（ｄ）の順に、直列接続から並列接続に段階的に切り換え、最終的に各ブロックのキャパシタCが全て並列接続となるように充電が行われる。
　また放電時には、蓄電部電圧Vtの降下に伴って、蓄電部電圧Vtが電力変換器３の許容入力電圧範囲の下限値に達する度に、図２５中のスイッチ（S11～S13）を適宜オンあるいはオフにすることにより、充電時とは逆の予め定められた順序、例えば、図２６（ｄ）→図２６（ｃ）→図２６（ｂ）→図２６（ａ）の順に、各ブロックのキャパシタCを段階的に並列接続から直列接続に切り換えて放電が行われる。以上のように直並列切り換え制御は、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲に維持し続けることにより、充放電特性や放電深度を向上させるものである。
　図２７は、上述した充電過程と放電過程における蓄電部電圧Vtの時間的推移を示した模式図である。なお、図２７の最下段に記載された（ａ）～（ｄ）の記号は、その時間区間における蓄電部２１のキャパシタCの接続状態が図２６（ａ）～図２６（ｄ）であることを示している。
　次に「並列モニタ」について説明する。一般的にキャパシタの静電容量は、ばらつきが大きい。したがって、複数個のキャパシタを直列接続して充電すると、静電容量の小さなキャパシタから満充電状態となる。さらに充電を継続すると、静電容量の小さなキャパシタは過充電となり、これが劣化の原因となって、最悪の場合には破壊に到る。
　そこで、蓄電デバイスにキャパシタを用いた蓄電装置では、各キャパシタCの端子間に、図２８（ａ）に示すような抵抗RとスイッチSによって構成される「並列モニタ」と呼ばれる回路を付加する場合が多い。この並列モニタは、各キャパシタCの端子間電圧が定格電圧の上限値（upper rated voltage、キャパシタを安全に使用しうる端子間電圧の上限値）を超えると、図２８（ｂ）に示すようにスイッチSをオンにし、充電電流Icを強制的にバイパスさせることにより、キャパシタCの過充電を防止している。
　次に、特許文献１に記載された蓄電装置の充電制御方法の問題点について説明する。蓄電部が同一公称静電容量の複数のキャパシタによって構成されていても、直並列切り換え制御によって、並列接続されたブロックの各キャパシタCに流入する電荷量は、直列接続されたブロックの各キャパシタCに流入する電荷量の約半分になる。さらに実際のキャパシタには静電容量誤差や自己放電特性の違いもあるので、各キャパシタの端子間電圧には、ばらつきが生じる。
　このばらつきによって、直列接続状態にあるブロックのいずれかのキャパシタCが定格電圧の上限値（すなわち満充電）になった場合、そのキャパシタCは、並列接続状態にある他のブロック内のキャパシタCが満充電に達するまでの間、過充電に陥ることを避けるために、並列モニタにより、端子間電圧を定格電圧の上限値以下に維持し続けなければならない。その結果、並列モニタの抵抗による熱損失が発生し、充電効率が低下する。
　すなわち、特許文献１に記載された従来の充電制御方法では、ブロック間でのキャパシタの端子間電圧のばらつきが非常に大きくなり、過充電防止のために並列モニタの動作時間も長くなるので、熱損失が増加し、結果として充電効率が低下する。
　上述した問題点を解決するため、発明者らは、蓄電部を構成する全てのキャパシタの端子間電圧のばらつきを抑制する直並列切り換え制御の方法を開発した（特許文献２参照）。
　発明者らが開発した蓄電装置の充電制御方法は、並列モニタを過充電防止のためだけでなく、一定のインターバル毎に並列モニタを制御することによって、各キャパシタの端子間電圧が一定範囲内に収まるように補正する（「常時補正」と呼ばれる）ためにも用いられ、更に、各ブロックのキャパシタを直列接続から並列接続に切り換える際に発生する、いわゆる「クロス電流」対策用としても用いられる。これと後述する直並列切り換え制御の方法により、並列モニタの動作時間とその動作に伴う発熱を、特許文献１に記載の方法より削減でき、充電効率を高めることができる。
　特許文献２に記載された各ブロックの直並列切り換え制御の方法について、図２９に示した３つのブロック（B1、B2、B3）で構成された蓄電部２１に適用する場合を例に説明する。なお、図３０は、図２９の蓄電部のスイッチを省略して、キャパシタCの接続状態を簡略化して示した図である。
　充電過程において、全てのキャパシタCが完全放電状態の場合、スイッチS13、S01、S23、S02およびS33をオンにし、スイッチS11、S12、S21、S22、S31およびS32をオフにすることにより、図３０（a）に示すように全てのキャパシタCを直列接続した状態から充電が開始される。
　そして蓄電部電圧Vtが電力変換器３の許容入力電圧範囲の上限値に達した時点でスイッチ（S01～S33）を適宜制御することにより、蓄電部２１の３つのブロック（B1～B3）のうち、いずれか１つのブロックのキャパシタCを並列接続に切り換え、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に降下させる。
　この際、ブロック内の２個のキャパシタCの端子間電圧の和（以降、「ブロック電圧」という）が最も高いブロックが優先的に並列接続される。すなわち図３０（ａ）の状態から、図３０（ｂ）、図３０（ｃ）または図３０（ｄ）のいずれかの状態に切り換わり、充電が継続される。
　そして、蓄電部電圧Vtが再び電力変換器３の許容入力電圧範囲の上限値に達するまでの間、一定のインターバル毎に全てのキャパシタの端子間電圧が計測されて、ブロック電圧の最も高い１つのブロックが選定され、そのブロックのキャパシタが並列接続され、他のブロックのキャパシタを直列接続に戻すという動作が繰り返される。すなわち、例えば図３０（ｂ）の状態から図３０（ｃ）または図３０（ｄ）の状態に切り換わるという動作が繰り返される。
　さらに充電が継続され、蓄電部電圧Vtが再び電力変換器３の許容入力電圧範囲の上限値に達すると、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に降下させるために、並列接続にするブロックの数を２つに増加させ、充電が継続される。すなわち、図３０（ｂ）、図３０（ｃ）または図３０（ｄ）のいずれかの状態から、図３０（ｅ）、図３０（ｆ）または図３０（ｇ）のいずれかの状態に切り換えられ、充電が継続される。この際にも、ブロック電圧が高い順に２つのブロックが選択され、それらのブロックのキャパシタが並列接続される。
　そして、再び蓄電部電圧Vtが電力変換器３の許容入力電圧範囲の上限値に達するまでの間、一定のインターバル毎に全てのキャパシタの端子間電圧が計測され、ブロック電圧の高い順に２つのブロックが選定され、それら２つのブロックのキャパシタが並列接続され、他のブロックのキャパシタは直列接続される。すなわち、例えば図３０（ｅ）の状態から図３０（ｆ）または図３０（ｇ）の状態に切り換わるという動作が繰り返される。
　充電がさらに進行し、蓄電部電圧Vtが再び電力変換器３の許容入力電圧範囲の上限値に達すると、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に降下させるために、並列接続にするブロックの数が３つとなるように図３０（ｈ）の状態に切り換えられ、いずれか１つのキャパシタの端子間電圧が定格電圧に達するまで充電が継続される。
　なお、図３０（ｈ）のように全てのブロック（B1～B3）のキャパシタCが並列接続され、全てのキャパシタCがほぼ満充電状態になった場合の蓄電部電圧Vtは、電力変換器３の許容入力電圧範囲内になるように設定されている。
　一方、放電過程においては、全てのキャパシタCが満充電状態の場合には、図３０（ｈ）の状態（全てのブロックが並列の状態）から放電が開始され、蓄電部電圧Vtが電力変換器３の許容入力電圧範囲の下限値まで低下した時、いずれか１つのブロックのキャパシタCを直列接続に切り換える。これにより、蓄電部電圧Vtを昇圧させ、蓄電部電圧Vtが電力変換器３の許容入力電圧範囲内に収まるようにして放電を維持する。この際、ブロック電圧の高いブロックから優先的に直列接続される。すなわち、図３０（ｈ）の状態から図３０（ｅ）、図３０（ｆ）または図３０（ｇ）のいずれかの状態に切り換えられ、放電が継続される。
　そして放電が進行し、蓄電部電圧Vtが再び電力変換器３の許容入力電圧範囲の下限値に達するまでの間、一定のインターバル毎に全てのキャパシタの端子間電圧が計測されて、ブロック電圧の最も高い１つのブロックが選定され、そのブロックのキャパシタが直列接続され、他のブロックを並列接続にするという動作が繰り返され、放電が継続される。すなわち、例えば図３０（ｅ）の状態から図３０（ｆ）または図３０（ｇ）の状態に切り換わるという動作が繰り返されて、放電が継続される。
　放電がさらに進行し、蓄電部電圧Vtが再び電力変換器３の許容入力電圧範囲の下限値に達すると、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に上昇させるために、直列接続にするブロックの数を２つに増加させ、放電が継続される。すなわち、図３０（ｅ）、図３０（ｆ）または図３０（ｇ）のいずれかの状態から、図３０（ｂ）、図３０（ｃ）または図３０（ｄ）のいずれかの状態に切り換えられ、充電が継続される。この際にも、ブロック電圧が高い順に２つのブロックが選択され、それらのブロックのキャパシタが直列接続されて放電が継続される。
　そして放電が進行し、蓄電部電圧Vtが再び電力変換器３の許容入力電圧範囲の下限値に達するまでの間、一定のインターバル毎に全てのキャパシタの端子間電圧が計測されて、ブロック電圧の最も高い２つのブロックが選定され、そのブロックのキャパシタを直列接続し、他のブロックを並列接続するという動作が繰り返され、放電が継続される。すなわち、例えば図３０（ｂ）の状態から図３０（ｃ）または図３０（ｄ）の状態に切り換わるという動作が繰り返され、放電が継続される。
　放電がさらに進行し、蓄電部電圧Vtが再び電力変換器３の許容入力電圧範囲の下限値に達すると、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に上昇させるために、全てのキャパシタが直列接続された図３０（ａ）の状態に切り換えられ、放電が継続される。
　以上のように、各ブロックの直並列の接続状態を切り換えることにより、蓄電部電圧Vtが電力変換器３の許容入力電圧範囲を維持するように放電が行われる。
　上述したように、特許文献２に記載の直並列切り換え制御の方法の特徴は、直並列切り換えされるブロックの順番や直並列切り換えのパターンが、特許文献１に記載の方法のように固定されておらず、一定のインターバル毎に各キャパシタの端子間電圧のばらつきが抑制されるように直並列切り換えが行われる点にある。こうすることにより各ブロック内のキャパシタCの端子間電圧を細かく制御することが可能となり、さらには蓄電部２１を構成する全てのキャパシタCの端子間電圧のばらつきを抑制することができる。
特開平１１－２１５６９５号公報 国際公開ＷＯ２００７／０４６１３８
　上述したように従来の蓄電装置の充電制御方法および放電制御方法は、直並列切り換え制御と並列モニタを併用することにより、効率のよい充放電を実現している。しかし、特許文献１に記載の制御方法は、直並列切り換えされるブロックの順番や直並列切り換えのパターンが固定されており、並列モニタを用いずに各キャパシタの端子間電圧のばらつきを抑制することは難しい。
　また、特許文献２に記載の制御方法においても、複数のブロックが並列化された場合であって、図３０（ｅ）（ｇ）（ｈ）のように並列化されるブロックが隣接している場合には、並列化されるブロック内のキャパシタは直列接続されるのでキャパシタの端子間電圧にばらつきが生じる。また特に、充電の最終過程で全てのブロック内のキャパシタが並列化された図３０（ｈ）の場合には、直並列の切り換えを行うことができないために、各キャパシタの端子間電圧のばらつきを抑制することができず、しかも蓄電部を構成するいずれかのキャパシタの端子間電圧が定格電圧（すなわち満充電）になると充電が停止されるので、充電効率の低下は避けられなかった。
　さらに、特許文献２に記載の直並列切り換え制御の方法においては、並列モニタを過充電防止のためだけでなく、一定のインターバル毎に並列モニタを制御することによって、各キャパシタの端子間電圧が一定範囲内に収まるように補正する常時補正と呼ばれる操作にも用いられたが、並列モニタの動作に伴う発熱は避けられず、充放電効率の向上の障壁となっていた。このように、従来の蓄電装置の制御方法では、並列モニタを完全に排除することは困難であり、並列モニタによる電力損失を避けることはできなかった。
　本発明はこのような従来の問題点に鑑みて成されたもので、並列モニタを使用することなく、充放電過程におけるキャパシタの端子間電圧のばらつきを抑制できる蓄電装置の充電制御方法および放電制御方法を提供することを目的とする。
　上記目的を達成するため、本発明にかかる蓄電装置の充電制御方法は、蓄電手段として、静電容量の等しい１番目から２ｎ番目の２ｎ個（ｎは２以上の整数）の電気二重層キャパシタを含み、かつ隣接する電気二重層キャパシタの間がスイッチにより直列または並列のいずれかに接続でき、また２ｎ番目の電気二重層キャパシタと１番目の電気二重層キャパシタとの間がスイッチにより並列接続できるように構成されたキャパシタ群を用いた蓄電装置の充電制御方法であって、
　並列に接続された２つの電気二重層キャパシタを並列部としたときに、前記電気二重層キャパシタが全て直列に接続された状態から充電を開始し、前記並列部の数Ｐがｎになり、かつ、２ｎ個の電気二重層キャパシタの少なくともいずれかの１つの端子間電圧が定格電圧の上限値に達するまで、下記第１の処理と第２の処理とを繰り返すことを特徴とする。
（１）前記並列部の数Ｐが１以上の場合に、ｉを１から２ｎまでの値を循環する整数とし、ｋj（ｊは１≦ｊ≦Ｐの整数）を０≦ｋj≦２ｎ－２を満たすＰ個の０または任意の偶数とし、所定の時間経過毎に、ｉの数を１ずつ増やしながら、（ｉ＋ｋj）番目と（ｉ＋ｋj＋１）番目の電気二重層キャパシタの接続状態を、前記並列部を構成するように並列にすると共に、他の電気二重層キャパシタの接続状態を直列にする。ここで、Ｋを整数としたときに（２ｎ＋Ｋ）番目の電気二重層キャパシタはＫ番目の電気二重層キャパシタとなる。
（２）前記蓄電手段の電圧が、あらかじめ設定した第１の電圧値に到ったときに、前記並列部の数Ｐを１つ増やす。
　本発明の充電制御方法において、前記第１の電圧値として、前記蓄電手段の出力側に接続された電力変換器の許容入力電圧範囲の上限値を用いることが好ましい。
　また本発明にかかる蓄電装置の放電制御方法は、蓄電手段として、静電容量の等しい１番目から２ｎ番目の２ｎ個（ｎは２以上の整数）の電気二重層キャパシタを含み、かつ隣接する電気二重層キャパシタの間がスイッチにより直列または並列のいずれかに接続でき、また２ｎ番目の電気二重層キャパシタと１番目の電気二重層キャパシタとの間がスイッチにより並列接続できるように構成されたキャパシタ群を用いた蓄電装置の放電制御方法であって、
　並列に接続された２つの電気二重層キャパシタを並列部としたときに、前記並列部の数Ｐがｎの状態から電気二重層キャパシタが全て直列に接続された状態になり、かつ、前記蓄電手段の電圧が、あらかじめ設定した第２の電圧値に到るまで、下記第１の処理と第２の処理とを繰り返すことを特徴とする。
（１）前記並列部の数Ｐが１以上の場合に、ｉを１から２ｎまでの値を循環する整数とし、ｋj（ｊは１≦ｊ≦Ｐの整数）を０≦ｋj≦２ｎ－２を満たすＰ個の０または任意の偶数とし、所定の時間経過毎に、ｉの数を１ずつ増やしながら、（ｉ＋ｋj）番目と（ｉ＋ｋj＋１）番目の電気二重層キャパシタの接続状態を、前記並列部を構成するように並列にすると共に、その他の電気二重層キャパシタの接続状態を直列にする。ここで、Ｋを整数としたときに（２ｎ＋Ｋ）番目の電気二重層キャパシタはＫ番目の電気二重層キャパシタとなる。
（２）前記蓄電手段の電圧が、前記第２の電圧値に到ったときに、前記並列部の数Ｐを１つ減らす。
　本発明の放電制御方法において、前記第２の電圧値として、前記蓄電手段の出力側に接続された電力変換器の許容入力電圧範囲の下限値を用いることが好ましい。
　また前記電気二重層キャパシタとして、定格電圧の下限値が設定されているキャパシタを用いた場合には、前記蓄電手段を構成するいずれかの電気二重層キャパシタの端子間電圧が前記定格電圧の下限値を下回ったときに放電を停止することが好ましい。
　本発明にかかる蓄電装置の充電制御方法および放電制御方法によれば、蓄電部を構成するキャパシタのうち隣接するキャパシタ同士を、順次、並列に接続することによって、キャパシタの端子間電圧が均圧化され、結果として、キャパシタの端子間電圧のばらつきを抑制できる。これに伴って、充電時には過充電を防止するための並列モニタが不要となり、熱損失がなくなるため充電効率が向上する。また、放電時には放電時間を長くすることができる。
図１は、蓄電装置を含む電力供給システムの構成を示すブロック図である。 図２は、図１の蓄電部の構成例を示す回路図である。 図３は、並列接続による均圧化の原理を説明する図である。 図４は、図２の回路図でｎ＝４としたときの回路図である。 図５は、図４に示す蓄電部におけるキャパシタの接続状態を簡略化して示した図である。 図６は、並列部の移動による均圧化を説明する図である。 図７は、並列接続時間ΔTを説明する図である。 図８は、図７のキャパシタの端子間電圧の時間的な変化を示す図である。 図９は、図７のキャパシタの端子間電圧の時間的な変化を示す図である。 図１０は、並列接続時間ΔTを算出するための説明図である。 図１１は、１０個のキャパシタによって構成された蓄電部において、並列部が１つの場合の並列化パターンを簡略化して示した図である。 図１２は、１０個のキャパシタによって構成された蓄電部において、並列部が２つの場合の並列化パターンを簡略化して示した図である。 図１３は、１０個のキャパシタによって構成された蓄電部において、並列部が３つの場合の並列化パターンを簡略化して示した図である。 図１４は、１０個のキャパシタによって構成された蓄電部において、並列部が４つの場合の並列化パターンを簡略化して示した図である。 図１５は、１０個のキャパシタによって構成された蓄電部において、並列部が２つの場合における、図１２とは異なる並列化パターンの例を簡略化して示した図である。 図１６は、１０個のキャパシタによって構成された蓄電部において、並列部が５つの場合の並列化パターンを簡略化して示した図である。 図１７は、本発明の充電制御方法を実施する際のフローチャートである。 図１８は、本発明の放電制御方法を実施する際のフローチャートである。 図１９は、本発明の充電制御方法と放電制御方法を組み合わせた場合のフローチャートである。 図２０は、定格電圧の上限値および下限値が設けられたキャパシタを用いた蓄電装置に対して本発明の充電制御方法と放電制御方法を実施する場合のフローチャートである。 図２１は、本発明の方法により充電制御を行った後放電制御を行った場合、および従来の方法により充電制御を行った後放電制御を行った場合の各キャパシタの端子間電圧の時間的変化を示すグラフである。 図２２は、本発明の方法および特許文献２記載の方法により充電制御を行い、満充電になった時点における各キャパシタの端子間電圧を示すグラフである。 図２３は、蓄電デバイスとして複数のキャパシタを用いた電力供給システムの構成を示すブロック図である。 図２４は、特許文献１に記載された蓄電部の構成例を示す回路図である。 図２５は、３段のブロックで構成された特許文献１に記載された蓄電部の回路図である。 図２６は、図２５に示す蓄電部におけるキャパシタの接続状態を簡略化して示した図である。 図２７は、特許文献１に記載の方法で充電制御を行った後、放電制御を行った場合の蓄電部電圧の時間的変化を示すグラフである。 図２８は、「並列モニタ」を説明する回路図である。 図２９は、特許文献２に記載された蓄電部の構成例を示す回路図である。 図３０は、図２９に示す蓄電部におけるキャパシタCの接続状態を簡略化して示した図である。
　以下、本発明の実施の形態にかかる蓄電装置の充電制御方法および放電制御方法（以降、単に「充電制御方法」および「放電制御方法」という）について、図面を参照しながら説明する。
　（実施の形態１）
　図１に、蓄電装置を含む電力供給システムの構成を示す。本実施の形態では、図１の蓄電装置２によって実施される充電制御方法について説明する。蓄電装置２は、直流電源１から供給された直流電力を蓄電し、これを、電力変換器３において交流電力に変換した後、あるいは直流電力のまま負荷４に供給する。
　直流電源１は電流源であることが望ましい。直流電源１としては、例えば太陽電池などが用いられる。風力発電機やエンジン発電機などの他の電力供給源を利用することも可能であるが、これらの場合には交流出力のものや直流出力ものがあり、電力供給源が交流電源である場合には直流化して利用する。
　電力変換器３は、ＤＣ－ＡＣインバータなどで構成され、蓄電装置２に蓄えられた直流電力を交流電力に変換すると共に、出力電圧を安定化する。なお、負荷４が直流電力で駆動される場合には、電力変換器３としてＤＣ－ＤＣコンバータなどが用いられる。
　＜蓄電装置の構成＞
　次に、蓄電装置の構成について説明する。蓄電装置２は、蓄電部２１および制御部２２を備えている。蓄電部２１は、直流電源１から供給された直流の電力を蓄積する。制御部２２は、蓄電部２１における充放電を制御する。
　図２に蓄電部２１の構成例を示す。蓄電手段である蓄電部２１は、静電容量の等しい２ｎ個（ｎは２以上の整数）のキャパシタCi（i＝1、2、…、2n）を含む。蓄電部２１の隣接するキャパシタの間は、スイッチSa0、Sa1、…、Sa2n－1、Sa2n、Sb0、Sb1、…、Sb2nにより、直列または並列のいずれかに接続できるように構成されている。また、２ｎ番目のキャパシタC2nと１番目のキャパシタC1はスイッチSa2n＋1、Sa2n＋2により並列接続できるように構成されている。以降、スイッチSa0、Sa1、…、Sa2n－1、Sa2n、Sb0、Sb1、…、Sb2n、Sa2n＋1、Sa2n＋2を総称して「S」ともいう。スイッチSの切り換え動作については、後に図面を参照して詳述する。
　前述したように、キャパシタCiには電気二重層キャパシタが用いられる。なお、狭義の電気二重層キャパシタは、電極の正極と負極の両方に電気二重層容量を用いた対称型の電気二重層キャパシタを意味する。これに対し、広義の電気二重層キャパシタには、対称型のキャパシタの他に、一方の極が酸化還元反応を伴って発生する酸化還元擬似容量（レドックス擬似容量）で、他方の極が電気二重層容量となっている非対称型の電気二重層キャパシタなども含まれる。本発明は広義の電気二重層キャパシタに適用可能である。
　スイッチSとして、通常、ＦＥＴなどで構成された半導体スイッチが用いられる。しかし、スイッチSに流れる電流量が多い場合には、サイリスタやＩＧＢＴなどを用いてもよい。
　図１の説明に戻って、制御部２２は、蓄電部２１における充放電を制御するものであり、直並列切り換え回路２３、端子間電圧検出回路２４、蓄電部電圧検出回路２５および制御回路２６を備えている。
　直並列切り換え回路２３は、蓄電部２１のスイッチSのそれぞれの切り換えを行うことにより、隣接するキャパシタを直列に接続した状態と並列に接続した状態のいずれかに切り換え、また、２ｎ番目のキャパシタC2nと１番目のキャパシタC1を並列に接続した状態に切り換える。
　端子間電圧検出回路２４は、蓄電部２１を構成する各キャパシタCiの端子間電圧Vciを検出する。蓄電部電圧検出回路２５は、蓄電部２１の出力電圧である蓄電部電圧Vtを検出する。端子間電圧検出回路２４で検出された各キャパシタCiの端子間電圧Vciおよび蓄電部電圧検出回路２５で検出された蓄電部電圧Vtは制御回路２６に入力される。
　制御回路２６は、端子間電圧検出回路２４から出力された各キャパシタCiの端子間電圧Vciおよび蓄電部電圧検出回路２５から出力された蓄電部電圧Vtに基づいて、直並列切り換え回路２３の制御を行う。また制御回路２６は、図２の充電用のスイッチSiおよび放電用のスイッチSoのオン/オフを制御する。
　制御回路２６はパルス生成回路２７を含む。パルス生成回路２７は、クロック信号から後述するインターバル期間毎にパルスを生成し、直並列切り換え回路２３および端子間電圧検出回路２４、蓄電部電圧検出回路２５のタイミング信号として出力する。
　なお、制御回路２６をＣＰＵ（Central Processing Unit）を含むマイクロコントローラ等で構成した場合、制御回路２６およびパルス生成回路２７のそれぞれの機能は、ＲＯＭ（Read Only Memory）に格納されたソフトウェア（プログラム）をＣＰＵに読み出して実行することにより実現される。
　図中、スイッチSiは充電用のスイッチであり、制御回路２６の指示に従ってスイッチSiを閉じると、直流電源１と蓄電部２１がダイオードD1を介して接続される。またスイッチSoは放電用のスイッチであり、制御回路２６の指示に従ってスイッチSoを閉じると、蓄電部２１と負荷４がダイオードD2および電力変換器３を介して接続される。なおダイオードD1およびD2は逆流防止用のダイオードである。
　制御部２２内の各回路および電力変換器３には、図示しない蓄電池などの電源から動作用の電力が供給される。しかし、特に電源を設けず、動作用の電力として、蓄電部２１に蓄積された直流電力の一部を用いてもよい。この場合、制御回路２６は、蓄電部２１に蓄積された電力量が、制御回路２６で必要とされる電力量以下にならないように放電を制御する必要がある。
　＜キャパシタの接続状態の切り換え制御＞
　次に、本発明におけるキャパシタCiの接続状態の切り換え制御について説明する。
　本発明では、直並列切り換え制御方式の蓄電部２１を持つ蓄電装置２において、蓄電部２１を構成する２ｎ個のキャパシタCi（i＝1、2、…、2n）のうち、隣接するキャパシタ同士を順次、直列接続から並列接続に切り換え、あるいは２ｎ番目のキャパシタC2nと１番目のキャパシタC1を並列に接続した状態に切り換えることにより、各キャパシタの端子間電圧のばらつきを抑制（以降、これを「均圧化」という）する方法を採用している。
　具体的には、本発明にかかる充電制御方法は、隣接する２つのキャパシタCi（i＝1、2、…、2n）あるいは２ｎ番目のキャパシタC2nと１番目のキャパシタC1が並列に接続されたものを並列部としたときに、蓄電部を構成する全てのキャパシタが直列に接続された状態（すなわち並列部の数Ｐが０の状態）から充電を開始し、並列部の数Ｐが１の状態からｎになり、且つ、２ｎ個のキャパシタのいずれかの端子間電圧が定格電圧の上限値に達するまで、下記第１の処理と第２の処理とを繰り返すことを特徴としている。
（１）前記並列部の数Ｐが１以上の場合に、ｉを１から２ｎまでの値を循環する整数とし、ｋj（ｊは１≦ｊ≦Ｐの整数）を０≦ｋj≦２ｎ－２を満たすＰ個の０または任意の偶数とし、所定の時間経過毎に、ｉの数を１ずつ増やしながら、（ｉ＋ｋj）番目と（ｉ＋ｋj＋１）番目のキャパシタの接続状態を、前記並列部を構成するように並列にすると共に、その他のキャパシタの接続状態を直列にする。ここで、Ｋを整数としたときに（２ｎ＋Ｋ）番目のキャパシタはＫ番目のキャパシタとなる。
（２）蓄電手段である蓄電部２１の電圧が、あらかじめ設定した第１の電圧値に到ったときに、前記並列部の数Ｐを１つ増やす。
　以下、上述の第１の処理および第２の処理について具体的に説明する。最初に、第１の処理について説明する。図３（ａ）に示すように、２つのキャパシタC1とC2が、スイッチSを介して接続されており、時刻０におけるキャパシタC1、C2の端子間電圧がそれぞれVc1(0)、Vc2(0)で、かつVc1(0)＞Vc2(0)であったとする。
　図３（ｂ）に示すように、時刻０においてスイッチSを閉じて、２つのキャパシタC1とC2を並列接続すると、端子間電圧の高いキャパシタC1から端子間電圧の低いキャパシタC2へ電荷が移動し（すなわちキャパシタC1からキャパシタC2へ電流ｉが流れ）、充分な時間が経過すると、２つのキャパシタC1とC2の端子間電圧は等しくなる。本発明では、このように２つのキャパシタを並列接続することにより、各キャパシタの端子間電圧が均圧化されることを積極的に利用している。
　以下、蓄電部２１におけるキャパシタCiの接続状態の切り換え制御について、図４および図５に基づいて具体的に説明する。図４は図２においてｎ＝４とした場合を表している。また図５は、図４に示したスイッチSを省略し、蓄電部２１の各キャパシタCiの接続状態のみを示した図である。なお、図５（ｂ）～図５（ｇ）は並列接続されたキャパシタが１組のみ（すなわち並列部の数Ｐが１）の場合を示している。
　図４において、スイッチSa1～Ｓa10を開放し、スイッチSa0、Ｓb0～Ｓb8を閉じると、図５（ａ）のように全てのキャパシタが直列接続された状態となる。また図４のSa3～Sa10、Sb1を開放し、Sb0、Sa0～Sa2、Sb2～Sb8を閉じると、図５（ｂ）のようにキャパシタC1とキャパシタC2が並列接続された状態となる。
　同様に、スイッチSa0～Ｓa10とスイッチSb0～Ｓb8を適宜、オン（すなわち閉じる）あるいはオフ（すなわち開く）にすることにより、C2とC3、C3とC4、…、C7とC8と、互いに隣接する２つのキャパシタを順次、直列接続から並列接続に切り換えることができ、またC8とC1を並列に接続することができる。図５（ｃ）はC2とC3が、図５（ｄ）はC3とC4が、図５（ｅ）はC4とC5が、図５（ｆ）はC7とC8が、図５（ｇ）はC8とC1が並列接続された状態を示している。
　本来、蓄電部２１を構成するキャパシタの直並列切り換え制御は、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に維持することを目的として行われる。したがって、２つのキャパシタが並列接続された状態（並列部）の数が最も重要な要素であり、並列部の数Ｐが、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に収め得る値であれば、どの２つのキャパシタを並列化しても良い。
　そこで本実施の形態では、蓄電部電圧Vtを電力変換器３の許容入力電圧範囲内に維持するのに必要な並列部の数Ｐを維持しながら、並列部を順次移動させて均圧化を行っている。すなわち、図６のように、スイッチSを介して互いに隣り合っているキャパシタおよび２ｎ番目のキャパシタC2nと１番目のキャパシタC1を順次、並列に接続することにより、互いに電荷の受け渡しを行い、キャパシタの端子間電圧を均圧化している。
　図２に示したように、蓄電部２１が２ｎ個のキャパシタで構成されている場合であって、並列部の数が１つの場合には、図６（ａ）のように、まず、C1とC2のキャパシタがΔT［sec］の間、並列接続される。このときC1、C2の端子間電圧に差が生じていれば、電荷の移動がおこり、C1とC2の端子間電圧の差は減少する。
　そしてΔT［sec］後に図６（ｂ）のようにC2とC3が並列接続されると、今度はC2とC3の端子間電圧が均圧化される。以後、ΔT［sec］毎に同様の動作が繰り返され、やがてC2n-1とC2nが並列接続され、最後にC2nとC1が並列接続されて、１サイクルが終了する。図６（ａ）から図６（ｅ）の一連の動作が終了すると、再び図６（ａ）の状態から上記の一連の動作を繰り返す。以後、１組のキャパシタが並列接続される一定の時間ΔTを「並列接続時間」と記す。
　したがって、図４のように蓄電部が８個のキャパシタで構成されている場合で、並列部の数Ｐが１つの場合には、C1とC2が並列接続状態である図５（ｂ）の状態から、以後、ΔT［sec］毎に、図５（ｂ）→図５（ｃ）→図５（ｄ）→図５（ｅ）→　…　図５（ｆ）→図５（ｇ）→　図５（ｂ）→図５（ｃ）→図５（ｄ）→　…　と、順次、隣接するキャパシタおよびC8とC1を並列接続し、均圧化を行いながら充電を行う。以後、このようなキャパシタの均圧化の方法を「隣接キャパシタの並列化による均圧化」と記す。
　上述したように、並列接続時間ΔT［sec］毎に並列部の切り換え制御を行いながら各キャパシタを順次、並列接続していくと、キャパシタの端子間電圧にばらつきが生じても、端子間電圧の大きいキャパシタから端子間電圧の小さいキャパシタに電荷が受け渡される。したがって、適切な並列接続時間ΔTを選択すれば、蓄電部２１を構成する全てのキャパシタの端子間電圧は常にほぼ等しく保たれる。
　しかも、上記のような切り換え制御は、並列接続時間ΔT［sec］毎にスイッチの切り換え動作を繰り返し行うだけで、複雑な演算を必要としないため、制御部２２の構成を簡単化できる。
　次に、蓄電部２１が２ｎ個のキャパシタによって構成される場合の、各キャパシタの均圧化に必要な並列接続時間ΔTについて説明する。キャパシタCiとCi+1（i＝1、2、…、2n、但し、以下では、iは1から2nの値を循環し、C2n+1はC1であると考える。）の並列接続時間をΔT［sec］（一定）とすると、キャパシタC1とC2の並列接続から始まり、C2とC3、C3とC4、…、C2n-1とC2n、C2nとC1までを順次並列接続するのに要する時間Tp［sec］は
Figure JPOXMLDOC01-appb-M000001
 となる。この時間Tp［sec］を「１サイクル時間」と定義する。
　ここで、何らかの原因によって端子間電圧に差の生じた２つのキャパシタC1とC2を図７（ａ）のようにスイッチSを介して並列接続した場合について考える。なお、図７ではスイッチやキャパシタの内部抵抗等の並列回路内の抵抗をＲ［Ω］としている。
　まず、２つのキャパシタC1、C2の公称静電容量をそれぞれC［F］とし、キャパシタC1の実際の静電容量をaC［F］、C2の実際の静電容量をbC［F］とする。また時刻０においてスイッチSを閉じるとし、スイッチSを閉じる直前（時刻０）におけるキャパシタC1の端子間電圧をVc1(0)［V］、キャパシタC2の端子間電圧をVc2(0)［V］とする。なお、以降は電圧の単位［V］を省略して説明する。
　図８にキャパシタC1、C2の端子間電圧の時間的な変化を示す。時刻０においてスイッチSを閉じることにより、例えば、Vc1(0)＞Vc2(0)の場合には、図７（ｂ）のようにキャパシタC1からキャパシタC2に横流れ電流（クロス電流）ｉが流れ、時刻tにおける２つのキャパシタの端子間電圧はそれぞれ、下記（２）式および（３）式で与えられる。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
 但し、
Figure JPOXMLDOC01-appb-M000004
 となり、（４）式で表される時定数Tcで均圧化が開始され、十分な時間が経過した定常状態では、２つのキャパシタの端子間電圧は同一となる。
　以下の説明では、この定常状態における電圧の最終値をVinfと記す。この最終値Vinfは下記（５）式で与えられる。
Figure JPOXMLDOC01-appb-M000005
　なお、Vc1(0)＜Vc2(0)の場合には、図７（ｂ）とは電流の向きが逆になり、また図８においてVc1(0)とVc2(0)の大小関係が逆になるだけで、上記と同様に均圧化が行われるので、以下ではVc1(0)＞Vc2(0)の場合のみについて記す。
　ここで、一般的に（２）式および（３）式中のexp(－t/Tc)が、時間tの値によってどの程度、最終値に近づくかを表１に示す。
Figure JPOXMLDOC01-appb-T000006
　なお、表１において、端子間電圧が最終値に近づく割合とは、時刻０において図７（ａ）のスイッチSを閉じた場合の時刻tにおけるキャパシタC1の端子間電圧をVc1(t)とすると、
Figure JPOXMLDOC01-appb-M000007
 を意味している。
　したがって、時刻０において図７（ａ）のスイッチSを閉じ、キャパシタC1とキャパシタC2をΔT［sec］時間だけ並列接続する場合、例えば、時刻ΔTにおけるC1の端子間電圧Vc1(ΔT)とVinfの差の絶対値を、Vc1(0)とVinfの差の絶対値の約37％以内に収める、すなわち下記（６）式が成立するようにするためには、表１と図９から、下記（７）式が成立するように設定すれば良いことがわかる。なお図９は、図８と同様にキャパシタC1、C2の端子間電圧の時間的な変化を示している。
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
 　この時、時刻ΔTにおけるキャパシタC2の端子間電圧Vc2(ΔT)とVinfの差の絶対値も、Vc2(0)とVinfの差の絶対値の約37％以内に収まる。
　したがって、蓄電部２１が図２のように２ｎ個のキャパシタで構成されている場合、キャパシタC1とC2の並列化から始めて、C2とC3、…、C2n-1とC2n、C2nとC1までを順次、並列接続するのに要する１サイクル時間Tp［sec］は、例えばΔTを（７）式を満たす値に設定した場合には、下記（８）式で与えられる。
Figure JPOXMLDOC01-appb-M000010
　また、蓄電部２１の各キャパシタに静電容量誤差がある場合、充放電過程において２ｎ個のキャパシタの端子間電圧のばらつきが最も大きくなるのは、全てのキャパシタが直列接続された状態から充電が開始され、均圧化が行われず、蓄電部電圧Vtがあらかじめ設定した第１の電圧値Uvに達して、直並列切り換えが行われる直前、すなわち１つの並列部が構成される直前である。
　一般的に、蓄電部２１は、同一公称静電容量で、同一静電容量誤差範囲にあるキャパシタによって構成される。そこで以下の説明では、蓄電部２１を構成する２ｎ個のキャパシタの公称静電容量をC［F］、定格で許容されている静電容量の下限値をaC［F］、定格で許容されている静電容量の上限値をbC［F］（すなわちa≦1≦b）とし、また図１０のように、蓄電部２１は、キャパシタC1の静電容量をaC［F］、キャパシタC2の静電容量をbC［F］、残りの２ｎ－２個のキャパシタの静電容量をC［F］とした２ｎ個のキャパシタで構成されているものとする。
　また、蓄電部２１を構成する２ｎ個のキャパシタCiが全て完全放電状態で、かつ図１０のように全てのキャパシタが直列接続された状態から充電電流I［A］で充電を開始する。さらに充電の開始から、充電が進行して、蓄電部電圧Vtがあらかじめ設定した第１の電圧値Uv［V］に達し、最初の直並列切り換えが行われる直前までの時間をT［sec］とする。
　なお、第１の電圧値Uvとして、通常は、電力変換器３の許容入力電圧範囲の上限値に設定するが、電力変換器３の変換効率が最もよくなる値、すなわち、許容入力電圧範囲の上限値よりも低い値に設定しても、本発明の充電制御方法の効果を発揮する。
　時刻０において、蓄電部２１を構成する２ｎ個のキャパシタが全て完全放電状態で、かつ全てのキャパシタが直列状態から充電が開始され、充電が進行して、時刻Tにおいて蓄電部電圧Vtがあらかじめ設定した第１の電圧値Uvに達したとすると、最初の直並列切り換えが行われる直前のキャパシタC1の端子間電圧Vc1(T)、キャパシタC2の端子間電圧Vc2(T)、キャパシタC3～C2nの端子間電圧Vc3(T)～Vc2n(T)はそれぞれ、以下のようになる。
Figure JPOXMLDOC01-appb-M000011
　また、この時、２ｎ個のキャパシタの端子間電圧の和（＝蓄電部電圧Vt）は、あらかじめ設定した第１の電圧値Uvに等しいから、
Figure JPOXMLDOC01-appb-M000012
 となり、全てのキャパシタが直列接続状態から充電開始後、蓄電部電圧Vtが第１の電圧値Uvに達するまでの時間は、
Figure JPOXMLDOC01-appb-M000013
 となる。
　したがって、２ｎ個のキャパシタのうち、最も静電容量が小さく、端子間電圧の高いキャパシタC1の時刻Tにおける端子間電圧Vc1(T)は、
Figure JPOXMLDOC01-appb-M000014
 となり、最も静電容量が大きく、端子間電圧の低いキャパシタC2の端子間電圧Vc2(T)は、
Figure JPOXMLDOC01-appb-M000015
 となるので、２ｎ個のキャパシタの端子間電圧の差の最大値ΔVmaxは、下記（９）式で与えられる。
Figure JPOXMLDOC01-appb-M000016
　ここで、時刻Tにおいて時間ΔTだけキャパシタC1とC2を並列化し、均圧化することを考える。時刻T以降、キャパシタC1とC2に流入する充電電流Iを考慮せず、ΔT＝Tcとし、キャパシタC1の端子間電圧Vc1(T＋ΔT)とVinfの差の絶対値を、Vc1(T)とVinfの差の絶対値の約37％以内に収めようとすると、（６）式より下記（１０）式および（１１）が成立する。
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
　しかし、実際には時刻T以後もキャパシタC1およびキャパシタC2の充電は継続されているので、時刻Tから１サイクル時間Tp＝2nΔT（＝2nTc）を経過した時刻T＋2nΔTにおける、キャパシタC1の端子間電圧Vc1(T＋2nΔT)およびキャパシタC2の端子間電圧Vc2(T＋2nΔT)は、下記（１２）式および（１３）式で与えられる。
Figure JPOXMLDOC01-appb-M000019
Figure JPOXMLDOC01-appb-M000020
　但し、キャパシタC1とキャパシタC2が並列化されているΔTの期間の充電電流は、直列接続状態にある時の約1/2になるが、計算を簡単化するために、上記（１２）式および（１３）式では、それぞれのキャパシタへの充電電流は直列接続状態にある場合と変わらないものとして計算している。
　したがって、実際にはVc1(T＋2nΔT)とVc2(T＋2nΔT)の値は（１２）式および（１３）式の値より小さく、またa＜bであるから、（１２）式および（１３）式より求められるVc1(T＋2nΔT)とVc2(T＋2nΔT)の差は実際よりも大きく表現されている。
　（１２）式、（１３）式および（９）式より、下記（１４）式が成立する。
Figure JPOXMLDOC01-appb-M000021
　したがって、時刻Tから１サイクル時間Tp（＝2nΔT）後の、時刻（T＋2nΔT）におけるキャパシタC1とキャパシタC2の端子間電圧の差が減少するためには、すなわち下記（１５）式が成立するためには、（１４）式より下記（１６）式が成立しなければならない。
Figure JPOXMLDOC01-appb-M000022
Figure JPOXMLDOC01-appb-M000023
　したがって、（１６）式より充電電流Iは下記（１７）式を満たさなければならない。
Figure JPOXMLDOC01-appb-M000024
　また、充電電流Iが（１７）式の条件を満たす場合、時刻Tからｍサイクル時間後の時刻（T＋2mnΔT）におけるキャパシタC1とキャパシタC2の端子間電圧の差は下記（１８）式で与えられる。
Figure JPOXMLDOC01-appb-M000025
　なお、上述の例ではΔT＝Tcとしたが、ΔTをTcより大きく設定するほど（１７）式で示される充電電流の上限値は小さくなり、（１８）式で示される、時刻Tからmサイクル時間後の時刻（T＋2mnΔT）におけるキャパシタC1とキャパシタC2の端子間電圧の差の減少の割合も小さくなる。
　ここで、例えば蓄電部２１を公称静電容量C＝1700［F］のキャパシタ10個で構成し、全てのキャパシタを直列接続した場合、すなわちｎ＝５の場合について考える。一般的に電気二重層キャパシタの静電容量誤差は±20％程度であるから、a＝0.8、b＝1.2とし、充電電流I＝1［A］、スイッチ等の並列回路内抵抗Ｒ＝10［mΩ］とする。そして、１回の並列化でキャパシタC1とC2の端子間電圧の差を、並列化直前の端子間電圧の差の絶対値の約37％以下に抑えるとする。
　そこで、（４）式より時定数Tcを求めると、
Figure JPOXMLDOC01-appb-M000026
 となるので、並列接続時間ΔT［sec］をTcの値と等しい場合を考え、１サイクル時間Tp［sec］を求めると、（７）式と（８）式より
Figure JPOXMLDOC01-appb-M000027
 となる。
　また、あらかじめ設定した第１の電圧値Uvを14.5［V］とすると（１７）式より
Figure JPOXMLDOC01-appb-M000028
 となるので、充電電流が1［A］という条件は上式を満たしていることがわかる。
　さらに、最初の直並列切り換えが行われる直前のキャパシタC1の端子間電圧Vc1(T)とキャパシタC2の端子間電圧Vc2(T)の端子間電圧の差の最大値ΔVmaxは（９）式より、
Figure JPOXMLDOC01-appb-M000029
 となるが、（１４）式より、第１回目の並列化後のキャパシタC1とキャパシタC2の端子間電圧の差の最大値は
Figure JPOXMLDOC01-appb-M000030
 となるので均圧化が行われることがわかる。
　また、ｍ回目の並列化後のキャパシタC1とキャパシタC2の端子間電圧の差の最大値は（１８）式より、
Figure JPOXMLDOC01-appb-M000031
 となるので，例えば４回目の並列化後のキャパシタC1とキャパシタC2の端子間電圧の差の最大値は約0.015[V]となる。
　なお、実用上は横流れ電流の値についても考慮しなければならない。端子間電圧に差のある２つのキャパシタを並列接続した場合、図７（ｂ）に示したようにスイッチSに横流れ電流ｉが流れ、この値が過大であればスイッチSが破壊する可能性がある。特にスイッチSを半導体で構成した場合には、この横流れ電流の値に注意しなければならない。
　ここで、横流れ電流の最大値（最大横流れ電流）をIsmax、スイッチSのオン抵抗等の並列回路内抵抗値をR［Ω］とすると、並列化直前の２つのキャパシタの端子間電圧の差の最大値はΔVmaxであるから、（９）式より、下記（１９）式が成立し、（２０）式が得られる。
Figure JPOXMLDOC01-appb-M000032
Figure JPOXMLDOC01-appb-M000033
　ここで、先の例のように、Uv＝14.5［V］、a＝0.8、b＝1.2、n＝5、Ｒ＝10［mΩ］＝10×10-3［Ω］とすると、（２０）式より
Figure JPOXMLDOC01-appb-M000034
 となる。したがって、図７中のスイッチSとして60［A］以上の横流れ電流に耐える素子を使用しなければならない。
　次に、本発明にかかる充電制御方法の第２の処理について説明する。蓄電部２１を構成する全てのキャパシタが完全放電状態にある場合、充電は蓄電部２１の全てのキャパシタが直列接続された状態から開始されるが、この状態ではキャパシタの並列化による均圧化は行われない。
　図２のように蓄電部２１を構成するキャパシタCiが２ｎ個の場合には、充電過程では直並列切り換えによって、蓄電部電圧Vtがあらかじめ設定した第１の電圧値Uvに達する度に、並列部の数Ｐを１、２、…、ｎと増加し、最終的に、C1とC2、C3とC4、C5とC6、…、C2n-1とC2n、C2nとC1が並列接続される。
　蓄電部２１を２ｎ個のキャパシタによって構成した場合、直並列切り換えによる並列部の数Ｐは、１～ｎの場合があるが、並列部の数がＰ＝１、２、…、(ｎ－１)の場合のそれぞれに対して、キャパシタの直並列の組み合わせ（以後、「並列化パターン」という）は最大２ｎ通り存在する。また、並列部の数Ｐがｎの時には、並列化パターンは２通り存在する。
　例えば１０個（ｎ＝５）のキャパシタによって蓄電部を構成した場合、直並列切り換えによる並列部の数Ｐは、最大５（＝２ｎ/２＝１０/２）となり、並列部の数Ｐ＝１～４のそれぞれの場合の並列化パターンは、図１１～図１４のように最大１０通りずつ存在する。なお、図１１～図１４において、１０通りの並列化パターンをPb＝1、2、…、10と表している。
　並列部の数Ｐが２～４の場合には、図１２～図１４に示した並列化パターン以外であってもよく、例えばＰ＝２の場合には、図１２の並列化パターンの代わりに、図１５に示すような並列化パターンを用いてもよい。
　また、並列部の数Ｐが５の場合には、図１６のような２通りの並列化パターンがある。なお、図１６では２通りの並列化パターンをPb＝1、2と表している。
　したがって、並列部の数Ｐが１～４の場合には、図１１～図１４のそれぞれの場合において、図２の蓄電部２１のスイッチ（Sa0～Sa2n+2、Sb0～Sb2n）を適宜オンあるいはオフすることにより、Pb＝1の状態から均圧化を開始し、Pb＝1→Pb＝2→Pb＝3→　…　→Pb＝9→Pb＝10→Pb＝1→Pb＝2→　…　と、並列部を一定時間（並列接続時間ΔT）毎に順次移動させる。また、並列部の数Ｐ＝５の場合にも、スイッチ（Sa0～Sa2n+2、Sb0～Sb2n）を適宜オンあるいはオフすることにより、図１６のPb＝1の状態とPb＝2の状態を一定時間（並列接続時間ΔT）毎に切り換える。この動作を繰り返し行うことにより、並列部がＰ個（Ｐ＝１、２、…、５）のそれぞれの場合に対して、蓄電部２１の各キャパシタの端子間電圧の差を抑制し、均圧化することが可能になる。
　ここで、キャパシタの並列化パターンの切り換えについて、図１２、図１５および図１６を参照して、より具体的に説明する。ｎ＝５、すなわち蓄電部が１０個のキャパシタで構成されている場合について考える。並列部の数Ｐ＝２の場合、ｋj（ｊは１≦ｊ≦２の整数）、すなわちｋ1とｋ2は、０≦ｋj≦２ｎ－２＝１０－２＝８を満たすＰ個の０または任意の偶数であるから、例えばｋ1＝０、ｋ2＝２とすると、隣接キャパシタの並列化による均圧化の動作は以下のようになる。
　まずｉ＝１として，１番目と２番目のキャパシタを並列に切り換え，さらに３番目と４番目のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える（図１２のPb＝１の場合に相当する。）。
　所定の時間経過後にｉ＝２として，２番目と３番目のキャパシタを並列に切り換え，さらに４番目と５番目のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える（図１２のPb＝２の場合に相当する。）。
　以降，所定の時間経過毎にｉを１ずつ増加させて同様の切り換えを行う。そしてｉ＝９になると，９番目と１０番目のキャパシタを並列に切り換え，さらに１１番目（すなわちＫ＝１となるので１番目）と１２番目（すなわちＫ＝２となるので２番目）のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える（図１２のPb＝９の場合に相当する。）。
　さらに所定の時間経過後にｉ＝１０として，１０番目と１１番目（すなわちＫ＝１となるので１番目）のキャパシタを並列に切り換え，さらに１２番目（すなわちＫ＝２となるので２番目）と１３番目（すなわちＫ＝３となるので３番目）のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える（図１２のPb＝１０の場合に相当する。）。そして所定の時間経過後に再びｉ＝１の場合に戻る。
　また上述の例と同様、ｎ＝５、すなわち蓄電部が１０個のキャパシタで構成されている場合で、並列部の数Ｐ＝２の場合には、例えばｋ1＝０、ｋ2＝４とすることもできる。この場合には隣接キャパシタの並列化による均圧化の動作は以下のようになる。
　まずｉ＝１として，１番目と２番目のキャパシタを並列に切り換え，さらに５番目と６番目のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える（図１５のPb＝１の場合に相当する。）。
　所定の時間経過後にｉ＝２として，２番目と３番目のキャパシタを並列に切り換え，さらに６番目と７番目のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える（図１５のPb＝２の場合に相当する。）。
　以降，所定の時間経過毎にｉを１ずつ増加させて同様の切り換えを行う。そしてｉ＝９になると，９番目と１０番目のキャパシタを並列に切り換え，さらに１３番目（すなわちＫ＝３となるので３番目）と１４番目（すなわちＫ＝４となるので４番目）のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える（図１５のPb＝９の場合に相当する。）。
　さらに所定の時間経過後にｉ＝１０として，１０番目と１１番目（すなわちＫ＝１となるので１番目）のキャパシタを並列に切り換え，さらに１４番目（すなわちＫ＝４となるので４番目）と１５番目（すなわちＫ＝５となるので５番目）のキャパシタを並列に切り換え、その他のキャパシタの接続状態を直列に切り換える。（図１５のPb＝１０の場合に相当する。）そして所定の時間経過後に再びｉ＝１の場合に戻る。
　またｎ＝５、すなわち蓄電部が１０個のキャパシタで構成されている場合で、並列部の数Ｐ＝５の場合、ｋj（ｊは１≦ｊ≦５の整数）、すなわちｋ1，ｋ2、ｋ3、ｋ4、ｋ5は０≦ｋj≦８（すなわち２ｎ－２＝１０－２＝８）を満たすＰ個の０または任意の偶数であるから、ｋ1＝０、ｋ2＝２、ｋ3＝４、ｋ4＝６、ｋ5＝８とすると、この場合には隣接キャパシタの並列化による均圧化の動作は以下のようになる。
　まずｉ＝１として，１番目と２番目、３番目と４番目、５番目と６番目、７番目と８番目、９番目と１０番目のキャパシタを並列に切り換える（図１６のPb＝１の場合に相当する。）。
　所定の時間経過後にｉ＝２として，２番目と３番目、４番目と５番目、６番目と７番目、８番目と９目、１０番目と１１番目（すなわち１番目）のキャパシタを並列に切り換える（図１６のPb＝２の場合に相当する。）。そして所定の時間経過後に、ｉ＝３として３番目と４番目、５番目と６番目、７番目と８番目、９番目と１０目、１１番目（すなわち１番目）と１２番目（すなわち２番目）のキャパシタを並列に切り換える（すなわち図１６のPb＝１の場合に戻る。）。以降、同様に所定の時間経過毎にｉが１０となるまで、ｉを１ずつ増加させて同様の切り換えを行う。そしてｉが１０となり、同様の切り換えを行った後、所定の時間経過後に再びｉ＝１の場合に戻る。
　＜充電制御の流れ＞
　次に、本発明にかかる充電制御方法について、充電制御の流れを説明する。
　一般的に対称型キャパシタの場合には、端子間電圧の定格電圧の上限値だけが設定されており、定格電圧の上限値を超えて充電を継続すると、過充電となって電解液が電気分解を起こし、劣化の原因となり、最悪の場合には破壊に到る。そこで、以下では、蓄電部２１のキャパシタCiが、端子間電圧の定格電圧の上限値だけが設定されている２ｎ個のキャパシタCiで構成される場合の充電制御の流れを説明する。
　図１７に、図２に示す構成の蓄電部２１を用いた場合の充電制御のフローチャートを示す。
　充電制御を開始する時点では、蓄電部２１の各キャパシタCi（i＝1、2、…、2n）は完全放電状態、すなわち全てのキャパシタには電荷が蓄積されていない状態にあるものとする。ステップＳ１１において、制御回路２６は、図２に示すスイッチSiとスイッチSoをオフ（開放状態）に設定しておく。
　次に、ステップＳ１２において、制御回路２６は、直並列切り換え回路２３に指示して並列部の数Ｐを０（ゼロ）とし、全てのキャパシタCiを直列に接続する。その後、ステップＳ１３において、制御回路２６はスイッチSiを閉じて充電を開始する。
　ステップＳ１４において、制御回路２６は、蓄電部電圧検出回路２５が測定した、蓄電部２１の出力電圧である蓄電部電圧Vtを取得し、また端子間電圧検出回路２４が測定した、蓄電部２１の各キャパシタCiの端子間電圧Vciを取得する。
　ステップＳ１５において、制御回路２６は、各キャパシタCiの端子間電圧Vciが定格電圧の上限値Vcu以上であるか否かを判断する。いずれかのキャパシタCiの端子間電圧Vciが定格電圧の上限値Vcu以上の場合（ＹＥＳ）は、ステップＳ１６の処理に進んで充電を停止する。すなわち制御回路２６はスイッチSiをオフ（開放状態）にする。一方、いずれのキャパシタCiの端子間電圧Vciも定格電圧の上限値Vcuを超えていない場合（ＮＯ）はステップＳ１７の処理に進む。
　ステップＳ１７において、制御回路２６は、並列部の数Ｐがｎか否かを判断する。並列部の数Ｐがｎの場合（ＹＥＳ）はステップＳ２０の処理に進み、充電を継続する。一方、並列部の数Ｐがｎでない場合（ＮＯ）はステップＳ１８の処理に進む。
　ステップＳ１８において、制御回路２６は、蓄電部電圧Vtが第１の電圧値Uv以上であるか否かを判断する。蓄電部電圧Vtが第１の電圧値Uv以上の場合（ＹＥＳ）はステップＳ１９の処理に進み、制御回路２６は、直並列切り換え回路２３に指示して並列部の数Ｐを１つ増やす。一方、蓄電部電圧Vtが第１の電圧値Uv未満の場合（ＮＯ）はステップＳ２０の処理に進んで、充電を継続する。ステップＳ１９およびＳ２０の処理の後、ステップＳ２１の処理に進む。
　ステップＳ２１において、制御回路２６は、並列部の数Ｐが０か否かを判断する。並列部の数Ｐが０の場合（ＹＥＳ）はステップＳ２３の処理に進み、タイムインターバル、すなわち並列接続時間ΔTの経過を待ち、その後、ステップＳ１４の処理に戻る。一方、並列部の数Ｐが０でない場合（ＮＯ）はステップＳ２２の処理に進む。
　ステップＳ２２において、制御回路２６は、隣接キャパシタの並列化による均圧化を開始または継続し、引き続きステップＳ２３においてタイムインターバル、すなわち並列接続時間ΔＴの経過を待つ。
　図１７のフローチャートの処理を要約すると、以下の通りである。全てのキャパシタCiが直列に接続された状態から充電が進み、蓄電部電圧Vtが、あらかじめ設定した第１の電圧値Uvに達すると（ステップＳ１８でＹＥＳ）、直並列の切り換えを行い、並列部の数Ｐを１とする（ステップＳ１９）。同時に、隣接キャパシタの並列化による均圧化を開始する（ステップＳ２１、Ｓ２２）。
　充電を継続しながら、隣接キャパシタの並列化による均圧化を繰り返し、蓄電部電圧Vtがあらかじめ設定した第１の電圧値Uvに達する度に直並列切り換えを行い、並列部の数Ｐを１増加させる（ステップＳ１８、Ｓ１９、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ１４）。
　並列部の数Ｐがｎの状態で充電が進み、いずれかのキャパシタCiの端子間電圧Vciが定格電圧の上限値Vcu以上に達すると、充電を停止する（ステップＳ１４、Ｓ１５、Ｓ１６）。
　なお、全てのキャパシタCiが直列接続されている過程では、蓄電部電圧Vtが第一の電圧Uvに達しても、各キャパシタCiの端子間電圧Vciが定格電圧の上限値Vcuに達することはない。
　（実施の形態２）
　本実施の形態では、本発明にかかる放電制御方法について説明する。なお、放電制御に用いる蓄電装置２および蓄電部２１の構成は、実施の形態１で説明した構成と同じである。
　本発明にかかる放電制御方法は、２ｎ個のキャパシタで構成された蓄電部において、隣接する２つのキャパシタが並列に接続されたものを並列部としたときに、並列部の数Ｐがｎの状態から、全てのキャパシタが直列に接続された状態になるまで、下記第１の処理と第２の処理とを繰り返すことを特徴としている。
（１）前記並列部の数Ｐが１以上の場合に、ｉを１から２ｎまでの値を循環する整数とし、ｋj（ｊは１≦ｊ≦Ｐの整数）を０≦ｋj≦２ｎ－２を満たすＰ個の０または任意の偶数とし、所定の時間経過毎に、ｉの数を１ずつ増やしながら、（ｉ＋ｋj）番目と（ｉ＋ｋj＋１）番目の電気二重層キャパシタの接続状態を、前記並列部を構成するように並列にすると共に、他の電気二重層キャパシタの接続状態を直列にする。ここで、Ｋを整数としたときに（２ｎ＋Ｋ）番目の電気二重層キャパシタはＫ番目の電気二重層キャパシタとなる。
（２）前記蓄電手段の電圧が、あらかじめ設定した第２の電圧値に到ったときに、前記並列部の数Ｐを１つ減らす。
　隣接キャパシタの並列化による均圧化は放電過程においても行われる。静電容量誤差のあるキャパシタが直列接続されると，静電容量の小さなキャパシタの端子間電圧の方が、静電容量の大きなキャパシタの端子間電圧より速く低下する。したがって、放電過程においても隣接キャパシタの並列化による均圧化を行わなければ、蓄電部２１の端子間電圧Vtが電力変換器３の許容入力電圧範囲の下限値に達するまでの時間が速くなり、結果として放電時間（電力変換器の稼働時間）が短くなる。
　そこで、放電過程においても隣接キャパシタの並列化による均圧化を行うことにより、蓄電部２１の放電時間（電力変換器３の稼動時間）を長くすることができる。
　以下、蓄電部２１を構成する全てのキャパシタがほぼ満充電状態にあり、全てのキャパシタが２つずつ並列接続されている状態から放電が開始される場合について説明する。放電の進行にともなって蓄電部電圧Vtが低下し、蓄電部電圧Vtがあらかじめ設定した第２の電圧値に達する度に直並列切り換えが行われる。
　例えば、前述の図４のように蓄電部２１を構成するキャパシタの数が８個の場合には、並列部の数Ｐが４、３、２、１と減少し、最終的に全てのキャパシタが直列接続される。
　なお、非対称型キャパシタの場合には、端子間電圧の定格電圧の上限値と下限値（lower rated voltage）が設定されている場合がある。蓄電部２１を構成するキャパシタに、このような端子間電圧の定格電圧の上限値と下限値が設定されてキャパシタを用いる場合には、定格電圧の上限値を超えて充電を継続すると、過充電となって電解液が電気分解を起こし、また過放電によって定格電圧の下限値以下になると電極崩壊を起こして、劣化の原因となり、最悪の場合には破壊に到る。
　したがって、蓄電部２１の放電制御は、蓄電部２１を構成するキャパシタCiの端子間電圧Vciの定格電圧の上限値だけが設定されている場合と、定格電圧の上限値と下限値が設定されている場合に分けて考えなければならない。
　以下では、蓄電部２１が、端子間電圧の定格電圧の上限値だけが設定されている２ｎ個のキャパシタCiで構成される場合の放電制御方法について述べる。なお、以下の説明では、あらかじめ設定した第２の電圧値をLvとしている。
　第２の電圧値Lvとして、通常は、電力変換器３の許容入力電圧範囲の下限値に設定するが、電力変換器３の変換効率が最もよくなる値、すなわち、許容入力電圧範囲の下限値よりも高い値に設定しても、本発明の充電制御方法の効果を発揮する。
　＜放電制御の流れ＞
　図１８に、蓄電部２１が図２のように２ｎ個のキャパシタで構成される場合の放電制御のフローチャートを示す。なお、図中、図１７のフローチャートのステップと同一の処理を行うステップについては、同一の符号を付している。以下、図１および図２、ならびに図１８のフローチャートを用いて、放電制御の流れを説明する。
　放電制御を開始する直前において、図１中のスイッチSi及びスイッチSoは開放状態にあり、蓄電部２１の各キャパシタCiは、ほぼ満充電の状態にあり、かつ並列部Ｐの数はｎであるとする。
　まずステップＳ４１において、制御回路２６はスイッチSoを閉じ、放電を開始する。
　制御回路２６は、ステップＳ４２において、蓄電部電圧検出回路２５が測定した蓄電部電圧Vtを取得し、引き続きステップＳ４３において、取得した蓄電部電圧Vtがあらかじめ設定した第２の電圧値Lv以下であるか否かを判断する。蓄電部電圧Vtが第２の電圧値Lv以下の場合（ＹＥＳ）はステップＳ４５の処理に進み、そうでない場合（ＮＯ）はステップＳ４４の処理に進んで、放電を継続する。
　ステップＳ４５において、制御回路２６は、並列部の数Ｐがゼロであるか否かを判断し、並列部の数Ｐがゼロの場合（ＹＥＳ）はステップＳ４７の処理に進んで、放電を停止する。すなわち制御回路２６はスイッチSoを開放状態にする。一方、並列部の数Ｐがゼロでない場合（ＮＯ）はステップＳ４６の処理に進み、並列部の数Ｐを１つ減らして（Ｐ－１）とする。ステップＳ４４およびＳ４６の処理終了後、ステップＳ２１の処理に移る。
　ステップＳ２１において、制御回路２６は、再度、並列部の数Ｐがゼロであるか否かを判断し、並列部の数Ｐが０の場合（ＹＥＳ）はステップＳ４８の処理に進んで、隣接キャパシタの並列化による均圧化を停止し、ステップＳ２３のタイムインターバル、すなわち並列接続時間ΔTに相当する時間経過を待ち、その後、ステップＳ４２の処理に戻る。一方、並列部の数Ｐが０でない場合（ＮＯ）はステップＳ２２の処理に進む。
　ステップＳ２２において、制御回路２６は隣接キャパシタの並列化による均圧化を開始または継続し、その後、ステップＳ２３のタイムインターバルにおいて並列接続時間ΔＴの経過を待った後、ステップＳ４２の処理に戻る。
　図１８のフローチャートの処理を要約すると以下の通りである。並列部の数Ｐがｎの状態から放電を開始し、放電が進んで、蓄電部電圧Vtが、あらかじめ設定した第２の電圧値Lvに達すると（ステップＳ４３においてＹＥＳ）、直並列切り換えを行い、並列部の数Ｐを１つ減少させる（ステップＳ４５、Ｓ４６）。同時に隣接キャパシタの並列化による均圧化を開始する（ステップＳ２１、Ｓ２２）。
　放電を継続しながら、隣接キャパシタの並列化による均圧化動作を繰り返し（ステップＳ４３、Ｓ４５、Ｓ４６、Ｓ２１、Ｓ２２、Ｓ２３）、蓄電部電圧Vtがあらかじめ設定した第２の電圧値Lvに達する度に直並列切り換えを行い、並列部の数Ｐを１つ減少させる（ステップＳ４３、Ｓ４５、Ｓ４６）。
　並列部の数Ｐが０（すなわち全てのキャパシタが直列に接続された状態）になれば隣接キャパシタの並列化による均圧化を停止するが、放電は継続する（ステップＳ２１、Ｓ４８、Ｓ２３）。
　並列部の数Ｐが０の状態でさらに放電が進み、蓄電部電圧Vtが減少して、あらかじめ設定した第２の電圧値Lvに達すると放電を停止する（ステップＳ４３、Ｓ４５、Ｓ４７）。
　（実施の形態３）
　本実施の形態では、本発明にかかる充電制御方法と放電制御方法とを組み合わせた場合、すなわち充電しながら放電を行う場合について説明する。図１９は、本発明の充電制御方法と放電制御方法を組み合わせて実施する場合のフローチャートを示す。
　なお、図１９は、放電電力より充電電力の方が大きい場合のフローチャートである。図中、図１７および図１８のステップと同一のステップには同一の符号を付している。以下、図１７および図１８のフローチャートとは異なるステップを中心に図１９のフローチャートを説明する。
　制御は、全てのキャパシタCi（i＝1、2、…、2n）が完全に放電されている状態、すなわち全てのキャパシタCiが直列に接続された状態（並列部の数Ｐ＝０）から開始され（ステップＳ１１、Ｓ１２、Ｓ１３）、引き続いて、図１７で説明した充電制御（ステップＳ１４～Ｓ２３）が行われる。
　蓄電部電圧Vtが電力変換器３の許容入力電圧範囲の上限値Uvに達するまでは、全てのキャパシタCiが直列に接続された状態で充電が行われ、各キャパシタCiの接続状態を切り換える処理（ステップＳ１９）は行われない。したがって、隣接キャパシタの並列化による均圧化の処理（ステップＳ２２）も行われない。また放電は、蓄電部電圧Vtが電力変換器３の許容入力電圧範囲の下限値Lvを超えると開始される（ステップＳ４３、Ｓ６２）。
　図１９において、新たに追加したステップＳ６０～Ｓ６２の「充電：ＯＮ（オン）」はスイッチSiを閉じるか、閉じた状態を継続することを、「充電：ＯＦＦ（オフ）」はスイッチSiを開放するか、開放した状態を継続することを意味している。また「放電：ＯＮ」はスイッチSoを閉じるか、閉じた状態を継続することを、「放電：ＯＦＦ」はスイッチSoを開放するか、開放した状態を継続することを意味している。
　次に、蓄電部が２ｎ個のキャパシタで構成される場合であって、蓄電部２１のキャパシタの端子間電圧に、定格電圧の上限値と下限値が設定されている場合の制御について説明する。
　図２０に、定格電圧の上限値と下限値が設定されたキャパシタCiを蓄電部に用い、充電制御方法と放電制御方法とを組み合わせた場合、すなわち充電しながら放電を行う場合のフローチャートを示す。なお、同図において、各キャパシタの端子間電圧の定格電圧の上限値をVcu、定格電圧の下限値をVclと記載している。
　ステップＳ７１において、制御回路２６は、各キャパシタCiの端子間電圧Vciが定格電圧の下限値Vcl以下であるか否かを判断し、いずれかのキャパシタCiの端子間電圧Vciが定格電圧の下限値Vcl以下の場合（ＹＥＳ）は、ステップＳ７２の処理に進んで充電をオンにする（すなわちスイッチSiを閉じる）と共に、放電をオフにする（すなわちスイッチSoを開放する）。一方、全てのキャパシタCiの端子間電圧Vciが定格電圧の下限値Vclより高い場合（ＮＯ）は、ステップＳ１５の処理に進む。
　蓄電部のキャパシタが、端子間電圧に定格電圧の上限値と下限値が設定されている２ｎ個のキャパシタで構成される場合であって、充電制御方法と放電制御方法とを組み合わせた場合においても、隣接キャパシタの並列化による均圧化によって、端子間電圧の大きいキャパシタから端子間電圧の小さいキャパシタに電荷が受け渡されるので、適切な並列接続時間ΔTを選択すれば、蓄電部を構成する全てのキャパシタの端子間電圧は、全てのキャパシタが直列接続されている場合を除いて、ほぼ等しく保たれる。
　＜本発明の制御方法と従来の制御方法との効果の比較＞
　図２１（ａ）に、本発明の方法により充電制御と放電制御を行った場合の各キャパシタCiの端子間電圧Vciの時間的変化を示す。具体的には、図２１（ａ）は、公称静電容量1700［F］のキャパシタを10個用いて蓄電部２１を構成し、図１７のフローチャートに従って充電制御を行い、全てのキャパシタが満充電になった後、電力変換器３を介して負荷４を接続し、図１８のフローチャートに従って放電制御を行った場合の各キャパシタCiの端子間電圧Vciの時間的変化を示したグラフである。一方、図２１（ｂ）は、本発明の方法と同様の構成の蓄電部を用い、特許文献２の方法により充電制御と放電制御を行った場合の、各キャパシタCiの端子間電圧Vciの時間的変化を示したグラフである。
　また図２２（ａ）は、本発明の方法により充電制御を行い、充電停止（満充電）となった時点における各キャパシタCiの端子間電圧Vciを示し、図２２（ｂ）は、特許文献２の方法により充電制御を行い、満充電になった時点における各キャパシタCiの端子間電圧Vciを示している。
　使用したキャパシタは、端子間電圧の定格電圧の上限値だけが2.7［V］に設定されており、また、使用したキャパシタの静電容量誤差範囲の規格は0～＋20％であった。10個のキャパシタの静電容量の実測値を表２に示す。
Figure JPOXMLDOC01-appb-T000035
　なお、充電電流は2［A］、放電時の負荷は8［W］、隣接キャパシタの並列化による均圧化における並列接続時間ΔTは10［sec］とした。したがって１サイクル時間Tpは100［sec］である。また、電力変換器（ＤＣ－ＡＣインバータ）３の許容入力電圧範囲は10.7～15.0［V］であったが、許容入力電圧範囲の上限あるいは下限付近では変換効率が低下するので、第１の電圧値Uvを14.5［V］、第２の電圧値Lvを11.5［V］とした。そして、全てのキャパシタが完全放電の状態から充電を開始し、満充電にした後、放電を行った。
　図２１（ａ）から、本発明の制御方法によれば、並列モニタを使用しなくても、全てのキャパシタが定格電圧の上限値2.7［V］を超えて過充電に陥ることなく均圧化されていることがわかる。また、充電開始から満充電に到るまでの充電時間も図２１（ａ）と図２１（ｂ）の比較から、充電時間はほとんど同じであることがわかる。
　正確な充電時間は、本発明の制御方法による場合が１時間６分３６秒、特許文献２の制御方法による場合が１時間６分３５秒であった。本発明の制御方法では、全てのブロックのキャパシタが並列接続の状態（すなわち図１６の状態）においても、隣接キャパシタの並列化による均圧化を行っており、そのために時間を要しているにもかかわらず、充電時間はほとんど同じであった。
　さらに図２１（ａ）および図２１（ｂ）より、本発明の制御方法の方が特許文献２の制御方法より、端子間電圧のばらつきが小さいことが分かる。この点は、充電終了（満充電）となった時点での各キャパシタの端子間電圧のばらつきを示した図２２（ａ）と図２２（ｂ）とを比較すると、より明らかである。本発明の制御方法の方が特許文献２の制御方法より、充電終了（満充電）時での各キャパシタの端子間電圧のばらつきが小さい。
　具体的には、満充電時における各キャパシタの端子間電圧の差の最大値は、本発明の制御方法では0.017［V］であったのに対して、特許文献２の制御方法では0.047［V］であり、隣接キャパシタの並列化による均圧化の有効性が確認された。
　なお、先にも述べたように、蓄電部２１を構成するキャパシタのいずれか１つのキャパシタが定格電圧に達した時点で充電過程が終了となる。したがって、この時点で各キャパシタの端子間電圧のばらつきが大きいと、未蓄積電力量が増加することになる。上述の例では、本発明の制御方法の場合の未蓄積電力量は313.3［J］であったのに対して、特許文献２の制御方法の場合の未蓄積電力量は761.9［J］であり、充電効率の観点からも本発明の制御方法が有効であることが分かる。
　　１　直流電源
　　２　蓄電装置
　　３　電力変換器
　　４　負荷
　２１　蓄電部
　２２　制御部
　２３　直並列切り換え回路
　２４　端子間電圧検出回路
　２５　蓄電部電圧検出回路
　２６　制御回路
　２７　パルス生成回路
　Ci（i＝1、2、…、2n）　キャパシタ
　S  スイッチ

Claims (5)

  1. 　蓄電手段として、静電容量の等しい１番目から２ｎ番目の２ｎ個（ｎは２以上の整数）の電気二重層キャパシタを含み、かつ隣接する電気二重層キャパシタの間がスイッチにより直列または並列のいずれかに接続でき、また２ｎ番目の電気二重層キャパシタと１番目の電気二重層キャパシタとの間がスイッチにより並列接続できるように構成されたキャパシタ群を用いた蓄電装置の充電制御方法であって、
    　並列に接続された２つの電気二重層キャパシタを並列部としたときに、前記電気二重層キャパシタが全て直列に接続された状態から充電を開始し、前記並列部の数Ｐがｎになり、かつ、２ｎ個の電気二重層キャパシタの少なくともいずれかの１つの端子間電圧が定格電圧の上限値に達するまで、下記第１の処理と第２の処理とを繰り返すことを特徴とする蓄電装置の充電制御方法。
    （１）前記並列部の数Ｐが１以上の場合に、ｉを１から２ｎまでの値を循環する整数とし、ｋj（ｊは１≦ｊ≦Ｐの整数）を０≦ｋj≦２ｎ－２を満たすＰ個の０または任意の偶数とし、所定の時間経過毎に、ｉの数を１ずつ増やしながら、（ｉ＋ｋj）番目と（ｉ＋ｋj＋１）番目の電気二重層キャパシタの接続状態を、前記並列部を構成するように並列にすると共に、他の電気二重層キャパシタの接続状態を直列にする。ここで、Ｋを整数としたときに（２ｎ＋Ｋ）番目の電気二重層キャパシタはＫ番目の電気二重層キャパシタとなる。
    （２）前記蓄電手段の電圧が、あらかじめ設定した第１の電圧値に到ったときに、前記並列部の数Ｐを１つ増やす。
  2. 　前記第１の電圧値として、前記蓄電手段の出力側に接続された電力変換器の許容入力電圧範囲の上限値を用いることを特徴とする、請求項１に記載の蓄電装置の充電制御方法。
  3. 　蓄電手段として、静電容量の等しい１番目から２ｎ番目の２ｎ個（ｎは２以上の整数）の電気二重層キャパシタを含み、かつ隣接する電気二重層キャパシタの間がスイッチにより直列または並列のいずれかに接続でき、また２ｎ番目の電気二重層キャパシタと１番目の電気二重層キャパシタとの間がスイッチにより並列接続できるように構成されたキャパシタ群を用いた蓄電装置の放電制御方法であって、
    　並列に接続された２つの電気二重層キャパシタを並列部としたときに、前記並列部の数Ｐがｎの状態から電気二重層キャパシタが全て直列に接続された状態になり、かつ、前記蓄電手段の電圧が、あらかじめ設定した第２の電圧値に到るまで、下記第１の処理と第２の処理とを繰り返すことを特徴とする蓄電装置の放電制御方法。
    （１）前記並列部の数Ｐが１以上の場合に、ｉを１から２ｎまでの値を循環する整数とし、ｋj（ｊは１≦ｊ≦Ｐの整数）を０≦ｋj≦２ｎ－２を満たすＰ個の０または任意の偶数とし、所定の時間経過毎に、ｉの数を１ずつ増やしながら、（ｉ＋ｋj）番目と（ｉ＋ｋj＋１）番目の電気二重層キャパシタの接続状態を、前記並列部を構成するように並列にすると共に、その他の電気二重層キャパシタの接続状態を直列にする。ここで、Ｋを整数としたときに（２ｎ＋Ｋ）番目の電気二重層キャパシタはＫ番目の電気二重層キャパシタとなる。
    （２）前記蓄電手段の電圧が、前記第２の電圧値に到ったときに、前記並列部の数Ｐを１つ減らす。
  4. 　前記第２の電圧値として、前記蓄電手段の出力側に接続された電力変換器の許容入力電圧範囲の下限値を用いることを特徴とする、請求項３に記載の蓄電装置の放電制御方法。
  5. 　前記電気二重層キャパシタとして、定格電圧の下限値が設定されているキャパシタを用いた場合には、前記蓄電手段を構成するいずれかの電気二重層キャパシタの端子間電圧が前記定格電圧の下限値を下回ったときに放電を停止することを特徴とする、請求項３に記載の蓄電装置の放電制御方法。
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