WO2012157282A1 - 並列ビットインターリーバ - Google Patents

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    • H04L1/0071—Use of interleaving

Definitions

  • the present invention relates to the field of digital communications, and more particularly to a bit interleaver for bit interleaved coded modulation systems using pseudo-cyclic low density parity check codes.
  • Non-Patent Document 1 a bit-interleaved coding and modulation (BICM) system has been used in the digital communication field (see, for example, Non-Patent Document 1).
  • BICM bit-interleaved coding and modulation
  • the BICM system generally performs the following three steps:
  • An object of the present invention is to provide an interleaving method capable of realizing the efficiency of interleaving applied to a codeword of a pseudo-cyclic low density parity check code.
  • the bit interleaving method of the present invention is a bit interleaving method in a communication system using a pseudo-cyclic low density parity check code, wherein the bit interleaving method comprises N pieces each consisting of Q bits
  • the code word of the pseudo cyclic low density parity check code which is composed of cyclic blocks, and a bit permutation process of changing the arrangement order of the bits of the code word with respect to the bits of the code word
  • a plurality of constellations each comprising a bit permutation step and the codeword subjected to the bit permutation processing, each consisting of M bits, each indicating any one of 2 M predetermined constellation points
  • the codeword before being subjected to the permutation processing is divided into N / M sections, each of the sections consists of M cyclic blocks, and each of the constellation words is N / M.
  • the bit permutation step is associated with any one of the sections, each bit of the constellation word being a bit of each of the M different cyclic blocks in the section to which it is associated. Perform the bit permutation process so that all bits in each of the sections are mapped only to the Q constellation words associated with the section. .
  • bit interleaving method of the present invention it is possible to realize the efficiency of interleaving to be applied to the code word of the pseudo-cyclic low density parity check code.
  • FIG. 1 is a block diagram showing the configuration of a transmitter including a general BICM encoder.
  • FIG. 7 shows a parity check matrix of the RA QC LDPC code of FIG. 3 after row permutation.
  • (A) It is a figure which shows the write-in process of the bit of the code word of 16K code (LDPC code whose LDPC code word length is 16200 bits) performed by 12 column-row interleavers, (b) is column-row. The figure which shows the read-out process of the bit of the code word written in (a) performed by the interleaver.
  • (A) It is a figure which shows the write-in process of the bit of the code word of 16K code performed by 8 column-row interleavers, (b) is the code written by (a) performed by column-row interleaver
  • FIG. 6 illustrates a potential problem for a 16K code in an 8 column DVB-T 2 bit interleaver.
  • FIG. 6 illustrates a potential problem for a 16K code in a 12-sequence DVB-T 2 bit interleaver.
  • FIG. 7 illustrates a potential problem when applying column twist processing to a 16K code in an 8-row DVB-T 2 bit interleaver.
  • FIG. 7 illustrates a potential problem when applying column twist processing to a 16K code in a 12-column DVB-T 2 bit interleaver.
  • (A) is a figure explaining the 1st condition which enables provision of the highly efficient interleaver which was found as a result of inventor's earnest research
  • (b) demonstrates the 2nd condition Figure.
  • FIG. 5 is a diagram showing a function of mapping by an interleaver according to an embodiment of the present invention. The block diagram which shows the structure of the interleaver which concerns on one Embodiment of this invention.
  • FIG. 20 is a block diagram which shows the example of 1 structure of the section permutation unit which implements the section permutation of FIG. 20, (b) is a figure which shows the function of the mapping by the section permutation unit of (a).
  • (A) is a block diagram which shows the other structural example of the section permutation unit which implements the section permutation of FIG. 20, (b) shows the function of the mapping by the section permutation unit of (a).
  • Figure. The block diagram which shows the structure of the interleaver which concerns on other embodiment of this invention.
  • FIG. 24 is a block diagram showing a configuration example of the bit interleaver of FIG. 23; The block diagram which shows one structural example of the transmitter which concerns on other embodiment of this invention.
  • FIG. 24 is a block diagram showing a configuration example of the bit interleaver of FIG. 23; The block diagram which shows one structural example of the transmitter which concerns on other embodiment of this invention.
  • FIG. 7 is a block diagram illustrating an example implementation of a BICM encoder according to yet another embodiment of the present invention.
  • FIG. 7 is a block diagram illustrating an example configuration of a receiver having a non-iterative BICM decoder according to still another embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating an example configuration of a receiver having an iterative BICM decoder according to yet another embodiment of the present invention.
  • FIG. 7 is a block diagram illustrating an example implementation of an iterative BICM decoder according to yet another embodiment of the invention.
  • FIG. 1 is a block diagram showing the configuration of a transmitter including a general bit-interleaved coding and modulation (BICM) encoder.
  • the transmitter 100 shown in FIG. 1 comprises an input processing unit 110, a BICM encoder (including a low-density parity check (LDPC) encoder 120, a bit interleaver 130, a constellation mapper 140), and a modulator 150.
  • a BICM encoder including a low-density parity check (LDPC) encoder 120, a bit interleaver 130, a constellation mapper 140
  • LDPC low-density parity check
  • the input processing unit 110 converts the input bit stream into multiple blocks of a predetermined length.
  • the LDPC encoder 120 encodes the block into a codeword using an LDPC code and transmits the codeword to the bit interleaver 130.
  • the bit interleaver 130 interleaves the LDPC code word, performs interleaving processing, and then divides it into a cell word (constellation word) sequence.
  • Constellation mapper 140 maps each cell word (constellation word) to a sequence of constellations (eg, QAM).
  • a general modulator 150 at the output end includes all processing blocks from the output of the BICM encoder to a Radio Frequency (RF) power amplifier.
  • RF Radio Frequency
  • An LDPC code is a linear error correction code which is completely defined by a parity check matrix (PCM).
  • PCM is a binary sparse matrix and indicates a connection of codeword bits (also referred to as variable node) and parity check (also referred to as check node).
  • the PCM columns and rows correspond to variable nodes and check nodes, respectively.
  • the combination of the variable node and the check node is indicated by an element "1" in the PCM.
  • the QC LDPC code has a configuration particularly suitable for hardware implementation. In fact, QC LDPC codes are used in most of today's standards.
  • the PCM of the QC LDPC code has a special configuration having a plurality of cyclic matrices.
  • a circulant matrix is a square matrix in which each row is in the form of one cyclic shift of elements in the row immediately before it, and one, two, or more folded diagonal columns May exist.
  • the size of each circulant matrix is Q ⁇ Q.
  • Q is referred to as a cyclic factor of the QC LDPC code.
  • the pseudo-cyclic structure as described above allows Q check nodes to be processed in parallel, and QC LDPC codes are clearly advantageous codes for efficient hardware implementation.
  • one of the smallest squares represents one element of the PCM, and of these, the black square elements are “1”, and the other elements are “0”. It is.
  • This PCM has a circulant matrix with one or two superimposed diagonal columns.
  • the codeword bits are divided into blocks with Q bits.
  • a block of cyclic coefficient Q bits is referred to herein as a cyclic block (or cyclic group).
  • RA QC LDPC repeat-accumulate quasi-cyclic low-density parity check
  • RA QC LDPC codes are known for their ease of coding and are adopted in a number of standards (eg, second generation DVB standards such as DVB-S2 standard, DVB-T2 standard, DVB-C2 standard) There is.
  • the right side of the PCM corresponds to a parity bit, and the arrangement of the “1” element in that portion has a step structure.
  • FIG. 3 exemplifies the PCM of the RA QC LDPC code whose coding rate is 2/3.
  • DVB-T stands for Digital Video Broadcasting-Terrestrial
  • DVB-S2 stands for Digital Video Broadcasting-Second Generation Satellite
  • DVB-T2 stands for Digital Video Broadcasting-Second Generation Terrestrial
  • DVB- C2 is an abbreviation of Digital Video Broadcasting-Second Generation Cable.
  • the parity part of the PCM By performing appropriate permutation to change the order of bits only to the parity bits of the PCM shown in FIG. 4 subjected to the row permutation, the parity part of the PCM also has a pseudo cyclic structure.
  • This technique is well known in the art, and is used under the name of parity interleaving or parity permutation in the DVB-T2 standard or the like.
  • the PCM obtained as a result of applying parity permutation to the PCM shown in FIG. 4 is shown in FIG.
  • LDPC codewords differ in significance from bit to bit, and constellations differ in robustness from bit to bit. Mapping the bits of the LDPC codeword directly to the constellation, ie without interleaving, does not lead to optimum performance. For this reason, the bits of the LDPC code word need to be interleaved before mapping the bits of the LDPC code word to the constellation.
  • a bit interleaver 130 is provided between the LDPC encoder 120 and the constellation mapper 140. Careful design of the bit interleaver 130 improves the relevancy between bits of the LDPC codeword and bits encoded by the constellation, leading to improved reception performance. Its performance is usually measured using Bit Error Rate (BER) as a function of Signal to Noise Ratio (SNR).
  • BER Bit Error Rate
  • SNR Signal to Noise Ratio
  • a complex quadrature amplitude modulation (QAM) constellation consists of two independent pulse amplitude modulation (PAM) symbols, one corresponding to the real part and one to the imaginary part. It corresponds.
  • the two PAM symbols each encode the same number M of bits.
  • FIG. 6 which shows 8 PAM symbols using Gray codes
  • the robustness levels of the bits encoded in one PAM symbol are different from each other.
  • the reason why the robustness levels are different from one another is that the distance between two subsets defined by each bit (0 or 1) is different for each bit. The larger this distance, the higher the robustness level or reliability of the bit.
  • the robust level of bit b3 is the highest and the robust level of bit b1 is the lowest.
  • a 16 QAM constellation encodes 4 bits and has 2 robust levels.
  • the 64 QAM constellation encodes 6 bits and has 3 robust levels.
  • a 256 QAM constellation encodes 8 bits and has 4 robust levels.
  • FIG. 7 is a block diagram showing the configuration of a general interleaver corresponding to the above parameters.
  • QB1, ..., QB12 are 12 cyclic blocks
  • C1, ..., C24 are 24 constellation words.
  • bit interleaver 710 interleaves the 96 bits of the LDPC codeword.
  • DVB-T2 As a conventional bit interleaver, one of the DVB-T2 standard (ETSI EN 302 755) is known.
  • the DVB-T2 standard is an improvement on the DVB-T standard which is a television standard, and describes a second generation baseline transmission system for digital terrestrial television broadcasting.
  • the DVB-T2 standard details channel coding modulation systems for transmitting digital television services and general data.
  • FIG. 8A is a block diagram showing the configuration of a modulator (DVB-T2 modulator) used in the DVB-T2 standard.
  • the DVB-T2 modulator 800 shown in FIG. 8 (a) comprises an input processing unit 810, a BICM encoder 820, a frame builder 830 and an OFDM generator 840.
  • the input processing unit 810 converts the input bit stream into blocks of a predetermined length.
  • the BICM encoder 820 performs BICM processing on the input.
  • the frame builder 830 generates a DVB-T2 transmission frame configuration using inputs from the BICM encoder 820 and the like.
  • the OFDM generator 840 performs pilot addition, high-speed inverse Fourier transform, guard interval insertion, and the like on the transmission frame configuration of the DVB-T2 system, and outputs a transmission signal of the DVB-T2 system.
  • FIG. 8B is a block diagram showing the configuration of the BICM encoder 820 of the DVB-T2 modulator shown in FIG. 8A. However, in FIG. 8B, BCH outer coding, constellation rotation, cell interleaver, time interleaver and the like are omitted.
  • the BICM encoder 820 includes an LDPC encoder 821, a bit interleaver (including a parity interleaver 822 and a column-row interleaver 823), a bit-cell demultiplexer 824, and a QAM mapper 825.
  • the LDPC encoder 821 encodes a block into a codeword using an LDPC code.
  • the bit interleaver (parity interleaver 822 and column-row interleaver 823) performs interleaving processing to change the order of the bits of the code word.
  • the bit-cell demultiplexer 824 demultiplexes the interleaved codeword bits into cell words (constellation words).
  • the QAM mapper 825 maps cell words (constellation words) to complex QAM symbols.
  • the complex QAM symbol is also referred to as a cell.
  • the bit-cell demultiplexer 824 may be considered to be part of a bit interleaver.
  • a BICM encoder based on the DVB-T2 standard can be regarded as having the standard configuration shown in FIG.
  • two codewords of 16200 bits and 64800 bits are defined.
  • An LDPC code having a codeword length of 16200 bits and an LDPC code having a codeword length of 64800 bits are referred to herein as a 16K code (or 16K LDPC code) and a 64K code (or 64K LDPC code).
  • the number of cyclic blocks included in one code word is 45 for the 16K code and 180 for the 64K code.
  • the usable codes corresponding to these two block lengths (code word lengths) are listed in Table A.1 of ETSI EN 302 755, which is a DVB-T2 standard. 1 to Table A. 6 listed.
  • the bit interleaver is used only for constellations larger than QPSK and comprises a parity interleaver 822, a column-row interleaver 823 and a bit-cell demultiplexer 824. Note that, in the definition of the DVB-T2 standard, the bit-cell demultiplexer 824 is not included in the bit interleaver. However, since the present invention relates to interleaving applied to an LDPC code before constellation mapping, the bit-cell demultiplexer 824 is also treated as part of bit interleaving.
  • the parity interleaver 822 performs parity permutation to change the order of parity bits of the codeword in order to clarify the pseudo-cyclic structure of parity bits.
  • the column-row interleaver 823 works conceptually by writing the bits of the LDPC codeword along the columns of the interleaver matrix and reading them along the rows. The first bit contained in the LDPC code word is written first and read first. The column-row interleaver 823 shifts the bits cyclically by a predetermined number of positions with respect to the column after writing the bits of the LDPC code word and before starting reading the bits. This is called column twisting in the DVB-T2 standard. The number of columns Nc and the number of rows Nr of the interleaver matrix corresponding to the above two LDPC codeword lengths and various constellation sizes are shown in Table 1 below.
  • the number of columns Nc is twice the number of bits of one constellation, except in the case of a 16K code in a 256 QAM constellation.
  • the reason for this exception is that the LDPC codeword length of 16200 is not a multiple of 16, ie twice the number of bits in the 256 QAM constellation.
  • bit-cell demultiplexer 824 demultiplexes each LDPC codeword to obtain multiple parallel bit streams.
  • the number of streams is twice that of the number M of bits encoded in one QAM constellation, ie 2 ⁇ M, except in the case of a 16K LDPC code in a 256 QAM constellation.
  • the number of streams is M, the number of bits encoded in one QAM constellation.
  • M bits encoded in one constellation are referred to as cell words (or constellation words). As described below, in a 16K LDPC code, the number of cell words obtained from one code word is 16200 / M.
  • the bit-cell demultiplexer comprises a simple demultiplexer 1110 (1210, 1310) and a demultiplexing permutation unit 1120 (1220, 1320), as shown in FIG. 11 (FIGS. 12, 13).
  • bit-cell demultiplexer in addition to simply demultiplexing the interleaved LDPC codeword by the simple demultiplexer 1110 (1210, 1310), by the demultiplexing unit 1120 (1220, 1220) Permutation processing is performed on the demultiplexed parallel bit stream to change its order.
  • bit interleaver used in the DVB-T2 standard comes with two problems.
  • the first problem is that parallelism is lost when the number of cyclic blocks in an LDPC codeword is not a multiple of the number of columns of the bit interleaver matrix. Latency increases as parallelism decreases. This is particularly a problem when iterative BICM decoding is used at the receiver. This situation occurs with some of the combinations of LDPC codeword length and constellation size for the DVB-T2 standard.
  • FIGS. 14 and 15 are diagrams showing the above-mentioned situation which occurs when the number of columns of the interleaver matrix is 8 and 12, respectively, in the 16K LDPC code.
  • 16 QAM and 256 QAM constellations an 8-row interleaver matrix is used.
  • 64 QAM constellation a 12-column interleaver matrix is used.
  • a grid represents an LDPC code word
  • a small square represents one bit of the LDPC code word
  • a row corresponds to a cyclic block
  • a column corresponds to a bit having the same bit index as each other in a plurality of cyclic blocks.
  • Filled squares represent 8 bits and 12 bits in the first row of the interleaver matrix.
  • the second problem is that in the DVB-T2 standard, the number of possible bit interleaver configurations is limited by the number of columns of the bit interleaver matrix.
  • FIGS. 16 and 17 show the same situation as in FIGS. 14 and 15, respectively, except that column twist processing is applied.
  • the column twist value for each column used in the DVB-T 2-bit interleaver is (0, 0, 0, 1, 7, 20, 20, 21).
  • the column twist value for each column used in the DVB-T 2-bit interleaver is (0, 0, 0, 2, 2, 2, 3, 3, 3, 6, 7, 7).
  • Embodiment >> Hereinafter, the details of the bit interleaver (parallel bit interleaver) which satisfies the condition 1 and the condition 2 will be described. In the following, the same reference numerals are given to constituent units that perform substantially the same processing content and the same processing content.
  • each of a group of M cyclic blocks or each of a group of Q constellation words is called a section (or an interleaver section).
  • It is a block diagram which shows one structural example of a figure and the said bit interleaver.
  • the section permutation units (2021, 2022, 2023) are independent of each other (independently of each other), and each of eight constellation words (C1 to C8, C9 to C16, C17 to C24) is 4 Section per order to change the order of a total of 32 bits of 4 cyclic blocks so that 1 bit is mapped from each of 2 cyclic blocks (QB1 to QB4, QB5 to QB8, QB9 to QB12) Perform a mutation process.
  • the two conditions 1 and 2 described above are merely to ensure that the bit interleaver is divided into N / M parallel sections.
  • the same permutation rule may be applied to the section permutation processing applied to these parallel sections, or different permutation rules may be applied, or only some of them may be identical to each other. Mutation rules may be applied.
  • the section permutation unit maps Q bits of a cyclic block (equal in importance in the LDPC decoding process) to bits of the same bit index of Q constellation words (robust levels are equal to one another). You may do it.
  • the Q bits can be arranged sequentially or in permutation order. The latter will be described using FIGS. 21 (a) and 21 (b) and the former using FIGS. 22 (a) and 22 (b).
  • FIG. 21A shows an example of the configuration of the section permutation unit shown in FIG.
  • Section permutation unit 2101 includes intra-cyclic block permutation units 2111-2114 and column-row permutation unit 2131. It should be noted that instead of providing four intra-cyclic block permutation units, for example, four intra-cyclic block permutations to be described later while switching processing targets in time series using one intra-cyclic block permutation unit. Processing may be performed.
  • the intra-cyclic block permutation unit (2111 to 2114) performs intra-cyclic block permutation processing for changing the order of the Q (8) bits of the cyclic blocks (QB1 to QB4).
  • the same permutation rule may be applied to the intra-cyclic block permutation processing applied to cyclic blocks in one section, or different permutation rules may be applied. Only part of the permutation rules may be applied to each other.
  • the column-row permutation unit 2131 performs column-row permutation processing to change the order of M ⁇ Q (32) bits. Specifically, the column-row permutation unit 2131 writes M ⁇ Q (32 bits) in the row direction of a matrix of Q columns and M rows (8 columns and 4 rows), and writes M ⁇ Q pieces Column-row permutation processing equivalent to reading (32) bits in the column direction is performed. In the column-row permutation processing by the column-row permutation unit 2131, the 12th row 1350 rows in FIGS. 9A and 9B are replaced with the Q row M row, and the write processing is from the column direction to the row direction In addition, the reading process is changed from the row direction to the column direction.
  • FIG. 21 (b) is a view showing the function of mapping by the section permutation unit of FIG. 21 (a).
  • M 4 bits of each constellation word are indicated by b1 to b4.
  • intra-cyclic block permutation processing may not be performed in the section permutation processing.
  • FIG. 22 (b) Another example of the section permutation in FIG. 20, one configuration example of the section permutation unit not carrying out the intra-cyclic block permutation processing and the function of the mapping by this section permutation unit are shown in FIG. And FIG. 22 (b).
  • the section permutation unit 2201 has a column-row permutation unit 2131 and performs only column-row permutation processing.
  • M 4 bits of each constellation word are indicated by b1 to b4.
  • section permutation described in FIGS. 21 and 22 may be performed on cyclic blocks QB5 to QB8 and QB9 to QB12.
  • the bit interleaver additionally performs cyclic block permutation processing to rearrange the order of N cyclic blocks before performing section permutation processing.
  • One configuration example of a bit interleaver that additionally performs cyclic block permutation processing is shown in FIG.
  • the cyclic block permutation here plays the same role as the permutation by the bit-cell demultiplexer in the DVB-T2 standard.
  • the bit interleaver 2300 shown in FIG. 23 includes a cyclic block permutation unit 2310 and a bit permutation unit 2010 (including section permutation units 2021 to 2023).
  • the cyclic block permutation unit 2310 performs cyclic block permutation processing 2311 to 2318 for changing the order of the cyclic blocks QB1 to QB12. Note that permutation rules used in cyclic block permutation processing 2311 to 2318 are the same as one another.
  • Cyclic block permutation applied to N cyclic blocks is particularly useful because it enables optimal mapping of bits of an LDPC codeword to bits of a constellation, leading to optimization of reception performance. is there.
  • FIG. 24 is a block diagram showing one configuration example of the bit interleaver of FIG.
  • the bit interleaver 2400 of FIG. 24 performs the following three permutation processes of stages A, B and C.
  • Stage A cyclic block (inter) permutation
  • Stage B intra-cyclic block permutation
  • Stage C column-row permutation
  • the cyclic block (inter) permutation is N cycles constituting a codeword Permutation to change the order of blocks
  • in-block permutation is permutation to change the order of Q bits that make up a cyclic block
  • column-row permutation forms sections It is a permutation that changes the order of M ⁇ Q bits to be processed.
  • the bit interleaver 2400 shown in FIG. 24 includes a cyclic block permutation unit 2310 and a bit permutation unit 2010 (section permutation units 2101 to 2103).
  • the section permutation unit 2101 (2102, 2103) includes intra-cyclic block permutation units 2111 to 2114 (2115 to 2118, 2119 to 2122) and column-row permutation units 2131 (2132, 2133).
  • the bit interleaver 2400 performs cyclic block (interleave) permutation by the cyclic block permutation unit 2310 (stage A), and performs intra cyclic block permutation by the intra cyclic block permutation units 2111 to 2122 (stage B) Column-row permutation is performed by column-row permutation units 2131 to 2133) (stage C).
  • the intra-cyclic block permutation units 2111 to 2122 may be removed from the bit interleaver shown in FIG. 24 so that the intra-cyclic block permutation is not performed. Also, the bit interleaver may perform intra-cyclic block permutations before cyclic block (inter) block permutations instead of performing after cyclic block (inter-block) permutations; Between) may be performed before and after the permutation.
  • the plurality of intra-cyclic block permutation units may have the same configuration. Therefore, a plurality of intra-cyclic block permutation units can be implemented by the same functional resource (such as a hardware block). Also, the plurality of intra-cyclic block permutations may consist of cyclic shift processing, in which case efficient hardware implementation using a barrel shifter is possible. It is also possible to implement using the barrel shifter used for the LDPC decoder.
  • FIG. 25 is a block diagram showing an exemplary configuration of a transmitter according to still another embodiment of the present invention.
  • the transmitter 2500 shown in FIG. 25 includes a BICM encoder (including an LDPC encoder 2510, a bit interleaver 2520, and a constellation mapper 2530) and a modulator 2540.
  • the LDPC encoder 2510 encodes the input block into a codeword using a QC-LDPC code, and outputs the codeword to the bit interleaver 2520.
  • bit interleaver 2520 additionally performs cyclic block permutation processing described, for example, in FIGS. 23 to 24 or as a modification thereof in addition to bit permutation processing as bit interleaving processing. May be
  • Constellation mapper 2530 receives a constellation word from bit interleaver 2520 and performs constellation mapping processing on the received constellation word.
  • the modulator 2740 performs orthogonal frequency division multiplexing (OFDM) modulation or the like to generate a transmission signal.
  • OFDM orthogonal frequency division multiplexing
  • FIG. 26 is a block diagram showing an implementation example of a BICM encoder according to still another embodiment of the present invention.
  • the BICM encoder 2600 shown in FIG. 26 includes a main memory 2601, an LDPC controller 2611, a rotator 2612, a check node processor group 2613, a derotator 2614, a QB counter 2631, a table 2632, an interleaver 2633, a register group 2634, an interleaver 2635, and a mapper.
  • a group 2651 is provided.
  • the main memory 2601 receives a bit string to be transmitted, for example, from an input processing unit (not shown), and holds the received bit string.
  • the LDPC controller 2611 outputs a read address to the main memory 2601, whereby the main memory 2601 outputs eight bits from the beginning of the bit string to the rotator 2612.
  • the rotator 2612 cyclically shifts the predetermined number of 8 bits supplied from the main memory 2601 under the control of the LDPC controller 2611, and shifts the eight bits after cyclic shift to each check node processor of the check node processor group 2613. Output bit by bit.
  • Each check node processor of each check node processor group 2613 performs check node processing on the input 1 bit under the control of the LDPC controller 2611, and outputs the 1 bit processing result to the derotator 2614.
  • Derotator 2614 cyclically shifts the eight bits received from check node processor group 2613 a predetermined number so as to cancel the cyclic shift by rotator 2612 under the control of LDPC controller 2611, and sends the eight bits after cyclic shift to main memory 2601. Output.
  • the LDPC controller 2611 outputs a write address to the main memory 2601, whereby the main memory 2601 holds 8 bits supplied from the derotator 2614.
  • the LDPC controller 2611, the rotator 2612, the check node processor group 2613, and the derotator 2614 constitute an LDPC encoder 2510 of the BICM encoder in FIG.
  • the QB counter 2631 counts from 0 to 11, and outputs the counter value to the table 2632.
  • the read address is output.
  • the main memory 2601 outputs, to the interleaver 2633, bits for one cyclic block corresponding to the counter value of the QB counter 2631.
  • the cyclic block permutation (stage A) is realized by the processing of this table 2632.
  • the interleaver 2633 cyclically shifts the bits for one cyclic block supplied from the main memory 2601 by a predetermined number and outputs the result to the first stage register of the register group 2634.
  • intra-cyclic block permutation stage B is realized by the processing of the interleaver 2633.
  • each register of the register group 2634 holds the bits for one cyclic block at the timing when the control pulse is received, and continues to output the held bits for one cyclic block until the control pulse is next received.
  • the bits (32 bits) for 4 cyclic blocks are input to the interleaver 2635.
  • M 4 bits
  • the QB counter 2631, the table 2632, the interleaver 2633, the register group 2634, and the interleaver 2635 constitute a bit interleaver 2520 of the BICM encoder in FIG.
  • mapper group 2651 maps the 4 bits supplied from the interleaver 2635 into a constellation, and outputs the mapping result.
  • mapper group 2651 constitutes constellation mapper 2530 of the BICM encoder in FIG.
  • the above series of processing is performed three times for one code word, in total, from the counter values “0” to “3”, “4” to “7”, and “8” to “11” of the QB counter 2631.
  • FIG. 26 includes Q mappers operating in parallel
  • Q mappers operating in parallel
  • the parallelism can be easily increased by increasing the number of parallel interleaver sections in the bit interleaver, ie N / M.
  • parallelization can be maximized by parallelizing Q ⁇ N / M mappers.
  • Bit interleavers have the advantage that such parallelism can be realized without any obstacles.
  • FIG. 27 is a block diagram showing an example configuration of a receiver having a non-iterative BICM decoder according to still another embodiment of the present invention. The receiver operates in reverse to the transmitter.
  • the receiver 2700 shown in FIG. 27 comprises a modulator 2710 and a non-iterative BICM decoder (including constellation demapper 2720 and bit deinterleaver 2730, LDPC decoder 2740).
  • the demodulator 2710 performs demodulation processing using OFDM or the like, and outputs the demodulation processing result.
  • Constellation demapper 2720 of the non-repetitive BICM decoder demaps the input from modulator 2710 to generate a so-called soft bit string, and outputs the generated soft bit string to constellation demapper 2730.
  • Each soft bit is a measure of the probability that each bit will be 0 or 1.
  • soft bits are represented by log likelihood ratios (LLRs) and defined as follows.
  • the bit deinterleaver 2730 interleaves the soft bit sequence output from the constellation demapper 2720 by the bit interleaver in the transmitter of FIG. (Bit de-interleaving processing) is performed.
  • the LDPC decoder 2740 receives the soft bit sequence subjected to bit deinterleaving from the bit deinterleaver 2730, and performs an LDPC decoding process using the received soft bit sequence.
  • FIG. 28 is a block diagram showing an example of configuration of a receiver having an iterative BICM decoder according to still another embodiment of the present invention. The receiver operates in reverse to the transmitter.
  • the receiver 2800 shown in FIG. 28 includes a modulator 2710 and an iterative BICM decoder (constellation demapper 2720, bit deinterleaver 2730, LDPC decoder 2740, subtraction unit 2760, bit interleaver 2750).
  • BICM decoder castellation demapper 2720, bit deinterleaver 2730, LDPC decoder 2740, subtraction unit 2760, bit interleaver 2750.
  • the receiver 2800 in FIG. 28 performs constellation demapping processing by the constellation demapper 2720, bit deinterleaving processing by the bit deinterleaving 2730, and LDPC decoding processing by the LDPC decoder 2740.
  • a subtraction unit 2760 subtracts the input of the LDPC decoder 2740 from the output of the LDPC decoder 2740, and extrinsic information obtained as a result of the subtraction is bit interleaver Output to 2750.
  • the bit interleaver 2750 performs interleaving on the external information in the same interleaving rule as the bit interleaving performed on the bit sequence by the bit interleaver in the transmitter of FIG. Then, bit interleaver 2750 feeds back the interleaved external information to constellation demapper 2720. Constellation demapper 2720 uses the fed-back external information as a-priori information to calculate a more reliable LLR value.
  • bit deinterleaver 2730 cancels the bit interleaving processing applied to the bit string by the bit interleaver in the transmitter of FIG. 25 to the newly calculated LLR value and restores the original order (bit deinterleaver Interleave processing).
  • the LDPC decoder 2740 performs an LDPC decoding process using the LLR value subjected to the bit deinterleaving process.
  • the iterative decoding loop consists of four elements: constellation demapper 2720, bit deinterleaver 2730, LDPC decoder 2740, and bit interleaver 2750.
  • the bit deinterleaver 2730 and the bit interleaver 2750 have very low latency, ideally zero, and a simple configuration allows efficient implementation of the receiver.
  • the above-described bit deinterleaver 2730 and bit interleaver 2750 satisfy both conditions.
  • FIG. 1 One implementation of the iterative BICM decoder that implements a very efficient parallel implementation is described using FIG.
  • FIG. 29 is a block diagram showing an implementation example of a BICM decoder according to still another embodiment of the present invention.
  • the BICM decoder 2900 shown in FIG. 29 includes a main LLR memory 2901, a buffer LLR memory 2902, an LDPC controller 2911, a rotator 2912, a check node processor group 2913, a derotator 2914, a QB counter 2931, a table 2932, a subtraction unit 2933, an interleaver 2934, A register group 2935, an interleaver 2936, a demapper group 2937, a deinterleaver 2938, a register group 2939, a deinterleaver 2940, and a delay unit 2941 are provided.
  • demapper of the demapper group 2937 performs demapping processing using the output of the demodulator (not shown), and outputs the LLR value obtained thereby to the deinterleaver 2938.
  • demapper group 2937 constitutes constellation demapper 2720 of the iterative BICM decoder in FIG.
  • the deinterleaver 2938 performs deinterleaving processing (interleaving processing to cancel interleaving by the stage C by the transmitter) on the LLR value, and outputs the LLR value after deinterleaving to each register of the register group 2939.
  • LLR values (eight LLR values) for one circulating block are stored in each of the registers.
  • the LLR values for one cyclic block held in the registers are sequentially output to the subsequent stage, and the held contents of the respective registers are sequentially updated.
  • the deinterleaver 2940 performs interleaving processing (interleaving processing to cancel interleaving by the stage B by the transmitter) on the LLR values (eight LLR values) for one cyclic block to be supplied, and stores the contents of the table 2932 ( The main LLR memory 2901 and the buffer LLR memory 2902 are written according to the following description). Note that, by writing to the main LLR memory 2901 and the buffer LLR memory 2902 in accordance with the contents held in the table 2932, interleaving processing to cancel interleaving by the stage A by the transmitter is realized.
  • the main LLR memory 2901 stores the LLR value after the de-interleaving process, and is also used by the LDPC decoder (LDPC controller 2911, rotator 2912, check node processor group 2913, derotator 2914).
  • the LDPC decoding process is an iterative process consisting of one or more iterations. At each iteration of the LDPC decoding process, the LLR values in the main LLR memory 2901 are updated. The old LLR values are held in the buffer LLR memory 2902 to calculate the extrinsic information needed for the iterative BICM decoding process.
  • the LDPC controller 2911 outputs the read address to the main LLR memory 2901 according to the parity check matrix of the LDPC code, whereby the main LLR memory 2901 sequentially outputs LLR values to the rotator 2912 for each one of the cyclic blocks.
  • the rotator 2912 cyclically shifts the LLR values for one cyclic block sequentially supplied from the main LLR memory 2901 by a predetermined number under the control of the LDPC controller 2911, and the LLR values after cyclic shift are of the check node processor group 2913. Output one by one to each check node processor.
  • Each check node processor of each check node processor group 2913 performs check node processing on a series of LLR values sequentially input under control of the LDPC controller 2911.
  • each check node processor of the check node processor group 2913 receives control of the LDPC controller 2911 and sequentially outputs a series of LLR values as a result of check node processing.
  • the derotator 2914 cyclically shifts the processing result for one cyclic block sequentially received from the check node processor group 2913 by a predetermined number so as to cancel the cyclic shift by the rotator 2912 under the control of the LDPC controller 2911 and cyclic shift
  • the processing results are sequentially output to the main LLR memory 2901.
  • the LDPC controller 2911 outputs a write address to the main LLR memory 2901 according to the parity check matrix of the LDPC code, whereby the main LLR memory 2901 holds the processing result for one cyclic block sequentially supplied from the derotator 2914. .
  • the LDPC controller 2911 repeatedly executes the above processing in accordance with the parity check matrix of the LDPC code.
  • BICM iterations are performed.
  • LDPC and BICM iterative processes are also referred to as internal and external iterative processes, respectively.
  • the BICM and LDPC decoding processes are well known in the art and will not be described in detail.
  • the QB counter 2931 counts from 0 to 11, and outputs the counter value to the table 2932.
  • the main LLR memory 2901 is supplied so that LLR values for one cyclic block corresponding to the counter value supplied from the QB counter 2931 are supplied from the main LLR memory 2901 and the buffer LLR memory 2902 to the subtraction unit group 2933. And outputs the read address to the buffer LLR memory 2902.
  • main LLR memory 2901 and buffer LLR memory 2902 each output LLR values for one cyclic block corresponding to the counter value of QB counter 2931 to subtraction unit 2934.
  • the delay position by the delay unit 2941 is set so that the reading position of the LLR value from the main LLR memory 2901 and the buffer LLR memory 2902 and the writing position of the LLR value to the main LLR memory 2901 and the buffer LLR memory 2902 coincide with each other. Adjustments will be made. Note that the permutation corresponding to the cyclic block permutation (stage A) is realized by the processing of the table 2932.
  • Each subtraction unit 2933 of the subtraction unit group subtracts the output of the buffer LLR memory 2902 from the output of the main LLR memory 2901 and obtains external information (eight external information) for one cyclic block obtained as a result of subtraction. Output to interleaver 2934.
  • the interleaver 2934 cyclically shifts the external information for one cyclic block supplied from the subtraction unit 2933 by a predetermined number and outputs the information to the first stage register of the register group 2935.
  • the processing corresponding to the intra-cyclic block permutation (stage B) is realized by the processing of the interleaver 2934.
  • each register of the register group 2935 receives a control pulse and holds 8 bits, and keeps holding the held 8 bits until the next control pulse is received.
  • the interleaver 2936 receives external information (32 external information) for 4 cyclic blocks. .
  • M 4 for each demapper of the demapper group 2937
  • the QB counter 2931, the table 2932, the interleaver 2934, the register group 2935, and the interleaver 2936 constitute a bit interleaver 2750 of the BICM decoder in FIG.
  • Each demapper of the demapper group 2937 performs demapping processing using the four pieces of external information supplied from the interleaver 2936 as prior information, and outputs a new LLR value to the deinterleaver 2938.
  • the deinterleaver 2938 performs deinterleaving processing (interleaving processing to cancel interleaving by the stage C by the transmitter) on the LLR value, and outputs the LLR value after deinterleaving to each register of the register group 2939.
  • LLR values (eight LLR values) for one circulating block are stored in each of the registers.
  • the LLR values for one cyclic block held in the registers are sequentially output to the subsequent stage, and the held contents of the respective registers are sequentially updated.
  • the deinterleaver 2940 performs deinterleaving processing (interleaving processing to cancel interleaving by the stage B by the transmitter) on the LLR values (eight LLR values) for one cyclic block to be supplied, and the main LLR memory 2901 and Output to buffer LLR memory 2902.
  • the main LLR memory 2901 and the buffer LLR memory 2902 receive the write address from the table 2932 via the delay unit 2941, and according to the received write address, the LLR values for one cyclic block received from the deinterleaver 2940 (eight Hold LLR value).
  • the write processing according to the table 2932 realizes interleaving processing (de-interleaving processing) that cancels interleaving by the stage A by the transmitter.
  • the above series of processing is performed three times for one code word, in total, from the counter values “0” to “3”, “4” to “7”, and “8” to “11” of the QB counter 2931.
  • the QB counter 2931, the table 2932, the deinterleaver 2938, the register group 2939, and the deinterleaver 2940 constitute a bit deinterleaver 2730 of the BICM decoder in FIG. 28.
  • Interleaver 2934 and de-interleaver 2940 are reconfigurable and have a constant hardware cost, but the cost can be minimized by careful design.
  • Interleaver 2936 and de-interleaver 2938 implement column-row permutation, which is constant for a given constellation size. Therefore, the implementation cost is small.
  • FIG. 29 includes Q demappers operating in parallel
  • the parallelism can be easily increased by increasing the number of parallel interleaver sections in the bit interleaver, ie N / M.
  • parallelization can be maximized by parallelizing Q ⁇ N / M demappers.
  • the bit interleaver described above has the advantage that such parallelism can be realized without any obstacles.
  • a specific modulation scheme such as QPSK or QAM
  • DVB is used as the constellation.
  • modulation schemes such as circular constellation and multidimensional constellation used in S2 standard can be used.
  • the method or apparatus described in the above embodiment may be realized by software or hardware, and is not limited to a specific form.
  • the above embodiments have computer executable instructions on a computer readable medium such that a computer, microprocessor, microcontroller etc. can perform all the steps of the method and apparatus described in the above embodiments. It may be implemented in the form embodied in FIG. Also, the above embodiments may be implemented in the form of an application-specific integrated circuit (ASIC) or a field programmable gate array (FPGA).
  • ASIC application-specific integrated circuit
  • FPGA field programmable gate array
  • a first bit interleaving method is a bit interleaving method in a communication system using a pseudo-cyclic low density parity check code, and the bit interleaving method includes N pieces of Q bits each.
  • the code word of the pseudo cyclic low density parity check code which is composed of cyclic blocks, and a bit permutation process of changing the arrangement order of the bits of the code word with respect to the bits of the code word
  • a plurality of constellations each comprising a bit permutation step and the codeword subjected to the bit permutation processing, each consisting of M bits, each indicating any one of 2 M predetermined constellation points And c) dividing into bits.
  • the codeword before being subjected to permutation processing is divided into N / M sections, each of the sections consists of M of the cyclic blocks, and each of the constellation words is of the N / M of the sections.
  • the bit permutation step is a total of one bit of each of the M different cyclic blocks in the section to which each of the constellation words is associated.
  • the bit permutation process is performed such that it consists of M bits, and all the bits of each of the sections are mapped only to the Q constellation words associated with the section.
  • a first bit interleaver which is an aspect of the present invention, is a bit interleaver used in a communication system using a pseudo-cyclic low density parity check code, and each of the bit interleavers comprises Q bits.
  • the code word subjected to the bit permutation process is divided into a plurality of constellation words each comprising M bits and each indicating any one of 2 M predetermined constellation points.
  • a bit permutation unit for outputting Of the codeword is divided into N / M sections, each of the sections consists of M cyclic blocks, and each of the constellation words is associated with one of the N / M sections.
  • the bit permutation unit includes a total of M bits each consisting of one bit of each of M different cyclic blocks in the section associated with each of the constellation words. The bit permutation process is performed such that all bits of a section are mapped only to Q constellation words associated with the section.
  • a second bit interleaving method is the first bit interleaving method, wherein the bit permutation step comprises N / M the sections independently of each other for the bits of each of the sections. And a section permutation step for performing section permutation processing to change the order of bits in the section.
  • the second bit interleaver is the first bit interleaver, wherein the bit permutation unit performs N / M pieces of the sections independently of each other for the bits of each of the sections. And a section permutation unit that performs section permutation processing to change the order of bits in the section.
  • a third bit interleaving method is the second bit interleaving method, wherein the section permutation step is performed in the section in which Q bits of the cyclic block correspond to the cyclic block.
  • the section permutation process is performed so as to be mapped to bits having the same bit index of the Q constellation words that are associated.
  • a third bit interleaver is the second bit interleaver, wherein the section permutation unit is configured to: Q bits of the cyclic block correspond to the section corresponding to the cyclic block The section permutation process is performed so as to be mapped to bits having the same bit index of the Q constellation words that are associated.
  • the bits having the same importance of the code word are mapped to the same bits of the robust level of the constellation word, and a match between the importance and the robustness level can be obtained.
  • the most significant bits of the code word may be mapped to the most robust bits of the constellation word, in which case there is a high confidence for the bits of high importance of the code word upon reception. Degree and high reception performance can be obtained.
  • a fourth bit interleaving method is the second bit interleaving method, wherein the section permutation step comprises M ⁇ Q bits for M ⁇ Q bits of the section. And a column-row permutation step for performing column-row permutation processing to change the order of
  • a fifth bit interleaving method which is an aspect of the present invention is the second bit interleaving method, wherein the section permutation step makes the cyclic block independent of each other for each of the N / M sections.
  • the intra-cyclic block permutation step of performing intra-cyclic block permutation processing for changing the order of bits of the cyclic block to bits of each cyclic block, and the section subjected to the cyclic block permutation processing A column-row permutation step of performing column-row permutation processing for changing the order of the M ⁇ Q bits with respect to the M ⁇ Q bits of H.
  • a sixth bit interleaving method which is an aspect of the present invention is the fourth bit interleaving method, wherein the column-row permutation process performs M ⁇ Q bits in a row direction of a matrix of Q columns and M rows. This process is equivalent to writing and reading M ⁇ Q bits in the column direction.
  • a fourth bit interleaver is the second bit interleaver, wherein the section permutation section performs the M ⁇ Q bits on M ⁇ Q bits of the section. Apply column-row permutation processing to change the order of
  • the fifth bit interleaver is the second bit interleaver, wherein the section permutation section independently performs the cyclic block on each of N / M sections.
  • Per-block intra-permutation processing for changing the order of bits of the corresponding cyclic block is performed on the bits of the respective cyclic blocks, and M ⁇ Q bits of the section subjected to the cyclic block permutation processing Then, column-row permutation processing is performed to change the order of the M ⁇ Q bits.
  • section permutation can be performed very efficiently.
  • a seventh bit interleaving method which is an aspect of the present invention is, in the first bit interleaving method, cyclic block permutation processing for changing the arrangement order of cyclic blocks of the codeword with respect to the cyclic block of the codeword. It further has a cyclic block permutation step to be applied.
  • a sixth bit interleaver which is an aspect of the present invention is a first bit interleaver that performs cyclic block permutation processing for changing the arrangement order of cyclic blocks of the codeword with respect to the cyclic block of the codeword. It further comprises a cyclic block permutation unit.
  • a first bit deinterleaving method is a bit deinterleaving method for bit deinterleaving bit streams in a communication system using a pseudo-cyclic low density parity check code, which comprises N ⁇ Q bits.
  • the reverse bit permutation process is a process of restoring the arrangement order changed in the bit permutation process in the first bit interleaving method.
  • a first bit deinterleaver which is an aspect of the present invention, is a bit deinterleaver that bit deinterleaves a bit stream in a communication system using a pseudo-cyclic low density parity check code, and comprises N ⁇ Q bits.
  • Reverse bit permutation processing for changing the order of bits of the received bit string to the received bit string in order to receive the bit string and restoring the codeword of the pseudo cyclic low density parity check code
  • a bit permutation unit is provided, and the reverse bit permutation process is a process of restoring the arrangement order changed in the bit permutation process performed by the first bit interleaver.
  • a first decoder which is an aspect of the present invention, is a decoder for a bit-interleaved coded modulation system using a pseudo-cyclic low density parity check code, and the probability that the corresponding bit is 0 or 1 And a first bit deinterleaver for bit de-interleaving the soft bit sequence, and a low density parity check decoder for decoding the soft bit sequence interleaved in bits.
  • a second decoder is a first decoder that subtracts the input of the low density parity check decoder from the output of the low density parity check decoder, and the subtraction result of the subtractor And D. a first bit interleaver for feedback to the constellation demapper.
  • the present invention can be applied to a bit interleaver in a bit interleaved coded modulation system using a pseudo-cyclic low density parity code and a bit deinterleaver corresponding to the bit interleaver.

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Abstract

　ビットインターリーブ方法は、Ｑビットの巡回ブロックＮ個で構成されるＱＣ　ＬＤＰＣ符号語に対してビットパーミュテーション処理を施し、処理が施された符号語をＭ個のビットよりなり複数のコンステレーション語に分割する方法であり、符号語はＮ／Ｍ個のセクションに分割され、各コンステレーション語はＮ／Ｍ個のセクションのいずれかと関連付けられており、ビットパーミュテーション処理は、コンステレーション語が、関連付けられているセクション中のＭ個の異なる巡回ブロックそれぞれの１ビットからなるように行われる。

Description

並列ビットインターリーバ
　本発明はデジタル通信分野に関し、より詳細には、疑似巡回低密度パリティチェック符号を用いたビットインターリーブ符号化変調システム用のビットインターリーバに関する。
　近年、デジタル通信分野において、ビットインターリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）システムが用いられている（例えば、非特許文献１参照）。
　ＢＩＣＭシステムでは、一般に、次の３つのステップが行われる。
　（１）データブロックを例えば疑似巡回低密度パリティチェック（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号を用いて符号語に符号化する。
　（２）符号語のビットをビットインターリーブする。
　（３）ビットインターリーブされた符号語をコンステレーションのビット数からなるコンステレーション語に分割し、コンステレーション語をコンステレーションにマッピングする。
ＥＴＳＩ　ＥＮ　３０２　７５５　Ｖ１．２．１（ＤＶＢ－Ｔ２規格）
　一般に、疑似巡回低密度パリティチェック符号の符号語に施すインターリーブの効率化が望まれている。
　本発明は、疑似巡回低密度パリティチェック符号の符号語に施すインターリーブの効率化を実現できるインターリーブ方法を提供することを目的とする。
　上記目的を達成するために本発明のビットインターリーブ方法は、疑似巡回低密度パリティチェック符号を用いる通信システムにおけるビットインターリーブ方法であって、前記ビットインターリーブ方法は、それぞれがＱ個のビットからなるＮ個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信する受信ステップと、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施すビットパーミュテーションステップと、前記ビットパーミュテーション処理が施された符号語を、それぞれＭ個のビットよりなり、それぞれが２M個の所定のコンステレーションポイントのいずれか１つを示す複数のコンステレーション語に分割する分割ステップと、を有し、前記ビットパーミュテーション処理が施される前の前記符号語はＮ／Ｍ個のセクションに分割され、各前記セクションはＭ個の前記巡回ブロックからなり、各前記コンステレーション語はＮ／Ｍ個の前記セクションのうちのいずれか１つと関連付けられており、前記ビットパーミュテーションステップは、各前記コンステレーション語が、関連付けられている前記セクション中のＭ個の異なる前記巡回ブロックのそれぞれの１個のビットからなる計Ｍ個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているＱ個の前記コンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う。
　本発明のビットインターリーブ方法によれば、疑似巡回低密度パリティチェック符号の符号語に施すインターリーブの効率化を実現できる。
一般的なＢＩＣＭエンコーダを含むトランスミッタの構成を示すブロック図。 符号化率が１／２である疑似巡回低密度パリティチェック（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号のパリティチェック行列の一例を示す図。 符号化率が２／３であるリピートアキュミュレート疑似巡回低密度パリティチェック（repeat-accumulate quasi-cyclic low-density parity check：ＲＡ　ＱＣ　ＬＤＰＣ）符号のパリティチェック行列の一例を示す図。 行パーミュテーション後の図３のＲＡ　ＱＣ　ＬＤＰＣ符号のパリティチェック行列を示す図。 行パーミュテーションおよびパリティパーミュテーション後の図３のＲＡ　ＱＣ　ＬＤＰＣ符号のパリティチェック行列を示す図。 ８ＰＡＭシンボルにおいて符号化されたビットが互いに異なるロバストレベルを有することを説明する図。 巡回係数Ｑ＝８、１つの低密度パリティチェック符号語の巡回ブロック数Ｎ＝１２、１つのコンステレーションのビット数Ｍ＝４に対応する一般的なビットインターリーバの構成を示すブロック図。 （ａ）ＤＶＢ－Ｔ２規格で用いられるＤＶＢ－Ｔ２モジュレータの構成を示すブロック図であり、（ｂ）は（ａ）に示すＤＶＢ－Ｔ２モジュレータのＢＩＣＭエンコーダの構成を示すブロック図。 （ａ）１２列のカラム‐ロウインターリーバによって行われる１６Ｋ符号（ＬＤＰＣ符号語長が１６２００ビットであるＬＤＰＣ符号）の符号語のビットの書き込み処理を示す図であり、（ｂ）はカラム‐ロウインターリーバによって行われる（ａ）で書き込まれた符号語のビットの読み出し処理を示す図。 （ａ）８列のカラム‐ロウインターリーバによって行われる１６Ｋ符号の符号語のビットの書き込み処理を示す図であり、（ｂ）はカラム‐ロウインターリーバによって行われる（ａ）で書き込まれた符号語のビットの読み出し処理を示す図。 ＤＶＢ－Ｔ２規格に準じた、１６ＱＡＭで１６Ｋ符号用のビット‐セルデマルチプレクサの構成を示すブロック図。 ＤＶＢ－Ｔ２規格に準じた、６４ＱＡＭで１６Ｋ符号用のビット‐セルデマルチプレクサの構成を示すブロック図。 ＤＶＢ－Ｔ２規格に準じた、２５６ＱＡＭで１６Ｋ符号用のビット‐セルデマルチプレクサの構成を示すブロック図。 ８列のＤＶＢ－Ｔ２ビットインターリーバにおいて１６Ｋ符号に対して起こり得る問題を示す図。 １２列のＤＶＢ－Ｔ２ビットインターリーバにおいて１６Ｋ符号に対して起こり得る問題を示す図。 ８列のＤＶＢ－Ｔ２ビットインターリーバにおいて１６Ｋ符号にカラムツイスト処理を適用する場合に起こり得る問題を示す図。 １２列のＤＶＢ－Ｔ２ビットインターリーバにおいて１６Ｋ符号にカラムツイスト処理を適用する場合に起こり得る問題を示す図。 （ａ）は発明者が鋭意研究した結果見つけた非常に効率的なインターリーバの提供を可能にする１つ目の条件を説明する図であり、（ｂ）は２つ目の条件を説明する図。 本発明の一実施形態に係るインターリーバによるマッピングの機能を示す図。 本発明の一実施形態に係るインターリーバの構成を示すブロック図。 （ａ）は図２０のセクションパーミュテーションを実施するセクションパーミュテーションユニットの一構成例を示すブロック図であり、（ｂ）は（ａ）のセクションパーミュテーションユニットによるマッピングの機能を示す図。 （ａ）は図２０のセクションパーミュテーションを実施するセクションパーミュテーションユニットの他の構成例を示すブロック図であり、（ｂ）は（ａ）のセクションパーミュテーションユニットによるマッピングの機能を示す図。 本発明の他の実施形態に係るインターリーバの構成を示すブロック図。 図２３のビットインターリーバの一構成例を示すブロック図。 本発明のさらに他の実施形態に係るトランスミッタの一構成例を示すブロック図。 本発明のさらに他の実施形態に係るＢＩＣＭエンコーダの一実装例を示すブロック図。 本発明のさらに他の実施形態に係る非反復ＢＩＣＭデコーダを有するレシーバの一構成例を示すブロック図。 本発明のさらに他の実施形態に係る反復ＢＩＣＭデコーダを有するレシーバの一構成例を示すブロック図。 本発明のさらに他の実施形態に係る反復ＢＩＣＭデコーダの一実装例を示すブロック図。
　≪発明をするに至った経緯≫
　図１は、一般的なビットインターリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）エンコーダを含むトランスミッタの構成を示すブロック図である。図１に示すトランスミッタ１００は、入力プロセシングユニット１１０、ＢＩＣＭエンコーダ（低密度パリティチェック（low-density parity check：ＬＤＰＣ）エンコーダ１２０、ビットインターリーバ１３０、コンステレーションマッパ１４０を含む）、およびモジュレータ１５０を備える。
　入力プロセシングユニット１１０は、入力ビットストリームを所定長の複数ブロックに変換する。ＬＤＰＣエンコーダ１２０は、ＬＤＰＣ符号を用いてブロックを符号語に符号化し、符号語をビットインターリーバ１３０に送信する。ビットインターリーバ１３０は、ＬＤＰＣ符号語に対してインターリーブ処理を施し、インターリーブ処理を施した後、セル語（コンステレーション語）の列に分割する。コンステレーションマッパ１４０は各セル語（コンステレーション語）をコンステレーション（例えば、ＱＡＭ）の列にマッピングする。出力端の一般的なモジュレータ１５０は、ＢＩＣＭエンコーダの出力からＲＦ（Radio Frequency）電力増幅器までのすべての処理ブロックを含む。
　ＬＤＰＣ符号は、パリティチェック行列（Parity-check Matrix：ＰＣＭ）により完全に定義される線形誤り訂正符号である。ＰＣＭは２値の疎行列であり、符号語ビット（変数ノードとも称される）とパリティチェック（検査ノードとも称される）の連結（connection）を示す。ＰＣＭの列および行は、それぞれ、変数ノードおよび検査ノードに対応する。変数ノードと検査ノードの結合は、ＰＣＭにおいて、「１」という要素で示されている。
　ＬＤＰＣ符号には、疑似巡回低密度パリティチェック（quasi-cyclic low-density parity check：ＱＣ　ＬＤＰＣ）符号と呼ばれる種類が存在する。ＱＣ　ＬＤＰＣ符号は、特にハードウェア実装に適した構成を有する。事実、今日の規格のほとんどにおいてＱＣ　ＬＤＰＣ符号が用いられている。ＱＣ　ＬＤＰＣ符号のＰＣＭは、複数の巡回行列を有する特別な構成となっている。巡回行列とは、各行がその直前の行の要素を１つ巡回シフトした形になっている正方行列であり、重ね合わされた斜めの列（folded diagonal）が１つ、２つ、または、それ以上存在し得る。各巡回行列のサイズはＱ×Ｑである。ここでＱはＱＣ　ＬＤＰＣ符号の巡回係数（cyclic factor）と称される。上記のような疑似巡回の構造により、Ｑ個の検査ノードを並列処理することができ、ＱＣ　ＬＤＰＣ符号は効率的なハードウェア実装を行うために明らかに有利な符号である。
　図２は、一例として、巡回係数Ｑ＝８であるＱＣ　ＬＤＰＣ符号のＰＣＭを示す図である。なお、図２および後述する図３から図５において、最も小さな四角の１つがＰＣＭの１つの要素を表しており、そのうち黒塗りの四角の要素は「１」、それ以外の要素は「０」である。このＰＣＭは、重ね合わされた斜めの列が１つまたは２つある巡回行列を有する。このＱＣ　ＬＤＰＣ符号は８×６＝４８ビットのブロックを８×１２＝９６ビットの符号語に符号化する。従って、このＱＣ　ＬＤＰＣ符号の符号化率は４８／９６＝１／２である。符号語ビットはＱビットを有する複数のブロックに分割される。巡回係数Ｑビットのブロックを本明細書では巡回ブロック（または、巡回グループ）と称する。
　ＱＣ　ＬＤＰＣ符号には、リピートアキュミュレート疑似巡回低密度パリティチェック（repeat-accumulate quasi-cyclic low-density parity check：ＲＡ　ＱＣ　ＬＤＰＣ）符号という特別な種類が存在する。ＲＡ　ＱＣ　ＬＤＰＣ符号は、符号化が容易であることで知られており、数多くの規格（例えば、ＤＶＢ－Ｓ２規格、ＤＶＢ－Ｔ２規格、ＤＶＢ－Ｃ２規格といった第二世代ＤＶＢ規格）において採用されている。ＰＣＭの右側はパリティビットに対応し、その部分における「１」の要素の配置は階段構造となっている。図３に符号化率が２／３であるＲＡ　ＱＣ　ＬＤＰＣ符号のＰＣＭを例示する。
　なお、ＤＶＢ－ＴはDigital Video Broadcasting - Terrestrialの略であり、ＤＶＢ－Ｓ２はDigital Video Broadcasting - Second Generation Satelliteの略であり、ＤＶＢ－Ｔ２はDigital Video Broadcasting - Second Generation Terrestrialの略であり、ＤＶＢ－Ｃ２はDigital Video Broadcasting - Second Generation Cableの略語である。
　図３に示すＰＣＭに対してこの行の並び順を換える簡単な行パーミュテーションを施すことによって、図４に示すように、パリティ部分を除いたＲＡ　ＱＣ　ＬＤＰＣ符号の擬似巡回構造が明らかになる。行パーミュテーションは単にグラフ上の表現を変更することを意味し、符号の定義には一切の影響を与えない。
　行パーミュテーションが施された図４に示すＰＣＭのパリティビットのみにビットの並び順を換える適切なパーミュテーションを施すことにより、ＰＣＭのパリティ部分も疑似巡回構造を有するようになる。この手法は当技術分野で周知であり、ＤＶＢ－Ｔ２規格等ではパリティインターリーブまたはパリティパーミュテーションという名称で用いられている。図４に示すＰＣＭに対してパリティパーミュテーションを施した結果得られるＰＣＭを図５に示す。
　通常、ＬＤＰＣ符号語はビット毎に重要度が異なり、また、コンステレーションはビット毎にロバストレベルが異なる。ＬＤＰＣ符号語のビットを直接、即ちインターリーブせずにコンステレーションにマッピングすると、最適な性能には至らない。このため、ＬＤＰＣ符号語のビットをコンステレーションにマッピングする前にＬＤＰＣ符号語のビットがインターリーブされる必要がある。
　この目的のために、図１に示すように、ＬＤＰＣエンコーダ１２０とコンステレーションマッパ１４０の間にビットインターリーバ１３０が設けられている。ビットインターリーバ１３０を入念に設計することによって、ＬＤＰＣ符号語のビットとコンステレーションにより符号化されるビットとの関連性が向上し、受信性能の改善に繋がる。その性能は、通常、ＳＮ比（Signal to Noise Ratio：ＳＮＲ）の関数としての符号誤り率（Bit Error Rate：ＢＥＲ）を用いて測定される。
　ＬＤＰＣ符号語のビット毎に重要度が異なる主な理由は、全てのビットに対して同じ回数のパリティチェックが施されるとは限らないことである。符号語ビット（変数ノード）に施されるパリティチェックの回数（検査ノードの数）が多いほど、反復ＬＤＰＣ復号処理において符号語ビットの重要度は高くなる。もう一つの理由は、ＬＤＰＣ符号のタナーグラフ表現における巡回に対する連結性（connectivity）が変数ノード毎に異なることである。このために、符号語ビットに同じ回数のパリティチェックが施されたとしても、符号語ビットの重要度が異なる可能性がある。これらの見解は当技術分野で周知である。原則として、変数ノードと連結する検査ノードの数が大きくなると、その変数ノードの重要度は増す。
　特にＱＣ　ＬＤＰＣ符号の場合、Ｑビットの巡回ブロックに含まれる全てのビットは、同じ回数のパリティチェックが施され、タナーグラフにおける巡回に対する連結性が同じであるため、同じ重要度を有する。
　同様に、コンステレーションにおいて符号化されたビットのロバストレベルが異なることも周知の事実である。例えば、複素直交振幅変調（quadrature amplitude modulation：ＱＡＭ）コンステレーションは２つのそれぞれ独立したパルス振幅変調（pulse amplitude modulation：ＰＡＭ）シンボルから成り、そのうち１つが実数部に対応し、もう１つが虚数部に対応する。２つのＰＡＭシンボルはそれぞれ同じ数Ｍのビットを符号化する。グレイ符号を用いた８ＰＡＭシンボルを示す図６に示されるように、１つのＰＡＭシンボルにおいて符号化されたビットのロバストレベルは互いに異なる。このようにロバストレベルが互いに異なるのは、各ビット（０または１）によって定義される２つのサブセット間の距離が、ビット毎に異なるためである。この距離が大きいほど、そのビットのロバストレベルまたは信頼度は高い。図６では、ビットｂ３のロバストレベルが最も高く、ビットｂ１のロバストレベルが最も低い。
　従って、１６ＱＡＭコンステレーションは４個のビットを符号化し、２つのロバストレベルを有する。６４ＱＡＭコンステレーションは６個のビットを符号化し、３つのロバストレベルを有する。２５６ＱＡＭコンステレーションは８個のビットを符号化し、４つのロバストレベルを有する。
　本明細書では、説明のために、以下のパラメータを用いる。
　巡回係数：Ｑ＝８
　１つのＬＤＰＣ符号語の巡回ブロック数：Ｎ＝１２
　１つのコンステレーションのビット数：Ｍ＝４、即ち１６ＱＡＭ
　上記パラメータでは、１つのＬＤＰＣ符号語がマッピングされるコンステレーション数はＱ×Ｎ／Ｍ＝２４である。通常、パラメータＱおよびＮの選択は、システムがサポートする全てのコンステレーションについて、Ｑ×ＮがＭの倍数となるように行われなければならない。
　図７は上記パラメータに対応する一般的なインターリーバの構成を示すブロック図である。図７において、ＱＢ１、・・・、ＱＢ１２は１２個の巡回ブロックであり、Ｃ１、・・・、Ｃ２４は２４個のコンステレーション語である。図７の例では、ビットインターリーバ７１０は、ＬＤＰＣ符号語の９６ビットをインターリーブする。
　従来のビットインターリーバとして、ＤＶＢ－Ｔ２規格（ＥＴＳＩ　ＥＮ　３０２　７５５）のものが知られている。ＤＶＢ－Ｔ２規格はテレビジョン規格であるＤＶＢ－Ｔ規格を改良したものであり、デジタル地上テレビジョン放送用の第２世代ベースライン送信システムについて記載されている。ＤＶＢ－Ｔ２規格には、デジタルテレビジョンサービスや一般的なデータを送信するためのチャネル符号化変調システムについて詳述されている。
　図８（ａ）は、ＤＶＢ－Ｔ２規格で用いられるモジュレータ（ＤＶＢ－Ｔ２モジュレータ）の構成を示すブロック図である。図８（ａ）に示すＤＶＢ－Ｔ２モジュレータ８００は、入力プロセッシングユニット８１０、ＢＩＣＭエンコーダ８２０、フレームビルダー８３０、およびＯＦＤＭジェネレータ８４０を備える。
　入力プロセシングユニット８１０は、入力ビットストリームを所定長の複数ブロックに変換する。ＢＩＣＭエンコーダ８２０は、入力に対してＢＩＣＭ処理を施す。フレームビルダー８３０は、ＢＩＣＭエンコーダ８２０からの入力等を用いてＤＶＢ－Ｔ２方式の伝送フレーム構成を生成する。ＯＦＤＭジェネレータ８４０はＤＶＢ－Ｔ２方式の伝送フレーム構成に対して、パイロット付加、高速逆フーリエ変換、ガードインターバル挿入などを行い、ＤＶＢ－Ｔ２方式の送信信号を出力する。
　ＤＶＢ－Ｔ２規格で用いられるＢＩＣＭは、ＥＴＳＩ規格　ＥＮ　３０２　７５５の第６章で説明されている。当規格は本明細書において援用されおり、以下にその説明を記す。
　図８（ｂ）は、図８（ａ）に示すＤＶＢ－Ｔ２モジュレータのＢＩＣＭエンコーダ８２０の構成を示すブロック図である。ただし、図８（ｂ）では、ＢＣＨ外符号化、コンステレーション回転、セルインターリーバ、時間インターリーバなどを省略している。
　ＢＩＣＭエンコーダ８２０は、ＬＤＰＣエンコーダ８２１、ビットインターリーバ（パリティインターリーバ８２２、カラム‐ロウインターリーバ８２３を含む）、ビット－セルデマルチプレクサ８２４、およびＱＡＭマッパ８２５を備える。
　ＬＤＰＣエンコーダ８２１は、ＬＤＰＣ符号を用いてブロックを符号語に符号化する。ビットインターリーバ（パリティインターリーバ８２２、カラム‐ロウインターリーバ８２３）は、符号語のビットに対してその並び順を換えるインターリーブ処理を施す。ビット－セルデマルチプレクサ８２４は、インターリーブ処理が施された符号語のビットをセル語（コンステレーション語）に多重分離する。ＱＡＭマッパ８２５は、セル語（コンステレーション語）を複素ＱＡＭシンボルにマッピングする。なお、複素ＱＡＭシンボルはセルとも称される。事実、ビット－セルデマルチプレクサ８２４は、ビットインターリーバの一部であるとみなされてもよい。この場合、ＤＶＢ－Ｔ２規格に基づくＢＩＣＭエンコーダは、図１に示される標準構成を備えるとみなすことができる。
　ＤＶＢ－Ｔ２規格において用いられるＬＤＰＣ符号は、巡回係数Ｑ＝３６０を有するＲＡ　ＱＣ　ＬＤＰＣ符号である。ＤＶＢ－Ｔ２規格では、符号語長として１６２００ビットと６４８００ビットの２つが定義されている。符号語長が１６２００ビットであるＬＤＰＣ符号および符号語長が６４８００ビットであるＬＤＰＣ符号を、本明細書では、１６Ｋ符号（または、１６Ｋ　ＬＤＰＣ符号）および６４Ｋ符号（または、６４Ｋ　ＬＤＰＣ符号）と称する。１つの符号語に含まれる巡回ブロック数は、１６Ｋ符号の場合は４５個、６４Ｋ符号の場合は１８０個である。これらの２つのブロック長（符号語長）に対応する使用可能な符号は、ＤＶＢ－Ｔ２規格であるＥＴＳＩ　ＥＮ　３０２　７５５の表Ａ．１～表Ａ．６に列挙されている。
　ビットインターリーバは、ＱＰＳＫより大きいコンステレーションに対してのみ利用され、パリティインターリーバ８２２、カラム‐ロウインターリーバ８２３、およびビット‐セルデマルチプレクサ８２４を備える。なお、ＤＶＢ－Ｔ２規格の定義では、ビット‐セルデマルチプレクサ８２４はビットインターリーバに含まれない。しかしながら、本発明は、コンステレーションマッピング前にＬＤＰＣ符号に施すインターリーブに関するものであるので、ビット‐セルデマルチプレクサ８２４もビットインターリーブの一部として取り扱うものとする。
　パリティインターリーバ８２２は、上述したように（図４および図５参照）、パリティビットの疑似巡回構造を明らかにするため、符号語のパリティビットの並び順を換えるパリティパーミュテーションを行う。
　カラム‐ロウインターリーバ８２３は、概念的には、ＬＤＰＣ符号語のビットを、インターリーバ行列の列に沿って書き込み、行に沿って読み出すことによって機能する。ＬＤＰＣ符号語に含まれる最初のビットが最初に書き込まれ、最初に読み出される。カラム‐ロウインターリーバ８２３は、ＬＤＰＣ符号語のビットを書き込んだ後、ビットの読み出しを開始する前に、その列に対してビットを所定数の位置だけ巡回的にずらす。これはＤＶＢ－Ｔ２規格においてカラムツイスト（column twisting）と呼ばれる。上記２つのＬＤＰＣ符号語長と様々なコンステレーションサイズとに対応するインターリーバ行列の列数Ｎｃと行数Ｎｒを以下の表１に示す。
Figure JPOXMLDOC01-appb-T000001
 　２５６ＱＡＭコンステレーションで１６Ｋ符号の場合を除き、列数Ｎｃは、１つのコンステレーションのビット数の２倍である。この例外の理由は、ＬＤＰＣ符号語長である１６２００は、１６、即ち２５６ＱＡＭコンステレーションにおけるビット数の２倍、の倍数でないためである。
　カラム‐ロウインターリーバ８２３の１６Ｋ符号の符号語のビットの書き込み処理および読み出し処理を、列数が１２の場合について図９（ａ）、（ｂ）に、列数が８の場合について図１０（ａ）、（ｂ）に示す。各図において、小さな四角はそれぞれＬＤＰＣ符号語の１ビットに対応し、黒塗りの四角はＬＤＰＣ符号語の先頭ビットを示す。矢印は、ビットがインターリーバ行列に書き込まれ、インターリーバ行列から読み出される順序を示す。例えば、インターリーバ行列の列数が１２の場合、１６Ｋ符号の符号語のビットは、図９（ａ）に示すように、（行１、列１）、（行２、列１）、・・・、（行１３５０、列１）、（行１、列２）、・・・、（行１３５０、列１２）の順序で書き込まれ、図９（ｂ）に示すように、（行１、列１）、（行１、列２）、・・・、（行１、列１２）、（行２、列１）、・・・、（行１３５０、列１２）の順序で読み出される。なお、カラムツイスト処理は図９（ａ）、（ｂ）および図１０（ａ）、（ｂ）には示されていない。
　ＱＡＭマッピングに先立ち、ビット‐セルデマルチプレクサ８２４は、各ＬＤＰＣ符号語を多重分離することで複数の並列ビットストリームを得る。ストリームの数は、２５６ＱＡＭコンステレーションで１６Ｋ　ＬＤＰＣ符号の場合を除き、１つのＱＡＭコンステレーションにおいて符号化されるビット数Ｍの２倍、即ち２×Ｍである。また、２５６ＱＡＭコンステレーションで１６Ｋ　ＬＤＰＣ符号の場合、ストリームの数は、１つのＱＡＭコンステレーションにおいて符号化されるビット数Ｍである。１つのコンステレーションにおいて符号化されるＭビットを、セル語（または、コンステレーション語）と称する。以下のように、１６Ｋ　ＬＤＰＣ符号では、１つの符号語から得られるセル語の数は１６２００／Ｍである。
　ＱＰＳＫの場合、８１００セル
　１６ＱＡＭの場合、４０５０セル
　６４ＱＡＭの場合、２７００セル
　２５６ＱＡＭの場合、２０２５セル
　上記の表１によると、ＱＰＳＫより大きなコンステレーションについては、並列ストリームの数はカラム‐ロウインターリーバの列数に等しい。１６Ｋ　ＬＤＰＣ符号について、１６ＱＡＭコンステレーション、６４ＱＡＭコンステレーション、２５６ＱＡＭコンステレーションに対応するビット‐セルデマルチプレクサを、それぞれ、図１１、図１２、図１３に示す。なお、ビットの表記はＤＶＢ－Ｔ２規格で用いられているものである。
　ビット‐セルデマルチプレクサは、図１１（図１２、図１３）に示すように、シンプルデマルチプレクサ１１１０（１２１０、１３１０）とデマルチパーミュテーションユニット１１２０（１２２０、１３２０）を備える。
　ビット‐セルデマルチプレクサは、シンプルデマルチプレクサ１１１０（１２１０、１３１０）によって、インターリーブ処理が施されたＬＤＰＣ符号語を単に多重分離することに加え、デマルチパーミュテーションユニット１１２０（１２２０、１３２０）によって、多重分離された並列ビットストリームに対してその並び順を換えるパーミュテーション処理を行う。
　ただし、カラム‐ロウインターリーバが用いられている場合（１６ＱＡＭコンステレーション以上）、並列ビットストリームの数はカラム‐ロウインターリーバの列数と同一であるため、ビットストリームのパーミュテーションはカラム‐ロウインターリーバの列に対してその並び順を換えるパーミュテーションと同等である点を認識することが重要である。これが、ビット‐セルデマルチプレクサによるパーミュテーションをビットインターリーバの一部とみなすことができる、理由である。
　本質的に、ＤＶＢ－Ｔ２規格において用いられるビットインターリーバには２つの問題が付随する。
　１つ目の問題は、ＬＤＰＣ符号語における巡回ブロックの数がビットインターリーバ行列の列数の倍数でない場合、並列性が損なわれるという問題である。並列性が低下するとレイテンシが増大する。これは特にレシーバにおいて反復ＢＩＣＭ復号が用いられている場合に問題となる。この状況は、ＤＶＢ－Ｔ２規格の場合、ＬＤＰＣ符号語長とコンステレーションのサイズの組み合わせのいくつかで起こる。
　図１４および図１５は、１６Ｋ　ＬＤＰＣ符号において、それぞれインターリーバ行列の列数が８および１２である場合に起こる上記の状況を示す図である。１６ＱＡＭコンステレーションおよび２５６ＱＡＭコンステレーションでは、８列のインターリーバ行列が使用される。６４ＱＡＭコンステレーションでは、１２列のインターリーバ行列が使用される。グリッドはＬＤＰＣ符号語を表し、小さな四角はＬＤＰＣ符号語の１ビットを表し、行は巡回ブロックに対応し、列は複数の巡回ブロックにおいて互いに同一のビットインデックスを有するビットに対応する。黒塗りの四角は、インターリーバ行列の先頭行における８ビットおよび１２ビットを表している。なお、分かり易くするため、１つの巡回ブロックのビット数を３６０から７２に減らして図示しているものの、これにより理解度に影響が及ぶことはない。
　２つ目の問題は、ＤＶＢ－Ｔ２規格において、可能なビットインターリーバの構成の数が、ビットインターリーバ行列の列数によって制限されることである。
　ＤＶＢ－Ｔ２ビットインターリーバのさらなる問題は、カラムツイスト処理によって、パーミュテーションの規則性および並列性がさらに損なわれるということである。図１６および図１７は、それぞれ図１４および図１５と同様の状況を示しているが、カラムツイスト処理が適用されている点が異なる。１６Ｋ　ＬＤＰＣ符号でインターリーバ行列が８列の場合に、ＤＶＢ－Ｔ２ビットインターリーバにおいて用いられる列毎のカラムツイスト値は（０，０，０，１，７，２０，２０，２１）である。また、１６Ｋ　ＬＤＰＣ符号でインターリーバ行列が１２列の場合に、ＤＶＢ－Ｔ２ビットインターリーバにおいて用いられる列毎のカラムツイスト値は、（０，０，０，２，２，２，３，３，３，６，７，７）である。
　したがって、レイテンシを低減し並列性を高めたビットインターリーバを提供する必要がある。これらの特性は、特に反復ＢＩＣＭ復号において重要である。
　≪発明者が得た知見≫
　発明者は、鋭意研究を行った結果、以下の２つの条件が満たされるとき、非常に効率的なインターリーバが提供できるという知見を得た。
　（条件１）
　各コンステレーション語のＭ個のビットが、ＬＤＰＣ符号語のＭ個の異なる巡回ブロックにマッピングされる。これは、ＬＤＰＣ符号語のＭ個の異なる巡回ブロックから１ビットずつコンステレーション語にマッピングする、ことと等価である。この概要を図１８（ａ）に示す。
　（条件２）
　Ｍ個の巡回ブロックにマッピングされるすべてのコンステレーション語が、当該Ｍ個の巡回ブロックのみにマッピングされる。これは、ＱビットからなるＭ個の異なる巡回ブロックのＭ×Ｑ個のビットの全ては、Ｑ個のコンステレーション語にのみマッピングされる、ことと等価である。この概要を図１８（ｂ）に示す。
　上記条件では、ちょうどＱ個のコンステレーション語は、各Ｍ個の巡回ブロックにマッピングされていることになる。
　≪実施の形態≫
　以下、上記の条件１、条件２を満たすビットインターリーバ（並列ビットインターリーバ）の詳細について説明する。なお、以下において、実質的に同じ処理内容、および、同じ処理内容を行う構成ユニットには同じ符号を付す。
　本明細書では、Ｍ個の巡回ブロックよりなるグループのそれぞれ、または、Ｑ個のコンステレーション語よりなるグループのそれぞれを、セクション（または、インターリーバセクション）と呼ぶ。
　図１９および図２０は、本発明の一実施形態に係る、上記パラメータ（Ｑ＝８、Ｍ＝４、Ｎ＝１２）に対応する条件１、条件２を満たすビットインターリーバによるマッピングの機能を示す図および当該ビットインターリーバの一構成例を示すブロック図である。
　図１９および図２０では、ＱＣ－ＬＤＰＣ符号の符号語は、それぞれがＱ＝８個のビットからなるＮ＝１２個の巡回ブロックＱＢ１～ＱＢ１２で構成されている。２４個のコンステレーション語はそれぞれＭ＝４個のビットからなり、それぞれが２M＝１６個のコンステレーションポイントのいずれか１つを示す。ビットインターリーバは、Ｎ／Ｍ＝３個のセクションに分けられ、２４個のコンステレーション語はＮ／Ｍ＝３個のセクションのいずれか１つに関連付けられる。
　ビットインターリーバ２０００は、ビットパーミュテーションユニット２０１０を有し、ビットパーミュテーションユニット２０１０は互いに独立して（互いに依存せずに）動作するＮ／Ｍ（＝３）個のセクションパーミュテーションユニット２０２１、２０２２、２０２３を有する。なお、セクションパーミュテーションユニットを３つ備えるようにする代わりに、例えば１つのセクションパーミュテーションユニットを用いて処理対象を時系列に切り替えながら後述する３つのセクションパーミュテーション処理を行うようにしてもよい。
　セクションパーミュテーションユニット（２０２１、２０２２、２０２３）は、互いに独立して（互いに依存せずに）、８個のコンステレーション語（Ｃ１～Ｃ８、Ｃ９～Ｃ１６、Ｃ１７～Ｃ２４）の各々に、４個の巡回ブロック（ＱＢ１～ＱＢ４、ＱＢ５～ＱＢ８、ＱＢ９～ＱＢ１２）のそれぞれから１ビットずつマッピングされるように、４個の巡回ブロックの計３２個のビットに対してその並び順を換えるセクションパーミュテーション処理を施す。
　上述の２つの条件１、条件２は、単に、ビットインターリーバがＮ／Ｍ個の並列セクションに分けられることを保証するだけのものである。これらの並列セクションに対して施すセクションパーミュテーション処理に、互いに同じパーミュテーション規則が適用されてもよいし、互いに異なるパーミュテーション規則が適用されてもよいし、一部だけが互いに同じパーミュテーション規則が適用されてもよい。
　例えば、セクションパーミュテーションユニットは、巡回ブロックのＱ個のビット（ＬＤＰＣ復号処理において重要度が互いに等しい）を、Ｑ個のコンステレーション語の同じビットインデックスのビット（ロバストレベルが互いに等しい）にマッピングするようにしてもよい。それぞれの巡回ブロックにおいて、Ｑ個のビットは、順に、あるいはパーミュテーションされた順に並べることができる。後者を図２１（ａ）、（ｂ）を用いて、前者を図２２（ａ）、（ｂ）を用いて説明する。
　図２１（ａ）は、図２０のセクションパーミュテーションユニットの一構成例を示す図である。
　セクションパーミュテーションユニット２１０１は、巡回ブロック内パーミュテーションユニット２１１１～２１１４、およびカラム‐ロウパーミュテーションユニット２１３１を有する。なお、巡回ブロック内パーミュテーションユニットを４つ備えるようにする代わりに、例えば１つの巡回ブロック内パーミュテーションユニットを用いて処理対象を時系列に切り替えながら後述する４つの巡回ブロック内パーミュテーション処理を行うようにしてもよい。
　巡回ブロック内パーミュテーションユニット（２１１１～２１１４）は、巡回ブロック（ＱＢ１～ＱＢ４）のＱ個（８個）のビットに対してその並び順を換える巡回ブロック内パーミュテーション処理を施す。１つのセクション内の巡回ブロックに対して施す巡回ブロック内パーミュテーション処理に、例えば、互いに同じパーミュテーション規則が適用されてもよいし、互いに異なるパーミュテーション規則が適用されてもよいし、一部だけが互いに同じパーミュテーション規則が適用されてもよい。
　カラム‐ロウパーミュテーションユニット２１３１は、Ｍ×Ｑ個（３２個）のビットに対してこの並び順を換えるカラム‐ロウパーミュテーション処理を施す。詳述すれば、カラム‐ロウパーミュテーションユニット２１３１は、Ｍ×Ｑ個（３２個）のビットをＱ列Ｍ行（８列４行）の行列の行方向に書き込み、書き込んだＭ×Ｑ個（３２個）のビットを列方向に読み出すことと等価なカラム‐ロウパーミュテーション処理を行う。なお、カラム‐ロウパーミュテーションユニット２１３１によるカラム‐ロウパーミュテーション処理は、図９（ａ）、（ｂ）の１２列１３５０行がＱ列Ｍ行に置き換わり、書き込み処理が列方向から行方向に、読み出し処理が行方向から列方向に換わったものである。
　図２１（ｂ）は、図２１（ａ）のセクションパーミュテーションユニットによるマッピングの機能を示す図である。図２１（ｂ）では、各コンステレーション語のＭ＝４個のビットがｂ１～ｂ４で示されている。
　ただし、セクションパーミュテーション処理において巡回ブロック内パーミュテーション処理が実施されなくてもよい。
　図２０のセクションパーミュテーションの別の例である、巡回ブロック内パーミュテーション処理を実施しないセクションパーミュテーションユニットの一構成例およびこのセクションパーミュテーションユニットによるマッピングの機能を図２２（ａ）および図２２（ｂ）に示す。セクションパーミュテーションユニット２２０１は、カラム‐ロウパーミュテーションユニット２１３１を有し、カラム‐ロウパーミュテーション処理のみ行う。図２２（ｂ）では、各コンステレーション語のＭ＝４個のビットがｂ１～ｂ４で示されている。
　ただし、巡回ブロックＱＢ５～ＱＢ８、ＱＢ９～ＱＢ１２に対して、図２１および図２２でそれぞれ説明したセクションパーミュテーションが行われるようにしてもよい。
　本発明の他の実施の形態では、ビットインターリーバは、セクションパーミュテーション処理を行う前に、付加的にＮ個の巡回ブロックに対してその並び順を換える巡回ブロックパーミュテーション処理を行う。付加的に巡回ブロックパーミュテーション処理を施すビットインターリーバの一構成例を図２３に示す。ここでの巡回ブロックパーミュテーションは、ＤＶＢ－Ｔ２規格におけるビット‐セルデマルチプレクサによるパーミュテーションと同様の役割を果たすものである。
　図２３に示すビットインターリーバ２３００は、巡回ブロックパーミュテーションユニット２３１０と、ビットパーミュテーションユニット２０１０（セクションパーミュテーションユニット２０２１～２０２３を含む）を備える。
　巡回ブロックパーミュテーションユニット２３１０は、巡回ブロックＱＢ１～ＱＢ１２に対してその並び順を換える巡回ブロックパーミュテーション処理２３１１～２３１８を施す。なお、巡回ブロックパーミュテーション処理２３１１～２３１８で用いられるパーミュテーション規則は互いに同じである。
　Ｎ個の巡回ブロックに対して施す巡回ブロックパーミュテーションは、それによりＬＤＰＣ符号語のビットをコンステレーションのビットに最適にマッピングすることが可能となり、受信性能の最適化につながるため、特に有益である。
　図２４は、図２３のビットインターリーバの一構成例を示すブロック図である。図２４のビットインターリーバ２４００は、下記のステージＡ、Ｂ、Ｃの３つのパーミュテーション処理を実施する。
　ステージＡ：巡回ブロック（間）パーミュテーション
　ステージＢ：巡回ブロック内パーミュテーション
　ステージＣ：カラム‐ロウパーミュテーション
　ここで、巡回ブロック（間）パーミュテーションは符号語を構成するＮ個の巡回ブロックの並び順を換えるパーミュテーションであり、巡回ブロック内パーミュテーションは巡回ブロックを構成するＱ個のビットの並び順を換えるパーミュテーションであり、カラム‐ロウパーミュテーションは、セクションを構成するＭ×Ｑ個のビットの並び順を換えるパーミュテーションである。
　図２４に示すビットインターリーバ２４００は、巡回ブロックパーミュテーションユニット２３１０と、ビットパーミュテーションユニット２０１０（セクションパーミュテーションユニット２１０１～２１０３）を備える。セクションパーミュテーションユニット２１０１（２１０２、２１０３）は、巡回ブロック内パーミュテーションユニット２１１１～２１１４（２１１５～２１１８、２１１９～２１２２）と、カラム‐ロウパーミュテーションユニット２１３１（２１３２、２１３３）を備える。
　ビットインターリーバ２４００は、巡回ブロックパーミュテーションユニット２３１０によって巡回ブロック（間）パーミュテーションを行い（ステージＡ）、巡回ブロック内パーミュテーションユニット２１１１～２１２２によって巡回ブロック内パーミュテーションを行い（ステージＢ）、カラム‐ロウパーミュテーションユニット２１３１～２１３３）によってカラム‐ロウパーミュテーションを行う（ステージＣ）。
　図２４に示すビットインターリーバから巡回ブロック内パーミュテーションユニット２１１１～２１２２を取り除いて、巡回ブロック内パーミュテーションを行わないように、ビットインターリーバを構成してもよい。また、ビットインターリーバは、巡回ブロック内パーミュテーションを、巡回ブロック（間）パーミュテーションの後に実施する代わりに、巡回ブロック（間）パーミュテーションの前に実施してもよく、巡回ブロック（間）パーミュテーションの前後で実施するようにしてもよい。
　なお、複数の巡回ブロック内パーミュテーションユニットは互いに同様の構成であってもよい。このため、複数の巡回ブロック内パーミュテーションユニットは同一の機能リソース（ハードウェアブロックなど）によって実装可能である。また、複数の巡回ブロック内パーミュテーションは巡回的なシフト処理からなっていてもよく、この場合、バレルシフタを用いた効率的なハードウェア実装が可能となる。ＬＤＰＣデコーダに用いているバレルシフタを利用して実装することも可能である。
　以下、条件１、条件２を満たすビットインターリーブ処理を行うビットインターリーバを含むトランスミッタの一構成例について図２５を用いて説明する。
　図２５は、本発明のさらに他の実施形態に係るトランスミッタの一構成例を示すブロック図である。図２５に示すトランスミッタ２５００は、ＢＩＣＭエンコーダ（ＬＤＰＣエンコーダ２５１０、ビットインターリーバ２５２０、コンステレーションマッパ２５３０を含む）と、モジュレータ２５４０を備える。
　ＬＤＰＣエンコーダ２５１０は、入力ブロックをＱＣ－ＬＤＰＣ符号を用いて符号語に符号化し、符号語をビットインターリーバ２５２０へ出力する。
　ビットインターリーバ２５２０は、ＬＤＰＣエンコーダ２５１０からＱＣ－ＬＤＰＣ符号の符号語を受け取る。この符号語は、Ｎ＝１２個の巡回ブロックからなり、各巡回ブロックはＱ＝８個のビットからなる。そして、ビットインターリーバ２５２０は、符号語のビットに対してその並び順を換えるビットインターリーブ処理を施す。ビットインターリーバ２５２０は、ビットインターリーブ処理が施された符号語を、それぞれＭ＝４個のビットよりなり、それぞれが２M＝１６個の所定のコンステレーションポイントのいずれか１つを示す複数のコンステレーション語に分割してコンステレーションマッパ２５３０へ出力する。ただし、ビットインターリーバ２５２０は、ビットインターリーブ処理として、例えば図１９から図２２で説明した、または、その変形として説明したビットパーミュテーション処理を行う。または、ビットインターリーバ２５２０は、ビットインターリーブ処理として、ビットパーミュテーション処理に加えて、例えば図２３から図２４で説明した、または、その変形として説明した巡回ブロックパーミュテーション処理を追加的に行ってもよい。
　コンステレーションマッパ２５３０は、ビットインターリーバ２５２０からコンステレーション語を受け取り、受け取ったコンステレーション語に対してコンステレーションマッピング処理を行う。
　モジュレータ２７４０は、直交周波数分割多重（orthogonal frequency division multiplexing：ＯＦＤＭ）変調などを行って送信信号を生成する。
　以下、条件１、条件２を満たすビットインターリーブ処理を行うビットインターリーバを含むＢＩＣＭエンコーダの一実装例について図２６を用いて説明する。
　図２６は、本発明のさらに他の実施の形態に係るＢＩＣＭエンコーダの一実装例を示すブロック図である。図２６のＢＩＣＭエンコーダ２６００は、上記パラメータ（Ｑ＝８、Ｎ＝１２、Ｍ＝４）に対応するものである。
　図２６に示すＢＩＣＭエンコーダ２６００は、メインメモリ２６０１、ＬＤＰＣコントローラ２６１１、ローテータ２６１２、検査ノードプロセッサ群２６１３、デローテータ２６１４、ＱＢカウンタ２６３１、テーブル２６３２、インターリーバ２６３３、レジスタ群２６３４、インターリーバ２６３５、およびマッパ群２６５１を備える。
　図２６では、Ｑ＝８であることを考慮して、メインメモリ２６０１の読み出しが８ビットずつ行われ、検査ノードプロセッサ群２６１３には８個の検査ノードプロセッサがあり、マッパ群２６５１には８個のマッパが存在する。また、Ｍ＝４であることを考慮して、レジスタ群２６３４には４個のレジスタがある。
　メインメモリ２６０１は、送信すべきビット列を例えば入力プロセシングユニット（不図示）から受け取り、受け取ったビット列を保持する。
　ＬＤＰＣコントローラ２６１１は、メインメモリ２６０１に対して読み出しアドレスを出力し、これによりメインメモリ２６０１はビット列の先頭から８ビットずつローテータ２６１２へ出力する。ローテータ２６１２は、ＬＤＰＣコントローラ２６１１による制御を受けて、メインメモリ２６０１から供給される８ビットを所定数巡回シフトし、巡回シフト後の８ビットを検査ノードプロセッサ群２６１３の各検査ノードプロセッサに対して１ビットずつ出力する。各検査ノードプロセッサ群２６１３の各検査ノードプロセッサは、ＬＤＰＣコントローラ２６１１による制御を受けて、入力された１ビットに対して検査ノード処理を行い、１ビットの処理結果をデローテータ２６１４へ出力する。デローテータ２６１４は、ＬＤＰＣコントローラ２６１１による制御を受けて、検査ノードプロセッサ群２６１３から受け取った８ビットをローテータ２６１２による巡回シフトを打ち消すように所定数巡回シフトし、巡回シフト後の８ビットをメインメモリ２６０１へ出力する。ＬＤＰＣコントローラ２６１１は、メインメモリ２６０１に対して書き込みアドレスを出力し、これによりメインメモリ２６０１はデローテータ２６１４から供給される８ビットを保持する。ただし、ＬＤＰＣコントローラ２６１１、ローテータ２６１２、検査ノードプロセッサ群２６１３、およびデローテータ２６１４が、図２５におけるＢＩＣＭエンコーダのＬＤＰＣエンコーダ２５１０を構成する。
　ＱＢカウンタ２６３１は０から１１までカウントするものであり、カウンタ値をテーブル２６３２へ出力する。なお、ＱＢカウンタ２６３１によるカウント動作はＮ＝１２を考慮したものである。
　テーブル２６３２は、巡回ブロックパーミュテーションの規則を記憶した単純なルックアップテーブルである。つまり、テーブル２６３２は、Ｎ＝１２個の巡回ブロックの読み出し順序の情報（ＱＢカウンタ２６３１による１２個のカウンタ値にそれぞれ異なる巡回ブロックを対応付けた情報）を保持している。テーブル２６３２は、ＱＢカウンタ２６３１から供給されるカウンタ値に対応した巡回ブロック１個分のビット（Ｑ＝８個のビット）がメインメモリ２６０１からインターリーバ２６３３へ供給されるように、メインメモリ２６０１に対して読み出しアドレスを出力する。これにより、メインメモリ２６０１はＱＢカウンタ２６３１のカウンタ値に対応した巡回ブロック１個分のビットをインターリーバ２６３３へ出力する。なお、このテーブル２６３２の処理によって巡回ブロックパーミュテーション（ステージＡ）が実現される。
　インターリーバ２６３３は、メインメモリ２６０１から供給された巡回ブロック１個分のビットを所定数巡回シフトさせて、レジスタ群２６３４の１段目のレジスタに出力する。なお、このインターリーバ２６３３の処理によって巡回ブロック内パーミュテーション（ステージＢ）が実現される。ただし、レジスタ群２６３４の各レジスタは制御パルスを受けたタイミングで巡回ブロック１個分のビットを保持し、保持した巡回ブロック１個分のビットを次に制御パルスを受け取るまで出力し続ける。
　ＱＢカウンタ２６３１のカウンタ値「０」～「３」に対して上記の処理内容が実施されると、インターリーバ２６３５には巡回ブロック４個分のビット（３２個のビット）が入力される。このタイミングで、インターリーバ２６３５は、入力された巡回ブロック４個分のビットに対してインターリーブ処理を施してマッパ群２６５１の各マッパにコンステレーション語の１個分のビット（Ｍ＝４個のビット）を出力する。インターリーブ処理により、各マッパには、レジスタ群２６３４の４個のレジスタのそれぞれから１ビットずつ計４ビットが供給される。なお、インターリーバ２６３５の処理によってカラム－ロウパーミュテーション（ステージＣ）が実現される。
　ただし、ＱＢカウンタ２６３１、テーブル２６３２、インターリーバ２６３３、レジスタ群２６３４、及びインターリーバ２６３５が、図２５におけるＢＩＣＭエンコーダのビットインターリーバ２５２０を構成する。
　マッパ群２６５１の各マッパはインターリーバ２６３５から供給された４個のビットをコンステレーションにマッピングし、マッピング結果を出力する。ただし、マッパ群２６５１が、図２５におけるＢＩＣＭエンコーダのコンステレーションマッパ２５３０を構成する。
　１つの符号語に対して、上記一連の処理がＱＢカウンタ２６３１のカウンタ値「０」から「３」、「４」から「７」、「８」から「１１」の計３回行われる。
　なお、図２６の一実装例では、並列に動作するＱ個のマッパを含むが、より並列度を低く、又は、高くして、ＢＩＣＭエンコーダを実装することも可能である。例えば、ビットインターリーバにおける並列インターリーバセクションの数、すなわち、Ｎ／Ｍを増加させることによって、並列性を簡単に上げることができることは容易に分かる。このような手法では、Ｑ×Ｎ／Ｍ個のマッパを並列にすることによって並列化を最大化することができる。ビットインターリーバにはそのような並列性を何の障害もなく実現することができるというメリットがある。
　以下、条件１、条件２を満たすビットインターリーブ処理を施すビットインターリーバを含むトランスミッタからの信号を受信するレシーバについて図面を用いて説明する。
　図２７は、本発明のさらに他の実施の形態に係る非反復ＢＩＣＭデコーダを有するレシーバの一構成例を示すブロック図である。レシーバは、トランスミッタと逆の動作を行う。
　図２７に示すレシーバ２７００は、モジュレータ２７１０、および非反復ＢＩＣＭデコーダ（コンステレーションデマッパ２７２０、およびビットデインターリーバ２７３０、ＬＤＰＣデコーダ２７４０を含む）を備える。
　デモジュレータ２７１０は、ＯＦＤＭなどによる復調処理を行い、復調処理結果を出力する。
　非反復ＢＩＣＭデコーダのコンステレーションデマッパ２７２０は、モジュレータ２７１０からの入力に対してデマッピング処理を施して所謂ソフトビット列を生成し、生成したソフトビット列をコンステレーションデマッパ２７３０へ出力する。各ソフトビットは各ビットが０になるか１になるかの確率を示す尺度である。通常、ソフトビットは対数尤度比（ｌｏｇｌｉｋｅｌｉｈｏｏｄ　ｒａｔｉｏｓ：　ＬＬＲｓ）で表され、以下のように定義される。
　ＬＬＲ（ｂ）＝ｌｎ［ｐ（ｂ＝０）／ｐ（ｂ＝１）］
　ｐ（ｂ＝０）はビットｂが０である確率を示し、ｐ（ｂ＝１）はビットｂが１である確率を示す。ただし、ｐ（ｂ＝０）＋ｐ（ｂ＝１）＝１が成り立つ。
　ビットデインターリーバ２７３０は、コンステレーションデマッパ２７２０から出力されるソフトビット列に対して、図２５のトランスミッタ内のビットインターリーバがビット列に対して施したビットインターリーブ処理を打ち消して元の並びに戻すインターリーブ処理（ビットデインターリーブ処理）を行う。
　ＬＤＰＣデコーダ２７４０は、ビットデインターリーバ２７３０からビットデインターリーブが施されたソフトビット列を受け取り、受け取ったソフトビット列を用いてＬＤＰＣ復号処理を行う。
　顕著な受信性能の向上が得られる技法の一つとして、反復ＢＩＣＭ復号処理がある。反復ＢＩＣＭデコーダについて図２８を用いて説明する。
　図２８は、本発明のさらに他の実施の形態に係る反復ＢＩＣＭデコーダを有するレシーバの一構成例を示すブロック図である。レシーバは、トランスミッタと逆の動作を行う。
　図２８に示すレシーバ２８００は、モジュレータ２７１０、および反復ＢＩＣＭデコーダ（コンステレーションデマッパ２７２０、ビットデインターリーバ２７３０、ＬＤＰＣデコーダ２７４０、減算ユニット２７６０、ビットインターリーバ２７５０）を備える。
　図２８のレシーバ２８００は、コンステレーションデマッパ２７２０によってコンステレーションデマッピング処理、ビットデインターリーブ２７３０によるビットデインターリーブ処理、ＬＤＰＣデコーダ２７４０によるＬＤＰＣ復号処理を行う。
　ＬＤＰＣ復号の反復処理を１回または複数回実行した後、減算ユニット２７６０がＬＤＰＣデコーダ２７４０の出力からＬＤＰＣデコーダ２７４０の入力を減算し、減算の結果得られた外部情報（extrinsic information）をビットインターリーバ２７５０へ出力する。ビットインターリーバ２７５０は、外部情報に対して、図２５のトランスミッタ内のビットインターリーバがビット列に対して施したビットインターリーブ処理と同じインターリーブ規則のインターリーブ処理を行う。そして、ビットインターリーバ２７５０は、インターリーブ処理を施した外部情報をコンステレーションデマッパ２７２０へフィードバックする。コンステレーションデマッパ２７２０は、フィードバックされた外部情報を事前情報（a-priori information）として用いて、より信頼性の高いＬＬＲ値を算出する。そして、ビットデインターリーバ２７３０は、新たに算出されたＬＬＲ値に対して図２５のトランスミッタ内のビットインターリーバがビット列に対して施したビットインターリーブ処理を打ち消して元の並びに戻すインターリーブ処理（ビットデインターリーブ処理）を行う。ＬＤＰＣデコーダ２７４０は、ビットデインターリーブ処理が施されたＬＬＲ値を用いてＬＤＰＣ復号処理を行う。
　図２８に示すように、反復復号のループは、四つの要素、すなわち、コンステレーションデマッパ２７２０、ビットデインターリーバ２７３０、ＬＤＰＣデコーダ２７４０、およびビットインターリーバ２７５０からなる。ビットデインターリーバ２７３０とビットインターリーバ２７５０は、レイテンシが非常に低く、理想的にはゼロであって、かつ簡易な構成であれば、レシーバの効率的な実装が可能となる。上述したビットデインターリーバ２７３０とビットインターリーバ２７５０は両方の条件を満たす。
　非常に効率的な並列実装を実現する反復ＢＩＣＭデコーダの一実装例について図２９を用いて説明する。
　図２９は、本発明のさらに他の実施の形態に係るＢＩＣＭデコーダの一実装例を示すブロック図である。図２９のＢＩＣＭデコーダ２９００は、上記パラメータ（Ｑ＝８、Ｎ＝１２、Ｍ＝４）に対応するものである。
　図２９に示すＢＩＣＭデコーダ２９００は、メインＬＬＲメモリ２９０１、バッファＬＬＲメモリ２９０２、ＬＤＰＣコントローラ２９１１、ローテータ２９１２、検査ノードプロセッサ群２９１３、デローテータ２９１４、ＱＢカウンタ２９３１、テーブル２９３２、減算ユニット２９３３、インターリーバ２９３４、レジスタ群２９３５、インターリーバ２９３６、デマッパ群２９３７、デインターリーバ２９３８、レジスタ群２９３９、デインターリーバ２９４０、および遅延ユニット２９４１を備える。
　図２９では、Ｑ＝８であることを考慮して、メインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２の読み出しが８個のＬＬＲ値ずつ行われ、検査ノードプロセッサ群２９１３には８個の検査ノードプロセッサがあり、デマッパ群２９５１には８個のデマッパが存在する。また、Ｍ＝４であることを考慮して、レジスタ群２９３５、２９７２には４個のレジスタがある。
　デマッパ群２９３７の各デマッパは、デモジュレータ（不図示）の出力を用いてデマッピング処理を行い、これにより得られたＬＬＲ値をデインターリーバ２９３８へ出力する。ただし、デマッパ群２９３７が、図２８における反復ＢＩＣＭデコーダのコンステレーションデマッパ２７２０を構成する。
　デインターリーバ２９３８は、ＬＬＲ値に対してデインターリーブ処理（トランスミッタによるステージＣによるインターリーブを打ち消すインターリーブ処理）を施し、デインターリーブ後のＬＬＲ値をレジスタ群２９３９の各レジスタに出力する。ただし、レジスタのそれぞれには巡回ブロック１個分のＬＬＲ値（８個のＬＬＲ値）が格納される。レジスタ群２９３９では、レジスタに保持された巡回ブロック１個分のＬＬＲ値が順次後段に出力され、各レジスタの保持内容が順次更新されていく。デインターリーバ２９４０は、供給される巡回ブロック１個分のＬＬＲ値（８個のＬＬＲ値）に対してインターリーブ処理（トランスミッタによるステージＢによるインターリーブを打ち消すインターリーブ処理）を施し、テーブル２９３２の保持内容（後述）に従ってメインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２に書き込む。なお、テーブル２９３２の保持内容に従うメインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２への書き込みより、トランスミッタによるステージＡによるインターリーブを打ち消すインターリーブ処理が実現される。
　このようにして、メインＬＬＲメモリ２９０１は、デインターリーブ処理後のＬＬＲ値を記憶し、ＬＤＰＣデコーダ（ＬＤＰＣコントローラ２９１１、ローテータ２９１２、検査ノードプロセッサ群２９１３、デローテータ２９１４）によっても用いられる。ＬＤＰＣ復号処理は、１または複数の反復によりなる反復処理である。ＬＤＰＣ復号処理の各反復において、メインＬＬＲメモリ２９０１内のＬＬＲ値が更新される。反復ＢＩＣＭ復号処理に必要な外部情報を算出するため、古いＬＬＲ値はバッファＬＬＲメモリ２９０２に保持される。
　ここで、ＬＤＰＣデコーダの処理を記載する。
　ＬＤＰＣコントローラ２９１１は、ＬＤＰＣ符号のパリティチェック行列に従ってメインＬＬＲメモリ２９０１に対して読み出しアドレスを出力し、これによりメインＬＬＲメモリ２９０１は巡回ブロック１個分ずつＬＬＲ値をローテータ２９１２へ順次出力する。ローテータ２９１２は、ＬＤＰＣコントローラ２９１１による制御を受けて、メインＬＬＲメモリ２９０１から順次供給される巡回ブロック１個分のＬＬＲ値を所定数巡回シフトし、巡回シフト後のＬＬＲ値を検査ノードプロセッサ群２９１３の各検査ノードプロセッサに対して１個ずつ順次出力する。各検査ノードプロセッサ群２９１３の各検査ノードプロセッサは、ＬＤＰＣコントローラ２９１１による制御を受けて、順次入力された一連のＬＬＲ値に対して検査ノード処理を行う。次に、検査ノードプロセッサ群２９１３の各検査ノードプロセッサは、ＬＤＰＣコントローラ２９１１による制御を受けて、検査ノード処理の結果である一連のＬＬＲ値を順次出力する。デローテータ２９１４は、ＬＤＰＣコントローラ２９１１による制御を受けて、検査ノードプロセッサ群２９１３から順次受け取った巡回ブロック１個分の処理結果をローテータ２９１２による巡回シフトを打ち消すように所定数巡回シフトし、巡回シフト後の処理結果をメインＬＬＲメモリ２９０１へ順次出力する。ＬＤＰＣコントローラ２９１１は、ＬＤＰＣ符号のパリティチェック行列に従ってメインＬＬＲメモリ２９０１に対して書き込みアドレスを出力し、これによりメインＬＬＲメモリ２９０１はデローテータ２９１４から順次供給される巡回ブロック１個分の処理結果を保持する。ＬＤＰＣコントローラ２９１１は、ＬＤＰＣ符号のパリティチェック行列に従って、以上の処理を繰り返して実行する。
　ＬＤＰＣ反復処理を所定の回数実行した後、ＢＩＣＭ反復処理が実行される。ＬＤＰＣおよびＢＩＣＭ反復処理を、それぞれ、内的反復処理および外的反復処理とも呼ぶ。なお、これら二種類の反復処理をオーバーラップさせて実装することも可能である。これにより、収束のスピードを上げることができる。ＢＩＣＭおよびＬＤＰＣ復号処理は、当技術分野において周知であるため、詳細な説明は省略する。
　ＱＢカウンタ２９３１は０から１１までカウントするものであり、カウンタ値をテーブル２９３２へ出力する。なお、ＱＢカウンタ２９３１によるカウント動作はＮ＝１２を考慮したものである。
　テーブル２９３２は、巡回ブロックパーミュテーションの規則を記憶した単純なルックアップテーブルである。つまり、テーブル２９３２は、Ｎ＝１２個の巡回ブロックの読み出し順序（書き込み順序）の情報（ＱＢカウンタ２６３１による１２個のカウンタ値にそれぞれ異なる巡回ブロックを対応付けた情報）を保持している。テーブル２９３２は、ＱＢカウンタ２９３１から供給されるカウンタ値に対応した巡回ブロック１個分のＬＬＲ値がメインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２から減算ユニット群２９３３へ供給されるように、メインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２に対して読み出しアドレスを出力する。これにより、メインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２はそれぞれＱＢカウンタ２９３１のカウンタ値に対応した巡回ブロック１個分のＬＬＲ値を減算ユニット２９３４へ出力する。ここで、メインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２からのＬＬＲ値の読み出し位置と、メインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２への当該ＬＬＲ値の書き込み位置とが一致するように、遅延ユニット２９４１よる遅延調整が施される。なお、このテーブル２９３２の処理によって巡回ブロックパーミュテーション（ステージＡ）に相当するパーミュテーションが実現される。
　減算ユニット群の各減算ユニット２９３３は、メインＬＬＲメモリ２９０１の出力からからバッファＬＬＲメモリ２９０２の出力を減算し、減算の結果得られた巡回ブロック１個分の外部情報（８個の外部情報）をインターリーバ２９３４に出力する。
　インターリーバ２９３４は、減算ユニット２９３３から供給された巡回ブロック１個分の外部情報を、所定数巡回シフトさせて、レジスタ群２９３５の１段目のレジスタに出力する。なお、このインターリーバ２９３４の処理によって巡回ブロック内パーミュテーション（ステージＢ）に相当する処理が実現される。ただし、レジスタ群２９３５の各レジスタは制御パルスを受けて８個のビットを保持し、保持した８個のビットを次に制御パルスを受け取るまで出力し続ける。
　ＱＢカウンタ２９３１のカウンタ値「０」～「３」に対して上記の処理内容が実施されると、インターリーバ２９３６には巡回ブロック４個分の外部情報（３２個の外部情報）が入力される。このタイミングで、インターリーバ２９３６は、入力された巡回ブロック４個分の外部情報に対してインターリーブ処理を施して、デマッパ群２９３７の各デマッパにコンステレーション語の１個分の外部情報（Ｍ＝４個の外部情報）を出力する。インターリーブ処理により、デマッパ群２９５１の各デマッパには、レジスタ群２９３５の４個のレジスタのそれぞれから１個ずつ計４個の外部情報が供給される。なお、インターリーバ２９３６の処理によってカラム－ロウパーミュテーション（ステージＣ）に相当する処理が実現される。
　ただし、ＱＢカウンタ２９３１、テーブル２９３２、インターリーバ２９３４、レジスタ群２９３５、及びインターリーバ２９３６が、図２８におけるＢＩＣＭデコーダのビットインターリーバ２７５０を構成する。
　デマッパ群２９３７の各デマッパは、インターリーバ２９３６から供給された４個の外部情報を事前情報として用いてデマッピング処理を行い、新たなＬＬＲ値をデインターリーバ２９３８へ出力する。
　デインターリーバ２９３８は、ＬＬＲ値に対してデインターリーブ処理（トランスミッタによるステージＣによるインターリーブを打ち消すインターリーブ処理）を施し、デインターリーブ後のＬＬＲ値をレジスタ群２９３９の各レジスタに出力する。ただし、レジスタのそれぞれには巡回ブロック１個分のＬＬＲ値（８個のＬＬＲ値）が格納される。レジスタ群２９３９では、レジスタに保持された巡回ブロック１個分のＬＬＲ値が順次後段に出力され、各レジスタの保持内容が順次更新されていく。デインターリーバ２９４０は、供給される巡回ブロック１個分のＬＬＲ値（８個のＬＬＲ値）に対してデインターリーブ処理（トランスミッタによるステージＢによるインターリーブを打ち消すインターリーブ処理）を施し、メインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２に出力する。メインＬＬＲメモリ２９０１およびバッファＬＬＲメモリ２９０２は、テーブル２９３２から遅延ユニット２９４１を介して書き込みアドレスを受け取り、受け取った書き込みアドレスに従い、デインターリーバ２９４０から受け取った巡回ブロック１個分のＬＬＲ値（８個のＬＬＲ値）を保持する。テーブル２９３２に従った書き込み処理により、トランスミッタによるステージＡによるインターリーブを打ち消すインターリーブ処理（デインターリーブ処理）が実現される。
　１つの符号語に対して、上記一連の処理がＱＢカウンタ２９３１のカウンタ値「０」から「３」、「４」から「７」、「８」から「１１」の計３回行われる。
　ただし、ＱＢカウンタ２９３１、テーブル２９３２、デインターリーバ２９３８、レジスタ群２９３９、及びデインターリーバ２９４０が、図２８におけるＢＩＣＭデコーダのビットデインターリーバ２７３０を構成する。
　インターリーバ２９３４およびデインターリーバ２９４０は再構成可能であり、一定のハードウェアコストがかかるが、コストは入念な設計によって最小限に抑えることができる。インターリーバ２９３６およびデインターリーバ２９３８は、カラム‐ロウパーミュテーションを実装するものであり、このパーミュテーションは所定のコンステレーションサイズについて一定である。したがって、実装コストは小さい。
　なお、図２９の一実装例では、並列に動作するＱ個のデマッパを含むが、より並列度を低く、又は、高くして、反復ＢＩＣＭデコーダを実装することも可能である。例えば、ビットインターリーバにおける並列インターリーバセクションの数、すなわち、Ｎ／Ｍを増加させることによって、並列性を簡単に上げることができることは容易に分かる。このような手法では、Ｑ×Ｎ／Ｍ個のデマッパを並列にすることによって並列化を最大化することができる。上述したビットインターリーバにはそのような並列性を何の障害もなく実現することができるというメリットがある。
　≪補足１≫
　本発明は上記の実施の形態で説明した内容に限定されず、本発明の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。
　（１）上記の実施の形態では、パラメータとしてＮ＝１２、Ｑ＝８、Ｍ＝４を例に挙げて説明したが、パラメータＮ、Ｍ、Ｑの値はこれに限定されるものではなく、ＮがＭの倍数であればよい。なお、ＮがＭの２以上の倍数である場合には、ビットインターリービングの処理を、複数のセクションに分割して実行することが可能になる。
　（２）上記の実施の形態では、コンステレーションとして１６ＱＡＭ（Ｍ＝４）を例に挙げて説明したが、コンステレーションとして、ＱＰＳＫやＱＡＭなどのような特定の変調方式の他に、例えば、ＤＶＢ－Ｓ２規格において利用される円形コンステレーションや、多次元コンステレーションなど様々な変調方式を用いることができる。
　（３）上記の実施の形態で説明した方法または装置を、ソフトウェアによって実現してもよいし、ハードウェアによって実現してもよく、特定の形態に限定されるものではない。具体的には、上記の実施形態は、コンピュータ、マイクロプロセッサ、マイクロコントローラなどが上記の実施形態で説明した方法や装置のすべてのステップを実行できるようなコンピュータ実行可能命令を、コンピュータ読み取り可能媒体上で具現化した形態で実施してもよい。また、上記の実施形態は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）や、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）の形態で実施してもよい。
　≪補足２≫
　本発明に係るビットインターリーブ方法、ビットインターリーバ、ビットデインターリーブ方法、ビットデインターリーバ、およびデコーダとその効果について説明する。
　本発明の一態様である第１のビットインターリーブ方法は、疑似巡回低密度パリティチェック符号を用いる通信システムにおけるビットインターリーブ方法であって、前記ビットインターリーブ方法は、それぞれがＱ個のビットからなるＮ個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信する受信ステップと、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施すビットパーミュテーションステップと、前記ビットパーミュテーション処理が施された符号語を、それぞれＭ個のビットよりなり、それぞれが２M個の所定のコンステレーションポイントのいずれか１つを示す複数のコンステレーション語に分割する分割ステップと、を有し、前記ビットパーミュテーション処理が施される前の前記符号語はＮ／Ｍ個のセクションに分割され、各前記セクションはＭ個の前記巡回ブロックからなり、各前記コンステレーション語はＮ／Ｍ個の前記セクションのうちのいずれか１つと関連付けられており、前記ビットパーミュテーションステップは、各前記コンステレーション語が、関連付けられている前記セクション中のＭ個の異なる前記巡回ブロックのそれぞれの１個のビットからなる計Ｍ個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているＱ個の前記コンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う。
　本発明の一態様である第１のビットインターリーバは、疑似巡回低密度パリティチェック符号を用いる通信システムに用いられるビットインターリーバであって、前記ビットインターリーバは、それぞれがＱ個のビットからなるＮ個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信し、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施し、前記ビットパーミュテーション処理が施された符号語を、それぞれＭ個のビットよりなり、それぞれが２M個の所定のコンステレーションポイントのいずれか１つを示す複数のコンステレーション語に分割されるように出力するビットパーミュテーション部を備え、前記ビットパーミュテーション処理が施される前の前記符号語はＮ／Ｍ個のセクションに分割され、各前記セクションはＭ個の前記巡回ブロックからなり、各前記コンステレーション語は前記Ｎ／Ｍ個のセクションのうちの一つと関連付けられており、前記ビットパーミュテーション部は、各前記コンステレーション語が、関連付けられている前記セクション中のＭ個の異なる巡回ブロックのそれぞれの１個のビットからなる計Ｍ個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているＱ個のコンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う。
　これらによれば、高い並列性を持つビットインターリーブ処理の実施が可能になる。
　本発明の一態様である第２のビットインターリーブ方法は、第１のビットインターリーブ方法において、前記ビットパーミュテーションステップは、Ｎ／Ｍ個の前記セクションを互いに独立に、各前記セクションのビットに対して当該セクションのビットの並び順を換えるセクションパーミュテーション処理を施すセクションパーミュテーションステップを有する。
　本発明の一態様である第２のビットインターリーバは、第１のビットインターリーバにおいて、前記ビットパーミュテーション部は、Ｎ／Ｍ個の前記セクションを互いに独立に、各前記セクションのビットに対して当該セクションのビットの並び順を換えるセクションパーミュテーション処理を施すセクションパーミュテーション部を有する。
　これらによれば、複数のセクションパーミュテーションの並列実行が可能になる。
　本発明の一態様である第３のビットインターリーブ方法は、第２のビットインターリーブ方法において、前記セクションパーミュテーションステップは、前記巡回ブロックのＱ個のビットが、当該巡回ブロックに対応する前記セクションに関連付けられているＱ個の前記コンステレーション語の同一のビットインデックスを有するビットにマッピングされるように、前記セクションパーミュテーション処理を行う。
　本発明の一態様である第３のビットインターリーバは、第２のビットインターリーバにおいて、前記セクションパーミュテーション部は、前記巡回ブロックのＱ個のビットが、当該巡回ブロックに対応する前記セクションに関連付けられているＱ個の前記コンステレーション語の同一のビットインデックスを有するビットにマッピングされるように、前記セクションパーミュテーション処理を行う。
　これらによれば、符号語の重要度が同じビットが、コンステレーション語のロバストレベルが同じビットにマッピングされ、重要度とロバストレベルの合致が得られる。例えば、符号語の最も重要度が高いビットがコンステレーション語の最もロバストレベルが高いビットにマッピングされるようにしてもよく、この場合、受信時に符号語の重要度が高いビットに対して高い信頼度が得られ、高い受信性能が得られる。
　本発明の一態様である第４のビットインターリーブ方法は、第２のビットインターリーブ方法において、前記セクションパーミュテーションステップは、前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施すカラム‐ロウパーミュテーションステップを有する。
　本発明の一態様である第５のビットインターリーブ方法は、第２のビットインターリーブ方法において、前記セクションパーミュテーションステップは、Ｎ／Ｍ個の前記セクションのそれぞれについて、前記巡回ブロックを互いに独立に、各前記巡回ブロックのビットに対して当該巡回ブロックのビットの並び順を換える巡回ブロック内パーミュテーション処理を施す巡回ブロック内パーミュテーションステップと、前記巡回ブロックパーミュテーション処理が施された前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施すカラム‐ロウパーミュテーションステップと、有する。
　本発明の一態様である第６のビットインターリーブ方法は、第４のビットインターリーブ方法において、前記カラム‐ロウパーミュテーション処理は、Ｍ×Ｑ個のビットをＱ列Ｍ行の行列の行方向に書き込み、列方向にＭ×Ｑ個のビットを読み出すことと等価な処理である。
　本発明の一態様である第４のビットインターリーバは、第２のビットインターリーバにおいて、前記セクションパーミュテーション部は、前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施す。
　本発明の一態様である第５のビットインターリーバは、第２のビットインターリーバにおいて、前記セクションパーミュテーション部は、Ｎ／Ｍ個の前記セクションのそれぞれについて、前記巡回ブロックを互いに独立に、各前記巡回ブロックのビットに対して当該巡回ブロックのビットの並び順を換える巡回ブロック内パーミュテーション処理を施し、前記巡回ブロックパーミュテーション処理が施された前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施す。
　これらによると、セクションパーミュテーションにカラム‐ロウパーミュテーションを用いることによって非常に効率的にセクションパーミュテーションの実施が可能になる。
　本発明の一態様である第７のビットインターリーブ方法は、第１のビットインターリーブ方法において、前記符号語の巡回ブロックに対して当該符号語の巡回ブロックの並び順を換える巡回ブロックパーミュテーション処理を施す巡回ブロックパーミュテーションステップをさらに有する。
　本発明の一態様である第６のビットインターリーバは、第１のビットインターリーバにおいて、前記符号語の巡回ブロックに対して当該符号語の巡回ブロックの並び順を換える巡回ブロックパーミュテーション処理を施す巡回ブロックパーミュテーション部をさらに備える。
　これらによれば、符号語のビットをコンステレーション語のビットに最適にマッピングすることが可能となり、これによりＢＩＣＭ全体の性能を最適化することができる。
　本発明の一態様である第１のビットデインターリーブ方法は、疑似巡回低密度パリティチェック符号を用いる通信システムにおいてビットストリームをビットデインターリーブするビットデインターリーブ方法であって、Ｎ×Ｑ個のビットからなるビット列を受信する受信ステップと、前記疑似巡回低密度パリティチェック符号の符号語を復元するために、受信した前記ビット列のビットに対して当該ビット列のビットの並び順を換える逆ビットパーミュテーション処理を施す逆ビットパーミュテーションステップと、を有し、前記逆ビットパーミュテーション処理は、第１のビットインターリーブ方法における前記ビットパーミュテーション処理で換えられた並び順を元に戻す処理である。
　本発明の一態様である第１のビットデインターリーバは、疑似巡回低密度パリティチェック符号を用いる通信システムにおいてビットストリームをビットデインターリーブするビットデインターリーバであって、Ｎ×Ｑ個のビットからなるビット列を受信し、前記疑似巡回低密度パリティチェック符号の符号語を復元するために、受信した前記ビット列のビットに対して当該ビット列のビットの並び順を換える逆ビットパーミュテーション処理を施す逆ビットパーミュテーション部を備え、前記逆ビットパーミュテーション処理は、第１のビットインターリーバによって実施される前記ビットパーミュテーション処理で換えられた並び順を元に戻す処理である。
　本発明の一態様である第１のデコーダは、疑似巡回低密度パリティチェック符号を用いるビットインターリーブ符号化変調システム用のデコーダであって、対応するビットが０であるか１であるかの確率を示すソフトビット列を生成するコンステレーションデマッパと、前記ソフトビット列をビットデインターリーブする第１のビットデインターリーバと、ビットデインターリーブされた前記ソフトビット列をデコードする低密度パリティチェックデコーダと、を備える。
　本発明の一態様である第２のデコーダは、第１のデコーダにおいて、前記低密度パリティチェックデコーダの出力から前記低密度パリティチェックデコーダの入力を減算する減算部と、前記減算部の減算結果を前記コンステレーションデマッパにフィードバックする第１のビットインターリーバと、をさらに備える。
　これらによれば、高い並列性を持つビットデインターリーブ処理の実施が可能になる。
　本発明は、疑似巡回型低密度パリティ符号を用いたビットインターリーブ符号化変調システムにおけるビットインターリーバおよび当該ビットインターリーバに対応するビットデインターリーバに利用することができる。
　２０００、２３００、２４００　ビットインターリーバ
　２０１０　ビットパーミュテーションユニット
　２０２１～２０２３　セクションパーミュテーションユニット
　２１０１、２２０１　ビットパーミュテーションユニット
　２１１１～２１２２　巡回ブロック内パーミュテーションユニット
　２１３１～２１３３　カラム‐ロウパーミュテーションユニット
　２３１０　巡回ブロックパーミュテーションユニット
　２５００　トランスミッタ
　２５１０　ＬＤＰＣエンコーダ
　２５２０　ビットインターリーバ
　２５３０　コンステレーションマッパ
　２７００、２８００　レシーバ
　２７１０　コンステレーションデマッパ
　２７２０　ビットデインターリーバ
　２７３０　ＬＤＰＣデコーダ
　２７４０　減算ユニット
　２７５０　ビットインターリーバ

Claims (17)

  1. 　疑似巡回低密度パリティチェック符号を用いる通信システムにおけるビットインターリーブ方法であって、
    　前記ビットインターリーブ方法は、
    　それぞれがＱ個のビットからなるＮ個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信する受信ステップと、
    　前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施すビットパーミュテーションステップと、
    　前記ビットパーミュテーション処理が施された符号語を、それぞれＭ個のビットよりなり、それぞれが２M個の所定のコンステレーションポイントのいずれか１つを示す複数のコンステレーション語に分割する分割ステップと、
    　を有し、
    　前記ビットパーミュテーション処理が施される前の前記符号語はＮ／Ｍ個のセクションに分割され、各前記セクションはＭ個の前記巡回ブロックからなり、各前記コンステレーション語はＮ／Ｍ個の前記セクションのうちのいずれか１つと関連付けられており、
    　前記ビットパーミュテーションステップは、各前記コンステレーション語が、関連付けられている前記セクション中のＭ個の異なる前記巡回ブロックのそれぞれの１個のビットからなる計Ｍ個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているＱ個の前記コンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う
    　ことを特徴とするビットインターリーブ方法。
  2. 　前記ビットパーミュテーションステップは、
    　Ｎ／Ｍ個の前記セクションを互いに独立に、各前記セクションのビットに対して当該セクションのビットの並び順を換えるセクションパーミュテーション処理を施すセクションパーミュテーションステップ
    　を有することを特徴とする請求項１に記載のビットインターリーブ方法。
  3. 　前記セクションパーミュテーションステップは、前記巡回ブロックのＱ個のビットが、当該巡回ブロックに対応する前記セクションに関連付けられているＱ個の前記コンステレーション語の同一のビットインデックスを有するビットにマッピングされるように、前記セクションパーミュテーション処理を行う
    　ことを特徴とする請求項２に記載のビットインターリーブ方法。
  4. 　前記セクションパーミュテーションステップは、
    　前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施すカラム‐ロウパーミュテーションステップ
    　を有することを特徴とする請求項２に記載のビットインターリーブ方法。
  5. 　前記セクションパーミュテーションステップは、
    　Ｎ／Ｍ個の前記セクションのそれぞれについて、
    　前記巡回ブロックを互いに独立に、各前記巡回ブロックのビットに対して当該巡回ブロックのビットの並び順を換える巡回ブロック内パーミュテーション処理を施す巡回ブロック内パーミュテーションステップと、
    　前記巡回ブロックパーミュテーション処理が施された前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施すカラム‐ロウパーミュテーションステップと、
    　有することを特徴とする請求項２に記載のビットインターリーブ方法。
  6. 　前記カラム‐ロウパーミュテーション処理は、Ｍ×Ｑ個のビットをＱ列Ｍ行の行列の行方向に書き込み、列方向にＭ×Ｑ個のビットを読み出すことと等価な処理である
    　ことを特徴とする請求項４に記載のビットインターリーブ方法。
  7. 　前記符号語の巡回ブロックに対して当該符号語の巡回ブロックの並び順を換える巡回ブロックパーミュテーション処理を施す巡回ブロックパーミュテーションステップ
    　をさらに有することを特徴とする請求項１に記載のビットインターリーブ方法。
  8. 　疑似巡回低密度パリティチェック符号を用いる通信システムにおいてビットストリームをビットデインターリーブするビットデインターリーブ方法であって、
    　Ｎ×Ｑ個のビットからなるビット列を受信する受信ステップと、
    　前記疑似巡回低密度パリティチェック符号の符号語を復元するために、受信した前記ビット列のビットに対して当該ビット列のビットの並び順を換える逆ビットパーミュテーション処理を施す逆ビットパーミュテーションステップと、
    　を有し、
    　前記逆ビットパーミュテーション処理は、請求項１に記載のビットインターリーブ方法における前記ビットパーミュテーション処理で換えられた並び順を元に戻す処理である
    　ことを特徴とするビットデインターリーブ方法。
  9. 　疑似巡回低密度パリティチェック符号を用いる通信システムに用いられるビットインターリーバであって、
    　前記ビットインターリーバは、
    　それぞれがＱ個のビットからなるＮ個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信し、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施し、前記ビットパーミュテーション処理が施された符号語を、それぞれＭ個のビットよりなり、それぞれが２M個の所定のコンステレーションポイントのいずれか１つを示す複数のコンステレーション語に分割されるように出力するビットパーミュテーション部
    　を備え、
    　前記ビットパーミュテーション処理が施される前の前記符号語はＮ／Ｍ個のセクションに分割され、各前記セクションはＭ個の前記巡回ブロックからなり、各前記コンステレーション語は前記Ｎ／Ｍ個のセクションのうちの一つと関連付けられており、
    　前記ビットパーミュテーション部は、各前記コンステレーション語が、関連付けられている前記セクション中のＭ個の異なる巡回ブロックのそれぞれの１個のビットからなる計Ｍ個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているＱ個のコンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う
    　ことを特徴とするビットインターリーバ。
  10. 　前記ビットパーミュテーション部は、
    　Ｎ／Ｍ個の前記セクションを互いに独立に、各前記セクションのビットに対して当該セクションのビットの並び順を換えるセクションパーミュテーション処理を施すセクションパーミュテーション部
    　を有することを特徴とする請求項９に記載のビットインターリーバ。
  11. 　前記セクションパーミュテーション部は、前記巡回ブロックのＱ個のビットが、当該巡回ブロックに対応する前記セクションに関連付けられているＱ個の前記コンステレーション語の同一のビットインデックスを有するビットにマッピングされるように、前記セクションパーミュテーション処理を行う
    　ことを特徴とする請求項１０に記載のビットインターリーバ。
  12. 　前記セクションパーミュテーション部は、
    　前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施す
    　ことを特徴とする請求項１０に記載のビットインターリーバ。
  13. 　前記セクションパーミュテーション部は、
    　Ｎ／Ｍ個の前記セクションのそれぞれについて、
    　前記巡回ブロックを互いに独立に、各前記巡回ブロックのビットに対して当該巡回ブロックのビットの並び順を換える巡回ブロック内パーミュテーション処理を施し、
    　前記巡回ブロックパーミュテーション処理が施された前記セクションのＭ×Ｑ個のビットに対して当該Ｍ×Ｑ個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施す
    　ことを特徴とする請求項１０に記載のビットインターリーバ。
  14. 　前記符号語の巡回ブロックに対して当該符号語の巡回ブロックの並び順を換える巡回ブロックパーミュテーション処理を施す巡回ブロックパーミュテーション部
    　をさらに備えることを特徴とする請求項９に記載のビットインターリーバ。
  15. 　疑似巡回低密度パリティチェック符号を用いる通信システムにおいてビットストリームをビットデインターリーブするビットデインターリーバであって、
    　Ｎ×Ｑ個のビットからなるビット列を受信し、前記疑似巡回低密度パリティチェック符号の符号語を復元するために、受信した前記ビット列のビットに対して当該ビット列のビットの並び順を換える逆ビットパーミュテーション処理を施す逆ビットパーミュテーション部を備え、
    　前記逆ビットパーミュテーション処理は、請求項９に記載のビットインターリーバによって実施される前記ビットパーミュテーション処理で換えられた並び順を元に戻す処理である
    　ことを特徴とするビットデインターリーバ。
  16. 　疑似巡回低密度パリティチェック符号を用いるビットインターリーブ符号化変調システム用のデコーダであって、
    　対応するビットが０であるか１であるかの確率を示すソフトビット列を生成するコンステレーションデマッパと、
    　前記ソフトビット列をビットデインターリーブする請求項１５に記載のビットデインターリーバと、
    　ビットデインターリーブされた前記ソフトビット列をデコードする低密度パリティチェックデコーダと、
    　を備えることを特徴とするデコーダ。
  17. 　前記低密度パリティチェックデコーダの出力から前記低密度パリティチェックデコーダの入力を減算する減算部と、
    　前記減算部の減算結果を前記コンステレーションデマッパにフィードバックする請求項９に記載のビットインターリーバと、
    　をさらに備えることを特徴とする請求項１６に記載のデコーダ。
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