WO2013027975A1 - 태양전지 및 이의 제조방법 - Google Patents

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Definitions

  • the present invention relates to a solar cell and a method for manufacturing the same, and more particularly to a nanowire-based solar cell and a method for manufacturing the same.
  • Solar cells are devices that convert solar energy into electrical energy using semiconductor devices.
  • Such solar cells can be broadly classified into inorganic solar cells, dye-sensitized solar cells, and organic solar cells according to the material of the photoactive layer constituting the solar cell. have.
  • a silicon solar cell has a p-n junction structure formed by contacting a p-type semiconductor layer and an n-type semiconductor layer.
  • the incident light forms an electron-hole pair, that is, an exciton, in an excited state.
  • the exciton diffuses in any direction and is separated into electrons and holes by an electric field generated at the p-n junction.
  • the separated electrons move to the n-type semiconductor layer, holes move to the p-type semiconductor layer, and current flows.
  • the electrons and holes After the electrons and holes are separated, they recombine after a certain time. At this time, the time required for recombination after the generation of electrons or holes is called a carrier lifetime, and the distance traveled until the electrons or holes are recombined is called a diffusion length.
  • the charge life of silicon is about 1 ⁇ m and the diffusion distance is between 100 ⁇ m and 300 ⁇ m.
  • silicon solar cells have a problem of low photoelectric efficiency due to optical loss on the surface of the solar cell, loss due to resistance at the electrode collecting electrons or holes, loss due to recombination of charges, and the like. Development is required.
  • Nanowires on the other hand, have a high volume to area ratio due to their one-dimensional structural properties. Therefore, a solar cell employing such nanowires as a photoactive layer is highly likely to be diffused back into the device, and the direction in which electrons or holes can move is limited to a single direction. Therefore, the average moving distance of the electrons or holes is reduced, thereby reducing the probability of electrons or holes being lost, thereby increasing the photoelectric efficiency of the solar cell.
  • FIG. 1 is a perspective view of a conventional nanowire-based solar cell.
  • a conventional nanowire-based solar cell includes a substrate 10, a plurality of silicon nanowires 20 vertically arranged at regular intervals on the substrate, an insulating film 30 filling the nanowires, and It includes electrodes 40 and 50 for connection to the outside.
  • the silicon nanowire 20 has a radial structure in which a p-type semiconductor layer 22, an n-type semiconductor layer 24, and a transparent electrode layer 26 are sequentially stacked from the inside.
  • the radial structure of the photovoltaic efficiency is low because the vertically incident sunlight passes through portions other than the pn junction where the p-type semiconductor layer 22 and the n-type semiconductor layer 24 contact each other. There is a limit to improvement.
  • the present invention has been made in an effort to provide a solar cell having an improved structure and a method of manufacturing the same, so as to capture solar light incident in a vertical direction with high efficiency.
  • the solar cell includes a substrate having a rear electrode disposed on one surface thereof, a p-type semiconductor layer including a plurality of nanowires spaced apart from each other in a direction perpendicular to the substrate on a rear surface of the substrate, and along surfaces of the plurality of nanowires.
  • An n-type semiconductor layer positioned on the p-type semiconductor layer, a front electrode positioned on the n-type semiconductor layer, and an insulating layer formed to cover the n-type semiconductor layer and filling the plurality of nanowires;
  • Each of the plurality of nanowires has an inclined sidewall.
  • Each of the plurality of nanowires may have an inverted conical structure in which diameter decreases from top to bottom.
  • Each of the plurality of nanowires may have an inverted conical structure in which the diameter decreases from the top to the bottom, and an hourglass or diamond structure in which the conical structure increases in diameter from the top to the bottom.
  • An angle between a sidewall of each of the plurality of nanowires and a horizontal plane may be 15 ° to 90 °.
  • An interval of each of the plurality of nanowires may be 15 nm to 10 ⁇ m.
  • the semiconductor device may further include a transparent electrode layer positioned on the front surface of the n-type semiconductor layer.
  • the substrate and the p-type semiconductor layer may be integrally formed.
  • the substrate and the p-type semiconductor layer may contain p-type silicon.
  • the manufacturing method includes providing a substrate, forming a p-type semiconductor layer including a plurality of nanowires having sloped sidewalls on the substrate, and forming a p-type semiconductor layer on a surface of the plurality of nanowires. Forming an n-type semiconductor layer on the substrate, forming a front electrode on the n-type semiconductor layer, forming a rear electrode on the rear surface of the substrate, and the front surface of the n-type semiconductor layer, the plurality of nanowires Forming an insulating film filling the space therebetween.
  • Each of the plurality of nanowires may be formed to have an inverse conical structure in which diameter decreases from top to bottom.
  • the p-type semiconductor layer may be integrally formed with the substrate by etching the substrate.
  • the substrate may be anisotropically etched to form a p-type semiconductor layer including a plurality of nanowires having inclined sidewalls.
  • the p-type semiconductor layer may be formed by forming a nanowire pattern on the substrate, forming a hard mask on the nanowire pattern, and etching the substrate along the nanowire pattern. .
  • Forming a nanowire pattern on the substrate may be performed by any one selected from electron beam lithography, ion beam lithography, X-ray lithography, extreme ultraviolet lithography, photolithography and nanoimprint lithography.
  • the method may further include forming a transparent electrode layer on the n-type semiconductor layer.
  • the incident light can be concentrated to the p-n junction through the total reflection phenomenon of the light due to the difference in refractive index between the semiconductor layer and the transparent electrode layer, and the photoelectric efficiency can be improved by increasing the light absorption rate as the light travel distance increases.
  • a p-type semiconductor layer by etching a p-type substrate of a predetermined thickness can reduce the manufacturing cost, it is possible to easily and easily produce a nanowire having a variety of sidewall inclined structure.
  • FIG. 1 is a perspective view of a conventional nanowire-based solar cell.
  • FIG. 2A is a perspective view of a solar cell according to an embodiment of the present invention.
  • 2B is a cross-sectional view of a nanowire according to an embodiment of the present invention.
  • 3A is a schematic diagram of reflection of sunlight vertically incident on a conventional nanowire-based solar cell.
  • 3B is a schematic diagram of reflection of sunlight incident on a solar cell according to an exemplary embodiment of the present invention.
  • FIG. 4A is a graph showing an incidence rate of electron-hole pairs formed when solar is vertically incident on a conventional nanowire-based solar cell.
  • FIG. 4B is a graph showing a generation rate of an electron-hole pair (exiton) formed when solar light is incident vertically on a solar cell according to an embodiment of the present invention.
  • FIG. 5A is a view illustrating an angle (standing angle) of sidewalls of nanowires in a horizontal plane in a solar cell according to an exemplary embodiment of the present invention.
  • Figure 5b is a graph showing the absorption and generation current of sunlight according to the particle size angle in the solar cell according to an embodiment of the present invention.
  • 6A to 6H are process diagrams illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
  • FIG. 7A and 7B are cross-sectional views illustrating nanowires according to another exemplary embodiment of the present invention.
  • a layer is referred to herein as "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.
  • the directional expression of the upper part, the upper part, and the upper part may be understood as meanings of the lower part, the lower part, the lower part, and the like according to the criteria.
  • the expression of the spatial direction should be understood as a relative direction and should not be construed as limiting the absolute direction.
  • FIG. 2A is a perspective view of a solar cell according to an embodiment of the present invention.
  • 2B is a cross-sectional view of a nanowire according to an embodiment of the present invention.
  • a solar cell according to an embodiment of the present invention includes a substrate 100, a p-type semiconductor layer 200 positioned on the substrate 100, and the p-type semiconductor layer 200.
  • N-type semiconductor layer 300 positioned on the transparent electrode layer 400 located on the n-type semiconductor layer 300, the front electrode 500 located on the transparent electrode layer 400, the substrate ( It includes a back electrode 600 located on one surface of the 100 and the insulating film 700 located on the front surface of the transparent electrode layer 400.
  • the transparent electrode layer 400 employed in the present embodiment is not an essential component of the present invention, and may be excluded in some cases.
  • the substrate 100 may be a p-type silicon substrate doped with a high concentration of impurities.
  • the impurity may be selected from the Group 3 elements.
  • the Group 3 element may be B, Al, or Ga.
  • the substrate 100 may be a single crystal or polycrystalline crystalline silicon substrate.
  • the p-type semiconductor layer 200 may include a plurality of nanowires 200 positioned on the substrate 100. That is, the p-type semiconductor layer 200 may include a plurality of nanowires 200 vertically disposed on the substrate 100 at regular intervals.
  • the p-type semiconductor layer 200 may be made of p-type silicon. Therefore, the substrate 100 may be used. That is, the p-type semiconductor layer 200 may be integrally formed with the substrate 100. The p-type semiconductor layer 200 may be formed by etching the upper portion of the substrate 100 in the form of nanowires.
  • the n-type semiconductor layer 300 is positioned on the p-type semiconductor layer 200.
  • the n-type semiconductor layer 300 may be formed along the surfaces of the plurality of nanowires 200.
  • the n-type semiconductor layer 300 may be an n-type silicon layer doped with impurities.
  • the impurity may be selected from Group 5 elements.
  • the Group 5 element may be P, As or Sb. It is preferable that the thickness of the said n-type semiconductor layer is 10 nm-500 nm.
  • a p-n junction is formed at an interface between the p-type semiconductor layer 200 and the n-type semiconductor layer 300.
  • the pn junction absorbs photons to generate electron-hole pairs when sunlight is irradiated, and separates the electron-hole pairs and transfers the electron-hole pairs to the front electrode 500 and the rear electrode 600, respectively. do.
  • each of the plurality of nanowires 200 may have an inclination. That is, it may have a constant slope.
  • the plurality of nanowires 200 may be formed to have a narrower width from an upper side to a lower side, and may have an inverted cone structure having an upper diameter larger than a lower diameter.
  • the upper diameter and the lower diameter of each of the plurality of nanowires 200 may be selected such that the upper diameter has a larger value than the lower diameter within a range of 5 nm to 1 ⁇ m.
  • Each of the plurality of nanowires 200 may have a spacing of 15 nm to 10 ⁇ m.
  • the distance of the nanowires means a distance from one nanowire to a neighboring nanowire.
  • the plurality of nanowires 200 may be used. Due to the inclination of each side wall, total reflection occurs in which light is reflected 100%. Therefore, incident solar light is concentrated on the p-n junction under the nanowire 200, and the moving distance of the light is increased to improve photoelectric efficiency.
  • the intrinsic semiconductor layer may be further interposed between the p-type semiconductor layer 200 and the n-type semiconductor layer 300.
  • the intrinsic semiconductor layer may be an intrinsic silicon layer which is not doped with p-type or n-type impurities.
  • the intrinsic semiconductor layer is preferably a hydrogenated amorphous silicon layer ( ⁇ -Si: H).
  • the transparent electrode layer 400 may be further disposed on the n-type semiconductor layer 300.
  • the transparent electrode layer 400 may be formed on the entire surface of the n-type semiconductor layer 300. Therefore, the transparent electrode layer 400 may be formed to surround the front surface or the top surface of the plurality of nanowires 200.
  • the transparent electrode layer 400 is a movement path of electrons and may serve as an anti-reflection film.
  • the transparent electrode layer 400 is preferably made of a conductive material having transparency.
  • the transparent electrode layer 400 may be formed of at least one selected from a carbon allotrope, a transparent conductive oxide, and a metal.
  • the carbon allotrope may be graphene or carbon nanotubes.
  • the transparent conductive oxide may be indium tin oxide (ITO), ZnO (AZO) doped with Al, ZnO (GZO) doped with Ga, or ZnO (IZO) doped with In.
  • the metal may be Al, Pt or Ti or the like.
  • the front electrode 500 is formed in a portion of the transparent electrode layer 400.
  • the front electrode 500 may be arranged for connection with an external circuit.
  • the front electrode 500 may be electrically connected to the transparent electrode layer 400.
  • the front electrode 500 may be spaced apart at regular intervals.
  • the front electrode 500 may be made of a metal having excellent conductivity or an alloy thereof.
  • the front electrode 500 may be made of at least one selected from Al, Ag, Ni, Cu, Ti, Pd, Cr, or an alloy thereof.
  • the rear electrode 600 is formed on the rear surface of the substrate 100.
  • the back electrode 600 may be arranged for connection with an external circuit.
  • the back electrode 600 may be electrically connected to the substrate 100.
  • the back electrode 600 may use the same metal or an alloy thereof as the front electrode 500.
  • the insulating layer 700 is formed to cover the transparent electrode layer 400 and the front electrode 500.
  • the insulating layer 700 may fill the gap between the plurality of nanowires 200.
  • the insulating layer 700 supports and fixes the plurality of nanowires 200 to maintain structural stability of the device.
  • the insulating film 700 may be a transparent insulating film.
  • the insulating layer 700 may be a silicon oxide layer, a silicon nitride layer, or a double layer thereof.
  • the present invention is not limited thereto, and any material may be used as long as it is transparent and may serve as a passivation role.
  • An additional anti-reflection film (not shown) may be further disposed on the insulating film 700 to prevent reflection of light.
  • 3A is a schematic diagram of reflection of sunlight vertically incident on a conventional nanowire-based solar cell.
  • a conventional nanowire-based solar cell includes a plurality of cylindrical nanowires 200 having no inclination on a sidewall.
  • the vertically incident sunlight passes through portions other than the p-n junction, where most of the generation and separation of electron-hole pairs occurs due to the linearity of the light.
  • the probability of recombination of the separated electrons or holes is high, which leads to a decrease in photoelectric efficiency.
  • 3B is a schematic diagram of reflection of sunlight incident on a solar cell according to an exemplary embodiment of the present invention.
  • the solar cell according to the exemplary embodiment of the present invention may have an inverted conical structure whose diameter decreases from the top to the bottom of the nanowire 200. That is, the nanowires 200 may have sidewalls that are inclined at a predetermined angle with respect to the vertical direction. Therefore, when sunlight is incident vertically, the light is incident on the transparent electrode layer 400 or the insulating film 700 having a small refractive index in the n-type semiconductor layer 300 having a large refractive index, so that the light is not refracted at 100%. Can be reflected. That is, total reflection of light may occur. In this case, the incident sunlight may be concentrated on the p-n junction below the nanowire 200.
  • FIG. 4A is a graph showing an incidence rate of electron-hole pairs formed when solar is vertically incident on a conventional nanowire-based solar cell.
  • FIG. 4B is a graph showing a generation rate of an electron-hole pair (exiton) formed when solar light is incident vertically on a solar cell according to an embodiment of the present invention.
  • the generated excitons are distributed in inverse proportion to the incident distance, and are generally distributed evenly on the front surface of the device.
  • the generated excitons are concentrated in the p-n junction under the nanowires due to total reflection of light.
  • the recombination of electrons and holes may be reduced due to the influence of the electric field applied near the p-n junction and the quantum effect according to the diameter of the nanowire, thereby improving photoelectric efficiency.
  • FIG. 5A is a diagram illustrating an angle (standing angle) of sidewalls of a nanowire with a horizontal plane in a nanowire-based solar cell according to an embodiment of the present invention.
  • Figure 5b is a graph showing the absorption and generation current of sunlight according to the particle size angle in the solar cell according to an embodiment of the present invention.
  • an angle formed between the horizontal plane and the sidewalls of the nanowires is defined as a standing angle. Therefore, in the case of cylindrical nanowires having the same diameter of the upper and lower parts, the particle size is 90 °, and the light absorption rate is about 85% and the current value is about 35 mA / cm -2 . On the other hand, as the particle size is smaller than 90 °, that is, as the size of the particle size decreases, it can be seen that the light absorption rate and the current value increases. This is because the incident solar light is totally reflected as the size of the particle angle decreases, thereby moving a greater distance inside the nanowire.
  • the particle size angle is less than or equal to 15 °, which is the critical angle of total reflection, the incident solar light is scattered to the outside of the nanowires, and thus exhibits lower light absorption and current values than conventional nanowire-based solar cells.
  • the sidewalls of the nanowires should be designed to have a slope above the critical angle at which total reflection of incident sunlight can occur. Therefore, the angle formed between the sidewall of the nanowire and the horizontal plane is preferably selected in the range of 15 ° to 90 °. That is, the inclination of the sidewall of the nanowire can be adjusted so that the particle size has a size of 15 ° to 90 °.
  • 6A to 6H are process diagrams illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
  • a first hard mask 120a may be deposited on the substrate 100.
  • the substrate 100 may be a p-type silicon substrate doped with a high concentration of impurities.
  • the first hard mask 120a may be a silicon oxide film or a silicon nitride film.
  • the photoresist pattern 140a may be disposed on a portion of the first hard mask 120a to form a nanowire pattern on the substrate 100.
  • the first hard mask 120a may be formed through sputtering or chemical vapor deposition.
  • the photoresist pattern 140a may be formed through electron beam lithography, ion beam lithography, X-ray lithography, extreme ultraviolet lithography, photo lithography or nano imprint lithography.
  • the second hard mask 120b may be formed on the substrate 100 on which the nanowire pattern is formed using the photoresist pattern 140a of FIG. 6A.
  • the second hard mask 120b may be used as an etching mask for etching the substrate 100.
  • the second hard mask 120b may be a silicon oxide film or a silicon nitride film.
  • the second hard mask 120b may be formed through sputtering or chemical vapor deposition. In this case, only specific regions may be masked by using conventional photolithography and etching.
  • the p-type semiconductor layer 200 is formed by etching the substrate 100 along the second hard mask 120b.
  • the p-type semiconductor layer 200 may include a plurality of nanowires 200 having inclined sidewalls.
  • the etching may use dry or wet etching.
  • dry or wet etching For example, by etching anisotropically to have a narrower width from the top to the bottom of the substrate 100, a plurality of nanowires 200 having an inverted conical structure whose upper diameter is larger than the lower diameter may be formed. .
  • the shape of the nanowire 200 is not limited thereto, and may vary the size difference between the upper diameter and the lower diameter by varying the etching rate and the selectivity.
  • the tilt angle of the sidewall of the nanowire 200 may be adjusted to change a standing angle.
  • the sidewalls of the nanowire 200 are greater than or equal to the critical angle at which total reflection of light may occur. It is preferred to be designed to have a slope. Therefore, the angle formed between the sidewall of the nanowire 200 and the horizontal plane is preferably selected within a range of 15 ° to 90 °.
  • each nanowire 200 is preferably selected within the range of 5nm to 1 ⁇ m for nanoscale device fabrication.
  • the spacing between the plurality of nanowires 200 is preferably formed to be selected within the range of 15nm to 10 ⁇ m.
  • an n-type semiconductor layer 300 is formed on the p-type semiconductor layer 200 along the surfaces of the plurality of nanowires 200.
  • the n-type semiconductor layer 300 may be a silicon layer doped with n-type.
  • the n-type semiconductor layer 300 may be formed through a deposition or ion implantation process.
  • the n-type semiconductor layer 300 is preferably formed to have a thickness of 10nm to 500nm.
  • a transparent electrode layer 400 may be formed on the n-type semiconductor layer 300.
  • the transparent electrode layer 400 may be made of a conductive material having transparency to allow more sunlight to be incident thereon.
  • the transparent electrode layer 400 may be formed of at least one selected from a carbon allotrope, a transparent conductive oxide, and a metal.
  • the transparent electrode layer 400 may be formed using thermal deposition, electron beam deposition, RF sputtering or magnetron sputtering.
  • the front electrode 500 may be formed on a portion of the transparent electrode layer 400 so that the transparent electrode layer 400 can be connected to an external circuit.
  • the back electrode 600 may be formed on the rear surface of the substrate 100 so that the p-type semiconductor layer 200 may be connected to an external circuit.
  • the electrodes 500 and 600 may be a metal having excellent conductivity or an alloy thereof.
  • the electrodes 500 and 600 may be formed using thermal deposition, vacuum deposition, or the like.
  • the photoresist 140b may be coated on the transparent electrode layer 400 to protect the formed plurality of nanowires 200.
  • an insulating film 700 is formed to cover the entire surface of the transparent electrode layer 400.
  • the insulating layer 700 may be filled between the plurality of nanowires 200 to support and fix the plurality of nanowires 200.
  • the insulating film 700 may be a transparent insulating film.
  • the insulating layer 700 may be a silicon oxide layer, a silicon nitride layer, or a double layer thereof.
  • the present invention is not limited thereto, and any material may be used as long as it is transparent and may serve as a passivation role.
  • the insulating layer 700 may be formed using sputtering or chemical vapor deposition (CVD).
  • FIG. 7A and 7B are cross-sectional views illustrating nanowires according to another exemplary embodiment of the present invention.
  • the nanowire 200 may have an hourglass or diamond-shaped structure in which a conical structure having an upper diameter larger than a lower diameter and a conical structure having an upper diameter smaller than a lower diameter is combined.
  • the hourglass structure is a structure in which a conical structure is disposed in the direction of the substrate 100 and an inverted conical structure is disposed on the conical structure.
  • the diamond-like structure is a structure in which an inverted conical structure is disposed in the direction of the substrate 100 and a conical structure is disposed on the upper portion of the inverted conical structure.
  • the inclination of both sidewalls of the hourglass or diamond-shaped nanowires 200 may change based on a predetermined starting point.
  • the shape of the nanowire 200 is not limited thereto, and any type of nanowire 200 may be used as long as the structure can utilize total reflection of light.

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Abstract

태양전지 및 이의 제조방법이 개시된다. 태양전지는 측벽이 경사를 가지는 비대칭의 나노와이어들을 포함함으로써 반도체층과 투명 전극층 간의 굴절률 차이에 의한 광의 전반사 현상을 통해 입사된 빛을 p-n 접합부로 집중시킬 수 있으며, 광의 이동 거리가 증가에 따른 광흡수율 증가로 광전 효율이 향상된다. 또한, 태양전지의 제조방법은 기판을 식각하여, 측벽이 경사를 가지는 비대칭의 나노와이어들을 포함하는 p형 반도체층을 기판과 일체로 형성함으로써 제조 원가를 절감할 수 있고, 간단하고 용이하게 측벽 경사를 가지는 나노와이어를 제조할 수 있다.

Description

태양전지 및 이의 제조방법
본 발명은 태양전지 및 이의 제조방법에 관한 것으로, 보다 상세하게는 나노와이어 기반 태양전지 및 이의 제조방법에 관한 것이다.
지구온난화의 주범인 이산화탄소 배출을 규제하기 위하여 1997년 12월 교토의정서가 채택된 이래로, 태양에너지, 풍력에너지 또는 수력에너지 등과 같은 재생 가능하며, 청정한 대체 에너지원에 대한 연구가 활발히 진행되어 왔다.
이중에서도, 태양전지는 대체 에너지원으로 주목받고 있다. 태양전지는 반도체 장치를 이용하여 태양광 에너지를 전기 에너지로 변환하는 장치이다. 이러한 태양전지는, 태양전지를 구성하는 광활성층의 물질에 따라 크게 무기 태양전지(inorganic solar cell), 염료감응 태양전지(dye-sensitized solar cell) 및 유기 태양전지(organic solar cell)로 구분될 수 있다.
현재 무기 태양전지의 일종인 벌크 타입의 결정형 실리콘 태양전지(bulk type crystalline Si solar cell)가 대부분을 차지하고 있다.
일반적으로, 실리콘 태양전지는 p형 반도체층과 n형 반도체층이 접하여 형성된 p-n 접합 구조를 가진다. 이러한 태양전지에 광을 조사하면, 입사된 광에 의하여 여기 상태의 전자 - 정공 쌍, 즉, 엑시톤(exiton)이 형성된다. 상기 엑시톤은 임의 방향으로 확산하다가, p-n 접합부에서 발생하는 전기장에 의해 전자와 정공으로 분리된다. 이 때, 분리된 전자는 n형 반도체층으로 이동하고, 정공은 p형 반도체층으로 이동하여 전류가 흐른다.
상기 전자와 정공은 분리된 후, 일정 시간 후에 재결합한다. 이 때, 전자 또는 정공이 생성된 후 재결합하기까지 소요되는 시간을 전하 수명(carrier lifetime)이라 하고, 전자 또는 정공이 재결합하기까지 이동하는 거리를 확산 거리(diffusion length)라 한다.
일 예로, 실리콘의 전하 수명은 약 1μm 이고, 확산 거리는 100μm ∼ 300μm이다.
그러나, 실리콘 태양전지는 태양전지 표면에서의 광학적 손실, 전자 또는 정공을 수집하는 전극에서의 저항에 따른 손실, 전하의 재결합에 의한 손실 등으로 인해 낮은 광전 효율을 나타내는 문제점이 있어, 고효율 태양전지의 개발이 요구된다.
태양전지의 효율을 높이기 위해서는 한정된 부피의 소자에서 광이 입사하는 면적과 엑시톤이 분리되는 p-n 접합 면적을 최대화하는 것이 바람직하다. 또한, 전자와 정공의 재결합을 방지하기 위해 확산거리를 감소시켜, 전자와 정공이 적은 손실로 전극으로 전달되도록 하는 것이 바람직하다.
한편, 나노와이어는 1차원적인 구조상의 특성으로 인해 높은 부피 대 면적비를 가진다. 따라서, 이러한 나노와이어를 광활성층으로 채용하는 태양전지는 난반사된 태양광이 소자에 재입사될 가능성이 높으며, 전자 또는 정공이 이동할 수 있는 방향이 단일 방향으로 제한된다. 따라서, 전자 또는 정공의 평균 이동거리가 감소되고, 이로 인해 전자 또는 정공이 손실될 확률이 감소하므로, 태양전지의 광전 효율이 증대되는 이점이 있다.
도 1은 종래의 나노와이어 기반 태양전지의 사시도이다.
도 1을 참조하면, 종래의 나노와이어 기반 태양전지는 기판(10), 기판 상에 일정 간격으로 수직 배열된 복수개의 실리콘 나노와이어들(20), 나노와이어들 사이를 충진하는 절연막(30) 및 외부와의 연결을 위한 전극들(40, 50)을 포함한다.
상기 실리콘 나노와이어(20)는 내부에서부터 p형 반도체층(22), n형 반도체층(24) 및 투명 전극층(26)이 순차적으로 적층된 방사형(radical) 구조를 가진다. 그러나, 상기 방사형 구조는 수직으로 입사된 태양광이 대부분 상기 p형 반도체층(22)과 n형 반도체층(24)이 접하는 p-n 접합부 이외의 부분을 통과하므로, 광전 변환될 확률이 낮아 광전 효율의 향상에 한계가 있다.
본 발명이 해결하고자 하는 과제는 수직 방향으로 입사하는 태양광을 고효율로 포획할 수 있도록 구조가 개선된 태양전지 및 이의 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 태양전지를 제공한다. 상기 태양전지는 일면에 후면전극이 위치하는 기판, 상기 기판의 이면 상에, 상기 기판에 수직 방향으로 이격 배치된 복수개의 나노와이어들을 포함하는 p형 반도체층, 상기 복수개의 나노와이어들의 표면을 따라 상기 p형 반도체층 상에 위치하는 n형 반도체층, 상기 n형 반도체층 상에 위치하는 전면전극 및 상기 n형 반도체층을 덮도록 형성되며, 상기 복수개의 나노와이어들 사이를 충진하는 절연막을 포함하고,상기 복수개의 나노와이어들 각각은 경사진 측벽을 가진다.
상기 복수개의 나노와이어들 각각은, 상부에서 하부로 갈수록 직경이 감소하는 역 원뿔형 구조를 가질 수 있다.
상기 복수개의 나노와이어들 각각은, 상부에서 하부로 갈수록 직경이 감소하는 역 원뿔형 구조와, 상부에서 하부로 갈수록 직경이 증가하는 원뿔형 구조를 결합한 모래시계형 또는 다이아몬드형 구조를 가질 수 있다.
상기 복수개의 나노와이어들 각각의 측벽이 수평면과 이루는 각도는 15°∼ 90°일 수 있다. 상기 복수개의 나노와이어들 각각의 간격은 15nm ∼ 10μm일 수 있다.
상기 n형 반도체층의 전면에 위치하는 투명 전극층을 더 포함할 수 있다.
상기 기판과 상기 p형 반도체층은 일체로 형성될 수 있다. 상기 기판과 상기 p형 반도체층은 p형 실리콘을 함유할 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 태양전지의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하는 단계, 상기 기판 상에 경사진 측벽을 가지는 복수개의 나노와이어들을 포함하는 p형 반도체층을 형성하는 단계, 상기 복수개의 나노와이어들의 표면을 따라 상기 p형 반도체층 상에 n형 반도체층을 형성하는 단계, 상기 n형 반도체층 상에 전면전극을 형성하고, 상기 기판의 이면에 후면전극을 형성하는 단계 및 상기 n형 반도체층의 전면에, 상기 복수개의 나노와이어들 사이의 공간을 충진하는 절연막을 형성하는 단계를 포함한다.
상기 복수개의 나노와이어들 각각은, 상부에서 하부로 갈수록 직경이 감소하는 역 원뿔형 구조를 가지도록 형성될 수 있다.
상기 p형 반도체층은 상기 기판을 식각하여, 상기 기판과 일체로 형성할 수 있다. 상기 기판을 비등방성 식각하여, 경사진 측벽을 가지는 복수개의 나노와이어를 포함하는 p형 반도체층을 형성할 수 있다.
상기 p형 반도체층은 상기 기판의 상부에 나노와이어 패턴을 형성하는 단계 및 상기 나노와이어 패턴의 상부에 하드 마스크를 형성하고, 상기 나노와이어 패턴을 따라 상기 기판을 식각하는 단계를 거쳐 형성될 수 있다.
상기 기판의 상부에 나노와이어 패턴을 형성하는 단계는 전자빔 리소그래피, 이온빔 리소그래피, X선 리소그래피, 극자외선 리소그래피, 포토 리소그래피 및 나노 임프린트 리소그래피 중에서 선택되는 어느 하나로 수행될 수 있다.
상기 복수개의 나노와이어들의 표면을 따라 상기 p형 반도체층 상에 상기 n형 반도체층을 형성하는 단계 이후에, 상기 n형 반도체층 상에 투명 전극층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 반도체층과 투명 전극층 간의 굴절률 차이에 의한 광의 전반사 현상을 통해 입사된 광을 p-n 접합부로 집중시킬 수 있어, 광의 이동 거리 증가에 따른 광흡수율 증가로 광전 효율이 향상될 수 있다.
또한, 일정 두께의 p형 기판을 식각하여 p형 반도체층을 형성함으로써 제조원가를 절감할 수 있으며, 간단하고 용이하게 다양한 형태의 측벽 경사 구조를 가지는 나노와이어를 제조할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 나노와이어 기반 태양전지의 사시도이다.
도 2a는 본 발명의 일 실시예에 의한 태양전지의 사시도이다.
도 2b는 본 발명의 일 실시예에 의한 나노와이어의 단면도이다.
도 3a는 종래의 나노와이어 기반 태양전지에 수직 입사된 태양광의 반사 모식도이다.
도 3b는 본 발명의 일 실시예에 의한 태양전지에 수직 입사된 태양광의 반사 모식도이다.
도 4a는 종래의 나노와이어 기반 태양전지에 태양광이 수직 입사된 경우 형성된 전자-정공 쌍(exiton)의 발생 비율을 나타내는 그래프이다.
도 4b는 본 발명의 일 실시예에 의한 태양전지에 태양광이 수직 입사된 경우 형성된 전자-정공 쌍(exiton)의 발생 비율을 나타내는 그래프이다.
도 5a는 본 발명의 일 실시예에 의한 태양전지에서 나노와이어의 측벽이 수평면과 이루는 각(입도각, standing angle)에 대해 나타내는 도면이다.
도 5b는 본 발명의 일 실시예에 의한 태양전지에서 입도각에 따른 태양광의 흡수율과 발생 전류를 나타내는 그래프이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 의한 태양전지의 제조방법을 나타내는 공정도들이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 의한 나노와이어를 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 일 실시예에 의한 태양전지의 사시도이다.
도 2b는 본 발명의 일 실시예에 의한 나노와이어의 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 의한 태양전지는 기판(100), 상기 기판(100)의 상부에 위치하는 p형 반도체층(200), 상기 p형 반도체층(200) 상에 위치하는 n형 반도체층(300), 상기 n형 반도체층(300) 상에 위치하는 투명 전극층(400), 상기 투명 전극층(400) 상에 위치하는 전면전극(500), 상기 기판(100)의 일면에 위치하는 후면전극(600) 및 상기 투명 전극층(400)의 전면에 위치하는 절연막(700)을 포함한다. 다만, 본 실시예에서 채용된 상기 투명 전극층(400)은 본 발명의 필수적인 구성요소는 아니며, 경우에 따라서는 제외될 수도 있다.
상기 기판(100)은 불순물이 고농도로 도핑된 p형 실리콘 기판일 수 있다. 이 때, 상기 불순물은 3족 원소 중에 선택될 수 있다. 일 예로, 상기 3족 원소는 B, Al 또는 Ga 등일 수 있다. 상기 기판(100)은 단결정 또는 다결정의 결정질(crystalline) 실리콘 기판일 수 있다.
상기 p형 반도체층(200)은 상기 기판(100) 상에 위치하는 복수개의 나노와이어들(200)을 포함할 수 있다. 즉, 상기 p형 반도체층(200)은 기판(100) 상에 일정 간격으로 수직 배치된 복수개의 나노와이어들(200)을 포함할 수 있다.
상기 p형 반도체층(200)은 p형 실리콘으로 이루어질 수 있다. 따라서, 상기 기판(100)을 이용할 수 있다. 즉, p형 반도체층(200)은 상기 기판(100)과 일체로 형성될 수 있다. 상기 기판(100)의 상부를 나노와이어 형태로 식각하여 상기 p형 반도체층(200)을 형성할 수 있다.
상기 p형 반도체층(200) 상에 n형 반도체층(300)이 위치한다. 상기 n형 반도체층(300)은 상기 복수개의 나노와이어들(200)의 표면을 따라 형성될 수 있다. 일 예로, 상기 n형 반도체층(300)은 불순물이 도핑된 n형 실리콘층일 수 있다. 상기 불순물은 5족 원소 중에 선택될 수 있다. 일 예로, 상기 5족 원소는 P, As 또는 Sb 등일 수 있다. 상기 n형 반도체층의 두께는 10nm ∼ 500nm 인 것이 바람직하다.
상기 p형 반도체층(200)과 n형 반도체층(300)의 계면에 p-n 접합부가 형성된다. 상기 p-n 접합부는 태양광이 조사되면 광자(photon)를 흡수하여 전자 - 정공 쌍을 생성하고, 상기 전자 - 정공 쌍을 분리하여 전면전극(500)과 후면전극(600)으로 각각 전달하는 기능을 수행한다.
상기 복수개의 나노와이어들(200) 각각의 측벽은 경사를 가질 수 있다. 즉, 일정한 기울기를 가질 수 있다. 일 예로, 상기 복수개의 나노와이어들(200)은 상부에서 하부로 갈수록 그 폭이 좁아지게 형성되어, 상부 직경이 하부 직경보다 큰 역 원뿔형 구조를 가질 수 있다.
상기 복수개의 나노와이어들(200) 각각의 상부 직경과 하부 직경은 5nm ∼ 1μm 의 범위 내에서, 상부 직경이 하부 직경보다 큰 값을 가지도록 선택될 수 있다.
특히, 상기 상부 직경과 하부 직경이 20nm 이하인 경우, 양자 효과(quantum effect)로 인하여 나노와이어(200)의 직경이 감소하는 하부로 갈수록 밴드갭(bandgap)이 증가하고, 이로써 서브밴드 준위(subband level)와의 간격이 증가한다. 따라서, 전자와 정공의 재결합이 감소하게 되므로, 광전 효율이 향상될 수 있다.
상기 복수개의 나노와이어들(200) 각각의 간격은 15nm ∼ 10μm 인 것이 바람직하다. 이 때, 나노와이어의 간격은 하나의 나노와이어에서 이웃하는 나노와이어까지의 거리를 의미한다.
수직으로 입사되는 태양광이, 굴절률이 상대적으로 큰 n형 반도체층(300)에서 굴절률이 상대적으로 작은 투명 전극층(400) 또는 절연막(700)으로 입사하는 경우, 상기 복수개의 나노와이어들(200) 각각이 가지는 측벽의 경사로 인해 광이 100% 반사되는 전반사가 일어난다. 따라서, 입사된 태양광이 상기 나노와이어(200) 하부의 p-n 접합부에 집중되고, 광의 이동 거리가 증가하여 광전 효율이 향상될 수 있다.
상기 p형 반도체층(200)과 n형 반도체층(300) 사이에 진성 반도체층(미도시)이 더 개재될 수 있다. 상기 진성 반도체층은 p형 또는 n형 불순물이 도핑되지 않은 진성 실리콘층일 수 있다. 일 예로, 상기 진성 반도체층은 수소화된 비정질 실리콘층(α-Si:H)인 것이 바람직하다.
상기 n형 반도체층(300) 상에 투명 전극층(400)이 더 위치할 수 있다. 상기 투명 전극층(400)은 상기 n형 반도체층(300)의 전면에 형성될 수 있다. 따라서, 상기 투명 전극층(400)은 상기 복수개의 나노와이어들(200)의 전면 또는 상면을 감싸도록 형성될 수 있다.
상기 투명 전극층(400)은 전자의 이동 통로이며, 반사방지막으로서의 역할을 수행할 수 있다. 상기 투명 전극층(400)은 투과성을 가지는 도전성 물질로 이루어지는 것이 바람직하다. 상기 투명 전극층(400)은 탄소 동소체, 투명 전도성 산화물 및 금속 중에서 선택되는 적어도 어느 하나로 이루어질 수 있다. 일 예로, 상기 탄소 동소체는 그래핀(graphene) 또는 탄소나노튜브 등일 수 있다. 또한, 상기 투명 전도성 산화물은 ITO(indium tin oxide), Al이 도핑된 ZnO(AZO), Ga가 도핑된 ZnO(GZO) 또는 In이 도핑된 ZnO(IZO) 등일 수 있다. 상기 금속은 Al, Pt 또는 Ti 등일 수 있다.
상기 투명 전극층(400) 상의 일부 영역에 전면전극(500)이 형성된다. 상기 전면전극(500)은 외부 회로와의 연결을 위해 배치될 수 있다. 상기 전면전극(500)은 상기 투명 전극층(400)과 전기적으로 연결될 수 있다. 상기 전면전극(500)은 일정 간격으로 이격 배치될 수 있다.
상기 전면전극(500)은 우수한 도전성을 가지는 금속 또는 이들의 합금으로 이루어질 수 있다. 일 예로, 상기 전면전극(500)은 Al, Ag, Ni, Cu, Ti, Pd, Cr 또는 W 및 이들의 합금 중에서 선택되는 적어도 어느 하나로 이루어질 수 있다.
상기 기판(100)의 후면에는 후면전극(600)이 형성된다. 상기 후면전극(600)은 외부 회로와의 연결을 위해 배치될 수 있다. 상기 후면전극(600)은 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 후면전극(600)은 상기 전면전극(500)과 동일한 금속 또는 이들의 합금을 사용할 수 있다.
상기 절연막(700)은 상기 투명 전극층(400)과 상기 전면전극(500)을 덮도록 형성된다. 상기 절연막(700)은 상기 복수개의 나노와이어들(200) 사이를 충진할 수 있다. 이로써 상기 절연막(700)은 복수개의 나노와이어들(200)을 지지, 고정하여 소자의 구조적 안정성이 유지된다.
상기 절연막(700)은 투명 절연막일 수 있다. 일 예로, 상기 절연막(700)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 투명성이 있고, 패시베이션(passivation) 역할을 할 수 있는 물질이라면 어느 것이든 사용할 수 있다.
상기 절연막(700) 상부에는, 광의 반사를 방지하기 위해 별도의 반사방지막(미도시)이 더 위치할 수 있다.
도 3a는 종래의 나노와이어 기반 태양전지에 수직 입사된 태양광의 반사 모식도이다.
도 3a를 참조하면, 종래의 나노와이어 기반 태양전지는 측벽에 경사가 없는 원통형의 복수개 나노와이어들(200)을 포함한다. 따라서, 수직으로 입사된 태양광은 대부분이 광의 직진성에 의해 전자-정공 쌍의 생성 및 분리가 일어나는 p-n 접합 이외의 부분을 통과하게 된다. 따라서, 분리된 전자 또는 정공이 재결합될 확률이 높아지며, 이는 광전 효율의 감소를 가져온다.
도 3b는 본 발명의 일 실시예에 의한 태양전지에 수직 입사된 태양광의 반사 모식도이다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 태양전지는 나노와이어(200)의 상부에서 하부로 갈수록 그 직경이 작아지는 역 원뿔형 구조를 가질 수 있다. 즉, 상기 나노와이어(200)는 수직 방향에 대해 일정한 각도로 경사진 측벽을 가질 수 있다. 따라서, 태양광이 수직으로 입사되는 경우, 상기 광은 굴절률이 큰 n형 반도체층(300)에서 굴절률이 작은 투명 전극층(400) 또는 절연막(700)으로 입사하게 되므로, 광은 굴절하지 않고 100% 반사될 수 있다. 즉, 광의 전반사가 일어날 수 있다. 이 경우, 입사된 태양광이 상기 나노와이어(200) 하부의 p-n 접합부에 집중되는 효과가 발생할 수 있다.
도 4a는 종래의 나노와이어 기반 태양전지에 태양광이 수직 입사된 경우 형성된 전자-정공 쌍(exiton)의 발생 비율을 나타내는 그래프이다.
도 4b는 본 발명의 일 실시예에 의한 태양전지에 태양광이 수직 입사된 경우 형성된 전자-정공 쌍(exiton)의 발생 비율을 나타내는 그래프이다.
도 4a 및 도 4b를 참조하면, 종래의 나노와이어 기반 태양전지의 경우, 생성된 엑시톤이 입사 거리에 반비례하여 분포하며, 대체로 소자의 전면에 고르게 분포한다. 반면, 본 발명의 일 실시예에 의한 태양전지의 경우, 생성된 엑시톤이 광의 전반사로 인해 나노와이어 하부의 p-n 접합부에 집중 분포함을 확인할 수 있다.
이 경우, 상기 p-n 접합부 부근에 인가된 전기장의 영향과, 상기 나노와이어의 직경에 따른 양자 효과로 인해 전자와 정공의 재결합이 감소하게 되어 광전 효율이 향상될 수 있다.
도 5a는 본 발명의 일 실시예에 의한 나노와이어 기반 태양전지에서 나노와이어의 측벽이 수평면과 이루는 각(입도각, standing angle)에 대해 나타내는 도면이다.
도 5b는 본 발명의 일 실시예에 의한 태양전지에서 입도각에 따른 태양광의 흡수율과 발생 전류를 나타내는 그래프이다.
도 5a 및 도 5b를 참조하면, 수평면과 나노와이어의 측벽이 이루는 각을 입도각(standing angle)으로 정의하기로 한다. 따라서, 종래 상부와 하부의 직경이 동일한 원기둥(cylinderical) 형태 나노와이어의 경우, 입도각은 90°이며, 약 85%의 광흡수율과, 약 35 mA/cm-2의 전류값을 나타낸다. 반면, 입도각이 90°보다 작아질수록, 즉, 입도각의 크기가 감소할수록, 광흡수율 및 전류값이 증가함을 확인할 수 있다. 이는 입도각의 크기가 감소할수록 입사된 태양광이 전반사되어, 나노와이어 내부에서 보다 먼 거리를 이동하기 때문인 것으로 풀이된다.
그러나, 입도각이 전반사의 임계각인 15°이하인 경우, 입사된 태양광이 나노와이어의 외부 방향으로 산란되므로, 오히려 종래의 나노와이어 기반 태양전지보다 낮은 광흡수율과 전류값을 나타낸다.
따라서, 나노와이어의 측벽은 입사되는 태양광의 전반사가 일어날 수 있는 임계각 이상의 기울기를 가지도록 설계되어야 한다. 따라서, 나노와이어의 측벽과 수평면이 이루는 각도는 15°내지 90°의 범위에서 선택되는 것이 바람직하다. 즉, 입도각이 15° 내지 90°의 크기를 가지도록 나노와이어의 측벽의 경사도를 조절할 수 있다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 의한 태양전지의 제조방법을 나타내는 공정도들이다.
도 6a를 참조하면, 기판(100)의 상부에 제1 하드 마스크(120a)를 증착할 수 있다. 일 예로, 상기 기판(100)은 불순물이 고농도로 도핑된 p형 실리콘 기판일 수 있다. 상기 제1 하드 마스크(120a)는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 제1 하드 마스크(120a) 상의 일부에 포토 레지스트 패턴(140a)을 배치하여 상기 기판(100) 상에 나노와이어 패턴을 형성할 수 있다.
상기 제1 하드 마스크(120a)는 스퍼터링 또는 화학 기상 증착법 등을 통해 형성할 수 있다. 상기 포토 레지스트 패턴(140a)은 전자빔 리소그래피, 이온빔 리소그래피, X선 리소그래피, 극자외선 리소그래피, 포토 리소그래피 또는 나노 임프린트 리소그래피 등을 통해 형성될 수 있다.
도 6b를 참조하면, 도 6a의 포토 레지스트 패턴(140a)을 이용하여 나노와이어 패턴이 형성된 기판(100) 상에 제2 하드 마스크(120b)를 형성할 수 있다. 상기 제2 하드 마스크(120b)는 기판(100)의 식각을 위한 식각 마스크로 사용될 수 있다.
상기 제2 하드 마스크(120b)는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 일 예로, 상기 제2 하드 마스크(120b)는 스퍼터링 또는 화학 기상 증착법 등을 통해 형성할 수 있다. 이 때, 통상의 포토 리소그래피와 식각을 이용하여 특정 부위만 마스킹할 수 있다.
도 6c를 참조하면, 제2 하드 마스크(120b)를 따라 기판(100)을 식각하여 p형 반도체층(200)을 형성한다. 상기 p형 반도체층(200)은 경사진 측벽을 가지는 복수개의 나노와이어들(200)을 포함할 수 있다.
이 때, 식각은 건식 또는 습식 식각을 이용할 수 있다. 일 예로, 상기 기판(100)의 상부에서 하부로 갈수록 좁은 폭을 가지도록 비등방성으로 식각하여, 상부 직경이 하부 직경보다 큰 역 원뿔형 구조를 가지는 복수개의 나노와이어들(200)을 형성할 수 있다.
다만, 상기 나노와이어(200)의 형태는 이에 한정되는 것은 아니며, 식각률과 선택비를 다르게 하여, 상부 직경과 하부 직경의 크기 차이를 다양하게 변화시킬 수 있다. 또한, 상기 나노와이어(200)의 측벽 기울기를 조절하여 입도각(standing angle)을 변화시킬 수 있다.
이 때, 상기 입도각이 광의 전반사 임계각인 15°이하인 경우, 입사된 태양광이 나노와이어(200)의 외부 방향으로 산란되므로, 상기 나노와이어(200)의 측벽은 광의 전반사가 일어날 수 있는 임계각 이상의 기울기를 가지도록 설계되는 것이 바람직하다. 따라서, 상기 나노와이어(200)의 측벽과 수평면이 이루는 각도는 15° ∼ 90°의 범위 내에서 선택되는 것이 바람직하다.
한편, 각 나노와이어(200)의 상부 직경과 하부 직경은 나노 스케일의 소자 제조를 위해 5nm ∼ 1μm의 범위 내에서 선택되는 것이 바람직하다. 또한, 복수개의 나노와이어들(200) 사이의 간격은 15nm ∼ 10μm의 범위 내에서 선택되도록 형성하는 것이 바람직하다.
도 6d를 참조하면, 복수개의 나노와이어(200)의 표면을 따라 상기 p형 반도체층(200) 상에 n형 반도체층(300)을 형성한다. 상기 n형 반도체층(300)은 n형으로 도핑된 실리콘층일 수 있다. 상기 n형 반도체층(300)은 증착 또는 이온 주입 공정을 통해 형성될 수 있다. 상기 n형 반도체층(300)은 10nm ∼ 500nm 의 두께를 가지도록 형성하는 것이 바람직하다.
도 6e를 참조하면, n형 반도체층(300) 상에 투명 전극층(400)을 형성할 수 있다. 상기 투명 전극층(400)은 더 많은 태양광이 입사되도록 하기 위해 투과성을 가지는 도전성 물질로 이루어질 수 있다. 일 예로, 상기 투명 전극층(400)은 탄소 동소체, 투명 전도성 산화물 및 금속 중에서 선택되는 적어도 어느 하나로 이루어질 수 있다. 상기 투명 전극층(400)은 열증착, 전자빔 증착, RF 스퍼터링 또는 마그네트론 스퍼터링 등을 이용하여 형성할 수 있다.
도 6f 및 6g를 참조하면, 투명 전극층(400)이 외부 회로에 연결될 수 있도록 상기 투명 전극층(400) 상의 일부에 전면전극(500)을 형성할 수 있다. 또한, p형 반도체층(200)이 외부 회로에 연결될 수 있도록 기판(100)의 이면에 후면전극(600)을 형성할 수 있다. 상기 전극들(500, 600)은 우수한 도전성을 가지는 금속 또는 이들의 합금일 수 있다. 상기 전극들(500, 600)은 열증착, 진공 증착 등을 이용하여 형성할 수 있다. 이 때, 기 형성된 복수개의 나노와이어들(200)을 보호하기 위해 상기 투명 전극층(400) 상에 포토레지스트(140b)를 도포할 수 있다.
도 6h를 참조하면, 투명 전극층(400)의 전면을 덮도록 절연막(700)을 형성한다. 상기 절연막(700)은 복수개의 나노와이어(200) 사이를 충진하여, 상기 복수개의 나노와이어(200)를 지지, 고정할 수 있다. 상기 절연막(700)은 투명 절연막일 수 있다. 일 예로, 상기 절연막(700)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 투명성이 있고, 패시베이션(passivation) 역할을 할 수 있는 물질이라면 어느 것이든 사용할 수 있다. 상기 절연막(700)은 스퍼터링 또는 화학 기상 증착(CVD) 등을 이용하여 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 의한 나노와이어를 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 나노와이어(200)는 상부 직경이 하부 직경보다 큰 역 원뿔형 구조와, 상부 직경이 하부 직경보다 작은 원뿔형 구조를 결합한 형태의 모래시계형 또는 다이아몬드형 구조를 가질 수 있다. 상기 모래시계형 구조는 기판(100) 방향으로 원뿔형 구조가 배치되고, 상기 원뿔형 구조의 상부에 역 원뿔형 구조가 배치되는 구조이다. 이와는 반대로, 다이아몬드형 구조는 기판(100) 방향으로 역 원뿔형 구조가 배치되고, 상기 역 원뿔형 구조의 상부에 원뿔형 구조가 배치되는 구조이다.
이 때, 상기 모래시계형 또는 다이아몬드형 구조의 나노와이어(200)의 양 측벽의 기울기는, 일정 기점을 기준으로 변화할 수 있다.
그러나, 나노와이어(200)의 형태는 이에 한정되는 것은 아니며, 광의 전반사를 이용할 수 있는 구조라면, 어떤 형태의 나노와이어(200)든 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (15)

  1. 일면에 후면전극이 위치하는 기판;
    상기 기판의 이면 상에, 상기 기판에 수직 방향으로 이격 배치된 복수개의 나노와이어들을 포함하는 p형 반도체층;
    상기 복수개의 나노와이어들의 표면을 따라 상기 p형 반도체층 상에 위치하는 n형 반도체층;
    상기 n형 반도체층 상에 위치하는 전면전극; 및
    상기 n형 반도체층을 덮도록 형성되며, 상기 복수개의 나노와이어들 사이를 충진하는 절연막을 포함하고,
    상기 복수개의 나노와이어들 각각은 경사진 측벽을 가지는 태양전지.
  2. 제1항에 있어서,
    상기 복수개의 나노와이어들 각각은, 상부에서 하부로 갈수록 직경이 감소하는 역 원뿔형 구조를 가지는 태양전지.
  3. 제1항에 있어서,
    상기 복수개의 나노와이어들 각각은, 상부에서 하부로 갈수록 직경이 감소하는 역 원뿔형 구조와, 상부에서 하부로 갈수록 직경이 증가하는 원뿔형 구조를 결합한 모래시계형 또는 다이아몬드형 구조를 가지는 태양전지.
  4. 제1항에 있어서,
    상기 복수개의 나노와이어들 각각의 측벽이 수평면과 이루는 각도는 15°∼ 90°인 태양전지.
  5. 제1항에 있어서,
    상기 복수개의 나노와이어들 각각의 간격은 15nm ∼ 10μm인 태양전지.
  6. 제1항에 있어서,
    상기 n형 반도체층의 전면에 위치하는 투명 전극층을 더 포함하는 태양전지.
  7. 제1항에 있어서,
    상기 기판과 상기 p형 반도체층은 일체로 형성되는 태양전지.
  8. 제1항에 있어서,
    상기 기판과 상기 p형 반도체층은 p형 실리콘을 함유하는 태양전지.
  9. 기판을 제공하는 단계;
    상기 기판 상에 경사진 측벽을 가지는 복수개의 나노와이어들을 포함하는 p형 반도체층을 형성하는 단계;
    상기 복수개의 나노와이어들의 표면을 따라 상기 p형 반도체층 상에 n형 반도체층을 형성하는 단계;
    상기 n형 반도체층 상에 전면전극을 형성하고, 상기 기판의 이면에 후면전극을 형성하는 단계; 및
    상기 n형 반도체층의 전면에, 상기 복수개의 나노와이어들 사이의 공간을 충진하는 절연막을 형성하는 단계를 포함하는 태양전지의 제조방법.
  10. 제9항에 있어서,
    상기 복수개의 나노와이어들 각각은, 상부에서 하부로 갈수록 직경이 감소하는 역 원뿔형 구조를 가지도록 형성되는 태양전지의 제조방법.
  11. 제9항에 있어서,
    상기 p형 반도체층은 상기 기판을 식각하여, 상기 기판과 일체로 형성하는 태양전지의 제조방법.
  12. 제11항에 있어서,
    상기 기판을 비등방성 식각하여, 경사진 측벽을 가지는 복수개의 나노와이어를 포함하는 p형 반도체층을 형성하는 태양전지의 제조방법.
  13. 제9항에 있어서,
    상기 p형 반도체층은
    상기 기판의 상부에 나노와이어 패턴을 형성하는 단계; 및
    상기 나노와이어 패턴의 상부에 하드 마스크를 형성하고, 상기 나노와이어 패턴을 따라 상기 기판을 식각하는 단계를 거쳐 형성되는 태양전지의 제조방법.
  14. 제13항에 있어서,
    상기 기판의 상부에 나노와이어 패턴을 형성하는 단계는 전자빔 리소그래피, 이온빔 리소그래피, X선 리소그래피, 극자외선 리소그래피, 포토 리소그래피 및 나노 임프린트 리소그래피 중에서 선택되는 어느 하나로 수행되는 태양전지의 제조방법.
  15. 제9항에 있어서,
    상기 복수개의 나노와이어들의 표면을 따라 상기 p형 반도체층 상에 상기 n형 반도체층을 형성하는 단계 이후에, 상기 n형 반도체층 상에 투명 전극층을 형성하는 단계를 더 포함하는 태양전지의 제조방법.
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