WO2013038860A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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透 日吉
増田　健良
和田　圭司
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    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to a silicon carbide semiconductor device including a silicon carbide layer provided with a groove and a method for manufacturing the same.
  • SiC silicon carbide
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the side wall of the gate groove is tapered. Specifically, a gate groove formed in the semiconductor layer by performing isotropic etching after partially removing the semiconductor layer made of silicon carbide by anisotropic etching using an etching mask having an opening pattern The side wall is tapered.
  • the side wall When the side wall is formed by isotropic etching as disclosed in this publication, the side wall may be a so-called semipolar plane such as a plane whose plane orientation is ⁇ 0-33-8 ⁇ . It was difficult. For this reason, it has been difficult to sufficiently increase the channel mobility along the side wall.
  • the present inventors have found a method of making the side wall of the groove a so-called semipolar surface such as a surface having a plane orientation of ⁇ 0-33-8 ⁇ .
  • a method for suppressing variation in channel length has been found.
  • device characteristics such as MOSFET threshold values vary.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to improve a channel mobility and suppress variations in channel length and a silicon carbide semiconductor device therefor It is to provide a manufacturing method.
  • the silicon carbide semiconductor device of the present invention has a substrate and a silicon carbide layer.
  • the substrate is made of silicon carbide having a single crystal structure of either hexagonal system or cubic system.
  • the substrate is provided with a main surface having an off angle within 5 degrees from the reference plane.
  • the reference plane is the ⁇ 000-1 ⁇ plane for the hexagonal system and the ⁇ 111 ⁇ plane for the cubic system.
  • the silicon carbide layer is formed epitaxially on the main surface of the substrate.
  • the silicon carbide layer is provided with a groove having first and second side walls facing each other.
  • Each of the first and second sidewalls includes a channel region.
  • Each of the first and second side walls substantially includes either the ⁇ 0-33-8 ⁇ plane or the ⁇ 01-1-4 ⁇ plane in the case of the hexagonal system, and the cubic system. Substantially includes ⁇ 100 ⁇ faces.
  • the sidewall substantially includes one of the ⁇ 0-33-8 ⁇ plane and the ⁇ 01-1-4 ⁇ plane.
  • the crystal plane constituting the sidewall is the ⁇ 0-33-8 ⁇ plane.
  • the ⁇ 01-1-4 ⁇ plane, and the crystal plane constituting the side wall is the ⁇ 0-33-8 ⁇ plane or ⁇ 01-1-4 plane in the ⁇ 1-100> direction ⁇
  • the off angle with respect to the surface is a surface of -3 ° or more and 3 ° or less.
  • the “off angle with respect to the ⁇ 0-33-8 ⁇ plane or the ⁇ 01-1-4 ⁇ plane in the ⁇ 1-100> direction” refers to the plane extending in the ⁇ 1-100> direction and the ⁇ 0001> direction.
  • the side wall substantially includes the ⁇ 100 ⁇ plane means that the crystal plane constituting the side wall is the ⁇ 100 ⁇ plane, and the crystal plane constituting the side wall is an arbitrary crystal from the ⁇ 100 ⁇ plane. It means a crystal plane having an off angle of ⁇ 3 ° to 3 ° in the orientation.
  • the side wall is substantially one of the ⁇ 0-33-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane, that is, a stable semipolar plane. ing.
  • channel mobility can be increased.
  • the main surface of the substrate since the main surface of the substrate has an off angle within 5 degrees from the reference plane, the main surface of the silicon carbide layer epitaxially formed thereon is also within 5 degrees from the reference plane. Has an off angle.
  • the difference in inclination of each of the first and second side walls with respect to the main surface of the silicon carbide layer can be suppressed. Therefore, variation in length along the side wall of the channel region, that is, variation in channel length can be suppressed.
  • the difference in inclination of each of the first and second side walls with respect to the main surface is 10 degrees or less.
  • the off angle is 0.5 degrees or more.
  • the speed of epitaxial growth on the substrate can be increased.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention includes the following steps.
  • a substrate is prepared.
  • the substrate is made of silicon carbide having a single crystal structure of either hexagonal system or cubic system.
  • the substrate is provided with a main surface having an off angle within 5 degrees from the reference plane.
  • the reference plane is the ⁇ 000-1 ⁇ plane for the hexagonal system and the ⁇ 111 ⁇ plane for the cubic system.
  • a silicon carbide layer is formed epitaxially on the main surface of the substrate.
  • a groove having first and second side walls facing each other is formed in the silicon carbide layer.
  • the step of forming the groove includes a step of providing a mask layer having a pattern on the silicon carbide layer and a step of partially etching the silicon carbide layer using the mask layer as a mask.
  • the etching step includes a step of forming the first and second sidewalls by heating the silicon carbide layer in a reaction gas containing oxygen and chlorine.
  • Each of the first and second side walls substantially includes one of the ⁇ 0-33-8 ⁇ plane and the ⁇ 01-1-4 ⁇ plane in the case of the hexagonal system, and in the case of the cubic system, It includes substantially the ⁇ 100 ⁇ plane.
  • the present inventors heated the silicon carbide layer while bringing a reactive gas containing oxygen and chlorine into contact with the silicon carbide layer (a single crystal layer of silicon carbide), thereby ⁇ 0-33 described above. It was found that the ⁇ 8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane and the ⁇ 100 ⁇ plane can be self-formed.
  • the main surface of the substrate since the main surface of the substrate has an off angle within 5 degrees from the reference plane, the main surface of the silicon carbide layer epitaxially formed thereon is also off within 5 degrees from the reference plane. Has horns. Thereby, the difference in inclination of each of the first and second side walls with respect to the main surface of the silicon carbide layer can be suppressed. Therefore, the length of a channel provided along the side wall, that is, variation in channel length can be suppressed.
  • the etching step includes a step of supplying a reactive gas to the silicon carbide layer under a condition that a ratio of a flow rate of oxygen to a flow rate of chlorine is 0.1 or more and 2.0 or less.
  • the etching step includes a step of setting the temperature of the silicon carbide layer to 700 ° C. or more and 1200 ° C. or less. Thereby, a desired surface can be more reliably included in each of the first and second side walls.
  • channel mobility in a silicon carbide semiconductor device having a channel region along the side wall of the groove, channel mobility can be increased and variation in channel length can be suppressed.
  • FIG. 1 is a schematic plan view showing a first embodiment of a semiconductor device according to the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG.
  • FIG. 2 is a schematic plan view showing the shape of a groove having a side wall provided in the silicon carbide layer of FIG. 1. It is the elements on larger scale of FIG. 3, and is a figure which shows the asymmetry of a groove
  • FIG. 5 is a schematic cross-sectional view taken along line VV in FIG. 4.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic perspective view for explaining a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS
  • FIG. 3 is a schematic cross-sectional view for describing a method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 5 is a schematic cross-sectional view for explaining a modification of the method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 5 is a schematic cross-sectional view for explaining a modification of the method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3 is a schematic cross-sectional view showing a modification of the semiconductor device shown in FIGS. 1 and 2. It is a cross-sectional schematic diagram which shows Embodiment 2 of the semiconductor device by this invention.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 18.
  • FIG. 19 is a schematic cross-sectional view showing a modification of the semiconductor device shown in FIG. 18. It is a partial expanded cross section schematic diagram of the side surface of a silicon carbide layer.
  • the semiconductor device in the present embodiment is a vertical MOSFET having a trench gate.
  • This semiconductor device has a substrate 1 made of silicon carbide and a silicon carbide layer formed epitaxially on main surface MS of substrate 1.
  • the silicon carbide layer has a breakdown voltage holding layer 2 that is an epitaxial layer having an n-type conductivity, a p-type body layer 3 (p-type semiconductor layer 3) that has a p-type conductivity, and an n-type conductivity. It has an n-type source contact layer 4 and a contact region 5 whose conductivity type is p-type.
  • the substrate 1 is made of silicon carbide having a single crystal structure of either hexagonal system or cubic system.
  • the substrate 1 is provided with a main surface MS having an off angle within 5 degrees from the reference plane.
  • the reference plane is a ⁇ 000-1 ⁇ plane, and more preferably a (000-1) plane.
  • the reference plane is a ⁇ 111 ⁇ plane in the case of a cubic system.
  • the off angle is 0.5 degrees or more.
  • the silicon carbide layer is epitaxially formed on the main surface MS of the substrate 1 and has a main surface TS substantially parallel to the main surface MS.
  • the groove 6 has a side wall 20a (first side wall) and a side wall 20b (second side wall) facing each other.
  • the groove 6 has a tapered shape that widens towards the opening, so that the side walls 20a and 20b) are inclined with respect to each other.
  • Each of side walls 20 a and 20 b (generally also referred to as side wall 20) includes a channel region that is a portion on side wall 20 of p type body layer 3.
  • Each side wall 20 substantially includes one of ⁇ 0-33-8 ⁇ plane and ⁇ 01-1-4 ⁇ plane in the case of hexagonal system, and substantially ⁇ 100 in the case of cubic system. ⁇ Including the surface.
  • each of main surfaces MS and TS is inclined with respect to the reference plane.
  • the normal vector CA (FIG. 5) of the reference plane is inclined on the main surface TS toward the off-direction off-direction FF.
  • each side wall 20 since each side wall 20 has a specific crystallographic orientation, each side wall 20 is inclined by the amount corresponding to the off angle, compared to the case where the off angle is zero. As a result of this inclination, the angles THa and THb of the side walls 20a and 20b with respect to the main surface TS are different from each other. This difference increases as the off angle of the substrate 1 increases.
  • this difference is also limited by limiting the upper limit of the absolute value of the off angle of the substrate 1. Therefore, the length of the channel region provided in each of the side walls 20a and 20b, that is, the difference between the channel lengths LCa and LCb is also limited.
  • the absolute value of the difference between the angles THa and Thb is 10 degrees or less.
  • the presence of the groove 6 corresponds to the presence of a mesa structure (FIG. 3) made of a silicon carbide layer, when viewed in reverse.
  • This mesa structure has a side wall 20 and an upper surface made of a main surface TS surrounded by the side wall 20.
  • the shape of the upper surface is hexagonal as shown in FIG. 3 in the case of hexagonal crystal and rectangular or square in the case of cubic crystal.
  • the semiconductor device also includes a gate insulating film 8, a gate electrode 9, an interlayer insulating film 10, a source electrode 12, a source wiring electrode 13, a drain electrode 14, and a back surface protective electrode 15.
  • the breakdown voltage holding layer 2 is formed on one main surface of the substrate 1.
  • a p-type body layer 3 is formed on the breakdown voltage holding layer 2.
  • An n-type source contact layer 4 is formed on the p-type body layer 3.
  • a p-type contact region 5 is formed so as to be surrounded by the n-type source contact layer 4.
  • a gate insulating film 8 is formed on the side wall 20 and the bottom wall of the trench 6. This gate insulating film 8 extends to the upper surface of the n-type source contact layer 4.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the inside of the trench 6 (that is, so as to fill a space between adjacent mesa structures).
  • the upper surface of the gate electrode 9 has substantially the same height as the upper surface of the portion located on the upper surface of the n-type source contact layer 4 in the gate insulating film 8.
  • An interlayer insulating film 10 is formed so as to cover a portion of the gate insulating film 8 extending to the upper surface of the n-type source contact layer 4 and the gate electrode 9.
  • an opening 11 is formed so as to expose a part of the n-type source contact layer 4 and the p-type contact region 5.
  • a source electrode 12 is formed so as to fill the inside of the opening 11 and to be in contact with a part of the p-type contact region 5 and the n-type source contact layer 4.
  • Source wiring electrode 13 is formed to be in contact with the upper surface of source electrode 12 and to extend on the upper surface of interlayer insulating film 10.
  • a drain electrode 14 is formed on the back surface of the substrate 1 opposite to the main surface on which the breakdown voltage holding layer 2 is formed.
  • the drain electrode 14 is an ohmic electrode.
  • a back surface protection electrode 15 is formed on the surface opposite to the surface facing the substrate 1.
  • the side wall 20 (side wall of the mesa structure) of the groove 6 is inclined, and the side wall of the silicon carbide that forms the breakdown voltage holding layer 2 is hexagonal. In some cases, it is substantially the ⁇ 0-33-8 ⁇ plane.
  • the off-angle relative to the ⁇ 0-33-8 ⁇ plane in the ⁇ 1-100> direction is -3 ° or more and 3 ° or less, more preferably -1 ° or more.
  • the surface is 1 ° or less.
  • these so-called semipolar side walls can be used as a channel region which is an active region of a semiconductor device.
  • these side walls are stable crystal planes, when the side walls are used for the channel region, higher channel mobility is obtained than when other crystal planes (for example, (0001) plane) are used for the channel region.
  • the leakage current can be sufficiently reduced and a high breakdown voltage can be obtained.
  • a reverse bias is applied between p type body layer 3 and breakdown voltage holding layer 2 having an n conductivity type. It becomes a non-conductive state.
  • a positive voltage is applied to the gate electrode 9
  • an inversion layer is formed in the channel region in the vicinity of the region in contact with the gate insulating film 8 in the p-type body layer 3.
  • the n-type source contact layer 4 and the breakdown voltage holding layer 2 are electrically connected.
  • a current flows between the source electrode 12 and the drain electrode 14.
  • FIGS. 1 and 2 Next, a method of manufacturing the semiconductor device according to the present invention shown in FIGS. 1 and 2 will be described with reference to FIGS.
  • substrate 1 made of silicon carbide is prepared.
  • the substrate 1 has a single crystal structure of either hexagonal system or cubic system.
  • the substrate 1 is provided with a main surface MS having an off angle within 5 degrees from the above-described reference plane.
  • the reference plane is the ⁇ 000-1 ⁇ plane for the hexagonal system and the ⁇ 111 ⁇ plane for the cubic system.
  • an epitaxial layer of silicon carbide having n type conductivity is formed on main surface MS of substrate 1.
  • the epitaxial layer becomes the breakdown voltage holding layer 2.
  • Epitaxial growth for forming the breakdown voltage holding layer 2 is a CVD using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. (Chemical Vapor Deposition) method. At this time, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as an n-type impurity.
  • the concentration of the n-type impurity in the breakdown voltage holding layer 2 can be set to, for example, 5 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the p-type body layer 3 and the n-type source contact layer 4 are formed by implanting ions into the upper surface layer of the breakdown voltage holding layer 2.
  • an impurity having a p-type conductivity such as aluminum (Al) is implanted.
  • the depth of the region where the p-type body layer 3 is formed can be adjusted by adjusting the acceleration energy of the implanted ions.
  • an n-type source contact layer 4 is formed by ion-implanting an impurity of n-type conductivity into the breakdown voltage holding layer 2 in which the p-type body layer 3 is formed.
  • phosphorus or the like can be used as the n-type impurity.
  • a mask layer 17 is formed on the upper surface of the n-type source contact layer 4.
  • an insulating film such as a silicon oxide film can be used.
  • the following steps can be used. That is, a silicon oxide film is formed on the upper surface of the n-type source contact layer 4 using a CVD method or the like. Then, a resist film (not shown) having a predetermined opening pattern is formed on the silicon oxide film by using a photolithography method. Using this resist film as a mask, the silicon oxide film is removed by etching. Thereafter, the resist film is removed. As a result, a mask layer 17 having an opening pattern is formed in a region where the groove 16 shown in FIG. 8 is to be formed.
  • etching for example, reactive ion etching (RIE) or ion milling can be used.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • RIE inductively coupled plasma
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • a thermal etching process for exposing a predetermined crystal plane in the breakdown voltage holding layer 2, the p-type body layer 3 and the n-type source contact layer 4 is performed.
  • etching thermal etching
  • a mixed gas of oxygen gas and chlorine gas as a reaction gas
  • the heat treatment temperature is preferably 700 ° C. or higher and 1200 ° C. or lower.
  • the lower limit of this temperature is more preferably 800 ° C, and still more preferably 900 ° C.
  • the upper limit of this temperature is more preferably 1100 ° C., still more preferably 1000 ° C.
  • the etching rate in the thermal etching process for forming the surface including the ⁇ 0-33-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, or the ⁇ 100 ⁇ plane can be set to a sufficiently practical value. Therefore, the processing time of the process can be sufficiently shortened.
  • the inventors preferably set the ratio of the flow rate of oxygen to the flow rate of chlorine supplied in this thermal etching to be 0.1 or more and 2.0 or less, and more preferably the lower limit of this ratio is 0.25. .
  • a plane including the ⁇ 0-33-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, or the ⁇ 100 ⁇ plane can be reliably formed.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the etching rate of SiC is, for example, about 70 ⁇ m / hr.
  • silicon oxide (SiO 2 ) is used as the mask layer 17, the selectivity ratio of SiC to SiO 2 can be extremely increased, so that the mask layer 17 made of SiO 2 is substantially not etched during SiC etching. Not etched.
  • the crystal plane exposed at the side wall 20 may be substantially a ⁇ 0-33-8 ⁇ plane. That is, in the etching under the conditions described above, the ⁇ 0-33-8 ⁇ plane which is the crystal plane with the slowest etching rate is self-formed as the sidewall 20 of the groove 6. As a result, a structure as shown in FIG. 9 is obtained.
  • the crystal plane constituting the side wall 20 may be a ⁇ 01-1-4 ⁇ plane. In the case of a cubic system, the crystal plane constituting the side wall 20 may be a ⁇ 100 ⁇ plane.
  • the mask layer 17 is removed by an arbitrary method such as etching. Thereafter, a resist film (not shown) having a predetermined pattern is formed by photolithography so as to extend from the inside of the trench 6 to the upper surface of the n-type source contact layer 4.
  • a resist film having an opening pattern formed at the bottom of the groove 6 and a part of the upper surface of the n-type source contact layer 4 is used.
  • an impurity having a conductivity type of p type is ion-implanted to form an electric field relaxation region 7 at the bottom of the trench 6, and a conductive region in a partial region of the n-type source contact layer 4.
  • a contact region 5 having a p-type is formed. Thereafter, the resist film is removed. As a result, a structure as shown in FIGS. 10 and 11 is obtained.
  • the planar shape of the groove 6 is a mesh shape in which the planar shape of the unit cell (the annular groove 6 surrounding one mesa structure) is a hexagonal shape.
  • the p-type contact region 5 is disposed substantially at the center of the upper surface of the mesa structure as shown in FIG.
  • the planar shape of the p-type contact region 5 is the same as the outer peripheral shape of the upper surface of the mesa structure, and is a hexagonal shape.
  • an activation annealing step for activating the impurities implanted by the above-described ion implantation is performed.
  • annealing is performed without forming a cap layer on the surface of the epitaxial layer made of silicon carbide (for example, on the side wall of the mesa structure).
  • the inventors do not deteriorate the surface properties of the above-described ⁇ 0-33-8 ⁇ plane even if the activation annealing treatment is performed without forming a protective film such as a cap layer on the surface. It was found that sufficient surface smoothness can be maintained.
  • the activation annealing step is directly performed by omitting the step of forming the protective film (cap layer) before the activation annealing treatment, which has been conventionally considered necessary.
  • the activation annealing step may be performed after the cap layer described above is formed.
  • the activation annealing treatment may be performed by providing a cap layer only on the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • a gate insulating film 8 is formed so as to extend from the inside of the trench 6 to the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • gate insulating film 8 for example, an oxide film (silicon oxide film) obtained by thermally oxidizing an epitaxial layer made of silicon carbide can be used.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the inside of the trench 6.
  • the following method can be used.
  • a conductor film to be a gate electrode extending to the inside of the trench 6 and the region on the p-type contact region 5 is formed by sputtering or the like.
  • any material such as metal can be used as long as it is a conductive material.
  • a portion of the conductor film formed in a region other than the inside of the groove 6 is removed by using an arbitrary method such as etch back or CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • an interlayer insulating film 10 (see FIG. 14) is formed so as to cover the upper surface of the gate electrode 9 and the upper surface of the gate insulating film 8 exposed on the p-type contact region 5.
  • the interlayer insulating film any material can be used as long as it is an insulating material.
  • a resist film having a pattern is formed on the interlayer insulating film 10 by using a photolithography method. In the resist film (not shown), an opening pattern is formed in a region located on the p-type contact region 5.
  • the interlayer insulating film 10 and the gate insulating film 8 are partially removed by etching.
  • an opening 11 is formed in the interlayer insulating film 10 and the gate insulating film 8.
  • a conductor film to be the source electrode 12 is formed so as to fill the inside of the opening 11 and cover the upper surface of the resist film described above.
  • the portion of the conductor film formed on the resist film is simultaneously removed (list off).
  • the source electrode 12 can be formed by the conductor film filled in the opening 11.
  • the source electrode 12 is an ohmic electrode in ohmic contact with the p-type contact region 5 and the n-type source contact layer 4.
  • the drain electrode 14 (see FIG. 14) is formed on the back surface side of the substrate 1 (the surface side opposite to the main surface on which the breakdown voltage holding layer 2 is formed).
  • the drain electrode 14 any material can be used as long as it can make ohmic contact with the substrate 1. In this way, the structure shown in FIG. 14 is obtained.
  • the source electrode 12 contacts the upper surface of the source electrode 12 and extends on the upper surface of the interlayer insulating film 10 (see FIG. 2), and the back surface protection electrode 15 formed on the surface of the drain electrode 14 ( 2) is formed using an arbitrary method such as a sputtering method. As a result, the semiconductor device shown in FIGS. 1 and 2 can be obtained.
  • FIGS. 15 and 16 a modification of the method for manufacturing the semiconductor device according to the present invention shown in FIGS. 1 and 2 will be described.
  • the steps shown in FIGS. 6 to 8 are performed. Thereafter, the mask layer 17 shown in FIG. 8 is removed. Next, a Si coating 21 (see FIG. 15) made of silicon is formed so as to extend from the inside of the trench 16 to the upper surface of the n-type source contact layer 4.
  • silicon carbide is reconfigured in the region in contact with the Si coating 21 on the inner peripheral surface of the groove 16 and the upper surface of the n-type source contact layer 4.
  • the silicon carbide reconstructed layer 22 is formed so that the side wall of the groove has a predetermined crystal plane ( ⁇ 0-33-8 ⁇ plane). As a result, a structure as shown in FIG. 15 is obtained.
  • the remaining Si film 21 is removed.
  • etching using a mixed gas such as HNO 3 and HF can be used.
  • the surface layer of the reconstruction layer 22 described above is removed by etching. ICP-RIE can be used as the etching for removing the reconstruction layer 22.
  • the groove 6 having the inclined side surface can be formed.
  • the semiconductor device shown in FIGS. 1 and 2 can be obtained by performing the steps shown in FIGS. 10 to 14 described above.
  • the semiconductor device shown in FIG. 17 basically has the same configuration as the semiconductor device shown in FIGS. 1 and 2, but the shape of the groove 6 is different from the semiconductor device shown in FIGS. Yes. Specifically, in the semiconductor device shown in FIG. 17, the cross-sectional shape of the groove 6 is V-shaped. From a different point of view, the groove 6 of the semiconductor device shown in FIG. 17 is in a state in which the opposite side surfaces that are inclined with respect to the main surface of the substrate 1 are directly connected at the lower part thereof. An electric field relaxation region 7 is formed at the bottom of the groove 6 (the portion where the lower portions of the opposing side walls are connected to each other).
  • the same effects as those of the semiconductor device shown in FIGS. 1 and 2 can be obtained.
  • the width of the groove 6 shown in FIG. 17 is the width of the groove 6 shown in FIG. Narrower.
  • the semiconductor device shown in FIG. 17 can be smaller in size than the semiconductor device shown in FIG. 2, which is advantageous for miniaturization and higher integration of the semiconductor device.
  • the semiconductor device in the first embodiment is a MOSFET including a groove 6 (FIG. 5) having side walls 20a and 20b.
  • the semiconductor device in the second embodiment is an insulated gate bipolar transistor (IGBT) having a similar groove 6. The details will be described below.
  • the semiconductor device includes a p-type substrate 31 made of silicon carbide, a p-type epitaxial layer 36 serving as a buffer layer made of silicon carbide and having a p-type conductivity, and silicon carbide.
  • N-type epitaxial layer 32 as a breakdown voltage holding layer having n-type conductivity, silicon carbide, p-type semiconductor layer 33 corresponding to a well region having p-type conductivity, and silicon carbide
  • An n-type source contact layer 34 corresponding to an emitter region having an n-type conductivity, a contact region 35 made of silicon carbide and having a p-type conductivity, a gate insulating film 8, a gate electrode 9, and an interlayer
  • the insulating film 10 includes a source electrode 12 corresponding to the emitter electrode, a source wiring electrode 13, a drain electrode 14 corresponding to the collector electrode, and a back surface protection electrode 15.
  • the p-type epitaxial layer 36 which is a buffer layer is formed on one main surface MS of the substrate 31.
  • An n-type epitaxial layer 32 is formed on the p-type epitaxial layer 36.
  • a p-type semiconductor layer 33 is formed on the n-type epitaxial layer 32.
  • An n-type source contact layer 34 is formed on the p-type semiconductor layer 33.
  • a p-type contact region 35 is formed so as to be surrounded by the n-type source contact layer 34.
  • the trench 6 is formed by partially removing the n-type source contact layer 34, the p-type semiconductor layer 33, and the n-type epitaxial layer 32.
  • the side wall 20 of the groove 6 is an end surface inclined with respect to the main surface MS of the substrate 31.
  • the planar shape of the convex portion surrounded by the inclined end face is a hexagonal shape as in the semiconductor device shown in FIG. Yes.
  • a gate insulating film 8 is formed on the side wall 20 and the bottom wall of the groove 6. This gate insulating film 8 extends to the upper surface of the n-type source contact layer 34.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the trench 6. The upper surface of the gate electrode 9 has substantially the same height as the upper surface of the portion located on the upper surface of the n-type source contact layer 34 in the gate insulating film 8.
  • An interlayer insulating film 10 is formed so as to cover a portion of the gate insulating film 8 extending to the upper surface of the n-type source contact layer 34 and the gate electrode 9.
  • the opening 11 is formed so as to expose a part of the n-type source contact layer 34 and the p-type contact region 35.
  • Source electrode 12 is formed so as to fill the inside of opening 11 and to be in contact with part of p-type contact region 35 and n-type source contact layer 34.
  • Source wiring electrode 13 is formed to be in contact with the upper surface of source electrode 12 and to extend on the upper surface of interlayer insulating film 10.
  • the drain electrode 14 and the back surface protection electrode 15 are formed as in the semiconductor device shown in FIGS. Has been.
  • sidewall 20 of trench 6 is inclined, and the sidewall 20 forms silicon carbide constituting n-type epitaxial layer 32 and the like.
  • the crystal type is hexagonal, it is substantially the ⁇ 0-33-8 ⁇ plane.
  • the same effect as the semiconductor device shown in FIG. 1 can be obtained.
  • the side wall 20 may be substantially a ⁇ 01-1-4 ⁇ plane.
  • the inclined side wall 20 of the groove 6 may be substantially a ⁇ 100 ⁇ plane.
  • the substrate 31 passes through the p-type epitaxial layer 36 that is the buffer layer. Holes are supplied to the n-type epitaxial layer 32.
  • conductivity modulation occurs in the n-type epitaxial layer 32, and the resistance between the source electrode 12 serving as the emitter electrode and the drain electrode 14 serving as the collector electrode is remarkably reduced. That is, the IGBT is turned on.
  • FIGS. 19 to 26 a method for manufacturing the second embodiment of the semiconductor device according to the present invention will be described.
  • a substrate 31 having a p-type conductivity and made of silicon carbide is prepared.
  • the crystallographic characteristics of the substrate 31 are almost the same as those of the substrate 1 of the first embodiment except for its conductivity type.
  • a p-type epitaxial layer 36 of p-type conductivity and made of silicon carbide is formed on the main surface MS of the substrate 31 .
  • an n-type epitaxial layer 32 of silicon carbide whose conductivity type is n-type is formed on p-type epitaxial layer 36.
  • the n-type epitaxial layer 32 becomes a breakdown voltage holding layer.
  • a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) is used as a source gas, and a hydrogen gas ( It can be carried out by a CVD method using H 2 ).
  • ion implantation is performed on the upper surface layer of the n-type epitaxial layer 32 to form the p-type semiconductor layer 33 and the n-type source contact layer 34.
  • a p-type impurity such as aluminum (Al) is ion-implanted.
  • the depth of the region where the p-type semiconductor layer 33 is formed can be adjusted by adjusting the acceleration energy of the implanted ions.
  • an n-type source contact layer 34 is formed by ion-implanting impurities of n-type conductivity into the n-type epitaxial layer 32 on which the p-type semiconductor layer 33 is formed.
  • impurities of n-type conductivity For example, phosphorus or the like can be used as the n-type impurity. In this way, the structure shown in FIG. 20 is obtained.
  • a mask layer 17 is formed on the upper surface of the n-type source contact layer 34.
  • the n-type source contact layer 34, the p-type semiconductor layer 33, and a part of the n-type epitaxial layer 32 are removed by etching.
  • etching method and the like a method substantially similar to the step shown in FIG. 8 can be used. In this way, the structure shown in FIG. 21 is obtained.
  • a thermal etching step for exposing a predetermined crystal plane in the n-type epitaxial layer 32, the p-type semiconductor layer 33, and the n-type source contact layer 34 is performed.
  • the conditions for this thermal etching step can be substantially the same as the conditions for the thermal etching step described with reference to FIG.
  • the groove 6 having the side wall 20 inclined with respect to the main surface of the substrate 31 can be formed as shown in FIG. In this way, a structure as shown in FIG. 22 is obtained.
  • the mask layer 17 is removed by an arbitrary method such as etching. Thereafter, in the same manner as in the step shown in FIG. 10, a resist film (not shown) having a predetermined pattern is formed so as to extend from the inside of the trench 6 to the upper surface of the n-type source contact layer 34. It is formed using a lithography method. As the resist film, a resist film having an opening pattern formed at the bottom of the groove 6 and a part of the upper surface of the n-type source contact layer 34 is used.
  • an activation annealing step for activating the impurities implanted by the above-described ion implantation is performed.
  • a cap layer is formed particularly on the surface of the epitaxial layer made of silicon carbide (specifically, on the side wall 20 of the groove 6), as in the case of the first embodiment of the present invention already described. Annealing treatment is performed without doing.
  • the activation annealing step may be performed after the cap layer described above is formed. Further, for example, the activation annealing process may be performed by providing a cap layer only on the upper surfaces of the n-type source contact layer 34 and the p-type contact region 35.
  • a gate insulating film 8 is formed so as to extend from the inside of the trench 6 to the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • the material and forming method of the gate insulating film 8 are the same as the material and forming method of the gate insulating film 8 in FIG. In this way, the structure shown in FIG. 24 is obtained.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the inside of the trench 6.
  • a formation method of the gate electrode 9 a formation method similar to the formation method of the gate electrode 9 shown in FIG. 13 can be used.
  • an interlayer insulating film 10 (see FIG. 26) is formed so as to cover the upper surface of the gate electrode 9 and the upper surface of the gate insulating film 8 exposed on the p-type contact region 35. Any material can be used for the interlayer insulating film 10 as long as it is an insulating material.
  • an opening 11 (see FIG. 26) is formed in the interlayer insulating film 10 and the gate insulating film 8. The method for forming the opening 11 is the same as the method for forming the opening in FIG. At the bottom of the opening 11, the p-type contact region 35 and the n-type source contact layer 34 are partially exposed.
  • the source electrode 12 is formed from the conductive film filled in the opening 11 by using a method similar to the method described in FIG.
  • the source electrode 12 is an ohmic electrode in ohmic contact with the p-type contact region 35 and the n-type source contact layer 34.
  • the drain electrode 14 (see FIG. 26) is formed on the back surface side of the substrate 31 (surface side opposite to the main surface on which the n-type epitaxial layer 32 is formed).
  • the drain electrode 14 any material can be used as long as it can make ohmic contact with the substrate 31. In this way, the structure shown in FIG. 26 is obtained.
  • the semiconductor device shown in FIG. 18 can be obtained.
  • the semiconductor device shown in FIG. 27 basically has the same configuration as that of the semiconductor device shown in FIG. 18, but the shape of the groove 6 is different from that of the semiconductor device shown in FIG. Specifically, in the semiconductor device shown in FIG. 27, the cross-sectional shape of the groove 6 is V-shaped like the semiconductor device shown in FIG. An electric field relaxation region 7 is formed at the bottom of the groove 6 (the portion where the lower portions of the opposing side walls are connected to each other). Even with the semiconductor device having such a configuration, the same effect as that of the semiconductor device shown in FIG. 18 can be obtained. Further, in the semiconductor device shown in FIG. 27, since the flat bottom surface as shown in FIG.
  • the width of the groove 6 shown in FIG. 27 is the width of the groove 6 shown in FIG. Narrower.
  • the semiconductor device shown in FIG. 27 can be smaller in size than the semiconductor device shown in FIG. 18, which is advantageous for miniaturization and higher integration of the semiconductor device.
  • the crystal plane constituting the side surface of the groove 6 is the ⁇ 0-33-8 ⁇ plane.
  • the ⁇ 0-33-8 ⁇ plane is, as shown in FIG. 28, microscopically, for example, a plane 56a having a plane orientation ⁇ 0-33-8 ⁇ on the side surface of the groove 6 ( A chemically stable surface formed by alternately providing a first surface) and a surface 56b (second surface) connected to the surface 56a and having a surface orientation different from the surface orientation of the surface 56a.
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • the surface 56b has a surface orientation ⁇ 0-11-1 ⁇ .
  • the length (width) of the surface 56b in FIG. 28 may be, for example, twice the atomic spacing of Si atoms (or C atoms).
  • the silicon carbide layer may include a plurality of mesa structures in which the side wall 20 forms a side surface on the main surface located on the opposite side of the surface facing the substrates 1 and 31 as shown in FIGS. Good.
  • the surface portion of the silicon carbide layer located between the plurality of mesa structures and continuing to the side wall 20 (the bottom of the groove 6 located between the side surfaces of the plurality of mesa structures) is substantially a ⁇ 000-1 ⁇ plane. Also good.
  • the upper surface continuous with the side wall 20 may be substantially a ⁇ 000-1 ⁇ plane.
  • the surface portion or the upper surface is substantially a ⁇ 000-1 ⁇ plane when the crystal plane constituting the surface portion or the upper surface is a ⁇ 000-1 ⁇ plane, and the surface It means that the off-angle with respect to the ⁇ 000-1 ⁇ plane in the ⁇ 1-100> direction is a plane of -3 ° or more and 3 ° or less with respect to the crystal plane constituting the partial or upper surface.
  • the heat treatment such as the activation annealing described above.
  • a step of forming a cap layer on the surface portion or the upper surface of the mesa structure can be omitted for heat treatment such as activation annealing.
  • planar shape of the upper surface connected to the side wall 20 in the mesa structure may be a hexagonal shape as shown in FIGS.
  • the plurality of mesa structures may include at least three mesa structures.
  • the plurality of mesa structures may be arranged such that equilateral triangles are formed by line segments connecting the centers when viewed in plan as shown in FIG. In this case, since the mesa structure can be arranged most densely, more mesa structures can be formed on one substrate 1 and 31. For this reason, as many semiconductor devices as possible using the mesa structure can be formed from one substrate 1, 31.
  • the semiconductor device may include a source electrode 12 formed on the upper surface of the mesa structure and a gate electrode 9 formed between the plurality of mesa structures. Good.
  • the source electrode 12 and the gate electrode 9 are disposed at positions that are relatively easy to form, it is possible to suppress the manufacturing process of the semiconductor device from becoming complicated.
  • the semiconductor device may further include an electric field relaxation region 7 formed between a plurality of mesa structures.
  • the electric field relaxation region 7 exists when the drain electrode 14 is formed on the back side of the substrates 1 and 31 (the back side opposite to the main surface where silicon carbide is formed on the substrates 1 and 31).
  • the breakdown voltage between the electrode (for example, the gate electrode 9) and the drain electrode 14 between the mesa structures can be increased.
  • the semiconductor device manufacturing method may further include a step of forming the source electrode 12 on the upper surface of the mesa structure as shown in FIGS.
  • a mesa structure in which the planar shape of the upper surface is a hexagon may be formed as shown in FIG.
  • the side wall 20 of the mesa structure can be substantially constituted only by the ⁇ 0-33-8 ⁇ plane. For this reason, the integration degree of a semiconductor device can be improved by using all the side walls 20 on the outer periphery of the mesa structure as a channel region.
  • the side wall 20 is formed by a step of forming the mask layer 17 as shown in FIGS. 8 and 21, and a step of forming a mesa structure as shown in FIG. 8 and FIG. 9 or FIG. 21 and FIG. May be included.
  • a plurality of mask layers 17 having a hexagonal planar shape may be formed on the main surface of the silicon carbide layer.
  • the mask layer 17 may be used as a mask to form a mesa structure having a hexagonal planar shape on the upper surface.
  • the position of the mesa structure to be formed (that is, the position of the side wall 20) can be controlled by the pattern position of the mask layer 17. For this reason, the freedom degree of the layout of the semiconductor device formed can be raised.
  • the step of forming the side wall 20 includes a step of forming the mask layer 17 and a step of forming the recess (the groove 16 in FIGS. 8 and 21), as shown in FIGS. 9 and the step of forming the mesa structure shown in FIG. 22 may be included.
  • a plurality of mask layers 17 having a hexagonal planar shape may be formed on the main surface of the silicon carbide layer at intervals from each other.
  • the step of forming the recess (groove 16) by using the mask layer 17 as a mask, the silicon carbide layer exposed between the plurality of mask layers 17 is partially removed to form the main surface of the silicon carbide layer.
  • a recess may be formed.
  • the mesa structure in which the planar shape of the upper surface is a hexagon may be formed by partially removing the side wall of the groove 16.
  • the time for partially removing the side wall of groove 16 (for example, thermal etching) to form the mesa structure can be made shorter than when groove 16 is not previously formed in the silicon carbide layer using mask layer 17 as a mask.
  • the mesa structure side wall 20 may be formed in a self-forming manner. Specifically, by performing etching under predetermined conditions on the silicon carbide layer (for example, thermal etching with a mixed gas of oxygen and chlorine as a reaction gas and a heating temperature of 700 ° C. or more and 1200 ° C. or less), The ⁇ 0-33-8 ⁇ plane which is the slowest etching speed in the etching may be expressed in a self-forming manner.
  • a silicon film Si film 21
  • silicon carbide is present in a state where the Si film 21 exists.
  • the SiC reconstruction layer 22 may be formed on the surface, and as a result, the ⁇ 0-33-8 ⁇ surface may be formed. In this case, the ⁇ 0-33-8 ⁇ plane can be stably formed on the side wall 20.
  • the mesa structure side wall 20 and the surface portion of the silicon carbide layer (the bottom wall of the groove 6) located between the plurality of mesa structures and connected to the side wall 20 are formed in a self-forming manner. May be.
  • the ⁇ 0-33-8 ⁇ plane is exposed as the side wall 20 of the mesa structure by using a method such as the thermal etching or the formation of the SiC reconstruction layer 22 and the bottom wall of the groove 6 is exposed.
  • a predetermined crystal plane for example, (0001) plane or (000-1) plane
  • a predetermined crystal plane ( ⁇ 0-33-8 ⁇ plane) can be stably formed on the bottom wall of the groove 6 together with the side wall 20.
  • the side wall 20 may include an active region as shown in FIGS.
  • the active region includes a channel region. In this case, the characteristics such as the reduction of the leakage current and the high breakdown voltage described above can be obtained with certainty.

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Abstract

　基板（１）には、基準面から５度以内のオフ角を有する主表面（ＭＳ）が設けられている。基準面は、六方晶系の場合は｛０００－１｝面であり、立方晶系の場合は｛１１１｝面である。炭化珪素層は基板の主表面（ＭＳ）上にエピタキシャルに形成されている。炭化珪素層には、互いに対向する第１および第２の側壁（２０ａ、２０ｂ）を有する溝（６）が設けられている。第１および第２の側壁（２０ａ、２０ｂ）の各々はチャネル領域を含む。また第１および第２の側壁（２０ａ、２０ｂ）の各々は、六方晶系の場合は実質的に{０－３３－８}面および｛０１－１－４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。

Description

炭化珪素半導体装置およびその製造方法
　この発明は、炭化珪素半導体装置およびその製造方法に関し、より特定的には、溝が設けられた炭化珪素層を含む炭化珪素半導体装置およびその製造方法に関する。
　従来、半導体装置の材料として炭化珪素（ＳｉＣ）を用いることが提案されている。たとえば、炭化珪素を用いてトレンチゲート型のＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）を形成することが提案されている（特開２００８－２３５５４６号公報（特許文献１）参照）。
　この公報では、ゲート絶縁膜の耐圧を向上させるため、ゲート溝の側壁をテーパ状にすることが提案されている。具体的には、開口パターンを有するエッチングマスクを用いて炭化珪素からなる半導体層を異方性エッチングにより部分的に除去した後、等方性エッチングを行うことで、半導体層に形成されるゲート溝の側壁をテーパ状にしている。
特開２００８－２３５５４６号公報
　この公報に開示されているように側壁が等方性エッチングで形成される場合、側壁を、面方位が{０－３３－８}となっている面などの、いわゆる半極性面とすることが困難であった。このため、側壁に沿ったチャネル移動度を十分に高めることが困難であった。
　そこで本発明者らは、溝の側壁を、面方位が{０－３３－８}となっている面などの、いわゆる半極性面とする方法を見出した。またこの方法の適用に際して、チャネル長のばらつきを抑制する方法を見出した。チャネル長のばらつきが大きいと、たとえばＭＯＳＦＥＴのしきい値など、装置特性がばらついてしまう。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、チャネル移動度を高め、かつチャネル長のばらつきを抑制することができる炭化珪素半導体装置およびその製造方法を提供することである。
　本発明の炭化珪素半導体装置は基板および炭化珪素層を有する。基板は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。また基板には、基準面から５度以内のオフ角を有する主表面が設けられている。基準面は、六方晶系の場合は｛０００－１｝面であり、立方晶系の場合は｛１１１｝面である。炭化珪素層は基板の主表面上にエピタキシャルに形成されている。炭化珪素層には、互いに対向する第１および第２の側壁を有する溝が設けられている。第１および第２の側壁の各々はチャネル領域を含む。また第１および第２の側壁の各々は、六方晶系の場合は実質的に{０－３３－８}面および｛０１－１－４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。
　ここで、側壁が実質的に{０－３３－８}面および{０１－１－４}面のいずれか一方を含む、とは、側壁を構成する結晶面が{０－３３－８}面および{０１－１－４}面のいずれか一方となっている場合、および側壁を構成する結晶面について、＜１－１００＞方向における｛０－３３－８｝面または{０１－１－４}面に対するオフ角が－３°以上３°以下の面となっていることを意味する。なお、「＜１－１００＞方向における{０－３３－８}面または{０１－１－４}面に対するオフ角」とは、＜１－１００＞方向および＜０００１＞方向の張る平面への上記側壁の法線の正射影と、{０－３３－８}面または{０１－１－４}面の法線とのなす角度であり、その符号は、上記正射影が＜１－１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また、側壁が実質的に{１００}面を含む、とは、側壁を構成する結晶面が{１００}面となっている場合、および側壁を構成する結晶面が{１００}面から任意の結晶方位において－３°以上３°以下のオフ角を有する結晶面となっている場合を意味する。
　この炭化珪素半導体装置によれば、側壁が実質的に上記{０－３３－８}面、{０１－１－４}面および{１００}面のいずれか、すなわち安定的な半極性面となっている。このような側壁をチャネル領域として利用することで、チャネル移動度を高めることができる。
　またこの炭化珪素半導体装置によれば、基板の主表面が基準面から５度以内のオフ角を有するので、その上にエピタキシャルに形成された炭化珪素層の主表面も基準面から５度以内のオフ角を有する。これにより、炭化珪素層の主表面に対する第１および第２の側壁の各々の傾きの差異を抑制することができる。よってチャネル領域の側壁に沿った長さ、すなわちチャネル長のばらつきを抑制することができる。好ましくは主表面に対する第１および第２の側壁の各々の傾きの差異が１０度以下とされる。
　好ましくは上記の炭化珪素半導体装置においてオフ角は０．５度以上である。これにより、基板上におけるエピタキシャル成長の速度を高めることができる。
　本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。基板が準備される。基板は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。また基板には、基準面から５度以内のオフ角を有する主表面が設けられている。基準面は、六方晶系の場合は｛０００－１｝面であり、立方晶系の場合は｛１１１｝面である。次に基板の主表面上にエピタキシャルに炭化珪素層が形成される。次に炭化珪素層に、互いに対向する第１および第２の側壁を有する溝が形成される。溝を形成する工程は、炭化珪素層上に、パターンを有するマスク層を設ける工程と、マスク層をマスクとして用いて炭化珪素層を部分的にエッチングする工程とを含む。エッチングする工程は、酸素および塩素を含有する反応ガス中で炭化珪素層を加熱することによって、第１および第２の側壁を形成する工程を含む。第１および第２の側壁の各々は、六方晶系の場合は実質的に{０－３３－８}面および｛０１－１－４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。
　本発明者らは、炭化珪素層（炭化珪素の単結晶層）に対して、酸素及び塩素を含有する反応ガスを接触させながら、当該炭化珪素層を加熱することで、上述した{０－３３－８}面、{０１－１－４}面または{１００}面を自己形成できることを見出した。
　また上記の製造方法によれば、基板の主表面が基準面から５度以内のオフ角を有するので、その上にエピタキシャルに形成された炭化珪素層の主表面も基準面から５度以内のオフ角を有する。これにより、炭化珪素層の主表面に対する第１および第２の側壁の各々の傾きの差異を抑制することができる。よって側壁に沿って設けられるチャネルの長さ、すなわちチャネル長のばらつきを抑制することができる。
　好ましくは上記の製造方法において、エッチングする工程は、塩素の流量に対する酸素の流量の比率が０．１以上２．０以下となる条件で炭化珪素層に反応ガスを供給する工程を含む。また好ましくは上記の製造方法において、エッチングする工程は、炭化珪素層の温度を７００℃以上１２００℃以下とする工程を含む。これにより、第１および第２の側壁の各々に所望の面をより確実に含ませることができる。
　本発明によれば、溝の側壁に沿ったチャネル領域を有する炭化珪素半導体装置において、チャネル移動度を高め、かつチャネル長のばらつきを抑制することができる。
本発明による半導体装置の実施の形態１を示す平面模式図である。 図１の線分ＩＩ－ＩＩにおける断面模式図である。 図１の炭化珪素層に設けられた、側壁を有する溝の形状を示す平面模式図である。 図３の部分拡大図であり、溝の非対称性を示す図である。 図４の線分Ｖ－Ｖにおける断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための斜視模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法の変形例を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法の変形例を説明するための断面模式図である。 図１および図2に示した半導体装置の変形例を示す断面模式図である。 本発明による半導体装置の実施の形態２を示す断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の製造方法を説明するための断面模式図である。 図１８に示した半導体装置の変形例を示す断面模式図である。 炭化珪素層の側面の部分拡大断面模式図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　（実施の形態１）
　主に図１～図３を参照して、本実施の形態における半導体装置は、トレンチゲートを有する縦型ＭＯＳＦＥＴである。この半導体装置は、炭化珪素からなる基板１と、基板１の主表面ＭＳ上にエピタキシャルに形成された炭化珪素層とを有する。炭化珪素層は、導電型がｎ型であるエピタキシャル層である耐圧保持層２と、導電型がｐ型であるｐ型ボディ層３（ｐ型半導体層３）と、導電型がｎ型であるｎ型ソースコンタクト層４と、導電型がｐ型であるコンタクト領域５とを有する。
　基板１は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。また基板１には、基準面から５度以内のオフ角を有する主表面ＭＳが設けられている。基準面は、六方晶系の場合は｛０００－１｝面であり、より好ましくは（０００－１）面である。また基準面は立方晶系の場合は｛１１１｝面である。好ましくは、オフ角は０．５度以上である。
　上記炭化珪素層は基板１の主表面ＭＳ上にエピタキシャルに形成されており、主表面ＭＳと実質的に平行な主表面ＴＳを有する。溝６は、互いに対向する側壁２０ａ（第１の側壁）および側壁２０ｂ（第２の側壁）を有する。溝６は、開口に向かって広がるようなテーパ形状を有し、よって側壁２０ａおよび２０ｂ）は互いに傾いている。側壁２０ａおよび２０ｂ（総称して側壁２０ともいう）の各々は、ｐ型ボディ層３の側壁２０上の部分であるチャネル領域を含む。また各側壁２０は、六方晶系の場合は実質的に{０－３３－８}面および｛０１－１－４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。
　図４および図５を参照して、基板１のオフ角がゼロでない場合、主表面ＭＳおよびＴＳの各々は基準面に対して傾斜している。言い換えれば、基準面の法線ベクトルＣＡ（図５）は主表面ＴＳ上においてオフ角のオフ方位ＦＦに向かって傾斜している。一方、各側壁２０は結晶学的に特定の面方位を有することから、オフ角がゼロの場合に比して、オフ角の分だけ各側壁２０は傾斜している。この傾斜の結果、主表面ＴＳに対する側壁２０ａおよび２０ｂのそれぞれの角度ＴＨａおよびＴＨｂは、互いに異なっている。この相違は、基板１のオフ角が大きくなるほど増大する。したがって、基板１のオフ角の絶対値の上限が制限されることで、この相違も制限される。よって側壁２０ａおよび２０ｂのそれぞれに設けられるチャネル領域の長さ、すなわちチャネル長ＬＣａおよおびＬＣｂの相違も制限される。好ましくは、角度ＴＨａおよびＴｈｂの間の相違の絶対値は１０度以下である。
　なお溝６の存在は、逆の見方をすれば、炭化珪素層から作られたメサ構造（図３）の存在に対応している。このメサ構造は、側壁２０と、側壁２０に囲まれた主表面ＴＳからなる上面とを有する。好ましくはこの上面の形状は、六方晶の場合、図３に示すように六角形であり、立方晶の場合、長方形または正方形である。
　また半導体装置は、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを有する。
　次に半導体装置の詳細について説明する。耐圧保持層２は、基板１の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより、溝６により囲まれたメサ構造が形成されている。
　溝６の側壁２０および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するように（つまり隣接するメサ構造の間の空間を充填するように）ゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
　図１および図２に示した半導体装置においては、溝６の側壁２０（メサ構造の側壁）が傾斜するとともに、当該側壁は、耐圧保持層２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０－３３－８}面となっている。具体的には、当該側壁を構成する結晶面について、＜１－１００＞方向における｛０－３３－８｝面に対するオフ角が－３°以上３°以下の面、より好ましくは－１°以上１°以下の面となっている。図２から分かるように、これらのいわゆる半極性面となっている側壁を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁は安定な結晶面であるため、当該側壁をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を得られるとともに、リーク電流を十分低減でき、また高い耐圧を得ることができる。
　次に半導体装置の動作について簡単に説明する。図２を参照して、ゲート電極９にしきい値以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。
　次に、図６～図１４を参照して、図１および図２に示した本発明による半導体装置の製造方法を説明する。
　まず、図６を参照して、炭化珪素から作られた基板１が準備される。基板１は、六方晶系および立方晶系のいずれかの単結晶構造を有する。また基板１には、上述した基準面から５度以内のオフ角を有する主表面ＭＳが設けられている。基準面は、六方晶系の場合は｛０００－１｝面であり、立方晶系の場合は｛１１１｝面である。次に基板１の主表面ＭＳ上に、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層は耐圧保持層２となる。耐圧保持層２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のｎ型不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
　次に、図７に示すように、耐圧保持層２の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４を形成する。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。また導電型がｎ型の不純物を、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。
　次に、図８に示すように、ｎ型ソースコンタクト層４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図８に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
　そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチング（ＲＩＥ）またはイオンミリングを用いることができる。ＲＩＥとしては特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、図２の溝６が形成されるべき領域に、側壁が基板１の主表面に対してほぼ垂直な溝１６を形成することができる。
　次に、図９に示すように、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面を表出させる熱エッチング工程を実施する。具体的には、溝１６（図８）の側壁を、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１２００℃以下としたエッチング(熱エッチング）を行なう。熱処理温度は、好ましくは７００℃以上１２００℃以下である。この温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。またこの温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。この場合、上記{０－３３－８}面、{０１－１－４}面または{１００}面を含む面を形成する熱エッチング工程でのエッチング速度を十分実用的な値とすることができるので、当該工程の処理時間を十分短くすることができる。
　ここで、上記熱エッチング工程の条件については、ＳｉＣ＋ｍＯ２＋ｎＣｌ２→ＳｉＣｌｘ＋ＣＯｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進み、ｘ＝４、ｙ＝２という条件の場合が最も反応(熱エッチング）が進む。ただし上記ｍおよびｎは、実際に反応している酸素ガスおよび塩素ガスの量を表しており、プロセスガスとして供給される量とは異なる。本発明者らは、この熱エッチングにおいて供給される塩素の流量に対する酸素の流量の比率が０．１以上２．０以下となることが好ましく、より好ましくはこの比率の下限は０．２５である。この場合、上記{０－３３－８}面、{０１－１－４}面または{１００}面を含む面を確実に形成することができる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク層１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク層１７は実質的にエッチングされない。
　なお六方晶系の場合、側壁２０において露出する結晶面は実質的に{０－３３－８}面となってもよい。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０－３３－８}面が溝６の側壁２０として自己形成される。この結果、図９に示すような構造を得る。なお側壁２０を構成する結晶面は{０１－１－４}面となってもよい。また立方晶系である場合には、側壁２０を構成する結晶面は{１００}面であってもよい。
　次に、マスク層１７をエッチングなど任意の方法により除去する。その後、溝６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後レジスト膜を除去する。この結果、図１０および図１１に示すような構造を得る。図１１から分かるように、溝６の平面形状は、単位胞（１つのメサ構造を取り囲む環状の溝６）の平面形状が六角形状である網目形状となっている。また、ｐ型のコンタクト領域５は、図１１に示すようにメサ構造の上部表面におけるほぼ中央部に配置されている。また、ｐ型のコンタクト領域５の平面形状は、メサ構造の上部表面の外周形状と同じであって、六角形状となっている。
　そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面上（たとえばメサ構造の側壁上）に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０－３３－８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　次に、図１２に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８としては、たとえば炭化珪素からなるエピタキシャル層を熱酸化することにより得られる酸化膜（酸化珪素膜）を用いることができる。
　次に、図１３に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、溝６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ（Chemical　Mechanical　Polishing）法など任意の方法を用いて、溝６の内部以外の領域に形成された導電体膜の部分を除去する。この結果、溝６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。
　次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図１４参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
　そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１４参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図１４参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
　また、基板１の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図１４参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図１４に示す構造を得る。
　その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図２参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図２参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１および図２に示す半導体装置を得ることができる。
　次に、図１５および図１６を参照して、図１および図２に示した本発明による半導体装置の製造方法の変形例を説明する。
　本発明による半導体装置の製造方法の変形例では、まず図６～図８に示した工程を実施する。その後、図８に示したマスク層１７を除去する。次に、溝１６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように珪素からなるＳｉ被膜２１（図１５参照）を形成する。この状態で、熱処理を行なうことにより、溝１６の内周面およびｎ型ソースコンタクト層４の上部表面のＳｉ被膜２１と接触した領域において炭化珪素の再構成が起きる。このようにして、図１５に示すように、溝の側壁が所定の結晶面（{０－３３－８}面）となるように炭化珪素の再構成層２２が形成される。この結果、図１５に示すような構造を得る。
　この後、残存しているＳｉ被膜２１を除去する。Ｓｉ被膜２１の除去方法としては、たとえばＨＮＯ3とＨＦ等の混合ガスを用いたエッチングを用いることができる。その後、さらに上述した再構成層２２の表面層をエッチングにより除去する。再構成層２２を除去するためのエッチングとしては、ＩＣＰ－ＲＩＥを用いることができる。この結果、図１６に示すように傾斜した側面を有する溝６を形成できる。
　この後、先に説明した図１０～図１４に示した工程を実施することにより、図１および図２に示した半導体装置を得ることができる。
　次に、図１７を参照して、図１および図２に示した半導体装置の変形例を説明する。図１７に示した半導体装置は、基本的には図１および図２に示した半導体装置と同様の構成を備えるが、溝６の形状が図１および図２に示した半導体装置とは異なっている。具体的には、図１７に示した半導体装置では、溝６の断面形状がＶ字状となっている。また、異なる観点から言えば、図１７に示した半導体装置の溝６は、基板１の主表面に対して傾斜した、互いに対向する側面が、その下部で直接接続された状態になっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。
　このような構成の半導体装置によっても、図１および図２に示した半導体装置と同様の効果を得ることができる。さらに、図１７に示した半導体装置では、溝６において図２に示したような平坦な底面が形成されていないため、図１７に示した溝６の幅は図２に示した溝６の幅より狭くなっている。この結果、図１７に示した半導体装置では、図２に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
　（実施の形態２）
　上記実施の形態１における半導体装置は、側壁２０ａおよび２０ｂを有する溝６（図５）を含むＭＯＳＦＥＴである。実施の形態２における半導体装置は、同様の溝６を有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。以下にその詳細について説明する。
　図１８に示すように、半導体装置は、炭化珪素からなる導電型がｐ型の基板３１と、炭化珪素からなり、導電型がｐ型であるバッファ層としてのｐ型エピタキシャル層３６と、炭化珪素からなり、導電型がｎ型である耐圧保持層としてのｎ型エピタキシャル層３２と、炭化珪素からなり、導電型がｐ型であるウェル領域に対応するｐ型半導体層３３と、炭化珪素からなり、導電型がｎ型であるエミッタ領域に対応するｎ型ソースコンタクト層３４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域３５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極に対応するソース電極１２と、ソース配線電極１３と、コレクタ電極に対応するドレイン電極１４と、裏面保護電極１５とを有する。
　バッファ層であるｐ型エピタキシャル層３６は、基板３１の一方の主表面ＭＳ上に形成されている。ｐ型エピタキシャル層３６上にはｎ型エピタキシャル層３２が形成されている。ｎ型エピタキシャル層３２上にはｐ型半導体層３３が形成されている。ｐ型半導体層３３上には、ｎ型ソースコンタクト層３４が形成されている。このｎ型ソースコンタクト層３４に取囲まれるように、ｐ型のコンタクト領域３５が形成されている。ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２を部分的に除去することにより溝６が形成されている。溝６の側壁２０は基板３１の主表面ＭＳに対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成された凸形状部としてのメサ構造）の平面形状は、図１などに示した半導体装置と同様に六角形になっている。
　この溝６の側壁２０および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層３４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するようにゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層３４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層３４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層３４の一部とｐ型のコンタクト領域３５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。
　また、基板３１においてｎ型エピタキシャル層３２が形成された主表面とは反対側の裏面上には、図１および図２に示した半導体装置と同様に、ドレイン電極１４および裏面保護電極１５が形成されている。
　図１８に示した半導体装置においても、図１および図２に示した半導体装置と同様に、溝６の側壁２０が傾斜するとともに、当該側壁２０は、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０－３３－８}面となっている。この場合も、図１に示した半導体装置と同様の効果を得ることができる。なお、上記実施の形態１および２における半導体装置において、上記側壁２０は実質的に{０１－１－４}面となっていてもよい。また、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が立方晶の場合には、当該溝６の傾斜した側壁２０は実質的に{１００}面となっていてもよい。
　次に、図１８に示した半導体装置の動作を簡単に説明する。
　ゲート電極９に負の電圧を印加し、当該負の電圧が閾値を超えると、ゲート電極９側方のゲート絶縁膜８に接するｐ型半導体層３３の溝６に対向する端部領域（チャネル領域）に反転層が形成され、エミッタ領域であるｎ型ソースコンタクト層３４と耐圧保持層であるｎ型エピタキシャル層３２とが電気的に接続される。これにより、エミッタ領域であるｎ型ソースコンタクト層３４から耐圧保持層であるｎ型エピタキシャル層３２に電子が注入され、これに対応して基板３１からバッファ層であるｐ型エピタキシャル層３６を介して正孔がｎ型エピタキシャル層３２に供給される。その結果、ｎ型エピタキシャル層３２に伝導度変調が生じることで、エミッタ電極であるソース電極１２-コレクタ電極であるドレイン電極１４間の抵抗が著しく低下する。すなわちＩＧＢＴがオン状態となる。
　一方、ゲート電極９に印加される上記負の電圧が閾値以下の場合、上記チャネル領域に反転層が形成されないため、ｎ型エピタキシャル層３２とｐ型半導体層３３との間が、逆バイアスの状態に維持される。その結果、ＩＧＢＴがオフ状態となり、電流は流れない。
　図１９～図２６を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
　まず、図１９を参照して、導電型がｐ型であって、炭化珪素からなる基板３１が準備される。基板３１の結晶学的な特徴は、その導電型を除き、実施の形態１の基板１とほぼ同様である。
　次に基板３１の主表面ＭＳ上に、導電型がｐ型であって炭化珪素からなるｐ型エピタキシャル層３６を形成する。そして、ｐ型エピタキシャル層３６上に導電型がｎ型である炭化珪素のｎ型エピタキシャル層３２を形成する。当該ｎ型エピタキシャル層３２は耐圧保持層となる。ｐ型エピタキシャル層３６およびｎ型エピタキシャル層３２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき、導電型がｐ型の不純物としては、たとえばアルミニウム（Ａｌ）などを導入し、導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に、ｎ型エピタキシャル層３２の上部表面層にイオン注入を行なうことにより、ｐ型半導体層３３およびｎ型ソースコンタクト層３４を形成する。ｐ型半導体層３３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型半導体層３３が形成される領域の深さを調整することができる。
　次に導電型がｎ型の不純物を、ｐ型半導体層３３が形成されたｎ型エピタキシャル層３２へイオン注入することにより、ｎ型ソースコンタクト層３４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図２０に示す構造を得る。
　次に、図２１に示すように、ｎ型ソースコンタクト層３４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、図８において説明したマスク層１７の製造方法と同様の方法を用いることができる。この結果、図２１に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
　そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２の一部をエッチングにより除去する。エッチングの方法などは、図８に示した工程とほぼ同様の方法を用いることができる。このようにして、図２１に示す構造を得る。
　次に、ｎ型エピタキシャル層３２、ｐ型半導体層３３およびｎ型ソースコンタクト層３４において所定の結晶面を表出させる熱エッチング工程を実施する。この熱エッチング工程の条件は、図９を参照して説明した熱エッチング工程の条件とほぼ同様の条件を用いることができる。この結果、図２２に示すように基板３１の主表面に対して傾斜した側壁２０を有する溝６を形成することができる。このようにして、図２２に示すような構造を得る。
　次に、マスク層１７をエッチングなど任意の方法により除去する。その後、図１０に示した工程と同様に、溝６の内部からｎ型ソースコンタクト層３４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層３４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層３４の一部領域に導電型がｐ型のコンタクト領域３５を形成する。その後レジスト膜を除去する。この結果、図２３に示すような構造を得る。
　そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、すでに説明した本発明の実施の形態１の場合と同様に、炭化珪素からなるエピタキシャル層の表面（具体的には溝６の側壁２０上）に特にキャップ層を形成することなくアニール処理を実施する。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層３４およびｐ型のコンタクト領域３５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　次に、図２４に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８の材質や形成方法は、図１２におけるゲート絶縁膜８の材質や形成方法と同様である。このようにして、図２４に示す構造を得る。
　次に、図２５に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、図１３に示したゲート電極９の形成方法と同様の形成方法を用いることができる。
　次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域３５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図２６参照）を形成する。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、図１４に示した工程と同様に、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図２６参照）が形成される。当該開口部１１の形成方法は、図１４における開口部の形成方法と同様である。この開口部１１の底部においては、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部が露出した状態となる。
　その後、図１４において説明した方法と同様の方法を用いて、開口部１１の内部に充填された導電体膜によりソース電極１２を形成する。このソース電極１２はｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４とオーミック接触したオーミック電極である。
　また、基板３１の裏面側（ｎ型エピタキシャル層３２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図２６参照）を形成する。ドレイン電極１４としては、基板３１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図２６に示す構造を得る。
　その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１８参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１８参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１８に示す半導体装置を得ることができる。
　次に、図２７を参照して、図１８に示した半導体装置の変形例を説明する。図２７に示した半導体装置は、基本的には図１８に示した半導体装置と同様の構成を備えるが、溝６の形状が図１８に示した半導体装置とは異なっている。具体的には、図２７に示した半導体装置では、溝６の断面形状が図１７に示した半導体装置と同様に、Ｖ字状となっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。このような構成の半導体装置によっても、図１８に示した半導体装置と同様の効果を得ることができる。さらに、図２７に示した半導体装置では、溝６において図１８に示したような平坦な底面が形成されていないため、図２７に示した溝６の幅は図１８に示した溝６の幅より狭くなっている。この結果、図２７に示した半導体装置では、図１８に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
　なお、本明細書において、溝６の側面が{０－３３－８}面を含むという場合には、当該溝６の側面を構成する結晶面が{０－３３－８}面となっている場合を含んでいる。さらに、本発明において{０－３３－８}面とは、図２８に示すように、微視的には、たとえば溝６の側面において、面方位{０－３３－８}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。好ましくは面５６ｂは面方位{０－１１－１}を有する。また、図２８における面５６ｂの長さ（幅）は、たとえばＳｉ原子（またはＣ原子）の原子間隔の２倍であってもよい。
　また本願発明は、上述した実施の形態１および２に限定されるものではない。炭化珪素層は、図１や図１１などに示すように基板１、３１と対向する面と反対側に位置する主表面において、上記側壁２０が側面を構成する複数のメサ構造を含んでいてもよい。複数のメサ構造の間に位置し、側壁２０と連なる炭化珪素層の表面部分（複数のメサ構造の側面の間に位置する溝６の底部）が実質的に{０００－１}面であってもよい。また、当該メサ構造において側壁２０と連なる上部表面が実質的に{０００－１}面となっていてもよい。なお、ここで表面部分または上部表面が実質的に{０００－１}面であるとは、当該表面部分または上部表面を構成する結晶面が{０００－１}面となっている場合、および表面部分または上部表面を構成する結晶面について、＜１－１００＞方向における｛０００－１｝面に対するオフ角が－３°以上３°以下の面となっていることを意味する。この場合、メサ構造の間の上記表面部分（および／またはメサ構造の上部表面）も、安定な{０００－１}面（いわゆるジャスト面）となっているので、上述した活性化アニールなどの熱処理時に、当該表面部分（およびメサ構造の上部表面）を保護するキャップ層を形成しなくても、当該熱処理により上記表面部分やメサ構造の上部表面はほとんど荒れない。そのため、活性化アニールなどの熱処理のため、表面部分やメサ構造の上部表面上にキャップ層を形成する工程を省略できる。
　またメサ構造における側壁２０に連なる上部表面の平面形状が図１や図１１に示すように六角形状であってもよい。上記複数のメサ構造は、少なくとも３つのメサ構造を含んでいてもよい。複数のメサ構造は、図１に示すように平面視したときの中心を結んだ線分により正三角形が形成されるように配置されていてもよい。この場合、メサ構造を最も稠密に配置することができるので、１つの基板１、３１により多くのメサ構造を形成できる。このため、メサ構造を利用した半導体装置を、１つの基板１、３１から極力多く形成することができる。
　また上記半導体装置は、図２や図１８に示すように、メサ構造の上部表面上に形成されたソース電極１２と、複数のメサ構造の間に形成されたゲート電極９とを備えていてもよい。この場合、ソース電極１２やゲート電極９が比較的形成しやすい位置に配置されることになるので、当該半導体装置の製造工程が複雑化することを抑制できる。
　また上記半導体装置は、複数のメサ構造の間に形成された電界緩和領域７をさらに備えていてもよい。この場合、基板１、３１の裏面側（基板１、３１において炭化珪素が形成された主表面と反対側の裏面側）にドレイン電極１４を形成したときに、当該電界緩和領域７が存在することでメサ構造の間の電極（たとえばゲート電極９）とドレイン電極１４との間の耐圧を高めることができる。
　また側壁２０を形成する工程では、炭化珪素層において、基板１、３１と対向する面と反対側に位置する主表面に、端面（側壁２０）が側面を構成する複数のメサ構造が形成されてもよい。この場合、メサ構造の側壁２０が実質的に{０－３３－８}面を含むため、当該側壁２０をチャネル領域に利用したＭＯＳＦＥＴやＩＧＢＴなどを容易に形成することができる。なお、上記半導体装置の製造方法は、図１４や図２６に示すようにメサ構造の上部表面上にソース電極１２を形成する工程をさらに備えていてもよい。
　また側壁２０を形成する工程では、図１１などに示すように上部表面の平面形状が六角形であるメサ構造が形成されてもよい。この場合、メサ構造の上記側壁２０を、実質的に{０－３３－８}面のみによって構成することができる。このため、メサ構造の外周の側壁２０すべてをチャネル領域として利用して、半導体装置の集積度を向上させることができる。
　また側壁２０を形成する工程は、図８や図２１に示すようにマスク層１７を形成する工程と、図８および図９または図２１および図２２に示すようにメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、平面形状が六角形状である複数のマスク層１７を形成してもよい。メサ構造を形成する工程では、上記マスク層１７をマスクとして用いて、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、マスク層１７のパターンの位置によって、形成されるメサ構造の位置（つまり側壁２０の位置）を制御することができる。このため、形成される半導体装置のレイアウトの自由度を高めることができる。
　また側壁２０を形成する工程は、図８および図９または図２１および図２２に示すように、マスク層１７を形成する工程と、凹部（図８や図２１の溝１６）を形成する工程と、図９や図２２に示すメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、互いに間隔を隔てて、平面形状が六角形状である複数のマスク層１７を形成してもよい。凹部（溝１６）を形成する工程では、上記マスク層１７をマスクとして用いて、複数のマスク層１７の間において露出する炭化珪素層を部分的に除去することにより、炭化珪素層の主表面に凹部（溝１６）を形成してもよい。メサ構造を形成する工程では、溝１６の側壁を部分的に除去することにより、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、メサ構造を形成するために溝１６の側壁を部分的に除去する（たとえば熱エッチングする）時間を、マスク層１７をマスクとして炭化珪素層に溝１６を予め形成しない場合より短くできる。
　また端面を形成する工程では、メサ構造の側壁２０を自己形成的に形成してもよい。具体的には、炭化珪素層に対して所定の条件のエッチング（たとえば、酸素と塩素との混合ガスを反応ガスとして、加熱温度を７００℃以上１２００℃以下とした熱エッチング）を行なうことで、当該エッチングにおけるエッチング速度の最も遅い面である上記{０－３３－８}面を自己形成的に表出させてもよい。あるいは、図１５に示すように、側壁２０となるべき面を通常のエッチングにより形成した後、当該面上に珪素膜（Ｓｉ被膜２１）を形成し、当該Ｓｉ被膜２１が存在する状態で炭化珪素層を加熱することで、当該面上にＳｉＣ再構成層２２を形成し、結果的に上記{０－３３－８}面を形成してもよい。この場合、側壁２０において上記{０－３３－８}面を安定して形成することができる。
　また側壁２０を形成する工程では、メサ構造の側壁２０と、複数のメサ構造の間に位置し、側壁２０と連なる炭化珪素層の表面部分(溝６の底壁）とを自己形成的に形成してもよい。具体的には、上記熱エッチングやＳｉＣ再構成層２２の形成といった手法を用いて、上記メサ構造の側壁２０として{０－３３－８}面を表出させるとともに、上記溝６の底壁にて所定の結晶面（たとえば（０００１）面または（０００－１）面）を表出させてもよい。この場合、側壁２０とともに溝６の底壁においても所定の結晶面（{０－３３－８}面）を安定して形成することができる。
　上記半導体装置において、側壁２０は図２や図１８に示すように能動領域を含んでいてもよい。また、上記半導体装置において、具体的には能動領域はチャネル領域を含む。この場合、上述したリーク電流の低減や高耐圧といった特性を確実に得ることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，３１　基板、２　耐圧保持層、３　ｐ型ボディ層（ｐ型半導体層）、４，３４　ｎ型ソースコンタクト層、５，３５　コンタクト領域、６，１６　溝、７　電界緩和領域、８　ゲート絶縁膜、９　ゲート電極、１０　層間絶縁膜、１１　開口部、１２　ソース電極、１３　ソース配線電極、１４　ドレイン電極、１５　裏面保護電極、１７　マスク層、２０　側壁、２１　Ｓｉ被膜、２２　ＳｉＣ再構成層、３２　ｎ型エピタキシャル層、３３　ｐ型半導体層、３６　ｐ型エピタキシャル層。

Claims (6)

  1. 　六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られ、基準面から５度以内のオフ角を有する主表面（ＭＳ）が設けられた基板（１）を備え、
    　前記基準面は、六方晶系の場合は｛０００－１｝面であり立方晶系の場合は｛１１１｝面であり、さらに
    　前記基板の前記主表面上にエピタキシャルに形成された炭化珪素層を備え、
    　前記炭化珪素層には、互いに対向する第１および第２の側壁（２０ａ、２０ｂ）を有する溝（６）が設けられており、前記第１および第２の側壁の各々はチャネル領域を含み、
    　前記第１および第２の側壁の各々は、六方晶系の場合は実質的に{０－３３－８}面および｛０１－１－４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む、炭化珪素半導体装置。
  2. 　前記オフ角は０．５度以上である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記主表面に対する前記第１および第２の側壁の各々の傾きの差異が１０度以下である、請求項１または２に記載の炭化珪素半導体装置。
  4. 　六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られ、基準面から５度以内のオフ角を有する主表面（ＭＳ）が設けられた基板（１）を準備する工程を備え、
    　前記基準面は、六方晶系の場合は｛０００－１｝面であり立方晶系の場合は｛１１１｝面であり、さらに
    　前記基板の前記主表面上にエピタキシャルに炭化珪素層を形成する工程と、
    　前記炭化珪素層に、互いに対向する第１および第２の側壁（２０ａ、２０ｂ）を有する溝（６）を形成する工程とを備え、
    　前記溝を形成する工程は、
    　前記炭化珪素層上に、パターンを有するマスク層（１７）を設ける工程と、
    　前記マスク層をマスクとして用いて前記炭化珪素層を部分的にエッチングする工程とを含み、
    　前記エッチングする工程は、酸素および塩素を含有する反応ガス中で前記炭化珪素層を加熱することによって、前記第１および第２の側壁を形成する工程を含み、前記第１および第２の側壁の各々は、六方晶系の場合は実質的に{０－３３－８}面および｛０１－１－４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む、炭化珪素半導体装置の製造方法。
  5. 　前記エッチングする工程は、塩素の流量に対する酸素の流量の比率が０．１以上２．０以下となる条件で前記炭化珪素層に前記反応ガスを供給する工程を含む、請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 　前記エッチングする工程は、前記炭化珪素層の温度を７００℃以上１２００℃以下とする工程を含む、請求項４または５に記載の炭化珪素半導体装置の製造方法。
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