WO2013104228A1 - Tft阵列基板的制造方法 - Google Patents

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metal oxide
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Definitions

  • Embodiments of the present invention relate to a method of fabricating a TFT array substrate. Background technique
  • flat panel displays have gradually replaced bulky CRT displays.
  • Commonly used flat panel displays include liquid crystal displays and organic light emitting diode displays.
  • each pixel is represented by a corresponding thin film transistor in a TFT array substrate
  • TFT Thin Film Transistor
  • AMOLED active matrix organic light-emitting display
  • a TFT in a TFT array substrate drives a corresponding OLED pixel in an OLED panel, and then cooperates with a peripheral driving circuit to realize image display.
  • the TFT is used as a switching element, which is the key to the display of the above display, and is directly related to the development of a high performance flat panel display.
  • the TFTs which have been industrialized mainly include amorphous silicon TFTs, polycrystalline silicon TFTs, single crystal silicon TFTs, and the like, and amorphous silicon TFTs are most used for preparing array substrates in flat panel displays.
  • metal oxide TFTs have appeared, and the metal oxide TFT has the advantage of high carrier mobility, so that the TFT can be made small, thereby improving the resolution of the flat panel display and improving the display effect.
  • metal oxide TFTs have the advantages of less characteristic unevenness, lower material and process costs, lower process temperatures, available coating processes, high transparency, and large band gap.
  • Array substrates including metal oxide TFTs are typically fabricated using six photolithography processes. If the number of lithography processes can be reduced, that is, if the number of times of using the reticle can be reduced, the production efficiency can be improved and the production cost can be reduced. Summary of the invention
  • a method of fabricating a TFT array substrate comprises the following steps: forming a metal oxide semiconductor layer, an etch barrier layer, a source electrode, a data line, a drain electrode, a pixel electrode, a gate insulating layer, a contact via, and a gate on the substrate by a patterning process, respectively.
  • the pole and the gate scan line.
  • the metal oxide semiconductor layer and the etch barrier layer are formed by one patterning process
  • the source electrode, the drain electrode, the pixel electrode and the data line are formed by one patterning process.
  • the TFT array substrate is fabricated by four patterning processes, and the patterning process is reduced twice compared with the conventional technique of using six patterning processes, thereby simplifying the manufacturing process and improving Production efficiency and production costs are reduced.
  • FIG. 1 is a plan view showing a TFT array substrate fabricated by using a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • FIGS. 2a-2e are schematic cross-sectional views of a TFT array substrate during a first patterning process in a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • 2f is a schematic cross-sectional view of a TFT array substrate formed after a first patterning process in a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • 3a-3e are schematic cross-sectional views of a TFT array substrate during a second patterning process in a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • 3f is a schematic cross-sectional view of a TFT array substrate formed after a second patterning process in a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • FIG. 4 is a schematic cross-sectional view showing a TFT array substrate formed after a third patterning process in a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • Fig. 5 is a schematic cross-sectional view showing a TFT array substrate formed after a fourth patterning process in a method of fabricating a TFT array substrate according to an embodiment of the present invention. detailed description
  • the patterning process includes a photolithography process and other processes for forming a predetermined pattern such as printing, ink jet, and the like.
  • the photolithography process includes processes such as exposure, development, etching, and the like.
  • Embodiments of the present invention provide a method for fabricating a TFT array substrate, including the steps of: forming a metal oxide semiconductor layer, an etch barrier layer, a source electrode, a data line, a drain electrode, a pixel electrode, and a gate on a substrate by a patterning process, respectively. a gate insulating layer, a gate insulating layer via, a gate electrode, and a gate scan line, wherein the metal oxide semiconductor layer and the etch barrier layer are formed by one patterning process, the source electrode, the drain electrode, and the transparent pixel electrode And the data line is formed by one patterning process.
  • the above manufacturing method specifically includes the following steps:
  • Step S1) forming a metal oxide semiconductor layer and an etch barrier layer on the substrate by a patterning process using a gray tone or halftone mask;
  • Step S3) forming a gate insulating layer on the substrate on which step S2) is completed, and forming a contact via hole by one patterning process;
  • Step S4) forming a gate electrode and a gate scan line by one patterning process on the substrate on which step S3) is completed.
  • Fig. 1 is a plan view showing a TFT array substrate produced by the manufacturing method of the present embodiment.
  • the TFT array substrate includes a plurality of gate scan lines 11 and a plurality of data lines 10, and the gate scan lines 11 and the data lines 10 cross each other thereby defining pixel units arranged in a matrix.
  • Each of the pixel units includes a TFT as a switching element and a pixel electrode 5 for controlling liquid crystal alignment.
  • the TFT of each pixel unit includes: a metal oxide semiconductor layer serving as an active layer; an etch barrier layer formed on the metal oxide semiconductor layer; and a source electrode having one end on the metal oxide semiconductor layer; a drain electrode, The opposite end of the source electrode is also located on the metal oxide semiconductor layer; the gate insulating layer is formed to cover the source electrode, the drain electrode and the etch barrier layer; and the gate electrode is formed on the gate insulating layer and located in the metal oxide layer Above the semiconductor layer.
  • the gate of the thin film transistor and the corresponding gate The pole scan line is electrically connected, the source is electrically connected to the corresponding data line, and the drain is electrically connected to the pixel electrode.
  • 2-5 are cross-sectional views taken along line AB of Fig. 1. The method of manufacturing the TFT array substrate according to the present embodiment will be described in detail below with reference to FIGS.
  • the method for manufacturing the TFT array substrate includes the following steps:
  • Step S1) The metal oxide semiconductor layer 3 and the etch barrier layer 4 are formed on the substrate by a patterning process using a gray tone or halftone mask, as shown in Fig. 2f.
  • a modification layer 2 is deposited on the substrate 1, and then a metal oxide semiconductor film 3 is sequentially deposited on the modification layer 2, and the barrier film 4 is etched, and a patterning process is performed by using a gray tone or a halftone mask to form an etching process.
  • step S1) may specifically include the following steps:
  • step S12 coating a layer of photoresist 12 on the substrate on which step S11) is completed.
  • the photoresist is exposed and developed with a gray tone or halftone mask.
  • the halftone mask or the gray tone mask has a non-transmissive area, a partially transmissive area, and a transmissive area. If the photoresist 12 is a positive glue, the transmissive region, the partially transmissive region, and the transmissive region on the gray tone or halftone mask after the photoresist is exposed and developed, respectively, will be completely retained corresponding to the photoresist.
  • the region NP, the photoresist portion retention region HP, and the photoresist complete removal region WP.
  • the photoresist 12 is a negative glue, the non-transmissive region, the partially transmissive region, and the transmissive region on the gray tone or halftone mask after the photoresist is exposed and developed, respectively, respectively, to form a photoresist completely.
  • the photoresist of the photoresist completely remaining region NP is completely retained, and the photoresist completely reserved region corresponds to the region where the etch barrier layer is formed.
  • the thickness of the resist portion of the photoresist portion HP is thinner than the thickness of the photoresist of the photoresist completely remaining region P, and the portion of the photoresist remaining region corresponds to a region where the metal oxide semiconductor layer is formed.
  • the photoresist in the photoresist completely removed region WP is completely removed, and the region of the etch barrier film not covered by the photoresist is the photoresist completely removed region WP, as shown in Fig. 2a.
  • the principle of forming the photoresist partial retention area HP is: exposing the area using a partially transmissive region with slits on a gray tone or halftone mask, whether the photoresist 12 is positively or negatively Glue, the diffraction effect and interference effect of the slit will cause light to reach the region during exposure
  • the intensity is weaker than the intensity of the light reaching the transmissive area, so the photoresist of the partially transmissive area is not as well exposed as the photoresist of the transmissive area, so that the thickness of the resist of the resist portion of the resist portion HP is completely greater than that of the photoresist.
  • the thickness of the photoresist of the remaining area NP is thin.
  • the substrate ⁇ of FIG. 2a is first etched by a dry etching process to etch away the etch barrier film of the photoresist WP completely removed.
  • the substrate ⁇ of FIG. 2b is etched a second time by a wet etching process to etch away the metal oxide semiconductor film in which the photoresist completely removes the region WP, thereby forming a metal oxide.
  • the substrate of the step S14) is subjected to ashing treatment to ash the photoresist in the remaining portion of the photoresist portion, as shown in Fig. 2d.
  • the deposition of the modified layer 2 on the substrate 1 is continuous deposition by a PECVD (Plasma Enhanced Chemical Vapor Deposition) method, and the thickness of the modified layer 2 ranges from 500 to 2000 A. .
  • the material of the modification layer 2 may be silicon oxide SiO x , silicon nitride SiN x , silicon oxynitride SiN x O y , or an insulating metal oxide such as A1 2 0 3 or the like.
  • the reaction gas for forming silicon nitride may be SiH4, NH3, N2 or SiH2C12, MN3, N2, and the reaction gas for forming silicon oxide may be SiH4, N20 for forming silicon oxynitride.
  • the reaction gas may be SiH4, N20, NH3, N2.
  • the modification layer 2 allows the subsequently formed metal oxide semiconductor layer to be well deposited on the substrate 1, so that the metal oxide semiconductor layer 3 can be better protected and the stability of the metal oxide semiconductor layer 3 can be improved.
  • the metal oxide semiconductor film 3 is deposited on the substrate 1 by sputtering or thermal evaporation, and the metal oxide semiconductor film is deposited to a thickness of 100 to 4000 ⁇ .
  • the metal oxide semiconductor film may be made of amorphous IGZO, or may be made of HIZO, IZO, a-InZnO, a-InZnO, ZnO:F, In 2 0 3 :Sn, In 2 0 3 :Mo, Cd 2 SnO 4 , ZnO: Al, Ti0 2 : Nb, Cd-Sn-0 or other metal oxide.
  • the etch stop film 4' is deposited by a PECVD method, and the etch stop film is deposited.
  • the thickness is 5 00 ⁇ 4000 A.
  • the material for etching the barrier film may be silicon oxide SiO x , silicon nitride SiN x , silicon oxynitride SiN x O y , or an insulating metal oxide such as A1 2 0 3 or the like.
  • the reaction gas for forming silicon nitride may be SiH4, NH3, N2 or SiH2C12, NH3, N2, and the reaction gas for forming silicon oxide may be SiH4, N20 for forming silicon oxynitride.
  • the reaction gas may be SiH4, N20, Li3, N2.
  • Step S2) specifically includes the following steps:
  • a transparent conductive film 5 and a source/drain metal film 6 are sequentially deposited on the substrate.
  • step S22 coating a layer of photoresist 12 on the substrate on which step S21) is completed.
  • the photoresist is exposed and developed with a gray tone or halftone mask.
  • the halftone mask or the gray tone mask is provided with a non-transmissive region, a partially transmissive region, and a transmissive region. If the photoresist 12 is a positive paste, the non-transmissive region, the partially transmissive region, and the transmissive region on the gray tone or halftone mask after the photoresist is exposed and developed, respectively, respectively, to form a photoresist completely.
  • the photoresist 12 is a negative glue, the transmission region, the partial transmission region, and the transmission region on the gray tone or halftone mask after the photoresist is exposed and developed, respectively, corresponding to the formation of the photoresist completely
  • the photoresist completely remaining region NP corresponds to a region where the data line, the source electrode and the drain electrode are formed
  • the photoresist portion remaining region HP corresponds to a region where the transparent pixel electrode is formed
  • the source/drain metal film 6' The areas not covered by the photoresist are all photoresist completely removed regions WP, as shown in Figure 3a.
  • the substrate in FIG. 3a is first etched, and the photoresist is completely etched away to remove the source/drain metal film 6 of the region WP.
  • the substrate in FIG. 3b is etched a second time, and the transparent conductive film 5' of the photoresist completely removing the region WP is etched away, thereby forming the source electrode 7 and the data line (not shown). Out).
  • step S24 performing ashing treatment on the substrate on which step S24) is completed, and ashing off the photoresist of the photoresist portion remaining region HP, as shown in FIG. 3d.
  • step S26 etching the substrate on which step S25) is completed to form the drain electrode 6 and the transparent pixel electrode 5.
  • the substrate in Fig. 3d is etched a third time, and the source/drain metal film 6' of the photoresist portion retention region HP is etched away, thereby forming the drain electrode 6 and the transparent pixel electrode 5.
  • the modification layer 2 can effectively protect the TFT formed between the drain electrode 6 and the source electrode 7 when the transparent conductive film is deposited in the above step.
  • the channel prevents the TFT channel from directly contacting the substrate 1 to form a poor interface.
  • the metal oxide semiconductor layer formed in the first photolithography process in the step S1) can be made finer to avoid the occurrence of defects.
  • the metal oxide semiconductor layer is formed using a metal oxide semiconductor having a wide band gap such as IGZO, no photocurrent is generated when the metal oxide semiconductor layer is irradiated with visible light. Therefore, in the present embodiment, it is not necessary to use a light shielding layer, and a modified layer may be directly formed on the substrate.
  • a transparent conductive film is deposited by sputtering or thermal evaporation on the substrate on which step S1) is completed, and the transparent conductive film is deposited to a thickness of 300 to 1500 ⁇ .
  • the source/drain metal film is deposited to a thickness of 2000 to 3000 ⁇ .
  • the transparent conductive film is made of ITO or may be made of other metals and metal oxides.
  • the source/drain metal film is made of a single layer film formed of any one of Cr, W, Ti, Ta, Mo, Al, Cu, or may be made of an alloy of any of the above metals, or may be used in the above A multilayer film formed by any combination of metals.
  • Step S3) forming a gate insulating layer 8 on the substrate on which step S2) is completed, and forming a contact via (not shown) by one patterning process, as shown in FIG.
  • a gate insulating layer 8 is deposited on the substrate on which step S2) is completed, and a contact via is formed by a photolithography process.
  • the gate insulating layer 8 is formed by continuous deposition by a PECVD method, and the gate insulating layer 8 is deposited to a thickness of 1000 - 4000 ⁇ .
  • the material of the gate insulating layer 8 may be silicon oxide SiO x , silicon nitride SiN x , silicon oxynitride SiN x O y , or an insulating metal oxide such as A1 2 0 3 or the like.
  • the reaction gas for forming silicon nitride may be SiH4, NH3, N2 or SiH2C12, MN3, N2, and the reaction gas for forming silicon oxide may be SiH4, N20,
  • the reaction gas for forming silicon oxynitride may be SiH4, N20, NH3, N2.
  • Step S4) forming a gate electrode and a gate scan line by one patterning process on the substrate on which step S3) is completed.
  • a gate metal film is deposited on the substrate on which step S3) is completed, and the gate electrode 9 and the gate scan line 11 are formed by a photolithography process.
  • the gate metal film is formed by a sputtering method using sputtering or thermal evaporation, and the gate metal film is deposited to a thickness of 4000 to 15000 ⁇ .
  • the gate metal film may be made of a single layer film formed of any one of Cr, W, Cu, Ti, Ta, Mo, or may be made of an alloy of any of the above metals, or may be made of any of the above metals.
  • the gate electrode 9 and the gate scan line 11 are then formed by a photolithography process as shown in FIG.
  • the etch barrier layer 4 can be laminated.
  • the etch barrier layer 4 has a two-layer structure.
  • a layer of germanium in contact with the metal oxide semiconductor layer 3 is made of SiO 2 and is formed by low-speed deposition, and a layer of germanium away from the metal oxide semiconductor layer 3 is made of SiNx and germanium. Formed by high speed deposition.
  • the TFT is a top gate type TFT.
  • embodiments of the present invention are also suitable for fabricating an array substrate having a bottom gate type metal oxide TFT.
  • the gate insulating layer 8 may have a laminated structure in addition to the etching stopper layer 4.
  • the gate insulating layer 8 has a two-layer structure.
  • a layer of germanium in contact with the metal oxide semiconductor layer 3 is made of SiO 2 , and the gate insulating layer is formed by low-speed deposition, away from the layer of the metal oxide semiconductor layer 3.
  • the gate insulating layer is formed by high-speed deposition.
  • the etch barrier layer and the gate insulating layer which are in contact with the MOS layer 3 are respectively formed by low-speed deposition, the deposited layer is dense, and thus can form well with the metal oxide semiconductor layer 3.
  • the interface is beneficial to improve the stability of the TFT; and the etch barrier layer and the gate insulating layer away from the metal oxide semiconductor layer 3 are respectively formed by high-speed deposition, and the deposition speed is fast, so that the production can be effectively improved. effectiveness.
  • Embodiments of the present invention provide a method for fabricating an array substrate of a metal oxide TFT by using a four-time photolithography process, which reduces the number of photolithography processes and simplifies compared with the conventional technique of using six photolithography processes.
  • the production process improves production efficiency and reduces production costs.
  • Embodiments of the present invention are particularly suitable for large-size, high-resolution TFT-LCD flat panel displays and active matrix driven OLED flat panel display.

Landscapes

  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

提供一种TFT阵列基板的制造方法。该方法包括如下步骤：通过构图工艺在基板（1）上分别形成包括金属氧化物半导体层（3）、刻蚀阻挡层（4）、源电极（7）、数据线、漏电极（6）、像素电极（5）、栅极绝缘层（8）、接触过孔、栅电极（9）以及栅极扫描线。其中，所述金属氧化物半导体层（3）和刻蚀阻挡层（4）通过一次构图工艺形成，所述源电极（7）、漏电极（6）、像素电极（5）以及数据线通过一次构图工艺形成。

Description

TFT阵列基板的制造方法 技术领域
本发明的实施例涉及一种 TFT阵列基板的制造方法。 背景技术
目前，平板显示器已逐渐取代了笨重的 CRT显示器。常用的平板显示器 包括液晶显示器和有机发光二极管显示器。
在液晶显示器中， 每一像素点由 TFT 阵列基板中的对应的薄膜晶体管
( Thin Film Transistor: 简称 TFT )来驱动 , 再配合外围驱动电路， 实现图像 显示。 在有源矩阵驱动式有机发光显示器 （Active Matrix Organic Light Emission Display, 简称 AMOLED )中， TFT阵列基板中的 TFT驱动 OLED 面板中对应的 OLED像素， 再配合外围驱动电路， 实现图像显示。 在上述显 示器中， TFT用作开关元件， 是上述显示器实现显示的关键， 直接关系到高 性能平板显示器的发展。
已实现产业化的 TFT主要有非晶硅 TFT、 多晶硅 TFT、 单晶硅 TFT等， 而用于制备平板显示器中的阵列基板使用最多的是非晶硅 TFT。
目前， 出现了金属氧化物 TFT, 金属氧化物 TFT具有载流子迁移率高的 优点， 使得 TFT可以做的很小， 由此可以使平板显示器的分辨率提高， 显示 效果改善。 此外， 金属氧化物 TFT还具有特性不均现象少、 材料和工艺成本 降低、 工艺温度低、 可利用涂布工艺、 透明率高、 带隙大等优点。
包括金属氧化物 TFT的阵列基板一般釆用六次光刻工艺制成。如果能够 减少光刻工艺的数量， 即如果能够减少掩模板的使用次数， 则可以提高生产 效率， 降低生产成本。 发明内容
根据本发明的实施例， 提供一种 TFT阵列基板的制造方法。 该方法包 括如下步骤： 通过构图工艺在基板上分别形成金属氧化物半导体层、 刻蚀阻 挡层、 源电极、 数据线、 漏电极、 像素电极、 栅极绝缘层、 接触过孔、 栅电 极以及栅极扫描线。 其中， 所述金属氧化物半导体层和刻蚀阻挡层通过一次 构图工艺形成， 所述源电极、 漏电极、 像素电极以及数据线通过一次构图工 艺形成。
在根据本发明实施例的制造方法中，釆用四次构图工艺来制作 TFT阵列 基板， 与釆用六次构图工艺的传统技术相比， 减少了两次构图工艺， 从而简 化了制作工艺， 提高了生产效率， 降低了生产成本。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为釆用根据本发明实施例的 TFT阵列基板的制造方法所制成的 TFT 阵列基板的平面示意图；
图 2a-图 2e在为根据本发明实施例的 TFT阵列基板的制造方法中第一次 构图工艺期间的 TFT阵列基板的截面示意图；
图 2f 为在根据本发明实施例的 TFT阵列基板的制造方法中第一次构图 工艺后形成的 TFT阵列基板的截面示意图；
图 3a-图 3e为在根据本发明实施例的 TFT阵列基板的制造方法中第二次 构图工艺期间的 TFT阵列基板的截面示意图；
图 3f为在根据本发明实施例的 TFT阵列基板的制造方法中第二次构图 工艺后形成的 TFT阵列基板的截面示意图；
图 4 为在根据本发明实施例的 TFT阵列基板的制造方法中第三次构图 工艺后形成的 TFT阵列基板的截面示意图； 以及
图 5 为在根据本发明实施例的 TFT阵列基板的制造方法中第四次构图 工艺后形成的 TFT阵列基板的截面示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
在下面的描述中， 构图工艺包括光刻工艺以及诸如打印、 喷墨等的其他 用于形成预定图形的工艺。 光刻工艺包括曝光、 显影、 刻蚀等工艺。
下面的描述主要针对单个像素单元进行， 但是其他像素单元可以相同地 形成。
本发明实施例提供一种 TFT阵列基板的制造方法， 包括如下步骤： 通过 构图工艺在基板上分别形成金属氧化物半导体层、 刻蚀阻挡层、 源电极、 数 据线、 漏电极、 像素电极、 栅极绝缘层、 栅极绝缘层过孔、 栅电极以及栅极 扫描线， 其中， 所述金属氧化物半导体层和刻蚀阻挡层通过一次构图工艺形 成， 所述源电极、 漏电极、透明像素电极以及数据线通过一次构图工艺形成。
上述制造方法具体包括以下步骤：
步骤 S1 ) : 釆用灰色调或半色调掩模板， 通过一次构图工艺在基板上形 成金属氧化物半导体层和刻蚀阻挡层；
步骤 S2 ) : 釆用灰色调或半色调掩模板， 通过一次构图工艺， 在完成步 骤 S1 ) 的基板上形成源电极、 漏电极、 数据线以及像素电极；
步骤 S3 ) ： 在完成步骤 S2 ) 的基板上形成栅极绝缘层， 再通过一次构 图工艺形成接触过孔；
步骤 S4 ) ： 在完成步骤 S3 ) 的基板上通过一次构图工艺形成栅电极和 栅极扫描线。
实施例 1
图 1所示为由本实施例的制造方法制作得到的 TFT阵列基板的平面图。 该 TFT阵列基板包括多条栅极扫描线 11和多条数据线 10, 这些栅极扫 描线 11和数据线 10彼此交叉由此限定了排列为矩阵的像素单元。 每个像素 单元包括作为开关元件的 TFT和用于控制液晶排列的像素电极 5。
每个像素单元的 TFT包括： 金属氧化物半导体层， 用作有源层； 刻蚀阻 挡层， 形成在金属氧化物半导体层上； 源电极， 其一端位于金属氧化物半导 体层上； 漏电极， 其与源电极相对的一端也位于金属氧化物半导体层上； 栅 极绝缘层， 形成为覆盖源电极、 漏电极及刻蚀阻挡层； 以及栅极， 形成在栅 极绝缘层上并位于金属氧化物半导体层上方。 薄膜晶体管的栅极与相应的栅 极扫描线电连接， 源极与相应的数据线电连接， 漏极与像素电极电连接。 图 2-5为沿图 1的线 A-B剖取的截面图。 下面结合图 2- 5对根据本实施 例的 TFT阵列基板的制造方法进行详细介绍。
本实施例中， 所述 TFT阵列基板的制造方法包括以下步骤：
步骤 S1 ) : 釆用灰色调或半色调掩模板， 通过一次构图工艺在基板上形 成金属氧化物半导体层 3和刻蚀阻挡层 4, 如图 2f所示。
首先在基板 1上沉积修饰层 2, 接着在修饰层 2上依次沉积金属氧化物 半导体膜 3，和刻蚀阻挡膜 4，，釆用灰色调或半色调掩模板进行一次构图工艺， 形成刻蚀阻挡层 4以及金属氧化物半导体层 3。
例如， 步骤 S1 )具体可以包括以下步骤：
S11)在基板上依次沉积修饰层 2、 金属氧化物半导体膜 3，和刻蚀阻挡膜
4，。
S12 )在完成步骤 S11)的基板上涂覆一层光刻胶 12。
S13 )釆用灰色调或半色调掩模板对所述光刻胶进行曝光、 显影。 半色 调掩模板或灰色调掩模板上设有非透射区域、 部分透射区域以及透射区域。 若所述光刻胶 12为正性胶，则在光刻胶曝光、显影之后所述灰色调或半色调 掩模板上的 透射区域、 部分透射区域以及透射区域将分别对应形成光刻胶 完全保留区域 NP、 光刻胶部分保留区域 HP以及光刻胶完全去除区域 WP。 若所述光刻胶 12为负性胶，则在光刻胶曝光、显影之后所述灰色调或半色调 掩模板上的非透射区域、 部分透射区域以及透射区域将分别对应形成光刻胶 完全去除区域 WP、 光刻胶部分保留区域 HP以及光刻胶完全保留区域 NP。 所述光刻胶完全保留区域 NP的光刻胶被全部保留， 所述光刻胶完全保留区 域对应于形成刻蚀阻挡层的区域。 所述光刻胶部分保留区域 HP的光刻胶的 厚度比光刻胶完全保留区域 P的光刻胶的厚度薄， 所述光刻胶部分保留区 域对应于形成金属氧化物半导体层的区域。 所述光刻胶完全去除区域 WP的 光刻胶被全部去除， 所述刻蚀阻挡膜上未被光刻胶覆盖的区域均为光刻胶完 全去除区域 WP, 如图 2a所示。
形成光刻胶部分保留区域 HP的原理是： 利用灰色调或半色调掩模板上 带有狭缝的部分透射区域对该区域进行曝光，不论所述光刻胶 12为正性胶或 是负性胶， 所述狭缝的衍射效应与干涉效应将使得曝光时到达该区域的光的 强度比到达透射区域的光的强度弱， 因此所述部分透射区域的光刻胶不如透 射区域的光刻胶曝光充分， 使得光刻胶部分保留区域 HP的光刻胶的厚度比 光刻胶完全保留区域 NP的光刻胶的厚度薄。
514 )对完成步骤 S13 )的基板进行刻蚀， 以形成金属氧化物半导体层 3。 如图 2b所示， 对图 2a中的基板釆用干法刻蚀工艺进行第一次刻蚀， 以 刻蚀掉光刻胶完全去除区域 WP的刻蚀阻挡膜。 如图 2c所示， 对图 2b中的 基板釆用湿法刻蚀工艺进行第二次刻蚀， 以刻蚀掉光刻胶完全去除区域 WP 的金属氧化物半导体膜， 由此形成金属氧化物半导体层 3。
515 )对完成步骤 S14 )的基板进行灰化处理， 灰化掉所述光刻胶部分保 留区域的光刻胶， 如图 2d所示。
S16 )对完成步骤 S15 ) 的基板进行刻蚀， 以形成刻蚀阻挡层的图形。 如图 2e所示， 对图 2d中的基板釆用干法刻蚀工艺进行第三次刻蚀， 以 刻蚀掉光刻胶部分保留区域 HP的刻蚀阻挡膜， 由此形成刻蚀阻挡层 4。
S17 )将剩余的光刻胶剥离，露出金属氧化物半导体层 3和刻蚀阻挡层 4, 如图 2f所示。
在上述步骤中，在基板 1上沉积修饰层 2是釆用 PECVD( Plasma Enhanced Chemical Vapor Deposition,等离子体增强化学气象沉积）方法进行连续沉积， 所述修饰层 2 的厚度范围为 5 00 ~ 2000 A。 修饰层 2 的材料可以是氧化硅 SiOx、 氮化硅 SiNx、 氮氧化硅 SiNxOy, 也可以是绝缘的金属氧化物如 A1203 等。 釆用 PECVD方法时， 用于形成氮化硅的反应气体可以为 SiH4、 NH3、 N2或 SiH2C12、 丽 3、 N2, 用于形成氧化硅的反应气体可以是 SiH4、 N20, 用于形成氮氧化硅的反应气体可以是 SiH4、 N20、 NH3、 N2。 该修饰层 2 可以使后续制作的金属氧化物半导体层很好地沉积在基板 1上， 从而可以更 好地保护金属氧化物半导体层 3 , 提高金属氧化物半导体层 3的稳定性能。
在基板 1上沉积金属氧化物半导体膜 3，是釆用溅射或热蒸发的方法， 所 述金属氧化物半导体膜的沉积厚度为 100 ~ 4000 A。 金属氧化物半导体膜可 以釆用非晶 IGZO制成，也可以釆用 HIZO、 IZO、 a-InZnO, a-InZnO, ZnO:F、 In203:Sn、 In203:Mo、 Cd2Sn04、 ZnO:Al、 Ti02:Nb、 Cd-Sn-0或其他金属氧化 物制成。
所述刻蚀阻挡膜 4'釆用 PECVD方法进行沉积， 所述刻蚀阻挡膜的沉积 厚度为 5 00 ~ 4000 A。 刻蚀阻挡膜的材料可以是氧化硅 SiOx、 氮化硅 SiNx、 氮氧化硅 SiNxOy, 也可以是绝缘的金属氧化物如 A1203等。 釆用 PECVD方 法时，用于形成氮化硅的反应气体可以为 SiH4、 NH3、 N2或 SiH2C12、 NH3、 N2, 用于形成氧化硅的反应气体可以是 SiH4、 N20, 用于形成氮氧化硅的反 应气体可以是 SiH4、 N20、 丽 3、 N2。
步骤 S2 ) : 釆用灰色调或半色调掩模板， 通过一次构图工艺， 在完成步 骤 S1 ) 的基板上形成漏电极 6、 源电极 7、 数据线（图 3中未示出 ) 以及透 明像素电极 5, 如图 3f所示。
步骤 S2 )具体包括如下步骤：
S21)在基板上依次沉积透明导电膜 5，和源 /漏金属膜 6，。
S22 )在完成步骤 S21)的基板上涂覆一层光刻胶 12。
S23 )釆用灰色调或半色调掩模板对所述光刻胶进行曝光、 显影。 所述 半色调掩模板或灰色调掩模板上设有非透射区域、 部分透射区域以及透射区 域。 若所述光刻胶 12为正性胶， 则在光刻胶曝光、显影之后所述灰色调或半 色调掩模板上的非透射区域、 部分透射区域以及透射区域将分别对应形成光 刻胶完全保留区域 NP、 光刻胶部分保留区域 HP 以及光刻胶完全去除区域 WP。 若所述光刻胶 12为负性胶， 则在光刻胶曝光、 显影之后所述灰色调或 半色调掩模板上的 ^透射区域、 部分透射区域以及透射区域将分别对应形成 光刻胶完全去除区域 WP、 光刻胶部分保留区域 HP 以及光刻胶完全保留区 域 NP。 所述光刻胶完全保留区域 NP对应于形成数据线、 源电极和漏电极的 区域， 所述光刻胶部分保留区域 HP对应于形成透明像素电极的区域， 所述 源 /漏金属膜 6'上未被光刻胶覆盖的区域均为光刻胶完全去除区域 WP, 如图 3a所示。
524 )对完成步骤 S23 ) 的基板进行刻蚀， 以形成源电极 7和数据线。 如图 3b所示， 对图 3a中的基板进行第一次刻蚀， 刻蚀掉光刻胶完全去 除区域 WP的源 /漏金属膜 6，。 如图 3c所示， 对图 3b中的基板进行第二次 刻蚀， 刻蚀掉光刻胶完全去除区域 WP的透明导电膜 5' , 由此形成源电极 7 和数据线（图中未示出） 。
525 )对完成步骤 S24 )的基板进行灰化处理， 灰化掉所述光刻胶部分保 留区域 HP的光刻胶， 如图 3d所示。 S26 )对完成步骤 S25 )的基板进行刻蚀， 以形成漏电极 6和透明像素电 极 5。
如图 3e所示， 对图 3d中的基板进行第三次刻蚀， 刻蚀掉光刻胶部分保 留区域 HP的源 /漏金属膜 6' , 由此形成漏电极 6和透明像素电极 5。
S27 )将剩余的光刻胶剥离， 露出漏电极 6、 源电极 7、 透明像素电极 5 以及数据线。
由于在步骤 S1 ) 中在基板上沉积了一层修饰层 2, 因此， 在上述步骤中 进行透明导电膜的沉积时， 修饰层 2能有效地保护漏电极 6、 源电极 7之间 形成的 TFT沟道， 以免 TFT沟道直接与基板 1接触， 形成不好的交界面。 同时， 也使得在步骤 S1 )中第一次光刻工艺中形成的金属氧化物半导体层可 以做得比较精细， 避免产生不良。
在本实施例中， 由于金属氧化物半导体层使用如 IGZO的宽禁带宽度的 金属氧化物半导体形成， 所以釆用可见光照射该金属氧化物半导体层时不会 产生光电流。 因此， 在本实施例中不用使用遮光层， 在基板上直接形成修饰 层即可。
在上述步骤中， 在完成步骤 S1 )的基板上通过溅射或热蒸发的方法来沉 积透明导电膜， 所述透明导电膜的沉积厚度为 300 ~ 1500 A。 所述源 /漏金属 膜的沉积厚度为 2000 ~ 3000 A。透明导电膜釆用 ITO制成，也可以釆用其他 金属及金属氧化物制成。 源 /漏金属膜釆用 Cr、 W、 Ti、 Ta、 Mo、 Al、 Cu中 的任一种所形成的单层膜制成， 或者釆用以上任一金属的合金制成， 或者釆 用以上金属的任一组合所形成的多层膜制成。
步骤 S3 ) : 在完成步骤 S2 )的基板上形成栅极绝缘层 8, 再通过一次构 图工艺形成接触过孔（未示出） ， 如图 4所示。
在该步骤中， 在完成步骤 S2 )的基板上沉积栅极绝缘层 8, 通过一次光 刻工艺形成接触过孔。
在该步骤中， 所述栅极绝缘层 8通过 PECVD方法连续沉积形成， 栅极 绝缘层 8的沉积厚度为 1000 - 4000 A。 栅极绝缘层 8的材料可以是氧化硅 SiOx、 氮化硅 SiNx、 氮氧化硅 SiNxOy, 也可以是绝缘的金属氧化物如 A1203 等。 釆用 PECVD方法时， 用于形成氮化硅的反应气体可以为 SiH4、 NH3、 N2或 SiH2C12、 丽 3、 N2, 用于形成氧化硅的反应气体可以是 SiH4、 N20, 用于形成氮氧化硅的反应气体可以是 SiH4、 N20、 NH3、 N2。
步骤 S4 ) ： 在完成步骤 S3 ) 的基板上通过一次构图工艺形成栅电极和 栅极扫描线。
在该步骤中， 在完成步骤 S3 )的基板上沉积栅金属膜， 通过一次光刻工 艺形成栅电极 9和栅极扫描线 11。
在该步骤中， 所述栅金属膜是通过釆用溅射或热蒸发的沉积方法形成， 所述栅金属膜的沉积厚度为 4000 ~ 15000A。 栅金属膜可以釆用 Cr、 W、 Cu、 Ti、 Ta、 Mo 中的任一种所形成的单层膜制成， 或者釆用以上任一金属的合 金制成， 或者釆用以上金属的任一组合所形成的多层膜制成。 然后通过一次 光刻工艺形成栅电极 9和栅极扫描线 11 , 如图 5所示。
实施例 2
本实施例与实施例 1的区别在于， 刻蚀阻挡层 4可以釆用叠层结构。 本实施例中， 刻蚀阻挡层 4釆用双层结构。 在刻蚀阻挡层 4中， 与金属 氧化物半导体层 3接触的一层釆用 Si02制成且釆用低速沉积方式形成，远离 金属氧化物半导体层 3的一层釆用 SiNx制成且釆用高速沉积方式形成。
在上面的描述中， TFT为顶栅型 TFT。 然而， 本发明的实施例也适合于 制造具有底栅型金属氧化物 TFT的阵列基板。 在 TFT为底栅型 TFT时， 除 刻蚀阻挡层 4之外栅极绝缘层 8也可以具有叠层结构。 例如， 栅极绝缘层 8 具有双层结构。 在栅极绝缘层 8中， 与金属氧化物半导体层 3接触的一层釆 用 Si02制成， 该栅极绝缘层釆用低速沉积方式形成， 远离金属氧化物半导体 层 3的一层釆用 SiNx制成， 该栅极绝缘层釆用高速沉积方式形成。
根据本实施例， 由于与金属氧化物半导体层 3接触的刻蚀阻挡层和栅极 绝缘层均分别釆用低速沉积方式形成， 沉积层较致密， 因此能与金属氧化物 半导体层 3形成很好的交界面， 有利于提高 TFT的稳定性性能； 而远离金属 氧化物半导体层 3 的刻蚀阻挡层和栅极绝缘层均分别釆用高速沉积方式形 成， 沉积速度较快， 因此能有效提高生产效率。
本发明的实施例提供了一种釆用四次光刻工艺制造金属氧化物 TFT 的 阵列基板的方法， 与釆用六次光刻工艺的传统技术相比， 减少了两次光刻工 艺， 简化了制作工艺， 提高了生产效率， 降低了生产成本。 本发明实施例尤 其适合于大尺寸、 高分辨率的 TFT-LCD 平板显示器以及有源矩阵驱动式 OLED平板显示器。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1. 一种 TFT 阵列基板的制造方法， 包括如下步骤： 通过构图工艺在基 板上分别形成金属氧化物半导体层、 刻蚀阻挡层、 源电极、数据线、 漏电极、 像素电极、 栅极绝缘层、 接触过孔、 栅电极以及栅极扫描线， 其中， 所述金 属氧化物半导体层和刻蚀阻挡层通过一次构图工艺形成， 所述源电极、 漏电 极、 像素电极以及数据线通过一次构图工艺形成。
2. 根据权利要求 1所述的制造方法， 其中该制造方法包括以下步骤： 步骤 S1 ) : 釆用灰色调或半色调掩模板， 通过一次构图工艺在基板上形 成金属氧化物半导体层和刻蚀阻挡层；
步骤 S2 ) : 釆用灰色调或半色调掩模板， 通过一次构图工艺， 在完成步 骤 S1 ) 的基板上形成源电极、 漏电极、 数据线以及像素电极；
步骤 S3 ) ： 在完成步骤 S2 ) 的基板上形成栅极绝缘层， 再通过一次构 图工艺形成接触过孔；
步骤 S4 ) ： 在完成步骤 S3 ) 的基板上通过一次构图工艺形成栅电极和 栅极扫描线。
3. 根据权利要求 2所述的制造方法， 其中步骤 S1 ) 包括如下步骤：
511)在基板上依次沉积金属氧化物半导体膜和刻蚀阻挡膜；
512 )在完成步骤 S11)的基板上涂覆一层光刻胶；
S13 )釆用灰色调或半色调掩模板对所述光刻胶进行曝光、 显影以形成 光刻胶完全保留区域、 光刻胶部分保留区域以及光刻胶完全去除区域， 所述 光刻胶完全保留区域对应于形成刻蚀阻挡层的区域， 所述光刻胶部分保留区 域对应于形成金属氧化物半导体层的图区域， 所述刻蚀阻挡膜上未被光刻胶 覆盖的区域则为光刻胶完全去除区域；
S14 )对完成步骤 S13 ) 的基板进行刻蚀， 以形成金属氧化物半导体层；
S15 )对完成步骤 S14 )的基板进行灰化处理， 灰化掉所述光刻胶部分保 留区域的光刻胶；
516 )对完成步骤 S15 ) 的基板进行刻蚀， 以形成刻蚀阻挡层；
517 )将剩余的光刻胶剥离。
4. 根据权利要求 3所述的制造方法， 其中在步骤 S11 ) 中， 先在基板上 沉积修饰层， 然后在所述修饰层上依次沉积金属氧化物半导体膜和刻蚀阻挡 膜； 沉积修饰层是釆用 PECVD方法， 所述修饰层釆用氧化物或氮化物或氧 氮化合物制成， 修饰层的厚度范围为 5 00 ~ 2000 A。
5. 根据权利要求 3所述的制造方法， 其中在步骤 S11 ) 中， 沉积金属氧 化物半导体膜是釆用溅射或热蒸发的方法， 所述金属氧化物半导体膜釆用非 晶 IGZO、 HIZO、 IZO、 a-InZnO, a-InZnO, ZnO:F、 In203:Sn、 In203:Mo、 Cd2Sn04、 ZnO:Al、 Ti02:Nb或 Cd-Sn-0制成， 所述金属氧化物半导体膜的厚 度范围为 100 ~ 2000 A; 在金属氧化物半导体膜上沉积刻蚀阻挡膜是釆用 PECVD 方法， 所述刻蚀阻挡膜釆用硅氧化物或氮化物或氧氮化合物制成， 所述刻蚀阻挡膜的厚度范围为 500 ~ 4000 A。
6. 根据权利要求 3所述的制造方法，其中所述刻蚀阻挡层具有双层结构， 并且
其中在该双层结构中与金属氧化物半导体层接触的一层釆用 Si02制成 且釆用低速沉积方式形成， 而远离金属氧化物半导体层的一层釆用 SiNx制 成且釆用高速沉积方式形成。
7. 根据权利要求 2所述的制造方法， 其中步骤 S2 ) 包括如下步骤： S21 )在基板上依次沉积透明导电膜和源 /漏金属膜；
S22 )在完成步骤 S21)的基板上涂覆一层光刻胶；
S23 )釆用灰色调或半色调掩模板对所述光刻胶进行曝光、 显影， 以形 成光刻胶完全保留区域、 光刻胶部分保留区域以及光刻胶完全去除区域， 所 述光刻胶完全保留区域对应于形成数据线、 源电极和漏电极的区域， 所述光 刻胶部分保留区域对应于形成透明像素电极的区域，所述源 /漏金属膜上未被 光刻胶覆盖的区域均为光刻胶完全去除区域；
S24 )对完成步骤 S23 ) 的基板进行刻蚀， 以形成源电极和数据线； S25 )对完成步骤 S24 )的基板进行灰化处理， 灰化掉所述光刻胶部分保 留区域的光刻胶；
S26 )对完成步骤 S25 ) 的基板进行刻蚀， 以形成漏电极和像素电极； S27 )将剩余的光刻胶剥离。
8. 根据权利要求 7所述的制造方法， 其中在步骤 S21 ) 中， 沉积透明导 电膜釆用溅射或热蒸发的方法， 所述透明导电膜釆用 ITO或其他透明金属氧 化物制成， 所述透明导电膜的厚度范围为 300 ~ 1500 A; 沉积源 /漏金属膜釆 用溅射或热蒸发的方法， 所述源 /漏金属膜釆用 Cr、 W、 Ti、 Ta、 Mo、 Al、 Cu制成或釆用上述金属中部分金属的合金制成， 所述源 /漏金属膜的厚度范 围为 2000 ~ 3000 A。
9. 根据权利要求 2所述的制造方法， 其中在步骤 S3 ) 中， 在完成所述 步骤 S2 ) 的基板上通过沉积方式形成栅极绝缘层， 沉积栅极绝缘层釆用 PECVD 方法， 所述栅极绝缘层釆用氧化物或氮化物或氧氮化合物制成， 所 述栅极绝缘层的厚度范围为 1000 ~ 4000 A。
10. 根据权利要求 2所述的制造方法， 其中在步骤 S4 ) 中， 在栅极绝缘 层上沉积栅金属膜， 再通过一次光刻工艺形成栅电极和栅极扫描线； 在栅极 绝缘层上沉积栅金属膜釆用溅射或热蒸发的方法，所述栅金属膜釆用 Cr、 W、 Cu、 Ti、 Ta、 Mo制成或釆用上述金属中部分金属的合金制成， 所述栅金属 膜的厚度范围为 4000 ~ 15000A。
11. 根据权利要求 1所述的制造方法， 其中所述 TFT形成为包括： 所述 金属氧化物半导体层， 用作有源层； 所述刻蚀阻挡层， 形成在所述金属氧化 物半导体层上； 所述源电极， 其一端位于所述金属氧化物半导体层上； 所述 漏电极， 其与所述源电极相对的一端也位于所述金属氧化物半导体层上； 所 述栅极绝缘层， 形成为覆盖所述源电极、 所述漏电极及所述刻蚀阻挡层； 以 及所述栅极,形成在所述栅极绝缘层上并位于所述金属氧化物半导体层上方。
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