WO2013117143A1 - 一种时钟同步方法和装置 - Google Patents

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WO2013117143A1
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phase locked
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张君辉
王德龙
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ZTE Corp
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ZTE Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0641—Change of the master or reference, e.g. take-over or failure of the master

Definitions

  • the present invention relates to a clock synchronous communication network, and in particular to a clock synchronization method and apparatus in a clock synchronization network.
  • the ITU-T G.781 clock synchronization standard specifies that clock quality level information is transmitted downward through a Synchronization Status Message (SSM) during timing transmission.
  • SSM Synchronization Status Message
  • PTP is used for clock synchronization
  • the clock quality level information is passed.
  • the Announce message is delivered downwards. That is, after the synchronization device selects a new clock source based on the clock source selection algorithm, it needs to send the selected clock source level information to the downstream device after a delay.
  • the drawback of this method is that the state of the phase locked loop of the clock device is not considered, that is, when the synchronization device selects a new clock mode or keeps the mode to the lock mode, it takes a long time, especially when using PTP ( Precision Timing Protocol, the frequency clocking process is slower in the case of frequency recovery. Therefore, when using the physical clock and packet clock hybrid networking, this clock protocol layer and clock physical layer Inconsistent problems are more serious.
  • PTP Precision Timing Protocol
  • Step 1 NE1 and NE2 respectively serve as the primary and secondary clock sources of the clock network, and lock the external clock to provide frequency output to the entire network.
  • NE3 tracks NE1 through link 1 frequency and provides output to downstream device NE4.
  • link 1 is unavailable, NE3 will track the NE2 device through link 2.
  • Step 2 When NE1 fails, NE3 runs the clock source selection algorithm and selects NE2 as the new clock source. After a delay, NE3 sends NE2 clock quality level information to downstream NE4.
  • Step 3 When NE1 returns to normal and selects clock source 1, and sends the level information of clock source 1 to NE3 to NE3, NE1 does not actually lock clock source 1, because NE1 phase-locked loop is free-running mode. Migrating to lock mode, this phase is slower.
  • Step 4 After receiving the clock quality level information of NE1, NE3 will re-select the link 1 clock as the clock source. However, NE1 has not locked the clock source 1, which causes the clock performance of NE3 to deteriorate and lead to downstream. The clock performance of the device is degraded.
  • the technical problem to be solved by the present invention is to provide a clock synchronization method and apparatus for improving the reliability and stability of a synchronous network.
  • the present invention provides a clock synchronization method, including:
  • the synchronization device selects the clock source, checks the current state of the phase locked loop, and determines the clock quality level sent to the downstream device according to the selected clock source and the current state of the phase locked loop.
  • the foregoing method may further have the following feature: determining, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, including:
  • the clock quality level sent to the downstream device is the clock quality level of the clock source selected by the synchronization device.
  • the foregoing method may further have the following feature: determining, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, including:
  • the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the above method may also have the following features, according to the selected clock source and the lock
  • the current state of the phase loop determines the quality level of the clock sent to the downstream device, including:
  • the synchronization device sends the clock quality level of the synchronization device to the downstream device. After that, the phase locked loop state is continuously detected. After the phase locked loop state transitions to the locked mode, the clock quality level of the clock source selected by the synchronization device is sent to the downstream device.
  • the foregoing method may further have the following feature: determining, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, including:
  • the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the invention also provides a clock synchronization device, comprising:
  • the best clock source selection module set to: select the clock source
  • the phase locked loop state detecting module is configured to: after the optimal clock source selecting module selects a clock source, check a current state of the phase locked loop;
  • the clock output module is configured to: select a clock source selected by the module according to the optimal clock source, and determine a clock quality level to be sent to the downstream device according to the current state of the phase locked loop.
  • the foregoing apparatus may further have the following feature: the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, where: the current state of the phase locked loop is locked.
  • the clock quality level sent to the downstream device is the clock quality level of the clock source selected by the synchronization device.
  • the foregoing apparatus may further have the following feature: the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, where: the current state of the phase locked loop is maintained. In the mode or free-running mode, the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the foregoing apparatus may further have the following feature: the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, where: the phase locked loop is freely oscillated During the migration to the lock mode, when the phase locked loop is currently After the state is in the non-lock mode, after the clock quality level of the synchronization device is sent to the downstream device, the state of the phase locked loop is continuously detected, and after the state of the phase locked loop is migrated to the locked mode, the synchronization is performed. The clock quality level of the clock source selected by the device is sent to the downstream device.
  • the foregoing apparatus may further have the following feature: the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, where: the current state of the phase locked loop is a lock When the phase loop fails, the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the method and device according to the embodiment of the present invention, according to the phase-locked loop state of the clock device, sends a clock quality level to the downstream, which ensures the consistency between the clock protocol layer and the clock physical layer, and avoids the downstream device of the clock synchronization network. Errors or premature routing cause frequency and phase fluctuations, improving the reliability and stability of clock synchronization.
  • Figure 1 is the clock source switching and clock synchronization
  • FIG. 2 is a block diagram of a clock synchronization apparatus according to an embodiment of the present invention.
  • FIG. 3 is a flowchart of a clock synchronization method according to an embodiment of the present invention.
  • FIG. 4 is a block diagram of an application example clock synchronization apparatus of the present invention.
  • FIG. 5 is a clock source selection process according to an embodiment of the present invention.
  • an embodiment of the present invention provides a clock synchronization apparatus, including:
  • phase locked loop state detecting module configured to check a current state of the phase locked loop after the optimal clock source selecting module selects a clock source
  • a clock output module connected to an optimal clock source selection module and a phase locked loop state detection module, According to the clock source selected by the optimal clock source selection module, the clock quality level sent to the downstream device is determined according to the current state of the phase locked loop.
  • the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, including:
  • the clock quality level sent to the downstream device is the clock quality level of the clock source selected by the synchronization device.
  • the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, including:
  • the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, including:
  • the clock quality level of the synchronous device is sent to the downstream device, and the detection continues.
  • the phase locked loop state sends a clock quality level of the clock source selected by the synchronization device to the downstream device after the phase locked loop state transitions to the locked mode.
  • the clock output module determines, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device, including:
  • the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the embodiment of the invention further provides a clock synchronization method, including:
  • the synchronization device selects the clock source, checks the current state of the phase locked loop, and determines the clock quality level sent to the downstream device according to the selected clock source and the current state of the phase locked loop.
  • the determining, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device includes:
  • the clock quality sent to the downstream device etc.
  • the level is the clock quality level of the clock source selected by the synchronization device.
  • the determining, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device includes:
  • the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the synchronization device sends the clock quality level of the synchronization device to the synchronization device when the current phase of the phase locked loop is in the non-lock mode. After the downstream device is detected, the phase-locked loop state is continuously detected. After the phase-locked loop state transitions to the locked mode, the clock quality level of the clock source selected by the synchronization device is sent to the downstream device.
  • the determining, according to the selected clock source and the current state of the phase locked loop, a clock quality level sent to the downstream device includes:
  • the clock quality level sent to the downstream device is the clock quality level of the synchronous device.
  • the method for selecting a clock source by the synchronization device is not limited in the present invention.
  • the existing SSM source selection algorithm may be used, and an alternative optimal master clock algorithm based on the packet clock technology may be extracted (Alternate Best Master Clock Algorithm, Alternate BMC A). ).
  • the synchronization device may send the clock quality level to the downstream device through an SSM message or a PTP message or other clock synchronization message.
  • SSM message or a PTP message or other clock synchronization message.
  • an embodiment of the present invention provides a clock synchronization method, including the following steps: Step 301: A synchronization device selects an optimal clock source.
  • the selection may be performed according to an SSM algorithm
  • Step 302 The synchronization device checks the current state of the phase locked loop of the device.
  • Step 303 The synchronization device determines a clock quality level in a clock synchronization message sent to the downstream device according to the current state of the phase locked loop, and sends the clock synchronization message after the sending opportunity arrives.
  • the synchronization device in the process of transitioning from the free-running mode to the locked mode in the phase-locked loop state, when the current state of the phase-locked loop is in the unlocked mode, sends the clock quality level of the synchronous device to the After the downstream device continues to detect the phase locked loop state, after the phase locked loop state transitions to the locked mode, the clock quality level of the clock source selected by the synchronous device is sent to the downstream device.
  • the clock synchronization message may be an SSM message.
  • Step 304 The downstream device performs clock synchronization according to an existing standard specification.
  • the present invention also provides a clock synchronization device application example, as shown in FIG. 4, comprising: a clock source designation module, that is, one or more ports are designated from all physical ports of the synchronization device for clock source input ports, and these clock sources will Participate in the selection of the best clock source;
  • the clock source priority allocation module assigns a priority to the input clock source
  • the above two modules can also be omitted. For example, if the input clock source is fixed and the clock source priority is fixed, the above two modules can be omitted.
  • the optimal clock source selection module is to run the SSM algorithm according to the information about the allocated clock source, such as the clock quality level, priority, alarm, etc., and select the best clock source as the system clock of the device;
  • the algorithm is only an example, and the present invention does not limit this.
  • the phase-locked loop is connected to the optimal clock source selection module, the clock source derivation module, and the phase-locked loop state detection module for locking the clock source selected by the optimal clock source selection module;
  • a clock source exporting module configured to derive an optimal clock source, and generate an optimal clock source selection mode
  • the SSM message of the clock quality level of the best clock source selected by the block is sent to the SSM message delay processing module;
  • the phase-locked loop state detecting module is connected to the phase-locked loop and connected to the SSM message delay processing module, and is configured to detect the current state of the phase-locked loop of the device after selecting the clock source;
  • the SSM message delay processing module is configured to determine, after the expiration of the delay time, the clock quality level in the SSM message according to the current state of the phase locked loop, which includes:
  • the synchronization device in the process of transitioning from the free-running mode to the locked mode in the phase-locked loop state, when the current state of the phase-locked loop is in the unlocked mode, sends the clock quality level of the synchronous device to the After the downstream device continues to detect the phase locked loop state, after the phase locked loop state transitions to the locked mode, the clock quality level of the clock source selected by the synchronous device is sent to the downstream device.
  • the clock source derivation module and the SSM message delay processing module are equivalent to the clock output module in the previous embodiment.
  • FIG. 5 is a schematic diagram of a process for selecting an optimal clock source according to an embodiment of the present invention.
  • the specific processing steps include: Step 501: Specifying some ports from all physical ports of the synchronization device for clock source input ports, these clock sources will participate in the best. Clock source selection; In Figure 5, four interfaces 1, 4, 8, and 13 are selected as the clock source from the N interfaces.
  • Step 502 Select a subset from all input clock sources and assign priorities to them. These clock sources will participate in the clock source selection process.
  • the SSM algorithm calculates the optimal clock source based on information such as clock quality and priority. In Figure 5, priorities are assigned to 1, 8, and 13. An optimal clock source is selected based on information such as QL (Quality Level) and priority of these input clock sources.
  • Step 503 Run the SSM algorithm according to the information about the allocated clock source, such as the clock quality level, priority, and alarm, and select the optimal clock source as the system clock of the device. In Figure 5, according to For the QL, priority, and other information of the clock source, select the best clock source 8 as the system clock.
  • Step 504 After selecting the optimal clock source, before sending the SSM message to the downstream device, it is required to detect the current state of the phase locked loop of the device; when the delay time expires, determine which SSM to send according to the current state of the phase locked loop.
  • the message specifically includes: (1) if the current phase locked loop is in a locked state, sending the clock quality level information of the selected clock source to the downstream; (2) if the current phase locked loop is in the hold mode or the free oscillation mode, then sending The clock quality level information of the device is sent to the downstream; (3) If the synchronous hardware device has a clock hardware failure, such as a phase-locked loop fault, the transmitted clock quality level is the downstream of the device clock level; (4) The state of the phase-locked loop is free.
  • the current state of the phase locked loop needs to be detected; if it is in the locked mode, the clock synchronization message carries the clock quality level information of the selected clock source; if it is the non-locked mode, the clock The synchronization message carries the clock quality level information of the synchronization device.
  • the present invention is applied to the scenario shown in FIG. 1, where the clock switching and clock synchronization methods include:
  • Step 601 NE1 and NE2 respectively serve as the primary and secondary clock sources of the clock network, and lock the external clock to provide frequency output to the entire network.
  • NE3 tracks NE1 through link 1 frequency and provides output to downstream device NE4.
  • link 1 is unavailable, NE3 will track the NE2 device through link 2.
  • Step 602 When NE1 fails, NE3 runs the SSM source selection algorithm and selects NE2 as the new clock source. After a delay, NE3 sends NE2 clock quality level to downstream NE4.
  • Step 603 after NE1 is restored to normal and clock source 1 is selected, further detection is required.
  • the existing ITU-T G.781 standard specification immediately sends an SSM message carrying the clock quality level of the selected clock source after selecting the optimal clock source and delaying for a period of time.
  • Downstream in some cases, may cause a downstream device error or premature routing to cause frequency and phase fluctuations; in the embodiment of the present invention, a phase-locked loop state detecting module is newly added, which is used to detect the current phase-locked loop state of the device, and According to the current phase-locked loop state, it is decided to send which clock quality level information to the downstream.
  • the purpose is to delay the outward notification of a new clock level when the device switches from the internal clock to other types of clock sources, waiting for the selected frequency of the device. After the source is stable enough, the downstream device is allowed to track the device.
  • the technical solution adopted by the invention fundamentally avoids the problem of frequency and phase fluctuation caused by downstream device error or premature routing, and improves the reliability and stability of clock synchronization.
  • the method and device according to the embodiment of the present invention, according to the phase-locked loop state of the clock device, sends a clock quality level to the downstream, which ensures the consistency between the clock protocol layer and the clock physical layer, and avoids the downstream device of the clock synchronization network. Errors or premature routing cause frequency and phase fluctuations, improving the reliability and stability of clock synchronization.

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Abstract

一种时钟同步方法，包括：同步设备选择时钟源，检查锁相环当前状态，根据所选的时钟源和所述锁相环当前状态决定发送给下游设备的时钟质量等级。一种时钟同步装置，包括：最佳时钟源选择模块，设置为：选择时钟源；锁相环状态检测模块，设置为：在所述最佳时钟源选择模块选择时钟源后，检查锁相环当前状态；时钟输出模块，设置为：根据所述最佳时钟源选择模块所选的时钟源和根据所述锁相环当前状态决定发送给下游设备的时钟质量等级。上述方案保证了时钟协议层和时钟物理层的一致性，避免了时钟同步网络下游设备错误或者过早选路造成频率和相位波动，提高了时钟同步的可靠性和稳定性。

Description

一种时钟同步方法和装置
技术领域
本发明涉及时钟同步通信网络， 具体涉及一种在时钟同步网中时钟同步 方法和装置。 背景技术
随着以太网和 3G ( 3rd Generation, 第三代）网络的高速发展， 在分组网 络中实现时钟和时间同步得到越来越多的重视和广泛的应用。 国内外运营商 不断的使用同步以太网实现时钟同步，釆用 1588协议进行时间同步，逐步替 换使用 GPS ( Global Positioning System, 全球定位系统）进行时间同步的方 式。
ITU-T G.781 时钟同步标准规定， 在定时传递时， 时钟质量等级信息是 通过同步状态消息 （ Synchronization Status Message, SSM ) 向下传递， 当釆 用 PTP实现时钟同步时， 时钟质量等级信息通过通告（ Announce )报文向下 传递； 即当同步设备基于时钟选源算法选择出了某个新的时钟源后， 需要在 延迟一段时间后发送选择出的时钟源等级信息给下游设备。 但这种方法的缺 陷是， 没有考虑时钟设备锁相环的状态， 即当同步设备选择出某个新的时钟 荡模式或保持模式到锁定模式需要较长的时间，特别是在釆用 PTP( Precision Timing Protocol, 精密时钟协议） 4艮文方式进行频率恢复的情况下， 频率锁 定的过程更慢， 因此， 在釆用物理时钟和分组时钟混合组网时， 这种时钟协 议层和时钟物理层不一致的问题更严重。
如图 1所示， 为时钟源切换及时钟同步流程， 具体处理步骤包括： 步骤 1 , NE1和 NE2分别作为时钟网络的主备时钟源， 锁定外时钟， 向 整个网络提供频率输出。 正常情况下， NE3通过链路 1频率跟踪 NE1 , 并向 下游设备 NE4提供输出。在链路 1不可用时， NE3将会通过链路 2跟踪 NE2 设备。 步骤 2, 当 NE1发生故障， NE3将运行时钟选源算法， 选择 NE2作为新 的时钟源， 延迟一段时间后， NE3向下游 NE4发送 NE2的时钟质量等级信 息；
步骤 3 , 当 NE1重新恢复正常并选择时钟源 1 , 并向 NE3发送时钟源 1 的等级信息给 NE3 , 但这时 NE1 并没有真正锁定时钟源 1 , 因为这时 NE1 锁相环由自由震荡模式迁移到锁定模式， 这个阶段比较慢。
步骤 4, NE3收到 NE1的时钟质量等级信息后， 将重新选择链路 1时钟 作为时钟源，但这时 NE1还未锁定时钟源 1 ,从而导致 NE3的时钟性能由好 变差， 并导致下游设备的时钟性能变差。
因此， 这种由于时钟协议层和时钟物理层存在的不一致性， 在某些情况 下， 会造成同步链路拓朴的动荡， 下游设备时钟性能变差， 影响同步网络的 同步质量和稳定性。 发明内容
本发明要解决的技术问题是提出一种时钟同步方法和装置， 提高同步网 络的可靠性和稳定性。
为了解决上述问题， 本发明提供了一种时钟同步方法， 包括：
同步设备选择时钟源， 检查锁相环当前状态， 根据所选的时钟源和所述 锁相环当前状态决定发送给下游设备的时钟质量等级。
优选地， 上述方法还可具有以下特点， 所述根据所选的时钟源和所述锁 相环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为锁定模式时， 发送给所述下游设备的时钟质量等 级为所述同步设备选择的时钟源的时钟质量等级。
优选地， 上述方法还可具有以下特点， 所述根据所选的时钟源和所述锁 相环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为保持模式或自由震荡模式时， 发送给所述下游设 备的时钟质量等级为所述同步设备的时钟质量等级。
优选地， 上述方法还可具有以下特点， 所述根据所选的时钟源和所述锁 相环当前状态决定发送给下游设备的时钟质量等级包括：
在所述锁相环由自由震荡模式迁移到锁定模式的过程中， 如果所述锁相 环当前状态为非锁定模式， 所述同步设备将所述同步设备的时钟质量等级发 送给所述下游设备后， 继续检测所述锁相环状态， 当所述锁相环状态迁移到 锁定模式后， 将所述同步设备选择的时钟源的时钟质量等级发送给所述下游 设备。
优选地， 上述方法还可具有以下特点， 所述根据所选的时钟源和所述锁 相环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为锁相环故障时， 发送给所述下游设备的时钟质量 等级为所述同步设备的时钟质量等级。
本发明还提供一种时钟同步装置， 包括：
最佳时钟源选择模块， 设置为： 选择时钟源；
锁相环状态检测模块， 设置为： 在所述最佳时钟源选择模块选择时钟源 后， 检查锁相环当前状态；
时钟输出模块， 设置为： 根据所述最佳时钟源选择模块所选的时钟源和 根据所述锁相环当前状态决定发送给下游设备的时钟质量等级。
优选地， 上述装置还可具有以下特点， 所述时钟输出模块根据所选的时 钟源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括： 所述锁相环当前状态为锁定模式时， 发送给所述下游设备的时钟质量等 级为所述同步设备选择的时钟源的时钟质量等级。
优选地， 上述装置还可具有以下特点， 所述时钟输出模块根据所选的时 钟源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括： 所述锁相环当前状态为保持模式或自由震荡模式时， 发送给所述下游设 备的时钟质量等级为所述同步设备的时钟质量等级。
优选地， 上述装置还可具有以下特点， 所述时钟输出模块根据所选的时 钟源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括： 在所述锁相环由自由震荡迁移到锁定模式的过程中， 当所述锁相环当前 状态为非锁定模式时， 将所述同步设备的时钟质量等级发送给所述下游设备 后， 继续检测所述锁相环状态， 当所述锁相环状态迁移到锁定模式后， 将所 述同步设备选择的时钟源的时钟质量等级发送给所述下游设备。
优选地， 上述装置还可具有以下特点， 所述时钟输出模块根据所选的时 钟源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括： 所述锁相环当前状态为锁相环故障时， 发送给所述下游设备的时钟质量 等级为所述同步设备的时钟质量等级。
釆用本发明实施例所述方法和装置， 根据时钟设备的锁相环状态， 向下 游发送时钟质量等级的方法， 保证了时钟协议层和时钟物理层的一致性， 避 免了时钟同步网络下游设备错误或者过早选路造成频率和相位波动， 提高了 时钟同步的可靠性和稳定性。
附图概述
图 1是时钟源切换及时钟同步；
图 2是本发明实施例时钟同步装置框图；
图 3是本发明实施例时钟同步方法流程图；
图 4是本发明一应用示例时钟同步装置框图；
图 5是本发明实施例时钟源选择流程。
本发明的较佳实施方式
下文中将结合附图对本发明的实施例进行详细说明。 需要说明的是， 在 不冲突的情况下， 本申请中的实施例及实施例中的特征可以相互任意组合。
如图 2所示， 本发明实施例提供一种时钟同步装置， 包括：
最佳时钟源选择模块， 用于选择时钟源；
锁相环状态检测模块， 用于在所述最佳时钟源选择模块选择时钟源后， 检查锁相环当前状态；
时钟输出模块， 与最佳时钟源选择模块和锁相环状态检测模块相连， 用 于才艮据所述最佳时钟源选择模块所选的时钟源和才艮据所述锁相环当前状态决 定发送给下游设备的时钟质量等级。
其中， 所述时钟输出模块才艮据所选的时钟源和所述锁相环当前状态决定 发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为锁定模式时， 发送给所述下游设备的时钟质量等 级为所述同步设备选择的时钟源的时钟质量等级。
其中， 所述时钟输出模块才艮据所选的时钟源和所述锁相环当前状态决定 发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为保持模式或自由震荡模式时， 发送给所述下游设 备的时钟质量等级为所述同步设备的时钟质量等级。
其中， 所述时钟输出模块才艮据所选的时钟源和所述锁相环当前状态决定 发送给下游设备的时钟质量等级包括：
在所述锁相环由自由震荡迁移到锁定模式的过程中， 当所述锁相环当前 状态为非锁定模式时， 将所述同步设备的时钟质量等级发送给所述下游设备 后， 继续检测所述锁相环状态， 当所述锁相环状态迁移到锁定模式后， 将所 述同步设备选择的时钟源的时钟质量等级发送给所述下游设备。
其中， 所述时钟输出模块才艮据所选的时钟源和所述锁相环当前状态决定 发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为锁相环故障时， 发送给所述下游设备的时钟质量 等级为所述同步设备的时钟质量等级。
本发明实施例还提供一种时钟同步方法， 包括：
同步设备选择时钟源， 检查锁相环当前状态， 根据所选的时钟源和所述 锁相环当前状态决定发送给下游设备的时钟质量等级。
其中， 所述根据所选的时钟源和所述锁相环当前状态决定发送给下游设 备的时钟质量等级包括：
所述锁相环当前状态为锁定模式时， 发送给所述下游设备的时钟质量等 级为所述同步设备选择的时钟源的时钟质量等级。
其中， 所述根据所选的时钟源和所述锁相环当前状态决定发送给下游设 备的时钟质量等级包括：
所述锁相环当前状态为保持模式或自由震荡模式时， 发送给所述下游设 备的时钟质量等级为所述同步设备的时钟质量等级。
其中， 在所述锁相环由自由震荡模式迁移到锁定模式的过程中， 当所述 锁相环当前状态为非锁定模式时， 所述同步设备将所述同步设备的时钟质量 等级发送给所述下游设备后， 继续检测所述锁相环状态， 当所述锁相环状态 迁移到锁定模式后， 将所述同步设备选择的时钟源的时钟质量等级发送给所 述下游设备。
其中， 所述根据所选的时钟源和所述锁相环当前状态决定发送给下游设 备的时钟质量等级包括：
所述锁相环当前状态为锁相环故障时， 发送给所述下游设备的时钟质量 等级为所述同步设备的时钟质量等级。
其中， 同步设备选择时钟源的方法本发明不作限定， 可使用现有的 SSM 选源算法， 也可釆取基于分组时钟技术的替代的最佳主时钟算法 （Alternate Best Master Clock Algorithm , Alternate BMC A)。
其中， 同步设备可以通过 SSM消息或者 PTP消息或其他时钟同步消息 将时钟质量等级发送给下游设备。下述实施例中， 以 SSM消息为例进一步说 明本发明。
如图 3所示， 本发明实施例提供一种时钟同步方法， 包括以下步骤： 步骤 301 , 同步设备选择最优时钟源；
具体的， 可以根据 SSM算法进行选择；
步骤 302, 同步设备检查本设备锁相环的当前状态；
步骤 303 , 同步设备根据所述锁相环当前状态决定发送给下游设备的时 钟同步消息中的时钟质量等级，并在发送时机到达后发送所述时钟同步消息， 具体的:
a )如果锁相环当前状态为锁定模式，则向下游设备发送选中的时钟源的 时钟质量等级消息；
b)如果锁相环当前状态为保持模式或自由震荡模式， 则向下游设备发送 本设备晶振的时钟质量等级信息；
c)如果同步设备出现时钟硬件故障， 比如锁相环故障， 则釆用本设备时 钟驱动下游设备， 则发送时钟质量等级为本设备时钟等级给下游；
d )在锁相环状态由自由震荡模式迁移到锁定模式的过程中，在所述锁相 环当前状态为非锁定模式时， 所述同步设备将所述同步设备的时钟质量等级 发送给所述下游设备后， 继续检测所述锁相环状态， 当所述锁相环状态迁移 到锁定模式后， 将所述同步设备选择的时钟源的时钟质量等级发送给所述下 游设备。
其中， 时钟同步消息可以是 SSM消息。
步骤 304, 下游设备按照现有的标准规范进行时钟同步。
本发明还提供一时钟同步装置应用示例， 如图 4所示， 包括： 时钟源指定模块， 即从同步设备的所有物理端口中指定一个或多个端口 用于时钟源输入端口， 这些时钟源将参与最佳时钟源的选择；
时钟源优先级分配模块， 即为输入的时钟源分配优先级；
上述两个模块也可省略， 比如， 输入时钟源固定， 时钟源优先级固定的 情况下可省略上述两个模块。
最佳时钟源选择模块，即才艮据分配的时钟源相关信息，如时钟质量等级、 优先级、告警等信息，运行 SSM算法， 选择出最佳的时钟源作为本设备的系 统时钟； 该选择算法仅为示例， 本发明对此不作限定。
锁相环， 与最佳时钟源选择模块、 时钟源导出模块、 锁相环状态检测模 块相连， 用于锁定最佳时钟源选择模块选择的时钟源；
时钟源导出模块， 用于导出最佳时钟源， 生成携带了最佳时钟源选择模 块选择的最佳时钟源的时钟质量等级的 SSM消息， 发送给 SSM消息延迟处 理模块；
锁相环状态检测模块，与锁相环相连和 SSM消息延迟处理模块相连，用 于在选择出时钟源后， 检测本设备的锁相环当前状态；
SSM消息延迟处理模块， 用于当选择出最佳时钟源后， 当延迟时间到期 后， 再根据锁相环当前状态决定 SSM消息中的时钟质量等级， 具体包括：
( 1 )如果当前锁相环为锁定模式，则发送被选中的时钟源的时钟质量等 级信息给下游；
( 2 )如果当前锁相环为保持模式或自由震荡模式，则发送本设备的时钟 质量等级信息给下游；
( 3 )如果同步设备出现时钟硬件故障， 比如锁相环故障， 则釆用本设备 时钟驱动下游设备， 发送时钟质量等级为本设备时钟等级给下游；
d )在锁相环状态由自由震荡模式迁移到锁定模式的过程中，在所述锁相 环当前状态为非锁定模式时， 所述同步设备将所述同步设备的时钟质量等级 发送给所述下游设备后， 继续检测所述锁相环状态， 当所述锁相环状态迁移 到锁定模式后， 将所述同步设备选择的时钟源的时钟质量等级发送给所述下 游设备。
其中，上述时钟源导出模块和 SSM消息延迟处理模块相当于前一实施例 中的时钟输出模块。
图 5 为本发明实施例最优时钟源的选择过程示意图，具体处理步骤包括: 步骤 501 , 从同步设备的所有物理端口中指定某些端口用于时钟源输入 端口， 这些时钟源将参与最佳时钟源的选择； 在图 5中， 从 N个接口中选择 了 1,4,8,13 四个接口作为时钟源。
步骤 502,从所有输入时钟源中选择出一个子集，并为它们分配优先级， 这些时钟源将参与时钟源选择过程， SSM算法将根据时钟质量、 优先级等信 息计算出最佳时钟源； 在图 5中， 为 1,8,13分配优先级， 根据这些输入时钟 源的 QL ( Quality Level, 质量等级）和优先级等信息选出一个最优时钟源。 步骤 503 , 才艮据分配的时钟源相关信息， 如时钟质量等级、 优先级、 告 警等信息， 运行 SSM算法， 选择出最佳的时钟源作为本设备的系统时钟； 在图 5 中， 根据入时钟源的 QL、 优先级等信息， 选择出最佳时钟源 8 作为系统时钟。
步骤 504, 在选择出最佳时钟源后， 发送 SSM消息给下游设备前， 需要 检测本设备的锁相环当前状态； 当延迟时间到期后， 再根据锁相环当前状态 决定发送哪种 SSM消息， 具体包括： （ 1 )如果当前锁相环为锁定状态， 则 发送被选中的时钟源的时钟质量等级信息给下游； （2 )如果当前锁相环为保 持模式或自由震荡模式， 则发送本设备的时钟质量等级信息给下游； （ 3 )如 果同步设备出现时钟硬件故障， 比如锁相环故障， 则发送时钟质量等级为本 设备时钟等级给下游； （ 4 )在锁相环状态由自由震荡模式迁移到锁定模式的 过程中， 需要检测锁相环当前状态； 如果为锁定模式， 所述时钟同步消息中 携带所选时钟源的时钟质量等级信息； 如果为非锁定模式， 则所述时钟同步 消息中携带所述同步设备的时钟质量等级信息。
在本发明另一实施例中， 将本发明应用在图 1所示场景下， 此时时钟切 换和时钟同步方法包括：
步骤 601 , NE1和 NE2分别作为时钟网络的主备时钟源， 锁定外时钟， 向整个网络提供频率输出。 正常情况下， NE3通过链路 1频率跟踪 NE1 , 并 向下游设备 NE4提供输出。 在链路 1不可用时， NE3将会通过链路 2跟踪 NE2设备。
步骤 602 , 当 NE1发生故障， NE3将运行 SSM选源算法， 选择 NE2作 为新的时钟源， 延迟一段时间后， NE3向下游 NE4发送 NE2的时钟质量等 级；
步骤 603 , 当 NE1 重新恢复正常并选择时钟源 1 后， 需要进一步检测
NE1的锁相环状态， 由于此时还未锁定时钟源 1 , 所以向 NE3发送 SSM消 息中的时钟质量等级是 NE1设备的质量等级， 而非时钟源 1的质量等级； 步骤 604 , NE3收到 NE1的 SSM消息后， 发现链路 1的时钟质量等级 比链路 2差将不会选择链路 1的时钟， 从而避免了错误的过早选择和锁定链 路 1的时钟。
本发明与现有技术相比， 现有的 ITU-T G.781标准规范在选择出最优时 钟源， 并延迟一段时间后， 会立即发送携带选中的时钟源的时钟质量等级的 SSM消息给下游， 在某些情况下， 会导致下游设备错误或者过早选路造成频 率、 相位波动； 本发明实施例新增加了锁相环状态检测模块， 用来检测本设 备当前锁相环状态， 并根据当前锁相环状态， 决定发送哪种时钟质量等级信 息给下游， 其目的是当设备出现由内时钟切换到其他类型时钟源时， 延迟向 外通告新的时钟等级， 等待设备选定的频率源足够稳定后， 再允许下游设备 跟踪该设备。 本发明釆用的技术方案从根本上避免了下游设备错误或者过早 选路造成频率、 相位波动的问题， 提高了时钟同步的可靠性和稳定性。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序 来指令相关硬件完成， 所述程序可以存储于计算机可读存储介质中， 如只读 存储器、 磁盘或光盘等。 可选地， 上述实施例的全部或部分步骤也可以使用 一个或多个集成电路来实现。 相应地， 上述实施例中的各模块 /单元可以釆用 硬件的形式实现， 也可以釆用软件功能模块的形式实现。 本发明不限制于任 何特定形式的硬件和软件的结合。
以上说明， 仅为本发明较佳的具体实施方式， 但本发明的保护范围并不 局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可 轻易想到的变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明 的保护范围应该以权力要求书的保护范围为准。
工业实用性
釆用本发明实施例所述方法和装置， 根据时钟设备的锁相环状态， 向下 游发送时钟质量等级的方法， 保证了时钟协议层和时钟物理层的一致性， 避 免了时钟同步网络下游设备错误或者过早选路造成频率和相位波动， 提高了 时钟同步的可靠性和稳定性。

Claims

权 利 要 求 书
1、 一种时钟同步方法， 包括：
同步设备选择时钟源， 检查锁相环当前状态， 根据所选的时钟源和所述 锁相环当前状态决定发送给下游设备的时钟质量等级。
2、如权利要求 1所述的方法， 其中， 所述根据所选的时钟源和所述锁相 环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为锁定模式时， 发送给所述下游设备的时钟质量等 级为所述同步设备选择的时钟源的时钟质量等级。
3、如权利要求 1所述的方法， 其中， 所述根据所选的时钟源和所述锁相 环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为保持模式或自由震荡模式时， 发送给所述下游设 备的时钟质量等级为所述同步设备的时钟质量等级。
4、如权利要求 1所述的方法， 其中， 所述根据所选的时钟源和所述锁相 环当前状态决定发送给下游设备的时钟质量等级包括：
在所述锁相环由自由震荡模式迁移到锁定模式的过程中， 如果所述锁相 环当前状态为非锁定模式， 所述同步设备将所述同步设备的时钟质量等级发 送给所述下游设备后， 继续检测所述锁相环状态， 当所述锁相环状态迁移到 锁定模式后， 将所述同步设备选择的时钟源的时钟质量等级发送给所述下游 设备。
5、如权利要求 1所述的方法， 其中， 所述根据所选的时钟源和所述锁相 环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为锁相环故障时， 发送给所述下游设备的时钟质量 等级为所述同步设备的时钟质量等级。
6、 一种时钟同步装置， 包括：
最佳时钟源选择模块， 设置为： 选择时钟源；
锁相环状态检测模块， 设置为： 在所述最佳时钟源选择模块选择时钟源 后， 检查锁相环当前状态； 时钟输出模块， 设置为： 根据所述最佳时钟源选择模块所选的时钟源和 根据所述锁相环当前状态决定发送给下游设备的时钟质量等级。
7、如权利要求 6所述的装置， 其中， 所述时钟输出模块根据所选的时钟 源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为锁定模式时， 发送给所述下游设备的时钟质量等 级为所述同步设备选择的时钟源的时钟质量等级。
8、如权利要求 6所述的装置， 其中， 所述时钟输出模块根据所选的时钟 源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括：
所述锁相环当前状态为保持模式或自由震荡模式时， 发送给所述下游设 备的时钟质量等级为所述同步设备的时钟质量等级。
9、如权利要求 6所述的装置， 其中， 所述时钟输出模块根据所选的时钟 源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括：
在所述锁相环由自由震荡迁移到锁定模式的过程中， 当所述锁相环当前 状态为非锁定模式时， 将所述同步设备的时钟质量等级发送给所述下游设备 后， 继续检测所述锁相环状态， 当所述锁相环状态迁移到锁定模式后， 将所 述同步设备选择的时钟源的时钟质量等级发送给所述下游设备。
10、 如权利要求 6所述的装置， 其中， 所述时钟输出模块根据所选的时 钟源和所述锁相环当前状态决定发送给下游设备的时钟质量等级包括： 所述锁相环当前状态为锁相环故障时， 发送给所述下游设备的时钟质量 等级为所述同步设备的时钟质量等级。
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