WO2013123786A1 - 薄膜晶体管阵列基板及其制作方法 - Google Patents

薄膜晶体管阵列基板及其制作方法 Download PDF

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Definitions

  • the present invention relates to a thin film transistor array substrate and a method of fabricating the same. Background technique
  • AMLCD Active Matrix Liquid Crystal Display
  • the existing AMLCD device includes a thin film transistor (TFT) array substrate. Since amorphous silicon (a-Si) is easy to realize large-area preparation at a low temperature, and the preparation technology is relatively mature, the TFT array is currently being fabricated.
  • TFT thin film transistor
  • a-Si amorphous silicon
  • the a-Si material has a band gap of only 1.7 eV, is opaque to visible light, and has photosensitivity in the visible range. Therefore, it is necessary to increase the opaque metal mask (black matrix) to block light, and correspondingly increase the fabrication of the TFT array substrate. The complexity of the process increases costs and reduces reliability and aperture ratio.
  • the mobility of the a-Si material hardly exceeds lcn ⁇ V- 1 , and thus the existing TFT array substrate is difficult to meet the demand for an increasingly large-sized liquid crystal television and a higher-performance driving circuit.
  • oxide semiconductor thin film transistor Since the amorphous silicon TFT array substrate has the above defects, the oxide semiconductor thin film transistor has been widely concerned with its many advantages, and has been relatively developed in recent years. Oxide semiconductors have high mobility, uniformity, transparency, and simple fabrication process, which can better meet the needs of large-size liquid crystal displays. Moreover, the fabrication of oxide TFTs is compatible with existing LCD production lines and is easy to transform. Therefore, oxide TFTs have attracted much attention and have become a recent research hotspot.
  • An embodiment of the present invention provides a method of fabricating a thin film transistor array substrate, comprising: preparing an active layer film and a conductive layer film on a substrate; depositing a source/drain layer on the conductive layer film a film, the conductive layer film and the source/drain layer film are processed by a gray tone or halftone mask process to obtain at least two data lines, a pixel electrode, and source/drain electrodes of the thin film transistor, a source of the thin film transistor is connected to the data line; after depositing an insulating layer film covering the active layer film, the source/drain electrode, the data line, and the pixel electrode, a via hole and a thin film transistor are formed on the insulating layer film a gate insulating layer, and obtaining an active layer of the thin film transistor, the via hole being disposed at a selected position in a corresponding region of each of the data lines; and preparing a gate electrode of the thin film transistor on the insulating layer And a gate electrode of the thin film transistor connected to the
  • a thin film transistor array substrate including a substrate, a pixel unit array divided by cross-arranged data lines and gate scan lines, wherein each of the pixel units includes: located on the substrate An active layer of the thin film transistor; a pixel electrode located above the active layer of the thin film transistor; a data line above the pixel electrode and a source/drain electrode of the thin film transistor; a source of the covered data line, the thin film transistor / a drain insulating layer and a gate insulating layer of the thin film transistor of the active layer; a gate electrode of the thin film transistor on the gate insulating layer of the thin film transistor, wherein each of the data lines is connected to a source of a column of thin film transistors, each The via holes are disposed at selected locations in the region corresponding to the data lines, and each of the gate scan lines is connected to a gate of a row of thin film transistors.
  • FIG. 1 is a plan view of a pixel unit of a TFT array substrate according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the A-A' position after preparing a conductive layer film according to an embodiment of the present invention
  • FIG. 4 is a cross-sectional view showing the position of A-A after etching the conductive layer film and the source/drain layer film in the embodiment of the present invention
  • FIG. 5 is a cross-sectional view of the A-A' position after ashing the photoresist in the embodiment of the present invention
  • FIG. 6 is a view showing the position of the source electrode of the TFT device after etching at the A-A' position in the embodiment of the present invention
  • Figure ⁇ is a cross-sectional view at the A-A' position after preparing a gate insulating layer of a TFT device in an embodiment of the present invention
  • Figure 8 is a cross-sectional view at the A-A' position of the gate electrode of the TFT device in the embodiment of the present invention. detailed description
  • the present invention provides a thin film transistor array substrate in the process of manufacturing a thin film transistor array substrate in the prior art, which has a high product cost, a low yield, and a low device throughput.
  • the method includes the following steps:
  • S10 preparing an active layer film and a conductive layer film on the substrate.
  • S11 depositing a source/drain layer film on the conductive layer film, and processing the conductive layer film and the source/drain layer film by using a gray tone or halftone mask process to obtain at least two data lines, pixel electrodes, and TFTs Source/drain electrodes; the source of a column of TFTs on the array substrate is connected to a data line. For example, a portion between the source electrode and the drain electrode in the active layer film is formed as a channel.
  • each data line A via is provided at a selected location within the corresponding area.
  • S13 preparing a gate electrode of the TFT and at least two gate scan lines crossing the data line on the insulating layer, wherein a gate electrode of the row of TFTs on the array substrate is connected to a gate scan line.
  • a TFT array substrate is formed.
  • the TFT array substrate is assembled into a liquid crystal display, one end of all the gate scanning lines is connected to the scan driving circuit through pins, and one end of all the data lines is connected to the data driving circuit through the via holes.
  • the cross-sectional view of the vicinity of the thin film transistor is mainly shown in the drawings of the present invention. Therefore, vias for connecting data lines to data drive circuits are not shown. However, the location of the via can be used There is no particular limitation on the embodiment of the present invention in any position in the art.
  • the formed TFT array substrate may include a plurality of pixel units.
  • FIG. 1 is a plan view of one pixel unit in the TFT array substrate, horizontally arranged as parallel gate scan lines 20, and the data lines 21 and the gate scan lines 20 are mutually connected. The intersections (for example, perpendicular to each other) are disposed, and the area divided by the gate scanning line 20 and the data line 21 is one pixel unit. 2 to 8, the steps of fabricating the TFT array substrate of the present invention using three masks are described in detail.
  • the cross-sectional view at the position A-A' in FIG. 1 is for showing the structure of the TFT device.
  • the source electrode 331, the drain electrode 332, and the gate electrode 37 of the TFT device are taken out, and a cross-sectional view at the position A-A' will be described below in each step.
  • the substrate 30 provided for fabricating the TFT array substrate may be quartz glass, ordinary glass, plastic substrate or the like.
  • An oxide film is deposited on the substrate 30, and oxidized ZnO, indium oxide In 2 0 3 , indium gallium oxide IGZO, or the like can be deposited by magnetron sputtering or the like, and the thickness of the deposited oxide film is, for example, 100-150 nm.
  • a conductive film 31 is formed on the surface of the oxide film, and the untreated oxide film under the conductive film is the active layer film 32.
  • the surface treatment may be an ion implantation, a plasma method or the like.
  • a metal such as aluminum (A1) or indium (In) may be implanted into the ZnO thin film by ion implantation, and a metal tin (Sn) may be implanted into the In 2 0 3 thin film.
  • other metals may be implanted.
  • the thickness of the transparent conductive layer film 31 formed after the surface treatment is, for example, 50-100.
  • a photoresist is applied on the source/drain layer film 33, and a gray tone or halftone mask is used (hereinafter, a gray tone mask is taken as an example).
  • a gray tone mask is taken as an example.
  • the first mask is used to mask and develop the photoresist.
  • the position corresponding to the drain electrode of the TFT is partially exposed, and all other positions are exposed, thereby etching the conductive layer film and the source/drain layer film, thereby obtaining At least two data lines 21, a source electrode 331 of the pixel electrode 311 TFT.
  • Both the data line and the source electrode of the TFT are obtained from the source/drain layer film, and the two are connected together.
  • the thickness of the deposited source/drain layer film is, for example, 200-300 nm
  • the material used for the material may be, for example, an alloy of one or more of metals such as chromium, molybdenum, titanium, copper or aluminum, for example, molybdenum, Aluminum alloy.
  • Figure 3 shows the A-A' position after development
  • FIG. 4 is a cross-sectional view at the AA' position after etching, and at least two data lines 21, a pixel electrode 311, and a source electrode of the TFT are obtained from the etched source/drain layer film 33. 331.
  • the exposed and developed photoresist 34 is subjected to ashing treatment, as shown in Fig. 5 as a cross-sectional view at the A-A' position after ashing.
  • a channel 35 is formed in a portion of the active layer film at the source electrode 331 and the drain electrode 332.
  • the insulating layer film and the active layer film 32 are etched to obtain via holes, a gate insulating layer 36 of the TFT, and an active layer 321.
  • the entire active layer film is divided into a plurality of blocks, and each of the divided blocks becomes an active layer of a TFT device in one pixel unit.
  • the active layer of the TFT is located in a region where the gate scan line and the data line are divided and spreads over the entire area, that is, over the entire area of each pixel unit (as shown in Fig. 8).
  • a via hole is disposed at a selected position in a region corresponding to each data line, and a data line at the via hole is exposed for connecting to the data driving circuit; the selected position is located in the data line region, for example, may be located in the data line region
  • the edge position may also be located at the center of the data line area, preferably at the edge of the data line area.
  • Fig. 7 is a cross-sectional view at the A-A' position after the preparation of the insulating layer of the TFT device.
  • a dielectric film such as 300-500 nm is deposited by chemical vapor deposition PECVD, and the material may be silicon nitride (SiN x ) or silicon oxide. (SiO x ) and the like;
  • an insulating layer film of, for example, 300 to 500 nm is deposited by a physical sputtering method, and alumina (A1 2 0 3 ) or the like may be used as the material.
  • the process of preparing the via hole, the gate insulating layer of the TFT, and the active layer in the above step S12 is carried out using the second mask.
  • a gate layer film having a thickness of, for example, 200 to 300 nm may be deposited by magnetron sputtering or the like, and the material used may be an alloy of one or more of metals such as chromium, molybdenum, titanium, copper or aluminum. For example, an alloy of molybdenum or aluminum.
  • Figure 8 is a cross-sectional view at the A-A' position after the gate electrode of the gate electrode and the gate electrode of the TFT device are prepared.
  • the process of preparing the gate electrode scanning line and the gate electrode of the TFT device in the above step S13 is carried out using the third mask.
  • the TFT array substrate of the embodiment of the present invention uses a mask in preparing a data line, a pixel electrode, a source/drain electrode of a TFT, and a channel, and is used for preparing a via, a gate insulating of a TFT.
  • a mask is used for the layer and the active layer, and a mask is used for preparing the gate scan line and the gate electrode of the TFT.
  • the TFT array substrate is fabricated by this method, three masks are required, due to the cost of the mask. Higher, this method reduces product cost compared to at least 4 masks prepared in the prior art for array substrates. As the number of masks used is reduced, the corresponding processing process is reduced, which reduces the chance of product damage, which reduces the incidence of product defects, thereby improving yield and equipment throughput.
  • an embodiment of the present invention provides a thin film transistor array substrate including a substrate, a pixel unit array divided by cross-arranged data lines and gate scan lines, and each data line is connected to a source of a column of thin film transistor TFTs.
  • a via hole is disposed at a selected position in a region corresponding to each data line, and each gate scan line is connected to a gate of a row of TFTs. among them:
  • each pixel unit includes: an active layer 321 of a TFT on the substrate 30; a pixel electrode 311 located above the active layer 321 of the TFT and a channel 35 of the TFT; a data line 21 above the pixel electrode and a source electrode of the TFT 331, drain electrode 332; gate insulating layer 36 covering the data line 21, the channel 35, the source electrode 331 of the TFT, the drain electrode 332, and the TFT of the active layer 321; the TFT of the TFT insulating layer 36 located on the gate Gate electrode 37.
  • the active layer of the above TFT is located in the area of the pixel unit divided by the gate scan line and the data line and spreads over the entire area of each pixel unit (as shown in Fig. 8).
  • a method of fabricating a thin film transistor array substrate comprising:
  • the drain layer film is processed by a gray tone or halftone mask process to obtain at least two data lines, a pixel electrode, and source/drain electrodes of the thin film transistor, and a source of the thin film transistor is connected to the data line;
  • a gate insulating layer of the thin film transistor is formed on the insulating layer film, and a thin film transistor is obtained a source layer, the selected location in a region corresponding to each of the data lines is disposed at the selected location
  • a gate electrode of the thin film transistor and at least two gate scan lines crossing the data line are formed on the insulating layer, and a gate electrode of the thin film transistor is connected to the gate scan line.
  • the oxide film is surface-treated to form a conductive film on the surface of the oxide film; the untreated portion of the oxide film under the conductive film is an active layer film.
  • the source/drain layer film exposed after the ashing treatment is etched to obtain a drain electrode of the thin film transistor.
  • a thin film transistor array substrate comprising a substrate, a pixel unit array divided by the cross-arranged data lines and the gate scan lines,
  • each of the pixel units comprises:
  • a pixel electrode located above the active layer of the thin film transistor
  • a data line located above the pixel electrode and a source/drain electrode of the thin film transistor; a gate insulating layer covering the data line, the source/drain electrode of the thin film transistor, and the thin film transistor of the active layer;
  • each of the data lines is connected to a source of a column of thin film transistors, and each of the data line pairs
  • the via holes are provided at selected locations within the area of the area, and each of the gate scan lines is connected to the gate of a row of thin film transistors.

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Abstract

本发明的实施例公开了一种薄膜晶体管阵列基板及其制作方法。该制作方法包括：在基板上制备有源层薄膜和导电层薄膜；在导电层薄膜上沉积源/ 漏极层薄膜，对导电层薄膜和源/漏极层薄膜采用灰色调或半色调掩模工艺进行处理，得到至少两条数据线、像素电极、薄膜晶体管（TFT）的源/漏电极；沉积覆盖有源层薄膜、源/漏电极、数据线、像素电极的绝缘层薄膜后，在绝缘层上制备过孔、TFT的栅极绝缘层，并得到 TFT的有源层；在绝缘层上制备 TFT的栅电极和与数据线交叉的至少两条栅极扫描线。

Description

薄膜晶体管阵列基板及其制作方法 技术领域
本发明涉及薄膜晶体管阵列基板及其制作方法。 背景技术
目前， 在显示器领域多釆用平板显示器， 绝大多数的平板显示器件都是 有源矩阵液晶显示器件（Active Matrix Liquid Crystal Display, AMLCD )。 现 有的 AMLCD器件中包含薄膜晶体管（ Thin Film Transistor, TFT )阵列基板， 由于非晶硅（a-Si ) 易于实现在低温下大面积制备， 并且制备技术相对成熟， 因此成为目前在制作 TFT阵列基板时广泛使用的材料。 但是， a-Si材料的带 隙只有 1.7eV, 对可见光不透明， 而且在可见光范围内具有光敏性， 因此就 需要增加不透明金属掩模板 (黑矩阵）来阻挡光线， 相应的增加了 TFT阵列 基板制作工艺的复杂性， 提高了成本， 降低可靠性和开口率。 同时， 为了获 得足够的亮度， 就需要增加光源光强， 相应的增加了功率消耗。 此外， a-Si 材料的迁移率很难超过 lcn^V- 1, 因此现有的 TFT阵列基板很难满足尺寸 不断增大的液晶电视和更高性能的驱动电路的需求。
由于非晶硅 TFT阵列基板具有上述缺陷，氧化物半导体薄膜晶体管以其 诸多优势受到广泛的关注，近几年发展相对迅速。氧化物半导体的迁移率高、 均一性好、透明且制作工艺简单，可以更好地满足大尺寸液晶显示器的需求。 并且， 制作氧化物 TFT与现有的 LCD生产线匹配性好， 容易转型， 因此氧 化物 TFT备受人们的关注， 已成为最近的研究热点。
但是， 现有技术在制作氧化物 TFT阵列基板时， 至少需要 4次掩模曝光 工艺， 制作工艺非常复杂， 并且掩模板的成本较高， 相应的产品的制作成本 提高， 产品良率降低， 设备产能降低。 发明内容
本发明的一个实施例提供一种薄膜晶体管阵列基板的制作方法， 包括： 在基板上制备有源层薄膜和导电层薄膜；在所述导电层薄膜上沉积源 /漏极层 薄膜，对所述导电层薄膜和所述源 /漏极层薄膜釆用灰色调或半色调掩模工艺 进行处理， 得到至少两条数据线、 像素电极和薄膜晶体管的源 /漏电极， 所述 薄膜晶体管的源极与所述数据线连接；沉积覆盖所述有源层薄膜、源 /漏电极、 数据线、 像素电极的绝缘层薄膜后， 在所述绝缘层薄膜上制备过孔、 薄膜晶 体管的栅极绝缘层， 并得到薄膜晶体管的有源层， 每条所述数据线对应的区 域内的选定位置处设置有所述过孔； 以及在所述绝缘层上制备薄膜晶体管的 栅电极和与所述数据线交叉的至少两条栅极扫描线， 所述薄膜晶体管的栅电 极与所述栅极扫描线连接。
本发明的另一个实施例提供一种薄膜晶体管阵列基板， 包括基板、 由交 叉排列的数据线和栅极扫描线分割出的像素单元阵列， 其中， 每个所述像素 单元包括： 位于所述基板上的薄膜晶体管的有源层； 位于所述薄膜晶体管的 有源层上方的像素电极；位于所述像素电极上方的数据线和薄膜晶体管的源 / 漏电极； 覆盖数据线、 薄膜晶体管的源 /漏电极和有源层的薄膜晶体管的栅极 绝缘层；位于所述薄膜晶体管的栅极绝缘层上的薄膜晶体管的栅电极，其中， 每条所述数据线连接一列薄膜晶体管的源极， 每条所述数据线对应的区域内 的选定位置处设置有所述过孔， 每条所述栅极扫描线连接一行薄膜晶体管的 栅极。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为本发明实施例中的 TFT阵列基板的一个像素单元的俯视图； 图 2为本发明实施例中制备导电层薄膜后的 A-A'位置处的截面图； 图 3为本发明实施例中釆用灰色调掩模板对光刻胶曝光显影后 A-A'位置 处的截面图；
图 4为本发明实施例中对刻蚀导电层薄膜和源 /漏极层薄膜后的 A-A，位 置处的截面图；
图 5为本发明实施例中灰化处理光刻胶后的 A-A'位置处的截面图； 图 6为本发明实施例中刻蚀形成 TFT器件的源电极后 A-A'位置处的截 面图；
图 Ί为本发明实施例中制备 TFT器件的栅极绝缘层后的 A-A'位置处的 截面图；
图 8为本发明实施例中制备 TFT器件的栅电极后的 A-A'位置处的截面 图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
针对现有技术中存在的制作薄膜晶体管阵列基板的过程中掩模曝光次数 过多导致的产品成本高、 良品率低和设备产能低的问题， 本发明实施例提供 一种薄膜晶体管阵列基板的制作方法， 包括如下步骤：
S10: 在基板上制备有源层薄膜和导电层薄膜。
S11 : 在导电层薄膜上沉积源 /漏极层薄膜， 对导电层薄膜和源 /漏极层薄 膜釆用灰色调或半色调掩模工艺进行处理，得到至少两条数据线、像素电极、 TFT的源 /漏电极； 阵列基板上一列 TFT的源极与一条数据线连接。 例如， 有源层薄膜中源电极和漏电极之间的部分则形成为沟道。
S12: 沉积覆盖有源层薄膜、 源 /漏电极、 像素电极的绝缘层薄膜后， 在 绝缘层薄膜上制备过孔、 TFT的栅极绝缘层， 并得到 TFT的有源层； 每条数 据线对应的区域内的选定位置处设置有过孔。
S13: 在绝缘层上制备 TFT的栅电极和与数据线交叉的至少两条栅极扫 描线， 阵列基板上一行 TFT的栅电极与一条栅极扫描线连接。
完成上述四个步骤后， 就形成了 TFT阵列基板。 在将 TFT阵列基板组 装成液晶显示器的时候， 将所有的栅极扫描线的一端通过引脚与扫描驱动电 路连接， 所有的数据线的一端通过过孔与数据驱动电路连接即可。 为了更加 清楚， 本发明的附图中主要显示了薄膜晶体管附近的截面图。 因此， 并未示 出用于数据线与数据驱动电路连接的过孔。 然而， 该过孔的位置可以釆用现 有技术中的任何位置， 本发明的实施例对此没有特别限定。
形成的 TFT阵列基板可以包含多个像素单元， 图 1所示为 TFT阵列基 板中的一个像素单元的俯视图， 水平设置的为平行的栅极扫描线 20, 数据线 21与栅极扫描线 20彼此交叉（例如彼此垂直）设置， 被栅极扫描线 20和数 据线 21分割后的区域为一个像素单元。 下面结合图 2至图 8, 详细说明釆用 3张掩模板制作本发明的 TFT阵列基板的步骤，在图 1中 A-A'位置处的截面 图是为了展示 TFT器件的结构， 图中示出了 TFT器件的源电极 331、 漏电极 332、 栅电极 37, 下面在每个步骤中对 A-A'位置处的截面图做出说明。
如图 2所示， 提供用于制作 TFT阵列基板的基板 30可以是石英玻璃、 普通玻璃、 塑料基板等等。在该基板 30上沉积氧化物薄膜， 可以利用磁控溅 射等方法沉积氧化辞 ZnO、 氧化铟 In203、铟镓辞氧化物 IGZO等， 沉积的氧 化物薄膜的厚度例如为 100-150nm; 对该氧化物薄膜进行表面处理， 处理后 在该氧化物薄膜的表面形成一层导电层薄膜 31 ,导电薄膜下方未经处理的氧 化物薄膜为有源层薄膜 32。 其中表面处理可以是离子注入、 等离子体法等等 方法。 例如， 可以用离子注入的方法对 ZnO薄膜注入铝（A1 )、 铟 （In )等 金属， 对 In203薄膜注入金属锡（ Sn ), 当然也可以注入其他的金属。 也可以 用等离子体法将氢气（¾ )或氮气（N2 ) 电离成等离子体后再对 ZnO薄膜、 IGZO薄膜等进行处理。 表面处理后形成的透明导电层薄膜 31的厚度例如为 50-100
这就完成了上述步骤 S10中的制备有源层薄膜和导电层薄膜的过程。 第一次掩模工艺：
在导电层薄膜 31上沉积源 /漏极层薄膜 33后， 在源 /漏极层薄膜 33上涂 覆光刻胶，釆用灰色调或半色调掩模板（以下以灰色调掩模板为例进行说明） 也就是第一张掩模板对光刻胶进行掩模曝光、 显影。 对应于数据线、 像素电 极、 TFT的源电极和沟道的位置不曝光，对应于 TFT漏电极的位置部分曝光， 其他位置全部曝光， 从而刻蚀导电层薄膜和源 /漏极层薄膜， 得到至少两条数 据线 21、 像素电极 311 TFT的源电极 331。 数据线和 TFT的源电极都是由 源 /漏极层薄膜得到的， 二者是连接在一起的。 其中， 沉积的源 /漏极层薄膜 的厚度例如为 200-300nm, 釆用的材料例如可以为铬、 钼、 钛、 铜或铝等金 属中的一种或多种的合金， 例如为钼、 铝的合金。 图 3为显影后的 A-A'位置 处的截面图； 图 4为刻蚀后的 A-A'位置处的截面图， 由刻蚀后的源 /漏极层 薄膜 33得到至少两条数据线 21、 像素电极 311、 TFT的源电极 331。 对曝光 和显影后的光刻胶 34进行灰化处理， 如图 5所示为灰化后的 A-A'位置处的 截面图。
刻蚀掉灰化处理后暴露出来的源 /漏极层薄膜 33 , 得到 TFT 的漏电极
332,如图 6所示为刻蚀并去掉灰化处理后的光刻胶的 A-A'位置处的截面图。 有源层薄膜中在源电极 331和漏电极 332的部分则形成沟道 35。
这就完成了上述步骤 S11 中的制备两条数据线、 像素电极、 TFT 的源 / 漏电极的过程。
第二次掩模工艺：
沉积覆盖有源层薄膜 32、 源电极 331、 漏电极 332、 数据线 21、 像素电 极 311的绝缘层薄膜， 在沉积的绝缘层薄膜上涂覆光刻胶， 釆用第二张掩模 板对光刻胶进行掩模曝光、 显影后， 刻蚀绝缘层薄膜和有源层薄膜 32, 得到 过孔、 TFT的栅极绝缘层 36和有源层 321。 在这里将整个有源层薄膜分割成 若干块， 分割后的每一块成为一个像素单元中的 TFT器件的有源层。 例如， 所述 TFT 的有源层位于栅极扫描线与数据线分割的区域内并且遍布整个所 述区域， 即遍布每个像素单元的整个区域（如图 8所示）。每条数据线对应的 区域内的选定位置处设置有过孔， 过孔处的数据线暴露出来， 用来连接数据 驱动电路； 选定位置位于数据线区域内， 例如可以位于数据线区域的边缘位 置， 也可以位于数据线区域的中央位置， 较佳的方式是位于数据线区域的边 缘位置。 如图 7所示为制备 TFT器件绝缘层后的 A-A'位置处的截面图。
沉积绝缘层薄膜的方法有很多种， 下面列举两种方法： 第一种， 用化学 气相沉积法 PECVD沉积例如 300-500nm的绝缘层薄膜， 材料可以选用为氮 化硅（SiNx )、 氧化硅（SiOx )等； 第二种， 用物理溅射法（sputter )沉积例 如 300-500nm的绝缘层薄膜， 材料可以选用氧化铝（ A1203 )等。
使用第二张掩模板实现了上述步骤 S12中的制备过孔、 TFT的栅极绝缘 层和有源层的过程。
第三次掩模工艺：
在绝缘层 36上沉积栅极层薄膜，在栅极层薄膜上涂覆光刻胶，釆用第三 张掩模板对光刻胶进行掩模曝光、 显影后， 刻蚀栅极层薄膜， 得到 TFT的栅 电极 37和与数据线 21交叉的至少两条栅极扫描线 20。 其中， 可以釆用磁控 溅射等方法沉积厚度例如为 200-300nm的栅极层薄膜，釆用的材料可以为铬、 钼、 钛、 铜或铝等金属中的一种或多种的合金， 例如为钼、 铝的合金。 图 8 为制备栅电极扫描线和 TFT器件的栅电极后的 A-A'位置处的截面图。
使用第三张掩模板实现了上述步骤 S13中制备栅电极扫描线和 TFT器件 的栅电极的过程。
与现有技术相比， 本发明的实施例的 TFT阵列基板在制备数据线、像素 电极、 TFT的源 /漏电极和沟道时使用一张掩模板， 在制备过孔、 TFT的栅极 绝缘层和有源层时使用一张掩模板，在制备栅极扫描线和 TFT的栅电极时使 用一张掩模板， 使用该方法制作 TFT阵列基板时共需要 3张掩模板， 由于掩 模板的成本较高， 相对于现有技术中制备阵列基板至少 4张掩模板而言， 该 方法降低了产品成本。 由于使用掩模板数量减少， 相应的处理工艺减少， 这 也就减少了产品损坏的几率即减少了产品不良发生率， 从而提高了良品率和 设备产能。
基于同一发明构思， 本发明实施例提供一种薄膜晶体管阵列基板， 包括 基板、 由交叉排列的数据线和栅极扫描线分割出的像素单元阵列， 每条数据 线连接一列薄膜晶体管 TFT的源极，每条数据线对应的区域内的选定位置处 设置有过孔， 每条栅极扫描线连接一行 TFT的栅极。 其中：
每个像素单元的结构如图 1和图 8所示，图 1为一个像素单元的俯视图， 图 8为一个像素单元在 A-A'处的截面图。 每个像素单元包括： 位于基板 30 上的 TFT的有源层 321 ;位于 TFT的有源层 321上方的像素电极 311和 TFT 的沟道 35;位于像素电极上方的数据线 21和 TFT的源电极 331、漏电极 332; 覆盖数据线 21、 沟道 35、 TFT的源电极 331、 漏电极 332和有源层 321的 TFT的栅极绝缘层 36; 位于 TFT的栅极绝缘层 36上的 TFT的栅电极 37。
具体的，上述 TFT的有源层位于由栅极扫描线与数据线分割的像素单元 的区域内并且遍布每个像素单元的整个区域（如图 8所示）。
( 1 )一种薄膜晶体管阵列基板的制作方法， 包括：
在基板上制备有源层薄膜和导电层薄膜；
在所述导电层薄膜上沉积源 /漏极层薄膜， 对所述导电层薄膜和所述源 / 漏极层薄膜釆用灰色调或半色调掩模工艺进行处理， 得到至少两条数据线、 像素电极和薄膜晶体管的源 /漏电极，所述薄膜晶体管的源极与所述数据线连 接；
沉积覆盖所述有源层薄膜、 源 /漏电极、 数据线、 像素电极的绝缘层薄膜 后， 在所述绝缘层薄膜上制备过孔、 薄膜晶体管的栅极绝缘层， 并得到薄膜 晶体管的有源层， 每条所述数据线对应的区域内的选定位置处设置有所述过 孑 以及
在所述绝缘层上制备薄膜晶体管的栅电极和与所述数据线交叉的至少两 条栅极扫描线， 所述薄膜晶体管的栅电极与所述栅极扫描线连接。
( 2 )如（1 )所述的方法， 其中， 所述在基板上制备有源层薄膜和导电 层薄膜包括：
在所述基板上沉积氧化物薄膜； 以及
对所述氧化物薄膜进行表面处理， 在所述氧化物薄膜的表面形成一层导 电层薄膜； 导电层薄膜下方的未经处理的该部分氧化物薄膜为有源层薄膜。
( 3 )如（ 2 )所述的方法， 其中， 对所述氧化物薄膜进行表面处理包括： 釆用离子注入法或等离子体法对所述氧化物薄膜进行表面处理。
( 4 )如（2 )或（3 )所述的方法， 其中， 沉积的所述氧化物薄膜的厚度 为 100-150nm; 和 /或处理后形成的所述导电层薄膜的厚度为 50-100nm。
( 5 )如（1 )至（4 )中任一项所述的方法， 其中， 对所述导电层薄膜和 所述源 /漏极层薄膜釆用灰色调或半色调掩模工艺进行处理，得到至少两条数 据线、 像素电极、 薄膜晶体管的源 /漏电极包括：
在所述源 /漏极层薄膜上涂覆光刻胶，釆用灰色调或半色调掩模板对所述 光刻胶曝光、 显影后， 刻蚀所述导电层薄膜和所述源 /漏极层薄膜， 得到至少 两条所述数据线、 像素电极和薄膜晶体管的源电极；
对曝光显影后的光刻胶进行灰化处理； 以及
刻蚀掉灰化处理后暴露出来的源 /漏极层薄膜， 得到薄膜晶体管的漏电 极。
( 6 )如（ 1 )至（ 5 )中任一项所述的方法， 其中， 在所述绝缘层薄膜上 制备过孔、 薄膜晶体管的栅极绝缘层， 并得到薄膜晶体管的有源层包括： 在沉积的所述绝缘层薄膜上涂覆光刻胶， 对所述光刻胶曝光、 显影后， 刻蚀所述绝缘层薄膜和所述有源层薄膜， 得到过孔、 薄膜晶体管的栅极绝缘 层和有源层； 其中， 所述薄膜晶体管的有源层位于所述栅极扫描线与所述数 据线分割的区域内并且遍布整个所述区域。
( 7 )如（ 1 )至（ 6 )中任一项所述的方法， 其中， 沉积的所述绝缘层薄 膜的厚度为 300-500nm。
( 8 )如（ 1 )至（ 7 )中任一项所述的方法， 其中， 在所述绝缘层上制备 薄膜晶体管的栅电极和与所述数据线交叉的至少两条栅极扫描线包括： 在所述绝缘层上沉积栅极层薄膜；
在所述栅极层薄膜上涂覆光刻胶， 对所述光刻胶曝光、 显影后， 刻蚀所 述栅极层薄膜， 得到薄膜晶体管的栅电极和与所述数据线交叉的至少两条栅 极扫描线。
( 9 )如（8 )中任一项所述的方法， 其中， 沉积的所述源 /漏极层薄膜和 /或所述栅极层薄膜的厚度为 200-300nm。
( 10 )如（1 )至（9 ) 中任一项所述的方法， 其中， 所述薄膜晶体管形 成为以阵列方式布置， 且一列薄膜晶体管的源极与一条所述数据线连接， 一 行薄膜晶体管的栅电极与一条所述栅极扫描线连接。
( 11 )如（ 1 )至（ 10 )中任一项所述的方法， 其中， 所述有源层薄膜为 氧化物半导体薄膜。
( 12 )如（11 )所述的方法， 其中， 所述氧化物半导体薄膜的材料包括 氧化辞、 氧化铟和铟镓辞氧化物。
( 13 )—种薄膜晶体管阵列基板， 包括基板、 由交叉排列的数据线和栅 极扫描线分割出的像素单元阵列，
其中， 每个所述像素单元包括：
位于所述基板上的薄膜晶体管的有源层；
位于所述薄膜晶体管的有源层上方的像素电极；
位于所述像素电极上方的数据线和薄膜晶体管的源 /漏电极； 覆盖数据线、薄膜晶体管的源 /漏电极和有源层的薄膜晶体管的栅极 绝缘层；
位于所述薄膜晶体管的栅极绝缘层上的薄膜晶体管的栅电极， 其中， 每条所述数据线连接一列薄膜晶体管的源极， 每条所述数据线对 应的区域内的选定位置处设置有所述过孔， 每条所述栅极扫描线连接一行薄 膜晶体管的栅极。
(14)如（13)所述的阵列基板， 其中， 所述薄膜晶体管的有源层位于 由所述栅极扫描线与所述数据线分割的像素单元的区域内并且遍布整个所述 区域。
(15)如（13)或（14)所述的方法， 其中， 所述有源层薄膜为氧化物 半导体薄膜。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种薄膜晶体管阵列基板的制作方法， 包括：
在基板上制备有源层薄膜和导电层薄膜；
在所述导电层薄膜上沉积源 /漏极层薄膜， 对所述导电层薄膜和所述源 / 漏极层薄膜釆用灰色调或半色调掩模工艺进行处理， 得到至少两条数据线、 像素电极和薄膜晶体管的源 /漏电极，所述薄膜晶体管的源极与所述数据线连 接；
沉积覆盖所述有源层薄膜、 源 /漏电极、 数据线、 像素电极的绝缘层薄膜 后， 在所述绝缘层薄膜上制备过孔、 薄膜晶体管的栅极绝缘层， 并得到薄膜 晶体管的有源层， 每条所述数据线对应的区域内的选定位置处设置有所述过 孑 以及
在所述绝缘层上制备薄膜晶体管的栅电极和与所述数据线交叉的至少两 条栅极扫描线， 所述薄膜晶体管的栅电极与所述栅极扫描线连接。
2、如权利要求 1所述的方法， 其中， 所述在基板上制备有源层薄膜和导 电层薄膜包括：
在所述基板上沉积氧化物薄膜； 以及
对所述氧化物薄膜进行表面处理， 在所述氧化物薄膜的表面形成一层导 电层薄膜； 导电层薄膜下方的未经处理的该部分氧化物薄膜为有源层薄膜。
3、如权利要求 2所述的方法， 其中，对所述氧化物薄膜进行表面处理包 括：
釆用离子注入法或等离子体法对所述氧化物薄膜进行表面处理。
4、如权利要求 2或 3所述的方法， 其中， 沉积的所述氧化物薄膜的厚度 为 100-150nm; 和 /或处理后形成的所述导电层薄膜的厚度为 50-100nm。
5、如权利要求 1至 4中任一项所述的方法， 其中，对所述导电层薄膜和 所述源 /漏极层薄膜釆用灰色调或半色调掩模工艺进行处理，得到至少两条数 据线、 像素电极、 薄膜晶体管的源 /漏电极包括：
在所述源 /漏极层薄膜上涂覆光刻胶，釆用灰色调或半色调掩模板对所述 光刻胶曝光、 显影后， 刻蚀所述导电层薄膜和所述源 /漏极层薄膜， 得到至少 两条所述数据线、 像素电极和薄膜晶体管的源电极； 对曝光显影后的光刻胶进行灰化处理； 以及
刻蚀掉灰化处理后暴露出来的源 /漏极层薄膜， 得到薄膜晶体管的漏电 极。
6、如权利要求 1至 5中任一项所述的方法， 其中，在所述绝缘层薄膜上 制备过孔、 薄膜晶体管的栅极绝缘层， 并得到薄膜晶体管的有源层包括： 在沉积的所述绝缘层薄膜上涂覆光刻胶， 对所述光刻胶曝光、 显影后， 刻蚀所述绝缘层薄膜和所述有源层薄膜， 得到过孔、 薄膜晶体管的栅极绝缘 层和有源层； 其中， 所述薄膜晶体管的有源层位于所述栅极扫描线与所述数 据线分割的区域内并且遍布整个所述区域。
7、如权利要求 1至 6中任一项所述的方法， 其中， 沉积的所述绝缘层薄 膜的厚度为 300-500nm。
8、如权利要求 1至 7中任一项所述的方法， 其中，在所述绝缘层上制备 薄膜晶体管的栅电极和与所述数据线交叉的至少两条栅极扫描线包括： 在所述绝缘层上沉积栅极层薄膜；
在所述栅极层薄膜上涂覆光刻胶， 对所述光刻胶曝光、 显影后， 刻蚀所 述栅极层薄膜， 得到薄膜晶体管的栅电极和与所述数据线交叉的至少两条栅 极扫描线。
9、 如权利要求 8中任一项所述的方法， 其中， 沉积的所述源 /漏极层薄 膜和 /或所述栅极层薄膜的厚度为 200-300nm。
10、 如权利要求 1至 9中任一项所述的方法， 其中， 所述薄膜晶体管形 成为以阵列方式布置， 且一列薄膜晶体管的源极与一条所述数据线连接， 一 行薄膜晶体管的栅电极与一条所述栅极扫描线连接。
11、如权利要求 1至 10中任一项所述的方法， 其中， 所述有源层薄膜为 氧化物半导体薄膜。
12、如权利要求 11所述的方法， 其中， 所述氧化物半导体薄膜的材料包 括氧化辞、 氧化铟和铟镓辞氧化物。
13、 一种薄膜晶体管阵列基板， 包括基板、 由交叉排列的数据线和栅极 扫描线分割出的像素单元阵列，
其中， 每个所述像素单元包括：
位于所述基板上的薄膜晶体管的有源层； 位于所述薄膜晶体管的有源层上方的像素电极；
位于所述像素电极上方的数据线和薄膜晶体管的源 /漏电极； 覆盖数据线、薄膜晶体管的源 /漏电极和有源层的薄膜晶体管的栅极 绝缘层；
位于所述薄膜晶体管的栅极绝缘层上的薄膜晶体管的栅电极， 其中， 每条所述数据线连接一列薄膜晶体管的源极， 每条所述数据线对 应的区域内的选定位置处设置有所述过孔， 每条所述栅极扫描线连接一行薄 膜晶体管的栅极。
14、如权利要求 13所述的阵列基板， 其中， 所述薄膜晶体管的有源层位 于由所述栅极扫描线与所述数据线分割的像素单元的区域内并且遍布整个所 述区域。
15、 如权利要求 13或 14所述的方法， 其中， 所述有源层薄膜为氧化物 半导体薄膜。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629590B (zh) 2012-02-23 2014-10-22 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法
JP2015012048A (ja) 2013-06-27 2015-01-19 三菱電機株式会社 アクティブマトリクス基板およびその製造方法
CN104576523A (zh) 2013-10-16 2015-04-29 北京京东方光电科技有限公司 一种阵列基板及其制作方法和显示装置
CN108231906A (zh) * 2017-12-29 2018-06-29 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法、阵列基板
CN108922966A (zh) * 2018-06-19 2018-11-30 信利半导体有限公司 一种有机薄膜晶体管及其制备方法
USD939563S1 (en) 2018-12-20 2021-12-28 Samsung Electronics Co., Ltd. Display screen or portion thereof with transitional graphical user interface

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101118913A (zh) * 2006-08-04 2008-02-06 三菱电机株式会社 显示装置及其制造方法
CN101123261A (zh) * 2007-09-06 2008-02-13 友达光电股份有限公司 液晶显示器的薄膜晶体管阵列基板及可修复电容
CN101840118A (zh) * 2009-03-20 2010-09-22 北京京东方光电科技有限公司 液晶显示面板及其制造方法
CN102629590A (zh) * 2012-02-23 2012-08-08 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法
CN102651341A (zh) * 2012-01-13 2012-08-29 京东方科技集团股份有限公司 一种tft阵列基板的制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050170643A1 (en) 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
JP5171258B2 (ja) * 2005-12-02 2013-03-27 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR101294260B1 (ko) * 2006-08-18 2013-08-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
KR101363555B1 (ko) * 2006-12-14 2014-02-19 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP5111867B2 (ja) * 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
KR100907400B1 (ko) * 2007-08-28 2009-07-10 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 발광표시장치
TWI348765B (en) 2007-08-29 2011-09-11 Au Optronics Corp Pixel structure and fabricating method for thereof
KR20090124527A (ko) * 2008-05-30 2009-12-03 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101563527B1 (ko) * 2008-09-19 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
TWM362097U (en) 2009-02-18 2009-08-01 Oav Equipment & Amp Tools Inc Positioning device for blade of cutter
CN101807583B (zh) * 2009-02-18 2011-07-27 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
TWI396916B (zh) 2009-07-17 2013-05-21 Chunghwa Picture Tubes Ltd 薄膜電晶體陣列基板之製作方法
JP5599026B2 (ja) * 2009-10-23 2014-10-01 キヤノン株式会社 薄膜トランジスタの製造方法
JP5149464B2 (ja) 2010-06-02 2013-02-20 シャープ株式会社 コンタクト構造、基板、表示装置、並びに前記コンタクト構造及び前記基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101118913A (zh) * 2006-08-04 2008-02-06 三菱电机株式会社 显示装置及其制造方法
CN101123261A (zh) * 2007-09-06 2008-02-13 友达光电股份有限公司 液晶显示器的薄膜晶体管阵列基板及可修复电容
CN101840118A (zh) * 2009-03-20 2010-09-22 北京京东方光电科技有限公司 液晶显示面板及其制造方法
CN102651341A (zh) * 2012-01-13 2012-08-29 京东方科技集团股份有限公司 一种tft阵列基板的制造方法
CN102629590A (zh) * 2012-02-23 2012-08-08 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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