WO2013153991A1 - 固体撮像装置 - Google Patents

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vertical signal
noise
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弘道 押久保
理 足立
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Olympus Medical Systems Corp
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    • H10F39/12—Image sensors
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections

Definitions

  • the present invention relates to a solid-state imaging device.
  • an amplification type solid-state imaging device that converts a signal charge accumulated in a photoelectric conversion element into a signal voltage in a pixel and outputs it to a signal line, such as a CMOS (complementary metal-oxide semiconductor) image sensor, is known.
  • CMOS complementary metal-oxide semiconductor
  • This solid-state imaging device has a voltage (hereinafter referred to as a noise voltage) generated when resetting a charge-voltage conversion element in a pixel, and a voltage obtained by adding a signal charge generated by photoelectric conversion to the noise voltage (hereinafter referred to as a noise voltage).
  • the signal noise sum voltage is output from the charge-voltage conversion element in the pixel, and two capacitive elements that are held separately are provided in all the vertical signal lines.
  • the noise voltage and the signal noise sum voltage from all the pixels in the row selected by the vertical shift register are held in the capacitive element, and then provided in the column selected by the horizontal shift register.
  • a noise voltage and a signal noise sum voltage are sequentially output from two capacitive elements.
  • Patent Document 1 since the solid-state imaging device disclosed in Patent Document 1 includes capacitive elements twice as many as the number of vertical signal lines on the chip of the CMOS image sensor, a peripheral circuit including a capacitive element portion with respect to the pixel array. The area ratio of the part increases.
  • the present invention has been made in view of the above-described circumstances, and reduces the number of capacitive elements on a chip while maintaining a signal with high noise resistance, and includes a capacitive element portion with respect to the pixel array portion.
  • An object of the present invention is to provide a solid-state imaging device capable of reducing the area ratio of a circuit portion.
  • One embodiment of the present invention includes a plurality of unit pixels arranged two-dimensionally, a plurality of transfer lines in which a plurality of pixel groups including one or more unit pixels are connected in common, the transfer lines, and the like.
  • a noise voltage generated when the charge-voltage conversion element is reset and a signal noise sum voltage obtained by adding the signal voltage generated by photoelectric conversion to the noise voltage belongs to the pixel group including the unit pixel It is a solid-state imaging device which outputs each to another different transfer line connected to the transfer line via the switch.
  • the noise voltage generated by resetting the charge-voltage conversion element of one unit pixel is transferred to another transfer line connected to the transfer line to which the unit pixel is connected via the switch. Output when the switch is turned on.
  • the signal noise sum voltage output from one unit pixel is transferred to a transfer line connected to the transfer line to which the unit pixel is connected via another switch and different from the transfer line that outputs the noise voltage. It is output by turning on the other switch.
  • the signal voltage can be easily obtained by subtracting the noise voltage output to another transfer line from the signal noise sum voltage output to one transfer line. Only one capacitive element (for example, a capacitive element or a parasitic capacitance of a transfer line) is required. As a result, the noise voltage can be subtracted from the signal noise sum voltage to obtain a signal with high noise resistance, and the number of capacitive elements on the chip can be reduced to include the capacitive element portion with respect to the pixel array portion. The area ratio of the circuit portion can be reduced.
  • each of the switches may be provided on a wiring that connects the transfer line and a plurality of other transfer lines arranged at an equal distance from the transfer line.
  • each of the switches may be provided so that the noise voltage and the signal noise sum voltage output from each of the unit pixels are respectively output to the plurality of other transfer lines. Good.
  • capacitance of the capacitive element holding a noise voltage and a signal noise sum voltage can be increased. This is particularly effective when parasitic capacitance is used as a capacitive element.
  • the plurality of unit pixels arranged two-dimensionally are divided into a plurality of groups each including three or more transfer lines, and the control unit selects one of the unit pixels in each group. Select and operate the switch to output and hold the noise voltage to the first other transfer line, and operate the switch to output and hold the signal noise sum voltage to the second other transfer line. The noise voltage and the signal noise sum voltage held in these two transfer lines are read out. Then, by switching the unit pixels to be selected sequentially and repeating the above operation, a signal with high noise resistance can be obtained from all the unit pixels.
  • the power supply voltage connected to the unit pixel is enabled to enable the voltage output from the unit pixel and to disable the voltage output from the unit pixel.
  • Power supply voltage switching means for switching to a potential, and when the control unit outputs a noise voltage and a signal noise sum voltage from the selected unit pixel, the power supply voltage supplied to the unit pixel is set as an enable potential, and the same
  • the power supply voltage switching means is controlled so that the power supply voltage supplied to the other unit pixels in the group is set to a disable potential.
  • the present invention while maintaining a signal with high noise resistance, the number of capacitive elements on the chip can be reduced, and the area ratio of the peripheral circuit part including the capacitive element part to the pixel array part can be reduced. It is possible to provide a solid-state imaging device.
  • FIG. 1 is a circuit diagram showing a configuration of a solid-state imaging device according to a first embodiment of the present invention. It is a circuit diagram which shows the structure of the pixel with which the solid-state imaging device of FIG. 1 is provided.
  • 2 is a timing chart showing the operation of the solid-state imaging device of FIG. 1. It is a circuit diagram which shows the structure of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 5 is a timing chart showing the operation of the solid-state imaging device of FIG. It is a circuit diagram which shows the structure of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 7 is a timing chart illustrating an operation of the solid-state imaging device in FIG. 6.
  • the solid-state imaging device includes a pixel array 3 including a plurality of pixels P, a vertical shift register 4, a horizontal shift register 5, a timing generator (power supply voltage switching means) 7, and a vertical signal line.
  • a selection circuit 10 and a control circuit (control unit) 11 are provided.
  • the pixel array 3 includes a plurality of pixels P arranged in a matrix, that is, a predetermined number in the row direction and the column direction, and the pixels P belonging to the same column have common vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89.
  • Each vertical signal line 81, 82, 83, 84, 85, 86, 87, 88, 89 is connected to a common horizontal signal line 9A, 9B via horizontal signal line selection switches SA1 to SB9 (described later).
  • the current source connection switches Si1 to Si9 (described later) are connected to the constant current sources Ic1 to Ic9.
  • the vertical shift register 4 selects one row from the pixel array 3 and inputs pulses ⁇ Rj and ⁇ Tj, which will be described later, to the pixels P belonging to the selected row, whereby the vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88 and 89 are made to output signals.
  • the horizontal shift register 5 inputs the horizontal signal line selection pulses so11 to so33 to the horizontal signal line selection switches SA1 to SB9 (described later), thereby driving the horizontal signal line selection switches SA1 to SB9 according to the horizontal signal line selection pulse.
  • signals are output from the vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89 to the horizontal signal lines 9A, 9B.
  • the vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89 have vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89 and constant current sources Ic 1 to Ic 1- Ic9, constant current source connection switches Si1 to Si9 for switching conduction and disconnection between the vertical signal line and the constant current source, and vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89 and other vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89 are connected, and the connected vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89,
  • Horizontal signal to switch cutting And a line selection switch SA1 ⁇ SB9 is provided.
  • the constant current source connection switches Si1 to Si9 and the vertical signal line selection switches S12 to S89 are driven based on vertical signal line selection pulses sc1 to sc3 from the vertical signal line selection circuit 10 described later.
  • the timing generator 7 includes a power supply for supplying a power supply voltage to each pixel P.
  • the power supply voltage of each pixel P is an enable potential that enables the voltage output of the pixel P, and the voltage output of the pixel P is stopped. Switch to disabled potential.
  • a power supply voltage is supplied to each pixel P, and a constant current source connection of each vertical signal line to which each pixel P to which the power supply voltage is supplied is connected Turn on the switch.
  • a power supply voltage of about 3.3 V for example, is supplied to the pixel P, and to make the voltage output of the pixel P stopped, A power supply voltage of about 1.0 V is supplied so that a transfer transistor 22 of each pixel P described later is not turned on.
  • the vertical signal line selection circuit 10 outputs vertical signal line selection pulses sc1 to sc3 to the vertical signal line selection switches S12 to S89, and drives the vertical signal line selection switches S12 to S89.
  • the control circuit 11 outputs a control signal for outputting each pulse described above to the vertical shift register 4, the horizontal shift register 5, the timing generator 7, and the vertical signal line selection circuit 10 according to a preset pulse sequence. A signal reading operation from the array 3 is controlled.
  • the pixel P photoelectrically converts a received optical signal to accumulate signal charges, a photodiode (PD, photoelectric conversion element) 21, a transfer transistor 22 that transfers signal charges accumulated in the PD 21, and transfer by the transfer transistor 22.
  • FD charge-voltage conversion element
  • the amplification transistor 24 amplifies the signal voltage of the FD 23 connected to the gate and outputs the signal to the vertical signal line 8 on the source side.
  • the FD reset pulse ⁇ Rj is input from the vertical shift register 4 to the gate of the FD reset transistor 26 when the VR voltage of an arbitrary column is 3.3 V, so that the gate of the amplification transistor 24 becomes active.
  • the readout pixel is selected.
  • the signal charge transferred to the FD 23 is discharged to the drain side of the FD reset transistor 26. As a result, the voltage of the FD 23 is reset.
  • the transfer transistor 22 transfers the signal charge accumulated in the PD 21 from the PD 21 on the source side to the FD 23 on the drain side when the transfer pulse ⁇ Tj is input to the gate via the pixel selection transistor 25.
  • the ⁇ Tj signal to the transfer transistor 22 is selected for each column when the selection transistor 25 is turned on and off according to the voltage of VR. By this transfer operation, the signal charge amount accumulated in the PD 21 is reset to zero.
  • the FD 23 generates a signal voltage corresponding to the signal charge transferred from the PD 21 via the transfer transistor 22.
  • the solid-state imaging device reads a voltage related to the optical signal received by the pixel P and a voltage related to noise (hereinafter referred to as “noise voltage”) generated when the FD 23 is reset.
  • the voltage related to the optical signal received by the pixel P includes a voltage related to noise generated when the FD 23 is reset. Therefore, in the solid-state imaging device according to the present embodiment, the noise voltage and the voltage obtained by adding the noise voltage to the voltage related to the optical signal received by the pixel P (hereinafter referred to as “signal noise sum voltage”) are read.
  • the readout of the noise voltage and the signal noise sum voltage is performed by outputting the noise voltage and the signal noise sum voltage to one of the vertical signal lines and temporarily holding the charge in the parasitic capacitance of the vertical signal line,
  • the reading operation can be roughly classified into two operations.
  • the operation of outputting the noise voltage and the signal noise sum voltage to the vertical signal line and temporarily holding the charge in the parasitic capacitance of the vertical signal line is performed as follows.
  • the vertical signal line reset pulse ⁇ VCLR is applied, and the vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89 are reset to the VCLR potential.
  • the VR1 voltage is applied from the timing generator 7 and the constant current source connection switches Si1, Si4, Si7 of the column to be output are turned on to turn on the pixel P11 among the pixels P belonging to the row to be output. , P12, P13 are selected. Subsequently, by applying the FD reset pulse ⁇ R1 from the vertical shift register 4 to each pixel P belonging to the row to be output, the potential of the FD 23 is reset, and the amplification transistors 24 of the selected pixels P11, P12, P13 are reset. Is conducted.
  • the source potentials of the amplification transistors 24 of the selected pixels P11, P12, and P13 are output to the vertical signal line capacitors 81, 84, and 87, respectively, and the vertical signal line selection circuit 10 applies the vertical signal line selection pulse sc1.
  • the vertical signal line selection switches S12, S45, and S78 are turned on.
  • the pixel P11 is electrically connected to the vertical signal line 82
  • the pixel P12 is electrically connected to the vertical signal line 85
  • the pixel P13 is electrically connected to the vertical signal line 88.
  • the noise voltage generated at the time of resetting is output and held on the vertical signal lines 82, 85, and 88.
  • the signal charge accumulated in the PD 21 is transferred to the FD 23.
  • the vertical signal line selection pulse sc3 is applied from the vertical signal line selection circuit 10
  • the vertical signal line selection switches S13, S47, and S79 are turned on.
  • the pixel P11 is electrically connected to the vertical signal line 83
  • the pixel P12 is electrically connected to the vertical signal line 86
  • the pixel P13 is electrically connected to the vertical signal line 89.
  • the signal noise sum voltage in the FD 23 of the pixels P11, P12, and P13 in the first row is output and held via the amplification transistor 24 to the vertical signal lines 83, 86, and 89 that are in the floating potential state.
  • the operation of reading out the noise voltage and the signal noise sum voltage from the vertical signal lines 82, 85, 88 holding the noise voltage and the vertical signal lines 83, 86, 89 holding the signal noise sum voltage is performed as follows. Is called.
  • a horizontal signal line selection pulse so11 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA2 and SB3.
  • the vertical signal line 82 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 83 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P11 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P11 is read out via the horizontal signal line 9B.
  • a horizontal signal line selection pulse so12 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA5 and SB6.
  • the vertical signal line 85 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 85 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P12 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P12 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so13 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA8 and SB9.
  • the vertical signal line 88 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 88 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P13 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P13 is read out via the horizontal signal line 9B.
  • the source potentials of the amplification transistors 24 of the selected pixels P21, P22, P23 are output to the vertical signal line capacitors 82, 85, 88, respectively, and the vertical signal line selection pulse sc2 is applied from the vertical signal line selection circuit 10.
  • the vertical signal line selection switches S23, S56, and S89 are turned on.
  • the pixel P21 is in conduction with the vertical signal line 83
  • the pixel P22 is in communication with the vertical signal line 86
  • the pixel P23 is in communication with the vertical signal line 89.
  • the noise voltage generated at the time of reset is output to the vertical signal lines 83, 86 and 89 and held.
  • the signal charge accumulated in the PD 21 is transferred to the FD 23.
  • the vertical signal line selection pulse sc1 is applied from the vertical signal line selection circuit 10
  • the vertical signal line selection switches S12, S45, and S78 are turned on.
  • the pixel P21 is electrically connected to the vertical signal line 81
  • the pixel P22 is electrically connected to the vertical signal line 84
  • the pixel P23 is electrically connected to the vertical signal line 87.
  • the signal noise sum voltage in the FD 23 of the pixels P21, P22, P23 in the first row is output and held via the amplification transistor 24 to the vertical signal lines 81, 84, 87 which are in the floating potential state.
  • the horizontal signal line selection pulse so21 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA3 and SB1.
  • the vertical signal line 83 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 81 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P21 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P21 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so22 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA6 and SB4.
  • the vertical signal line 86 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 84 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P22 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P22 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so23 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA9 and SB7.
  • the vertical signal line 89 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 87 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P23 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P23 is read out via the horizontal signal line 9B.
  • the VR3 voltage is applied from the timing generator 7, and when the constant current source connection switches Si3, Si6, Si9 of the column to be output are turned on, among the pixels P belonging to the row to be output, the pixel P31, P32 and P33 are selected.
  • the FD reset pulse ⁇ R3 is applied from the vertical shift register 4 to each pixel P belonging to the row to be output, so that the potential of the FD 23 is reset, and the amplification transistors 24 of the selected pixels P31, P32, and P33. Is conducted.
  • the source potentials of the amplification transistors 24 of the selected pixels P31, P32, P33 are output to the vertical signal line capacitors 83, 86, 89, respectively, and the vertical signal line selection pulse sc3 is applied from the vertical signal line selection circuit 10.
  • the vertical signal line selection switches S13, S47, and S79 are turned on.
  • the pixel P31 is electrically connected to the vertical signal line 81
  • the pixel P32 is electrically connected to the vertical signal line 84
  • the pixel P33 is electrically connected to the vertical signal line 87.
  • the noise voltage generated at the time of resetting is output and held on the vertical signal lines 81, 84, 87.
  • the signal charge accumulated in the PD 21 is transferred to the FD 23.
  • the vertical signal line selection pulse sc2 is applied from the vertical signal line selection circuit 10
  • the vertical signal line selection switches S23, S56, and S89 are turned on.
  • the pixel P31 is electrically connected to the vertical signal line 82
  • the pixel P32 is electrically connected to the vertical signal line 86
  • the pixel P33 is electrically connected to the vertical signal line 89.
  • the signal noise sum voltage in the FD 23 of the pixels P31, P32, and P33 in the first row is output and held via the amplification transistor 24 to the vertical signal lines 83, 86, and 89 that are in the floating potential state.
  • the horizontal signal line selection pulse so31 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA1 and SB2.
  • the vertical signal line 81 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 83 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P31 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P31 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so32 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA4 and SB5.
  • the vertical signal line 84 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 86 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P32 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P32 is read out via the horizontal signal line 9B.
  • a horizontal signal line selection pulse so33 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA7 and SB8.
  • the vertical signal line 87 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 89 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P33 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P33 is read out via the horizontal signal line 9B.
  • the noise voltage and the signal noise sum voltage of each pixel are output and read for every third pixel P belonging to the row to be output, and finally all the pixels belonging to the row to be output are output. Output and readout of the noise voltage and the signal noise sum voltage of the pixel P are performed.
  • the noise voltage generated by resetting the PD output terminal of the pixel P is applied to the vertical signal line to which the pixel P is connected.
  • the signal is output by making the vertical signal line selection switch conductive to another vertical signal line connected via the selection switch.
  • the signal noise sum voltage output from the pixel P is different from the vertical signal line outputting the noise voltage connected to the vertical signal line to which the pixel P is connected via another vertical signal line selection switch.
  • the vertical signal line is output by turning on another vertical signal line selection switch.
  • the signal voltage can be easily obtained by subtracting the noise voltage output to the other vertical signal line from the signal noise sum voltage output to one vertical signal line. Only one capacitive element is required for the vertical signal line. Therefore, as in this embodiment, by holding the noise voltage or the signal noise sum voltage in the parasitic capacitance of each vertical signal line, it is possible to have a configuration in which no additional capacitive element is provided, A signal voltage can be easily obtained by providing only one capacitive element. As a result, the noise voltage can be subtracted from the signal noise sum voltage to obtain a signal with high noise resistance, and the number of capacitive elements on the chip can be reduced to include the capacitive element portion with respect to the pixel array portion. The area ratio of the circuit portion can be reduced. In FIG. 1, C11 to C33 are schematically shown as capacitive elements provided in each vertical signal line.
  • the solid-state imaging device according to the second embodiment of the present invention will be described below with reference to the drawings.
  • the same components as those in the first embodiment described above are denoted by the same reference numerals, and the description thereof is omitted.
  • the pixels P belonging to the same column are common vertical signal lines 81, 82, 83, 84, 85, 86, 87. , 88, 89, 90, 91, and the vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89, 90, 91 are connected to or disconnected from the adjacent vertical signal lines.
  • Vertical signal line selection switches S12 to S91 for switching are provided.
  • the vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89, 90, 91 are connected to the horizontal signal lines 9A, 9B via the horizontal signal line selection switches SA1 to SB0. Yes.
  • the operation of outputting the noise voltage and the signal noise sum voltage to the vertical signal line in the solid-state imaging device according to the present embodiment and temporarily holding the charge in the parasitic capacitance of the vertical signal line is performed as follows.
  • the vertical signal line reset pulse ⁇ VCLR is applied, and the vertical signal lines 81, 82, 83, 84, 85, 86, 87, 88, 89, 90, 91 are reset to the VCLR potential.
  • the source potentials of the amplification transistors 24 of the selected pixels P11, P12, P13 are output to the vertical signal line capacitors 82, 85, 88, respectively, and the vertical signal line selection pulse sc1 is applied from the vertical signal line selection circuit 10.
  • the vertical signal line selection switches S12, S45, and S78 are turned on.
  • the pixel P11 is electrically connected to the vertical signal line 81
  • the pixel P12 is electrically connected to the vertical signal line 84
  • the pixel P13 is electrically connected to the vertical signal line 87.
  • the noise voltage generated at the time of resetting is output and held on the vertical signal lines 81, 84, 87.
  • the signal charge accumulated in the PD 21 is transferred to the FD 23.
  • the vertical signal line selection pulse sc2 is applied from the vertical signal line selection circuit 10
  • the vertical signal line selection switches S23, S56, and S89 are turned on.
  • the pixel P11 is electrically connected to the vertical signal line 83
  • the pixel P12 is electrically connected to the vertical signal line 86
  • the pixel P13 is electrically connected to the vertical signal line 89.
  • the signal noise sum voltage in the FD 23 of the pixels P11, P12, and P13 in the first row is output and held via the amplification transistor 24 to the vertical signal lines 83, 86, and 89 that are in the floating potential state.
  • the operation of reading out the noise voltage and the signal noise sum voltage from the vertical signal lines 81, 84, 87 holding the noise voltage and the vertical signal lines 83, 86, 89 holding the signal noise sum voltage is performed as follows. Is called.
  • a horizontal signal line selection pulse so11 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA1 and SB3.
  • the vertical signal line 81 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 83 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P11 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P11 is read out via the horizontal signal line 9B.
  • a horizontal signal line selection pulse so12 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA4 and SB6.
  • the vertical signal line 84 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 86 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P12 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P12 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so13 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA7 and SB9.
  • the vertical signal line 87 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 89 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P13 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P13 is read out via the horizontal signal line 9B.
  • the source potentials of the amplification transistors 24 of the selected pixels P21, P22, and P23 are output to the vertical signal line capacitors 83, 86, and 89, respectively, and the vertical signal line selection pulse sc2 is applied from the vertical signal line selection circuit 10.
  • the vertical signal line selection switches S23, S56, and S89 are turned on.
  • the pixel P21 is electrically connected to the vertical signal line 82
  • the pixel P22 is electrically connected to the vertical signal line 85
  • the pixel P23 is electrically connected to the vertical signal line 88.
  • the noise voltage generated at the time of resetting is output and held on the vertical signal lines 82, 85, and 88.
  • the signal charge accumulated in the PD 21 is transferred to the FD 23.
  • the vertical signal line selection pulse sc3 is applied from the vertical signal line selection circuit 10
  • the vertical signal line selection switches S34, S67, and S90 are turned on.
  • the pixel P21 is electrically connected to the vertical signal line 84
  • the pixel P22 is electrically connected to the vertical signal line 87
  • the pixel P23 is electrically connected to the vertical signal line 90.
  • the signal noise sum voltage in the FD 23 of the pixels P21, P22, and P23 in the first row is output and held via the amplification transistor 24 to the vertical signal lines 84, 87, and 90 that are in the floating potential state.
  • the horizontal signal line selection pulse so21 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA2 and SB4.
  • the vertical signal line 82 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 84 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P21 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P21 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so22 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA5 and SB7.
  • the vertical signal line 85 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 87 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P22 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P22 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so23 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA8 and SB0.
  • the vertical signal line 88 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 90 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P23 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P23 is read out via the horizontal signal line 9B.
  • the VR3 voltage is applied from the timing generator 7, and when the constant current source connection switches Si3, Si6, Si9 of the column to be output are turned on, among the pixels P belonging to the row to be output, the pixel P31, P32 and P33 are selected.
  • the FD reset pulse ⁇ R3 is applied from the vertical shift register 4 to each pixel P belonging to the row to be output, so that the potential of the FD 23 is reset, and the amplification transistors 24 of the selected pixels P31, P32, and P33. Is conducted.
  • the source potentials of the amplification transistors 24 of the selected pixels P31, P32, and P33 are output to the vertical signal line capacitors 84, 87, and 90, respectively, and the vertical signal line selection pulse sc3 is applied from the vertical signal line selection circuit 10.
  • the vertical signal line selection switches S34, S67, and S90 are turned on.
  • the pixel P31 is electrically connected to the vertical signal line 83
  • the pixel P32 is electrically connected to the vertical signal line 86
  • the pixel P33 is electrically connected to the vertical signal line 89.
  • the noise voltage generated at the time of reset is output to the vertical signal lines 83, 86 and 89 and held.
  • the signal charge accumulated in the PD 21 is transferred to the FD 23.
  • the vertical signal line selection pulse sc1 is applied from the vertical signal line selection circuit 10
  • the vertical signal line selection switches S45, S78, S01 are turned on.
  • the pixel P31 is electrically connected to the vertical signal line 85
  • the pixel P32 is electrically connected to the vertical signal line 88
  • the pixel P33 is electrically connected to the vertical signal line 91.
  • the signal noise sum voltage in the FD 23 of the pixels P31, P32, and P33 in the first row is output and held via the amplification transistor 24 to the vertical signal lines 85, 88, and 91 that are in the floating potential state.
  • the horizontal signal line selection pulse so31 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA3 and SB5.
  • the vertical signal line 83 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 85 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P31 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P31 is read out through the horizontal signal line 9B.
  • a horizontal signal line selection pulse so32 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA6 and SB8.
  • the vertical signal line 86 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 88 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P32 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P32 is read out via the horizontal signal line 9B.
  • a horizontal signal line selection pulse so33 is applied from the horizontal shift register 5 to the horizontal signal line selection switches SA9 and SB0.
  • the vertical signal line 89 is electrically connected to the horizontal signal line 9A
  • the vertical signal line 90 is electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P33 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P33 is read out via the horizontal signal line 9B.
  • the noise voltage and the signal noise sum voltage of each pixel are output and read for every third pixel P belonging to the row to be output, and finally all the pixels belonging to the row to be output are output. Output and readout of the noise voltage and the signal noise sum voltage of the pixel P are performed.
  • the noise voltage generated by resetting the PD output terminal of the pixel P is applied to the vertical signal line to which the pixel P is connected.
  • the signal is output by making the vertical signal line selection switch conductive to another vertical signal line connected through the selection switch.
  • the signal noise sum voltage output from the pixel P is different from the vertical signal line outputting the noise voltage connected to the vertical signal line to which the pixel P is connected via another vertical signal line selection switch.
  • the vertical signal line is output by making another vertical signal line selection switch conductive.
  • the signal voltage can be easily obtained by subtracting the noise voltage output to the other vertical signal line from the signal noise sum voltage output to one vertical signal line. Only one capacitive element is required for the vertical signal line. Therefore, as in the present embodiment, by holding the noise voltage or the signal noise sum voltage in the parasitic capacitance of each vertical signal line, it is possible to have a configuration in which no additional capacitive element is provided, and for each vertical signal line, A signal voltage can be easily obtained by providing only one capacitive element.
  • the noise voltage can be subtracted from the signal noise sum voltage to obtain a signal with high noise resistance, and the number of capacitive elements on the chip can be reduced to include the capacitive element portion with respect to the pixel array portion.
  • the area ratio of the circuit portion can be reduced.
  • C11 to C33 are schematically shown as capacitive elements provided in each vertical signal line.
  • the noise voltage or the signal noise sum voltage output to one vertical signal line is different from each other adjacent to the equidistant position on both sides of the vertical signal line. Since the signal is output to the vertical signal line, the length of the wiring for holding each voltage can be made substantially equal. Therefore, when the wiring is used as a capacitive element, there is an advantage that the capacity of the wiring for holding each voltage can be made uniform and the accuracy can be improved.
  • the pixels P belonging to the same column are common vertical signal lines 80, 81, 82, 83, 84, 85, 86. , 87...
  • the noise voltage and the signal noise sum voltage of every fifth pixel for all the pixels P belonging to the output target row. Are output and read out. Therefore, a description will be given below of a procedure for outputting and reading out the noise voltage and the signal noise sum voltage for the pixels P11 to P51 among all the pixels P belonging to the row to be output. For other pixels belonging to the row to be output, the noise voltage and the signal noise sum voltage are output and read out in the same procedure, so the description thereof is omitted.
  • Each of the vertical signal lines 80, 81, 82, 83, 84, 85, 86, 87, 88 is provided with vertical signal line selection switches S01 to S78 for switching conduction or disconnection between the adjacent vertical signal lines.
  • the vertical signal lines 80, 81, 82, 83, 84, 85, 86, 87, 88 are connected to the horizontal signal lines 9A, 9B via horizontal signal line selection switches SA1 to SB7.
  • a driving method of the solid-state imaging device configured as described above will be described with reference to the timing chart of FIG.
  • the output of the noise voltage and the signal noise sum voltage of each pixel for every fifth pixel P belonging to the row to be output and Read.
  • the operation of outputting the noise voltage and the signal noise sum voltage to the vertical signal line in the solid-state imaging device according to this embodiment and temporarily holding the charge in the parasitic capacitance of the vertical signal line is performed as follows.
  • the vertical signal line reset pulse ⁇ VCLR is applied, and the FD 23 and the vertical signal lines 80, 81, 82, 83, 84, 85, 86, 87, 88 are reset to the VCLR potential.
  • the VR1 voltage is applied from the timing generator 7, and when the constant current source connection switch Si1 of the column to be output is turned on, the pixel P11 is selected from among the pixels P belonging to the row to be output. . Subsequently, when the FD reset pulse ⁇ R1 is applied from the vertical shift register 4 to each pixel P belonging to the row to be output, the potential of the FD 23 is reset, and the amplification transistor 24 of the selected pixel P11 becomes conductive.
  • the source potential of the amplification transistor 24 of the selected pixel P11 is output to the vertical signal line capacitors 82 and 87, respectively, and vertical signal line selection pulses sc1 and sc4 are applied from the vertical signal line selection circuit 10, thereby causing the vertical potential.
  • the signal line selection switches S01 and S34 are turned on.
  • the vertical signal line selection pulse sc2 is applied from the vertical signal line selection circuit 10, and the vertical signal line selection switch S12 is turned on.
  • the pixel P11 becomes conductive with the vertical signal lines 80 and 81, and the noise voltage generated at the time of resetting of the FD 23 or the like is output to the vertical signal lines 80 and 81. Thereafter, the vertical signal line selection switch S12 is turned off.
  • the vertical signal line selection pulse sc3 is applied from the vertical signal line selection circuit 10 with the vertical signal line selection pulses sc1 and sc4 being applied, the vertical signal line selection switch S23 is turned on.
  • the pixel P11 becomes conductive with the vertical signal lines 83 and 84.
  • the signal noise sum voltage in the FD 23 of the pixel P11 is output and held via the amplification transistor 24 to the vertical signal lines 83 and 84 that are in the floating potential state.
  • the operation of reading out the noise voltage and the signal noise sum voltage from the vertical signal lines 80 and 81 holding the noise voltage and the vertical signal lines 83 and 84 holding the signal noise sum voltage is performed as follows.
  • the horizontal shift register 5 applies the horizontal signal line selection pulse so11 to the horizontal signal line selection switches SA0 and SB3.
  • the vertical signal lines 80 and 81 are electrically connected to the horizontal signal line 9A
  • the vertical signal lines 83 and 84 are electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P11 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P11 is read out via the horizontal signal line 9B.
  • the pixel P21 is selected among the pixels P belonging to the row to be output. Subsequently, when the FD reset pulse ⁇ R2 is applied from the vertical shift register 4 to each pixel P belonging to the row to be output, the potential of the FD 23 is reset, and the amplification transistor 24 of the selected pixel P21 becomes conductive.
  • the source potential of the amplification transistor 24 of the selected pixel P21 is output to the vertical signal line capacitors 83 and 88, respectively, and vertical signal line selection pulses sc2 and sc5 are applied from the vertical signal line selection circuit 10, thereby causing the vertical potential.
  • the signal line selection switches S12 and S45 are turned on.
  • the vertical signal line selection pulse sc3 is applied from the vertical signal line selection circuit 10, and the vertical signal line selection switch S23 is turned on.
  • the pixel P21 becomes conductive with the vertical signal lines 81 and 82, and the noise voltage generated at the time of resetting the FD 23 or the like is output to the vertical signal lines 81 and 82. Thereafter, the vertical signal line selection switch S23 is turned off.
  • the vertical signal line selection pulse sc4 is applied from the vertical signal line selection circuit 10 while the vertical signal line selection pulses sc2 and sc5 are applied, the vertical signal line selection switch S34 is turned on.
  • the pixel P21 is brought into conduction with the vertical signal lines 84 and 85.
  • the signal noise sum voltage in the FD 23 of the pixel P21 is output and held via the amplification transistor 24 to the vertical signal lines 84 and 85 that are in the floating potential state.
  • the operation of reading out the noise voltage and the signal noise sum voltage from the vertical signal lines 81 and 82 holding the noise voltage and the vertical signal lines 84 and 85 holding the signal noise sum voltage is performed as follows.
  • the horizontal shift register 5 applies the horizontal signal line selection pulse so21 to the horizontal signal line selection switches SA1 and SB4.
  • the vertical signal lines 81 and 82 are electrically connected to the horizontal signal line 9A
  • the vertical signal lines 84 and 85 are electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P21 is read out through the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P21 is read out through the horizontal signal line 9B.
  • the VR3 voltage is applied from the timing generator 7, and when the constant current source connection switch Si3 of the column to be output is turned on, the pixel P31 is selected from the pixels P belonging to the row to be output. Subsequently, when the FD reset pulse ⁇ R3 is applied from the vertical shift register 4 to each pixel P belonging to the row to be output, the potential of the FD 23 is reset, and the amplification transistor 24 of the selected pixel P31 becomes conductive.
  • the source potential of the amplification transistor 24 of the selected pixel P31 is output to the vertical signal line capacitors 84 and 89, respectively, and vertical signal line selection pulses sc3 and sc1 are applied from the vertical signal line selection circuit 10, thereby causing the vertical potential.
  • the signal line selection switches S23 and S56 are turned on.
  • the vertical signal line selection pulse sc4 is applied from the vertical signal line selection circuit 10, and the vertical signal line selection switch S34 is turned on.
  • the pixel P31 becomes conductive with the vertical signal lines 82 and 83, and the noise voltage generated at the time of resetting the FD 23 or the like is output to the vertical signal lines 82 and 83.
  • the vertical signal line selection switch S34 is turned off.
  • the vertical signal line selection pulse sc5 is applied from the vertical signal line selection circuit 10 with the vertical signal line selection pulses sc3 and sc1 being applied, the vertical signal line selection switch S45 is turned on.
  • the pixel P31 becomes conductive with the vertical signal lines 85 and 86.
  • the signal noise sum voltage in the FD 23 of the pixel P31 is output and held via the amplification transistor 24 to the vertical signal lines 85 and 86 that are in the floating potential state.
  • the operation of reading out the noise voltage and the signal noise sum voltage from the vertical signal lines 82 and 83 holding the noise voltage and the vertical signal lines 85 and 86 holding the signal noise sum voltage is performed as follows.
  • the horizontal shift register 5 applies the horizontal signal line selection pulse so31 to the horizontal signal line selection switches SA2 and SB5. Accordingly, the vertical signal lines 82 and 83 are electrically connected to the horizontal signal line 9A, and the vertical signal lines 85 and 86 are electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P31 is read out through the horizontal signal line 9A, and the signal noise sum voltage of the pixel P31 is read out through the horizontal signal line 9B.
  • the VR4 voltage is applied from the timing generator 7, and the constant current source connection switch Si4 of the row to be output is turned on to select the pixel P41 among the pixels P belonging to the row to be output.
  • the FD reset pulse ⁇ R3 is applied from the vertical shift register 4 to each pixel P belonging to the row to be output, the potential of the FD 23 is reset, and the amplification transistor 24 of the selected pixel P41 becomes conductive.
  • the source potential of the amplification transistor 24 of the selected pixel P41 is output to the vertical signal line capacitor 85, and vertical signal line selection pulses sc4 and sc2 are applied from the vertical signal line selection circuit 10 to thereby generate vertical signal lines.
  • the selection switches S34 and S67 are turned on.
  • the vertical signal line selection pulse sc5 is applied from the vertical signal line selection circuit 10, and the vertical signal line selection switch S45 is turned on.
  • the vertical signal line selection switch S45 is turned off.
  • the vertical signal line selection switch S56 is turned on.
  • the pixel P31 is brought into conduction with the vertical signal lines 86 and 87.
  • the signal noise sum voltage in the FD 23 of the pixel P41 is output and held via the amplification transistor 24 to the vertical signal lines 86 and 87 that are in the floating potential state.
  • the operation of reading out the noise voltage and the signal noise sum voltage from the vertical signal lines 83 and 84 holding the noise voltage and the vertical signal lines 86 and 87 holding the signal noise sum voltage is performed as follows.
  • the horizontal shift register 5 applies the horizontal signal line selection pulse so41 to the horizontal signal line selection switches SA3 and SB6.
  • the vertical signal lines 83 and 84 are electrically connected to the horizontal signal line 9A
  • the vertical signal lines 86 and 87 are electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P41 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P41 is read out via the horizontal signal line 9B.
  • the VR5 voltage is applied from the timing generator 7 and the constant current source connection switch Si5 of the column to be output is turned on to select the pixel P51 among the pixels P belonging to the row to be output.
  • the FD reset pulse ⁇ R3 is applied from the vertical shift register 4 to each pixel P belonging to the row to be output, the potential of the FD 23 is reset, and the amplification transistor 24 of the selected pixel P51 becomes conductive.
  • the source potential of the amplification transistor 24 of the selected pixel P51 is output to the vertical signal line capacitor 86, and vertical signal line selection pulses sc5 and sc3 are applied from the vertical signal line selection circuit 10 to thereby generate vertical signal lines.
  • the selection switches S45 and S78 are turned on.
  • the vertical signal line selection pulse sc1 is applied from the vertical signal line selection circuit 10, and the vertical signal line selection switch S56 is turned on.
  • the vertical signal line selection switch S56 is turned off.
  • the signal charge accumulated in the PD 21 is transferred to the FD 23.
  • the vertical signal line selection pulse sc2 is applied from the vertical signal line selection circuit 10 with the vertical signal line selection pulses sc5 and sc3 being applied, the vertical signal line selection switch S67 is turned on. Thereby, among the pixels P belonging to the row to be output, the pixel P51 is brought into conduction with the vertical signal lines 87 and 88. The signal noise sum voltage in the FD 23 of the pixel P51 is output and held via the amplification transistor 24 to the vertical signal lines 87 and 88 that are in the floating potential state.
  • the operation of reading out the noise voltage and the signal noise sum voltage from the vertical signal lines 84 and 85 holding the noise voltage and the vertical signal lines 87 and 88 holding the signal noise sum voltage is performed as follows.
  • the horizontal shift register 5 applies the horizontal signal line selection pulse so51 to the horizontal signal line selection switches SA4 and SB7.
  • the vertical signal lines 84 and 85 are electrically connected to the horizontal signal line 9A
  • the vertical signal lines 87 and 88 are electrically connected to the horizontal signal line 9B.
  • the noise voltage of the pixel P51 is read out via the horizontal signal line 9A
  • the signal noise sum voltage of the pixel P51 is read out via the horizontal signal line 9B.
  • the noise voltage generated by resetting the PD output terminal of the pixel P is applied to the vertical signal line to which the pixel P is connected.
  • the signal is output by making the vertical signal line selection switch conductive to the other two vertical signal lines connected via the selection switch.
  • the signal noise sum voltage output from the pixel P is different from the vertical signal line outputting the noise voltage connected to the vertical signal line to which the pixel P is connected via another vertical signal line selection switch.
  • the two vertical signal lines are outputted by making another vertical signal line selection switch conductive.
  • the noise voltage and the signal noise sum voltage are output to two vertical signal lines connected in parallel, but instead, are output to three or more vertical signal lines. May be.

Landscapes

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  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

ノイズ耐性の高い信号を維持しつつ、チップ上の容量素子の数を低減して画素アレイ部に対して容量素子部を含む周辺回路部の面積比率を小さくする。 ２次元的に配列された複数の単位画素と、複数の単位画素からなる複数の画素グループがそれぞれ共通に接続された複数の転送線と、各該転送線と他の２以上の転送線との導通および切断を切り替える複数のスイッチとを備え、各前記単位画素が、入射光を光電変換する光電変換素子と光電変換した電荷を電圧変換する電荷電圧変換素子とを含み、該電荷電圧変換をリセットする際に発生するノイズ電圧と、該ノイズ電圧に光電変換により発生した信号電荷を加えた信号ノイズ和電圧とを、該単位画素を含む画素グループの属する前記転送線に前記スイッチを介して接続された他の異なる転送線にそれぞれ出力する固体撮像装置を提供する。

Description

固体撮像装置
　本発明は、固体撮像装置に関するものである。
　従来、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｍｅｔａｌ－ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに代表されるような、光電変換素子が蓄積した信号電荷を画素内において信号電圧に変換してから信号線に出力する増幅型固体撮像装置が知られている（例えば、特許文献１参照。）。この固体撮像装置は、画素内の電荷電圧変換素子をリセットする際に発生する電圧（以下、ノイズ電圧という。）と、該ノイズ電圧に、光電変換により発生した信号電荷を加えた電圧（以下、信号ノイズ和電圧という。）とを画素内の電荷電圧変換素子から出力させて、別々に保持させる２つの容量素子を全ての垂直信号線に備えている。
　そして、この固体撮像装置は、垂直シフトレジスタにより選択された行の全ての画素からノイズ電圧と信号ノイズ和電圧とを容量素子に保持した後に、水平シフトレジスタにより選択された列に備えられた２つの容量素子から、ノイズ電圧と信号ノイズ和電圧とを順次出力させるようになっている。
特開２０００－００４３９９号公報
　しかしながら、特許文献１の固体撮像装置は、垂直信号線の本数の２倍の数の容量素子をＣＭＯＳイメージセンサのチップ上に備えているために、画素アレイに対して容量素子部を含む周辺回路部の面積比率が大きくなる。
　本発明は、上述した事情に鑑みてなされたものであって、ノイズ耐性の高い信号を維持しつつ、チップ上の容量素子の数を低減して画素アレイ部に対して容量素子部を含む周辺回路部の面積比率を小さくすることができる固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明は以下の手段を提供する。
　本発明の一態様は、２次元的に配列された複数の単位画素と、１以上の単位画素からなる複数の画素グループがそれぞれ共通に接続された複数の転送線と、各該転送線と他の２以上の転送線との導通および切断を切り替える複数のスイッチとを備え、各前記単位画素が、入射光を光電変換する光電変換素子と光電変換された信号電荷を電圧変換する電荷電圧変換素子とを含み、該電荷電圧変換素子をリセットする際に発生するノイズ電圧と、該ノイズ電圧に光電変換により発生した信号電圧を加えた信号ノイズ和電圧とを、該単位画素を含む画素グループの属する前記転送線に前記スイッチを介して接続された他の異なる転送線にそれぞれ出力する固体撮像装置である。
　本態様によれば、一の単位画素の電荷電圧変換素子をリセットすることにより発生したノイズ電圧は、当該単位画素が接続された転送線にスイッチを介して接続された他の転送線に、当該スイッチを導通させることによって出力される。一方、一の単位画素から出力された信号ノイズ和電圧は、当該単位画素が接続された転送線に他のスイッチを介して接続された、ノイズ電圧を出力した転送線とは異なる転送線に、当該他のスイッチを導通させることによって出力される。
　すなわち、信号電圧は、一の転送線に出力された信号ノイズ和電圧から他の転送線に出力されたノイズ電圧を減算することにより、簡単に取得することができ、この場合に、各転送線に設ける容量要素（例えば、容量素子あるいは転送線の寄生容量）は１個で済む。
　その結果、信号ノイズ和電圧からノイズ電圧を減算して、ノイズ耐性の高い信号を得ることができるとともに、チップ上の容量素子の数を低減して画素アレイ部に対して容量素子部を含む周辺回路部の面積比率を小さくすることができる。
　上記態様においては、各前記スイッチが、前記転送線と、その転送線に対して等距離に配置されている複数の他の転送線とを接続する配線にそれぞれ設けられていてもよい。
　このようにすることで、転送線間を接続する配線および転送線によって構成される寄生容量をほぼ等しくすることができ、高い精度で信号電圧を得ることができる。
　また、上記態様においては、各前記スイッチは、各前記単位画素から出力される前記ノイズ電圧および前記信号ノイズ和電圧が、それぞれ複数の前記他の転送線に出力されるように設けられていてもよい。
　このようにすることで、ノイズ電圧および信号ノイズ和電圧を保持する容量要素の容量を増加させることができる。特に、寄生容量を容量要素として利用する場合には効果的である。
　このようにすることで、２次元的に配列された複数の単位画素が、３以上の転送線をそれぞれ含む複数のグループに分けられ、制御部は、各グループにおいていずれかの単位画素を択一的に選択し、スイッチを操作してノイズ電圧を第１の他の転送線に出力して保持させ、スイッチを操作して信号ノイズ和電圧を第２の他の転送線に出力して保持させ、これら２つの転送線に保持されているノイズ電圧および信号ノイズ和電圧を読み出す。そして、選択する単位画素を順次切り替えて上記動作を繰り返すことにより、全ての単位画素から、ノイズ耐性の高い信号を得ることができる。
　また、上記態様においては、前記単位画素に接続された電源電圧を、前記単位画素からの電圧出力を可能な状態にするイネーブル電位と、前記単位画素からの電圧出力を停止した状態にするディスエーブル電位とに切り替える電源電圧切替手段を備え、前記制御部が、選択された単位画素からのノイズ電圧および信号ノイズ和電圧を出力させる際に、当該単位画素に供給する電源電圧をイネーブル電位とし、同一グループ内の他の前記単位画素に供給する電源電圧をディスエーブル電位とするように前記電源電圧切替手段を制御する。
　このようにすることで、選択されていない単位画素に対してノイズ電圧あるいは信号ノイズ和電圧の出力を指示しても、電源電圧がディスエーブル電位に設定されている単位画素からの電圧出力は行われず、電源電圧がイネーブル電位に設定されている単位画素のみから電圧出力が行われる。
　本発明によれば、ノイズ耐性の高い信号を維持しつつ、チップ上の容量素子の数を低減して画素アレイ部に対して容量素子部を含む周辺回路部の面積比率を小さくすることができる固体撮像装置を提供することが可能となる。
本発明の第１の実施形態に係る固体撮像装置の構成を示す回路図である。 図１の固体撮像装置が備える画素の構成を示す回路図である。 図１の固体撮像装置の動作を示すタイミングチャートである。 本発明の第２の実施形態に係る固体撮像装置の構成を示す回路図である。 図４の固体撮像装置の動作を示すタイミングチャートである。 本発明の第３の実施形態に係る固体撮像装置の構成を示す回路図である。 図６の固体撮像装置の動作を示すタイミングチャートである。
（第１の実施形態）
　以下に、本発明の第１の実施形態に係る固体撮像装置について図面を参照して説明する。
　図１に示すように、本実施形態に係る固体撮像装置は、複数の画素Ｐを備える画素アレイ３、垂直シフトレジスタ４、水平シフトレジスタ５、タイミングジェネレータ（電源電圧切替手段）７、垂直信号線選択回路１０及び制御回路（制御部）１１を備えている。
　画素アレイ３は、複数の画素Ｐが行列状、すなわち行方向と列方向に所定数配列されたものであり、同一の列に属する画素Ｐは共通の垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９に接続されている。各垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９は水平信号線選択スイッチＳＡ１～ＳＢ９（後述）を介して共通の水平信号線９Ａ，９Ｂに接続されて、定電流源接続スイッチＳｉ１～Ｓｉ９（後述）を介して定電流源Ｉｃ１～Ｉｃ９に接続されている。
　垂直シフトレジスタ４は、画素アレイ３の中から一の行を選択し、選択した行に属する画素Ｐに後述するパルスφＲｊ，φＴｊを入力することにより、各画素Ｐから垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９へ信号を出力させる。
　水平シフトレジスタ５は、水平信号線選択スイッチＳＡ１～ＳＢ９（後述）に対して水平信号線選択パルスｓｏ１１～ｓｏ３３を入力することにより、水平信号線選択パルスに従って水平信号線選択スイッチＳＡ１～ＳＢ９を駆動させて垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９から水平信号線９Ａ，９Ｂへ信号を出力させる。
　垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９には、各垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９と定電流源Ｉｃ１～Ｉｃ９とを接続し、垂直信号線と定電流源との導通および切断を切り替える定電流源接続スイッチＳｉ１～Ｓｉ９と、各垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９と他の垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９とを接続し、接続した垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９同士の導通および切断を切り替える垂直信号線選択スイッチＳ１２～Ｓ８９と、各垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９と水平信号線９Ａ，９Ｂとの導通および切断を切り替える水平信号線選択スイッチＳＡ１～ＳＢ９とが設けられている。定電流源接続スイッチＳｉ１～Ｓｉ９と垂直信号線選択スイッチＳ１２～Ｓ８９は、後述する垂直信号線選択回路１０からの垂直信号線選択パルスｓｃ１～ｓｃ３に基づいて駆動する。
　タイミングジェネレータ７は、各画素Ｐに電源電圧を供給する電源を含み、各画素Ｐの電源電圧を、画素Ｐの電圧出力を可能な状態にするイネーブル電位と、画素Ｐの電圧出力を停止した状態にするディスエーブル電位とに切り替える。後述する制御回路７からの制御信号に基づく電圧パルスＶＲ１～ＶＲ３に従って、各画素Ｐに電源電圧を供給し、電源電圧を供給した各画素Ｐが接続されている各垂直信号線の定電流源接続スイッチをオン状態にする。
　本実施形態においては、電圧パルスＶＲ１が供給された場合には画素Ｐ１１，Ｐ１２，Ｐ１３の電圧出力が可能となり、電圧パルスＶＲ２が供給された場合には画素Ｐ２１，Ｐ２２，Ｐ２３の電圧出力が可能となり、電圧パルスＶＲ３が供給された場合には画素Ｐ３１，Ｐ３２，Ｐ３３の電圧出力が可能となる。
　なお、画素Ｐの電圧出力を可能な状態とするためには画素Ｐに例えば３．３Ｖ程度の電源電圧を供給し、画素Ｐの電圧出力を停止した状態にするためには画素Ｐに対して後述する各画素Ｐの転送トランジスタ２２がオンとならない１．０Ｖ程度の電源電圧を供給する。
　垂直信号線選択回路１０は、垂直信号線選択スイッチＳ１２～Ｓ８９に対して垂直信号線選択パルスｓｃ１～ｓｃ３を出力し、垂直信号線選択スイッチＳ１２～Ｓ８９を駆動する。
　制御回路１１は、予め設定されたパルスシーケンスに従い、上述した各パルスを出力させる制御信号を垂直シフトレジスタ４、水平シフトレジスタ５、タイミングジェネレータ７及び垂直信号線選択回路１０に出力することにより、画素アレイ３からの信号の読み出し動作を制御する。
　次に、各画素Ｐの回路構成について図２を参照して説明する。
　画素Ｐは、受光した光信号を光電変換して信号電荷を蓄積するフォトダイオード(ＰＤ、光電変換素子)２１、該ＰＤ２１に蓄積された信号電荷を転送する転送トランジスタ２２、該転送トランジスタ２２によって転送された信号電荷を電圧変換するフローティングディフュージョン（ＦＤ、電荷電圧変換素子）２３、ＦＤ２３に蓄積された信号電荷を電圧として読み出す増幅トランジスタ２４、φＴｊと転送トランジスタ２２との間に接続された画素選択トランジスタ２５およびＦＤ２３の電圧をリセットするＦＤリセットトランジスタ２６を備えている。
　増幅トランジスタ２４は、ゲートに接続されたＦＤ２３の信号電圧を増幅し、その信号をソース側の垂直信号線８に出力する。具体的には、任意の列のＶＲ電圧が３．３Ｖのときに垂直シフトレジスタ４からＦＤリセットトランジスタ２６のゲートにＦＤリセットパルスφＲｊが入力されることにより、増幅トランジスタ２４のゲートがアクティブ状態となり、読み出し画素の選択が行われる。同時に、ＦＤ２３に転送された信号電荷は、ＦＤリセットトランジスタ２６のドレイン側に排出される。これによりＦＤ２３の電圧がリセットされる。
　転送トランジスタ２２は、画素選択トランジスタ２５を介してゲートに転送パルスφＴｊが入力されることにより、ソース側のＰＤ２１からドレイン側のＦＤ２３へ、ＰＤ２１が蓄積した信号電荷を転送する。転送トランジスタ２２へのφＴｊ信号はＶＲの電圧に応じて選択トランジスタ２５が導通および非導通状態となることにより、列毎に選択される。この転送動作によりＰＤ２１が蓄積していた信号電荷量はゼロにリセットされる。ＦＤ２３は、転送トランジスタ２２を介してＰＤ２１から転送されてきた信号電荷に応じた信号電圧を生成する。
　次に、このように構成された固体撮像装置の駆動方法について図３のタイミングチャートを参照して説明する。
　本実施形態に係る固体撮像装置は、画素Ｐが受光した光信号に係る電圧と、ＦＤ２３のリセットの際に生じたノイズに係る電圧（以下、「ノイズ電圧」という）とを読み出す。ここで、画素Ｐが受光した光信号に係る電圧には、上記したＦＤ２３のリセットの際に生じたノイズに係る電圧が含まれている。従って、本実施形態に係る固体撮像装置においては、ノイズ電圧と、画素Ｐが受光した光信号に係る電圧にノイズ電圧を加えた電圧（以下、「信号ノイズ和電圧」という）とを読み出す。
　ノイズ電圧及び信号ノイズ和電圧の読み出しは、ノイズ電圧及び信号ノイズ和電圧を何れかの垂直信号線に出力し、垂直信号線の寄生容量にその電荷をいったん保持させる動作と、保持させた電荷を読み出す動作の概ね２つの動作に分類することができる。
　まずノイズ電圧及び信号ノイズ和電圧を垂直信号線に出力し、垂直信号線の寄生容量にその電荷をいったん保持させる動作は以下のように行われる。
　なお、初期状態においては、垂直信号線リセットパルスφＶＣＬＲが印加され、垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９がＶＣＬＲ電位にリセットされた状態とする。
　この状態において、タイミングジェネレータ７からＶＲ１電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ１，Ｓｉ４，Ｓｉ７がオンすることにより出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１，Ｐ１２，Ｐ１３が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ１が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ１１，Ｐ１２，Ｐ１３の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ１１，Ｐ１２，Ｐ１３の増幅トランジスタ２４のソース電位は垂直信号線容量８１、８４、８７にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ１が印加されることにより、垂直信号線選択スイッチＳ１２，Ｓ４５，Ｓ７８がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１は垂直信号線８２と、画素Ｐ１２は垂直信号線８５と、画素Ｐ１３は垂直信号線８８と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８２，８５，８８に出力され保持される。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ３が印加されることにより、垂直信号線選択スイッチＳ１３，Ｓ４７，Ｓ７９がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１は垂直信号線８３と、画素Ｐ１２は垂直信号線８６と、画素Ｐ１３は垂直信号線８９と導通した状態となる。１行目の画素Ｐ１１，Ｐ１２，Ｐ１３のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８３，８６，８９に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８２，８５，８８および信号ノイズ和電圧を保持した垂直信号線８３，８６，８９とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　水平シフトレジスタ５から水平信号線選択パルスｓｏ１１を水平信号線選択スイッチＳＡ２，ＳＢ３に印加する。これにより垂直信号線８２が水平信号線９Ａと導通し、垂直信号線８３が水平信号線９Ｂと導通する。そして、画素Ｐ１１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ１１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ１２を水平信号線選択スイッチＳＡ５，ＳＢ６に印加する。これにより垂直信号線８５が水平信号線９Ａと導通し、垂直信号線８５が水平信号線９Ｂと導通する。そして、画素Ｐ１２のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ１２の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ１３を水平信号線選択スイッチＳＡ８，ＳＢ９に印加する。これにより垂直信号線８８が水平信号線９Ａと導通し、垂直信号線８８が水平信号線９Ｂと導通する。そして、画素Ｐ１３のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ１３の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　続いて、タイミングジェネレータ７からＶＲ２電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ２，Ｓｉ５，Ｓｉ８がオンすることにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１，Ｐ２２，Ｐ２３が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ２が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ２１，Ｐ２２，Ｐ２３の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ２１，Ｐ２２，Ｐ２３の増幅トランジスタ２４のソース電位は垂直信号線容量８２、８５、８８にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ２が印加されることにより、垂直信号線選択スイッチＳ２３，Ｓ５６，Ｓ８９がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１は垂直信号線８３と、画素Ｐ２２は垂直信号線８６と、画素Ｐ２３は垂直信号線８９と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８３，８６，８９に出力され保持される。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ１が印加されることにより、垂直信号線選択スイッチＳ１２，Ｓ４５，Ｓ７８がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１は垂直信号線８１と、画素Ｐ２２は垂直信号線８４と、画素Ｐ２３は垂直信号線８７と導通した状態となる。１行目の画素Ｐ２１，Ｐ２２，Ｐ２３のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８１，８４，８７に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８３，８６，８９および信号ノイズ和電圧を保持した垂直信号線８１，８４，８７とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　水平シフトレジスタ５から水平信号線選択パルスｓｏ２１を水平信号線選択スイッチＳＡ３，ＳＢ１に印加する。これにより垂直信号線８３が水平信号線９Ａと導通し、垂直信号線８１が水平信号線９Ｂと導通する。そして、画素Ｐ２１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ２１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ２２を水平信号線選択スイッチＳＡ６，ＳＢ４に印加する。これにより垂直信号線８６が水平信号線９Ａと導通し、垂直信号線８４が水平信号線９Ｂと導通する。そして、画素Ｐ２２のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ２２の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ２３を水平信号線選択スイッチＳＡ９，ＳＢ７に印加する。これにより垂直信号線８９が水平信号線９Ａと導通し、垂直信号線８７が水平信号線９Ｂと導通する。そして、画素Ｐ２３のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ２３の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　続いて、タイミングジェネレータ７からＶＲ３電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ３，Ｓｉ６，Ｓｉ９がオンすることにより出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１，Ｐ３２，Ｐ３３が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ３が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ３１，Ｐ３２，Ｐ３３の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ３１，Ｐ３２，Ｐ３３の増幅トランジスタ２４のソース電位は垂直信号線容量８３、８６、８９にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ３が印加されることにより、垂直信号線選択スイッチＳ１３，Ｓ４７，Ｓ７９がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１は垂直信号線８１と、画素Ｐ３２は垂直信号線８４と、画素Ｐ３３は垂直信号線８７と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８１，８４，８７に出力され保持される。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ２が印加されることにより、垂直信号線選択スイッチＳ２３，Ｓ５６，Ｓ８９がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１は垂直信号線８２と、画素Ｐ３２は垂直信号線８６と、画素Ｐ３３は垂直信号線８９と導通した状態となる。１行目の画素Ｐ３１，Ｐ３２，Ｐ３３のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８３，８６，８９に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８１，８４，８７および信号ノイズ和電圧を保持した垂直信号線８３，８６，８９とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　水平シフトレジスタ５から水平信号線選択パルスｓｏ３１を水平信号線選択スイッチＳＡ１，ＳＢ２に印加する。これにより垂直信号線８１が水平信号線９Ａと導通し、垂直信号線８３が水平信号線９Ｂと導通する。そして、画素Ｐ３１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ３１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ３２を水平信号線選択スイッチＳＡ４，ＳＢ５に印加する。これにより垂直信号線８４が水平信号線９Ａと導通し、垂直信号線８６が水平信号線９Ｂと導通する。そして、画素Ｐ３２のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ３２の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ３３を水平信号線選択スイッチＳＡ７，ＳＢ８に印加する。これにより垂直信号線８７が水平信号線９Ａと導通し、垂直信号線８９が水平信号線９Ｂと導通する。そして、画素Ｐ３３のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ３３の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　このように、出力対象となる行に属する全画素Ｐに対して、３つおきに各画素のノイズ電圧及び信号ノイズ和電圧の出力及び読み出しを行い、最終的に出力対象となる行に属する全画素Ｐのノイズ電圧及び信号ノイズ和電圧の出力及び読み出しが行われる。
　以上のように、本実施形態によれば、一の単位画素である画素ＰのＰＤの出力端子をリセットすることにより発生したノイズ電圧は、この画素Ｐが接続された垂直信号線に垂直信号線選択スイッチを介して接続された他の垂直信号線に、垂直信号線選択スイッチを導通させることによって出力される。一方、画素Ｐから出力された信号ノイズ和電圧は、この画素Ｐが接続された垂直信号線に他の垂直信号線選択スイッチを介して接続された、ノイズ電圧を出力した垂直信号線とは異なる垂直信号線に、他の垂直信号線選択スイッチを導通させることによって出力される。
　すなわち、信号電圧は、一の垂直信号線に出力された信号ノイズ和電圧から他の垂直信号線に出力されたノイズ電圧を減算することにより、簡単に取得することができ、この場合に、各垂直信号線に要求される容量要素は１つで済む。従って、本実施形態のように、各垂直信号線の寄生容量にノイズ電圧又は信号ノイズ和電圧を保持させることで、別途容量要素を設けない構成とすることができる他、各垂直信号線に、１つの容量素子を設けるだけで信号電圧を容易に取得することができる。
　その結果、信号ノイズ和電圧からノイズ電圧を減算して、ノイズ耐性の高い信号を得ることができるとともに、チップ上の容量素子の数を低減して画素アレイ部に対して容量素子部を含む周辺回路部の面積比率を小さくすることができる。
　なお、図１においては、各垂直信号線に備えられた容量要素として模式的にＣ１１～Ｃ３３を示した。
（第２の実施形態）
　以下に、本発明の第２の実施形態に係る固体撮像装置について図面を参照して説明する。
　本実施形態において、上記した第１の実施形態と同一の構成には同符号を付し、その説明を省略する。
　図４に示すように、画素アレイ３に行列状に配列された複数の画素Ｐのうち、同一の列に属する画素Ｐは共通の垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９，９０，９１に接続され、各垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９，９０，９１には、両隣の垂直信号線との導通または切断を切り替える垂直信号線選択スイッチＳ１２～Ｓ９１が夫々設けられている。
　また、各垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９，９０，９１は、水平信号線選択スイッチＳＡ１～ＳＢ０を介して水平信号線９Ａ，９Ｂと接続されている。
　次に、このように構成された固体撮像装置の駆動方法について図５のタイミングチャートを参照して説明する。
　本実施形態に係る固体撮像装置におけるノイズ電圧及び信号ノイズ和電圧を垂直信号線に出力し、垂直信号線の寄生容量にその電荷をいったん保持させる動作は以下のように行われる。
　なお、初期状態においては、垂直信号線リセットパルスφＶＣＬＲが印加され、垂直信号線８１，８２，８３，８４，８５，８６，８７，８８，８９，９０，９１とがＶＣＬＲ電位にリセットされた状態とする。
　この状態において、タイミングジェネレータ７からＶＲ１電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ１，Ｓｉ４，Ｓｉ７がオンすることにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１，Ｐ１２，Ｐ１３が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ１が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ１１，Ｐ１２，Ｐ１３の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ１１，Ｐ１２，Ｐ１３の増幅トランジスタ２４のソース電位は垂直信号線容量８２、８５、８８にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ１が印加されることにより、垂直信号線選択スイッチＳ１２，Ｓ４５，Ｓ７８がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１は垂直信号線８１と、画素Ｐ１２は垂直信号線８４と、画素Ｐ１３は垂直信号線８７と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８１，８４，８７に出力され保持される。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ２が印加されることにより、垂直信号線選択スイッチＳ２３，Ｓ５６，Ｓ８９がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１は垂直信号線８３と、画素Ｐ１２は垂直信号線８６と、画素Ｐ１３は垂直信号線８９と導通した状態となる。１行目の画素Ｐ１１，Ｐ１２，Ｐ１３のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８３，８６，８９に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８１，８４，８７および信号ノイズ和電圧を保持した垂直信号線８３，８６，８９とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　水平シフトレジスタ５から水平信号線選択パルスｓｏ１１を水平信号線選択スイッチＳＡ１，ＳＢ３に印加する。これにより垂直信号線８１が水平信号線９Ａと導通し、垂直信号線８３が水平信号線９Ｂと導通する。そして、画素Ｐ１１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ１１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ１２を水平信号線選択スイッチＳＡ４，ＳＢ６に印加する。これにより垂直信号線８４が水平信号線９Ａと導通し、垂直信号線８６が水平信号線９Ｂと導通する。そして、画素Ｐ１２のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ１２の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ１３を水平信号線選択スイッチＳＡ７，ＳＢ９に印加する。これにより垂直信号線８７が水平信号線９Ａと導通し、垂直信号線８９が水平信号線９Ｂと導通する。そして、画素Ｐ１３のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ１３の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　続いて、タイミングジェネレータ７からＶＲ２電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ２，Ｓｉ５，Ｓｉ８がオンすることにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１，Ｐ２２，Ｐ２３が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ２が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ２１，Ｐ２２，Ｐ２３の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ２１，Ｐ２２，Ｐ２３の増幅トランジスタ２４のソース電位は垂直信号線容量８３、８６、８９にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ２が印加されることにより、垂直信号線選択スイッチＳ２３，Ｓ５６，Ｓ８９がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１は垂直信号線８２と、画素Ｐ２２は垂直信号線８５と、画素Ｐ２３は垂直信号線８８と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８２，８５，８８に出力され保持される。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ３が印加されることにより、垂直信号線選択スイッチＳ３４，Ｓ６７，Ｓ９０がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１は垂直信号線８４と、画素Ｐ２２は垂直信号線８７と、画素Ｐ２３は垂直信号線９０と導通した状態となる。１行目の画素Ｐ２１，Ｐ２２，Ｐ２３のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８４，８７，９０に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８２，８５，８８および信号ノイズ和電圧を保持した垂直信号線８４，８７，９０とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　水平シフトレジスタ５から水平信号線選択パルスｓｏ２１を水平信号線選択スイッチＳＡ２，ＳＢ４に印加する。これにより垂直信号線８２が水平信号線９Ａと導通し、垂直信号線８４が水平信号線９Ｂと導通する。そして、画素Ｐ２１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ２１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ２２を水平信号線選択スイッチＳＡ５，ＳＢ７に印加する。これにより垂直信号線８５が水平信号線９Ａと導通し、垂直信号線８７が水平信号線９Ｂと導通する。そして、画素Ｐ２２のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ２２の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ２３を水平信号線選択スイッチＳＡ８，ＳＢ０に印加する。これにより垂直信号線８８が水平信号線９Ａと導通し、垂直信号線９０が水平信号線９Ｂと導通する。そして、画素Ｐ２３のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ２３の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　続いて、タイミングジェネレータ７からＶＲ３電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ３，Ｓｉ６，Ｓｉ９がオンすることにより出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１，Ｐ３２，Ｐ３３が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ３が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ３１，Ｐ３２，Ｐ３３の増幅トランジスタ２４が導通する。そして、選択された画素Ｐ３１，Ｐ３２，Ｐ３３の増幅トランジスタ２４のソース電位は垂直信号線容量８４、８７、９０にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ３が印加されることにより、垂直信号線選択スイッチＳ３４，Ｓ６７，Ｓ９０がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１は垂直信号線８３と、画素Ｐ３２は垂直信号線８６と、画素Ｐ３３は垂直信号線８９と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８３，８６，８９に出力され保持される。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ１が印加されることにより、垂直信号線選択スイッチＳ４５，Ｓ７８，Ｓ０１がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１は垂直信号線８５と、画素Ｐ３２は垂直信号線８８と、画素Ｐ３３は垂直信号線９１と導通した状態となる。１行目の画素Ｐ３１，Ｐ３２，Ｐ３３のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８５，８８，９１に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８３，８６，８９および信号ノイズ和電圧を保持した垂直信号線８５，８８，９１とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　水平シフトレジスタ５から水平信号線選択パルスｓｏ３１を水平信号線選択スイッチＳＡ３，ＳＢ５に印加する。これにより垂直信号線８３が水平信号線９Ａと導通し、垂直信号線８５が水平信号線９Ｂと導通する。そして、画素Ｐ３１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ３１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ３２を水平信号線選択スイッチＳＡ６，ＳＢ８に印加する。これにより垂直信号線８６が水平信号線９Ａと導通し、垂直信号線８８が水平信号線９Ｂと導通する。そして、画素Ｐ３２のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ３２の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　同様に、水平シフトレジスタ５から水平信号線選択パルスｓｏ３３を水平信号線選択スイッチＳＡ９，ＳＢ０に印加する。これにより垂直信号線８９が水平信号線９Ａと導通し、垂直信号線９０が水平信号線９Ｂと導通する。そして、画素Ｐ３３のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ３３の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　このように、出力対象となる行に属する全画素Ｐに対して、３つおきに各画素のノイズ電圧及び信号ノイズ和電圧の出力及び読み出しを行い、最終的に出力対象となる行に属する全画素Ｐのノイズ電圧及び信号ノイズ和電圧の出力及び読み出しが行われる。
　以上のように、本実施形態によれば、一の単位画素である画素ＰのＰＤの出力端子をリセットすることにより発生したノイズ電圧は、この画素Ｐが接続された垂直信号線に垂直信号線選択スイッチを介して接続された他の垂直信号線に、垂直信号線選択スイッチを導通させることによって出力される。一方、画素Ｐから出力された信号ノイズ和電圧は、この画素Ｐが接続された垂直信号線に他の垂直信号線選択スイッチを介して接続された、ノイズ電圧を出力した垂直信号線とは異なる垂直信号線に、他の垂直信号線選択スイッチを導通させることによって出力される。
　すなわち、信号電圧は、一の垂直信号線に出力された信号ノイズ和電圧から他の垂直信号線に出力されたノイズ電圧を減算することにより、簡単に取得することができ、この場合に、各垂直信号線に要求される容量要素は１つで済む。従って、本実施形態のように、各垂直信号線の寄生容量にノイズ電圧又は信号ノイズ和電圧を保持させることで、別途容量要素を設けない構成とすることができる他、各垂直信号線に、１つの容量素子を設けるだけで信号電圧を容易に取得することができる。
　その結果、信号ノイズ和電圧からノイズ電圧を減算して、ノイズ耐性の高い信号を得ることができるとともに、チップ上の容量素子の数を低減して画素アレイ部に対して容量素子部を含む周辺回路部の面積比率を小さくすることができる。
　なお、図４においては、各垂直信号線に備えられた容量要素として模式的にＣ１１～Ｃ３３を示した。
　また、本実施形態に係る固体撮像装置によれば、１つの垂直信号線に出力されたノイズ電圧あるいは信号ノイズ和電圧は、それぞれ、その垂直信号線の両側に等距離の位置に隣接する他の垂直信号線に出力されるので、各電圧を保持する配線の長さをほぼ等しくすることができる。したがって、配線を容量要素として使用する場合には、各電圧を保持する配線の容量を均一にすることができ、精度を向上することができるという利点がある。
（第３の実施形態）
　以下に、本発明の第３の実施形態に係る固体撮像装置について図面を参照して説明する。
　本実施形態において、上記した第１の実施形態と同一の構成には同符号を付し、その説明を省略する。
　図６に示すように、画素アレイ３に行列状に配列された複数の画素Ｐのうち、同一の列に属する画素Ｐは共通の垂直信号線８０，８１，８２，８３，８４，８５，８６，８７…に接続されている。ここで、本実施形態においては、上述した第１及び第２の実施形態と異なり、出力対象となる行に属する全画素Ｐに対して、５つおきに各画素のノイズ電圧及び信号ノイズ和電圧の出力及び読み出しを行う。従って、以下に、出力対象となる行に属する全画素Ｐのうち、画素Ｐ１１～Ｐ５１についてのノイズ電圧及び信号ノイズ和電圧の出力及び読み出し手順について説明する。出力対象となる行に属するその他の画素については、同手順でノイズ電圧及び信号ノイズ和電圧の出力及び読み出しが行われるのでその説明を省略する。
　各垂直信号線８０，８１，８２，８３，８４，８５，８６，８７，８８には、両隣の垂直信号線との導通または切断を切り替える垂直信号線選択スイッチＳ０１～Ｓ７８が夫々設けられている。
　また、各垂直信号線８０，８１，８２，８３，８４，８５，８６，８７，８８は、水平信号線選択スイッチＳＡ１～ＳＢ７を介して水平信号線９Ａ，９Ｂと接続されている。
　このように構成された固体撮像装置の駆動方法について図７のタイミングチャートを参照して説明する。本実施形態においては、上述した第１及び第２の実施形態と異なり、出力対象となる行に属する全画素Ｐに対して、５つおきに各画素のノイズ電圧及び信号ノイズ和電圧の出力及び読み出しを行う。
　本実施形態に係る固体撮像装置におけるノイズ電圧及び信号ノイズ和電圧を垂直信号線に出力し、垂直信号線の寄生容量にその電荷をいったん保持させる動作は以下のように行われる。初期状態において、垂直信号線リセットパルスφＶＣＬＲが印加され、ＦＤ２３及び垂直信号線８０，８１，８２，８３，８４，８５，８６，８７，８８はＶＣＬＲ電位にリセットされた状態となっている。
　この状態において、タイミングジェネレータ７からＶＲ１電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ１がオンすることにより出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ１が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ１１の増幅トランジスタ２４が導通する。そして、選択された画素Ｐ１１の増幅トランジスタ２４のソース電位は垂直信号線容量８２，８７にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ１及びｓｃ４が印加されることにより、垂直信号線選択スイッチＳ０１，Ｓ３４がオンとなる。さらに、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ２が印加され、垂直信号線選択スイッチＳ１２がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１は垂直信号線８０，８１と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８０，８１に出力され保持され、その後、垂直信号線選択スイッチＳ１２がオフとなる。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択パルスｓｃ１及びｓｃ４が印加された状態で、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ３が印加されることにより、垂直信号線選択スイッチＳ２３がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ１１は垂直信号線８３，８４と導通した状態となる。画素Ｐ１１のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８３，８４に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８０，８１および信号ノイズ和電圧を保持した垂直信号線８３，８４とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　垂直信号線選択パルスｓｃ１及びｓｃ４が印加された状態で、水平シフトレジスタ５から水平信号線選択パルスｓｏ１１を水平信号線選択スイッチＳＡ０，ＳＢ３に印加する。これにより垂直信号線８０，８１が水平信号線９Ａと導通し、垂直信号線８３，８４が水平信号線９Ｂと導通する。そして、画素Ｐ１１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ１１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　タイミングジェネレータ７からＶＲ２電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ２がオンすることにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ２が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ２１の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ２１の増幅トランジスタ２４のソース電位は垂直信号線容量８３，８８にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ２及びｓｃ５が印加されることにより、垂直信号線選択スイッチＳ１２，Ｓ４５がオンとなる。さらに、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ３が印加され、垂直信号線選択スイッチＳ２３がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１は垂直信号線８１，８２と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８１，８２に出力され保持され、その後、垂直信号線選択スイッチＳ２３がオフとなる。
　続いて、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択パルスｓｃ２及びｓｃ５が印加された状態で、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ４が印加されることにより、垂直信号線選択スイッチＳ３４がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ２１は垂直信号線８４，８５と導通した状態となる。画素Ｐ２１のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８４，８５に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８１，８２および信号ノイズ和電圧を保持した垂直信号線８４，８５とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　垂直信号線選択パルスｓｃ２及びｓｃ５が印加された状態で、水平シフトレジスタ５から水平信号線選択パルスｓｏ２１を水平信号線選択スイッチＳＡ１，ＳＢ４に印加する。これにより垂直信号線８１，８２が水平信号線９Ａと導通し、垂直信号線８４，８５が水平信号線９Ｂと導通する。そして、画素Ｐ２１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ２１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　次に、タイミングジェネレータ７からＶＲ３電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ３がオンすることにより出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ３が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ３１の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ３１の増幅トランジスタ２４のソース電位は垂直信号線容量８４、８９にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ３及びｓｃ１が印加されることにより、垂直信号線選択スイッチＳ２３，Ｓ５６がオンとなる。さらに、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ４が印加され、垂直信号線選択スイッチＳ３４がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１は垂直信号線８２，８３と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８２，８３に出力され保持され、その後、垂直信号線選択スイッチＳ３４がオフとなる。
　次に、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択パルスｓｃ３及びｓｃ１が印加された状態で、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ５が印加されることにより、垂直信号線選択スイッチＳ４５がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１は垂直信号線８５，８６と導通した状態となる。画素Ｐ３１のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８５，８６に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８２，８３および信号ノイズ和電圧を保持した垂直信号線８５，８６とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　垂直信号線選択パルスｓｃ３及びｓｃ１が印加された状態で、水平シフトレジスタ５から水平信号線選択パルスｓｏ３１を水平信号線選択スイッチＳＡ２，ＳＢ５に印加する。これにより垂直信号線８２，８３が水平信号線９Ａと導通し、垂直信号線８５，８６が水平信号線９Ｂと導通する。そして、画素Ｐ３１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ３１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　続いて、タイミングジェネレータ７からＶＲ４電圧が印加され、出力対象となる行の定電流源接続スイッチＳｉ４がオンすることにより出力対象となる行に属する各画素Ｐのうち、画素Ｐ４１が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ３が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ４１の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ４１の増幅トランジスタ２４のソース電位は垂直信号線容量８５にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ４及びｓｃ２が印加されることにより、垂直信号線選択スイッチＳ３４，Ｓ６７がオンとなる。さらに、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ５が印加され、垂直信号線選択スイッチＳ４５がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ４１は垂直信号線８３，８４と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８３，８４に出力され保持され、その後、垂直信号線選択スイッチＳ４５がオフとなる。
　次に、垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択パルスｓｃ４及びｓｃ２が印加された状態で、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ１が印加されることにより、垂直信号線選択スイッチＳ５６がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ３１は垂直信号線８６，８７と導通した状態となる。画素Ｐ４１のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８６，８７に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８３，８４および信号ノイズ和電圧を保持した垂直信号線８６，８７とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　垂直信号線選択パルスｓｃ４及びｓｃ２が印加された状態で、水平シフトレジスタ５から水平信号線選択パルスｓｏ４１を水平信号線選択スイッチＳＡ３，ＳＢ６に印加する。これにより垂直信号線８３，８４が水平信号線９Ａと導通し、垂直信号線８６，８７が水平信号線９Ｂと導通する。そして、画素Ｐ４１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ４１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　続いて、タイミングジェネレータ７からＶＲ５電圧が印加され、出力対象となる列の定電流源接続スイッチＳｉ５がオンすることにより出力対象となる行に属する各画素Ｐのうち、画素Ｐ５１が選択される。続いて、垂直シフトレジスタ４から出力対象となる行に属する各画素ＰにＦＤリセットパルスφＲ３が印加されることで、ＦＤ２３の電位がリセットされ、選択された画素Ｐ５１の増幅トランジスタ２４が導通する。
　そして、選択された画素Ｐ５１の増幅トランジスタ２４のソース電位は垂直信号線容量８６にそれぞれ出力され、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ５及びｓｃ３が印加されることにより、垂直信号線選択スイッチＳ４５，Ｓ７８がオンとなる。さらに、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ１が印加され、垂直信号線選択スイッチＳ５６がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ５１は垂直信号線８４，８５と導通した状態となり、ＦＤ２３等のリセット時に生じたノイズ電圧が垂直信号線８４，８５に出力され保持され、その後、垂直信号線選択スイッチＳ５６がオフとなる。
　次に垂直シフトレジスタ４により選択された行に電荷転送パルスφＴが印加されることで、ＰＤ２１に蓄積された信号電荷がＦＤ２３に転送される。その後、垂直信号線選択パルスｓｃ５及びｓｃ３が印加された状態で、垂直信号線選択回路１０から垂直信号線選択パルスｓｃ２が印加されることにより、垂直信号線選択スイッチＳ６７がオンとなる。これにより、出力対象となる行に属する各画素Ｐのうち、画素Ｐ５１は垂直信号線８７，８８と導通した状態となる。画素Ｐ５１のＦＤ２３における信号ノイズ和電圧が増幅トランジスタ２４を介して浮遊電位状態とされている垂直信号線８７，８８に出力され保持される。
　そして、ノイズ電圧を保持した垂直信号線８４，８５および信号ノイズ和電圧を保持した垂直信号線８７，８８とから、ノイズ電圧及び信号ノイズ和電圧とを読み出す動作は以下のよう行われる。
　垂直信号線選択パルスｓｃ５及びｓｃ３が印加された状態で、水平シフトレジスタ５から水平信号線選択パルスｓｏ５１を水平信号線選択スイッチＳＡ４，ＳＢ７に印加する。これにより垂直信号線８４，８５が水平信号線９Ａと導通し、垂直信号線８７，８８が水平信号線９Ｂと導通する。そして、画素Ｐ５１のノイズ電圧が水平信号線９Ａを介して読み出され、画素Ｐ５１の信号ノイズ和電圧が水平信号線９Ｂを介して読み出される。
　以上のように、本実施形態によれば、一の単位画素である画素ＰのＰＤの出力端子をリセットすることにより発生したノイズ電圧は、この画素Ｐが接続された垂直信号線に垂直信号線選択スイッチを介して接続された他の２本の垂直信号線に、垂直信号線選択スイッチを導通させることによって出力される。一方、画素Ｐから出力された信号ノイズ和電圧は、この画素Ｐが接続された垂直信号線に他の垂直信号線選択スイッチを介して接続された、ノイズ電圧を出力した垂直信号線とは異なる２本の垂直信号線に、他の垂直信号線選択スイッチを導通させることによって出力される。
　このようにすることで、垂直信号線の寄生容量を容量要素として使用する場合においても、十分な容量を確保することができ、大きな信号電圧を扱うことができる。
　なお、本実施形態においては、ノイズ電圧および信号ノイズ和電圧をそれぞれ並列に接続された２本の垂直信号線に出力することとしたが、これに代えて、３以上の垂直信号線に出力してもよい。
　３　画素アレイ
　４　垂直シフトレジスタ
　５　水平シフトレジスタ
　７　タイミングジェネレータ
　８１，８２，８３，８４，８５，８６，８７，８８，８９　垂直信号線
　９Ａ，９Ｂ　水平信号線
　１０　垂直信号線選択回路
　１１　制御回路
　ＳＡ１～ＳＢ９　水平信号線選択スイッチ
　Ｓ１２～Ｓ８９　垂直信号線選択スイッチ
　ＳＲ１～ＳＲ９　垂直信号線リセットスイッチ
　Ｉｃ１～Ｉｃ９　定電流源
　Ｓｉ１～Ｓｉ９　定電流源接続スイッチ

Claims (5)

  1. 　２次元的に配列された複数の単位画素と、
    　１以上の単位画素からなる複数の画素グループがそれぞれ共通に接続された複数の転送線と、
    　各該転送線と他の２以上の転送線との導通および切断を切り替える複数のスイッチとを備え、
    　各前記単位画素が、入射光を光電変換する光電変換素子と光電変換した電荷を電圧変換する電荷電圧変換素子とを含み、該電荷電圧変換素子をリセットする際に発生するノイズ電圧と、該ノイズ電圧に光電変換により発生した信号電荷を加えた信号ノイズ和電圧とを、該単位画素を含む画素グループの属する前記転送線に前記スイッチを介して接続された他の異なる転送線にそれぞれ出力する固体撮像装置。
  2. 　各前記スイッチが、前記転送線と、その転送線に対して等距離に配置されている複数の他の転送線とを接続する配線にそれぞれ設けられている請求項１に記載の固体撮像装置。
  3. 　各前記スイッチは、各前記単位画素から出力される前記ノイズ電圧および前記信号ノイズ和電圧が、それぞれ複数の前記他の転送線に出力されるように設けられている請求項１または請求項２に記載の固体撮像装置。
  4. 　前記スイッチを介して接続された３以上の転送線を含むグループ毎に、択一的に選択された前記単位画素からノイズ電圧を出力させて前記スイッチを介して接続されている第１の他の転送線に保持させる動作と、選択された前記単位画素から信号ノイズ和電圧を出力させて前記スイッチを介して接続されている第２の他の転送線に保持させる動作と、前記第１の他の転送線に保持されたノイズ電圧を読み出す動作と、前記第２の他の転送線に保持された信号ノイズ和電圧を読み出す動作とを行う制御部を備える請求項１から請求項３のいずれかに記載の固体撮像装置。
  5. 　前記単位画素に接続された電源電圧を、前記単位画素からの電圧出力を可能な状態にするイネーブル電位と、前記単位画素からの電圧出力を停止した状態にするディスエーブル電位とに切り替える電源電圧切替手段を備え、
    　前記制御部が、選択された単位画素からのノイズ電圧および信号ノイズ和電圧を出力させる際に、当該単位画素に供給する電源電圧をイネーブル電位とし、同一グループ内の他の前記単位画素に供給する電源電圧をディスエーブル電位とするように前記電源電圧切替手段を制御する請求項４に記載の固体撮像装置。
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