WO2013166939A1 - 一种嵌入式系统控制器 - Google Patents

Description

一种嵌入式系统控制器 技术领域

本申请涉及电子领域， 尤其涉及一种嵌入式系统控制器。

背景技术

嵌入式系统正常工作时，嵌入式系统控制器中的 CPU( Central Processing Unit, 中央处理器）对程序存储器的访问主要是读操作。 所以程序存储器的 读速度直接影响嵌入式系统的性能。 闪存是目前嵌入式系统中最常用的程序 存储器。

由于接口的限制， 片外闪存很难满足嵌入式系统对程序存储器的性能要 求。 嵌入式闪存技术应运而生。 该技术将闪存电路与标准电路制造在同一颗 芯片上， 解决了接口的限制， 使 CPU可以每个周期从闪存读出一条程序指 令。 目前， 主流厂商（ST, NXP, TI, FreeScale ) 的嵌入式系统普遍采用嵌 入式闪存作程序存储器。

嵌入式闪存最大的缺点是制造难度大， 制造工艺远远落后于标准电路。 目前， 主流芯片代工厂的嵌入式闪存制造工艺在 130nm制程上仍不成熟； 而 标准电路的制造工艺已经达到了 40nm制程。对于相同的电路而言，采用 40nm 制程制造的芯片面积会锐减到 130nm制程的十分之一。而且前者的功耗会比 后者低艮多， 性能也远高于后者。 此外， 嵌入式闪存芯片的量产良率远低于 标准电路芯片， 而且嵌入式闪存会大幅增加主芯片的量产测试时间。 闪存的 读速度更是嵌入式系统的性能瓶颈。 发明内容

本申请要解决的技术问题是如何使嵌入式系统控制器的主芯片可以采 用先进的标准电路制造工艺制造， 又可达到较优的性能和功耗。 为了解决上述问题， 本申请提供了一种嵌入式系统控制器， 包括： 主芯 片、 闪存；

所述主芯片包括： 总线；

随机存储器；

存储控制模块， 配置为将待用的程序数据从闪存中复制到所述随机存储 器中； 还配置为当从所述总线收到读访问请求时， 从所述随机存储器中读取 所需的程序数据， 当从所述总线收到写访问请求时， 将待写入的程序数据写 入所述随机存储器及所述闪存。

优选地， 所述随机存储器为 SRAM;

所述主芯片与所述闪存采用多芯片封装技术制造在同一个封装内。 优选地， 所述随机存储器和闪存的容量相同；

将待用的程序数据从闪存中复制到所述随机存储器中时， 是将闪存中所 有数据都复制到所述随机存储器中。

优选地， 所述随机存储器的容量为能够保证系统正常运行所需的程序数 据的最小容量；

将待用的程序数据从闪存中复制到所述随机存储器中时， 是将能够保证 系统正常运行所需的程序数据复制到所述随机存储器中。

优选地， 所述存储控制模块包括：

随机存储器 RAM控制模块、 闪存控制模块；

总线接口模块， 配置为接收系统总线的读、 写访问请求， 并将其中对于 程序数据的读、 写访问请求分别转化为读、 写指令； 还配置为将所读取的程 序数据发往系统总线；

主控模块， 配置为根据所述读指令控制所述 RAM控制模块从所述随机 存储器中读取所需的程序数据， 并发送给所述总线接口模块； 根据所述写指 令控制所述 RAM控制模块从总线接口模块接收待写入的程序数据写入所述 随机存储器， 控制所述闪存控制模块从总线接口模块接收待写入的程序数据 写入所述闪存； 还配置为当所述随机存储器中没有待用的程序数据时， 控制 所述闪存控制模块从闪存中读取待用的程序数据， 控制所述 RAM控制模块 将所述待用的程序数据写入所述随机存储器中。

优选地， 所述存储控制模块还包括：

配置寄存器， 配置为保存本存储控制模块的配置信息和状态信息； 所述总线接口模块所接收的系统总线的读、 写访问请求中也包括对配置 寄存器的读、 写访问请求， 所述总线接口模块根据对配置寄存器的读 /写访问 请求直接对所述配置寄存器进行读 /写操作。

优选地， 所述存储控制模块还包括：

加密模块， 配置为将从总线接口模块接收的待写入的程序数据加密， 然 后发送给所述闪存控制模块；

解密模块， 配置为将所述闪存控制模块读取的待用的程序数据解密， 然 后发送给所述 RAM控制模块。

优选地， 所述主控模块还配置为当待用的程序数据复制结束时， 向所述 闪存控制模块发送低功耗请求； 当待写入的程序数据写入完成时， 延时一预 定时间后向所述闪存控制模块发送低功耗请求； 当需要复制待用的程序数据 时， 或当收到写指令时， 向所述闪存控制模块发送退出低功耗请求；

所述闪存控制模块还配置为当收到所述低功耗请求时控制所述闪存进 入深度省电模式， 当收到所述退出低功耗请求时控制所述闪存退出深度省电 模式。

优选地， 所述存储控制模块还包括：

计数器；

所述主控模块当待写入的程序数据写入完成时， 使所述计数器清零并开 始计数， 待所述计数器溢出时发送所述低功耗请求。

优选地， 所述存储控制模块还包括：

多路选择器 MUX, 第一输入端连接所述总线接口模块的写数据端口， 第二输入端连接所述闪存控制模块的读数据端口， 多路选择器的输出端连接 所述 RAM控制模块的写数据端口， 控制端连接所述主控模块； 所述主控模块当需要复制待用的程序数据时， 控制所述多路选择器输出 所述第二输入端的程序数据； 当收到所述写指令时， 控制所述多路选择器输 出所述第一输入端的程序数据。

本申请还提供了一种在其上记录有用于执行权利要求 1所述嵌入式系统 控制器的程序的计算机可读记录介质。

本申请的技术方案创新地采用片内随机存储器与片外闪存配合工作来 实现系统的程序存储器。 其最大的优点是使嵌入式系统可以避开嵌入式闪存 的落后制造工艺， 采用先进的标准电路制造工艺制造。 同时， 在性能和功耗 上均优于嵌入式闪存方案。

附图说明

图 1是实施例一的嵌入式系统控制器的示意框图；

图 2是实施例一的存储控制模块的示意框图。

具体实施方式

下面将结合附图及实施例对本申请的技术方案进行更详细的说明。

实施例一， 一种嵌入式系统控制器， 如图 1所示， 包括： 主芯片和闪存； 所述主芯片包括：

总线；

随机存储器；

存储控制模块， 配置为将待用的程序数据从闪存中复制到所述随机存储 器中； 还配置为当从所述总线收到读访问请求时， 从所述随机存储器中读取 所需的程序数据， 当从所述总线收到写访问请求时， 将待写入的程序数据写 入所述随机存储器及所述闪存。

当然， 所述控制器中的总线上还可以连接其它元件， 如 CPU、 各设备、

DMA ( Direct Memory Access, 直接内存存取）模块等； 另外连接哪些元件 可以参照现有技术实施。 本实施例中， 所述随机存储器可以但不限于为 SRAM ( Static Random Access Memory, 静态随机存储器） ， 也可以为 DRAM ( Dynamic Random Access Memory, 动态随机存储器）等其它随机存储器。

随机存储器采用标准电路、 读写速度快且功耗低， 但是掉电后信息会丟 失； 闪存的电路比较特殊， 不易集成到标准电路芯片中， 但电路面积较小， 掉电后信息不会丟失； 其缺点是读写速度较慢， 功耗较高。 本实施例以随机 存储器作为读访问时提供程序数据的存储器， 对程序存储器的读操作相当于 读随机存储器， 所以性能和功耗都大大优于嵌入式闪存方案； 随机存储器以 及闪存均作为保存程序数据的存储器， 对程序存储器的写操作相当于同时写 随机存储器和闪存， 以保证程序数据能尽快保存好作为可读数据（保存进随 机存储器的部分） ， 且在系统掉电后不丟失（保存进闪存的部分） 。 考虑到 正常运行时嵌入式系统对程序存储器的访问绝大多数是读操作， 所以本方案 在性能和功耗上相对嵌入式闪存方案有较大的优势。

以 SRAM为例， 对比看来， SRAM的读写速度远高于闪存， 功耗远低于 闪存， 两者的性能对比详见下表。

闪存、 SRAM性能

本实施例的成本相当于主芯片加上闪存芯片的成本。 闪存芯片的价格较 低， 1Mb容量的 NOR型闪存市场售价仅约 8到 9美分。 相同制程相同容量 的 SRAM比闪存面积大， 假设以相同容量的 SRAM替代嵌入式闪存的话， 主芯片的面积也会比嵌入式闪存芯片大； 虽然如此， 但相同制程相同面积的 嵌入式闪存芯片造价通常比标准电路芯片高 30%。 而且嵌入式闪存会降低主 芯片的良率， 增加主芯片的测试时间， 从而导致成本提升。 本实施例使主芯 片可以采用更先进的标准电路制造工艺来制造。对于相同的电路而言， 90nm 制程制造的芯片面积会是 130nm制程制造的 50%; 40nm制程制造的芯片面 积会是 130nm制程制造的 10%。由此可见，如果采用更先进的制造工艺制造， 本方案的成本将优于嵌入式闪存方案； 即使采用相同的制造工艺， 在存储容 量相对较小的系统中， 本实施例的成本也可能优于嵌入式闪存方案。

本实施例中， 为了让产品的体积更小巧， 可采用 MCP ( Multiple Chip Package, 多芯片封装）技术将主芯片与闪存芯片制造在同一个封装内。

本实施例中， 所述存储控制模块是本申请的核心部件， 用来控制随机存 储器与片外闪存协调工作从而实现高性能程序存储器， 如图 2所示， 具体可 以包括：

RAM (随机存储器）控制模块、 闪存控制模块；

总线接口模块， 配置为接收系统总线的读、 写访问请求， 并将其中对于 程序数据的读、 写访问请求分别转化为读、 写指令； 还配置为将所读取的程 序数据发往系统总线；

主控模块， 配置为根据所述读指令控制所述 RAM控制模块从所述随机 存储器中读取所需的程序数据， 并发送给所述总线接口模块； 根据所述写指 令控制所述 RAM控制模块从总线接口模块接收待写入的程序数据写入所述 随机存储器， 控制所述闪存控制模块从总线接口模块接收待写入的程序数据 写入所述闪存； 还配置为当所述随机存储器中没有待用的程序数据时， 控制 所述闪存控制模块从闪存中读取待用的程序数据， 控制所述 RAM控制模块 将所述待用的程序数据写入所述随机存储器中。

本实施例中， 待用的程序数据可以是闪存中全部的数据， 也可以是根据 系统需求而确定的部分数据； 在一种实施方式中， 所述随机存储器和闪存的 容量相同， 此方式中将待用的程序数据从闪存中复制到所述随机存储器中 时， 可将闪存中全部数据复制到随机存储器中， 这样在系统持续运行时无需 专门再去复制数据， 运行效率较高； 在另一种实施方式中， 所述随机存储器 的容量为能够保证系统正常运行所需的程序数据的最小容量， 此方式中随机 存储器的容量可较小， 将待用的程序数据从闪存中复制到所述随机存储器中 时， 是将能够保证系统正常运行所需的程序数据复制到所述随机存储器中。

本实施例中， 所述存储控制模块还可以包括： 配置寄存器， 配置为保存 本存储控制模块的配置信息和状态信息；

所述总线接口模块所接收的系统总线的读、 写访问请求中也包括对配置 寄存器的读、 写访问请求， 总线接口模块根据地址空间的不同将系统总线的 访问分为两类： 一类是访问配置寄存器， 一类是访问程序存储空间 （即对于 程序数据的读、 写访问请求） 。 由所述总线接口模块根据对配置寄存器的读 /写访问请求直接对所述配置寄存器进行读 /写操作。

本实施例中， 所述存储控制模块还可以包括： 加密模块和解密模块； 所述加密模块配置为将从总线接口模块接收的待写入的程序数据加密， 然后发送给所述闪存控制模块；

所述解密模块配置为将所述闪存控制模块读取的待用的程序数据解密， 然后发送给所述 RAM控制模块。

本实施例中， 加密 /解密的算法相互对应即可， 不限于使用特定的加密 / 解密算法， 可使用一种或组合的加密 /解密算法。

可以看出， 所述存储控制模块中共有五条数据通路， 如图 2所示： 数据通路 1 : 从 RAM控制模块的读数据端口到总线接口的读数据端口。 数据通路 2: 从总线接口的写数据端口到 RAM控制模块的写数据端口。 数据通路 3: 从总线接口的写数据端口， 经过加密模块， 到闪存控制模 块的写数据端口。

数据通路 4: 从闪存控制模块的读数据端口， 经过解密模块， 到 RAM 控制模块的写数据端口。

数据通路 5: 总线接口与配置寄存器之间的数据通路。

下面以 SRAM为例，分四种工作模式和三种功耗模式介绍存储控制模块 的工作流程。

工作模式 1: 复制模式 复制模式的功能是通过数据通路 4将闪存内的数据复制到 SRAM中。在 此模式下， 闪存控制模块负责读取闪存内的数据， 解密模块负责解密数据， RAM控制模块负责将解密后的数据存储到 SRAM中。 何时进入复制模式， 复制的数据量有多少， 复制闪存内的哪部分数据到 SRAM的哪个地址段， 这 些都是所述主控模块根据系统的个性化需求来决定的。 所需遵循的基本原则 是系统当前运行所需的程序必须已经由复制模式复制到 SRAM中。在复制模 式下， 总线接口模块会通过总线响应信号使系统处于等待状态。 为避免影响 系统运行的连贯性， 复制模式必须在系统运行的间隙启动。

例如， 一个支持 10种语言界面的嵌入式系统。 它的程序由 22K字节的 系统程序和 100K字节的文字库组成， 其中每种语言的文字库大小为 10K字 节。 这个嵌入式系统需要 128K字节容量的闪存（只用到 122K字节）和 32K 字节容量的 SRAM。 在上电复位时， 立即进入复制模式， 将 22K系统程序和 10K的默认文字库复制到 SRAM。 系统启动后， 只有当用户要求切换到别的 语言界面时， 系统才会再次进入复制模式， 用所选的文字库替换原来的文字 库。

最筒单的应用实例是， 上电复位后立即进入复制模式， 将闪存内的所有 数据复制到 SRAM中， 系统启动后不再进入复制模式。 系统启动后不需要再 寻找适当的间隙进入复制模式， 但需要较大容量的 SRAM。

工作模式 2: 读取模式

读取模式的功能是通过数据通路 1将 SRAM中的数据读出并送往系统总 线。 当系统对程序存储空间做读访问时， 存储控制模块会进入读取模式。 在 此模式下， RAM控制模块负责读取 SRAM中的数据， 总线接口模块负责将 数据送往系统总线。

工作模式 3: 编程模式

编程模式的功能是通过数据通路 2和数据通路 3将数据同时写到 SRAM 和闪存中， 以保证两个存储模块内数据的一致性。 当系统对程序存储空间做 写访问时， 存储控制模块会进入编程模式。 在此模式下， 总线接口模块负责 接收系统总线发来的待写入的程序数据， 加密模块负责将待写入的程序数据 加密， 闪存控制模块负责将加密后的待写入的程序数据存储到闪存内， RAM 控制模块负责将未加密的待写入的程序数据写入 SRAM。

工作模式 4: 空闲模式

在空闲模式下， 存储控制模块中所有模块均不工作， 处于待命状态。 功耗模式 1 : 普通模式

在普通模式下， 存储控制模块中所有模块都处于正常供电状态， 所有工 作模式均可正常运行。

功耗模式 2: 低功耗模式

进入低功耗模式时， 闪存控制模块会控制闪存进入深度省电模式（闪存 自带模式） ； 退出低功耗模式时， 闪存控制模块会控制闪存退出深度省电模 式。 处于深度省电模式下， 闪存会大幅降低功耗（降低至约十几微瓦） ， 但 无法接受读写访问。 所以， 此时复制模式和编程模式无法正常运行。

系统正常运行时对程序存储空间的访问绝大多数是读访问。 所以存储控 制模块在绝大多数时间内都处于低功耗模式。

功耗模式 3: 关断模式

进入关断模式时， 闪存控制模块会关断闪存的电源； 退出关断模式时， 闪存控制模块会开启闪存的电源。 当系统进入待机模式时， 会关闭存储控制 模块的时钟。在此之前，存储控制模块会先进入关断模式。 当系统被唤醒时， 存储控制模块会同时退出关断模式。 在关断模式下， 闪存的功耗为零， 所有 工作模式均无法运行。

本实施例中， 所述主控模块负责控制本存储控制模块的工作模式， 使各 模块协调工作完成各工作模式所需的功能。

闪存控制模块除了能对闪存执行读、 写、 擦除等数据操作， 还能进行读 ID, 读状态， 以及切换各种工作模式的操作， 例如进入或退出低功耗模式， 并且可通过电源管理模块控制片外闪存的电源开关。

本实施例中， 所述主控模块还可以配置为当待用的程序数据复制结束 时，向所述闪存控制模块发送低功耗请求； 当待写入的程序数据写入完成时， 延时一预定时间后向所述闪存控制模块发送低功耗请求； 当需要复制待用的 程序数据时，或当收到写指令时，向所述闪存控制模块发送退出低功耗请求； 所述闪存控制模块还可以配置为当收到所述低功耗请求时控制所述闪 存进入深度省电模式， 当收到所述退出低功耗请求时控制所述闪存退出深度 省电模式。

本实施例中， 所述主控模块可以但不限于通过一个低功耗请求标志来发 送低功耗请求 /退出低功耗请求， 该标志被设置为有效时是发送低功耗请求， 表示系统进入低功耗模式； 所述闪存控制模块通过侦听该标志来接收请求； 该标志被设置为无效时是发送退出低功耗请求， 表示系统退出低功耗模式。

在复制模式和编程模式下，低功耗请求标志恒为无效。退出复制模式时， 该标志立即被设为有效状态。

本实施例中， 所述主控模块可以但不限于通过一计数器进行延时。

所述存储控制模块还包括一计数器；

所述主控模块当待写入的程序数据写入完成时， 使所述计数器清零并开 始计数， 待所述计数器溢出时发送所述低功耗请求。

退出编程模式时， 计数器会清零并开始计数， 待计数器溢出时， 低功耗 请求标志才会被设为有效状态。 计数器的作用是避免存储控制模块频繁进出 低功耗模式。

本实施例中， 所述存储控制模块还可以包括：

多路选择器 MUX, 第一输入端连接所述总线接口模块的写数据端口， 第二输入端连接所述闪存控制模块（有解密模块时， 是通过所述解密模块连 接所述闪存控制模块） 的读数据端口， 多路选择器的输出端连接所述 RAM 控制模块的写数据端口， 控制端连接所述主控模块；

所述主控模块当需要复制待用的程序数据时， 控制所述多路选择器输出 所述第二输入端的程序数据； 当收到所述写指令时， 控制所述多路选择器输 出所述第一输入端的程序数据。

本申请还提供了一种在其上记录有用于执行权利要求 1所述方法的程序 的计算机可读记录介质。 所述计算机可读记录介质包括用于以计算机（例如计算机）可读的形式 存储或传送信息的任何机制。例如，机器可读介质包括只读存储器（ROM ) 、 随机存取存储器（RAM )、磁盘存储介质、 光存储介质、 闪速存储介质、 电、 光、 声或其他形式的传播信号 （例如， 载波、 红外信号、 数字信号等）等。

当然， 本申请还可有其他多种实施例， 在不背离本申请精神及其实质的 情况下， 熟悉本领域的技术人员当可根据本申请作出各种相应的改变和变 形， 但这些相应的改变和变形都应属于本申请的权利要求的保护范围。

Claims

1、 一种嵌入式系统控制器， 包括： 主芯片； 所述主芯片包括： 总线； 其特征在于， 所述嵌入式系统控制器还包括： 闪存；

所述主芯片还包括：

随机存储器；

存储控制模块， 配置为将待用的程序数据从闪存中复制到所述随机存储 器中； 还配置为当从所述总线收到读访问请求时， 从所述随机存储器中读取 所需的程序数据， 当从所述总线收到写访问请求时， 将待写入的程序数据写 入所述随机存储器及所述闪存。

2、 如权利要求 1所述的控制器， 其特征在于：

所述随机存储器为 SRAM;

所述主芯片与所述闪存采用多芯片封装技术制造在同一个封装内。

3、 如权利要求 1所述的控制器， 其特征在于：

所述随机存储器和闪存的容量相同；

将待用的程序数据从闪存中复制到所述随机存储器中时， 是将闪存中所 有数据都复制到所述随机存储器中。

4、 如权利要求 1所述的控制器， 其特征在于：

所述随机存储器的容量为能够保证系统正常运行所需的程序数据的最 小容量；

将待用的程序数据从闪存中复制到所述随机存储器中时， 是将能够保证 系统正常运行所需的程序数据复制到所述随机存储器中。

5、 如权利要求 1到 4中任一项所述的控制器， 其特征在于， 所述存储 控制模块包括：

随机存储器 RAM控制模块、 闪存控制模块；

总线接口模块， 配置为接收系统总线的读、 写访问请求， 并将其中对于 程序数据的读、 写访问请求分别转化为读、 写指令； 还配置为将所读取的程 序数据发往系统总线；

主控模块， 配置为根据所述读指令控制所述 RAM控制模块从所述随机 存储器中读取所需的程序数据， 并发送给所述总线接口模块； 根据所述写指 令控制所述 RAM控制模块从总线接口模块接收待写入的程序数据写入所述 随机存储器， 控制所述闪存控制模块从总线接口模块接收待写入的程序数据 写入所述闪存； 还配置为当所述随机存储器中没有待用的程序数据时， 控制 所述闪存控制模块从闪存中读取待用的程序数据， 控制所述 RAM控制模块 将所述待用的程序数据写入所述随机存储器中。

6、 如权利要求 5所述的控制器， 其特征在于， 所述存储控制模块还包 括：

配置寄存器， 配置为保存本存储控制模块的配置信息和状态信息； 所述总线接口模块所接收的系统总线的读、 写访问请求中也包括对配置 寄存器的读、 写访问请求， 所述总线接口模块根据对配置寄存器的读 /写访问 请求直接对所述配置寄存器进行读 /写操作。

7、 如权利要求 5所述的控制器， 其特征在于， 所述存储控制模块还包 括：

加密模块， 配置为将从总线接口模块接收的待写入的程序数据加密， 然 后发送给所述闪存控制模块；

解密模块， 配置为将所述闪存控制模块读取的待用的程序数据解密， 然 后发送给所述 RAM控制模块。

8、 如权利要求 5所述的控制器， 其特征在于：

所述主控模块还配置为当待用的程序数据复制结束时， 向所述闪存控制 模块发送低功耗请求； 当待写入的程序数据写入完成时， 延时一预定时间后 向所述闪存控制模块发送低功耗请求； 当需要复制待用的程序数据时， 或当 收到写指令时， 向所述闪存控制模块发送退出低功耗请求；

所述闪存控制模块还配置为当收到所述低功耗请求时控制所述闪存进 入深度省电模式， 当收到所述退出低功耗请求时控制所述闪存退出深度省电 模式。

9、 如权利要求 5所述的控制器， 其特征在于， 所述存储控制模块还包 括：

计数器；

所述主控模块当待写入的程序数据写入完成时， 使所述计数器清零并开 始计数， 待所述计数器溢出时发送所述低功耗请求。

10、 如权利要求 5述的控制器，其特征在于，所述存储控制模块还包括： 多路选择器 MUX, 第一输入端连接所述总线接口模块的写数据端口， 第二输入端连接所述闪存控制模块的读数据端口， 多路选择器的输出端连接 所述 RAM控制模块的写数据端口， 控制端连接所述主控模块；

所述主控模块当需要复制待用的程序数据时， 控制所述多路选择器输出 所述第二输入端的程序数据； 当收到所述写指令时， 控制所述多路选择器输 出所述第一输入端的程序数据。

11、 一种在其上记录有用于执行权利要求 1所述嵌入式系统控制器的程 序的计算机可读记录介质。