WO2013168484A1 - 半導体装置およびその製造方法 - Google Patents

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Definitions

  • the buffer film may have a thickness of 0.025 ⁇ m to 0.15 ⁇ m.
  • the thickness of the buffer film can be set within a range necessary for improving the adhesion between the source electrode and the interlayer insulating film.
  • the gate electrode 30 is formed to extend from the one source region 15 to the other source region 15 while being in contact with the gate insulating film 20.
  • the gate electrode 30 is made of a conductor such as polysilicon to which impurities are added.
  • Source wiring 60 is formed so as to cover the source electrode 52 and the interlayer insulating film 40.
  • Source wiring 60 is made of a metal such as Al (aluminum), for example, and is electrically connected to source region 15 through source electrode 52.
  • step (S80) an ohmic electrode forming step is performed.
  • steps (S81) to (S84) described below are performed with reference to FIGS. 3 and 4, and the substrate 10 exposed by forming the buffer film 51 and the contact hole 80 is formed.
  • a source electrode 52 containing Ti, Al, and Si and a drain electrode 70 made of the same material as that of the source electrode 52 are formed. .
  • a source electrode 52 containing Ti, Al and Si is formed on the buffer film 51.
  • the buffer film 51 containing Ti and N is formed in advance before the source electrode 52 is formed, so that the source electrode 52 and the interlayer insulating film 40 are formed. Adhesion can be improved.

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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　ＭＯＳＦＥＴ（１）は、基板（１０）と、ゲート絶縁膜（２０）と、ゲート電極（３０）と、ゲート絶縁膜（２０）上においてゲート電極（３０）を取り囲むように形成された層間絶縁膜（４０）と、ＴｉおよびＮを含み、Ａｌを含まないバッファ膜（５１）と、Ｔｉ、ＡｌおよびＳｉを含むソース電極（５２）とを備えている。ＭＯＳＦＥＴ（１）には、層間絶縁膜（４０）を貫通し、基板（１０）の主表面（１０Ａ）を露出させるコンタクトホール（８０）がゲート電極（３０）から離れて形成されている。バッファ膜（５１）は、コンタクトホール（８０）の側壁面（８０Ａ）に接触するように形成されている。ソース電極（５２）は、バッファ膜（５１）およびコンタクトホール（８０）を形成することにより露出した基板（１０）の主表面（１０Ａ）上に接触するように形成されている。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関するものであり、より特定的には、アルミニウムを含む電極と層間絶縁膜との密着性を向上させることにより特性の安定した半導体装置およびその製造方法に関するものである。
　ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のソース電極やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）のエミッタ電極には、アルミニウム（Ａｌ）を含む電極が採用される場合がある。そして、たとえばＭＯＳＦＥＴにおいては、このようなＡｌを含むソース電極と、ゲート電極、ゲート絶縁膜および層間絶縁膜との位置関係等について検討されている（たとえば、米国特許６８３３５６２号明細書（特許文献１）および特開２０００－０１２８４６号公報（特許文献２）参照）。
米国特許６８３３５６２号明細書 特開２０００－０１２８４６号公報
　ＭＯＳＦＥＴにおいて、ソース電極は、活性領域が形成された基板の表面上に接触するとともに、当該表面上においてゲート電極を取り囲むように形成された層間絶縁膜の側壁面に接触して形成される場合がある。ここで、ソース電極と層間絶縁膜との密着性が不十分である場合にはソース電極の剥がれが生じ、結果としてＭＯＳＦＥＴのデバイス特性に影響を与える場合がある。
　本発明は、上記課題に鑑みてなされたものであり、その目的は、アルミニウムを含む電極と層間絶縁膜との密着性を向上させることにより特性の安定した半導体装置およびその製造方法を提供することである。
　本発明に従った半導体装置は、炭化珪素からなる基板と、基板の表面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート絶縁膜上においてゲート電極を取り囲むように形成された層間絶縁膜と、ＴｉおよびＮを含み、Ａｌを含まないバッファ膜と、Ｔｉ、ＡｌおよびＳｉを含むソース電極とを備えている。上記半導体装置には、層間絶縁膜を貫通し、基板の上記表面を露出させるコンタクトホールがゲート電極から離れて形成されている。バッファ膜は、コンタクトホールの側壁面上に接触するように形成されている。ソース電極は、バッファ膜、およびコンタクトホールを形成することにより露出した基板の上記表面上に接触するように形成されている。
　ここで、Ａｌを含まないバッファ膜とは、Ａｌを実質的に含まないバッファ膜を意味する。すなわち、当該バッファ膜は、意図的にＡｌが添加されないバッファ膜を意味し、たとえば不純物としてのＡｌが混入したバッファ膜も含む。
　本発明に従った半導体装置では、ソース電極は、層間絶縁膜を貫通するコンタクトホールの側壁面に接触するように形成されたバッファ膜上に接触するように形成されているため、ソース電極と層間絶縁膜との密着性を向上させることができる。したがって、本発明に従った半導体装置によれば、アルミニウムを含む電極であるソース電極と層間絶縁膜との密着性を向上させることにより特性の安定した半導体装置を提供することができる。
　上記半導体装置において、バッファ膜は、ＴｉＮからなっていてもよい。これにより、ソース電極と層間絶縁膜との密着性をより向上させることができる。
　上記半導体装置において、バッファ膜は、０．０２５μｍ以上０．１５μｍ以下の厚みを有していてもよい。このように、バッファ膜の厚みは、ソース電極と層間絶縁膜との密着性を向上させるために必要な範囲内に設定することができる。
　本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板の表面上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート絶縁膜上にゲート電極を取り囲む層間絶縁膜を形成する工程と、層間絶縁膜を貫通し、基板の上記表面を露出させるコンタクトホールをゲート電極から離れて形成する工程と、コンタクトホールの側壁面上に接触し、ＴｉおよびＮを含み、Ａｌを含まないバッファ膜を形成する工程と、バッファ膜、およびコンタクトホールを形成することにより露出した基板の上記表面上に接触し、Ｔｉ、ＡｌおよびＳｉを含むソース電極を形成する工程とを備えている。
　本発明に従った半導体装置の製造方法では、層間絶縁膜を貫通するコンタクトホールの側壁面上に接触し、ＴｉおよびＮを含むバッファ膜が形成された後に、バッファ膜上に接触し、Ｔｉ、ＡｌおよびＳｉを含むソース電極が形成される。このように、本発明に従った半導体装置の製造方法では、ソース電極を形成する前にＴｉおよびＮを含むバッファ膜を予め形成することにより、ソース電極と層間絶縁膜との密着性を向上させることができる。したがって、本発明に従った半導体装置の製造方法によれば、アルミニウムを含む電極であるソース電極と層間絶縁膜との密着性を向上させることにより特性の安定した上記本発明に従った半導体装置を製造することが可能な半導体装置の製造方法を提供することができる。
　上記半導体装置の製造方法において、ソース電極を形成する工程は、Ｔｉを含む第１金属層と、第１金属層上に接触しＡｌを含む第２金属層と、第２金属層上に接触しＳｉを含む第３金属層とが積層された金属膜を形成する工程と、金属膜を加熱することによりソース電極を形成する工程とを含んでいてもよい。また、上記半導体装置の製造方法において、ソース電極を形成する工程は、Ｔｉ、ＡｌおよびＳｉが混合された金属膜を形成する工程と、金属膜を加熱することによりソース電極を形成する工程とを含んでいてもよい。これにより、ソース電極を容易に形成することができる。
　上記半導体装置の製造方法において、バッファ膜を形成する工程では、ＴｉＮからなるバッファ膜が形成されてもよい。これにより、ソース電極と層間絶縁膜との密着性をより向上させることができる。
　上記半導体装置の製造方法において、バッファ膜を形成する工程では、０．０２５μｍ以上０．１５μｍ以下の厚みを有するバッファ膜が形成されてもよい。このように、バッファ膜の厚みは、ソース電極と層間絶縁膜との密着性を向上させるために必要な範囲内に設定することができる。
　以上の説明から明らかなように、本発明に従った半導体装置およびその製造方法によれば、アルミニウムを含む電極と層間絶縁膜との密着性を向上させることにより特性の安定した半導体装置およびその製造方法を提供することができる。
ＭＯＳＦＥＴの構造を示す概略断面図である。 ＭＯＳＦＥＴの製造方法を概略的に示すフローチャートである。 ソース電極を形成する工程を概略的に示すフローチャートである。 ドレイン電極を形成する工程を概略的に示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 図１３中の第１金属膜の構造を概略的に示す拡大図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　まず、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。図１を参照して、ＭＯＳＦＥＴ１は、炭化珪素からなる基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、バッファ膜５１と、ソース電極５２と、ソース配線６０と、ドレイン電極７０とを備えている。基板１０は、ベース基板１１と、半導体層１２とを含み、また半導体層１２には、ドリフト領域１３と、ボディ領域１４と、ソース領域１５と、コンタクト領域１６とが形成されている。また、ＭＯＳＦＥＴ１には、ゲート絶縁膜２０と層間絶縁膜４０とを貫通し、基板１０の主表面１０Ａを露出させるコンタクトホール８０がゲート電極３０から離れて形成されている。
　ベース基板１１は、たとえばＮ（窒素）等のｎ型不純物を含むことにより導電型がｎ型（第１導電型）となっている。ドリフト領域１３は、ベース基板１１の主表面１１Ａ上に形成されたエピタキシャル成長層である。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）等のｎ型不純物を含むことにより導電型がｎ型となっており、その濃度はベース基板１１よりも低くなっている。
　ボディ領域１４は、基板１０の主表面１０Ａを含み、半導体層１２内に互いに分離して形成されている。ボディ領域１４は、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより、導電型がｐ型（第２導電型）となっている。
　ソース領域１５は、主表面１０Ａを含み、ボディ領域１４に取り囲まれるように各々のボディ領域１４内に形成されている。ソース領域１５は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ベース基板１１およびドリフト領域１３と同様に導電型がｎ型となっている。また、ソース領域１５に含まれるｎ型不純物の濃度は、ドリフト領域１３に含まれるｎ型不純物の濃度よりも高くなっている。
　コンタクト領域１６は、ソース領域１５と同様に、主表面１０Ａを含みつつボディ領域１４に取り囲まれ、かつソース領域１５に隣接するように各々のボディ領域１４内に形成されている。コンタクト領域１６は、ボディ領域１４と同様に、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより導電型がｐ型となっており、その濃度は、ボディ領域１４よりも高くなっている。
　ゲート絶縁膜２０は、たとえばＳｉＯ２（二酸化珪素）からなり、主表面１０Ａ上に接触しつつ、一方のソース領域１５の上面から他方のソース領域１５の上面にまで延在するように形成されている。
　ゲート電極３０は、ゲート絶縁膜２０上に接触しつつ、一方のソース領域１５上から他方のソース領域１５上にまで延在するように形成されている。ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。
　層間絶縁膜４０は、たとえばＳｉＯ２（二酸化珪素）からなり、ゲート絶縁膜２０上においてゲート電極３０を取り囲むように形成されている。コンタクトホール８０は、側壁面８０Ａと底面８０Ｂとを有し、層間絶縁膜４０およびゲート絶縁膜２０を貫通して形成されている。また、図１に示すように、コンタクトホール８０の側壁面８０Ａは層間絶縁膜４０およびゲート絶縁膜２０により構成され、また、底面８０Ｂはソース領域１５およびコンタクト領域１６の上面となっている。
　バッファ膜５１は、コンタクトホール８０内において、側壁面８０Ａ上に接触するように形成されている。また、バッファ膜５１は、ＴｉおよびＮを含み、Ａｌを含まない膜であって、たとえばＴｉＮからなる膜であってもよい。また、バッファ膜５１は、ＴｉＷからなる膜や、ＴａＮからなる膜であってもよい。
　ソース電極５２は、バッファ膜５１、およびコンタクトホール８０を形成することにより露出した基板１０の主表面１０Ａ上に接触するように形成されている。また、ソース電極５２は、Ｔｉ、ＡｌおよびＳｉを含む膜であって、たとえばＴｉＡｌＳｉ合金からなっている。
　ドレイン電極７０は、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に形成されている。ドレイン電極７０は、ソース電極５２と同様に、たとえばＴｉＡｌＳｉ合金からなっており、ベース基板１１に対して電気的に接続されている。
　ソース配線６０は、ソース電極５２および層間絶縁膜４０を覆うように形成されている。ソース配線６０は、たとえばＡｌ（アルミニウム）等の金属からなっており、ソース電極５２を介してソース領域１５と電気的に接続されている。
　次に、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極５２とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されると、ボディ領域１４に反転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続され、ソース電極５２とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
　以上のように、本実施の形態に係るＭＯＳＦＥＴ１では、ソース電極５２は、層間絶縁膜４０を貫通するコンタクトホール８０の側壁面８０Ａに接触するように形成されたバッファ膜５１上に接触するように形成されているため、ソース電極５２と層間絶縁膜４０との密着性を向上させることができる。このように、本実施の形態に係るＭＯＳＦＥＴ１は、アルミニウムを含む電極であるソース電極５２と層間絶縁膜４０との密着性を向上させることにより特性の安定した半導体装置となっている。
　また、上述のように、ＭＯＳＦＥＴ１において、バッファ膜５１は、ＴｉＮからなっていてもよい。これにより、ソース電極５２と層間絶縁膜４０との密着性をより向上させることができる。
　また、ＭＯＳＦＥＴ１において、バッファ膜５１は、０．０２５μｍ以上０．１５μｍ以下の厚みを有していてもよい。このように、バッファ膜５１の厚みは、ソース電極５２と層間絶縁膜４０との密着性を向上させるために必要な範囲内に設定することができる。
　次に、本発明の一実施の形態に係る半導体装置の製造方法について、図１～図１５を参照して説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１が製造される。図２を参照して、まず、基板準備工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）～（Ｓ１４）が実施されることにより、炭化珪素からなる基板１０が準備される。
　まず、工程（Ｓ１１）として、ベース基板準備工程が実施される。この工程（Ｓ１１）では、図５を参照して、たとえば４Ｈ－ＳｉＣからなるインゴット（図示しない）をスライスすることにより、導電型がｎ型のベース基板１１が準備される。
　次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、図５を参照して、エピタキシャル成長により、ベース基板１１の主表面１１Ａ上に導電型がｎ型の半導体層１２が形成される。
　次に、工程（Ｓ１３）として、イオン注入工程が実施される。この工程（Ｓ１３）では、図６を参照して、まず、たとえばＡｌイオンが、基板１０の主表面１０Ａを含む領域に注入されることにより、半導体層１２内に導電型がｐ型のボディ領域１４が形成される。次に、たとえばＰイオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域１４内に注入されることにより、導電型がｎ型のソース領域１５が形成される。そして、たとえばＡｌイオンが、ボディ領域１４内にさらに注入されることにより、ソース領域１５と隣接し、かつソース領域１５と同等の深さを有し、導電型がｐ型のコンタクト領域１６が形成される。また、半導体層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域は、ドリフト領域１３となる。
　次に、工程（Ｓ１４）として、活性化アニール工程が実施される。この工程（Ｓ１４）では、基板１０を加熱することにより、上記工程（Ｓ１３）にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。このようにして、上記工程（Ｓ１１）～（Ｓ１４）が実施されることにより、不純物の導入により活性領域が形成された基板１０が準備される。
　次に、工程（Ｓ２０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ２０）では、図７を参照して、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、基板１０の主表面１０Ａ上を覆うようにＳｉＯ２（二酸化珪素）からなるゲート絶縁膜２０が形成される。
　次に、工程（Ｓ３０）として、ゲート電極形成工程が実施される。この工程（Ｓ３０）では、図８を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に形成される。
　次に、工程（Ｓ４０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ４０）では、図９を参照して、たとえばＰ（Ｐｌａｓｍａ）－ＣＶＤ法により、ＳｉＯ２（二酸化珪素）からなる層間絶縁膜４０が、ゲート絶縁膜２０とともにゲート電極３０を取り囲むようにゲート絶縁膜２０上に形成される。
　次に、工程（Ｓ５０）として、コンタクトホール形成工程が実施される。この工程（Ｓ５０）では、図１０を参照して、側壁面８０Ａおよび底面８０Ｂを有し、基板１０の主表面１０Ａを露出させるコンタクトホール８０が形成される。具体的には、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などのエッチング方法を用いて、層間絶縁膜４０およびゲート絶縁膜２０を貫通するようにエッチングを進行させることにより、基板１０の主表面１０Ａ（ソース領域１５およびコンタクト領域１６の上面）を露出させるコンタクトホール８０が形成される。また、この工程（Ｓ５０）では、コンタクトホール８０は、ゲート電極３０から離れて形成されるため、図１０に示すようにゲート電極３０がゲート絶縁膜２０と層間絶縁膜４０とにより取り囲まれた状態が維持される。
　次に、工程（Ｓ６０）として、バッファ膜形成工程が実施される。この工程（Ｓ６０）では、図１１を参照して、たとえばスパッタリングにより、コンタクトホール８０の側壁面８０Ａおよび底面８０Ｂ、ならびに層間絶縁膜４０の上面上に接触するバッファ膜５１が形成される。この工程（Ｓ６０）では、ＴｉおよびＮを含み、Ａｌを含まないバッファ膜５１として、たとえばＴｉＮからなる膜が形成されてもよい。また、バッファ膜５１として、ＴｉＷからなる膜や、ＴａＮからなる膜が形成されてもよい。また、この工程（Ｓ６０）では、０．０２５μｍ以上０．１５μｍ以下の厚みを有するバッファ膜５１が形成されてもよい。
　次に、工程（Ｓ７０）として、エッチング工程が実施される。この工程（Ｓ７０）では、図１２中矢印に示すように、基板１０の主表面１０Ａ側よりドライエッチングを実施することにより、層間絶縁膜４０の上面およびコンタクトホール８０の底面８０Ｂ上に形成されたバッファ膜５１が除去され、コンタクトホール８０の側壁面８０Ａ上に形成されたバッファ膜５１が残存する。
　次に、工程（Ｓ８０）として、オーミック電極形成工程が実施される。この工程（Ｓ８０）では、図３および図４を参照して、以下に説明する工程（Ｓ８１）～（Ｓ８４）が実施され、バッファ膜５１、およびコンタクトホール８０を形成することにより露出した基板１０の主表面１０Ａ上に接触し、Ｔｉ、ＡｌおよびＳｉを含むソース電極５２と、ベース基板１１の主表面１１Ｂ上に接触し、たとえばソース電極５２と同様の材料からなるドレイン電極７０が形成される。
　まず、工程（Ｓ８１）として、第１金属膜形成工程が実施される。この工程（Ｓ８１）では、図１３および図１４を参照して、たとえばスパッタリングにより、Ｔｉを含む第１金属層５２ａと、第１金属層５２ａ上に接触しＡｌを含む第２金属層５２ｂと、第２金属層５２ｂ上に接触しＳｉを含む第３金属層５２ｃとが積層された構造を有する第１金属膜５２ｄが形成される。また、この工程（Ｓ８１）では、上述のように第１～第３金属層５２ａ～５２ｃが積層されることにより第１金属膜５２ｄが形成されてもよいが、これに限られるものではない。たとえば、Ｔｉ、ＡｌおよびＳｉを同時にスパッタリングすることにより、Ｔｉ、ＡｌおよびＳｉが混合された第１金属膜５２ｄが形成されてもよい。
　次に、工程（Ｓ８２）として、エッチング工程が実施される。この工程（Ｓ８２）では、コンタクトホール８０の近傍にマスク（図示しない）を配置した上で、図１５中矢印に示すように基板１０の主表面１０Ａ側よりドライエッチングを実施することにより、層間絶縁膜４０の上面に形成された第１金属膜５２ｄが主に除去される。その結果、バッファ膜５１、およびコンタクトホール８０の底面８０Ｂ上に接触して形成された第１金属膜５２ｄが残存する。
　次に、工程（Ｓ８３）として、第２金属膜形成工程が実施される。この工程（Ｓ８３）では、図１５を参照して、たとえばスパッタリングにより、ベース基板１１の主表面１１Ｂ上において、第１金属膜５２ｄと同様に、Ｔｉ、ＡｌおよびＳｉが積層または混合された第２金属膜７０ａが形成される。
　次に、工程（Ｓ８４）として、合金化アニール工程が実施される。この工程（Ｓ８４）では、図１を参照して、上記工程（Ｓ８１）および（Ｓ８３）にて形成された第１および第２金属膜５２ｄ，７０ａが加熱される。これにより、第１および第２金属膜５２ｄ，７０ａを構成するＴｉ、ＡｌおよびＳｉの合金化が進行し、その結果ＴｉＡｌＳｉ合金からなり、基板１０にオーミック接触するソース電極５２およびドレイン電極７０が形成される。このように、この工程（Ｓ８０）では、工程（Ｓ８１）、（Ｓ８２）および（Ｓ８４）が実施されることによりソース電極５２が形成され（図３参照）、また工程（Ｓ８３）および（Ｓ８４）が実施されることによりドレイン電極７０が形成される（図４参照）。
　次に、工程（Ｓ９０）として、配線形成工程が実施される。この工程（Ｓ９０）では、図１を参照して、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線６０が、ソース電極５０上に接触するように形成される。上記工程（Ｓ１０）～（Ｓ９０）が実施されることにより、ＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
　以上のように、本実施の形態に係る半導体装置の製造方法では、層間絶縁膜４０を貫通するコンタクトホール８０の側壁面８０Ａ上に接触し、ＴｉおよびＮを含むバッファ膜５１が形成された後に、バッファ膜５１上に接触し、Ｔｉ、ＡｌおよびＳｉを含むソース電極５２が形成される。このように、本実施の形態に係る半導体装置の製造方法では、ソース電極５２を形成する前にＴｉおよびＮを含むバッファ膜５１を予め形成することにより、ソース電極５２と層間絶縁膜４０との密着性を向上させることができる。したがって、本実施の形態に係る半導体装置の製造方法によれば、アルミニウムを含む電極であるソース電極５２と層間絶縁膜４０との密着性を向上させることにより特性の安定した上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。
　また、上記本実施の形態において、ソース電極５２は、これと同様にキャリア供給機能を有する電極であればよく、たとえばＩＧＢＴのエミッタ電極等を採用することができる。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　本発明の半導体装置およびその製造方法は、アルミニウムを含む電極と層間絶縁膜との密着性を向上させることにより特性を安定化することが要求される半導体装置およびその製造方法において特に有利に適用され得る。
　１　ＭＯＳＦＥＴ、１０　基板、１１　ベース基板、１０Ａ，１１Ａ，１１Ｂ　主表面、１２　半導体層、１３　ドリフト領域、１４　ボディ領域、１５　ソース領域、１６　コンタクト領域、２０　ゲート絶縁膜、３０　ゲート電極、４０　層間絶縁膜、５１　バッファ膜、５２　ソース電極、５２ａ　第１金属層、５２ｂ　第２金属層、５２ｃ　第３金属層、５２ｄ　第１金属膜、６０　ソース配線、７０　ドレイン電極、７０ａ　第２金属膜、８０　コンタクトホール、８０Ａ　側壁面、８０Ｂ　底面。

Claims (8)

  1. 　炭化珪素からなる基板と、
    　前記基板の表面上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、
    　前記ゲート絶縁膜上において前記ゲート電極を取り囲むように形成された層間絶縁膜と、
    　ＴｉおよびＮを含み、Ａｌを含まないバッファ膜と、
    　Ｔｉ、ＡｌおよびＳｉを含むソース電極とを備え、
    　前記層間絶縁膜を貫通し、前記基板の前記表面を露出させるコンタクトホールが前記ゲート電極から離れて形成されており、
    　前記バッファ膜は、前記コンタクトホールの側壁面上に接触するように形成されており、
    　前記ソース電極は、前記バッファ膜、および前記コンタクトホールを形成することにより露出した前記基板の前記表面上に接触するように形成されている、半導体装置。
  2. 　前記バッファ膜は、ＴｉＮからなっている、請求項１に記載の半導体装置。
  3. 　前記バッファ膜は、０．０２５μｍ以上０．１５μｍ以下の厚みを有している、請求項１または２に記載の半導体装置。
  4. 　炭化珪素からなる基板を準備する工程と、
    　前記基板の表面上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記ゲート絶縁膜上に前記ゲート電極を取り囲む層間絶縁膜を形成する工程と、
    　前記層間絶縁膜を貫通し、前記基板の前記表面を露出させるコンタクトホールを前記ゲート電極から離れて形成する工程と、
    　前記コンタクトホールの側壁面上に接触し、ＴｉおよびＮを含み、Ａｌを含まないバッファ膜を形成する工程と、
    　前記バッファ膜、およびコンタクトホールを形成することにより露出した前記基板の前記表面上に接触し、Ｔｉ、ＡｌおよびＳｉを含むソース電極を形成する工程とを備える、半導体装置の製造方法。
  5. 　前記ソース電極を形成する工程は、
    　Ｔｉを含む第１金属層と、前記第１金属層上に接触しＡｌを含む第２金属層と、前記第２金属層上に接触しＳｉを含む第３金属層とが積層された金属膜を形成する工程と、
    　前記金属膜を加熱することにより前記ソース電極を形成する工程とを含む、請求項４に記載の半導体装置の製造方法。
  6. 　前記ソース電極を形成する工程は、
    　Ｔｉ、ＡｌおよびＳｉが混合された金属膜を形成する工程と、
    　前記金属膜を加熱することにより前記ソース電極を形成する工程とを含む、請求項４に記載の半導体装置の製造方法。
  7. 　前記バッファ膜を形成する工程では、ＴｉＮからなる前記バッファ膜が形成される、請求項４～６のいずれか１項に記載の半導体装置の製造方法。
  8. 　前記バッファ膜を形成する工程では、０．０２５μｍ以上０．１５μｍ以下の厚みを有する前記バッファ膜が形成される、請求項４～７のいずれか１項に記載の半導体装置の製造方法。
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