WO2013179547A1 - パワー半導体装置 - Google Patents

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Definitions

  • Power semiconductor devices are used in various applications including power converters (inverters) used for solar battery power conditioners, motor drive control, and air conditioner compressor control.
  • inverters used for solar battery power conditioners
  • motor drive control used for solar battery power conditioners
  • air conditioner compressor control used for air conditioners
  • further energy savings such as home appliances and the spread of natural energy such as solar power generation have been promoted.
  • the need for power semiconductor devices has also increased, and technical development has been carried out to cope with large power and large currents and to improve efficiency.
  • FIG. 7 shows a schematic plan view of the internal configuration of a conventional power semiconductor device disclosed in Patent Document 1, for example.
  • a gate electrode 111 is provided on the surface of each element, and a source electrode 121s is provided in a region other than the gate electrode 111 on the surface of each element.
  • a drain electrode is provided on the back surface of each element.
  • the first present invention provides: A first metal wiring connected to the first external connection terminal; A second metal wiring connected to the second external connection terminal; A third metal wiring connected to the third external connection terminal; A first power semiconductor element group including three or more first power semiconductor elements mounted on the first metal wiring; A second power semiconductor element group including the same number of second power semiconductor elements as the first power semiconductor elements mounted on the second metal wiring; The electrode of the first power semiconductor element is connected to the second metal wiring by the first conductive member, and the electrode of the second power semiconductor element is connected to the third metal wiring and the first metal wiring.
  • the resistance value of the region where the first power semiconductor element group or the second power semiconductor element group is mounted is in the direction in which the current flows.
  • the downstream side is larger than the upstream side, or the region where the first conductive member or the second conductive member is connected among the second metal wiring and the third metal wiring.
  • the power semiconductor device is characterized in that the resistance value is smaller on the downstream side than on the upstream side with respect to the current flow direction.
  • the second aspect of the present invention Of the first, second and third metal wirings, a region where the first and second power semiconductor element groups are mounted and a region where the first and second conductive members are connected Is a substantially linear shape, and the linear regions of the first, second and third metal wirings are arranged substantially parallel to each other.
  • the power semiconductor device of the present invention is not limited to the present invention.
  • the power semiconductor device of the present embodiment shown in FIG. 1 includes MOSFETs 7 (701 to 704) as power semiconductor elements that perform switching on the high voltage side and MOSFETs 8 (801 to 801) as power semiconductor elements that perform switching on the low voltage side.
  • 804 is a 2-in-1 power module in which four each are mounted in parallel on the lead frame.
  • the region of the metal wiring 4 where the MOSFETs 701 to 704 are mounted is formed so that the wiring width is narrower in the current flow direction, that is, the wiring resistance is increased.
  • the region to be connected is formed so as to be thicker in the direction of current flow, that is, to reduce the wiring resistance.
  • the variation in the voltage Vds (V) can be reduced as compared with the cases of Examples 1 and 2. That is, the resistance value of the metal wiring in the region where the power semiconductor elements (MOSFETs 701 to 704) are mounted is set to be larger on the downstream side than on the upstream side with respect to the direction of current flow, and the wire is connected. The resistance value of the metal wiring in the region is set so as to be constant in the same manner as in the past in the direction of current flow, and is applied between the source and drain of each power semiconductor element (MOSFETs 701 to 704). It has been found that the voltage can be suppressed from becoming non-uniform.
  • the MOSFET is used as the power semiconductor element.
  • the present invention is not limited to this, and for example, an IGBT may be used as the power semiconductor element.
  • the metal wiring in consideration of a voltage drop due to a large current flowing through the metal wiring, is configured so that the wiring resistance of the metal wiring is increased or decreased with respect to the direction of current flow.

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Abstract

　本発明は、三つ以上のパワー半導体素子を並列駆動させて電力変換を行うパワー半導体装置に関するものであり、各パワー半導体素子の端子間に印加される電圧のバラツキを低減し、パワー半導体素子の寿命やパワー半導体装置の信頼性を向上させることを目的とするものである。この目的を達成するために、本発明は、金属配線（４）上に並べて搭載された三つ以上のパワー半導体素子（７０１～７０４）と、金属配線（４）とは別の金属配線（５）とを備え、パワー半導体素子の一つの端子が配線（４）と接続され、別の一つの端子が配線（５）と接続されているパワー半導体装置において、パワー半導体素子（７０１～７０４）が搭載されている領域の金属配線（４）の抵抗値は、電流の流れる方向に対して上流側より下流側の方が大きい。

Description

パワー半導体装置
本発明は、電力変換装置などの大電流を扱うパワー半導体装置に関するものである。
　パワー半導体装置は、太陽電池のパワーコンディショナやモータの駆動制御、エアコンのコンプレッサ制御などに用いられる電力変換装置（インバータ）をはじめ、さまざまな用途に使用されている。特に近年、地球温暖化への対応や持続可能な社会の実現のため、家電製品などの一層の省エネや、太陽光発電などの自然エネルギーの普及が進んでいる。このため、パワー半導体装置へのニーズも増大し、大電力・大電流への対応や、高効率化に向けた技術開発が行われている。
　特許文献１は、パワー半導体装置（インバータモジュール）に関するものであり、特にスイッチング速度の高速化と大電流化に対応したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子の並列化における、寄生インダクタンスの低減および均等化、またゲート配線の引き回しについて、記載されている。
　図７に、例えば特許文献１に開示された、従来のパワー半導体装置の内部構成の概略平面図を示す。
　図７に示す従来のパワー半導体装置は、高電圧側のスイッチングを行うパワー半導体素子としてのＭＯＳＦＥＴ１０７と、低電圧側のスイッチングを行う素子としてのＭＯＳＦＥＴ１０８とを、それぞれ４個並列にリードフレーム上に搭載した、いわゆる２ｉｎ１のパワーモジュールである。このモジュール２個で単相の、３個で三相のインバータ回路として機能する。
　図７に示す、モールド樹脂１１５から外部に露出する、符号１０１、１０２、１０３を付した部分は、それぞれ電力回路の外部接続端子である。例えば外部接続端子１０１には直流電力の高電圧側が、外部接続端子１０３には直流電力の低電圧側が印加されて直流電力が入力され、外部接続端子１０２に接続される外部配線には交流電力が出力される。
　また、図７に示すＭＯＳＦＥＴ１０７、１０８には、それぞれの素子の表面にゲート電極１１１が設けられており、それぞれの素子の表面のゲート電極１１１以外の領域にソース電極１２１ｓが設けられており、また、それぞれの素子の裏面にドレイン電極が設けられている。
　また、図７に示すＭＯＳＦＥＴ１０７のソース電極１２１ｓは、アルミもしくは銅からなるワイヤ（もしくはリボン）１０９により出力端子（外部接続端子１０２）に繋がる金属配線１０５に接続され、ＭＯＳＦＥＴ１０８のソース電極１２１ｓは、アルミもしくは銅からなるワイヤ（もしくはリボン）１１０により入力の低電圧側端子（外部接続端子１０３）に繋がる金属配線１０６に接続され、電力回路を形成している。
　また、各素子のゲート電極１１１およびソース電極１２１ｓは、それぞれアルミもしくは金からなるボンディングワイヤ１１２によりゲート電極端子１１３およびソース電極端子１１４に接続されており、モジュールの外部に設けられた制御回路（図示せず）と接続され、インバータ動作に必要な制御を行う。
　なお、図７において、各ＭＯＳＦＥＴに接続されているワイヤ１０９、１１０、１１２は、寄生インダクタンスが均等となるように等しい長さおよび同じ形状で形成されている。さらに、金属配線１０４、１０５、１０６およびゲート電極端子１１３およびソース電極端子１１４の配置は、ワイヤ１０９、１１０、１１２の引き回しが短くなるように設計されている。
特開２００４－２２９６０号公報
　しかしながら、図７に示す従来例において、高電圧側のスイッチングを行う４つのＭＯＳＦＥＴ１０７に均等に電流が流れる場合、又は、低電圧側のスイッチングを行う４つのＭＯＳＦＥＴ１０８に均等に電流が流れる場合の金属配線１０４、１０５、１０６の配線抵抗による電圧降下を求めると、各ＭＯＳＦＥＴのソースおよびドレイン間に印加される電圧が不均一となってしまうことを、本発明者は見出した。
　この点について、図８に示す電気回路図を用いて説明する。
　ここで、図８は、図７に示す従来のパワー半導体装置の等価回路を示す図である。
　図８に示す様に、金属配線１０４（図７参照）の配線抵抗がＲａ１～Ｒａ４、金属配線１０５（図７参照）の、ワイヤ１０９が接続されている領域の配線抵抗がＲｂ１～Ｒｂ４、金属配線１０５（図７参照）の、ＭＯＳＦＥＴ１０８が搭載されている領域の配線抵抗がＲｃ１～Ｒｃ４、金属配線１０６（図７参照）の配線抵抗がＲｄ１～Ｒｄ４であり、ワイヤ１０９（図７参照）および１１０（図７参照）の配線抵抗がＲｗである。
　ＭＯＳＦＥＴ１０７（図７、図８参照）がオン、ＭＯＳＦＥＴ１０８（図７、図８参照）がオフの状態を想定し、外部接続端子１０１（図７、図８参照）の電圧を１Ｖ、外部接続端子１０２（図７、図８参照）の電圧を０Ｖ、４つのＭＯＳＦＥＴ１０７（図７、図８参照）それぞれを流れる電流を５０Ａと設定する。金属配線の配線抵抗は、配線幅が一定のためＲａ２＝Ｒａ３＝Ｒａ４、Ｒｂ１＝Ｒｂ２＝Ｒｂ３となり、今回の計算では０．１ｍΩとした。Ｒａ１とＲｂ４は配線長が長いため、０．２ｍΩとした。また、ワイヤの配線抵抗Ｒｗ＝０．３ｍΩとした。
　以上の数値を用いて各電極の電位を算出したところ、４つのＭＯＳＦＥＴ１０７（図７、図８参照）のソース電極１２１ｓとドレイン電極１２１ｄ間にそれぞれ印加される電圧が、図７の紙面上で上から順に０．８７５Ｖ、０．８６５Ｖ、０．８６５Ｖ、０．８７５Ｖとなった。つまり、並列で配置されている４つのＭＯＳＦＥＴ１０７に異なる電圧が印加されることになり、ソース電極１２１ｓとドレイン電極１２１ｄ間に印加される電圧のバラツキを考慮していない従来のパワー半導体装置の構成では、電流のアンバランスや各ＭＯＳＦＥＴの信頼性への悪影響が懸念されるという課題がある。
　本発明は、上記従来のこの様な課題を考慮し、パワー半導体素子に印加される電圧が不均一になることを抑制することが出来るパワー半導体装置を提供することを目的とする。
　上記目的を達成するために、第１の本発明は、
　第一の外部接続端子と接続されている第一の金属配線と、
　第二の外部接続端子と接続されている第二の金属配線と、
　第三の外部接続端子と接続されている第三の金属配線と、
　前記第一の金属配線上に実装された三つ以上の第一のパワー半導体素子を含む第一のパワー半導体素子群と、
　前記第二の金属配線上に実装された前記第一のパワー半導体素子と同数の第二のパワー半導体素子を含む第二のパワー半導体素子群とを備え、
　前記第一のパワー半導体素子が有する電極が前記第二の金属配線と第一の導電部材により接続されており、且つ、前記第二のパワー半導体素子が有する電極が前記第三の金属配線と第二の導電部材により接続されており、
　前記第一の金属配線、及び前記第二の金属配線のうち、前記第一のパワー半導体素子群または前記第二のパワー半導体素子群が実装されている領域の抵抗値は、電流の流れる方向に対して上流側より下流側の方が大きい、または、前記第二の金属配線、及び前記第三の金属配線のうち、前記第一の導電部材または前記第二の導電部材が接続されている領域の抵抗値は、前記電流の流れる方向に対して上流側より下流側の方が小さいことを特徴とする、パワー半導体装置である。
　上記構成によれば、金属配線の電圧降下により各パワー半導体素子に印加される電圧が不均一になることを抑制することができる。
　また、第２の本発明は、
　前記第一、第二、及び第三の金属配線のうち、前記第一及び第二のパワー半導体素子群が実装されている領域と、前記第一及び第二の導電部材が接続されている領域は、実質上直線状の形状であり、前記第一、第二、及び第三の金属配線の前記直線状の領域は、互いに実質上平行に配置されていることを特徴とする、上記第１の本発明のパワー半導体装置である。
　また、第３の本発明は、
　前記第一のパワー半導体素子群または前記第二のパワー半導体素子群が実装されている前記直線状の領域における幅が、前記電流の流れる方向に対して次第に細くなる、または、
　前記第一の導電部材または前記第二の導電部材が接続されている前記直線状の領域における幅が、前記電流の流れる方向に対して次第に太くなることを特徴とする、上記第１または第２の本発明のパワー半導体装置である。
　また、第４の本発明は、
　前記第一のパワー半導体素子群または前記第二のパワー半導体素子群が実装されている前記直線状の領域において、スリットまたは切り欠きを設けて前記領域の抵抗値が、前記電流の流れる方向に対して次第に大きくなるように設定されている、または、
　前記第一の導電部材または前記第二の導電部材が接続されている前記直線状の領域において、スリットまたは切り欠きを設けて前記領域の抵抗値が、前記電流の流れる方向に対して次第に小さくなるように設定されていることを特徴とする、上記第１または第２の本発明のパワー半導体装置である。
　また、第５の本発明は、
　前記第一、第二、及び第三の金属配線の前記直線状の領域のうち、（１）前記第一及び第二の導電部材が接続されている領域の抵抗値は、前記電流の流れる方向に対して次第に小さくなり、且つ、（２）前記第一及び第二のパワー半導体素子群が実装されている領域の抵抗値は、前記電流の流れる方向に対して次第に大きくなることを特徴とする、上記第１または第２の本発明のパワー半導体装置である。
　上記構成によれば、各パワー半導体素子に印加される電圧が不均一になることをより効果的に抑制することができる。
　また、第６の本発明は、
　前記第一及び第三の外部接続端子は、前記互いに実質上平行な前記直線状の前記第一及び第三の金属配線の一方の端部と接続されており、前記第二の外部接続端子は、前記一方の端部と反対側において前記第二の金属配線の他方の端部と接続されていることを特徴とする、上記第１乃至第５の何れかの本発明のパワー半導体装置である。
　また、第７の本発明は、
　前記パワー半導体装置は、直流電力を交流電力に変換する電力変換装置もしくは電力変換回路を構成する一部分であることを特徴とする、上記第１乃至第６の何れかの本発明のパワー半導体装置である。
　また、第８の本発明は、
　前記第一および第三の外部接続端子に直流電圧が印加され、前記第二の外部接続端子から交流電圧が出力されることを特徴とする、上記第７の本発明のパワー半導体装置である。
　また、第９の本発明は、
　前記第一または第二のパワー半導体素子は、ソース電極、ドレイン電極、及びゲート電極を備えるＭＯＳＦＥＴであり、前記ソース電極および前記ドレイン電極間に寄生ダイオードが形成されていることを特徴とする、上記第１乃至第８の何れかの本発明のパワー半導体装置である。
　また、第１０の本発明は、
　前記第一または第二のパワー半導体素子群は、三つ以上のスイッチング素子としての前記パワー半導体素子と一つ以上の整流素子を含むことを特徴とする、上記第１乃至第８の何れかの本発明のパワー半導体装置である。
　本発明によれば、パワー半導体素子に印加される電圧が不均一になることを抑制することが出来るという効果を発揮する。
本発明の一実施の形態にかかるパワー半導体装置の内部構成を示す概略平面図 本発明によるパワー半導体装置を示す電気回路図 本発明によるパワー半導体装置の樹脂成型後の外観斜視図 本発明の他の実施の形態にかかるパワー半導体装置の内部構成を示す概略平面図 本発明の他の実施の形態にかかるパワー半導体装置の内部構成を示す概略平面図 本発明の他の実施の形態にかかるパワー半導体装置の内部構成を示す概略平面図 従来のパワー半導体装置の内部構成を示す概略平面図 図７に示す従来のパワー半導体装置の電気回路図
　以下、本発明の実施の一形態を、添付図面を用いて説明する。
　（実施の形態１）
　図１は、本発明の一実施の形態にかかるパワー半導体装置の内部構成を示す概略平面図である。
　図１に示す本実施の形態のパワー半導体装置は、高電圧側のスイッチングを行うパワー半導体素子としてのＭＯＳＦＥＴ７（７０１～７０４）と、低電圧側のスイッチングを行うパワー半導体素子としてのＭＯＳＦＥＴ８（８０１～８０４）とを、それぞれ４個並列にリードフレーム上に搭載した２ｉｎ１のパワーモジュールである。
　図１に示す、モールド樹脂１５から外部に露出する、符号１、２、３を付した部分は、それぞれ電力回路の外部接続端子である。例えば外部接続端子１には直流電力の高電圧側が、外部接続端子３には直流電力の低電圧側が印加されて直流電力が入力され、外部接続端子２に接続される外部配線には交流電力が出力される。
　また、図１に示すＭＯＳＦＥＴ７０１～７０４、ＭＯＳＦＥＴ８０１～８０４には、それぞれの素子の表面にゲート電極１１が設けられており、それぞれの素子の表面のゲート電極１１以外の領域にソース電極２１ｓが設けられており、また、それぞれの素子の裏面にドレイン電極２１ｄ（図２参照）が設けられている。
　入力の高電圧側端子としての外部接続端子１に繋がる金属配線４上に実装されたＭＯＳＦＥＴ７０１～７０４のソース電極２１ｓは、アルミもしくは銅からなるワイヤ（もしくはリボン）９により出力端子としての外部接続端子２に繋がる金属配線５に接続され、金属配線５上に実装されたＭＯＳＦＥＴ８０１～８０４のソース電極２１ｓは、アルミもしくは銅からなるワイヤ（もしくはリボン）１０により入力の低電圧側端子としての外部接続端子３に繋がる金属配線６に接続され、電力回路を形成している。
　また、各素子のゲート電極１１およびソース電極２１ｓは、それぞれアルミもしくは金からなるボンディングワイヤ１２によりゲート電極端子１３およびソース電極端子１４に接続されており、モジュールの外部に設けられた制御回路（図示せず）と接続され、インバータ動作に必要な制御を行う。
　尚、本実施の形態の金属配線４は、本発明の第一の金属配線の一例であり、本実施の形態の金属配線５は、本発明の第二の金属配線の一例であり、本実施の形態の金属配線６は、本発明の第三の金属配線の一例である。また、本実施の形態の外部接続端子１、２、３は、本発明の第一の外部接続端子、第二の外部接続端子、第三の外部接続端子の一例である。また、本実施の形態のワイヤ（もしくはリボン）９は、本発明の第一の導電部材の一例であり、本実施の形態のワイヤ（もしくはリボン）１０は、本発明の第二の導電部材の一例である。また、本実施の形態のＭＯＳＦＥＴ７０１～７０４のそれぞれは、本発明の第一のパワー半導体素子の一例であり、本実施の形態のＭＯＳＦＥＴ８０１～８０４のそれぞれは、本発明の第二のパワー半導体素子の一例である。また、本実施の形態の４つのＭＯＳＦＥＴ７０１～７０４を含む構成は、本発明の第一のパワー半導体素子群の一例であり、本実施の形態の４つのＭＯＳＦＥＴ８０１～８０４を含む構成は、本発明の第二のパワー半導体素子群の一例である。
　図１に示したように、金属配線４、５、６の、パワー半導体素子（ＭＯＳＦＥＴ７０１～７０４、及びＭＯＳＦＥＴ８０１～８０４）を搭載した領域、およびワイヤを接続した領域は、配線の厚みは一定であるが、電流の流れる方向に対応してそれぞれ配線幅が傾斜的に変化するように形成されている。
　高電圧側のＭＯＳＦＥＴ７０１～７０４がオン、低電圧側のＭＯＳＦＥＴ８０１～８０４がオフの場合、電流は外部接続端子１から金属配線４、ＭＯＳＦＥＴ７０１～７０４、ワイヤ９を経由して金属配線５、外部接続端子２へと流れることになる。
　金属配線４の、ＭＯＳＦＥＴ７０１～７０４が搭載される領域は電流の流れる方向に対して配線幅が細くなるように、すなわち配線抵抗が大きくなるように形成されており、金属配線５の、ワイヤ９が接続される領域は電流の流れる方向に対して太くなるように、すなわち配線抵抗が小さくなるように形成されている。
　一方、高電圧側のＭＯＳＦＥＴ７０１～７０４がオフ、低電圧側のＭＯＳＦＥＴ８０１～８０４がオンの場合、電流は外部接続端子２から金属配線５、ＭＯＳＦＥＴ８０１～８０４、ワイヤ１０を経由して金属配線６、外部接続端子３へと流れることになる。
　金属配線５の、ＭＯＳＦＥＴ８０１～８０４が搭載される領域は電流の流れる方向に対して配線幅が細くなるように、すなわち配線抵抗が大きくなるように形成されており、金属配線６の、ワイヤ１０が接続される領域は電流の流れる方向に対して太くなるように、すなわち配線抵抗が小さくなるように形成されている。
　図２は、本発明によるパワー半導体装置を示す電気回路図である。金属配線４（図１）の配線抵抗がＲａ１～４（Ω）、金属配線５（図１）の、ワイヤ９が接続されている領域の配線抵抗がＲｂ１～４（Ω）、金属配線５（図１）の、ＭＯＳＦＥＴ８０１～８０４が搭載されている領域の配線抵抗がＲｃ１～４（Ω）、金属配線６（図１）の配線抵抗がＲｄ１～４（Ω）であり、ワイヤ９（図１）および１０（図１）の配線抵抗がＲｗ（Ω）であるとする。
　ＭＯＳＦＥＴ７０１～７０４がオン、ＭＯＳＦＥＴ８０１～８０４がオフの状態を想定し、外部接続端子１の電圧をＶｄｄ（Ｖ）、外部接続端子２の電圧をＶｓｓ（Ｖ）、各ＭＯＳＦＥＴ７０１、７０２、７０３、７０４を流れる電流をそれぞれ、Ｉ１、Ｉ２、Ｉ３、Ｉ４（Ａ）、外部接続端子１及び外部接続端子２を流れる電流をＩ（Ａ）（＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）とする。
　以上の条件下で、各ＭＯＳＦＥＴ７０１～７０４のドレイン電位Ｖｄ１～Ｖｄ４（Ｖ）、及びソース電位Ｖｓ１～Ｖｓ４（Ｖ）は、次式（１）～（４）、及び次式（５）～（８）で表せる。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　以上より、各ＭＯＳＦＥＴ７０１～７０４のソース・ドレイン間電圧Ｖｄｓ１～Ｖｄｓ４（Ｖ）を求めると、次式（９）～（１２）となる。
Figure JPOXMLDOC01-appb-M000003
　ここで、Ｖ’＝Ｖｄｄ－Ｖｓｓ－Ｉ（Ｒａ１＋Ｒｂ４）とおくと、上記式（９）～式（１２）は、Ｖ’を用いて次式（１３）～（１６）の通り表せる。
Figure JPOXMLDOC01-appb-M000004
　また、各ＭＯＳＦＥＴ７０１～７０４に流れる電流を等しい（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝Ｉ／４）と仮定し、Ｖ＝Ｖ’－ＩＲｗ／４とおくと、上記式（１３）～（１６）は、次式（１７）～（２０）の通り表せる。
Figure JPOXMLDOC01-appb-M000005
　次に、上述した金属配線４の配線抵抗Ｒａ２～Ｒａ４、及び、金属配線５の配線抵抗Ｒｂ１～Ｒｂ３をさまざまに変化させて各ＭＯＳＦＥＴ７０１～７０４のソース電極２１ｓとドレイン電極２１ｄ間にそれぞれ印加される電圧Ｖｄｓ１～Ｖｄｓ４を、上記式（１７）～（２０）を用いて計算した結果を（表１）に示す。
　但し、Ｖｄｄ－Ｖｄｓ＝１（Ｖ）、Ｉ＝２００（Ａ）、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝５０（Ａ）、Ｒｗ＝０．３（ｍΩ）、Ｒａ１＝Ｒｂ４＝０．２（ｍΩ）であると設定する。
　尚、この場合、Ｖ＝Ｖ’－ＩＲｗ／４＝０．９０５（Ｖ）である。
Figure JPOXMLDOC01-appb-T000001
　表１に示す例１～３は、従来の構成に基づいて計算した結果である。これらの例１～３から、金属配線４と、５のそれぞれの配線抵抗Ｒａ２～Ｒａ４、及びＲｂ１～Ｒｂ３が全て等しい場合は、配線抵抗の値の増減に対応して、電圧Ｖｄｓ（Ｖ）のバラツキが増減することがわかる。
　また、例４は配線抵抗Ｒａ２～Ｒａ４の値を電流の流れる方向に対して次第に小さくし、配線抵抗Ｒｂ１～Ｒｂ３の値を電流の流れる方向に対して次第に小さくした場合である。また、例５は配線抵抗Ｒａ２～Ｒａ４の値を電流の流れる方向に対して次第に小さくし、配線抵抗Ｒｂ１～Ｒｂ３の値を電流の流れる方向に対して次第に大きくした場合である。また、例６は配線抵抗Ｒａ２～Ｒａ４の値を電流の流れる方向に対して次第に大きくし、配線抵抗Ｒｂ１～Ｒｂ３の値を電流の流れる方向に対して次第に大きくした場合である。
　これに対して、例７～例１１は、いずれも配線抵抗Ｒａ２～Ｒａ４の値を電流の流れる方向に対して上流側より下流側の方を大きくし、且つ、配線抵抗Ｒｂ１～Ｒｂ３の値を電流の流れる方向に対して上流側より下流側の方を小さくした場合である。
　例３はもともと配線抵抗が小さく設定されているので除外して考えると、例１～２，及び例４～６に比べて、例７～１１のように配線抵抗を設定した方が、各ＭＯＳＦＥＴ７０１～７０４のソース・ドレイン間の電圧Ｖｄｓ（Ｖ）のバラツキは小さくできた。
　特に、４並列の場合、Ｒａ４＝Ｒｂ１＝３×Ｒａ２＝３×Ｒｂ３、Ｒａ３＝Ｒｂ２が成り立つ時、例えば例７に示すように、Ｒａ２が０．１ｍΩ、Ｒａ３が０．２ｍΩ、Ｒａ４が０．３ｍΩ、Ｒｂ１が０．３ｍΩ、Ｒｂ２が０．２ｍΩ、Ｒｂ３が０．１ｍΩとなる時に、電圧Ｖｄｓ（Ｖ）のバラツキはゼロとなった。
　また、並列数をｎとした場合を検討した結果、Ｒａ２＝Ｒｂ（ｎ－１）：Ｒａ３＝Ｒｂ（ｎ－２）：・・・：Ｒａ（ｎ）＝Ｒｂ１の比が、１：２：・・・：ｎ－１となる時に、電圧Ｖｄｓ（Ｖ）のバラツキがゼロとなることが分かった。
　例えば、５並列の場合には、Ｒａ２＝Ｒｂ４＝０．１ｍΩ、Ｒａ３＝Ｒｂ３＝０．２ｍΩ、Ｒａ４＝Ｒｂ２＝０．３ｍΩ、Ｒａ５＝Ｒｂ１＝０．４ｍΩとすると、電圧Ｖｄｓ（Ｖ）のバラツキはゼロとなる。
　以上の結果より、パワー半導体素子が搭載されている領域の金属配線の抵抗値は電流の流れる方向に対して上流側より下流側の方を大きくなるように設定し、且つ、ワイヤが接続されている領域の金属配線の抵抗値は電流の流れる方向に対して上流側より下流側の方を小さくなるように設定することで、各パワー半導体素子のソース・ドレイン間に印加される電圧が不均一になることを抑制できることを見出した。
　尚、例１２、１３は、配線抵抗Ｒａ２～Ｒａ４の値を電流の流れる方向に対して上流側により下流側の方を大きくし、且つ、配線抵抗Ｒｂ１～Ｒｂ３の値を電流の流れる方向に対して従来と同様に一定とした場合の結果を示している。
　この場合でも、例１、２の場合と比べて、電圧Ｖｄｓ（Ｖ）のバラツキを小さくできることがわかった。即ち、パワー半導体素子（ＭＯＳＦＥＴ７０１～７０４）が搭載されている領域の金属配線の抵抗値は電流の流れる方向に対して上流側より下流側の方を大きくなるように設定し、且つ、ワイヤが接続されている領域の金属配線の抵抗値は電流の流れる方向に対して従来と同様に一定となるように設定することで、各パワー半導体素子（ＭＯＳＦＥＴ７０１～７０４）のソース・ドレイン間に印加される電圧が不均一になることを抑制できることを見出した。
　また、例１４は、配線抵抗Ｒａ２～Ｒａ４の値を電流の流れる方向に対して従来と同様に一定として、且つ、配線抵抗Ｒｂ１～Ｒｂ３の値を電流の流れる方向に対して上流側より下流側の方を小さくした場合の結果を示している。
　この場合でも、例１の場合と比べて、電圧Ｖｄｓのバラツキを小さくできることがわかった。即ち、パワー半導体素子（ＭＯＳＦＥＴ７０１～７０４）が搭載されている領域の金属配線の抵抗値は電流の流れる方向に対して従来と同様に一定とし、且つ、ワイヤが接続されている領域の金属配線の抵抗値は電流の流れる方向に対して上流側より下流側の方を小さくなるように設定することで、各パワー半導体素子（ＭＯＳＦＥＴ７０１～７０４）のソース・ドレイン間に印加される電圧が不均一になることを抑制できることを見出した。
　以上のことからわかるように、式（１３）～（１６）を用いることにより、各パワー半導体素子のソース・ドレイン間に印加される電圧をより均一にする各金属配線の抵抗値の設定が容易に行える。
　尚、ここでは、ＭＯＳＦＥＴ７０１～７０４がオン、ＭＯＳＦＥＴ８０１～８０４がオフの状態を想定して、ＭＯＳＦＥＴ７０１～７０４のソース・ドレイン間に印加される電圧Ｖｄｓ１～Ｖｄｓ４と、その電圧Ｖｄｓのバラツキについて表１を用いて説明したが、ＭＯＳＦＥＴ７０１～７０４がオフ、ＭＯＳＦＥＴ８０１～８０４がオンの状態を想定することにより、ＭＯＳＦＥＴ８０１～８０４についても表１と同様の結果を得ることが出来る。
　図３は、本発明によるパワー半導体装置の樹脂成型後の外観斜視図であり、図１に示す内部構成をモールド樹脂により封止したものである。モールド樹脂１５から、電力の入力及び出力のための外部接続端子１、２、３と、インバータ動作に必要な制御を行う制御回路と接続されるゲート電極端子１３およびソース電極端子１４が露出する構造となっている。樹脂成型後の外観は、従来のパワー半導体装置である図７を樹脂成型したものと差異は無いため、本発明によるパワー半導体装置は、従来のパワー半導体装置を容易に代替できる。
　（実施の形態２）
　図４、５、６は、本発明の他の実施の形態にかかるパワー半導体装置の内部構成を示す概略平面図である。
　図４に示したように、本実施の形態においては、金属配線２４、２５、２６の幅は電流の流れる方向に対して変化せず、金属配線の抵抗値は、配線抵抗調整用のスリットパターン（例えば、金属配線の膜厚方向に貫通する穴もしくは凹みとして実現される）１６を金属配線２４、２５、２６の適当な箇所に設けることにより、図１に示したものと同様の配線抵抗の変化を実現するものである。
　また、図５の実施の形態においては、上述した配線抵抗調整用のスリットパターン１６（図４参照）に代わる配線抵抗調整用の切り欠きパターン（例えば、金属配線の端部を凹ませることにより実現される）１７を、金属配線３４、３５、３６の適当な箇所に設けている。
　また、図６の実施の形態では、金属配線４５、４６のワイヤ接続領域のうち、外部接続端子２、３とは反対側の配線端部２０１、３０１の配線幅を、外部接続端子２、３の配線幅より細くし、且つ、配線端部２０１、３０１に対向する金属配線４４、４５の素子搭載領域、即ち、金属配線４４の内、ＭＯＳＦＥＴ７０１が搭載された領域と、金属配線４５の内、ＭＯＳＦＥＴ８０１が搭載された領域の配線幅を、金属配線４４、４５の他の領域の配線幅より太くするように、配線抵抗調整用の凹凸パターン１８を形成するものである。
　なお、上記の実施の形態１および２においては、パワー半導体素子としてＭＯＳＦＥＴを用いて説明したが、本発明はこれに限定されるものではなく、例えばパワー半導体素子としてＩＧＢＴを用いても良い。
　なお、ＩＧＢＴを用いる場合には、ＭＯＳＦＥＴと異なり寄生ダイオードによるインバータ動作時の還流動作が実現できないため、ＩＧＢＴとは別にダイオードを搭載する必要がある。
　また、上記実施の形態ではリードフレームにより形成された金属配線を用いた構成について説明したが、本発明はこれに限定されるものではなく、例えばセラミック基板や金属基板上に形成された金属配線を用いても良い。
　さらには、パワー半導体素子は縦型デバイスに限定されるものではなく、ワイヤの代わりにバスバーを用いて素子表面の電極との接続を形成しても良い。
　また、上記実施の形態ではパワー半導体装置においてモールド樹脂を用いた樹脂成型を行う場合について説明したが、本発明はこれに限定されるものではなく、例えばシリコーン樹脂を用いたポッティング構造や、蓋を被せて密閉する構造としても良い。
　また、上記実施の形態では第一のパワー半導体素子群として４つのＭＯＳＦＥＴ７０１～７０４を用い、第二のパワー半導体素子群として４つのＭＯＳＦＥＴ８０１～８０４を用いた場合について説明したが、これに限らず例えば、第一のパワー半導体素子群として３つのＭＯＳＦＥＴ（パワー半導体素子）を用い、第二のパワー半導体素子群として３つのＭＯＳＦＥＴ（パワー半導体素子）を用いた場合でも、上記と同様の効果を発揮することが出来る。
　以上説明したように、本実施の形態によれば、金属配線に流れる大電流による電圧降下を考慮して、金属配線の配線抵抗を電流の流れる方向に対して大きく、あるいは小さくなるように金属配線のパターンを設計することで、パワー半導体素子の並列化における、寄生インダクタンスの低減および均等化、さらにはゲート配線の引き回しに影響を与えることなく、各パワー半導体素子に印加される電圧の不均一を抑制することができる。
　上記の通り、本発明はインバータなどのパワー半導体装置の寿命や信頼性を改善するものであり、さらに今後ますます重要となる大電力・大電流対応で重要となるものであり、例えば太陽光発電のパワーコンディショナや電気自動車など各種モータ駆動制御、エアコンなど、非常に幅広い用途に利用できるものである。
　本発明に係るパワー半導体装置は、パワー半導体素子に印加される電圧が不均一になることを抑制することが出来るという効果を有し、大電力・大電流対応のパワー半導体装置などとして有用である。
１，１０１　　　外部接続端子（第一の外部接続端子）
２，１０２　　　外部接続端子（第二の外部接続端子）
３，１０３　　　外部接続端子（第三の外部接続端子）
４，２４，３４，４４，１０４　　金属配線（第一の金属配線）
５，２５，３５，４５，１０５　　金属配線（第二の金属配線）
６，２６，３６，４６，１０６　　金属配線（第三の金属配線）
１０７、７０１～７０４　　　ＭＯＳＦＥＴ（第一のパワー半導体素子）
１０８、８０１～８０４　　　ＭＯＳＦＥＴ（第二のパワー半導体素子）
９，１０９　　　ワイヤ（第一の導電部材）
１０，１１０　　ワイヤ（第二の導電部材）
１１，１１１　　ゲート電極
１２，１１２　　ボンディングワイヤ
１３，１１３　　ゲート電極端子
１４，１１４　　ソース電極端子
１５，１１５　　モールド樹脂
１６　　　　　　配線抵抗調整用のスリットパターン
１７　　　　　　配線抵抗調整用の切り欠きパターン
１８　　　　　　配線抵抗調整用の凹凸パターン

Claims (10)

  1. 　第一の外部接続端子と接続されている第一の金属配線と、
    　第二の外部接続端子と接続されている第二の金属配線と、
    　第三の外部接続端子と接続されている第三の金属配線と、
    　前記第一の金属配線上に実装された三つ以上の第一のパワー半導体素子を含む第一のパワー半導体素子群と、
    　前記第二の金属配線上に実装された前記第一のパワー半導体素子と同数の第二のパワー半導体素子を含む第二のパワー半導体素子群とを備え、
    　前記第一のパワー半導体素子が有する電極が前記第二の金属配線と第一の導電部材により接続されており、且つ、前記第二のパワー半導体素子が有する電極が前記第三の金属配線と第二の導電部材により接続されており、
    　前記第一の金属配線、及び前記第二の金属配線のうち、前記第一のパワー半導体素子群または前記第二のパワー半導体素子群が実装されている領域の抵抗値は、電流の流れる方向に対して上流側より下流側の方が大きい、または、前記第二の金属配線、及び前記第三の金属配線のうち、前記第一の導電部材または前記第二の導電部材が接続されている領域の抵抗値は、前記電流の流れる方向に対して上流側より下流側の方が小さいことを特徴とする、パワー半導体装置。
  2. 　前記第一、第二、及び第三の金属配線のうち、前記第一及び第二のパワー半導体素子群が実装されている領域と、前記第一及び第二の導電部材が接続されている領域は、実質上直線状の形状であり、前記第一、第二、及び第三の金属配線の前記直線状の領域は、互いに実質上平行に配置されていることを特徴とする、請求項１に記載のパワー半導体装置。
  3. 　前記第一のパワー半導体素子群または前記第二のパワー半導体素子群が実装されている前記直線状の領域における幅が、前記電流の流れる方向に対して次第に細くなる、または、
    　前記第一の導電部材または前記第二の導電部材が接続されている前記直線状の領域における幅が、前記電流の流れる方向に対して次第に太くなることを特徴とする、請求項１または２に記載のパワー半導体装置。
  4. 　前記第一のパワー半導体素子群または前記第二のパワー半導体素子群が実装されている前記直線状の領域において、スリットまたは切り欠きを設けて前記領域の抵抗値が、前記電流の流れる方向に対して次第に大きくなるように設定されている、または、
    　前記第一の導電部材または前記第二の導電部材が接続されている前記直線状の領域において、スリットまたは切り欠きを設けて前記領域の抵抗値が、前記電流の流れる方向に対して次第に小さくなるように設定されていることを特徴とする、請求項１または２に記載のパワー半導体装置。
  5. 　前記第一、第二、及び第三の金属配線の前記直線状の領域のうち、（１）前記第一及び第二の導電部材が接続されている領域の抵抗値は、前記電流の流れる方向に対して次第に小さくなり、且つ、（２）前記第一及び第二のパワー半導体素子群が実装されている領域の抵抗値は、前記電流の流れる方向に対して次第に大きくなることを特徴とする、請求項１または２に記載のパワー半導体装置。
  6. 　前記第一及び第三の外部接続端子は、前記互いに実質上平行な前記直線状の前記第一及び第三の金属配線の一方の端部と接続されており、前記第二の外部接続端子は、前記一方の端部と反対側において前記第二の金属配線の他方の端部と接続されていることを特徴とする、請求項１乃至５の何れか一つに記載のパワー半導体装置。
  7. 　前記パワー半導体装置は、直流電力を交流電力に変換する電力変換装置もしくは電力変換回路を構成する一部分であることを特徴とする、請求項１乃至６の何れか一つに記載のパワー半導体装置。
  8. 　前記第一および第三の外部接続端子に直流電圧が印加され、前記第二の外部接続端子から交流電圧が出力されることを特徴とする、請求項７に記載のパワー半導体装置。
  9. 　前記第一または第二のパワー半導体素子は、ソース電極、ドレイン電極、及びゲート電極を備えるＭＯＳＦＥＴであり、前記ソース電極および前記ドレイン電極間に寄生ダイオードが形成されていることを特徴とする、請求項１乃至８の何れか一つに記載のパワー半導体装置。
  10. 　前記第一または第二のパワー半導体素子群は、三つ以上のスイッチング素子としての前記パワー半導体素子と一つ以上の整流素子を含むことを特徴とする、請求項１乃至８の何れか一つに記載のパワー半導体装置。
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