WO2014006814A1

WO2014006814A1 - 半導体装置

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Abstract

　インバータモジュールのＰ、ＵおよびＮ出力電極にそれぞれ接続される銅電極バーを互いに近接させてチップの上面に配置する従来の構成では、不要なインダクタンス成分を低減する目的には不十分であった。　第１のリードフレーム（１）と、第２のリードフレーム（２）と、第１のリードフレーム（１）と、第２のリードフレーム（２）と、の間に配置された第２の絶縁樹脂（８）と、半導体素子（４ａ）および（４ｂ）と、第１のリードフレーム（１）と、第２のリードフレーム（２）と、を封止する封止樹脂（９）と、半導体素子（４ａ）および（４ｂ）と、第１のリードフレーム（１）と、を電気的に接続する電気配線部（５）と、第１のリードフレーム（１）と、第２のリードフレーム（２）と、を電気的に接続する層間接続部（６）と、を備える、半導体装置。

Description

半導体装置

　本発明は、たとえば、インバータなどの電力変換装置に利用される半導体装置に関する。

　はじめに、主として図７～１０を参照しながら、従来のインバータの構成について説明する。

　なお、図７は、従来のインバータの模式的な主回路図である。

　また、図８は、従来の２素子入りのインバータモジュールの模式的な外観図である。

　また、図９は、従来の２素子入りのインバータモジュールの模式的な断面図である。

　また、図１０は、従来の２素子入りのインバータモジュールの模式的な内部等価回路図である。

　図７に示されているインバータは、商用の交流電源１０１、交流を直流に変換するダイオード整流器モジュール１０２、大容量のコンデンサ１０３、Ｕ相、Ｖ相およびＷ相電極を有する３相モータなどの負荷１０４、ならびにＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）チップ１０６およびＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）チップ１０７などの電力用半導体素子を持った直流を交流に変換するインバータモジュール１０５、を備えている。

　ＦＷＤチップ１０７はＩＧＢＴチップ１０６と逆並列に接続されており、インバータモジュール１０５は６アーム（６回路）のこれらで構成されている。

　通常、インバータモジュール１０５は、上下アームの２素子分を１組とするか、または６素子分を１組とするか、である。

　したがって、インバータを構成する場合には、２素子入りのインバータモジュールを３つ並列接続して用いるか、または６素子入りのインバータモジュールをそのまま用いるか、である。

　図８に示されている２素子入りのインバータモジュールは、直流のＰ出力電極（正側電源電位出力電極）１０８およびＮ出力電極（負側電源電位出力電極）１０９、負荷側に接続されるＵ出力電極１１０、ならびに上下アームのＩＧＢＴチップのゲート端子１１１および１１３ならびにエミッタ端子１１２および１１４、を備えている。

　そして、図９に示されている２素子入りのインバータモジュールは、銅ベース基板１１５、絶縁用のセラミック基板１１６、配線および半導体チップ接続用の銅パターン１１７、１１８および１１９、上下アームのＩＧＢＴチップ１２０および１２１、ＩＧＢＴチップ１２０および１２１と銅パターン１１８および１１９とをそれぞれ接続するための電極１２２および１２３、ならびに銅パターン１１７、１１８および１１９とＰ、ＵおよびＮ出力電極とをそれぞれ接続するための銅電極バー１２４、１２５および１２６、を備えている。

　なお、ＦＷＤチップ（図示省略）も、ＩＧＢＴチップ１２０および１２１と同様に搭載されている。

　図１０に示されているように、インダクタ１２７が上アームのコレクタ端子とＰ出力電極との間のインダクタンスＬ１を与えており、インダクタ１２８が上アームのエミッタ端子と接続点１２９との間、すなわち銅パターン１１８（図９参照）と銅電極バー１２５（図９参照）との間、のインダクタンスＬ２を与えており、インダクタ１３０が接続点１２９と下アームのコレクタ端子との間のインダクタンスＬ３を与えており、インダクタ１３１が下アームのエミッタ端子とＮ出力電極との間のインダクタンスＬ４を与えている。

　つぎに、主として図１１を参照しながら、従来のインバータの動作について説明する。

　なお、図１１は、従来のインバータモジュールのＩＧＢＴのターンオフ波形の模式的な波形図である。

　通常、上述のようなインバータの回路では、その運転がＩＧＢＴを１０ｋＨｚ程度でスイッチングさせて行われる。

　ＩＧＢＴがターンオフするときのＩＧＢＴチップのコレクタ端子とエミッタ端子との間に印加されるピーク電圧Ｖ_{ＣＥ（ｐｅａｋ）}（以下では単に電圧Ｖ_ＣＥ）は、次式のように表わされる。

　（数１）
　Ｖ_ＣＥ＝Ｅｄ＋（ＬＩ＋Ｌ２＋Ｌ３＋Ｌ４）・ｄｉ／ｄｔ
　ここに、Ｅｄはコンデンサ１０３（図７参照）の直流電圧であり、ｄｉ／ｄｔはＩＧＢＴチップの電流Ｉ_Ｃの変化率（＜０）の大きさである。

　図１１に示されているように、ＩＧＢＴチップの電圧Ｖ_ＣＥおよび電流Ｉ_Ｃの波形は、ＩＧＢＴがターンオフするときに大きく変化する。

　すなわち、直流電圧Ｅｄからの変化分であるサージ電圧ΔＶ（＝Ｖ_ＣＥ－Ｅｄ）はＬＩ～Ｌ４およびｄｉ／ｄｔの値によって決定され、（数１）から明らかであるが、ＬＩ～Ｌ４の値が大きいと、ＩＧＢＴがターンオフするときに印加される電圧Ｖ_ＣＥは高くなる。

　このため、電圧耐量の高いチップがＩＧＢＴチップおよび逆並列に接続されているＦＷＤチップとしてしばしば必要となり、そのようなチップは通常は広いチップ面積を有するので、インバータモジュールの大型化およびコストアップにつながりやすい。

　さらに、サージ電圧が高いと、外部へもたらされるノイズが大きく、外部機器の誤動作につながりやすい。

　ところで、上述の如き銅電極バーを互いに近接させると、インダクタンス成分が相互インダクタンスによって相殺される現象が発生する。

　そこで、インバータモジュールのＰ、ＵおよびＮ出力電極にそれぞれ接続される銅電極バーを互いに近接させてチップの上面に配置し、相互インダクタンスによって不要なインダクタンス成分を低減する技術が、知られている（たとえば、特許文献１参照）。

特許第４２７７１６９号明細書

　しかしながら、上述の如く銅電極バーを互いに近接させてチップの上面に配置する従来の構成では、チップを避けながら銅電極バーを配置しているので、不要なインダクタンス成分を低減する目的には不十分であった。

　特に、近年ではＳｉＣ、ＧａＮまたはＧａＡｓなどを利用する高速スイッチング性能を有するインバータなどが登場してきているので、同構成では十分に不要なインダクタンス成分を低減することが困難であり、その性能を十分に発揮させられないことがある。

　そこで、本発明は、上述された従来の課題を考慮し、不要なインダクタンス成分をより低減することが可能な半導体装置を提供することを目的とする。

　第１の本発明は、第１および第２の半導体素子を搭載する第１のリードフレームと、
　前記第１のリードフレームと平行に配置された第２のリードフレームと、
　前記第１のリードフレームと、前記第２のリードフレームと、の間に配置された第２の絶縁樹脂と、
　前記第１および第２の半導体素子と、前記第１のリードフレームと、前記第２のリードフレームと、を封止する封止樹脂と、
　前記第１および第２の半導体素子と、前記第１のリードフレームと、を電気的に接続する電気配線部と、
　前記第１のリードフレームと、前記第２のリードフレームと、を電気的に接続する層間接続部と、
を備えることを特徴とする、半導体装置である。

　第２の本発明は、前記第２のリードフレームと平行に配置された放熱板と、
　前記第２のリードフレームと、前記放熱板と、の間に配置された第１の絶縁樹脂と、
を備え、
　前記封止樹脂は、前記放熱板を封止し、
　前記第１のリードフレームは、前記第１の半導体素子を搭載する第１の島状部と、出力電極を有し、前記第２の半導体素子を搭載する第２の島状部と、正極側外部電極および負極側外部電極の内の一方を有する第３の島状部と、を有し、
　前記第２のリードフレームは、前記正極側外部電極および前記負極側外部電極の内の他方を有し、
　前記電気配線部は、前記第１の半導体素子と、前記第２の島状部と、を電気的に接続し、前記第２の半導体素子と、前記第３の島状部と、を電気的に接続し、
　前記層間接続部は、前記第１の島状部と、前記第２のリードフレームと、を電気的に接続することを特徴とする、第１の本発明の半導体装置である。

　第３の本発明は、前記第１のリードフレームと、前記第２のリードフレームと、の間の距離は、５０μｍ以上５００μｍ以下であることを特徴とする、第１または第２の本発明の半導体装置である。

　第４の本発明は、前記第１の島状部は、矩形の形状であり、
　前記第２の島状部の、前記出力電極を除く本体部は、矩形の形状であり、
　前記第３の島状部の、前記正極側外部電極および前記負極側外部電極の内の一方を除く本体部は、矩形の形状であり、
　前記第２のリードフレームの、前記正極側外部電極および前記負極側外部電極の内の他方を除く本体部は、矩形の形状であり、
　前記第１の島状部の中心線と、前記第２の島状部の本体部の中心線と、前記第３の島状部の本体部の中心線と、前記第２のリードフレームの本体部の中心線と、前記電気配線部の中心線と、前記層間接続部の中心線と、は、同一線上に配置されており、
　前記第１および第２の半導体素子の中心点は、前記同一線上に配置されていることを特徴とする、第２の本発明の半導体装置である。

　第５の本発明は、前記電気配線部は、平板を曲げた形状であり、
　前記第２の島状部の、前記出力電極を除く本体部は、矩形の形状であり、
　前記第３の島状部の、前記正極側外部電極および前記負極側外部電極の内の一方を除く本体部は、矩形の形状であり、
　前記第２の島状部の本体部の電流方向と直交する方向の幅と、前記第３の島状部の本体部の電流方向と直交する方向の幅と、前記電気配線部の、前記第２および第３の島状部と電気的に接続される部分の電流方向と直交する方向の幅と、は、同じであることを特徴とする、第２の本発明の半導体装置である。

　第６の本発明は、前記層間接続部は、平板を曲げた形状であり、
　前記第１の島状部は、矩形の形状であり、
　前記第１の島状部の電流方向と直交する方向の幅と、前記層間接続部の、前記第１の島状部と電気的に接続される部分の電流方向と直交する方向の幅と、は、同じであることを特徴とする、第２の本発明の半導体装置である。

　第７の本発明は、３相モータ用電力変換装置に利用される半導体装置であって、
　前記出力電極は、前記３相モータのＵ相、Ｖ相およびＷ相電極の内の一に接続される電極である、第２の本発明の半導体装置である。

　本発明によって、不要なインダクタンス成分をより低減することが可能な半導体装置を提供することができる。

（ａ）本発明における実施の形態１の半導体装置の模式的な上面図、（ｂ）本発明における実施の形態１の半導体装置の模式的な断面図（ａ）本発明における実施の形態１の半導体装置の製造方法の第１工程を説明する模式的な断面図、（ｂ）本発明における実施の形態１の半導体装置の製造方法の第２工程を説明する模式的な断面図、（ｃ）本発明における実施の形態１の半導体装置の製造方法の第３工程を説明する模式的な断面図、（ｄ）本発明における実施の形態１の半導体装置の製造方法の第４工程を説明する模式的な断面図、（ｅ）本発明における実施の形態１の半導体装置の製造方法の第５工程を説明する模式的な断面図、（ｆ）本発明における実施の形態１の半導体装置の製造方法の第６工程を説明する模式的な断面図（ａ）本発明における実施の形態１の電気配線部の模式的な部分拡大上面図、（ｂ）本発明における実施の形態１の電気配線部の模式的な部分拡大断面図（ａ）本発明における実施の形態１の組み立て前の第１のリードフレームの模式的な上面図、（ｂ）本発明における実施の形態１の組み立て前の第２のリードフレームの模式的な上面図、（ｃ）本発明における実施の形態１の組み立て前の電気配線部および層間接続部の模式的な上面図、（ｄ）本発明における実施の形態１の組み立て前の半導体素子の模式的な上面図、（ｅ）本発明における実施の形態１の組み立て後の第１のリードフレーム、第２のリードフレーム、電気配線部および層間接続部、ならびに半導体素子の模式的な上面図本発明における実施の形態１の半導体装置の第１のリードフレームと、第２のリードフレームと、の間の距離を変化させた場合におけるインダクタンス値の説明図本発明における実施の形態２の半導体装置の模式的な上面図従来のインバータの模式的な主回路図従来の２素子入りのインバータモジュールの模式的な外観図従来の２素子入りのインバータモジュールの模式的な断面図従来の２素子入りのインバータモジュールの模式的な内部等価回路図従来のインバータモジュールのＩＧＢＴのターンオフ波形の模式的な波形図

　以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。

　（実施の形態１）
　はじめに、図１～５を参照しながら、実施の形態１の半導体装置の構成および動作について説明する。

　なお、図１（ａ）は本発明における実施の形態１の半導体装置の模式的な上面図であり、図１（ｂ）は本発明における実施の形態１の半導体装置の模式的な断面図である。

　また、図２（ａ）～（ｆ）は、本発明における実施の形態１の半導体装置の製造方法の第１～第６工程を説明する模式的な断面図である。

　また、図３（ａ）は本発明における実施の形態１の電気配線部５の模式的な部分拡大上面図であり、図３（ｂ）は本発明における実施の形態１の電気配線部５の模式的な部分拡大断面図である。

　また、図４（ａ）は本発明における実施の形態１の組み立て前の第１のリードフレーム１の模式的な上面図であり、図４（ｂ）は本発明における実施の形態１の組み立て前の第２のリードフレーム２の模式的な上面図であり、図４（ｃ）は本発明における実施の形態１の組み立て前の電気配線部５および層間接続部６の模式的な上面図であり、図４（ｄ）は本発明における実施の形態１の組み立て前の半導体素子４ａの模式的な上面図であり、図４（ｅ）は本発明における実施の形態１の組み立て後の第１のリードフレーム１、第２のリードフレーム２、電気配線部５および層間接続部６、ならびに半導体素子４ａおよび４ｂの模式的な上面図である。

　また、図５は、本発明における実施の形態１の半導体装置の第１のリードフレーム１と、第２のリードフレーム２と、の間の距離Ｔｈを変化させた場合におけるインダクタンス値Ｌの説明図である。

　はじめに、主として図１（ａ）および（ｂ）を参照しながら、本実施の形態の半導体装置の構成について説明する。

　本実施の形態の半導体装置は、第１のリードフレーム１および第２のリードフレーム２を備えており、リードフレームに関して２層構造を持っている。

　電気配線部５および制御電極配線部１４は、半導体素子４ａおよび４ｂと、リードフレーム１と、を電気的に接続している。

　層間接続部６は、第１のリードフレーム１と、第２のリードフレーム２と、を電気的に接続している。

　第１のリードフレーム１は、半導体素子４ａおよび４ｂを搭載するとともに、負極側外部電極１１、出力電極１２、正極側制御電極１３ａおよび負極側制御電極１３ｂを有しており、このような電極を外部に露出している。

　第２のリードフレーム２は、正極側外部電極１０を有しており、このような電極を外部に露出している。

　放熱板３は、第２のリードフレーム２と平行に近接した位置に配置されている。

　そして、第１の絶縁樹脂７が放熱板３と、第２のリードフレーム２と、の間に配置されており、放熱板３および第２のリードフレーム２は電気的に絶縁されるとともに構造的に固定されている。

　封止樹脂９は、放熱板３の一部を露出させた状態で半導体装置を全体的に封止している。

　第１のリードフレーム１は、第２のリードフレーム２と平行に近接した位置に配置されている。

　そして、第２の絶縁樹脂８が第１のリードフレーム１と、第２のリードフレーム２と、の間に配置されており、第１のリードフレーム１および第２のリードフレーム２は電気的に絶縁されるとともに構造的に固定されている。

　ここで、第１のリードフレーム１と、第２のリードフレーム２と、の間の距離（最大距離）Ｔｈが、５００［μｍ］以下であり５０［μｍ］以上であるようにする。

　その理由は、つぎに説明される通りである。

　すなわち、インダクタンス成分が相互インダクタンスによって相殺された後のインダクタンス値は、次式で簡易的に求めることができる。

　（数２）
　Ｌ＝１．２６・（Ｔｈ／Ｗ）・Ｄ　［ｎＨ］
　ここに、Ｌはインダクタンス値［ｎＨ］であり、Ｔｈは上述の通り第１のリードフレーム１と、第２のリードフレーム２と、の間の距離［ｍｍ］であり、Ｗは第１のリードフレーム１の幅［ｍｍ］であり、Ｄは第１のリードフレーム１の長さ［ｍｍ］である。

　出力１０ｋＷ以下の半導体装置を想定したＷ＝１０［ｍｍ］およびＤ＝５０［ｍｍ］である場合において、Ｔｈ＝０．０５～２［ｍｍ］についての計算結果を図５に示す。

　インダクタンス値Ｌについては、半導体装置が動作する際に発生するサージ電圧ΔＶも考慮された電圧Ｖ_ＣＥ（（数１）参照）が半導体素子４ａおよび４ｂの耐電圧を超えないような値である必要がある。

　たとえば、半導体素子４ａおよび４ｂの耐電圧を一般的な値である６００［Ｖ］であると想定し、（システムがたとえば破壊される最小の負荷）／（システムを安全に利用できる最大の負荷）として定義される安全率を考慮すると、電圧Ｖ_ＣＥが４８０［Ｖ］を超えない設計が必要である。

　上記の、半導体素子４ａおよび４ｂの耐電圧が６００［Ｖ］である場合は、コンデンサ１０３（図７参照）の直流電圧Ｅｄは４５０［Ｖ］程度はあると想定されるため、許容されるサージ電圧ΔＶは３０［Ｖ］（＝４８０［Ｖ］－４５０［Ｖ］）程度である。

　ここで、ターンオフ時の半導体素子４ａおよび４ｂの電流変化率の大きさｄｉ／ｄｔは、ＩＧＢＴなどのＳｉデバイスでは一般的に１［Ａ／ｎｓ］程度であるが、ＳｉＣまたはＧａＮなどを利用する高速デバイスではより大きな１０［Ａ／ｎｓ］程度である、と想定しなければならない。

　もしも仮に、たとえば、ｄｉ／ｄｔが１０［Ａ／ｎｓ］程度であり、インダクタンス値Ｌが１０［ｎＨ］程度であるとすると、サージ電圧ΔＶは１００［Ｖ］（＝１０［ｎＨ］×１０［Ａ／ｎｓ］）程度であり、半導体素子４ａおよび４ｂが破壊する恐れがある。

　そこで、距離Ｔｈを５００［μｍ］（＝０．５［ｍｍ］）以下とすれば、インダクタンス値Ｌは図５に示されているように３［ｎＨ］以下となるので、サージ電圧ΔＶは３０［Ｖ］（＝３［ｎＨ］×１０［Ａ／ｎｓ］）以下となる。

　したがって、第１のリードフレーム１と、第２のリードフレーム２と、の間の距離Ｔｈは、５００［μｍ］以下であるようにする。

　さらに、電力用半導体装置では、たとえば１５００［Ｖ］以上の高い電圧における絶縁性を確保する必要がある。

　そこで、第１のリードフレーム１と、第２のリードフレーム２と、の間の距離Ｔｈは、５０［μｍ］以上であるようにする。

　その理由は、もしも仮に距離Ｔｈが５０［μｍ］未満であるとすると、第２の絶縁樹脂８に存在する微小欠陥、および／または第１のリードフレーム１および第２のリードフレーム２の表面に存在する微小な凹凸に起因する絶縁破壊を防ぐことが困難になるからである。

　もちろん、以下でも同様であるが、種々の数値は具体的な一例である。

　つぎに、主として図４（ａ）～（ｅ）を参照しながら、第１のリードフレーム１、第２のリードフレーム２、電気配線部５および層間接続部６、ならびに半導体素子４ａおよび４ｂの形状について具体的に説明し、これらの位置関係についても具体的に説明する。

　第１のリードフレーム１は、図４（ａ）に示されているような形状を有している。

　第１のリードフレーム１は、第１の島状部１ａ、第２の島状部１ｂおよび第３の島状部１ｃを有している。第１の島状部１ａは、半導体素子４ａを搭載している。第２の島状部１ｂは、出力電極１２を有し、半導体素子４ｂを搭載している。第３の島状部１ｃは、負極側外部電極１１を有している。

　第１の島状部１ａは、矩形の形状である。

　第２の島状部１ｂの、出力電極１２を除く本体部１ｂｘは、矩形の形状である。

　第３の島状部１ｃの、負極側外部電極１１を除く本体部１ｃｘは、矩形の形状である。

　一点鎖線は、第１の島状部１ａ、本体部１ｂｘおよび本体部１ｃｘの中心線ＣＬ１を示しており、その方向は第１の島状部１ａから入った電流が流れる方向と同一である。

　第１の島状部１ａ、ならびに本体部１ｂｘおよび１ｃｘの幅Ｗ１は、中心線ＣＬ１と直交する方向の幅を示している。

　第２のリードフレーム２は、図４（ｂ）に示されているような形状を有している。

　第２のリードフレーム２の、正極側外部電極１０を除く本体部２ｘは、矩形の形状である。

　一点鎖線は、本体部２ｘの中心線ＣＬ２を示しており、その方向は正極側外部電極１０から入った電流が流れる方向と同一である。

　本体部２ｘは、絶縁層としての第２の絶縁樹脂８を介して第１のリードフレーム１が近接する部分である。

　本体部２ｘの幅Ｗ２は、中心線ＣＬ２と直交する方向の幅を示している。

　電気配線部５および層間接続部６は、図４（ｃ）に示されているような形状を有している。

　電気配線部５は、部分５ａおよび５ｂを有している。部分５ａは半導体素子４ａと、第２の島状部１ｂと、を電気的に接続している。部分５ｂは半導体素子４ｂと、第３の島状部１ｃと、を電気的に接続している。

　層間接続部６は、第１の島状部１ａと、第２のリードフレーム２と、を電気的に接続している。

　一点鎖線は、電気配線部５および層間接続部６の中心線ＣＬ３を示しており、その方向は層間接続部６から入った電流が流れる方向と同一である。

　電気配線部５の最大幅Ｗ５１および最小幅Ｗ５２（＞Ｗ５１）、ならびに層間接続部６の幅Ｗ６は、中心線ＣＬ３と直交する方向の幅を示している。

　半導体素子４ａは、半導体素子４ｂと同様に、図４（ｄ）に示されているような形状を有している。

　もちろん、半導体素子４ａおよび４ｂの形状は、本実施の形態では正方形であるが、たとえば、長方形であってもよい。

　二つの一点鎖線は、半導体素子４ａの中心線を示しており、半導体素子４ａの中心点ＣＰ１を通っている。

　ここに、点線は、電気配線部５の形状を示す仮想線を示している。

　半導体素子４ａの幅Ｗ４は、中心線ＣＬ１～ＣＬ３と直交する方向の幅を示している。

　組み立て後の第１のリードフレーム１、第２のリードフレーム２、電気配線部５および層間接続部６、ならびに半導体素子４ａおよび４ｂは、図４（ｅ）に示されているような位置関係にある。

　幅Ｗ４の５０％程度の距離以内の誤差を許容して、上述の如き中心線および中心点は全て同一線上に配置されている。

　そのため、第１のリードフレーム１、電気配線部５および層間接続部６、ならびに半導体素子４ａおよび４ｂの内部に流れる電流の方向が第２のリードフレーム２の内部に流れる電流の方向と対向するので、第１のリードフレーム１がもつインダクタンス成分と、第２のリードフレーム２がもつインダクタンス成分と、は相互インダクタンスにより相殺する。

　つぎに、主として図３（ａ）および（ｂ）を参照しながら、電気配線部５および層間接続部６の形状についてさらに具体的に説明する。

　はじめに、電気配線部５の形状について説明する。

　すなわち、上述のようにインダクタンス成分を相互インダクタンスにより相殺するためには、半導体素子４ａの上面と、第２のリードフレーム２の上面と、の間の距離Ｈ１、および電気配線部５の上面と、第２のリードフレーム２の上面と、の間の距離（最大距離）Ｈ２が５０μｍ以上であって５００μｍ以下である構成が望ましい。

　しかしながら、距離Ｈ１は、第１のリードフレーム１の厚みおよび半導体素子４ａの厚みが加算された距離よりも小さくはできない。

　そして、距離Ｈ２は、第１のリードフレーム１の厚みおよび半導体素子４ａの厚みが加算された距離よりも小さくはできないばかりでなく、耐電圧を確保するために半導体素子４ａの厚み以上の距離がさらに加算されざるを得ない。

　したがって、上記の構成を実現することは、困難である。

　そこで、電気配線部５は平板を曲げた形状であり、本体部１ｂｘおよび１ｃｘの幅Ｗ１と、本体部１ｂｘおよび１ｃｘと電気的に接続される部分５ａおよび５ｂの幅Ｗ５２と、は実質的に同じである構成を利用する。

　すると、相互インダクタンスを発生させるための面積が増加するので、電気配線部５においてインダクタンス成分を相互インダクタンスにより相殺することができる。

　つぎに、層間接続部６の形状について説明する。

　すなわち、上述のようにインダクタンス成分を相互インダクタンスにより相殺するためには、層間接続部６の上面と、第２のリードフレーム２の上面と、の間の距離（最大距離）が５０μｍ以上であって５００μｍ以下である構成が望ましい。

　しかしながら、第１のリードフレーム１の厚みおよび第２の絶縁樹脂８の厚みが存在するので、上記の構成を実現することはやはり困難である。

　そこで、層間接続部６は平板を曲げた形状であり、第１の島状部１ａの幅Ｗ１と、層間接続部６の、第１の島状部１ａと電気的に接続される部分の幅Ｗ６と、は実質的に同じである構成を利用する。

　すると、相互インダクタンスを発生させるための面積が増加するので、層間接続部６においてもインダクタンス成分を相互インダクタンスにより相殺することができる。

　つぎに、本実施の形態の半導体装置の構成要素の材料などについて具体的に説明する。

　第１のリードフレーム１および第２のリードフレーム２は、Ｃｕ、Ａｌ、またはこれらの内の何れかを主体とした合金などで構成されている。もちろん、第１のリードフレーム１および第２のリードフレーム２の一部または全部の表面は、Ａｇ、ＳｎまたはＳｎＢｉなどで処理されていてもよい。

　放熱板３は、Ｃｕ、Ａｌ、またはこれらの内の何れかを主体とした合金などで構成されている。

　半導体素子４ａおよび４ｂは、Ｓｉ、ＳｉＣ、ＧａＮまたはＧａＡｓなどで構成されており、たとえばトランジスターまたはダイオードである。

　電気配線部５および層間接続部６は、Ｃｕ、Ａｌ、またはこれらの内の何れかを主体とした合金などで構成されている。

　第１の絶縁樹脂７および第２の絶縁樹脂８は、たとえば、シリカ、ＡｌＮ、Ａｌ_２Ｏ_３またはＢＮなどの無機成分がエポキシ、シリコーンまたはポリイミドなどの樹脂成分に混合された公知の材料で構成されている。第１の絶縁樹脂７および第２の絶縁樹脂８の熱伝導率は２Ｗ／ｍＫ以上であることが望ましい。その理由は、半導体素子４ａおよび４ｂから発生する熱は第１の絶縁樹脂７および第２の絶縁樹脂８の２層の絶縁樹脂を通過するので、もしも仮にこれらの熱伝導率が２Ｗ／ｍＫ未満であるとすると、半導体素子４ａおよび４ｂから発生する熱を十分に放熱板３に伝えることが困難になるからである。

　封止樹脂９は、たとえば、無機成分がエポキシ、シリコーンまたはポリイミドなどの主体となる樹脂成分に混合された公知の材料で構成されている。

　制御電極配線部１４は、Ａｕ、ＡｌまたはＣｕなどで構成されており、たとえば線状の素材を曲げることによって形成された部材である。

　つぎに、主として図２（ａ）～（ｆ）を参照しながら、本実施の形態の半導体装置の製造方法について具体的に説明する。

　（第１工程）
　図２（ａ）に示されているように、所望の形状になるように加工された第２の絶縁樹脂８を、第２のリードフレーム２の上にラミネートする。

　（第２工程）
　図２（ｂ）に示されているように、準備された第１のリードフレーム１を、上記の第１工程の完成物の上部に配置する。

　そして、プレス装置を利用して温度および圧力を印加し、その後に恒温槽などを利用して第２の絶縁樹脂８を硬化させる。

　（第３工程）
　図２（ｃ）に示されているように、準備された半導体素子４ａおよび４ｂを、上記の第２工程の完成物の上部に配置する。

　半導体素子４ａおよび４ｂと第１のリードフレーム１との間には、たとえば、（１）Ｓｎ、Ｚｎ、ＡｇまたはＡｕなどの内の何れかを主体とした金属材料、および（２）エポキシまたはシリコーンなどの内の何れかを主体とした樹脂材料である接合材料（図示省略）が、利用される。

　（第４工程）
　図２（ｄ）に示されているように、準備された電気配線部５および層間接続部６を、上記の第３工程の完成物の上部に配置する。

　半導体素子４ａおよび４ｂ、ならびに第１のリードフレーム１と、電気配線部５と、の接合については、板状の材料を曲げたクリップ、線状の材料を曲げたワイヤーまたはリボン状の材料を曲げたリボンを利用して行えばよい。

　そのような接合は、（１）クリップを利用する場合には、はんだ接合または導電性樹脂材料による接着によって行えばよいが、溶接、超音波接合または金属拡散接合などによって行ってもよく、（２）ワイヤーまたはリボンを利用する場合には、超音波接合によって行えばよいが、溶接、金属拡散接合、はんだ接合または導電性樹脂材料による接着などによって行ってもよい。

　第１のリードフレーム１および第２のリードフレーム２と、層間接続部６と、の接合についても、上記の接合と同様に行えばよい。

　（第５工程）
　図２（ｅ）に示されているように、第１の絶縁樹脂７がその上にあらかじめラミネートされた放熱板３を、上記の第４工程の完成物の下部に配置する。

　本工程は、つぎの第６工程で使用される封止用金型内で行う。

　（第６工程）
　図２（ｆ）に示されているように、上記の第５工程の完成物を、公知のトランスファーモールド工法によって封止樹脂９で封止する。

　そして、第１の絶縁樹脂７がその上にラミネートされた放熱板３を所定の位置に固定し、その後に恒温槽などを利用して第１の絶縁樹脂７および封止樹脂９を硬化させる。

　もちろん、上記の製造方法は、具体的な一例である。

　（実施の形態２）
　つぎに、図６を主として参照しながら、実施の形態２の半導体装置の構成および動作について説明する。

　なお、図６は、本発明における実施の形態２の半導体装置の模式的な上面図である。

　本実施の形態の半導体装置の構成および動作は、上述の実施の形態１の半導体装置の構成および動作と類似している。

　ただし、実施の形態１の半導体装置は２個の半導体素子４ａおよび４ｂを搭載していたが、本実施の形態の半導体装置は４個の半導体素子２０ａ、２０ｂ、２１ａおよび２１ｂを搭載している。

　半導体素子２０ａおよび２０ｂは、Ｓｉ、ＳｉＣ、ＧａＮまたはＧａＡｓなどで構成されており、たとえばトランジスターである。

　半導体素子２１ａおよび２１ｂは、Ｓｉ、ＳｉＣ、ＧａＮまたはＧａＡｓなどで構成されており、たとえば、トランジスターである半導体素子２０ａおよび２０ｂとそれぞれ逆並列に接続されているダイオードである。

　電気配線部２５は、部分２５ａおよび２５ｂを有している。部分２５ａは半導体素子２０ａおよび２１ａと、第２の島状部１ｂと、を電気的に接続している。部分２５ｂは半導体素子２０ｂおよび２１ｂと、第３の島状部１ｃと、を電気的に接続している。

　部分２５ａは半導体素子２０ａおよび２１ａに接合される部分がそれぞれ形成されるように二またに分割されており、部分２５ｂは半導体素子２０ｂおよび２１ｂに接合される部分がそれぞれ形成されるように二またに分割されている。

　部分２５ａおよび２５ｂがこのように二またに分割されているので、電流密度の偏りが減少し、インダクタンス成分を相互インダクタンスにより効果的に相殺することができる。

　上述の実施の形態１および２の半導体装置は、十分に不要なインダクタンス成分を低減することでスイッチング時に発生するサージ電圧を低減させるので、電圧定格の低い半導体素子を用いることができ、小形で安価な半導体装置を構成することが可能である。

　さらに、上記の半導体装置は、外部機器の誤動作につながりやすいノイズも低減でき、ＳｉＣ、ＧａＮまたはＧａＡｓなどを利用する高速スイッチング性能を有するインバータなどの性能を十分に発揮させることができる。

　なお、第１の絶縁樹脂７は第２のリードフレーム２の表面コーティングであってもよく、第２の絶縁樹脂８は第１のリードフレーム１および／または第２のリードフレーム２の表面コーティングであってもよく、第１のリードフレーム１、第２のリードフレーム２、第１の絶縁樹脂７および第２の絶縁樹脂８は一体であってもよい。

　本発明における半導体装置は、不要なインダクタンス成分をより低減することが可能であり、インバータなどの電力変換装置に利用される半導体装置に利用する目的に有用である。

　１　第１のリードフレーム
　２　第２のリードフレーム
　３　放熱板
　４ａ、４ｂ　半導体素子
　５　電気配線部
　６　層間接続部
　７　第１の絶縁樹脂
　８　第２の絶縁樹脂
　９　封止樹脂
　１０　正極側外部電極
　１１　負極側外部電極
　１２　出力電極
　１３ａ　正極側制御電極
　１３ｂ　負極側制御電極
　１４　制御電極配線部

Claims

　第１および第２の半導体素子を搭載する第１のリードフレームと、
　前記第１のリードフレームと平行に配置された第２のリードフレームと、
　前記第１のリードフレームと、前記第２のリードフレームと、の間に配置された第２の絶縁樹脂と、
　前記第１および第２の半導体素子と、前記第１のリードフレームと、前記第２のリードフレームと、を封止する封止樹脂と、
　前記第１および第２の半導体素子と、前記第１のリードフレームと、を電気的に接続する電気配線部と、
　前記第１のリードフレームと、前記第２のリードフレームと、を電気的に接続する層間接続部と、
を備えることを特徴とする、半導体装置。
　前記第２のリードフレームと平行に配置された放熱板と、
　前記第２のリードフレームと、前記放熱板と、の間に配置された第１の絶縁樹脂と、
を備え、
　前記封止樹脂は、前記放熱板を封止し、
　前記第１のリードフレームは、前記第１の半導体素子を搭載する第１の島状部と、出力電極を有し、前記第２の半導体素子を搭載する第２の島状部と、正極側外部電極および負極側外部電極の内の一方を有する第３の島状部と、を有し、
　前記第２のリードフレームは、前記正極側外部電極および前記負極側外部電極の内の他方を有し、
　前記電気配線部は、前記第１の半導体素子と、前記第２の島状部と、を電気的に接続し、前記第２の半導体素子と、前記第３の島状部と、を電気的に接続し、
　前記層間接続部は、前記第１の島状部と、前記第２のリードフレームと、を電気的に接続することを特徴とする、請求項１記載の半導体装置。
　前記第１のリードフレームと、前記第２のリードフレームと、の間の距離は、５０μｍ以上５００μｍ以下であることを特徴とする、請求項１または２記載の半導体装置。
　前記第１の島状部は、矩形の形状であり、
　前記第２の島状部の、前記出力電極を除く本体部は、矩形の形状であり、
　前記第３の島状部の、前記正極側外部電極および前記負極側外部電極の内の一方を除く本体部は、矩形の形状であり、
　前記第２のリードフレームの、前記正極側外部電極および前記負極側外部電極の内の他方を除く本体部は、矩形の形状であり、
　前記第１の島状部の中心線と、前記第２の島状部の本体部の中心線と、前記第３の島状部の本体部の中心線と、前記第２のリードフレームの本体部の中心線と、前記電気配線部の中心線と、前記層間接続部の中心線と、は、同一線上に配置されており、
　前記第１および第２の半導体素子の中心点は、前記同一線上に配置されていることを特徴とする、請求項２記載の半導体装置。
　前記電気配線部は、平板を曲げた形状であり、
　前記第２の島状部の、前記出力電極を除く本体部は、矩形の形状であり、
　前記第３の島状部の、前記正極側外部電極および前記負極側外部電極の内の一方を除く本体部は、矩形の形状であり、
　前記第２の島状部の本体部の電流方向と直交する方向の幅と、前記第３の島状部の本体部の電流方向と直交する方向の幅と、前記電気配線部の、前記第２および第３の島状部と電気的に接続される部分の電流方向と直交する方向の幅と、は、同じであることを特徴とする、請求項２記載の半導体装置。
　前記層間接続部は、平板を曲げた形状であり、
　前記第１の島状部は、矩形の形状であり、
　前記第１の島状部の電流方向と直交する方向の幅と、前記層間接続部の、前記第１の島状部と電気的に接続される部分の電流方向と直交する方向の幅と、は、同じであることを特徴とする、請求項２記載の半導体装置。
　３相モータ用電力変換装置に利用される半導体装置であって、
　前記出力電極は、前記３相モータのＵ相、Ｖ相およびＷ相電極の内の一に接続される電極である、請求項２記載の半導体装置。