WO2014030453A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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増田　健良
雄 斎藤
健二 平塚
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Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device, and particularly to a method for manufacturing a silicon carbide semiconductor device having a silicon carbide substrate in which a trench is formed.
  • Patent Document 1 a method for manufacturing a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a silicon carbide substrate with a trench formed therein is disclosed.
  • the trench is formed as follows. First, a silicon oxide film is formed on a silicon carbide substrate by a CVD (Chemical Vapor Deposition) method. A resist film having a predetermined opening pattern is formed on the silicon oxide film by using a photolithography method. By etching the silicon oxide film using this resist film as a mask, a mask layer having an opening pattern is formed on the silicon carbide substrate. A preliminary trench is formed in the silicon carbide substrate by RIE using this mask layer as a mask. Next, thermal etching is performed to form a final trench in the silicon carbide substrate.
  • CVD Chemical Vapor Deposition
  • an etching residue may exist on the silicon carbide substrate in the opening pattern.
  • thermal etching is performed in a state where a residue exists on the silicon carbide substrate, a protrusion corresponding to the residue can be formed in the trench. That is, the surface of the trench may be roughened.
  • the breakdown voltage of the silicon carbide semiconductor device may be reduced.
  • RIE is performed prior to thermal etching, the residue can be removed to some extent, but due to a residue newly generated by a reaction product of RIE, the residue can be sufficiently removed. Have difficulty.
  • the surface roughness caused by RIE may cause surface roughness after the subsequent thermal etching, and may cause a decrease in breakdown voltage as described above.
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of suppressing a decrease in breakdown voltage due to surface roughness in a trench. Is to provide.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention includes the following steps.
  • a silicon carbide substrate having a main surface covered with a silicon dioxide layer is prepared.
  • a photoresist layer having a pattern is formed on the silicon dioxide layer.
  • an opening exposing a part of the main surface is formed in the silicon dioxide layer.
  • Etching residue is present on a portion of the main surface exposed by the opening.
  • Residues are removed by plasma etching in which only an inert gas is introduced.
  • a reactive gas is supplied under heating to the silicon carbide substrate having the main surface covered with the silicon dioxide layer in which the opening is formed.
  • a trench having a sidewall surface is formed.
  • a gate insulating film is formed on the side wall surface of the trench.
  • a gate electrode is formed on the gate insulating film.
  • the gas introduced in the plasma etching for removing the residue is only the inert gas.
  • the plasma etching is performed in an atmosphere having a residual oxygen amount of 1% or less.
  • production of the new residue by an oxidation reaction can be suppressed.
  • the reactive gas contains a halogen gas.
  • thermal etching can be performed using a reaction between a halogen gas and silicon carbide.
  • the reactive gas contains oxygen gas.
  • oxygen gas oxygen gas
  • the number density of protrusions having a height of 10 nm or more is 1 cm ⁇ 2 or less on the main surface where the trench is formed.
  • the fall of the proof pressure resulting from the surface roughness in a trench can fully be suppressed.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 2 is a partial perspective view schematically showing a shape of a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 11 is a partially enlarged view of FIG. 10 and shows the presence of a residue.
  • FIG. 11 is a partially enlarged view of FIG. 10 and shows the presence of a residue.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 20 is a view showing a crystal structure of a (11-20) plane along line XIX-XIX in FIG.
  • FIG. 20 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG. 17 in the (11-20) plane.
  • FIG. 18 is a view of the composite surface of FIG. 17 viewed from the (01-10) plane.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG.
  • MOSFET 201 silicon carbide semiconductor device of the present embodiment includes an epitaxial substrate 101 (silicon carbide substrate), a gate oxide film 91 (gate insulating film), a gate electrode 92, Interlayer insulating film 93, source electrode 94, source wiring layer 95, and drain electrode 98 are provided.
  • Epitaxial substrate 101 is made of silicon carbide, and preferably has polytype 4H.
  • the epitaxial substrate 101 includes a single crystal substrate 80 and an epitaxial layer that is provided thereon and forms the main surface MS. This epitaxial layer has an n drift layer 81, a p base layer 82, an n region 83, and a p contact region 84.
  • Single crystal substrate 80 has n-type (first conductivity type).
  • N drift layer 81 is an epitaxial layer formed on single crystal substrate 80.
  • N drift layer 81 has n type.
  • the impurity concentration of n drift layer 81 is preferably lower than the impurity concentration of single crystal substrate 80.
  • the donor concentration of n drift layer 81 is preferably not less than 1 ⁇ 10 15 cm ⁇ 3 and not more than 5 ⁇ 10 16 cm ⁇ 3 , for example, 8 ⁇ 10 15 cm ⁇ 3 .
  • the p base layer 82 has p type.
  • the p base layer 82 is provided on the n drift layer 81.
  • the impurity concentration of the p base layer 82 is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • N region 83 has n type.
  • N region 83 is provided on p base layer 82 so as to be separated from n drift layer 81 by p base layer 82.
  • the p contact region 84 has p type. The p contact region 84 is connected to the p base layer 82.
  • a trench TR is provided on the surface of the epitaxial substrate 101 opposite to the single crystal substrate 80 (upper surface in FIG. 1), that is, the main surface MS.
  • Trench TR has side wall surface SW and bottom surface BT.
  • Sidewall surface SW passes through n region 83 and p base layer 82 and reaches n drift layer 81.
  • Sidewall surface SW includes the channel surface of MOSFET 201 on p base layer 82.
  • the side wall surface SW is inclined with respect to the main surface MS (upper surface in FIG. 1) of the epitaxial substrate 101, whereby the trench TR expands in a tapered shape toward the opening.
  • the plane orientation of the side wall surface SW is preferably inclined at 50 ° or more and 65 ° or less with respect to the (000-1) plane.
  • side wall surface SW has a predetermined crystal plane (also referred to as a special plane), particularly in a portion on p base layer 82. Details of the special surface will be described later.
  • Bottom surface BT is located on n drift layer 81. In the present embodiment, it has a flat shape substantially parallel to main surface MS of epitaxial substrate 101.
  • the gate oxide film 91 covers each of the side wall surface SW and the bottom surface BT of the trench TR.
  • the gate electrode 92 is provided on the gate oxide film 91.
  • Source electrode 94 is in contact with each of n region 83 and p contact region 84.
  • the source wiring layer 95 is in contact with the source electrode 94.
  • Source wiring layer 95 is, for example, an aluminum layer.
  • the interlayer insulating film 93 insulates between the gate electrode 92 and the source wiring layer 95.
  • n drift layer 81 is formed by epitaxial growth of silicon carbide on single crystal substrate 80.
  • the plane of the single crystal substrate 80 on which epitaxial growth is performed preferably has an off angle within 8 degrees from the ⁇ 000-1 ⁇ plane, and more preferably has an off angle within 8 degrees from the (000-1) plane. preferable.
  • Epitaxial growth can be performed by a CVD (Chemical Vapor Deposition) method.
  • the source gas for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) can be used. At this time, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as impurities.
  • an epitaxial substrate 101 is obtained by forming a p base layer 82 and an n region 83 on an n drift layer 81. These can be formed by ion implantation on the entire surface of the n drift layer 81, for example.
  • an impurity for imparting p-type such as aluminum (Al)
  • Al aluminum
  • n region 83 an impurity for imparting n-type, such as phosphorus (P)
  • epitaxial growth may be used with the addition of impurities.
  • a resist layer 60 is formed on the n region 83 of the epitaxial substrate 101.
  • the resist layer 60 is exposed and developed.
  • a resist layer 61 (FIG. 6) having an opening corresponding to the position where the p contact region 84 is to be formed is formed.
  • the p contact region 84 is formed by ion implantation using the resist layer 61.
  • the resist layer 61 is removed (FIG. 7).
  • a heat treatment for activating the impurities is performed.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an argon (Ar) atmosphere.
  • mask layer 40 (silicon dioxide layer) is formed on main surface MS including n region 83 and p contact region 84.
  • the epitaxial substrate 101 having the main surface MS covered with the mask layer 40 is prepared.
  • mask layer 40 is formed by thermal oxidation of main surface MS.
  • a photoresist layer 30 having a pattern is formed on the mask layer 40 by applying, drying, exposing and developing a photoresist. The opening of the pattern is formed corresponding to the position of trench TR (FIG. 1).
  • an opening OP exposing a part of the main surface MS is formed in the mask layer 40 by etching using the photoresist layer 30 as a mask.
  • the photoresist layer 30 is removed (FIG. 10).
  • the residue RS generated during the etching for forming the opening OP exists on a part of the main surface MS exposed by the opening OP.
  • This residue RS is removed by plasma etching in which only an inert gas is introduced.
  • the plasma etching is performed in an atmosphere having a residual oxygen amount of about 1% or less.
  • the pressure of plasma etching is about 0.1 Pa after the etching chamber (not shown) is evacuated to about 1 ⁇ 10 ⁇ 4 Pa or less before plasma etching, the residual oxygen amount in the etching chamber during plasma etching is reduced. It can be about 1% or less.
  • a reactive gas is supplied under heating to the epitaxial substrate 101 having the main surface MS covered with the mask layer 40 in which the opening OP is formed.
  • trench TR is formed in main surface MS of epitaxial substrate 101.
  • the reactive gas for thermal etching preferably contains a halogen gas.
  • the halogen gas for example, chlorine gas can be used.
  • the reactive gas preferably contains oxygen gas.
  • a mixed gas of chlorine gas and oxygen gas is used as the reactive gas.
  • the temperature of epitaxial substrate 101 in the thermal etching is, for example, about 700 ° C. or higher and about 1000 ° C. or lower.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen gas, argon gas or helium gas can be used.
  • the heat treatment temperature is set to 700 ° C. or higher and 1000 ° C. or lower as described above, the etching rate of silicon carbide is about 70 ⁇ m / hour, for example.
  • the mask layer 40 made of silicon dioxide has a very high selectivity with respect to silicon carbide, so that it is not substantially etched during the etching of silicon carbide.
  • the mask layer 40 is removed by an arbitrary method such as etching.
  • the protrusion PR As shown in FIG. 13, due to the influence of the residue RS (FIG. 11) that existed before the thermal etching, the protrusion PR having a height HT of 10 nm or more is formed on the main surface MS where the trench TR is formed by the thermal etching. Can be formed.
  • the residue RS is at least partially removed as described above before the thermal etching, the generation of the protrusion PR is suppressed.
  • a value obtained by dividing the number of protrusions PR on the entire main surface MS of the epitaxial substrate 101 (FIG. 12) by the total area of the main surface MS of the epitaxial substrate 101 (FIG. 12), that is, the number density of the protrusions PR is 1 cm ⁇ 2 or less.
  • gate oxide film 91 is formed on sidewall surface SW and bottom surface BT of trench TR.
  • Gate oxide film 91 can be formed, for example, by thermal oxidation.
  • the temperature profile has, for example, conditions of a temperature of 1100 ° C. to 1300 ° C. and a holding time of about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate oxide film 91 and p base layer 82.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate oxide film 91.
  • the time during which this heating temperature is maintained is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate oxide film 91 and p base layer 82 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • a gate electrode 92 is formed on the gate oxide film 91.
  • gate electrode 92 is formed on gate oxide film 91 so as to fill the region inside trench TR with gate oxide film 91 interposed therebetween.
  • the gate electrode 92 can be formed by, for example, forming a conductor or doped polysilicon and CMP.
  • interlayer insulating film 93 is formed on gate electrode 92 and gate oxide film 91 so as to cover the exposed surface of gate electrode 92. Etching is performed so that openings are formed in the interlayer insulating film 93 and the gate oxide film 91. Through this opening, each of n region 83 and p contact region 84 is exposed on main surface MS. Next, source electrode 94 in contact with each of n region 83 and n contact region 84 is formed on main surface MS. A drain electrode 98 is formed on n drift layer 81 through single crystal substrate 80.
  • source wiring layer 95 is formed. Thereby, MOSFET 201 is obtained.
  • the gas introduced in the plasma etching for removing the residue RS is only an inert gas.
  • the gas introduced in the plasma etching for removing the residue RS is only an inert gas.
  • thermal etching can be performed with a small amount of residue RS. Therefore, the formation of the protrusion PR (FIG. 13) in the thermal etching is suppressed. Therefore, it is possible to suppress a decrease in breakdown voltage due to surface roughness in the trench TR.
  • the plasma etching is performed in an atmosphere having a residual oxygen amount of 1% or less.
  • the reactive gas includes a halogen gas.
  • thermal etching can be performed using a reaction between a halogen gas and silicon carbide.
  • the reactive gas includes oxygen gas.
  • carbon generated during the thermal etching is efficiently removed, so that the speed of the thermal etching can be increased.
  • the number density of projections PR (FIG. 13) having a height of 10 nm or more is 1 cm ⁇ 2 or less on main surface MS where trench TR is formed. As a result, it is possible to sufficiently suppress a decrease in breakdown voltage due to surface roughness in the trench TR.
  • the side wall surface SW preferably has a special surface, and this case will be described below.
  • the side wall surface SW having a special surface includes a surface S1 (first surface).
  • the plane S1 has a plane orientation ⁇ 0-33-8 ⁇ , and preferably has a plane orientation (0-33-8).
  • the side wall surface SW includes the surface S1 microscopically.
  • side wall surface SW further includes a surface S2 (second surface) microscopically.
  • the plane S2 has a plane orientation ⁇ 0-11-1 ⁇ , and preferably has a plane orientation (0-11-1).
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • TEM Transmission Electron Microscope
  • side wall surface SW has composite surface SR.
  • the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • Composite surface SR has a plane orientation ⁇ 0-11-2 ⁇ , preferably a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • the channel direction CD which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one cycle described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the C layer are separated from the (0-11-2) plane.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 19).
  • the single crystal structure periodically includes a structure (surface S1 portion) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis represents the angle D1 formed by the macroscopic plane orientation of the side wall surface SW having the channel surface and the (000-1) plane
  • the vertical axis represents the mobility MB.
  • the plot group CM corresponds to the case where the side wall surface SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 20 and 21, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface is fine. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 17) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the side wall surface SW may further include a surface S3 (third surface) in addition to the composite surface SR (shown in a simplified manner as a straight line in FIG. 24).
  • the off angle of the side wall surface SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of the side wall surface SW with respect to the (000-1) plane deviates from 62 °, which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • the side wall surface SW may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR.
  • a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • photoresist layer 40 mask layer (silicon dioxide layer), 80 single crystal substrate, 81 n drift layer, 82 p base layer, 83 n region, 84 p contact region, 91 gate oxide film (gate insulating film), 92 gate Electrode, 93 interlayer insulating film, 94 source electrode, 95 source wiring layer, 98 drain electrode, 101 epitaxial substrate (silicon carbide substrate), 201 MOSFET (silicon carbide semiconductor device), BT bottom surface, MS main surface, OP opening, PR Protrusion, RS residue, SW side wall, TR trench.
  • mask layer silicon dioxide layer
  • 80 single crystal substrate 81 n drift layer, 82 p base layer, 83 n region, 84 p contact region, 91 gate oxide film (gate insulating film), 92 gate Electrode, 93 interlayer insulating film, 94 source electrode, 95 source wiring layer, 98 drain electrode, 101 epitaxial substrate (silicon carbide substrate), 201 MOSFET (silicon carbide semiconductor device), BT bottom surface,

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Abstract

　二酸化珪素層（４０）によって被覆された主面（ＭＳ）を有する炭化珪素基板が準備される。二酸化珪素層（４０）に開口部（ＯＰ）がエッチングによって形成される。開口部（ＯＰ）において炭化珪素基板上にエッチングの残渣（ＲＳ）が存在する。不活性ガスのみが導入されるプラズマエッチングによって残渣（ＲＳ）が除去される。残渣（ＲＳ）が除去された後に、開口部（ＯＰ）が形成された二酸化珪素層（４０）によって被覆された炭化珪素基板に対して加熱下で反応性ガスの供給を行うことで、炭化珪素基板の主面（ＭＳ）にトレンチが形成される。

Description

炭化珪素半導体装置の製造方法
　この発明は、炭化珪素半導体装置の製造方法に関するものであり、特に、トレンチが形成された炭化珪素基板を有する炭化珪素半導体装置の製造方法に関するものである。
　国際公開第２０１２／０１７７９８号（特許文献１）によれば、トレンチが形成された炭化珪素基板を有するＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）の製造方法が開示されている。この方法によれば、たとえば次のようにトレンチが形成される。まず炭化珪素基板上にＣＶＤ（Chemical　Vapor　Deposition）法によってシリコン酸化膜が形成される。このシリコン酸化膜上に、フォトリソグラフィ法を用いて、所定の開口パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いてシリコン酸化膜がエッチングされることで、炭化珪素基板上に、開口パターンを有するマスク層が形成される。このマスク層をマスクとして用いたＲＩＥにより、炭化珪素基板に予備的なトレンチが形成される。次に熱エッチングが行われることで、炭化珪素基板に最終的なトレンチが形成される。
国際公開第２０１２／０１７７９８号
　上記方法において、エッチングによってシリコン酸化膜に開口パターンが設けられた際に、開口パターンにおいて炭化珪素基板上にエッチングの残渣が存在し得る。炭化珪素基板上に残渣が存在する状態で熱エッチングが行われると、この残渣に対応した突起がトレンチ内に形成され得る。すなわちトレンチの表面荒れが生じ得る。荒れた表面を有するトレンチ上にゲート絶縁膜が形成されると、炭化珪素半導体装置の耐圧が低下し得る。熱エッチングに先立って予備的にＲＩＥが行われる場合、上記残渣をある程度は除去し得るものの、ＲＩＥの反応生成物によって新たに発生する残渣などが原因となって、残渣を十分に除去することは困難である。またＲＩＥにより生じた表面荒れが、その後の熱エッチング後の表面荒れの原因となり、上記と同様に耐圧の低下を引き起こし得る。
　本発明は、このような課題を解決するために成されたものであり、この発明の目的は、トレンチ内の表面荒れに起因した耐圧の低下を抑制することができる炭化珪素半導体装置の製造方法を提供することである。
　本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。二酸化珪素層によって被覆された主面を有する炭化珪素基板が準備される。二酸化珪素層上に、パターンを有するフォトレジスト層が形成される。フォトレジスト層をマスクとして用いたエッチングによって、二酸化珪素層に、主面の一部を露出する開口部が形成される。開口部によって露出された主面の一部の上にエッチングの残渣が存在する。不活性ガスのみが導入されるプラズマエッチングによって残渣が除去される。残渣が除去された後に、開口部が形成された二酸化珪素層によって被覆された主面を有する炭化珪素基板に対して加熱下で反応性ガスの供給を行うことで、炭化珪素基板の主面に、側壁面を有するトレンチが形成される。トレンチの側壁面上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。
　この製造方法によれば、残渣の除去のためのプラズマエッチングにおいて導入されるガスが不活性ガスのみである。これにより、既存の残渣を除去する際に、化学反応によって新たな残渣が発生することを防止することができる。よって残渣の少ない状態で熱エッチングを行うことができる。よって、熱エッチングにより形成されるトレンチ内の表面荒れに起因した耐圧の低下を抑制することができる。
　好ましくは上記プラズマエッチングは、１％以下の残留酸素量を有する雰囲気下で行われる。これにより酸化反応による新たな残渣の発生を抑制することができる。
　好ましくは上記反応性ガスはハロゲンガスを含む。これにより熱エッチングを、ハロゲンガスと炭化珪素との反応を用いて行うことができる。
　好ましくは上記反応性ガスは酸素ガスを含む。これにより、熱エッチング中に生じる炭素が効率的に除去されるので、熱エッチングの速度を高めることができる。
　好ましくはトレンチが形成された主面上において、高さ１０ｎｍ以上の突起の数密度が１ｃｍ-2以下である。これにより、トレンチ内の表面荒れに起因した耐圧の低下を十分に抑制することができる。
　上記のように本発明によれば、トレンチ内の表面荒れに起因した耐圧の低下を抑制することができる。
本発明の実施の一形態における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す部分斜視図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１０の一部拡大図であり、残渣の存在を示す図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 特殊面を有する側壁面の微視的構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図１８の線ＸＩＸ－ＸＩＸに沿う（１１－２０）面の結晶構造を示す図である。 図１７の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図１７の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１７の変形例を示す図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　図１および図２に示すように、本実施の形態のＭＯＳＦＥＴ２０１（炭化珪素半導体装置）は、エピタキシャル基板１０１（炭化珪素基板）と、ゲート酸化膜９１（ゲート絶縁膜）と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを有する。エピタキシャル基板１０１は、炭化珪素からなり、好ましくはポリタイプ４Ｈを有する。エピタキシャル基板１０１は具体的には、単結晶基板８０と、その上に設けられることで主面ＭＳを構成しているエピタキシャル層とを有する。このエピタキシャル層は、ｎドリフト層８１と、ｐベース層８２と、ｎ領域８３と、ｐコンタクト領域８４とを有する。
　単結晶基板８０は、ｎ型（第１の導電型）を有する。ｎドリフト層８１は単結晶基板８０上に形成されたエピタキシャル層である。ｎドリフト層８１はｎ型を有する。ｎドリフト層８１の不純物濃度は、単結晶基板８０の不純物濃度よりも低いことが好ましい。ｎドリフト層８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
　ｐベース層８２はｐ型を有する。ｐベース層８２はｎドリフト層８１上に設けられている。ｐベース層８２の不純物濃度は、たとえば１×１０18ｃｍ-3である。ｎ領域８３はｎ型を有する。ｎ領域８３は、ｐベース層８２によってｎドリフト層８１から隔てられるようにｐベース層８２上に設けられている。ｐコンタクト領域８４はｐ型を有する。ｐコンタクト領域８４はｐベース層８２につながっている。
　エピタキシャル基板１０１の単結晶基板８０と反対の面（図１における上面）、すなわち主面ＭＳには、トレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはｎ領域８３およびｐベース層８２を貫通してｎドリフト層８１に至っている。側壁面ＳＷはｐベース層８２上において、ＭＯＳＦＥＴ２０１のチャネル面を含む。
　側壁面ＳＷはエピタキシャル基板１０１の主面ＭＳ（図１における上面）に対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、（０００－１）面に対して５０°以上６５°以下傾斜していることが好ましい。好ましくは側壁面ＳＷは、特にｐベース層８２上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。底面ＢＴはｎドリフト層８１上に位置している。本実施の形態においてはエピタキシャル基板１０１の主面ＭＳとほぼ平行な平坦な形状を有する。
　ゲート酸化膜９１は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆っている。ゲート電極９２はゲート酸化膜９１上に設けられている。ソース電極９４は、ｎ領域８３およびｐコンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。
　図３に示すように、単結晶基板８０上における炭化珪素のエピタキシャル成長によってｎドリフト層８１が形成される。単結晶基板８０の、エピタキシャル成長が行われる面は、｛０００－１｝面から８度以内のオフ角を有することが好ましく、（０００－１）面から８度以内のオフ角を有することがより好ましい。エピタキシャル成長はＣＶＤ（Chemical　Vapor　Deposition）法により行われ得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　図４に示すように、ｎドリフト層８１上にｐベース層８２およびｎ領域８３が形成されることでエピタキシャル基板１０１が得られる。これらの形成は、たとえばｎドリフト層８１の全面上へのイオン注入により行い得る。ｐベース層８２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
　図５に示すように、エピタキシャル基板１０１のｎ領域８３上にレジスト層６０が形成される。次にレジスト層６０に対する露光および現像が行われる。これにより、ｐコンタクト領域８４が形成されることになる位置に対応した開口を有するレジスト層６１（図６）が形成される。次にレジスト層６１を用いたイオン注入により、ｐコンタクト領域８４が形成される。次にレジスト層６１が除去される（図７）。次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン（Ａｒ）雰囲気である。
　図８を参照して、まず、ｎ領域８３およびｐコンタクト領域８４からなる主面ＭＳ上にマスク層４０（二酸化珪素層）が形成される。言い換えれば、マスク層４０によって被覆された主面ＭＳを有するエピタキシャル基板１０１が準備される。好ましくはマスク層４０は主面ＭＳの熱酸化により形成される。次にマスク層４０上に、パターンを有するフォトレジスト層３０が、フォトレジストの塗布、乾燥、露光および現像により形成される。パターンの開口部はトレンチＴＲ（図１）の位置に対応して形成される。
　図９に示すように、フォトレジスト層３０をマスクとして用いたエッチングによって、マスク層４０に、主面ＭＳの一部を露出する開口部ＯＰが形成される。次にフォトレジスト層３０が除去される（図１０）。
　図１１に示すように、開口部ＯＰによって露出された主面ＭＳの一部の上に、開口部ＯＰを形成するエッチングの際に生じた残渣ＲＳが存在する。この残渣ＲＳが、不活性ガスのみが導入されるプラズマエッチングによって除去される。なお残渣ＲＳのすべてが除去されることが好ましいが、必ずしも残渣ＲＳのすべてが除去される必要はない。好ましくは上記プラズマエッチングは、１％程度以下の残留酸素量を有する雰囲気下で行われる。たとえば、プラズマエッチング前にエッチングチャンバ（図示せず）を１×１０-4Ｐａ程度以下まで排気した後にプラズマエッチングの圧力を０．１Ｐａ程度とすると、プラズマエッチング中のエッチングチャンバ内の残留酸素量を１％程度以下とすることができる。
　図１２に示すように、開口部ＯＰが形成されたマスク層４０によって被覆された主面ＭＳを有するエピタキシャル基板１０１に対して、加熱下で反応性ガスの供給が行われる。これによりエピタキシャル基板１０１の主面ＭＳにトレンチＴＲが形成される。言い換えればトレンチＴＲが熱エッチングによって形成される。熱エッチングの反応性ガスはハロゲンガスを含むことが好ましい。ハロゲンガスとしては、たとえば塩素ガスを用い得る。また反応性ガスは酸素ガスを含むことが好ましい。たとえば、反応性ガスとして塩素ガスと酸素ガスとの混合ガスが用いられる。熱エッチングにおけるエピタキシャル基板１０１の温度は、たとえば７００℃程度以上１０００℃以下程度とされる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。この場合に、二酸化珪素から作られたマスク層４０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素のエッチング中に実質的にエッチングされない。
　好ましくは、トレンチＴＲの形成時に、側壁面ＳＷ上、特にｐベース層８２上において、特殊面が自己形成される。次にマスク層４０がエッチングなど任意の方法により除去される。
　図１３に示すように、熱エッチング前に存在していた残渣ＲＳ（図１１）の影響などによって、熱エッチングによってトレンチＴＲが形成された主面ＭＳ上において、高さＨＴが１０ｎｍ以上の突起ＰＲが形成され得る。本実施の形態においては熱エッチング前に、上述したように残渣ＲＳが少なくとも部分的に除去されるので、突起ＰＲの発生が抑制される。好ましくは、エピタキシャル基板１０１（図１２）の主面ＭＳの全体の面積によって、エピタキシャル基板１０１（図１２）の主面ＭＳの全体における突起ＰＲの数を除した値、すなわち突起ＰＲの数密度は、１ｃｍ-2以下である。
　図１４に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの上にゲート酸化膜９１が形成される。ゲート酸化膜９１は、たとえば熱酸化により形成され得る。
　ゲート酸化膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜９１とｐベース層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
　このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜９１とｐベース層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　図１５に示すように、ゲート酸化膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜９１を介して埋めるように、ゲート酸化膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰとによって行い得る。
　図１６を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート酸化膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート酸化膜９１に開口部が形成されるようにエッチングが行われる。この開口部により主面ＭＳ上においてｎ領域８３およびｐコンタクト領域８４の各々が露出される。次に主面ＭＳ上においてｎ領域８３およびｎコンタクト領域８４の各々に接するソース電極９４が形成される。ｎドリフト層８１上に、単結晶基板８０を介して、ドレイン電極９８が形成される。
　再び図１を参照して、ソース配線層９５が形成される。これにより、ＭＯＳＦＥＴ２０１が得られる。
　本実施の形態によれば、残渣ＲＳ（図１１）の除去のためのプラズマエッチングにおいて導入されるガスが不活性ガスのみである。これにより、既存の残渣ＲＳを除去する際に、化学反応によって新たな残渣ＲＳが発生することを防止することができる。よって残渣ＲＳの少ない状態で熱エッチングを行うことができる。よって、熱エッチングにおける突起ＰＲ（図１３）の形成が抑制される。よってトレンチＴＲ内の表面荒れに起因した耐圧の低下を抑制することができる。
　好ましくは上記プラズマエッチングは、１％以下の残留酸素量を有する雰囲気下で行われる。これにより酸化反応による新たな残渣ＲＳの発生を抑制することができる。好ましくは上記反応性ガスはハロゲンガスを含む。これにより熱エッチングを、ハロゲンガスと炭化珪素との反応を用いて行うことができる。好ましくは上記反応性ガスは酸素ガスを含む。これにより、熱エッチング中に生じる炭素が効率的に除去されるので、熱エッチングの速度を高めることができる。好ましくはトレンチＴＲが形成された主面ＭＳ上において、高さ１０ｎｍ以上の突起ＰＲ（図１３）の数密度が１ｃｍ-2以下である。これにより、トレンチＴＲ内の表面荒れに起因した耐圧の低下を十分に抑制することができる。
　次に上述した「特殊面」について詳しく説明する。上述したように、側壁面ＳＷは特殊面を有することが好ましく、以下、この場合について説明する。
　図１７に示すように、特殊面を有する側壁面ＳＷは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０－３３－８｝を有し、好ましくは面方位（０－３３－８）を有する。好ましくは側壁面ＳＷは面Ｓ１を微視的に含む。好ましくは側壁面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０－１１－１｝を有し、好ましくは面方位（０－１１－１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission　Electron　Microscope）を用いることができる。
　好ましくは側壁面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。複合面ＳＲは面方位｛０－１１－２｝を有し、好ましくは面方位（０－１１－２）を有する。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に、複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図１８に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図１９に示すように、（１１－２０）面（図１８の線ＸＩＸ－ＸＩＸの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図１９においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図２０に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図１９）に対応する。
　図２１に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２１においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２１においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図２２を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２２のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図２０および図２１に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２３に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１７）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図２４に示すように、側壁面ＳＷは複合面ＳＲ（図２４においては直線で単純化されて示されている。）に加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、側壁面ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　より具体的には側壁面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　３０　フォトレジスト層、４０　マスク層（二酸化珪素層）、８０　単結晶基板、８１　ｎドリフト層、８２　ｐベース層、８３　ｎ領域、８４　ｐコンタクト領域、９１　ゲート酸化膜（ゲート絶縁膜）、９２　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　ソース配線層、９８　ドレイン電極、１０１　エピタキシャル基板（炭化珪素基板）、２０１　ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＢＴ　底面、ＭＳ　主面、ＯＰ　開口部、ＰＲ　突起、ＲＳ　残渣、ＳＷ　側壁面、ＴＲ　トレンチ。

Claims (5)

  1. 　二酸化珪素層によって被覆された主面を有する炭化珪素基板を準備する工程と、
    　前記二酸化珪素層上に、パターンを有するフォトレジスト層を形成する工程と、
    　前記フォトレジスト層をマスクとして用いたエッチングによって、前記二酸化珪素層に、前記主面の一部を露出する開口部を形成する工程とを備え、前記開口部によって露出された前記主面の一部の上に前記エッチングの残渣が存在し、さらに
    　不活性ガスのみが導入されるプラズマエッチングによって前記残渣を除去する工程と、
    　前記残渣を除去する工程の後に、前記開口部が形成された前記二酸化珪素層によって被覆された前記主面を有する前記炭化珪素基板に対して加熱下で反応性ガスの供給を行うことで、前記炭化珪素基板の前記主面に、側壁面を有するトレンチを形成する工程と、
    　前記トレンチの前記側壁面上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  2. 　前記プラズマエッチングは、１％以下の残留酸素量を有する雰囲気下で行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記反応性ガスはハロゲンガスを含む、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記反応性ガスは酸素ガスを含む、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 　前記トレンチが形成された前記主面上において、高さ１０ｎｍ以上の突起の数密度が１ｃｍ-2以下である、請求項１～４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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