WO2014118864A1 - 半導体光学装置、および半導体光学装置の製造方法 - Google Patents

半導体光学装置、および半導体光学装置の製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor optical device and a method for manufacturing the semiconductor optical device.
  • semiconductor light emitting elements such as light emitting diodes and semiconductor light receiving elements such as photodiodes are known.
  • a light emitting diode and a photodiode are configured to include an n-type region, a p-type region, and in many cases, an active region disposed between these regions in a semiconductor chip.
  • individual semiconductor chips dies were each mounted on a package.
  • the surface is often formed by distributing and arranging individual semiconductor chips as points.
  • a semiconductor light emitting element such as a light emitting diode will be described as an example.
  • a set of point light sources is formed.
  • a traffic signal lamp in which a large number of light emitting diodes are distributed and arranged in a circular region is used.
  • a nearby observer can recognize that a large number of light emitting diodes are arranged in the circular light emitting region. It would be more desirable if the circular light emitting region can emit light uniformly.
  • a planar light-emitting source is desired for applications such as uniformly illuminating a wide area. For example, when a light emitting diode is used as a backlight of a liquid crystal display device, light emitted from the light emitting diode is introduced into a diffusion plate having a light scattering function to form a surface light source.
  • a light emitting diode (LED) using a nitride semiconductor such as GaN (gallium nitride) can emit ultraviolet light or blue light, and can emit light of three primary colors or white light by using a phosphor.
  • the light emitting diode has a semiconductor stack including at least an n-type semiconductor layer, an active layer for light emission, and a p-type semiconductor layer.
  • a nitride semiconductor is used for the semiconductor stack, for example, a sapphire substrate is used as a growth substrate on which the nitride semiconductor is grown. From the point of difficulty of epitaxial growth, an n-type layer is first grown on a normal growth substrate, and an active layer and a p-type layer are grown thereon.
  • the sapphire substrate Since the sapphire substrate has low thermal conductivity, it is inferior in heat dissipation and is not suitable for a device such as a high-power LED that inputs a large current.
  • a nitride semiconductor stack is grown on a sapphire growth substrate, a p-side electrode is formed on a p-type layer, and a support substrate such as silicon having high heat dissipation is attached thereon, and then the sapphire growth substrate side
  • the laser lift-off is used (for example, JPA 2006-128710) in which the epitaxial layer is partially decomposed to peel off the sapphire growth substrate.
  • an opaque support substrate such as silicon
  • An n-side electrode can be formed on the n-type semiconductor layer exposed when the sapphire growth substrate is peeled off. In this case, current can flow in the thickness direction of the semiconductor stack, which is effective in reducing the resistance of the current path.
  • the p-type electrode for example, a p-side transparent electrode and a reflective electrode are formed over almost the entire light emitting region of the p-type semiconductor layer.
  • the light extraction efficiency can be improved by reflecting the light emitted toward the support substrate.
  • the n-side electrode is formed on at least a part of the surface of the n-type semiconductor layer serving as a light emitting surface. The light emitted from the active layer is partly emitted directly from the n-type semiconductor layer, and part of the light is transmitted through the p-side transparent electrode formed on the p-type semiconductor layer and reflected by the reflective electrode. Released from.
  • a light emitting diode usually includes a growth substrate or a support substrate as part of its structure. If a light-emitting diode having an area of a certain size or more is to be constituted only by an epitaxial layer, the strength is usually insufficient. When peeling off the growth substrate, a support substrate is usually attached.
  • a plurality of single crystal semiconductor thin films are arranged in a predetermined plane to form a plane as an aggregate of light sources. For example, light emitting portions having a size of 100 ⁇ m are arranged at a pitch of 200 ⁇ m, and light emitting portions having a size of 10 ⁇ m are arranged at a pitch of 20 ⁇ m.
  • the surface of the light emitting region is made to have a desired shape.
  • Each light emitting part is formed by growing a semiconductor stack on a growth substrate via a sacrificial layer, mesa etching to form an island-shaped trapezoid pattern, and selectively etching the sacrificial layer to peel the semiconductor stack from the substrate Is done.
  • An object of the embodiment is to provide a semiconductor optical element having a novel configuration and capable of increasing the degree of freedom in designing an optically active surface.
  • a first conductive type first semiconductor layer having a first surface
  • a second conductive type second semiconductor layer having a second surface opposite to the first conductive type
  • the first semiconductor layer On the growth substrate, a first conductive type first semiconductor layer having a first surface, a second conductive type second semiconductor layer having a second surface opposite to the first conductive type, and the first semiconductor layer.
  • epitaxially growing a semiconductor stack having an active layer sandwiched between the second semiconductor layers Forming a second conductivity type side electrode on the second surface; Forming a first isolation groove penetrating from the second surface into the first semiconductor layer through the second semiconductor layer and the active layer; Bonding a support on the second conductivity type side electrode; Removing the growth substrate; Forming a first conductivity type side electrode on the exposed first surface; Separating the semiconductor stack from the support; Immersing the semiconductor stack in a solvent, applying ultrasonic waves, and dividing the semiconductor stack at the position of the first separation groove;
  • a method for manufacturing a semiconductor light emitting device including the above is
  • a semiconductor optical device having a new configuration is provided.
  • the degree of freedom in designing the optically active surface can be improved.
  • FIGS. 1A and 1AB are a schematic cross-sectional view and a schematic plan view showing the configuration of the light-emitting diode according to the first embodiment
  • FIG. 1B is a schematic cross-sectional view of the light-emitting diode according to the second embodiment
  • FIGS. It is a schematic sectional drawing which shows a modification.
  • FIG. 2A to 2N are cross-sectional views showing a process for manufacturing a semiconductor light emitting device according to an embodiment
  • FIG. 2AB is a schematic cross-sectional view showing a multiple quantum well structure.
  • FIG. 1A and 1AB are a cross-sectional view and a plan view showing a semiconductor light emitting device according to the first embodiment.
  • the n-type GaN layer 24 having a first surface facing the outside, the p-type GaN layer 28 having the second surface facing the outside, and the n-type GaN layer 24 and the p-type GaN layer 28 are sandwiched.
  • the GaN active layer 26 constitutes the semiconductor stack 20.
  • a p-side electrode 30 is formed on the second surface of the p-type GaN layer 28, and an n-side electrode 40 is formed on the first surface of the n-type GaN layer.
  • the semiconductor stack 20 has a rectangular planar shape.
  • the dimension of one side is 50 ⁇ m or less.
  • it is preferably 10 ⁇ m or more in consideration of the cutting allowance and the effective use of the epitaxial layer. That is, in the case of a square planar shape, the size range is from 10 ⁇ m square to 50 ⁇ m square. It is also possible to select an arbitrary parallelogram, for example, a rectangle.
  • the dimension from the lower surface of the p-side electrode 30 in the drawing to the upper surface of the n-side electrode 40 in the drawing is 4 ⁇ m to 10 ⁇ m.
  • the GaN semiconductor laminate having an in-plane dimension of 50 ⁇ m or less is small, it is easy to release stress and strain and is difficult to break. Even a thickness of about 4 ⁇ m has sufficient self-holding ability.
  • the side surface of the semiconductor stack 20 extends from the second surface of the p-type GaN layer 28 through the p-type GaN layer 28 and the GaN active layer 26 to reach the n-type GaN layer 24.
  • the n-type GaN layer 24 leaves a gap of 2 ⁇ m to 4 ⁇ m between the side surface 2 of G 1 and the first separation groove G 1 at a position facing the first separation groove G 1 from the first surface of the n-type GaN layer 24.
  • the side surface 4 of the 2nd separation groove G2 formed to the middle depth is included. These side surfaces 2 and 4 are etched surfaces (rough surfaces).
  • the width becomes narrower from the outer surface toward the inside in the thickness direction.
  • the in-plane dimensions increase from the outer surface toward the inside in the thickness direction.
  • FIG. 1B is a cross-sectional view of a semiconductor light emitting diode according to the second embodiment. Differences from the first embodiment will be mainly described.
  • the first separation groove G1 is formed from the second surface of the p-type GaN layer 28, the second separation groove G2 is formed from the first surface of the n-type GaN layer 24, and the separation groove is formed in the middle.
  • the second separation groove G2 is not formed. From the second surface of the p-type GaN layer 28 of the semiconductor stack 20, it penetrates the p-type GaN layer 28 and the GaN active layer 26, further penetrates into the n-type GaN layer 24, and is 2 ⁇ m to 4 ⁇ m between the first surface.
  • the first separation groove G1 is formed so as to leave a gap. Divide the chip by dividing the remaining thickness by external force. Accordingly, the side surface of the semiconductor stack 20 is constituted by the side surface 2 of the etched separation groove and the side surface 6 that is split.
  • FIG. 1A when a plurality of elements are dispersed in a solvent, the elements may collide with each other.
  • the shape of the side surface that is closer to the curved surface without the protruding portion is stronger against the collision.
  • 1A has side surfaces 2, 4, 6 and FIG. 1B has side surfaces 2, 6, the angle of the corner can be increased (for example, an obtuse angle), and each has an advantageous structure for collision. Due to the presence of the side surface 6, the structure is strong against collision between elements.
  • the first embodiment and the second embodiment are characterized in that a chip is formed only by epitaxial lamination, and a side surface is formed by an etching surface and a crystal crack surface.
  • FIG. 1C shows a configuration example of the p-side electrode 30.
  • a transparent electrode 31 such as ITO (indium tin oxide) and a reflective electrode 32 such as Ag (silver) are laminated on the surface of the p-type GaN layer 28, and TiW ( It is covered with a metal cap layer 33 formed by lamination of titanium tungsten) / Ti / Pt (platinum) / Au (gold).
  • the reflective electrode 32 can be formed of Ag, Al (aluminum), Rh (rhodium), Pd (palladium), an alloy thereof, or the like. *
  • FIG. 1D shows a configuration example of the surface of the n-type GaN layer 24.
  • a micro cone 23 for improving light extraction efficiency is formed on the surface of the n-type GaN layer 24, a micro cone 23 for improving light extraction efficiency is formed.
  • Various known examples can be arbitrarily adopted for the laminated structure.
  • a manufacturing process of the light emitting diode according to the first embodiment will be described with reference to FIGS. 2A to 2N.
  • a process of forming a semiconductor stack on a growth substrate using MOCVD metal organic chemical vapor deposition
  • a semiconductor device stack 20 including an n-type semiconductor layer 24, an active layer 26, and a p-type semiconductor layer 28 is grown on a C-plane sapphire substrate 10 via a buffer layer 21 and a base layer 22.
  • Each layer is made of a nitride semiconductor represented by Al x In y Ga 1-xy N (aluminum, indium, gallium, nitrogen, 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1).
  • Si silicon
  • Mg manganesium
  • thermal cleaning is performed by heating the sapphire substrate 10 in a MOCVD apparatus at 1000 ° C. for 10 minutes in a hydrogen atmosphere.
  • TMG trimethyl gallium
  • NH 3 3.3 SLM
  • the GaN low-temperature buffer layer 21 is formed on the sapphire substrate 10.
  • the temperature is raised to 1000 ° C. and held for 30 seconds to crystallize the GaN low-temperature buffer layer 21.
  • TMG trimethyl gallium
  • TMG trimethylgallium
  • NH 3 4.4 SLM
  • SiH 4 2.7 ⁇ 10 ⁇ 9 ⁇ mol / min
  • the active layer 26 is formed with a multiple quantum well structure, for example.
  • TMG 3.6 ⁇ mol / min
  • TMI trimethylindium
  • NH 3 4.4 SLM
  • the film thickness was about A 2.2 nm InGaN well layer 26w is grown.
  • the supply of TMI is stopped, TMG: 3.6 ⁇ mol / min, NH 3 : 4.4 SLM is supplied for 320 seconds on the substrate, and a GaN barrier layer 26 b having a film thickness of about 15 nm is grown.
  • a pair of the well layer 26w and the barrier layer 26b is repeatedly grown for five periods.
  • the temperature was raised to 870 ° C., and TMG: 8.1 ⁇ mol / min, TMA (trimethylaluminum): 7.5 ⁇ mol / min, NH 3 : 4.4 SLM, CP2Mg (biscyclopenta) Dienyl magnesium): 2.9 ⁇ 10 ⁇ 7 ⁇ mol / min is supplied for 5 minutes, and the p-type AlGaN cladding layer 28a is grown to a thickness of about 40 nm.
  • TMA 18 ⁇ mol / min
  • NH 3 4.4 SLM
  • CP2Mg 2.9 ⁇ 10 ⁇ 7 ⁇ mol / min
  • the film thickness is about A 150 nm p-type GaN layer 28b is grown.
  • the p-type AlGaN cladding layer 28a and the p-type GaN layer 28b may be collectively referred to as the p-type layer 28.
  • a photoresist pattern PR1 for p-side electrode patterning is formed on the p-type GaN layer 28b.
  • a p-side reflective electrode 32 including a Pt layer 32b having a thickness of 1 nm and an Ag layer 32r having a thickness of 150 nm is deposited on the p-type GaN layer 28b via the photoresist pattern PR1 by electron beam evaporation. Thereafter, the photoresist pattern PR1 is removed, and the electrode layer thereon is lifted off.
  • a photoresist pattern PR2 that defines a gap around the p-side reflective electrode 32 is formed on the p-type GaN layer 28b, and a metal cap layer containing Ti: 100 nm / Pt: 100 nm / Au: 200 nm. 33 is formed by electron beam evaporation or sputtering. Thereafter, the photoresist pattern PR2 is removed, and the metal cap layer 33 thereon is lifted off. The bottom surface of the Ag layer 32r is covered by the Pt layer, and the side and top surfaces are covered by the metal cap layer 33, so that the diffusion of Ag is suppressed. *
  • a photoresist pattern PR3 that covers the metal cap layer 33 covering the p-side reflective electrode 32 and opens a separation groove region between the adjacent metal cap layers 33 is formed.
  • the semiconductor stack 20 exposed from the photoresist pattern PR3 is etched by reactive ion etching (RIE) using Cl 2 gas until it penetrates the active layer 26 from the p-type GaN layer 28b and enters the n-type GaN layer 24, A first separation groove G1 is formed. For example, etching is performed for 2 minutes at a process pressure of 0.5 Pa, an antenna power of 550 W, a bias power of 500 W, and a Cl 2 supply amount of 20 sccm.
  • RIE reactive ion etching
  • the etching rate of the GaN film was set to about 440 nm / min, and the etching depth was set to about 1 ⁇ m.
  • the active layer 26 and the n-type GaN layer 24 are exposed on the side surface of the first separation groove G1.
  • the first separation groove G1 has a shape that becomes narrower with depth and wider toward the outside, and the inclined surface of the groove forms an obtuse angle with the semiconductor stacked surface (see FIG. 1A). Thereafter, the photoresist pattern PR3 is removed.
  • a metal cap layer 33 covering the p-side reflective electrode 32 is covered, a photoresist pattern PR4 exposing the first separation groove G1 is formed, and an insulation such as silicon oxide covering the surface of the first separation groove G1 is formed.
  • the protective film 3 is deposited by sputtering or the like with a film thickness of about 100 nm to 600 nm. Thereafter, the photoresist pattern PR4 is removed together with the insulating protective film deposited thereon.
  • a support substrate 51 made of Si or the like on which a fusion layer 52 such as In is formed is disposed above the metal cap layer 33 on the p-side reflective electrode 32, and the fusion layer 52 is melted to form a metal. Bonded to the cap layer 33.
  • the fusion layer 52 may be any layer that can exhibit physical support and can be removed by etching or the like thereafter.
  • KrF excimer laser light EL is irradiated from the sapphire substrate 10 side to peel off the sapphire substrate 10.
  • the laser light EL passes through the sapphire substrate 10 and is absorbed by the GaN layer.
  • the low-temperature buffer layer 21 (and the underlying GaN layer 22), which is a GaN layer in contact with the sapphire substrate 10, absorbs the laser light and decomposes to peel off the sapphire substrate 10. Ga remaining after the substrate is peeled off is washed with hot water or the like.
  • the surface of the n-type GaN layer 24 of the semiconductor stack 20 is immersed in an alkaline solution at 50 ° C. to 100 ° C. to form a recess 23 called a microcone.
  • the size of the microcone increases with the immersion time.
  • the processing time is about 1 to 15 minutes.
  • a photoresist pattern PR5 for patterning the n-side electrode is formed on the n-type GaN layer 24.
  • a transparent electrode 41 such as ITO (indium tin oxide) is formed on the n-type GaN layer 24 of the semiconductor stack 20 via the photoresist pattern PR5.
  • the photoresist pattern PR5 is lifted off together with the transparent electrode thereon.
  • the transparent electrode 41 is annealed by RTA (rapid thermal annealing) or the like.
  • an n-side electrode 42 of Ti / Al or the like is formed, for example, in a ring shape by the same lift-off method.
  • the transparent electrode 41 having an opening may be patterned so that the n-side electrode 42 is at least partially in direct ohmic contact with the n-type GaN layer 24.
  • the n-side electrode 42 is in contact with the n-type GaN layer 24 in at least part of the opening.
  • a photoresist pattern PR6 having an opening at a position corresponding to the first separation groove G1 is formed.
  • the n-type GaN layer 24 of the semiconductor stack 20 is etched by RIE using Cl 2 gas to form a second separation groove G2 having a depth of about 1 ⁇ m to 5 ⁇ m.
  • a thickness of about 2 ⁇ m to 4 ⁇ m is left between the first separation groove G1 and the second separation groove G2.
  • the second separation groove G2 has a shape in which the width decreases with depth and the side surface expands outward with depth, and the slope of the groove forms an obtuse angle with the surface of the n-type semiconductor layer 24 (FIG. 1A). reference).
  • the photoresist pattern PR6 is removed.
  • the bonded support substrate 51 is peeled off to obtain an epitaxial wafer 55. Peeling can be performed by etching, melting, or the like.
  • the fusion layer 52 is formed of In, it can be etched with hydrochloric acid or the like. It may be heated to melt In and peel off.
  • the epitaxial wafer 55 is immersed in a solvent such as IPA (isopropyl alcohol) and ultrasonic waves are applied to decompose the epitaxial wafer along the separation grooves G1 and G2 by cavitation.
  • IPA isopropyl alcohol
  • a micro LED structure 57 is obtained.
  • the solvent is not limited to IPA, and any solvent may be used as long as it does not have an adverse effect.
  • the second separation groove G2 may be formed before the formation of the microcone of FIG. In this case, the second separation groove G2 is also exposed to the alkaline solution used for forming the microcone. Therefore, a micro cone is also formed on the side surface 4 of FIG. 1A formed by the second separation groove G2.
  • the micro cone is formed in the second separation groove G2 when the angle ⁇ (see FIG. 1A) formed by the slope of the separation groove is larger than 60 degrees and smaller than 75 degrees in a state where the epitaxial layer is horizontally disposed. is there.
  • the formation of the microcone works preferentially for light extraction. However, considering the collision between elements in the solvent, the corners of the microcones are easily broken. Therefore, the slope of the second separation groove G2 is set to 60 degrees or less, or 75 degrees or more. It is possible to avoid forming a microcone on the side surface 4 while forming a microcone on the surface.

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Abstract

　半導体光学装置は、第１面を有する第１導電型の第１半導体層と、第２面を有する、第１導電型と逆の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた活性層とを有する半導体積層のチップであって、その側面は前記第２面に連続し、第２面との間に鈍角を形成し、前記第２半導体層と前記活性層とを横断し、前記第１半導体層に入り込む第１側面と、前記第１側面に連続する割られた面とを含むチップと、前記第１面上に形成された第１導電型側電極と、前記第２面上に形成された第２導電型側電極と、を有し、前記半導体積層の面内寸法が５０μｍ以下である。

Description

半導体光学装置、および半導体光学装置の製造方法
　本発明は、半導体光学装置、および半導体光学装置の製造方法に関する。
　半導体光学装置として、発光ダイオード等の半導体発光素子とフォトダイオード等の半導体受光素子が知られている。発光ダイオード、フォトダイオードは、半導体チップ内に、ｎ型領域、ｐ型領域、さらに多くの場合にはこれらの領域の間に配置された活性領域を含んで構成される。個別半導体チップ（ダイ）をそれぞれパッケージに実装したものが主であった。光学活性面を形成しようとする場合も、点としての個別半導体チップを分布配置することで面を構成する場合が多い。以下、発光ダイオード等の半導体発光素子を例にとって説明する。
　発光ダイオードを所定面内に配置すると、点光源の集合となる。例えば、多数の発光ダイオードが円状の領域内に分布配置された交通信号燈が用いられている。近くの観察者は、円状発光領域内に多数の発光ダイオードが配置されているのを認識できる。円状の発光領域を均一に発光させることができれば、より望ましいであろう。広い面積を一様に照明する用途等においては、面状の発光源が望まれる。例えば液晶表示装置のバックライトとして発光ダイオードを用いる場合、発光ダイオードから発した光を光散乱機能を有する拡散板に導入し、面光源化している。
　ＧａＮ（窒化ガリウム）等の窒化物半導体を用いた発光ダイオード（ＬＥＤ）は、紫外光ないし青色光を発光でき、蛍光体を利用することにより３原色の光や、白色光を発光できる。発光ダイオードは、少なくとも、ｎ型半導体層と、発光のための活性層と、ｐ型半導体層とを含む半導体積層を有する。半導体積層に窒化物系半導体を用いる場合、その窒化物系半導体を成長させる成長基板として、たとえばサファイア基板が用いられる。エピタキシャル成長の難易度の点から、通常成長基板上にまずｎ型層が成長され、その上に活性層、ｐ型層が成長される。
　サファイア基板は、熱伝導率が低いので放熱性に劣り、大電流を投入する高出力ＬＥＤのようなデバイスには不向きである。近年、窒化物半導体積層をサファイア成長基板上に成長し、ｐ型層の上にｐ側電極を形成し、その上に放熱性が高いシリコン等の支持基板を貼り付けた後、サファイア成長基板側からレーザ光を照射し、エピタキシャル層を一部分解してサファイア成長基板を剥離するレーザリフトオフが用いられる（例えばＪＰＡ　２００６－１２８７１０）ようになった。シリコン等の不透明な支持基板を用いる場合、出力光はｎ型層側から取り出す。サファイア成長基板を剥離すると露出するｎ型半導体層上にｎ側電極を形成できる。この場合、半導体積層の厚さ方向に電流を流せるので、電流経路の抵抗低減に有効である。
　ｐ型電極としては、例えば、ｐ型半導体層の発光領域のほぼ全域にわたってｐ側透明電極および反射電極を形成する。支持基板に向かう発光を反射することで、光取り出し効率を向上できる。ｎ側電極は、例えば、光出射面となるｎ型半導体層表面の少なくとも一部に形成される。活性層で発光した光は、一部は直接ｎ型半導体層より放出され、一部はｐ型半導体層上に形成したｐ側透明電極を透過し、反射電極で反射され、ｎ型半導体層側から放出される。
　発光ダイオードは、通常、構造の一部に成長基板又は支持基板を含む。ある程度以上の面積を持つ発光ダイオードを、エピタキシャル層のみで構成しようとすると、通常強度が不足する。成長基板を剥離する場合は、通常、支持基板を貼り合わせる。
　発光ダイオードのベアチップを、従来の典型的な最小のサイズ（３００μｍ×３００μｍ）よりも小さくして、エピタキシャル積層のみを扱う提案もある（例えばＪＰＡ　２０１１－７７４４７）。複数の単結晶半導体薄膜を所定面内に配列し、光源の集合体として面を構成する。例えばサイズ１００μｍの発光部をピッチを２００μｍで配置したり、サイズ１０μｍの発光部をピッチ２０μｍで配置する。発光領域の面が所望の形状となるようにする。
各発光部は、成長基板上に犠牲層を介して半導体積層を成長し、メサエッチングして島状台形パターンに成形し、犠牲層を選択的にエッチングして半導体積層を基板から剥離して形成される。
　実施例の目的は、新規な構成を有し、光学活性面の設計自由度を高めることの可能な半導体光学素子を提供することである。
　実施例の第１の観点によれば、
　第１面を有する第１導電型の第１半導体層と、第２面を有する、第１導電型と逆の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた活性層とを有する半導体積層のチップであって、その側面は前記第２面に連続し、第２面との間に鈍角を形成し、前記第２半導体層と前記活性層とを横断し、前記第１半導体層に入り込む第１側面と、前記第１側面に連続する割られた面とを含むチップと、
　前記第１面上に形成された第１導電型側電極と、
　前記第２面上に形成された第２導電型側電極と、
を有し、前記半導体積層の面内寸法が５０μｍ以下である半導体光学装置
が提供される。
　実施例の第２の観点によれば、
　成長基板上に、第１面を有する第１導電型の第１半導体層と、第２面を有する、第１導電型と逆の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた活性層とを有する半導体積層をエピタキシャル成長する工程と、
　前記第２面上に第２導電型側電極を形成する工程と、
　前記第２面から、前記第２半導体層、前記活性層を貫通し、前記第１半導体層に入り込む第１分離溝を形成する工程と、
　前記第２導電型側電極上に支持体を貼り合わせる工程と、
　前記成長基板を除去する工程と、
　露出した前記第１面上に第１導電型側電極を形成する工程と、
　前記支持体から前記半導体積層を分離する工程と、
　前記半導体積層を溶媒中に浸漬し、超音波を印加して、前記第１分離溝の位置で、前記半導体積層を分割する工程と、
を含む半導体発光装置の製造方法
が提供される。
　新規な構成の半導体光学装置が提供される。
　微細な半導体光学装置を用いることにより、光学活性面の設計自由度を向上することができる。
　図１Ａ、図１ＡＢは、第１の実施例による発光ダイオードの構成を示す概略断面図、概略平面図であり、図１Ｂは第２の実施例による発光ダイオードの概略断面図、図１Ｃ，１Ｄは変形例を示す概略断面図である。
　図２Ａ～図２Ｎは、実施例による半導体発光素子を製造する工程を示す断面図、図２ＡＢは多重量子井戸構造を示す概略断面図である。
　図１Ａ、図１ＡＢは、第１の実施例による半導体発光素子を示す断面図及び平面図である。図１Ａに示すように、外部に向かう第１面を持つｎ型ＧａＮ層２４、外部に向かう第２面を持つｐ型ＧａＮ層２８、ｎ型ＧａＮ層２４とｐ型ＧａＮ層２８に挟まれたＧａＮ活性層２６が半導体積層２０を構成する。ｐ型ＧａＮ層２８の第２面上にはｐ側電極３０が形成され、ｎ型ＧａＮ層の第１面上にはｎ側電極４０が形成される。
　図１ＡＢに示すように、半導体積層２０は、矩形の平面形状を有する。１辺の寸法は５０μｍ以下である。１辺の寸法の下限は、特にないが、切り代とエピタキシャル層の有効利用を考えると、１０μｍ以上が好ましい。即ち、正方形の平面形状の場合、１０μｍ四方から５０μｍ四方の寸法範囲となる。なお、任意の平行４辺形、例えば矩形を選ぶことも可能である。ｐ側電極３０の図中下面からｎ側電極４０の図中上面までの寸法は、４μｍ～１０μｍである。即ち、典型的に、厚さ４μｍ～１０μｍ、面内寸法１０μｍ～５０μｍ平方の発光ダイオードである。面内寸法５０μｍ以下のＧａＮ半導体積層は、小さいことにより、応力、歪みを解放し易く、割れ難くなる。４μｍ程度の厚さでも、十分な自己保持能力を有する。
　図１Ａに示すように半導体積層２０の側面は、ｐ型ＧａＮ層２８の第２面から、ｐ型ＧａＮ層２８、ＧａＮ活性層２６を貫通し、ｎ型ＧａＮ層２４内に達する第１分離溝Ｇ１の側面２と、ｎ型ＧａＮ層２４の第１面から第１分離溝Ｇ１に対向する位置で、第１分離溝との間に２μｍ～４μｍの間隙を残すように、ｎ型ＧａＮ層２４の途中の深さまで形成された第２分離溝Ｇ２の側面４を含む。これらの側面２，４はエッチングされた面（粗面）である。なお、第１分離溝Ｇ１、第２分離溝Ｇ２は、エッチングで形成されると、外面から厚さ方向内部に向かうに従って、幅が狭くなる。半導体積層の面内寸法で言えば、外面から厚さ方向内部に向かうに従って面内寸法が大きくなる。半導体積層にチップ形状を画定する分離溝Ｇ２，Ｇ１が上下面から形成され、残る厚さが小さいと、外力により、残る厚さを割ることが容易に行える。中間の側面６は、外力により割れた面である。外力としては超音波やピンチローラを用いることができる。
　図１Ｂは第２の実施例による、半導体発光ダイオードの断面図である。第１の実施例と異なる点を主に説明する。第１の実施例では半導体積層２０において、ｐ型ＧａＮ層２８の第２面から第１分離溝Ｇ１、ｎ型ＧａＮ層２４の第１面から第２分離溝Ｇ２を形成し、中間に分離溝が形成されていない領域を残したが、第２の実施例では第２分離溝Ｇ２は形成しない。半導体積層２０のｐ型ＧａＮ層２８の第２面から、ｐ型ＧａＮ層２８、ＧａＮ活性層２６を貫通し、さらにｎ型ＧａＮ層２４に侵入し、第１面との間に２μｍ～４μｍの間隙を残すように、第１分離溝Ｇ１が形成される。残る厚さを外力で割ってチップを分割する。従って、半導体積層２０の側面は、エッチングされた分離溝の側面２と割られた側面６とで構成される。
　図１Ａの実施例であれ、図１Ｂの実施例であれ、複数の素子を溶媒中に分散させる場合、素子同士が衝突する可能性がある。側面は突出部のない曲面に近い形状の方が衝突に対しては強い形状となる。図１Ａにおいては、側面２，４，６が、図１Ｂにおいては側面２，６があることにより、角部の角度を大きく(例えば鈍角に）でき、それぞれ衝突に有利な構造となっている。側面６が存在することにより、素子同士の衝突に強い構造となっている。
　第１の実施例、第２の実施例は、エピタキシャル積層のみでチップを構成し、側面がエッチング面と結晶の割れ面とで構成されていることを特徴とする。
　図１Ｃは、ｐ側電極３０の構成例を示す。ｐ型ＧａＮ層２８の表面に、例えばＩＴＯ（インジウム錫酸化物）等の透明電極３１、Ａｇ（銀）等の反射電極３２を積層し、反射電極の露出した表面、側面を覆うようにＴｉＷ（チタンタングステン)／Ｔｉ／Ｐｔ（白金）／Ａｕ（金）の積層等で形成された金属キャップ層３３で覆う。反射電極３２は、Ａｇ、Ａｌ（アルミニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、これらの合金等で形成することができる。　
　図１Ｄは、ｎ型ＧａＮ層２４表面の構成例を示す。ｎ型ＧａＮ層２４の表面には、光取り出し効率を向上させるマイクロコーン２３が形成されている。積層構造は、種々の公知例を任意に採用することができる。
　図２Ａ－図２Ｎを参照して、第１の実施例による発光ダイオードの製造プロセスを説明する。まず、成長基板上にＭＯＣＶＤ（有機金属化学気相成長）を用いて半導体積層を形成する工程を行う。
　図２Ａに示すように、Ｃ面サファイア基板１０上に、バッファ層２１と下地層２２を介して、ｎ型半導体層２４、活性層２６、ｐ型半導体層２８を含む半導体デバイス積層２０を成長する。各層はＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（アルミニウム・インジウム・ガリウム・窒素、０≦ｘ≦１、０≦ｙ≦１）で表される窒化物半導体から成り、必要に応じてｎ型ドーパントとしてＳｉ（シリコン）、ｐ型ドーパントとしてＭｇ（マグネシウム）等を添加する。
　例えば、ＭＯＣＶＤ装置内でサファイア基板１０を、水素雰囲気中で１０００℃、１０分間加熱し、サーマルクリーニングを行う。次に、約５００℃で、ＴＭＧ（トリメチルガリウム）：１０．４μmol/min、ＮＨ３：３．３ＳＬＭを３分間供給し、サファイア基板１０上にＧａＮ低温バッファ層２１を形成する。温度を１０００℃まで昇温し、３０秒間保持することで、ＧａＮ低温バッファ層２１を結晶化する。そのままの温度で、ＴＭＧ（トリメチルガリウム）：４５μmol/min、ＮＨ３：４．４ＳＬＭを２０分間供給し、下地ＧａＮ層２２を約１μｍ成長する。温度１０００℃で、ＴＭＧ（トリメチルガリウム）：４５μmol/min、ＮＨ３：４．４ＳＬＭ、ＳｉＨ４：２．７×１０－９μmol/minを１２０分間供給し、ｎ型ＧａＮ層２４を厚さ約７μｍ成長する。活性層２６は、例えば、多重量子井戸構造で形成する。
　図２ＡＢに示すように、温度７００℃で、基板上に、ＴＭＧ：３．６μmol/min、ＴＭＩ（トリメチルインジウム）：１０μmol/min、ＮＨ３：４．４ＳＬＭを、３３秒供給し、膜厚約２．２ｎｍのＩｎＧａＮ井戸層２６ｗを成長する。ＴＭＩの供給を停止し、基板上に、ＴＭＧ：３．６μmol/min、ＮＨ３：４．４ＳＬＭを３２０秒供給し、膜厚約１５ｎｍのＧａＮ障壁層２６ｂを成長する。井戸層２６ｗと障壁層２６ｂの対を５周期分繰り返し成長する。
　図２Ａに戻り、温度を８７０℃まで昇温し、基板上に、ＴＭＧ：８．１μmol/min、ＴＭＡ（トリメチルアルミニウム）：７．５μmol/min、ＮＨ３：４．４ＳＬＭ、ＣＰ２Ｍｇ（ビスシクロペンタディエニルマグネシウム）：２．９×１０－７μmol/minを、５分間供給し、ｐ型ＡｌＧａＮクラッド層２８ａを膜厚約４０ｎｍ成長する。そのままの温度で、ＴＭＡの供給を停止し、基板上に、ＴＭＧ：１８μmol/min、ＮＨ３：４．４ＳＬＭ、ＣＰ２Ｍｇ：２．９×１０－７μmol/minを７分間供給し、膜厚約１５０ｎｍのｐ型ＧａＮ層２８ｂを成長する。ｐ型ＡｌＧａＮクラッド層２８ａとｐ型ＧａＮ層２８ｂをまとめてｐ型層２８と呼ぶこともある。
　図２Ｂに示すように、ｐ型ＧａＮ層２８ｂの上に、ｐ側電極パターニング用のフォトレジストパターンＰＲ１を形成する。フォトレジストパターンＰＲ１を介して、ｐ型ＧａＮ層２８ｂ上に、膜厚１ｎｍのＰｔ層３２ｂ、膜厚１５０ｎｍのＡｇ層３２ｒを含むｐ側反射電極３２を電子ビーム蒸着で堆積する。その後、フォトレジストパターンＰＲ１を除去し、その上の電極層をリフトオフする。
　図２Ｃに示すように、ｐ側反射電極３２の周囲に間隙を画定するフォトレジストパターンＰＲ２をｐ型ＧａＮ層２８ｂ上に形成し、Ｔｉ：１００ｎｍ／Ｐｔ：１００ｎｍ／Ａｕ：２００ｎｍを含む金属キャップ層３３を電子ビーム蒸着、又はスパッタリングで形成する。その後、フォトレジストパターンＰＲ２を除去し、その上の金属キャップ層３３をリフトオフする。Ａｇ層３２ｒの底面は、Ｐｔ層が覆い、側面、上面は金属キャップ層３３が覆い、Ａｇの拡散が抑制される。　
　図２Ｄに示すように、ｐ側反射電極３２を覆う金属キャップ層３３を覆い、隣接する金属キャップ層３３間に分離溝領域を開口するフォトレジストパターンＰＲ３を形成する。フォトレジストパターンＰＲ３から露出した半導体積層２０をｐ型ＧａＮ層２８ｂから活性層２６を貫通し、ｎ型ＧａＮ層２４に入り込むまで、Ｃｌ２ガスを用いた反応性イオンエッチング（ＲＩＥ）でエッチングし、第１分離溝Ｇ１を形成する。例えば、プロセス圧力：０．５Ｐａ，アンテナパワー：５５０Ｗ，バイアスパワー：５００Ｗ，Ｃｌ２供給量：２０ｓｃｃｍで２分間エッチングする。この時、ＧａＮ膜のエッチング速度は４４０ｎｍ／ｍｉｎ程度であり、エッチング深さが約１μｍ程度になるように設定した。第１分離溝Ｇ１側面には、活性層２６、ｎ型ＧａＮ層２４が露出する。第１分離溝Ｇ１は、深さと共に幅が狭くなり、外側に向かって広がる形状となり、溝の斜面は、半導体積層表面との間に鈍角を形成する(図１Ａ参照)。その後、フォトレジストパターンＰＲ３は除去する。
　図２Ｅに示すように、ｐ側反射電極３２を覆う金属キャップ層３３を覆い、第１分離溝Ｇ１を露出するフォトレジストパターンＰＲ４を形成し、第１分離溝Ｇ１表面を覆う酸化シリコン等の絶縁保護膜３を膜厚１００ｎｍ～６００ｎｍ程度スパッタリング等により堆積する。その後、フォトレジストパターンＰＲ４をその上に堆積した絶縁保護膜と共に除去する。
　図２Ｆに示すように、Ｉｎ等の融着層５２を形成した、Ｓｉ等の支持基板５１をｐ側反射電極３２上の金属キャップ層３３上方に配置し、融着層５２を溶融して金属キャップ層３３に結合する。なお、融着層５２は物理的支持力を発揮でき、その後エッチング等で除去できるものであればよい。
　図２Ｇに示すように、サファイア基板１０側から例えばＫｒＦエキシマレーザ光ＥＬを照射し、サファイア基板１０を剥離する。レーザ光ＥＬはサファイア基板１０を透過し、ＧａＮ層で吸収される。サファイア基板１０に接するＧａＮ層である、低温バッファ層２１（および下地ＧａＮ層２２）は、レーザ光を吸収して分解し、サファイア基板１０を剥離する。基板剥離後に残るＧａなどは、熱水等により洗浄する。
　図２Ｈに示すように、半導体積層２０のｎ型ＧａＮ層２４表面を５０℃～１００℃のアルカリ溶液に浸漬し、マイクロコーンと呼ばれる凹部２３を形成する。浸漬時間に応じてマイクロコーンのサイズは増大する。処理時間はおよそ１分～１５分程度である。
　図２Ｉに示すように、ｎ側電極パターニング用のフォトレジストパターンＰＲ５をｎ型ＧａＮ層２４上に形成する。フォトレジストパターンＰＲ５を介して、半導体積層２０のｎ型ＧａＮ層２４上にＩＴＯ（インジウム錫酸化物）等の透明電極４１を形成する。フォトレジストパターンＰＲ５をその上の透明電極と共にリフトオフ除去する。ＲＴＡ（ラピッドサーマルアニール）等により透明電極４１をアニールする。
　図２Ｊに示すように、同様のリフトオフ法により、Ｔｉ／Ａｌ等のｎ側電極４２を例えば環状に形成する。
　図２Ｋに示すように、ｎ側電極４２が少なくとも一部直接ｎ型ＧａＮ層２４にオーミック接触するように開口部を有する透明電極４１をパターニングしてもよい。開口部の少なくとも一部でｎ側電極４２がｎ型ＧａＮ層２４に接触する。
　図２Ｌに示すように、第１分離溝Ｇ１に対応する位置に開口を有するフォトレジストパターンＰＲ６を形成する。このフォトレジストパターンＰＲ６をマスクとして、半導体積層２０のｎ型ＧａＮ層２４をＣｌ２ガスを用いたＲＩＥによってエッチングし、深さ１μｍ～５μｍ程度の第２分離溝Ｇ２を形成する。第１分離溝Ｇ１と第２分離溝Ｇ２との間に２μｍ～４μｍ程度の厚さを残す。第２分離溝Ｇ２は、深さと共に幅が狭くなり、側面が深さと共に外側に向かって広がる形状となり、溝の斜面は、ｎ型半導体層２４表面との間に鈍角を形成する(図１Ａ参照)。その後、フォトレジストパターンＰＲ６は除去する。
　図２Ｍに示すように、張り合わせた支持基板５１を剥離し、エピタキシャルウエハ５５を得る。剥離はエッチング、溶融などで行なえる。融着層５２をＩｎで形成した時は、塩酸などでエッチングできる。加熱してＩｎを溶融して剥離してもよい。
　図２Ｎに示すように、ＩＰＡ（イソプロピルアルコール）等の溶媒にエピタキシャルウエハ５５を浸漬し、超音波を加えることにより、キャビテーションでエピタキシャルウエハを分離溝Ｇ１，Ｇ２に沿って分解する。微小ＬＥＤ構造５７が得られる。このようにして、微細な寸法を有する発光ダイオードチップが形成される。なお、溶媒はＩＰＡに限らず、悪影響のないものであれば何を用いてもよい。
　尚、第２分離溝Ｇ２の形成は透明電極パターニング後でなく、図２Ｈのマイクロコーン形成前に行ってもよい。この場合、第２分離溝Ｇ２もマイクロコーン形成に用いられるアルカリ溶液にさらされることになる。その為、第２分離溝Ｇ２によって形成される図１Ａの側面４にもマイクロコーンが形成されることになる。第２分離溝Ｇ２にマイクロコーンが形成されるのは、エピタキシャル層を水平に配置した状態で、分離溝の斜面がなす角度θ(図１Ａ参照)が６０度より大きく、７５度より小さい場合である。側面４においてもマイクロコーンの形成は光取り出しに優位に働く。但し、溶媒中における素子同士の衝突を考慮すると、マイクロコーンの角が砕けやすくなるため、あえて第２分離溝Ｇ２の斜面を６０度以下、または７５度以上にすることで、ｎ型ＧａＮ層２４表面にはマイクロコーンを形成しつつ、側面４にはマイクロコーンを形成することを避けることもできる。
　以上、本発明を実施するための形態について説明したが、本発明はこれらに制限されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

Claims (10)

  1. 　第１面を有する第１導電型の第１半導体層と、第２面を有する、第１導電型と逆の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた活性層とを有する半導体積層のチップであって、その側面は前記第２面に連続し、第２面との間に鈍角を形成し、前記第２半導体層と前記活性層とを横断し、前記第１半導体層に入り込む第１側面と、前記第１側面に連続する割られた面とを含むチップと、
    　前記第１面上に形成された第１導電型側電極と、
    　前記第２面上に形成された第２導電型側電極と、
    を有し、前記半導体積層の面内寸法が５０μｍ以下である半導体光学装置。
  2. 　前記チップの側面が、前記第１面に連続し、第１面との間に鈍角を形成し、前記第１半導体層に入り込み、前記割られた面に連続する、第２側面を含む、請求項１に記載の半導体光学装置。
  3. 　前記半導体積層が、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１）で表される窒化物半導体で形成されている、請求項１に記載の半導体光学装置。
  4. 　前記第１半導体層の第１面が、マイクロコーン構造を有する、請求項１に記載の半導体光学装置。
  5. 　前記第１導電型側電極が、開口部を有する透明電極と、前記開口部の少なくとも一部で第１半導体層にオーミック接触し、前記透明電極上に一部オーバラップする金属電極を含む、請求項１に記載の半導体光学装置。
  6. 　成長基板上に、第１面を有する第１導電型の第１半導体層と、第２面を有する、第１導電型と逆の第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層に挟まれた活性層とを有する半導体積層をエピタキシャル成長する工程と、
    　前記第２面上に第２導電型側電極を形成する工程と、
    　前記第２面から、前記第２半導体層、前記活性層を貫通し、前記第１半導体層に入り込む、側面が深さと共に外側に向かって拡がる形状の第１分離溝を形成する工程と、
    　前記第２導電型側電極上に支持体を貼り合わせる工程と、
    　前記成長基板を除去する工程と、
    　露出した前記第１面上に第１導電型側電極を形成する工程と、
    　前記支持体から前記半導体積層を分離する工程と、
    　前記半導体積層を溶媒中に浸漬し、超音波を印加して、前記第１分離溝の位置で、前記半導体積層を分割する工程と、
    を含む半導体光学装置の製造方法。
  7. 　前記成長基板を除去する工程の後、前記第１面から、前記第１半導体層に入り込み、前記第１分離溝との間に間隙を残す、側面が外側に向かって拡がる形状の第２分離溝を形成する工程を含む、請求項６に記載の半導体光学装置の製造方法。
  8. 　前記半導体積層が、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１）で表される窒化物半導体で形成されている、請求項６に記載の半導体光学装置の製造方法。
  9. 　前記第１半導体層の第１面に、マイクロコーン構造を形成する工程を含む、請求項６に記載の半導体光学装置の製造方法。
  10. 　前記第１半導体層の上に、開口部を有する透明電極を形成し、前記開口部の少なくとも一部で第１半導体層にオーミック接触し、前記透明電極上に一部オーバラップする金属電極を形成する工程を含む、請求項６に記載の半導体光学装置の製造方法。
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