WO2014136548A1 - 半導体装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device having an ESD protection circuit using an N-channel MOS transistor.
  • a semiconductor device composed of a semiconductor integrated circuit has a pad which is an electrode for external connection.
  • An ESD protection circuit for protecting the internal circuit of the semiconductor device from ESD (electrostatic discharge) is usually provided in the vicinity of the pad.
  • One ESD protection circuit uses a multi-finger type N-channel MOS transistor (hereinafter referred to as NMOS transistor).
  • NMOS transistor multi-finger type N-channel MOS transistor
  • the gate and source of the NMOS transistor are connected to a ground terminal, and the drain is connected to a pad and an internal circuit (see, for example, Patent Document 1).
  • FIG. 3 shows an example of a transistor in such a situation.
  • the NMOS transistor 30 of the ESD protection circuit has a drain wiring 53a connected to the pad 40 and the internal circuit, and a gate 51 and a source wiring 52a connected to the ground wiring. As shown in FIG.
  • the resistance value of the drain wiring 53a is the same as that of the source wiring 52a. It becomes lower than the resistance value.
  • the generated surge current flows from the pad 40 to the ground terminal via the NMOS transistor 50.
  • the surge current flows in order through a resistance represented by the drain wiring 53a, a resistance in the channel region under the gate 51, and a resistance represented by the source wiring 52a.
  • the resistance of the drain wiring and the source wiring in one of the divided lengths is Rd0 and Rs0, and the path 1 is on the drain wiring 3a side (FIG. 3).
  • the resistance components of path 1 and path 2 are as follows: Shown in
  • the drain wiring resistance Rd0 includes all resistance components such as wiring metal resistance, contact resistance, and drain region resistance.
  • the drain wiring width> the source wiring width, Rd0 ⁇ Rs0 and the resistance component of the path 1> the resistance component of the path 2 is established, so that the surge current flows more easily in the path 2 than in the path 1. That is, the surge current concentrates on the gate on the source wiring 52a side (the lower side in FIG. 3) in each finger. Therefore, the vicinity of the channel region of this portion is easily destroyed, and the ESD tolerance of the NMOS transistor 50 and the semiconductor device is lowered.
  • This invention is made in view of the said subject, and provides a semiconductor device with high ESD tolerance.
  • the present invention provides a multi-finger type semiconductor device having an NMOS transistor type ESD protection circuit, and a plurality of sources and a plurality of drains alternately arranged on a semiconductor substrate surface,
  • the NMOS transistor having a plurality of channel regions arranged between the drain and a gate provided on the channel region; and provided on the gate and the source in the region of the NMOS transistor;
  • a source wiring that electrically connects the gate, the source, and a ground terminal, and the drain that is provided on the drain in the region of the NMOS transistor and electrically connects the drain and a pad that is an external connection electrode.
  • Wiring of the source wiring in the region of the NMOS transistor To provide a semiconductor device, characterized in that it comprises a drain wire, a having the same wire width as.
  • FIG. 1 is a plan view showing an ESD protection circuit using an NMOS transistor.
  • the NMOS transistor 30 is a multi-finger type, and a plurality of source regions 32 and a plurality of drain regions 33 are alternately arranged on the surface of the semiconductor substrate.
  • the plurality of channel regions are arranged between the source region 32 and the drain region 33, and the gate electrode 31 is provided on the channel region.
  • the source wiring 32 a is provided on the gate electrode 31 and the source region 32 in the region of the NMOS transistor 30.
  • the source line 32a electrically connects the gate electrode 31, the source region 32, and the ground terminal.
  • the drain wiring 33 a is provided on the drain region 33 in the region of the NMOS transistor 30 and is not provided on the gate electrode 31.
  • the drain wiring 33a electrically connects the drain region 33 and the pad 20 (FIG. 2) which is an external connection electrode.
  • the drain wiring 33a has the same wiring width as that of the source wiring 32a, and the arrangement of the contacts 34 is the same for both wirings.
  • the source region, source wiring, drain region, and drain wiring sandwiching one gate electrode are referred to as one finger. Then, it is assumed that the NMOS transistor 30 is formed by folding one finger and continuously arranging the fingers in order.
  • FIG. 2 is a circuit diagram showing an ESD protection circuit of the semiconductor device.
  • the surge current is designed to flow from the pad 20 to the ground terminal via the ESD protection circuit.
  • the NMOS transistor 30 causes this surge current to flow from the drain to the source by the bipolar operation triggered by the surface breakdown, so that the surge current flows through the NMOS transistor 30 and does not flow into the internal circuit.
  • the internal circuit is protected from surge current.
  • the surge current sequentially flows through the resistance of the drain wiring 33a, the resistance of the channel region under the gate 31, and the resistance of the source wiring 32a.
  • one finger of the NMOS transistor 30 is equally divided into five in the channel width direction, the resistance of the drain wiring 33a in each region is Rd0, and the resistance of the channel region is Rch.
  • the resistance of the source wiring is Rs0
  • Resistance component of path 2 4Rd0 + Rch + 1Rs0
  • the resistance component of path 1 is equal to the resistance component of path 2.
  • the resistance of each part divided equally is equal.
  • the total resistance value of the wiring resistance to the surge current is the same between the pad 20 and the ground terminal, regardless of the channel region where the surge current flows in one finger of the NMOS transistor 30. become. Then, the surge current does not concentrate on a specific part in the channel region. Therefore, the vicinity of the channel region in a specific portion is not easily destroyed, and the ESD tolerance of the NMOS transistor 30 and the semiconductor device is increased.
  • the reason why the source wiring 32a is provided not only on the source region 32 but also on the gate electrode 31 is to avoid an increase in element size and a decrease in ESD tolerance.
  • the same wiring width of the drain wiring 33a and the source wiring 32a contributes to the improvement of the ESD resistance.
  • the wiring width of the drain wiring 33a and the source wiring 32a is ideally at least equal to that of the drain region 33.
  • the source region 32 is too narrow to dispose the source wiring 32 a having the same width as the drain region 33 on the source region 32 having a width narrower than that of the drain region 33.
  • One solution is to make the width of the source region 32 equal to the width of the drain region 33.
  • this increases the element size and affects the increase in chip size. Therefore, without increasing the source region 32 and providing the source wiring 32a up to the gate 31 electrode, an increase in element size and a decrease in ESD tolerance can be avoided.

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Abstract

　ＥＳＤ耐量の高い半導体装置を提供するために、ソース配線３２ａは、ＮＭＯＳトランジスタ３０の領域においてゲート３１及びソース３２の上に設けられる。ソース配線３２ａは、ゲート３１とソース３２と接地端子とを電気的に接続する。ドレイン配線３３ａは、ＮＭＯＳトランジスタ３０の領域においてドレイン３３の上に設けられる。ドレイン配線３３ａは、ドレイン３３と外部接続用電極であるパッド２０とを電気的に接続する。また、ＮＭＯＳトランジスタ３０の領域において、ドレイン配線３３ａは、ソース配線３２ａの配線幅と同一の配線幅を有する。

Description

半導体装置
　本発明は、Ｎチャネル型ＭＯＳトランジスタを用いたＥＳＤ保護回路を有する半導体装置に関する。
　半導体集積回路からなる半導体装置は、外部接続用電極であるパッドを有する。このパッドの近傍には、通常、ＥＳＤ（静電気放電）から半導体装置の内部回路を保護するＥＳＤ保護回路が設けられる。ＥＳＤ保護回路のひとつに、マルチフィンガータイプのＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）を用いたものがある。ここで、このＮＭＯＳトランジスタのゲートとソースとは接地端子に接続され、ドレインはパッド及び内部回路に接続される（例えば、特許文献１参照）。
特開２００７－１１６０４９号公報
　特許文献１によって開示された技術では、ＮＭＯＳトランジスタを用いたＥＳＤ保護回路において、ドレインのコンタクトとゲート電極との間のサリサイドブロック幅を調整することでＥＳＤ耐量を向上させている。この構造の場合、ドレインのコンタクトとゲート電極との間にサリサイドブロックがあり、ソースのコンタクトとゲート電極との間にサリサイドブロックが無い。図３はこのような状況のトランジスタの例を示している。ＥＳＤ保護回路のＮＭＯＳトランジスタ３０はパッド４０および内部回路に接続されたドレイン配線５３ａと、接地配線に接続されたゲート５１およびソース配線５２ａを有している。図３に示すように、通常、ＮＭＯＳトランジスタ５０の領域において、ドレイン配線５３ａの配線幅がソース配線５２ａの配線幅よりも太くレイアウト設計されるので、ドレイン配線５３ａの抵抗値は、ソース配線５２ａの抵抗値よりも低くなる。
　正のサージ電圧がパッド４０へ印加されると、発生したサージ電流は、パッド４０からＮＭＯＳトランジスタ５０を介して接地端子に流れる。具体的には、サージ電流は、ドレイン配線５３ａに代表される抵抗とゲート５１の下のチャネル領域の抵抗とソース配線５２ａに代表される抵抗とに順番に流れる。その電流経路はゲート幅に対して無数に存在し、例えば図３の経路１も経路２も電流経路となる。
　仮にＮＭＯＳトランジスタ５０がチャネル幅方向に均等に５分割された場合、その分割された１つの長さにおけるドレイン配線とソース配線との抵抗をＲｄ０及びＲｓ０とし、経路１をドレイン配線３ａ側（図３の上方側）からみてゲート幅が１/５の場所の経路と仮定し、経路２をゲート幅が４/５の場所の経路と仮定すると、経路１及び経路２の抵抗成分はそれぞれ以下のように示される。
　経路１の抵抗成分＝１Ｒｄ０＋Ｒｃｈ＋４Ｒｓ０
　経路２の抵抗成分＝４Ｒｄ０＋Ｒｃｈ＋１Ｒｓ０
この式で表される分割されたＮＭＯＳトランジスタの等価回路図を図４に示す。この図に示すように、例えばドレイン配線の抵抗Ｒｄ０は、配線金属の抵抗、コンタクトの抵抗、ドレイン領域の抵抗等すべての抵抗成分を含んでいる。ここで、ドレイン配線幅＞ソース配線幅なので、Ｒｄ０＜Ｒｓ０となり、経路１の抵抗成分＞経路２の抵抗成分が成立するので、サージ電流は経路１より経路２において流れ易くなる。つまり、それぞれのフィンガーにおいてソース配線５２ａ側（図３の下方側）のゲートにサージ電流が集中する。よって、この部分のチャネル領域付近が破壊されやすくなり、ＮＭＯＳトランジスタ５０及び半導体装置のＥＳＤ耐量が低くなる。
　本発明は、上記課題に鑑みてなされ、ＥＳＤ耐量の高い半導体装置を提供する。
　本発明は、上記課題を解決するため、ＮＭＯＳトランジスタ型ＥＳＤ保護回路を有する半導体装置において、マルチフィンガータイプであり、半導体基板表面に交互に配置される複数のソース及び複数のドレインと、前記ソースと前記ドレインとの間に配置される複数のチャネル領域と、前記チャネル領域の上に設けられるゲートと、を有する前記ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタの領域において前記ゲート及び前記ソースの上に設けられ、前記ゲートと前記ソースと接地端子とを電気的に接続するソース配線と、前記ＮＭＯＳトランジスタの領域において前記ドレインの上に設けられ、前記ドレインと外部接続用電極であるパッドとを電気的に接続し、前記ＮＭＯＳトランジスタの領域において前記ソース配線の配線幅と同一の配線幅を有するドレイン配線と、を備えることを特徴とする半導体装置を提供する。
　本発明によると、チップサイズを増大すること無く半導体装置のＥＳＤ耐量を高くすることが可能となる。
半導体装置内のＮＭＯＳトランジスタを用いたＥＳＤ保護回路を示す平面図である。 半導体装置内のＥＳＤ保護回路を示す回路図である。 従来の半導体装置内のＮＭＯＳトランジスタを用いたＥＳＤ保護回路を示す平面図である。 分割されたＮＭＯＳトランジスタの等価回路図である。
　以下、本発明の実施形態について、図面を参照して説明する。
　まず、ＮＭＯＳトランジスタを用いたＥＳＤ保護回路を有する半導体装置の構造について、図１を用いて説明する。図１はＮＭＯＳトランジスタを用いたＥＳＤ保護回路を示す平面図である。
　ＮＭＯＳトランジスタ３０は、マルチフィンガータイプであり、複数のソース領域３２及び複数のドレイン領域３３は、半導体基板表面に交互に配置される。複数のチャネル領域は、ソース領域３２とドレイン領域３３との間に配置され、ゲート電極３１がチャネル領域の上に設けられる。ソース配線３２ａは、ＮＭＯＳトランジスタ３０の領域においてゲート電極３１及びソース領域３２の上に設けられる。ソース配線３２ａは、ゲート電極３１とソース領域３２と接地端子とを電気的に接続する。ドレイン配線３３ａは、ＮＭＯＳトランジスタ３０の領域においてドレイン領域３３の上に設けられ、ゲート電極３１の上には設けられない。ドレイン配線３３ａは、ドレイン領域３３と外部接続用電極であるパッド２０（図２）とを電気的に接続する。また、ＮＭＯＳトランジスタ３０の領域において、ドレイン配線３３ａは、ソース配線３２ａの配線幅と同一の配線幅を有し、コンタクト３４の配置の仕方は両配線で同等である。ここでは、ひとつのゲート電極を挟んでいるソース領域およびソース配線とドレイン領域およびドレイン配線をひとつのフィンガーと呼ぶ。そして、ＮＭＯＳトランジスタ３０は、ひとつのフィンガーが折り返されて順番に連続して配置されることで形成されるとする。
　次に、ＮＭＯＳトランジスタ３０のＥＳＤ保護動作について説明する。図２は、半導体装置のＥＳＤ保護回路を示す回路図である。
　パッド２０へのサージ電圧が印加されると、サージ電流はパッド２０から接地端子にＥＳＤ保護回路を介して流れるように設計されている。この時、ＮＭＯＳトランジスタ３０は、表面ブレイクダウンをトリガーとするバイポーラ動作により、このサージ電流をドレインからソースに流すので、サージ電流は、ＮＭＯＳトランジスタ３０を流れ、内部回路には流れない。こうして、内部回路がサージ電流から保護される。
　この時、サージ電流は、ドレイン配線３３ａの抵抗とゲート３１の下のチャネル領域の抵抗とソース配線３２ａの抵抗とに順番に流れる。図１においても、図３の場合と同じように、ＮＭＯＳトランジスタ３０のひとつのフィンガーをチャネル幅方向に均等に５分割し、それぞれの領域におけるドレイン配線３３ａの抵抗をＲｄ０、チャネル領域の抵抗をＲｃｈ、ソース配線の抵抗をＲｓ０とすると、経路１及び経路２の抵抗成分は、
　経路１の抵抗成分＝１Ｒｄ０＋Ｒｃｈ＋４Ｒｓ０
　経路２の抵抗成分＝４Ｒｄ０＋Ｒｃｈ＋１Ｒｓ０
と表すことができ、従来例同様に図４に示す、分割されたＮＭＯＳトランジスタの等価回路で表すことができる。しかし、図１のように、ＮＭＯＳトランジスタ３０の領域では、ドレイン配線５３ａの配線幅がソース配線５２ａの配線幅と同一にレイアウト設計され、コンタクト３４の配置も同等であるので、Ｒｄ０＝Ｒｓ０、が成立し、経路１の抵抗成分＝経路２の抵抗成分、となる。
　即ち、均等に分割された各部分の抵抗が等しいことになる。抵抗が均等に割り振られる場合、サージ電流がＮＭＯＳトランジスタ３０のひとつのフィンガーにおいてどこのチャネル領域を流れても、パッド２０から接地端子までの間で、サージ電流に対する配線の抵抗の合計抵抗値は同一になる。すると、サージ電流は、チャネル領域において、特定の部分に集中しなくなる。よって、特定の部分のチャネル領域付近が破壊されにくくなり、ＮＭＯＳトランジスタ３０及び半導体装置のＥＳＤ耐量が高くなる。
　また、ソース配線３２ａをソース領域３２の上だけでなくゲート電極３１上にまで設ける理由は、素子サイズの増大と、ＥＳＤ耐量の低下を避けるためである。上記より寄生抵抗を同じくするために、ドレイン配線３３ａとソース配線３２ａの配線幅が同一であることがＥＳＤ耐量向上に寄与するが、これらの配線幅を同一にしても配線幅が余りに細いとサージ電流によって配線が溶解し、ＥＳＤ耐量低下を招く。そのため、ドレイン配線３３ａとソース配線３２ａの配線幅は少なくともドレイン領域３３と同等の幅が理想である。しかし、ドレイン領域３３の幅より狭い幅を有するソース領域３２の上にドレイン領域３３と同等の幅のソース配線３２ａを配置するにはソース領域３２は狭すぎる。その解決策の一つとしてソース領域３２の幅をドレイン領域３３の幅と同等にすることが上げられるが、これでは素子サイズが大きくなり、チップサイズ増大に影響を与える。そこで、ソース領域３２を広げず、ソース配線３２ａをゲート３１電極上まで設けることで、素子サイズの増大と、ＥＳＤ耐量の低下を避けることができる。
３０　ＮＭＯＳトランジスタ
３１　ゲート
３２　ソース
３３　ドレイン
３２ａ　ソース配線
３３ａ　ドレイン配線
３４　コンタクト
２０　パッド
Ｒｓ　ソース配線の寄生抵抗
Ｒｄ　ドレイン配線の寄生抵抗
Ｒｃｈ　チャネル領域の寄生抵抗

Claims (2)

  1. 　半導体基板表面に交互に配置された複数のソース領域及び複数のドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置される複数のチャネル領域と、前記チャネル領域の上に設けられるゲート電極とを有する同一のフィンガーが組み合わされたマルチフィンガータイプのＮＭＯＳトランジスタと、
    　前記ＮＭＯＳトランジスタの領域において前記ゲート電極及び前記ソース領域の上に設けられ、前記ゲート電極と前記ソース領域と接地端子とを電気的に接続するソース配線と、
    　前記ＮＭＯＳトランジスタの領域において前記ドレイン領域の上に設けられ、前記ドレイン領域と外部接続用電極であるパッドとを電気的に接続するドレイン配線と、
    を備え、
    　前記ＮＭＯＳトランジスタの各フィンガーはチャネル幅方向に均等に分割したときに、分割された各部分の抵抗値が等しいことを特徴とする半導体装置。
  2. 　前記ソース配線と前記ドレイン配線の幅が前記各フィンガーにおいて等しいことを特徴とする請求項１記載の半導体装置。
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