WO2014171005A1 - 半導体受光素子及びその製造方法 - Google Patents

半導体受光素子及びその製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor light receiving element and a manufacturing method thereof, for example, a semiconductor light receiving element having Ge as a light absorption layer provided on a Si substrate used for optical communication and data communication, and a manufacturing method thereof. .
  • an optical interconnect that is, data transmission using an optical signal is required. Furthermore, from the viewpoint of low power consumption and a small area, an element in which optical components such as an optical transmitter, an optical modulator, and a receiver necessary for optical transmission / reception are integrated on a Si substrate is required.
  • the optical components integrated on the Si substrate are connected by an optical fiber, it is preferable to use a wavelength of 1.55 ⁇ m with a small loss in the optical fiber as a transmission wavelength band. Therefore, it is preferable to apply Ge having an absorption edge in the vicinity of 1.55 ⁇ m as an absorption layer as a photodetector applied in optical transmission in the 1.55 ⁇ m wavelength band.
  • wavelength division multiplexing WDM
  • a Ge photodetector having high response sensitivity in a wide region having a wavelength longer than 1.55 ⁇ m is required.
  • the photodetector is required to reduce the element capacitance from the viewpoint of improving the high-speed response characteristic, and for that purpose, it is necessary to reduce the element area (element width).
  • the element area element width
  • it is required to suppress recombination during trapping of photocarriers generated in the depletion layer and trapping to defects. Need to be narrowed.
  • FIG. 20 is a schematic cross-sectional view of a conventional photodetector using Ge as an absorption layer.
  • the photodetector is formed using an SOI substrate.
  • a Si layer 83 provided on the Si substrate 81 via a BOX layer 82 is processed to form a p-type Si mesa portion 84 and p-type Si slab portions 85 on both sides thereof.
  • a striped waveguide connected to the p-type Si mesa portion 84 via a tapered portion is formed.
  • a non-doped Ge layer is formed on the p-type Si mesa portion 84 by selective growth, and an n-type impurity is implanted into the surface to form an n ++ -type Ge contact layer 87.
  • a type Ge light absorption layer 86 is provided.
  • ap type impurity is implanted into a part of the p type Si slab portion 85 to form ap + + type Si contact portion 88.
  • an oxide film 89 serving as an upper clad layer for the striped waveguide is formed, plugs 90 and 91 are formed, and an n-side electrode 92 and a p-side electrode 93 are formed.
  • the light propagating through the striped waveguide propagates to the i-type Ge light absorption layer 86 through the p-type Si mesa portion and is absorbed by the evanescent coupling.
  • the photodetector having the structure shown in FIG. 20 has a problem that it is impossible to simultaneously increase the wavelength bandwidth by introducing tensile strain and to improve the high-speed response characteristics and response efficiency by miniaturization.
  • a substrate whose surface is a single crystal Si layer, a first conductivity type Si layer on the substrate, a non-doped Ge layer, and a second conductivity type opposite to the first conductivity type.
  • a semiconductor light receiving element comprising a second conductivity type contact electrode provided on a layer and a first conductivity type contact electrode provided on the first conductivity type Si layer.
  • an annealing step of activating the first conductivity type impurity by ion implantation into at least a part of the surface of the substrate whose surface is a single crystal Si layer, and at least the first conductivity type impurity A step of growing a non-doped Ge layer on the first conductivity type Si region into which ion is implanted, a step of forming a first dielectric mask covering the photodiode formation region on the surface of the non-doped Ge layer, A step of ion-implanting a second conductivity type impurity having a conductivity type opposite to the first conductivity type into the exposed portion of the non-doped Ge layer using the dielectric mask as a mask; and a step of using the first dielectric mask as a mask.
  • a method for manufacturing a semiconductor light receiving element is provided.
  • the disclosed semiconductor light receiving element and the method for manufacturing the same it is possible to achieve both an operation in a wide wavelength band, a high speed response, and a high response efficiency.
  • FIG. 7 is a configuration explanatory diagram of a semiconductor light receiving element of Example 1 of the present invention.
  • FIG. It is explanatory drawing to the middle of the manufacturing process of the semiconductor light receiving element of Example 2 of this invention. It is explanatory drawing to the middle after FIG. 11 of the manufacturing process of the semiconductor light receiving element of Example 2 of this invention. It is explanatory drawing to the middle after FIG. 12 of the manufacturing process of the semiconductor light receiving element of Example 2 of this invention. It is explanatory drawing to the middle after FIG.
  • FIG. 1 is a perspective view and a side sectional view of a semiconductor light receiving element of the present invention
  • FIG. 2 is a top view and a sectional view of the semiconductor light receiving element of the present invention.
  • a PIN photodiode 15 is formed by sequentially laminating a first conductivity type Si layer 16, a non-doped Ge layer 17, and a second conductivity type Ge layer 18 on a substrate 11 whose surface is a single crystal Si layer.
  • a Ge current blocking mechanism 19 is provided on at least a part of the periphery of the laminated structure including the non-doped Ge layer 17 / second conductivity type Ge layer 18, and a second conductivity type contact electrode 22 is provided on the second conductivity type Ge layer 18. .
  • a first conductivity type contact electrode 23 connected to the first conductivity type Si layer 16 is provided.
  • This Ge current blocking mechanism typically has a structure in which a second conductivity type Ge layer 20 and a first conductivity type Ge layer 21 are sequentially stacked in this order from the substrate 11 side.
  • a thyristor structure including the conductive Si layer 16 is formed.
  • the thyristor structure When a thyristor structure is formed, no reverse current flows through the thyristor structure during reverse bias below the reverse breakdown voltage. Therefore, the thyristor structure functions as a carrier block layer that prevents the diffusion of photocarriers generated in the non-doped Ge layer 17 to the periphery. As a result, the carrier path is narrowed and the element capacitance is reduced. At the same time, it becomes possible to reduce traps due to recombination and defects in the depletion layer due to photocarrier drift.
  • the shape of the PIN photodiode 15 is typically a rectangular parallelepiped, and the other three side surfaces except for one side surface may be in contact with the Ge current blocking mechanism 19.
  • the stripe-shaped single crystal Si core layer 24 may be connected to the first conductivity type Si layer 16 via the tapered waveguide 25 on one side surface not in contact with the Ge current blocking mechanism 19.
  • the substrate 11 may be a single crystal Si substrate, but typically.
  • An SOI substrate in which a single crystal Si layer 14 is provided on a crystalline Si substrate 12 with an SiO 2 film 13 interposed therebetween is used.
  • the first conductivity type impurity is annealed by ion implantation of the first conductivity type impurity to at least a part of the surface of the substrate 11 whose surface is the single crystal Si layer 14.
  • a non-doped Ge layer 17 is grown on the first conductivity type Si layer 16 region into which ions are implanted.
  • a first dielectric mask is formed on the surface of the non-doped Ge layer 17 so as to cover the photodiode formation region, and two-conductivity type impurities are ion-implanted into the exposed portion of the non-doped Ge layer 17 using the first dielectric mask as a mask.
  • the second conductivity type Ge layer 20 is formed.
  • the first conductivity type impurity is implanted shallower than the second conductivity type impurity into the exposed portion of the non-doped Ge layer 17 into which the second conductivity type impurity has been implanted using the first dielectric mask as a mask, and the surface becomes the first conductivity type impurity.
  • the first conductivity type Ge layer 21 is formed by compensation.
  • a second dielectric mask that exposes only the photodiode formation region is formed, and a second conductivity type impurity is implanted into the surface of the non-doped Ge layer 17 exposed using the second dielectric mask as a mask.
  • a two-conductivity Ge layer 18 may be formed.
  • the single crystal Si layer 14 may be etched to form a tapered waveguide 25 connected to the photodiode region and a striped single crystal Si core layer 24 connected to the tapered waveguide 25.
  • the growth process of the non-doped Ge layer 17 includes a first growth process that grows at a relatively low temperature in order to form a flat layer by two-dimensional growth, and a relative process capable of growing a high-quality crystal. It is desirable to use a two-stage growth process consisting of a second growth process that grows at a high temperature.
  • a low pressure chemical vapor deposition method or a molecular beam epitaxial growth method is typical.
  • the Ge layer is provided around the non-doped Ge layer 17 serving as the light absorption layer, the relaxation strain is suppressed and the shortening of the absorption edge of the non-doped Ge layer 17 is suppressed. Is done. At the same time, it is possible to reduce the element capacitance and the photo carrier trap due to defects. As a result, it is possible to simultaneously realize an operation in a wide wavelength band and a high speed response / response efficiency.
  • FIGS. 3A to 9A are conceptual perspective views, and FIG. 3B is a cross-sectional view taken along the dashed line in FIG. 3A.
  • a single crystal i-type Si layer 33 having a thickness of 0.3 ⁇ m is formed on a Si substrate 31 having a main surface of (001) through a BOX layer 32 having a thickness of 3.0 ⁇ m.
  • the provided SOI substrate is prepared.
  • a resist is applied on the i-type Si layer 33, the shape of the Si passive waveguide is exposed by electron beam lithography, and development by wet etching is performed.
  • an Si rib type waveguide 34 including the core layer 35 and the slab portion 36 is formed by ICP (inductively coupled plasma) dry etching.
  • a tapered portion 37 is provided on the side in contact with the i-type Si layer 33.
  • a SiO 2 film is deposited on the entire surface by CVD, and patterning is performed to form an ion implantation mask 38 that opens only the regions where the light receiving portion and the thyristor portion are to be formed.
  • B is ion-implanted using the ion implantation mask 38 as a mask.
  • the implantation energy is 40 keV and the dose is 5.0 ⁇ 10 14 cm ⁇ 2 .
  • the p-type Si layer 39 is formed by performing an annealing process at 1050 ° C. for activating the ion-implanted B for 1 second.
  • the impurity concentration of the p-type Si layer 39 is set to 1.0 ⁇ 10 18 cm ⁇ 3 to 3.0 ⁇ 10 19 cm ⁇ 3 .
  • a selective growth mask 40 made of a SiO 2 film is provided, and an i-type Ge layer 41 having a thickness of 0.8 ⁇ m is selectively grown by using a low pressure CVD method.
  • GeH 4 is used as a source gas and H 2 is used as a carrier gas.
  • 0.1 ⁇ m is grown at a low temperature of 400 ° C., and then 0.7 ⁇ m is grown at a high temperature of 700 ° C.
  • an ion implantation mask 42 made of a SiO 2 film having an opening only in a portion where a thyristor structure is to be formed is formed.
  • the entire i-type Ge layer 41 is doped by implanting P ions using the ion implantation mask 42 as a mask.
  • the implantation energy is 600 keV and the dose amount is 1.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration of the n-type Ge layer 43 is 1.0 ⁇ 10 18 cm ⁇ 3 to 2.0 ⁇ 10 18 cm ⁇ 3 .
  • the implantation energy is 100 keV and the dose is 3.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration in the p-type Ge layer 44 is 1.0 ⁇ 10 18 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3 .
  • an ion implantation mask 45 made of a SiO 2 film having an opening only in the photodiode formation region is newly formed.
  • P is ion-implanted to form the upper 0.3 ⁇ m portion into the n-type Ge layer 46.
  • the implantation energy is 40 keV
  • the dose is 1.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration of the n-type Ge layer 46 is 4.0 ⁇ 10 18 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration at a position of 0.3 ⁇ m from the surface is 1.0 ⁇ 10 16. cm ⁇ 3 .
  • activation annealing is performed at 1050 ° C. for 1 second to activate the implanted impurities.
  • a low pressure CVD method is used to form an upper cladding layer 47 and a SiO 2 film to be a passivation film is deposited in the element portion, and then the surfaces of the SiO 2 film and the Ge layer are flattened by a CMP (chemical mechanical polishing) method. Turn into.
  • a resist is applied to the flattened surface, the contact hole shape is exposed by electron beam lithography, and development by wet etching is performed.
  • contact holes are formed by ICP dry etching and wet etching using HF.
  • the contact hole is filled with Al.
  • the resist used for forming the contact hole is removed, and at the same time, the Al deposited on the resist is lifted off to form the n-side electrode 48 and the p-side electrode 49, so that the semiconductor light-receiving element of Example 1 of the present invention
  • the basic configuration of is completed.
  • FIG. 10 is a diagram for explaining the configuration of the semiconductor light receiving element according to the first embodiment of the present invention
  • FIG. 10 (a) is a top view
  • FIG. 10 (b) connects AA ′ in FIG. 10 (a). It is sectional drawing along the dashed-dotted line.
  • the three side surfaces of the PIN photodiode comprising the n-type Ge layer 46 / i-type Ge layer 41 / p-type Si layer 39 are surrounded by the p-type Ge layer 44 / n-type Ge layer 43. Therefore, the effect of strain relaxation at the three end faces is suppressed from reaching the PIN type photodiode portion.
  • a thyristor structure comprising an n-type Ge layer 46 / p-type Ge layer 44 / n-type Ge layer 43 / p-type Si layer 39 is formed on both side surfaces of the PIN type photodiode and functions as a current blocking layer, so that leakage occurs. The current can be reduced.
  • a pseudo thyristor-like current blocking mechanism formed of n-type Ge layer 46 / p-type Ge layer 44 / n-type Ge layer 43 / i-type Si layer 33 / p-type Si layer 39 is formed. Is done.
  • the signal light incident on the core layer 35 is propagated to the p-type Si layer 39 through the taper portion 37, propagated to the i-type Ge layer 41 by evanescent coupling, and absorbed, and taken out from the n-side electrode 48 as an electric signal. It is.
  • the p-side electrode 49 is normally set to the ground potential.
  • FIGS. 11 to 18 The basic process is the same as that of the first embodiment just by inverting the conductivity type. It is the same.
  • FIG. 11A to FIG. 17A are conceptual perspective views
  • FIG. 11B is a cross-sectional view taken along the dashed-dotted parallelogram in FIG.
  • a single-crystal i-type Si layer 53 having a thickness of 0.3 ⁇ m is formed on a Si substrate 51 having a main surface of (001) through a BOX layer 52 having a thickness of 3.0 ⁇ m.
  • the provided SOI substrate is prepared.
  • a resist is applied on the i-type Si layer 53, the shape of the Si passive waveguide is exposed by electron beam lithography, and development by wet etching is performed.
  • an Si rib waveguide 54 composed of the core layer 55 and the slab portion 56 is formed by ICP dry etching.
  • a tapered portion 57 is provided on the side in contact with the i-type Si layer 53.
  • a SiO 2 film is deposited on the entire surface by CVD, and patterning is performed to form an ion implantation mask 58 that opens only the regions where the light receiving portion and the thyristor portion are to be formed.
  • P ions are implanted using the ion implantation mask 58 as a mask.
  • the implantation energy is 150 keV and the dose is 5.0 ⁇ 10 14 cm ⁇ 2 .
  • an n-type Si layer 59 is formed by annealing for 1 second at 1050 ° C. which activates the ion-implanted B.
  • the impurity concentration of the n-type Si layer 59 is 1.0 ⁇ 10 18 cm ⁇ 3 to 3.0 ⁇ 10 19 cm ⁇ 3 .
  • a selective growth mask 60 made of a SiO 2 film is provided, and an i-type Ge layer 61 having a thickness of 0.8 ⁇ m is selectively grown by using a low pressure CVD method.
  • GeH 4 is used as the source gas and H 2 is used as the carrier gas.
  • 0.1 ⁇ m is grown at a low temperature of 600 ° C., and then 0.7 ⁇ m is grown at a high temperature of 700 ° C.
  • an ion implantation mask 62 made of an SiO 2 film having an opening only in a portion where the thyristor structure is to be formed is formed.
  • the entire i-type Ge layer 61 is doped by implanting B ions using the ion implantation mask 62 as a mask.
  • the implantation energy is 200 keV and the dose is 3.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration of the p-type Ge layer 63 is 2.0 ⁇ 10 18 cm ⁇ 3 to 6.0 ⁇ 10 18 cm ⁇ 3 .
  • the ion implantation mask 62 As shown in FIG. 15, by using the same ion implantation mask 62 as a mask, P is ion-implanted shallowly, and only the upper 0.5 ⁇ m is compensated to form an n-type Ge layer 64, and the lower 0.3 ⁇ m is compensated.
  • the p-type Ge layer 63 is not left.
  • the implantation energy is 350 keV and the dose amount is 8.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration in the n-type Ge layer 64 is 1.0 ⁇ 10 18 cm ⁇ 3 to 3.0 ⁇ 10 19 cm ⁇ 3 .
  • an ion implantation mask 65 made of an SiO 2 film having only the photodiode formation region opened is formed.
  • B is ion-implanted to form the upper 0.3 ⁇ m portion into the p-type Ge layer 66.
  • the implantation energy is 20 keV
  • the dose is 2.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration of the p-type Ge layer 66 is 50 ⁇ 10 18 cm ⁇ 3 to 2.0 ⁇ 10 19 cm ⁇ 3 , and the impurity concentration at a position of 0.3 ⁇ m from the surface is 1.0 ⁇ 10 16 cm ⁇ . 3
  • activation annealing is performed at 1050 ° C. for 1 second to activate the implanted impurities.
  • an SiO 2 film that becomes the upper cladding layer 67 and a passivation film in the element portion is deposited by using a low pressure CVD method, and then the surfaces of the SiO 2 film and the Ge layer are planarized by the CMP method.
  • a resist is applied to the flattened surface, the contact hole shape is exposed by electron beam lithography, and development by wet etching is performed.
  • contact holes are formed by ICP dry etching and wet etching using HF.
  • the contact hole is filled with Al.
  • the resist used for forming the contact hole is removed, and at the same time, the Al deposited on the resist is lifted off to form the p-side electrode 68 and the n-side electrode 69, whereby the semiconductor light receiving device of the second embodiment of the present invention
  • the basic configuration of is completed.
  • FIG. 18A and 18B are explanatory views of the structure of the semiconductor light receiving element according to the second embodiment of the present invention.
  • FIG. 18A is a top view
  • FIG. 18B is a view taken along line AA ′ in FIG. It is sectional drawing along the dashed-dotted line.
  • the three side surfaces of the PIN photodiode composed of the p-type Ge layer 66 / i-type Ge layer 61 / n-type Si layer 59 are surrounded by the n-type Ge layer 64 / p-type Ge layer 63. Therefore, the effect of strain relaxation at the three end faces is suppressed from reaching the PIN type photodiode portion.
  • a thyristor structure including a p-type Ge layer 66 / n-type Ge layer 64 / p-type Ge layer 63 / n-type Si layer 59 is formed on both side surfaces of the PIN type photodiode and functions as a current blocking layer. The current can be reduced.
  • a pseudo thyristor-like current blocking mechanism formed of p-type Ge layer 66 / n-type Ge layer 64 / p-type Ge layer 63 / i-type Si layer 53 / n-type Si layer 59 is formed. Is done.
  • the signal light incident on the core layer 55 is propagated to the n-type Si layer 59 through the taper portion 57, propagated to the i-type Ge layer 61 and absorbed by evanescent coupling, and taken out from the p-side electrode 68 as an electrical signal. It is.
  • the n-side electrode 69 is normally set to the ground potential.
  • FIG. 19A is a top view
  • FIG. 19B is a cross-sectional view taken along the alternate long and short dash line connecting AA ′ in FIG. 19A.
  • An SOI substrate is prepared in which a single crystal i-type Si layer having a thickness of 0.3 ⁇ m is provided on a Si substrate 71 having a main surface of (001) via a BOX layer 72 having a thickness of 3.0 ⁇ m.
  • an ion implantation mask is formed on the i-type Si layer to open only the region where the light receiving portion and the thyristor portion are to be formed, and B is ion-implanted using this ion implantation mask as a mask.
  • the implantation energy is 40 keV and the dose is 5.0 ⁇ 10 14 cm ⁇ 2 .
  • an annealing process is performed at 1050 ° C.
  • the impurity concentration of the p-type Si layer 73 is 1.0 ⁇ 10 18 cm ⁇ 3 to 3.0 ⁇ 10 19 cm ⁇ 3 .
  • a selective growth mask made of an SiO 2 film is provided, and an i-type Ge layer 74 having a thickness of 0.8 ⁇ m is selectively grown on the p-type Si layer 73 by using a low pressure CVD method.
  • GeH 4 is used as a source gas and H 2 is used as a carrier gas.
  • 0.1 ⁇ m is grown at a low temperature of 400 ° C., and then 0.7 ⁇ m is grown at a high temperature of 700 ° C.
  • an ion implantation mask made of an SiO 2 film having an opening only in a portion where the thyristor structure is to be formed is formed, and P is ion-implanted using this ion implantation mask as a mask, thereby doping the entire i-type Ge layer 74.
  • the implantation energy is 600 keV and the dose amount is 1.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration of the n-type Ge layer 75 is 1.0 ⁇ 10 18 cm ⁇ 3 to 2.0 ⁇ 10 18 cm ⁇ 3 .
  • B is ion-implanted shallowly, and only the upper 0.5 ⁇ m is compensated to form the p-type Ge layer 76, and the lower 0.3 ⁇ m is not compensated and the n-type Ge layer 75 is compensated.
  • the implantation energy is 100 keV and the dose is 3.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration in the p-type Ge layer 76 is 1.0 ⁇ 10 18 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3 .
  • a new ion implantation mask made of a SiO 2 film having only the photodiode formation region opened is formed.
  • P is ion-implanted to form the upper 0.3 ⁇ m portion into the n-type Ge layer 77.
  • the implantation energy is 40 keV
  • the dose is 1.0 ⁇ 10 14 cm ⁇ 2 .
  • the impurity concentration of the n-type Ge layer 77 is 4.0 ⁇ 10 18 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration at a position of 0.3 ⁇ m from the surface is 1.0 ⁇ 10 16. cm ⁇ 3 .
  • activation annealing is performed at 1050 ° C. for 1 second to activate the implanted impurities.
  • the surfaces of the SiO 2 film and the Ge layer are planarized by a CMP method.
  • contact holes are formed by ICP dry etching and wet etching using HF.
  • the contact hole is filled with Al.
  • the resist used for forming the contact hole is removed, and at the same time, Al deposited on the resist is lifted off to form the annular n-side electrode 79 and the p-side electrode 80, whereby the semiconductor according to the third embodiment of the present invention.
  • the basic structure of the light receiving element is completed.
  • Example 3 of the present invention since all the side surfaces of the PIN photodiode are surrounded by the p-type Ge layer 76 / n-type Ge layer 75, the effect of strain relaxation at the end is PIN type. Covering the photodiode portion is completely suppressed. Further, a thyristor structure including an n-type Ge layer 77 / p-type Ge layer 76 / n-type Ge layer 75 / p-type Si layer 73 is formed around the entire periphery of the PIN type photodiode, and functions as a current blocking layer. The current can be reduced.
  • the semiconductor light receiving element of Example 3 in the drawing, light enters from above, passes through the n-type Ge layer 77, is absorbed by the i-type Ge layer 74, and is taken out from the n-side electrode 79 as an electrical signal.
  • the p-side electrode 80 is set to the ground potential.

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Abstract

　半導体受光素子及びその製造方法に関し、広い波長帯域での動作と高い高速応答及び高い応答効率とを両立する。表面が単結晶Ｓｉ層である基板上に第１導電型Ｓｉ層と、ノンドープＧｅ層と、第２導電型Ｇｅ層を順次積層したＰＩＮ型フォトダイオードを形成し、その周囲の少なくとも一部にＧｅ電流ブロック機構を設ける。　

Description

半導体受光素子及びその製造方法
　本発明は、半導体受光素子及びその製造方法に関するものであり、例えば、光通信及びデータ通信に用いられるＳｉ基板上に設けたＧeを光吸収層とする半導体受光素子及びその製造方法に関する発明である。
　近年のサーバＣＰＵ間のデータ伝送量の増大に伴い、従来のＣｕ配線を用いた電気信号による伝送での対応が限界に近づきつつある。このボトルネックを解消するためには、光インターコネクト、即ち、光信号によるデータ伝送が必要とされる。さらには、低消費電力、小面積化の観点から、光送受信に必要となる光送信器、光変調器、受信器等の光コンポーネントをＳｉ基板上に集積化した素子が必要となる。
　また、一方で、Ｓｉ基板上に集積化された光コンポーネント間は光ファイバによって接続されるため、光ファイバでの損失が小さい波長１．５５μｍを伝送波長帯として使用することが好ましい。そこで、波長１．５５μｍ帯での光伝送で適用されるフォトディテクターとしては、１．５５μｍ近傍に吸収端をもつＧｅを吸収層として適用することが好ましい。
　また、一方で、データ伝送量の増大に伴って波長多重伝送（ＷＤＭ）の必要性がある。
そこで、波長多重伝送を実現するためには、１．５５μｍより長波長の広い領域で高い応答感度を有するＧｅフォトディテクターが必要とされる。
　一般に、Ｓｉ基板上のＧｅ成長において、Ｇｅの成長温度から室温まで冷却した際に、ＳｉとＧｅの熱膨張係数差に起因してＧｅエピタキシャル層が面内方向に引っ張り歪を受ける。その結果、バルク状態のＧｅ層に比較してＳｉ基板のＧｅは吸収端が長波化することが報告されている（例えば、非特許文献１参照）。これは、フォトディテクターの波長帯域拡大の観点からは有利な方向に働く。
　一方で、フォトディテクターは高速応答特性の向上の観点から素子容量を低減することが要求され、そのためには素子面積（素子幅）を狭くする必要がある。また、応答感度特性の向上の観点からも、空乏層で発生したフォトキャリアのドリフト中の再結合や欠陥へのトラップを抑制することが要求され、そのためには、同様に素子面積（素子幅）を狭くする必要がある。
　そこで、Ｓｉ基板上のＧｅを吸収層とするフォトディテクターとして、幅が数μｍ程度のメサ型に加工することが報告されている（例えば、非特許文献２参照）。図２０は、従来のＧｅを吸収層とするフォトディテクターの概略的断面図であり、ＳＯＩ基板を用いてフォトディテクターが形成される。Ｓｉ基板８１上にＢＯＸ層８２を介して設けられたＳｉ層８３を加工しｐ型Ｓｉメサ部８４とその両脇のｐ型Ｓｉスラブ部８５を形成する。この時、図示は省略するものの、ｐ型Ｓｉメサ部８４に対してテーパ部を介して接続するストライプ状導波路を形成する。
　このｐ型Ｓｉメサ部８４上に選択成長によりノンドープのＧｅ層を形成し、その表面にｎ型不純物を注入してｎ＋＋型Ｇｅコンタクト層８７とするとともに、不純物の導入されなかった部分をｉ型Ｇｅ光吸収層８６とする。一方、ｐ型Ｓｉスラブ部８５の一部にｐ型不純物を注入してｐ＋＋型Ｓｉコンタクト部８８を形成する。
　次いで、ストライプ状導波路に対する上部クラッド層となる酸化膜８９を形成し、プラグ９０，９１を形成し、ｎ側電極９２及びｐ側電極９３を形成する。ストライプ状導波路を伝播してきた光はｐ型Ｓｉメサ部を介してエバネッセント結合によりｉ型Ｇｅ光吸収層８６に伝播して吸収される。
Ｙａｓｕｈｉｋｏ　Ｉｓｈｉｋａｗａ，Ｋａｚｕｍｉ　Ｗａｄａ，Ｊｉｆｅｎｇ　Ｌｉｕ，Ｄｏｕｇｌａｓ　Ｄ．Ｃａｎｎｏｎ，Ｈｓｉｎ－Ｃｈｉａｏ　Ｌｕａｎ，Ｊｕｒｇｅｎ　Ｍｉｃｈｅｌ，ａｎｄ　Ｌｏｉｎｅｌ　Ｃ．Ｋｉｍｅｒｌｉｎｇ，Ｊｏｕｒｎａｌ　Ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　９８，０１３５０１（２００５） Ｔａｏ　Ｙｉｎ，Ｒａｍｉ　Ｃｏｈｅｎ，Ｍｉｋｅ　Ｍ．　Ｍｏｒｓｅ，Ｇａｄｉ　Ｓａｒｉｄ，Ｙｏｅｌ　Ｃｈｅｔｒｉｔ，Ｄｏｒｏｎ　Ｒｕｂｉｎ，ａｎｄ　Ｍａｒｉｏ　Ｊ．Ｐａｎｉｃｃｉａ，Ｏｐｔｉｃｓ　Ｅｘｐｒｅｓｓ，１５，１３９６６（２００７） Ｌ．Ｄｉｎｇ，Ｔ．Ｙ．Ｌｉｏｗ，Ａ．Ｅ．Ｊ．Ｌｉｍ，Ｎ．Ｄｕａｎ，Ｍ．Ｂ．Ｙｕ，ａｎｄ　Ｇ．Ｑ．Ｌｏ，ＯＦＣ／ＮＦＯＥＣ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，ＯＷ３Ｇ．４（２０１２）
　しかしながら、素子幅を狭くしていくと面内での格子緩和が進み、Ｇｅ層に導入されていた引っ張り歪が減少することが報告されている（例えば、非特許文献３参照）。その結果、素子容量低減或いはフォトキャリア消失低減のために素子幅を狭くすると、Ｇｅの吸収端が短波化し、長波長側での応答感度が低下することになる。
　一方で、長波長での応答効率を高めることを目的に面内引っ張り歪の低減を抑制するために素子幅を広げると、素子容量が増大して高速応答特性が劣化し、さらにはフォトキャリアの消失の増大により応答効率が劣化する。つまり、図２０に示した構造のフォトディテクターでは引っ張り歪導入による波長帯域幅の拡大と、微細化による高速応答特性及び応答効率の向上を同時に実現することはできないという問題がある。
　したがって、半導体受光素子において広い波長帯域での動作と高い高速応答及び高い応答効率とを両立することを目的とする。
　開示する一観点からは、表面が単結晶Ｓｉ層である基板と、前記基板上に第１導電型Ｓｉ層と、ノンドープＧｅ層と、前記第１導電型とは反対導電型の第２導電型Ｇｅ層を順次積層したＰＩＮ型フォトダイオードと、前記ノンドープＧｅ層／前記第２導電型Ｇｅ層からなる積層構造の周囲の少なくとも一部に設けられたＧｅ電流ブロック機構と、前記第２導電型Ｇｅ層上に設けられた第２導電型用コンタクト電極と、前記第１導電型Ｓｉ層に設けられた第１導電型用コンタクト電極とを有することを特徴とする半導体受光素子が提供される。
　また、開示する別の観点からは、表面が単結晶Ｓｉ層である基板の表面の少なくとも一部に第１導電型不純物をイオン注入して活性化するアニール工程と、少なくとも前記第１導電型不純物をイオン注入した第１導電型Ｓｉ領域上にノンドープＧｅ層を成長する工程と、前記ノンドープＧｅ層の表面にフォトダイオード形成領域を覆う第１の誘電体マスクを形成する工程と、前記第１の誘電体マスクをマスクとして前記ノンドープＧｅ層の露出部に前記第１導電型とは反対の導電型である第２導電型不純物をイオン注入する工程と、前記第１の誘電体マスクをマスクとして第２導電型不純物を注入した前記ノンドープＧｅ層の露出部に第１導電型不純物を前記第２導電型不純物より浅く注入して表面を第１導電型不純物で補償する工程と、前記フォトダイオード形成領域のみを露出する第２の誘電体マスクを形成する工程と、前記第２の誘電体マスクをマスクとして露出する前記ノンドープＧｅ層の表面に第２導電型不純物を注入する工程と、前記注入した各不純物を活性化するアニール工程とを含むことを特徴とする半導体受光素子の製造方法が提供される。
　開示の半導体受光素子及びその製造方法によれば、広い波長帯域での動作と高い高速応答及び高い応答効率との両立が可能になる。
本発明の実施の形態の半導体受光素子の斜視図及び側断面図である。 本発明の実施の形態の半導体受光素子の上面図及び断面図である。 本発明の実施例１の半導体受光素子の製造工程の途中までの説明図である。 本発明の実施例１の半導体受光素子の製造工程の図３以降の途中までの説明図である。 本発明の実施例１の半導体受光素子の製造工程の図４以降の途中までの説明図である。 本発明の実施例１の半導体受光素子の製造工程の図５以降の途中までの説明図である。 本発明の実施例１の半導体受光素子の製造工程の図６以降の途中までの説明図である。 本発明の実施例１の半導体受光素子の製造工程の図７以降の途中までの説明図である。 本発明の実施例１の半導体受光素子の製造工程の図８以降の説明図である。 本発明の実施例１の半導体受光素子の構成説明図である。 本発明の実施例２の半導体受光素子の製造工程の途中までの説明図である。 本発明の実施例２の半導体受光素子の製造工程の図１１以降の途中までの説明図である。 本発明の実施例２の半導体受光素子の製造工程の図１２以降の途中までの説明図である。 本発明の実施例２の半導体受光素子の製造工程の図１３以降の途中までの説明図である。 本発明の実施例２の半導体受光素子の製造工程の図１４以降の途中までの説明図である。 本発明の実施例２の半導体受光素子の製造工程の図１５以降の途中までの説明図である。 本発明の実施例２の半導体受光素子の製造工程の図１６以降の説明図である。 本発明の実施例２の半導体受光素子の構成説明図である。 本発明の実施例３の半導体受光素子の構成説明図である。 従来のＧｅを光吸収層とするフォトダイオードの概略的断面図である。
　ここで、図１及び図２を参照して、本発明の実施の形態の半導体受光素子を説明する。図１は本発明の半導体受光素子の斜視図及び側断面図であり、図２は本発明の半導体受光素子の上面図及び断面図である。表面が単結晶Ｓｉ層１４である基板１１上に第１導電型Ｓｉ層１６と、ノンドープＧｅ層１７と、第２導電型Ｇｅ層１８を順次積層したＰＩＮ型フォトダイオード１５を形成する。
　ノンドープＧｅ層１７／第２導電型Ｇｅ層１８からなる積層構造の周囲の少なくとも一部にＧｅ電流ブロック機構１９を設け、第２導電型Ｇｅ層１８上に第２導電型用コンタクト電極２２を設ける。一方、第１導電型Ｓｉ層１６に接続する第１導電型用コンタクト電極２３を設ける。
　このＧｅ電流ブロック機構は、典型的には、基板１１側から順に第２導電型Ｇｅ層２０と第１導電型Ｇｅ層２１とを順次積層した構造である。その結果、第２導電型用コンタクト電極２２と第１導電型用コンタクト電極２３との間に第２導電型Ｇｅ層１８／第１導電型Ｇｅ層２１／第２導電型Ｇｅ層２０／第１導電型Ｓｉ層１６からなるサイリスタ構造が形成される。
　サイリスタ構造が形成されると、サイリスタ構造には逆方向降伏電圧以下の逆バイアス時には逆方向電流は流れない。従って、サイリスタ構造はノンドープＧｅ層１７で発生したフォトキャリアの周辺部への拡散を防止するキャリアブロック層として機能する。その結果、キャリアパスが狭窄化され、素子容量は低減される。同時に、フォトキャリアのドリフトによる空乏層内で再結合および欠陥によるトラップも低減することが可能になる。
　ＰＩＮ型フォトダイオード１５の形状は、典型的には直方体状であり、一つの側面を除いた他の３つの側面がＧｅ電流ブロック機構１９に当接するようにしても良い。この場合、Ｇｅ電流ブロック機構１９に当接していない１つの側面において、第１導電型Ｓｉ層１６にストライプ状単結晶Ｓｉコア層２４がテーパ導波路２５を介して接続するようにしても良い。
　このように、ＰＩＮ型フォトダイオード１５の周囲をＧｅからなるＧｅ電流ブロック機構１９で囲むことにより、ノンドープＧｅ層１７の周辺部で発生する歪緩和はノンドープＧｅ層１７には伝搬しない。そのため、引っ張り歪の低減によるノンドープＧｅ層１７の吸収端の短波化は発生しない。
　或いは、ＰＩＮ型フォトダイオード１５の全ての側面をＧｅ電流ブロック機構１９で囲んでも良く、その場合には、ＰＩＮ型フォトダイオード１５の頂面を光入射面とすれば良い。また、基板１１は、単結晶Ｓｉ基板でも良いが、典型的には。結晶のＳｉ基板１２上にＳｉＯ２膜１３を介して単結晶Ｓｉ層１４が設けられたＳＯＩ基板を用いる。
　この半導体受光素子を形成する場合には、表面が単結晶Ｓｉ層１４である基板１１の表面の少なくとも一部に第１導電型不純物をイオン注入して活性化するアニールを施し第１導電型不純物をイオン注入した第１導電型Ｓｉ層１６領域上にノンドープＧｅ層１７を成長させる。次いで、ノンドープＧｅ層１７の表面にフォトダイオード形成領域を覆う第１の誘電体マスクを形成し、第１の誘電体マスクをマスクとしてノンドープＧｅ層１７の露出部に２導電型不純物をイオン注入して、第２導電型Ｇｅ層２０を形成する。
　次いで、第１の誘電体マスクをマスクとして第２導電型不純物を注入したノンドープＧｅ層１７の露出部に第１導電型不純物を第２導電型不純物より浅く注入して表面を第１導電型不純物で補償して第１導電型Ｇｅ層２１を形成する。次いで、フォトダイオード形成領域のみを露出する第２の誘電体マスクを形成して、この第２の誘電体マスクをマスクとして露出するノンドープＧｅ層１７の表面に第２導電型不純物を注入して第２導電型Ｇｅ層１８を形成すれば良い。
　なお、単結晶Ｓｉ層１４をエッチングしてフォトダイオード領域に接続するテーパ導波路２５と、テーパ導波路２５に接続するストライプ状単結晶Ｓｉコア層２４を形成しても良い。
　また、ノンドープＧｅ層１７の成長工程としては、二次元的成長により平坦な層を形成するために相対的に低温で成長する第１の成長工程と、高品質の結晶の成長が可能な相対的に高温で成長する第２の成長工程からなる二段成長工程を用いることが望ましい。なお、ノンドープＧｅ層１７の成長方法としては、減圧化学気相成長法或いは分子ビームエピタキシャル成長法が典型的なものである。
　本発明の実施の形態によれば、光吸収層となるノンドープＧｅ層１７の周囲にはＧｅ層が設けられているので、緩和歪は抑制され、ノンドープＧｅ層１７の吸収端の短波化を抑制される。それと同時に、素子容量の低減ならびに欠陥によるフォトキャリアのトラップを低減することが可能となる。その結果、広い波長帯域での動作と、高い高速応答・応答効率を同時に実現することが可能となる。
　次に、図３乃至図１０を参照して、本発明の実施例１の半導体受光素子の製造工程を説明する。なお、図３乃至図９における図（ａ）は概念的斜視図であり、図（ｂ）は図（ａ）における一点鎖線の平行四辺形に沿った断面図である。まず、図３に示すように、主面が（００１）のＳｉ基板３１上に厚さが３．０μｍのＢＯＸ層３２を介して厚さが０．３μｍの単結晶のｉ型Ｓｉ層３３を設けたＳＯＩ基板を用意する。
　次いで、ｉ型Ｓｉ層３３上にレジストを塗布し、電子ビームリソグラフィーによりＳｉパッシブ導波路形状を露光し、ウエットエッチングによる現像を行う。次いで、ＩＣＰ（誘導結合型プラズマ）ドライエッチングにより、コア層３５とスラブ部３６からなるＳｉリブ型導波路３４を形成する。なお、ｉ型Ｓｉ層３３と接する側にはテーパ部３７を設ける。
　次いで、図４に示すように、全面にＣＶＤ法によりＳｉＯ２膜を堆積し、パターニングを行い、受光部及びサイリスタ部を形成する領域のみを開口するイオン注入マスク３８を形成する。次いで、イオン注入マスク３８をマスクとしてＢをイオン注入する。この場合の注入エネルギーは４０ｋｅＶでドーズ量は５．０×１０１４ｃｍ－２である。次いで、イオン注入したＢを活性化する１０５０℃で１秒間のアニール処理を行ってｐ型Ｓｉ層３９を形成する。ｐ型Ｓｉ層３９の不純物濃度は、１．０×１０１８ｃｍ－３～３．０×１０１９ｃｍ－３とする。
　次いで、図５に示すように、ＳｉＯ２膜からなる選択成長マスク４０を設け、減圧ＣＶＤ法を用いて厚さが０．８μｍのｉ型Ｇｅ層４１を選択成長させる。この場合、原料ガスとしてＧｅＨ４を用い、キャリアガスとしてＨ２を用い、まず、４００℃の低温において、０．１μｍ成長させ、次いで、７００℃の高温において０．７μｍ成長させる。
　次いで、図６に示すように、サイリスタ構造を形成する部分のみを開口させたＳｉＯ２膜からなるイオン注入マスク４２を形成する。次いで、このイオン注入マスク４２をマスクとしてＰをイオン注入することによってｉ型Ｇｅ層４１全体をドーピングする。この場合の注入エネルギーは、６００ｋｅＶとし、ドーズ量は１．０×１０１４ｃｍ－２とする。その結果、ｎ型Ｇｅ層４３の不純物濃度は１．０×１０１８ｃｍ－３～２．０×１０１８ｃｍ－３となる。
　次いで、図７に示すように、同じイオン注入マスク４２をマスクとして、Ｂを浅くイオン注入して、上側の０．５μｍのみ補償してｐ型Ｇｅ層４４とし、下側の０．３μｍは補償されずにｎ型Ｇｅ層４３として残る。なお、この場合の注入エネルギーは１００ｋｅＶとし、ドーズ量は３．０×１０１４ｃｍ-２とする。その結果、ｐ型Ｇｅ層４４における不純物濃度は１．０×１０１８ｃｍ-３～１．０×１０１９ｃｍ-３となる。
　次いで、図８に示すように、イオン注入マスク４２をフッ酸で除去したのち、フォトダイオード形成領域のみを開口させたＳｉＯ２膜からなるイオン注入マスク４５を新たに形成する。このイオン注入マスク４５をマスクとして、Ｐをイオン注入して上側の０．３μｍの部分をｎ型Ｇｅ層４６にする。この場合の注入エネルギーは、４０ｋｅＶとし、ドーズ量は１．０×１０１４ｃｍ－２とする。その結果、ｎ型Ｇｅ層４６の不純物濃度は４．０×１０１８ｃｍ－３～１．０×１０１９ｃｍ－３となり、表面から０．３μｍの位置における不純物濃度は１．０×１０１６ｃｍ－３となる。
　次いで、図９に示すように、イオン注入マスク４５をフッ酸で除去したのち、１０５０℃で１秒間の活性化アニールを行って注入した不純物を活性化する。次いで、減圧ＣＶＤ法を用いて上部クラッド層４７となるとともに素子部においてはパッシベーション膜となるＳｉＯ２膜を堆積させた後、ＣＭＰ（化学機械研磨）法によりＳｉＯ２膜とＧｅ層の表面を平坦化する。
　次いで、図においては省略するものの、平坦化した表面にレジストを塗布して電子ビームリソグラフィーによりコンタクトホール形状を露光し、ウエットエッチングによる現像を行う。次いで、ＩＣＰドライエッチング法とＨＦによるウエットエッチング法により、コンタクトホールを形成する。
　次いで、スパッタリング法によりバリアメタルとなるＴｉＮ膜を成膜した後、コンタクトホールをＡｌで埋め込む。次いで、コンタクトホールの形成に用いたレジストを除去すると同時に、レジスト上に堆積したＡｌをリフトオフしてｎ側電極４８及びｐ側電極４９を形成することによって、本発明の実施例１の半導体受光素子の基本構成が完成する。
　図１０は、本発明の実施例１の半導体受光素子の構成説明図であり、図１０（ａ）は上面図であり、図１０（ｂ）は図１０（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った断面図である。図に示すように、ｎ型Ｇｅ層４６／ｉ型Ｇｅ層４１／ｐ型Ｓｉ層３９からなるＰＩＮ型フォトダイオードの３つの側面はｐ型Ｇｅ層４４／ｎ型Ｇｅ層４３で囲まれているので、３つの端面における歪緩和の影響がＰＩＮ型フォトダイオード部に及ぶことが抑制される。また、ＰＩＮ型フォトダイオードの両側面には、ｎ型Ｇｅ層４６／ｐ型Ｇｅ層４４／ｎ型Ｇｅ層４３／ｐ型Ｓｉ層３９からなるサイリスタ構造が形成され電流ブロック層として機能するのでリーク電流を低減することが可能になる。なお、光入射面と反対側では、ｎ型Ｇｅ層４６／ｐ型Ｇｅ層４４／ｎ型Ｇｅ層４３／ｉ型Ｓｉ層３３／ｐ型Ｓｉ層３９からなる疑似サイリスタ的な電流ブロック機構が形成される。
　コア層３５に入射した信号光は、テーパ部３７を介してｐ型Ｓｉ層３９に伝播され、エバネッセント結合により、ｉ型Ｇｅ層４１に伝播して吸収され、電気信号としてｎ側電極４８から取り出される。なお、ｐ側電極４９は通常は接地電位に設定される。
　次に、図１１乃至図１８を参照して、本発明の実施例２の半導体受光素子を製造工程を説明するが、導電型を反転させただけで基本的な工程は上記の実施例１と同様である。なお、図１１乃至図１７における図（ａ）は概念的斜視図であり、図（ｂ）は図（ａ）における一点鎖線の平行四辺形に沿った断面図である。まず、図１１に示すように、主面が（００１）のＳｉ基板５１上に厚さが３．０μｍのＢＯＸ層５２を介して厚さが０．３μｍの単結晶のｉ型Ｓｉ層５３を設けたＳＯＩ基板を用意する。
　次いで、ｉ型Ｓｉ層５３上にレジストを塗布し、電子ビームリソグラフィーによりＳｉパッシブ導波路形状を露光し、ウエットエッチングによる現像を行う。次いで、ＩＣＰドライエッチングにより、コア層５５とスラブ部５６からなるＳｉリブ型導波路５４を形成する。なお、ｉ型Ｓｉ層５３と接する側にはテーパ部５７を設ける。
　次いで、図１２に示すように、全面にＣＶＤ法によりＳｉＯ２膜を堆積し、パターニングを行い、受光部及びサイリスタ部を形成する領域のみを開口するイオン注入マスク５８を形成する。次いで、イオン注入マスク５８をマスクとしてＰをイオン注入する。この場合の注入エネルギーは１５０ｋｅＶでドーズ量は５．０×１０１４ｃｍ－２である。次いで、イオン注入したＢを活性化する１０５０℃で１秒間のアニール処理を行ってｎ型Ｓｉ層５９を形成する。ｎ型Ｓｉ層５９の不純物濃度は、１．０×１０１８ｃｍ－３～３．０×１０１９ｃｍ－３とする。
　次いで、図１３に示すように、ＳｉＯ２膜からなる選択成長マスク６０を設け、減圧ＣＶＤ法を用いて厚さが０．８μｍのｉ型Ｇｅ層６１を選択成長させる。この場合、原料ガスとしてＧｅＨ４を用い、キャリアガスとしてＨ２を用い、まず、６００℃の低温において、０．１μｍ成長させ、次いで、７００℃の高温において０．７μｍ成長させる。
　次いで、図１４に示すように、サイリスタ構造を形成する部分のみを開口させたＳｉＯ２膜からなるイオン注入マスク６２を形成する。次いで、このイオン注入マスク６２をマスクとしてＢをイオン注入することによってｉ型Ｇｅ層６１全体をドーピングする。この場合の注入エネルギーは、２００ｋｅＶとし、ドーズ量は３．０×１０１４ｃｍ－２とする。その結果、ｐ型Ｇｅ層６３の不純物濃度は２．０×１０１８ｃｍ－３～６．０×１０１８ｃｍ－３となる。
　次いで、図１５に示すように、同じイオン注入マスク６２をマスクとして、Ｐを浅くイオン注入して、上側の０．５μｍのみ補償してｎ型Ｇｅ層６４とし、下側の０．３μｍは補償されずにｐ型Ｇｅ層６３として残る。なお、この場合の注入エネルギーは３５０ｋｅＶとし、ドーズ量は８．０×１０１４ｃｍ-２とする。その結果、ｎ型Ｇｅ層６４における不純物濃度は１．０×１０１８ｃｍ-３～３．０×１０１９ｃｍ-３となる。
　次いで、図１６に示すように、イオン注入マスク６２をフッ酸で除去したのち、フォトダイオード形成領域のみを開口させたＳｉＯ２膜からなるイオン注入マスク６５を新たに形成する。このイオン注入マスク６５をマスクとして、Ｂをイオン注入して上側の０．３μｍの部分をｐ型Ｇｅ層６６にする。この場合の注入エネルギーは、２０ｋｅＶとし、ドーズ量は２．０×１０１４ｃｍ－２とする。その結果、ｐ型Ｇｅ層６６の不純物濃度は５０×１０１８ｃｍ－３～２．０×１０１９ｃｍ－３となり、表面から０．３μｍの位置における不純物濃度は１．０×１０１６ｃｍ－３となる。
　次いで、図１７に示すように、イオン注入マスク６５をフッ酸で除去したのち、１０５０℃で１秒間の活性化アニールを行って注入した不純物を活性化する。次いで、減圧ＣＶＤ法を用いて上部クラッド層６７となるとともに素子部においてはパッシベーション膜となるＳｉＯ２膜を堆積させた後、ＣＭＰ法によりＳｉＯ２膜とＧｅ層の表面を平坦化する。
　次いで、図においては省略するものの、平坦化した表面にレジストを塗布して電子ビームリソグラフィーによりコンタクトホール形状を露光し、ウエットエッチングによる現像を行う。次いで、ＩＣＰドライエッチング法とＨＦによるウエットエッチング法により、コンタクトホールを形成する。
　次いで、スパッタリング法によりバリアメタルとなるＴｉＮ膜を成膜した後、コンタクトホールをＡｌで埋め込む。次いで、コンタクトホールの形成に用いたレジストを除去すると同時に、レジスト上に堆積したＡｌをリフトオフしてｐ側電極６８及びｎ側電極６９を形成することによって、本発明の実施例２の半導体受光素子の基本構成が完成する。
　図１８は、本発明の実施例２の半導体受光素子の構成説明図であり、図１８（ａ）は上面図であり、図１８（ｂ）は図１８（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った断面図である。図に示すように、ｐ型Ｇｅ層６６／ｉ型Ｇｅ層６１／ｎ型Ｓｉ層５９からなるＰＩＮ型フォトダイオードの３つの側面はｎ型Ｇｅ層６４／ｐ型Ｇｅ層６３で囲まれているので、３つの端面における歪緩和の影響がＰＩＮ型フォトダイオード部に及ぶことが抑制される。また、ＰＩＮ型フォトダイオードの両側面には、ｐ型Ｇｅ層６６／ｎ型Ｇｅ層６４／ｐ型Ｇｅ層６３／ｎ型Ｓｉ層５９からなるサイリスタ構造が形成され電流ブロック層として機能するのでリーク電流を低減することが可能になる。なお、光入射面と反対側では、ｐ型Ｇｅ層６６／ｎ型Ｇｅ層６４／ｐ型Ｇｅ層６３／ｉ型Ｓｉ層５３／ｎ型Ｓｉ層５９からなる疑似サイリスタ的な電流ブロック機構が形成される。
　コア層５５に入射した信号光は、テーパ部５７を介してｎ型Ｓｉ層５９に伝播され、エバネッセント結合により、ｉ型Ｇｅ層６１に伝播して吸収され、電気信号としてｐ側電極６８から取り出される。なお、ｎ側電極６９は通常は接地電位に設定される。
　次に、図１９を参照して、本発明の実施例３の半導体受光素子を説明するが、Ｓｉリブ型導波路を設けずに単純な受光素子としたものである以外、基本的な製造工程は上記の実施例１と同様であるので、最終的な構造のみを示す。なお、図１９（ａ）は、上面図であり、図１９（ｂ）は、図１９（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った断面図である。
　主面が（００１）のＳｉ基板７１上に厚さが３．０μｍのＢＯＸ層７２を介して厚さが０．３μｍの単結晶のｉ型Ｓｉ層を設けたＳＯＩ基板を用意する。次いで、ｉ型Ｓｉ層上に受光部及びサイリスタ部を形成する領域のみを開口するイオン注入マスクを形成し、このイオン注入マスクをマスクとしてＢをイオン注入する。この場合の注入エネルギーは４０ｋｅＶでドーズ量は５．０×１０１４ｃｍ－２である。次いで、イオン注入したＢを活性化する１０５０℃で１秒間のアニール処理を行ってｐ型Ｓｉ層７３を形成する。ｐ型Ｓｉ層７３の不純物濃度は、１．０×１０１８ｃｍ－３～３．０×１０１９ｃｍ－３とする。
　次いで、ＳｉＯ２膜からなる選択成長マスクを設け、減圧ＣＶＤ法を用いてｐ型Ｓｉ層７３上に厚さが０．８μｍのｉ型Ｇｅ層７４を選択成長させる。この場合、原料ガスとしてＧｅＨ４を用い、キャリアガスとしてＨ２を用い、まず、４００℃の低温において、０．１μｍ成長させ、次いで、７００℃の高温において０．７μｍ成長させる。
　次いで、サイリスタ構造を形成する部分のみを開口させたＳｉＯ２膜からなるイオン注入マスクを形成し、このイオン注入マスクをマスクとしてＰをイオン注入することによってｉ型Ｇｅ層７４全体をドーピングする。この場合の注入エネルギーは、６００ｋｅＶとし、ドーズ量は１．０×１０１４ｃｍ－２とする。その結果、ｎ型Ｇｅ層７５の不純物濃度は１．０×１０１８ｃｍ－３～２．０×１０１８ｃｍ－３となる。
　次いで、同じイオン注入マスクをマスクとして、Ｂを浅くイオン注入して、上側の０．５μｍのみ補償してｐ型Ｇｅ層７６とし、下側の０．３μｍは補償されずにｎ型Ｇｅ層７５として残る。なお、この場合の注入エネルギーは１００ｋｅＶとし、ドーズ量は３．０×１０１４ｃｍ-２とする。その結果、ｐ型Ｇｅ層７６における不純物濃度は１．０×１０１８ｃｍ-３～１．０×１０１９ｃｍ-３となる。
　次いで、イオン注入マスクをフッ酸で除去したのち、フォトダイオード形成領域のみを開口させたＳｉＯ２膜からなるイオン注入マスクを新たに形成する。このイオン注入マスクをマスクとして、Ｐをイオン注入して上側の０．３μｍの部分をｎ型Ｇｅ層７７にする。この場合の注入エネルギーは、４０ｋｅＶとし、ドーズ量は１．０×１０１４ｃｍ－２とする。その結果、ｎ型Ｇｅ層７７の不純物濃度は４．０×１０１８ｃｍ－３～１．０×１０１９ｃｍ－３となり、表面から０．３μｍの位置における不純物濃度は１．０×１０１６ｃｍ－３となる。
　次いで、イオン注入マスクをフッ酸で除去したのち、１０５０℃で１秒間の活性化アニールを行って注入した不純物を活性化する。次いで、パッシベーション膜７８となるＳｉＯ２膜を堆積させた後、ＣＭＰ法によりＳｉＯ２膜とＧｅ層の表面を平坦化する。
　次いで、平坦化した表面にレジストを塗布して電子ビームリソグラフィーによりコンタクトホール形状を露光し、ウエットエッチングによる現像を行う。次いで、ＩＣＰドライエッチング法とＨＦによるウエットエッチング法により、コンタクトホールを形成する。
　次いで、スパッタリング法によりバリアメタルとなるＴｉＮ膜を成膜した後、コンタクトホールをＡｌで埋め込む。次いで、コンタクトホールの形成に用いたレジストを除去すると同時に、レジスト上に堆積したＡｌをリフトオフして環状のｎ側電極７９及びｐ側電極８０を形成することによって、本発明の実施例３の半導体受光素子の基本構成が完成する。
　このように、本発明の実施例３においては、ＰＩＮ型フォトダイオードの全ての側面がｐ型Ｇｅ層７６／ｎ型Ｇｅ層７５で囲まれているので、端部における歪緩和の影響がＰＩＮ型フォトダイオード部に及ぶことが完全に抑制される。また、ＰＩＮ型フォトダイオードの全周囲には、ｎ型Ｇｅ層７７／ｐ型Ｇｅ層７６／ｎ型Ｇｅ層７５／ｐ型Ｓｉ層７３からなるサイリスタ構造が形成され電流ブロック層として機能するのでリーク電流を低減することが可能になる。
　この実施例３の半導体受光素子においては、図において、上方から光が入射してｎ型Ｇｅ層７７を透過してｉ型Ｇｅ層７４で吸収され、電気信号としてｎ側電極７９から取り出される。この場合、ｐ側電極８０は接地電位に設定しておく。
１１　基板
１２　Ｓｉ基板
１３　ＳｉＯ２膜
１４　単結晶Ｓｉ層
１５　ＰＩＮ型フォトダイオード
１６　第１導電型Ｓｉ層
１７　ノンドープＧｅ層
１８　第２導電型Ｇｅ層
１９　Ｇｅ電流ブロック機構
２０　第２導電型Ｇｅ層
２１　第１導電型Ｇｅ層
２２　第２導電型用コンタクト電極
２３　第１導電型用コンタクト電極
２４　ストライプ状単結晶Ｓｉコア層
２５　テーパ導波路
２６　上部クラッド層
３１，５１，７１　Ｓｉ基板
３２，５２，７２　ＢＯＸ層
３３，５３　ｉ型Ｓｉ層
３４，５４　Ｓｉリブ型導波路
３５，５５　コア層
３６，５６　スラブ部
３７，５７　テーパ部
３８，５８　イオン注入マスク
３９，７３　ｐ型Ｓｉ層
４０，６０　選択成長マスク
４１，６１，７４　ｉ型Ｇｅ層
４２，６２　イオン注入マスク
４３，７５　ｎ型Ｇｅ層
４４，７６　ｐ型Ｇｅ層
４５，６５　イオン注入マスク
４６，７７　ｎ型Ｇｅ層
４７，６７　上部クラッド層
４８，７９　ｎ側電極
４９，８０　ｐ側電極
５９　ｎ型Ｓｉ層
６３　ｐ型Ｇｅ層
６４　ｎ型Ｇｅ層
６６　ｐ型Ｇｅ層
６８　ｐ側電極
６９　ｎ側電極
７８　パッシベーション膜
８１　Ｓｉ基板
８２　ＢＯＸ層
８３　Ｓｉ層
８４　ｐ型Ｓｉメサ部
８５　ｐ型Ｓｉスラブ部
８６　ｉ型Ｇｅ光吸収層
８７　ｎ＋＋型Ｇｅコンタクト層
８８　ｐ＋＋型Ｓｉコンタクト部
８９　酸化膜
９０，９１　プラグ
９２　ｎ側電極
９３　ｐ側電極

Claims (10)

  1. 　表面が単結晶Ｓｉ層である基板と、
    　前記基板上に第１導電型Ｓｉ層と、ノンドープＧｅ層と、前記第１導電型とは反対導電型の第２導電型Ｇｅ層を順次積層したＰＩＮ型フォトダイオードと、
    　前記ノンドープＧｅ層／前記第２導電型Ｇｅ層からなる積層構造の周囲の少なくとも一部に設けられたＧｅ電流ブロック機構と、
    　前記第２導電型Ｇｅ層上に設けられた第２導電型用コンタクト電極と、
    　前記第１導電型Ｓｉ層に設けられた第１導電型用コンタクト電極と
    を有することを特徴とする半導体受光素子。
  2. 　前記Ｇｅ電流ブロック機構が、基板側から順に第２導電型Ｇｅ層と第１導電型Ｇｅ層とが順次積層した構造であり、
    　前記第２導電型用コンタクト電極と前記第１導電型用コンタクト電極との間に第２導電型Ｇｅ層－第１導電型Ｇｅ層－第２導電型Ｇｅ層－第１導電型Ｓｉ層からなるサイリスタ構造が形成されていることを特徴とする請求項１に記載の半導体受光素子。
  3. 　前記ＰＩＮ型フォトダイオードの形状が直方体状であり、一つの側面を除いた他の３つの側面が前記Ｇｅ電流ブロック機構に当接していることを特徴とする請求項２に記載の半導体受光素子。
  4. 　前記Ｇｅ電流ブロック機構に当接していない１つの側面において、前記第１導電型Ｓｉ層にストライプ状単結晶Ｓｉコア層がテーパ導波路を介して接続していることを特徴とする請求項３に記載の半導体受光素子。
  5. 　前記ＰＩＮ型フォトダイオードの全ての側面が前記Ｇｅ電流ブロック機構に囲まれており、前記ＰＩＮ型フォトダイオードの頂面が光入射面であることを特徴とする請求項１または請求項２に記載の半導体受光素子。
  6. 　前記基板が、単結晶Ｓｉ基板上にＳｉＯ２膜を介して単結晶Ｓｉ層が設けられたＳＯＩ基板であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体受光素子。
  7. 　表面が単結晶Ｓｉ層である基板の表面の少なくとも一部に第１導電型不純物をイオン注入して活性化するアニール工程と、
    　少なくとも前記第１導電型不純物をイオン注入した第１導電型Ｓｉ領域上にノンドープＧｅ層を成長する工程と、
    　前記ノンドープＧｅ層の表面にフォトダイオード形成領域を覆う第１の誘電体マスクを形成する工程と、
    　前記第１の誘電体マスクをマスクとして前記ノンドープＧｅ層の露出部に前記第１導電型とは反対の導電型である第２導電型不純物をイオン注入する工程と、
    　前記第１の誘電体マスクをマスクとして前記ノンドープＧｅ層の露出部に第１導電型不純物を前記第２導電型不純物より浅く注入して表面を第１導電型不純物で補償する工程と、
    　前記フォトダイオード形成領域のみを露出する第２の誘電体マスクを形成する工程と、前記第２の誘電体マスクをマスクとして露出する前記ノンドープＧｅ層の表面に第２導電型不純物を注入する工程と、
    　前記注入した各不純物を活性化するアニール工程と
    を含むことを特徴とする半導体受光素子の製造方法。
  8. 　前記単結晶Ｓｉ層をエッチングして前記フォトダイオード領域に接続するテーパ導波路部と、前記テーパ導波路部に接続するストライプ状コア層を形成する工程を有することを特徴とする請求項７に記載の半導体受光素子の製造方法。
  9. 　前記ノンドープＧｅ層の成長工程が、相対的に低温で成長する第１の成長工程と、前記前記第１の成長工程より相対的に高温で成長する第２の成長工程からなる二段成長工程であることを特徴とする請求項７または請求項８に記載の半導体受光素子の製造方法。
  10. 　前記ノンドープＧｅ層の成長方法が、減圧化学気相成長法或いは分子ビームエピタキシャル成長法のいずれかであることを特徴とする請求項７乃至請求項９のいずれか１項に記載の半導体受光素子の製造方法。
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