WO2014183299A1 - 一种fec编解码的数据处理方法和相关装置 - Google Patents

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WO2014183299A1
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钟其文
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Huawei Technologies Co Ltd
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    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L2001/0092—Error control systems characterised by the topology of the transmission link
    • H04L2001/0096—Channel splitting in point-to-point links

Definitions

  • the embodiments of the present invention relate to the field of communications, and in particular, to a data processing method and related apparatus for FEC codec.
  • FEC Forward Error Correction
  • FEC Forward Error Correction codec technology
  • the use of FEC requires the introduction of FEC codec algorithms and processing devices at the source and sink of the transmission system. It also requires additional transmission overhead data generated by the source to be encoded by FEC in the transmission system.
  • transmission of original information data and FEC verification overhead data is mainly achieved by a high-line transmission rate.
  • a typical RS 255, 239
  • the original 239 bytes of information is increased to 255 bytes after FEC encoding
  • the transmission system transmits the encoded data, which requires an increase in the transmission rate compared to the case of no encoding.
  • the bandwidth of the information transmission interface of optical communication systems is from 10Gbps.
  • 40Gbps is developing to 1.00Gbps, 400Gbps or even lTbps, l, and 6TGbps.
  • To transmit such a huge amount of information per unit time it is necessary to improve the transmission capacity of the system in the following feasible dimensions: First, to improve the symbol transmission rate in a single-channel transmission system, and secondly to carry larger information in one symbol transmission. The final, is the use of multi-channel transmission systems.
  • Pulse Amplitude Modulation PAM8, PAM16, Carrierless Amplitude Phase Modulation (CAP), etc.
  • Modulation technology to increase the amount of information carried on the symbol, such as the design of compact 100 Gigabit Ethernet (GE, Gigabit Ethernet) and interface transmission modules such as 400GE.
  • GE Compact 100 Gigabit Ethernet
  • CAP Carrierless Amplitude Phase Modulation
  • Modulation technology to increase the amount of information carried on the symbol, such as the design of compact 100 Gigabit Ethernet (GE, Gigabit Ethernet) and interface transmission modules such as 400GE.
  • GE Gigabit Ethernet
  • 400GE the way to improve the single-channel symbol transmission capability has gradually faced bottlenecks.
  • Multi-channel and high-class code modulation technology have become the other two major dimensions of subsequent development, and need to be carried out in three dimensions. Reasonable compromises.
  • high-order code modulation introduces a larger amount of information in one transmission symbol, which causes the degradation of the system signal-to-noise ratio, which greatly reduces the transmission error performance of the system, and the system is more susceptible to transmission error.
  • FEC coding has become an inevitable consideration. How to combine the FEC codec technology with the current transmission system and transmit the FEC check overhead data has become an important research topic.
  • a method for transmitting FEC check overhead data existing in the prior art is to transmit original information data and FEC check overhead data between two communicating entities, and only use traditional non-return-to-zero coding (NRZ, Non Return to Zero code) line transmission pattern, which increases the transmission rate of NRZ line after FEC to 10J125 baud (Baud), compared with the transmission rate of the same NRZ line without FEC, because no high-order coding is used. Modulation, the actual data traffic that can be transmitted is reduced, and the transmission of FEC calibration overhead data by occupying the bandwidth of transmitting the original information data results in a reduction in the available bandwidth that can actually transmit the original information data.
  • NRZ Non Return to Zero code
  • Another method for transmitting FEC check overhead data existing in the prior art is to compress the synchronization header redundancy overhead of the coding block based on 64/66b coding, and the 64/66b coding block is compressed into a 64/65b coding block, and is removed. i bit redundancy information. Then use Fire Code FEC (2112, 2080) to generate 2080 bits of original information data and 32 bits of FEC check overhead data, due to increased FEC check overhead data and 64/66b coded block to 64/65b code.
  • the synchronization overhead redundancy overhead of the conversion process is offset, which does not actually increase the NRZ line transmission rate.
  • the FEC overhead carrying capacity provided by this method is limited, and the selected FEC error correction capability is limited, which is not suitable for the situation of higher actual line error rate, especially the system after introducing high-order modulation patterns.
  • the implementation method requires separate compression on each channel. If distributed to 4 channels, 4x codec delay is introduced, which introduces a relatively high FEC encoding and decoding delay for multi-channel systems, which is not suitable for low delay requirements. occasion. Summary of the invention
  • the embodiment of the present invention provides a data processing method and related device for FEC codec, which can transmit FEC check overhead data without reducing the actual available data transmission bandwidth of the system, and also allows global data stream FEC codec, which is suitable for low The occasion of delaying demand.
  • a data processing method for FEC encoding includes: a data code block sequence outputted to a physical coding sublayer on a forward error correction FEC encoding processing sublayer by m data code blocks.
  • One group performs FEC encoding to generate n FEC check code blocks, where m and the n are both positive integers;
  • mxt2 is less than or equal to m_max
  • m_ma is tl times the M
  • n_raax is less than or equal to n_raax
  • n_ma is tl times the N
  • t1 and t2 are positive integers
  • the m data code blocks and the n FEC check code blocks are respectively distributed to the M parts of the first virtual channel group On the virtual channel and on the N virtual channels of the second virtual channel group, and thereafter:
  • each of the alignment mark code blocks is further The number of the virtual channel in which the alignment mark code block is located is marked, and the alignment mark code block is used by the receiving end to perform alignment and recombination recovery on the code block stream after acquiring the code block stream.
  • the at most H interfaces of the first physical channel group are specifically configured as m electrical interfaces.
  • the H2 optical interfaces, where the K-type interfaces of the second physical channel group are specifically K1 electrical interfaces and K2 optical interfaces, where: "is the least common multiple of H2, and K is Kl, ⁇ 2 Least common multiple;
  • the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are respectively multiplexed onto at most one interface of the first physical channel group and the second physics according to bit shift multiplexing At most one interface of the channel group, including:
  • All data multiplexed onto the HI electrical interfaces and all data multiplexed onto the K1 electrical interfaces are respectively multiplexed and mapped and modulated, and then sent to the H2 optical interfaces and the K2 lights On the interface, where M is an integer multiple of the H2, and the N is an integer multiple of the K2.
  • the performing the forward error correction FEC encoding processing sublayer Object The m data code blocks output by the coding sublayer are subjected to FEC coding to generate n FEC check code blocks, and then include:
  • the idle code blocks including idle information bits, the ⁇ being equal to the n-max minus the n;
  • bit shifting multiplexing is to be distributed
  • Data to the first virtual channel group and data distributed to the second virtual channel group are respectively multiplexed onto at most H interfaces of the first physical channel group and at most K interfaces of the second physical channel group above, then include:
  • variable speed multiplexing multiplexes the data distributed to the first virtual channel group and the data distributed to the second virtual channel group to at most H interfaces and the second physical channel group of the first physical channel group respectively Up to K interfaces, including:
  • All data multiplexed onto the at most H interfaces and all data multiplexed onto the at most K interfaces are transmitted to the receiving end through the physical transmission medium.
  • the data that is distributed to the first virtual channel group according to bit shift multiplexing is distributed to The data on the second virtual channel group is respectively multiplexed onto the at most H interfaces of the first physical channel group and the K interfaces of the second physical channel group, and then includes:
  • the seventh aspect in the first aspect possible In an implementation manner, the m data code blocks and the n FEC check code blocks are respectively distinguished by using different synchronization headers.
  • a method for processing a FEC decoding method includes: receiving data sent by a sending end to a receiving end by using at most H interfaces of a first physical channel group, where: H is a positive integer;
  • the transmitting end sends data through at most K interfaces of the second physical channel group, receiving data sent by up to K interfaces, or discarding data sent through the at most K interfaces.
  • the method further includes:
  • M data code block streams are separated from the data transmitted by the up to H interfaces according to bit shift demultiplexing, the -M is an integer multiple of the -H, and the M data code block streams correspond to the first Virtual channel.
  • the method further includes:
  • M is an integer multiple of the H
  • the M data code block streams correspond to M virtual channels of the first virtual channel group
  • the N is an integer multiple of the K
  • the N is an integer multiple of the K
  • the code block sequence is obtained by obtaining mxt2 data code blocks and nxt2 FEC check code blocks, the mxt2 is less than or equal to m_max, the m_max is tl times of the M, and the n is less than or equal to n - max, the max is tl times the N, and the t1 and t2 are positive integers;
  • the method further includes:
  • M data code block streams are separated from the data transmitted by the at most H interfaces according to the bit shifting demultiplexing, and N FEC check code blocks are separated from the data transmitted by the at most K interfaces according to bit shift demultiplexing Flow
  • the M is an integer multiple of the H
  • the M data code block streams correspond to M virtual channels of the first virtual channel group
  • the N is an integer multiple of the K
  • the N data codes The block stream corresponds to N virtual channels of the second virtual channel group
  • the aligning marker code block alignment recombination (M + N) code block streams on the virtual channel obtaining mxt: 2 data code blocks, ⁇ 2 FEC check code blocks, and i idle code blocks, where
  • the mxt2 is less than or equal to m-max, the m-max is tl times the M, the ⁇ ; 2 is less than n-max, the n-max is tl times the N, the t1, ⁇ ; 2 is a positive integer, the i is equal to the ri-max, and the alignment mark code block and the i idle code blocks are discarded after the alignment reassembly is completed using the alignment mark code block.
  • the aligning mark is performed after performing the alignment recombination with the alignment mark code block
  • the code block is discarded, and then includes:
  • the FEC check code block on the FEC encoding processing sub-layer to correct the error code in the mxt2 data code blocks
  • the iixt2 FEC check code blocks are discarded, and the mxt2 data code blocks after the positive error are input into the physical coding sublayer.
  • the aligning the code code block after the alignment recombination is completed
  • the code block is discarded, and then includes: After obtaining the nxt2 FEC check code blocks by aligning and recombining, the ⁇ 2 FEC check code blocks are discarded, and the ⁇ .2 data code blocks are input into the physical coding sublayer.
  • an FEC-encoded data processing device includes:
  • a FEC coding unit configured to perform FEC encoding on a data code block sequence outputted by the physical coding sublayer on the forward error correction FEC coding processing sublayer, and generate n FEC check code blocks in a group of m data code blocks.
  • m and the n are both positive integers;
  • a distribution unit configured to distribute the mxt2 data code blocks and the ⁇ 2 FEC check code blocks to each of the virtual channels of the first virtual channel group and the virtual channels of the second virtual channel group, wherein, the mxt2 is less than or equal to m....max, the m....ma is tl times the M, the nxt2 is less than or equal to n....max, the n... Max is tl times the N, and the ti and t2 are positive integers;
  • a complex unit for multiplexing data distributed to the first virtual channel group and data distributed to the second virtual channel group to at most H of the first physical channel group, respectively, according to the bit shifting complex On the interface and at most K interfaces of the second physical channel group, where M is an integer multiple of the H, and the N is an integer multiple of the K.
  • the device further includes: an aligning unit, configured in the first virtual channel group and the second virtual channel group (M+ Periodically inserting alignment mark code blocks on the code block streams carried on the virtual channels, wherein each of the alignment mark code blocks further marks the number of the virtual channel in which the alignment mark code block is located, and the alignment mark code block is used
  • the receiving end performs the alignment recombination recovery after acquiring the code block stream.
  • the at most H interfaces of the first physical channel group are specifically configured as HI electrical interfaces.
  • H2 optical interfaces, where the K-type interfaces of the second physical channel group are specifically K1 electrical interfaces and K2 optical interfaces, where H is the least common multiple of HI and H2, and K is K1 and K2. Least common multiple;
  • the multiplexing unit includes:
  • mapping subunit configured to multiplex and map all data multiplexed onto the HI electrical interfaces and all data multiplexed onto the K1 electrical interfaces to the H2 optical interfaces And the K2 optical interfaces, where the M is an integer multiple of the H2, and the N is an integer multiple of the K2.
  • the device further includes: a generating unit, configured to generate i An idle code block, the idle code block includes an idle information bit, and the i is equal to the ii xiax minus the n;
  • the distribution unit is further configured to distribute the i idle code blocks to the first virtual channel group
  • the data distributed to the first virtual twist channel group includes the II FEC check code blocks and the i idle code blocks.
  • the device further includes:
  • a first discarding unit configured to discard all data multiplexed onto the at most K interfaces; and a first transmitting unit, receiving, by the physical transmission medium, all data multiplexed to the at most H interfaces End transfer.
  • the device is further Includes:
  • a second transmission unit configured to transmit all data multiplexed to the at most H interfaces and all data multiplexed to the at most K interfaces to the receiving end by using a physical transmission medium.
  • the device further includes:
  • a second discarding unit configured to discard ⁇ idle code blocks multiplexed into all of the at most K interfaces
  • a third transmission unit configured to: transmit all data multiplexed to the at most one interface and n pieces of FEC check code blocks in all data on the at least one interface to the receiving end through a physical transmission medium transmission.
  • an embodiment of the present invention provides a data processing apparatus for FEC decoding, including: One of the unit, the judging unit, and the second drop unit, wherein
  • a first receiving unit configured to receive data sent by the sending end to the receiving end by using at most H interfaces of the first physical channel group, where H is a positive integer
  • a determining unit configured to determine whether the sending end sends data to the receiving end through at most K interfaces of the second physical channel group
  • a second receiving unit configured to: when the sending end sends data through at most K interfaces of the second physical channel group, receive data sent by at most K interfaces, where K is a positive integer;
  • the first discarding unit is configured to: when the sending end sends the data through the at least K interfaces of the second physical channel group. When there is data, the data sent by the at most K interfaces is discarded.
  • the apparatus includes a first demultiplexing unit, the first searching unit, the first alignment
  • the first demultiplexing unit is configured to separate M data code block streams from data sent by the at most H interfaces according to bit shift demultiplexing, where M is an integer multiple of the H, M data code block streams corresponding to M virtual channels of the first virtual channel group;
  • the first searching unit is configured to search the first code unit in the data code block stream on the M virtual channels, and perform code on the M virtual channels according to the alignment mark code block alignment and recombination.
  • the block-distributed code block sequence is obtained by mxt2 data code blocks, the nixt2 is less than or equal to m-max, the m-max is tl times the M, and the t1, S:2 is a positive integer;
  • the first discarding unit is further configured to use the first transmission unit to input the mxt2 data code blocks into the physical coding sublayer after performing alignment reorganization using the alignment mark code block.
  • the device in a second possible implementation manner of the fourth aspect, if the device includes two receiving units, the device further includes: a second demultiplexing unit, a second searching unit, and a second alignment element , a second discarding unit, wherein
  • a unit configured to separate M data code block streams from the number of the at least H interfaces transmitted by the week, and separate N FEC checksums from the data sent by the at most K interfaces according to bit shift demultiplexing a code block stream, the M being an integer multiple of the H,
  • the M data code block streams correspond to the M virtual channels of the first virtual channel group, the N is an integer multiple of the K, and the N data code block streams correspond to the N virtual channels of the second virtual channel group.
  • the second searching unit is configured to search for (M+N) code block streams formed by the data code block stream on the M virtual channels and the FEC check code blocks on the N virtual channels Align the marker code block;
  • a second aligning unit configured to align recombination (M + N) code block streams on the virtual channel according to the alignment mark code block, to obtain mxt2 data code blocks and nxt2 FEC check code blocks, where the mxt2 is less than or Is equal to m__max, the m__ma is tl times the M, the n is less than or equal to n__max, the n...max is tl times the N, and the t1 and t2 are jT:> ⁇ ;
  • the second discarding unit is configured to discard the alignment mark code block after performing alignment reorganization using the alignment mark code block
  • the device further includes: a second demultiplexing unit, a second searching unit, and a third alignment Unit, third discarding unit, wherein
  • the second demultiplexing unit is configured to separate M data code block streams from the data transmitted by the at most H interfaces according to bit shift demultiplexing, demultiplexing from the at most K interfaces according to bit shifting
  • the N pieces of the FEC check code block are separated from the data, the M is an integer multiple of the H, and the M data code block streams correspond to the M virtual channels of the first virtual channel group, where the N is An integer multiple of the _ K, where the N data code block streams correspond to N virtual channels of the second virtual channel group;
  • the second searching unit is configured to search for a data code block stream on the M virtual channels and the
  • the third aligning unit is configured to align recombination (M + N) code block streams on the virtual channel according to the alignment mark code block, to obtain mx: 2 data code blocks, nxt 2 FEC check code blocks, and i An idle code block, wherein the mxt2 is less than or equal to m thinkmax, the m__max is tl times the M, the nxt2 is less than n—max, and the n ⁇ max is il times of the N, Let t1, t2 be positive integers, the i being equal to the il_max minus the n;
  • the third discarding unit discards the alignment mark code block and the i idle code blocks after performing alignment reorganization using the alignment mark code block.
  • the fourth in the fourth aspect in a possible implementation, the device further includes:
  • a correcting unit configured to use the nxt2 FEC check code blocks on the FEC encoding processing sublayer, the error code in the mxt2 data code blocks;
  • the device further includes:
  • a fifth discarding unit configured to discard the nxt2 FEC check code blocks after acquiring the nxt2 FEC check code blocks by means of alignment recombination
  • a third transmission unit configured to input mxt2 data code blocks into the physical coding sublayer.
  • an embodiment of the present invention provides a data processing apparatus for FEC encoding, including: an input device, an output device, a memory, and a processor;
  • the processor performs the following steps:
  • the data code block sequence outputted by the physical coding sublayer on the forward error correction FEC coding processing sublayer is FEC-coded in groups of rn data code blocks to generate n FEC check code blocks, where the m and The II is a positive integer;
  • the processor further performs the following steps:
  • each alignment mark code block is further The number of the virtual channel in which the alignment mark code block is located is marked, and the alignment mark code block is used by the receiving end to perform alignment and recombination recovery after acquiring the code block flow.
  • the at most H interfaces of the first physical channel group are specifically configured as HI electrical interfaces.
  • H2 optical interfaces, where the K-type interfaces of the second physical channel group are specifically K1 electrical interfaces and K2 optical interfaces, where H is: the least common multiple of H1 and H2, and the K is Kl, K2 Least common multiple;
  • the processor specifically performs the following steps:
  • All data multiplexed onto the HI electrical interfaces and all data multiplexed onto the K1 electrical interfaces are respectively multiplexed and mapped and modulated, and then sent to the H2 optical interfaces and the K2 lights On the interface, where M is an integer multiple of the H2, and the N is an integer multiple of the K2.
  • the processor is further resistant to the following steps:
  • the idle code block includes idle information bits, and the i is equal to the n-max minus the description of the 11;
  • the processor further performs the following steps: Discarding all data multiplexed onto the at most K interfaces;
  • the output device is configured to transmit all data multiplexed to the at most H interfaces to the receiving end through a physical transmission medium.
  • All data multiplexed onto the at most H interfaces and all data multiplexed onto the at most K interfaces are transmitted to the receiving end through a physical transmission medium.
  • the processor further performs the following steps: discarding i idle code blocks multiplexed into all data on the at most K interfaces;
  • the output device is configured to pass all data multiplexed to the at most H interfaces and n FEC check code blocks multiplexed into all data on the at most K interfaces through a physical transmission medium to a receiving end transmission.
  • an embodiment of the present invention provides a data processing apparatus for FEC decoding, including: an input device, an output device, a memory, and a processor;
  • the processor performs the following steps:
  • the transmitting end sends data through at most K interfaces of the second physical channel group, receiving data sent by up to K interfaces, or discarding data sent through the at most K interfaces.
  • the processor is further configured to separate the M data code block streams from the data sent by the at most H interfaces according to the bit shifting and demultiplexing period.
  • M is an integer multiple of the -H, and the M data code block streams correspond to the first virtual channel.
  • the processor is further configured as follows:
  • M data code block streams are separated from the data transmitted by the at most H interfaces according to the bit shifting demultiplexing
  • N FEC check code blocks are separated from the data transmitted by the at most K interfaces according to bit shift demultiplexing Flow
  • the M is an integer multiple of the H
  • the M data code block streams correspond to the first M virtual channels of the virtual channel group
  • the N is an integer multiple of the K
  • the N data code block streams correspond to N virtual channels of the second virtual channel group
  • the processor is further configured as follows:
  • M is an integer multiple of the H
  • M data code block streams correspond to M virtual channels of the first virtual channel group
  • N is an integer multiple of the K
  • the N is an integer multiple of the K
  • the N The data code block stream corresponds to N virtual channels of the second virtual channel group
  • the alignment mark code block and the i idle code blocks are discarded after the alignment reassembly is completed with the alignment mark code block.
  • the processor further performs the following steps:
  • the mxt2 data code block is input to the physical coding sublayer.
  • the processor is further configured as follows:
  • the nxt2 FEC check code blocks are obtained by the alignment recombination, the nxt2 FEC check code blocks are discarded, and the mxt2 data code blocks are input into the physical coding sublayer.
  • the embodiments of the present invention have the following advantages:
  • the data code block sequence is FEC-coded in a group of data code blocks per M data block, and n: FEC check code blocks are generated, and then the data code block and the FEC are corrected.
  • the code blocks are respectively distributed to the first virtual channel group and the second virtual channel group, and then the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are transmitted according to bit shift multiplexing.
  • the interfaces of the first physical channel group and the interfaces of the second virtual channel group are respectively multiplexed. Since the two FEC check code blocks are first distributed to the N virtual channels of the second virtual channel group, and then output to the K interfaces of the additional second physical channel group by bit shift multiplexing through the N virtual twist channels.
  • the system does not reduce the system's data transmission bandwidth. Since the data code block and the FEC check code block are separately transmitted to the first physical channel group and the second physical channel group, the flexibility and compatibility requirements are well met, and the system can be compatible with different types and performances of the physical transmission interface. And to ensure the interoperability between each other, the system can choose to transmit the FEC check code block or not transmit the FEC check code block according to the performance of the transmission interface.
  • FIG. 1 is a schematic block diagram showing a data processing method of FEC encoding provided by the embodiment of the present invention
  • FIG. 2 is a schematic block diagram of another FEC decoding data processing method according to an embodiment of the present invention.
  • FIG. 3 is a schematic structural diagram of a FEC encoded data processing apparatus according to an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of another FEC decoded data processing apparatus according to an embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of another FEC encoded data processing apparatus according to an embodiment of the present disclosure.
  • FIG. 6 is a schematic structural diagram of another data processing apparatus for FEC decoding according to an embodiment of the present invention. Schematic. detailed description
  • the embodiment of the present invention provides a data processing method and related apparatus for FEC codec, which can selectively transmit and receive FEC check overhead data through additional channels without reducing the actual available data transmission bandwidth of the system, and is flexible. Sexuality and compatibility requirements.
  • an embodiment of a data processing method for FEC encoding provided by the present invention may specifically include the following steps:
  • the physical coding sublayer outputs a sequence of data code blocks, where the data code block sequence includes multiple data code blocks, where the data code block Refers to a coded block that is input to the FEC encoding processing sublayer and carries original information data and has a certain format, wherein the original information carried is FEC encoded payload data.
  • the block coding performed on the PCS may specifically be 64/66b coding, or a lower cost 256/(257+p)b or 512/(513+p)b coding mode, where P is a natural number, and the present invention does not limited.
  • the coding block has a block type indication and/or synchronization header information, for example, 64/66b coding has 2 bits of synchronization header information, and the synchronization header is 01 or 10, and is also used to distinguish two different block types, all data blocks or Non-full data block.
  • the digital block for performing block code output may specifically be a data stream satisfying the (8xc)/[(8xc)+d]b format, where c and d are positive integers greater than or equal to 1, when the interface of the physical channel is high speed. For Ethernet interfaces, such as 400GE or higher, the values of c and d will be adjusted according to the system requirements. For example, take a larger c to reduce overhead and improve coding efficiency.
  • the data code blocks output on the PCS physical coding processing sublayer have a strict and determined sequence, which is called a data code block sequence. Select consecutive m in the sequence of data code blocks The data code block is FEC-coded for a group.
  • FEC check overhead data can be generated by performing FEC calculation on the data carried in the m data code blocks, and the FEC calibration overhead data is indicated by a specific type and (or) the synchronization header information is encapsulated into II FEC check code blocks, where m and n are both positive integers, and the value is related to the FEC coding mode selected by the FEC encoding processing sublayer, where it is necessary to explain that
  • the number of data blocks covered by the FEC coded sub-layer FEC coded frame may be multiple, and the value is not limited.
  • m is used to represent multiple data blocks.
  • FEC encoding is performed to the FEC encoding processing sublayer, and a plurality of FEC check code blocks are generated, which is represented by n in the embodiment of the present invention.
  • the FEC encoding processing sublayer is responsible for performing FEC traits on the m coding blocks to generate n FEC check code blocks, and the data code block and the FEC check code block are edited in the FEC.
  • the code processing sublayer can perform data separation with other modules in a spatially separated parallel or time separated serial transmission mode. It is not limited in the embodiment of the present invention.
  • the FEC codec sublayer is relatively independent of the Physical Medium Attachment Layer (PMA), and it is required to explicitly indicate the data block and the FEC check code block at the interface.
  • PMA Physical Medium Attachment Layer
  • the PMA distributes the data block and the check block to different virtual channels according to the distinguishing indication, as will be described later.
  • the spatial separation mode it is actually distinguished by different separate interfaces.
  • the serial mode of time separation it is distinguished by different time slices. Whether it is spatially separated parallel or time-separated serial, additional indication signals can be added to distinguish indications, such as different encoding block header information for FEC calibration.
  • the data block and the FEC check block can be distinguished by using different sync headers respectively.
  • the sync header used by the data block is "Ob 10" and "ObOl".
  • the sync header is "OblO”.
  • the data code block includes control characters, and the sync header is "ObOi", indicating that the data code block does not include control characters.
  • all the data code blocks are data characters, and the FEC check code blocks alternately make the week synchronization headers "ObOO" and "Obl”.
  • l Specifically, the synchronization header is "ObOO", which represents an odd number of FEC check code blocks, and the block is FEC check overhead data.
  • the sync header is "Obl l", which represents an even number of FEC check code blocks, and the block is FEC. Verify overhead data.
  • the synchronization block of the data code block and the FEC check code block arranged on the FEC coding processing sublayer has the FEC frame period regularity, and can be used for marking the data code block and the FEC check code block, and the synchronization header. Can guide the block distribution downwards, and guide the identification data block and FEC check code upwards. Piece.
  • the mxt2 data code blocks and the nxt2 FEC check code blocks are respectively distributed to the M virtual channels of the first virtual channel group and the N virtual channels of the second virtual channel group.
  • mxt2 is less than or equal to m__max
  • the max is tl times of the M
  • the n nxt2 is less than or equal to ruxiax
  • the n__max is tl times the N
  • the t1 and t2 are positive integers.
  • the plurality of virtual channel groups are divided into a first virtual channel group and a second virtual channel group, and the data code block and the FEC check code block are respectively distributed to different virtual channel groups.
  • the channel group includes M virtual channels
  • the number of virtual channels of the first virtual channel group provides a transmission carrying capacity greater than or equal to the transmission bearer requirement of the data code block.
  • N also satisfies the following relationship.
  • the number of virtual channels of the second virtual channel group is provided by
  • the transmission integer carrying capacity is an integer multiple of greater than or equal to the transmission bearer requirement of the FEC check code block.
  • the (m, n) selection of the pattern In the physical sense, it is only possible to insert the idle code block on the FEC overhead transmission channel.
  • step 102 can also be understood as the following two steps:
  • A1 distributing ni data code blocks to M virtual channels of the first virtual channel group
  • step A1 and step A2 are executed, there is no sequence in sequence, and step A1 may be performed first and then step A2 may be performed, or step A2 may be performed first and then step A1 may be performed, and steps A1 and A2 may be performed simultaneously. It is not limited in the embodiment of the present invention.
  • the method may further include the following steps: the coded coded code carried on the (M + N ) virtual channels of the first virtual channel group and the second virtual channel group The number of the virtual twist channel in which the block is located, and the alignment mark block is used by the receiving end (M ⁇ N) The code block stream of the virtual channel is aligned and recombined for (M + N) code block streams.
  • the M virtual channels of the first virtual channel group and the N virtual channels of the second virtual channel group are combined into (M + N) virtual channels, and the code block flows carried on the (M + N ) virtual channels include the respective FECs.
  • the Alignment Marker is inserted periodically in the code block stream, and after the receiving end obtains the code block stream, according to the alignment mark code block, Perform an alignment reorganization recovery.
  • the alignment mark code block may further mark the number information of the M virtual channels where the mark code block is located and the number information of the N virtual channels where the mark code block is located.
  • distributing the data code block to the first virtual channel group and distributing the FEC check code block to the second virtual channel group may be performed on the PMA sublayer, and the data distributed to the first virtual channel group is The data distributed to the second virtual channel group is processed as follows in step 103, as described below.
  • the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are respectively multiplexed to the at most H interfaces and the second physical channel group of the first physical channel group according to bit shift multiplexing. Up to K interfaces.
  • M is an integer multiple of H and N is an integer multiple of K.
  • the data distributed to the first virtual channel group in step 103 described herein refers to m data code blocks, and some embodiments of the present invention may also include necessary idle code blocks for distribution to the second virtual channel group.
  • the upper data refers to n FEC check code blocks, and may also include the necessary idle code blocks in some embodiments of the present invention.
  • step 103 can also be understood as the following two steps:
  • the N data bit streams distributed to the second virtual channel group are multiplexed to at most K interfaces of the second physical channel group according to bit shift multiplexing.
  • step B1 and step B2 are executed, there is no sequence in the sequence, and step B1 may be performed first and then step B2 may be performed, or step B2 may be performed first and then step B1 may be performed, and step B1 may be performed simultaneously.
  • B2 which is not limited in the embodiment of the present invention.
  • M data bit streams are multiplexed from the first virtual channel group to at most H interfaces of the first physical channel group according to bit shift multiplexing.
  • bit shift multiplexing of M data bit streams may be simultaneously multiplexed to at most H
  • the M is an integer multiple of H
  • the M data bit streams can be multiplexed into the H interfaces of the first physical channel group, or can be HI less than H multiplexed into the first physical channel group.
  • H2 specific interfaces For the case of less than: H, a specific Hi electrical interface and H2 optical interface interfaces are taken as an example for description.
  • bit shift multiplexing refers to a multiplexing method of multiplexing an input data bit stream and then outputting the multiplexed data bit stream, for example, inputting a bit stream of four, if shifting ratio of 4: 3, 3 can be output data bit stream s
  • the interface of the physical channel group in the embodiment of the present invention may be an electrical interface and an optical interface, and an optical module is connected between the electrical interface and the optical interface, and the optical module is used to implement photoelectric conversion and electro-optical conversion.
  • the specific form of the H interface of the first physical channel group may be HI electrical interfaces and H2 optical interfaces
  • the specific forms of the K interfaces of the second physical channel group may be Ki electrical interfaces and K2 lights.
  • the interface that is, the first physical channel group includes HI electrical interfaces and H2 optical interfaces
  • the second physical channel group includes K1 electrical interfaces and K2 optical interfaces.
  • H is the (minimum) common multiple of Hi and H2
  • K is the (minimum) common multiple of Kl and ⁇ 2.
  • step 103 multiplexes data distributed to the first virtual channel group and data distributed to the second virtual channel group to the first physical channel group according to bit shift multiplexing.
  • the method may include the following steps on at most one interface and at most one interface of the second physical channel group:
  • the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are respectively multiplexed to the HI electrical interfaces of the first physical channel group and the second physical channel group according to bit shift multiplexing.
  • M is an integer multiple of HI
  • N is an integer multiple of K1;
  • the data code block and the FEC check code block are respectively multiplexed to the electrical interface of the first physical channel group and the electrical interface of the second physical channel group, and then the electrical interface of the first physical channel group is performed through step C2.
  • the entire data is multiplexed and mapped and modulated, and then sent to the optical interface of the first physical channel group, and all the data on the electrical interface of the second physical channel group are multiplexed, mapped and modulated, and then sent to the second physical channel group.
  • the optical module can be connected through an optical module connected between the electrical interface and the optical interface, and the process of the electro-optical conversion is not repeated here.
  • the foregoing steps C1 and C2 first multiplex the data code block and the FEC check code block into each physical channel group.
  • the data on the electrical interface of each physical channel group is then multiplexed and mapped to the optical interface through the optical module.
  • the physical interface and the optical interface are continuously increased.
  • the transmission rate is continuously improved, and the bit-shifting multiplexing provided by the implementation of the present invention can be compatible with the continuous evolution of the physical channel interface technology. For example, for the high-speed Ethernet interface that continuously increases the transmission rate, the method provided by the embodiment of the present invention can be used. Bit shifting multiplexing
  • the first virtual channel group and the second virtual channel group described in step 102 all refer to multiple virtual channels divided into two different groups, just to distinguish the first virtual
  • the channel group and the second virtual channel group are respectively named by dividing into multiple virtual channels in different groups, wherein "first" and “second” do not have any relationship in timing or logic, here only
  • the distinction between the first physical channel group and the second physical channel group also applies to the description of "first” and "second” herein.
  • the interface of the physical channel group used by the data code block and the FEC check code block is spatially divided and divided into two interface subgroups, so that the data device block and the FEC are transmitted at the transmitting end device.
  • the code block When checking the code block, it can be selected according to the design requirements of the physical channel itself, choose whether to transmit the FEC check code block, and select the optical module with or without the FEC transmission channel; the receiving end is set to receive the FEC code with or without FEC code.
  • the optical module having the FEC overhead receiving channel or the optical module without the FEC overhead signal receiving optical channel may be selected to receive and photoelectrically convert the signal, and whether to obtain the FEC encoding overhead may be selected.
  • the existing data error is corrected for error, which improves the design flexibility of the system. Therefore, the device without FEC encoding function can be interconnected with the device with FEC encoding function through the correct module, which improves the docking of the device interface. Interoperability and compatibility.
  • the embodiment of the present invention may further include the following steps:
  • All data multiplexed onto at most K interfaces is discarded, and all numbers multiplexed onto at most H interfaces are transmitted to the receiving end through the physical transmission medium.
  • the optical module with no FEC encoding overhead transmission channel is only used to transmit the multiplexed mapping modulation to the data on the effective data transmission optical channel.
  • On the interfaces of different physical channel groups only the data on the H interfaces of the first physical channel group is transmitted through the physical transmission medium for the target distance, but not the K interfaces of the second physical channel group. Data, this can be applied to situations where transmission performance is good, in which case only data is transmitted
  • the code block because the error of the data block is less than 4, does not require FEC error correction, so the FEC check code block can be ignored.
  • the implementation party determines whether to transmit the FEC check code block to the receiving end, and may also determine whether the device turns the FEC encoding function on or off, or whether the device has the FEC encoding function, and the device that turns off the FEC function and the FEC-free encoding function.
  • the FEC check code block is not generated, and the device is equivalent to omitting the FEC check code block in full, and only the data block is transmitted to the receiving end by using at most H interfaces of the first physical channel group, and the receiving end in the receiving direction is The FEC check code block is not received, but only the data code block is received, so there is no need to perform FEC decoding.
  • the embodiment of the present invention can be compatible with the interconnection interconnection of multiple systems, and improves the docking interworking capability of the equipment-standby interface. And compatibility.
  • the device for transmitting FEC check overhead data can only be connected to a device that uses the FEC function, and cannot communicate with a device that does not have the FEC function, thereby causing data to be transmitted between the systems, so
  • the FEC-encoded data processing method provided by the embodiments of the present invention can balance both the FEC-enabled device and the FEC-free device, and meets the compatibility and flexibility requirements for FEC use in a system, particularly a multi-channel communication system.
  • the embodiment of the present invention may further include the following steps:
  • All data multiplexed onto at most H interfaces and all data multiplexed onto at most K interfaces are transmitted to the receiving end through the physical transmission medium.
  • the FEC check code block and the data code block are spatially split, respectively multiplexed onto interfaces of different physical channel groups, and then the data code block and the FEC check code are used.
  • the block transmits the target distance through the physical transmission medium at the same time.
  • the FEC check code block and the data code block need to be transmitted, and the FEC check code block can be received.
  • the terminal is used to correct the error code that occurs after being transmitted in the identifiable data code block, and is convenient for recovering the original data code block.
  • the N data bit streams are multiplexed onto at most K interfaces of the second physical channel in accordance with the bit shifting complex.
  • the first physical channel group has 8 physical interfaces
  • the second virtual channel group has 10 virtual channels
  • the second physical channel group has 1 physical interface.
  • the first physical channel group has 16 physical interfaces
  • the second virtual channel group has 10 virtual channels
  • the second physical channel group has 2 virtual channels.
  • the FEC check code block and the idle code block can be distinguished by using different sync headers, for example, the sync header "0b01” used by the FEC checksum block, and the sync header used in the idle code block "Obl” O", the sync header is "0b01” for the FEC check code block, and the block is the FEC check overhead data.
  • the sync header is "0W 0" for the idle code block, and the block is the idle information bit.
  • the data distributed to the second virtual channel group includes the FEC check code block and the idle code block
  • the data distributed to the second virtual channel is repeated to the interface of the second physical channel according to the bit shift multiplexing, specifically Including the following steps:
  • the first physical channel group has 16 physical interfaces
  • the second virtual channel group has 10 virtual channels
  • the second physical channel group has 2 physical interfaces
  • F data coding blocks are FEC-encoded on the FEC encoding processing sub-layer to generate n FEC check code blocks, and then the data code block and the FEC check code block are respectively distributed to the first virtual channel.
  • the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are respectively multiplexed on the interface of the first physical channel group by bit shift multiplexing.
  • bit shift multiplexing On the interface of the second virtual channel group.
  • n check code blocks are first distributed to the N virtual channels of the second virtual channel group, and then output to the K interfaces of the second physical channel group through bit shift multiplexing through the N virtual channels, FEC school
  • the code block uses an additional spatially separated transmission channel to achieve isolation and independent transmission from the data, and embodiments of the present invention allow for FEC on the data block stream prior to distribution, which can be adapted for low latency requirements.
  • the above embodiment describes the data processing method of the FEC encoding provided by the embodiment of the present invention, and the Ethernet interface system for the super 100G continues to adopt the multi-channel architecture, and the Ethernet is used for the 8/10b encoding used in the early GE.
  • 64/661) encoding to 10GE, 40GE, 100GE, and 64/66b encoding for 64/66b encoding in second generation 100GE with its 256/257b, 512/5, 4b transcoding
  • the trend in the development direction is to use a more reasonable flexible and low-cost Ethernet physical layer block coding method.
  • 512/514b, 400/403b, 400/404b, (8xc)/[(8xc)+d]b, etc., C> 1, d>-l is a positive integer natural number of reasonable size.
  • a data processing method for FEC encoding is described based on a flexible (8xc)/[(8xc)+d]b block encoding.
  • the following example shows a 400GE Ethernet interface.
  • the media independent Inteface ( ⁇ , Media Independent Inteface) information is block-coded, and the output (8xc)/[(8xc)+d]b data block sequence is sent down.
  • Some or all of the A (8 ⁇ c)/[(8 ⁇ c)+d]b data code blocks are subjected to FEC calculation after, for example, B data code blocks. 2
  • FEC check overhead data Generate FEC check overhead data, and encapsulate the FEC calibration overhead data into C (8 X c)/[(8 xc)+d]b format FEC check code blocks, where A, B, and C are all Natural number.
  • the data code block and the FEC check code block in the FEC encoding processing sub-layer have a periodic determination, and specifically, may be two code streams in parallel, or may be a serial code stream. limited.
  • a code block for example, inserts 1 alignment mark code block in a cycle of 65536 or 16384 code blocks in each virtual channel.
  • the tag code block is also used to mark the number information of the virtual channel where each code block is located.
  • the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are respectively subjected to a bit shifting complex, that is, the A data code block and the C FEC check code blocks are respectively recovered according to the bit speed.
  • the A data code blocks are multiplexed onto the X-physical interfaces of the first physical channel group
  • the C FEC check code blocks are multiplexed into the Y spiritphysica ⁇ interfaces of the second physical channel group.
  • the idle code block is generated, the C FEC check code blocks and the D idle code blocks are multiplexed into the Y-physical interfaces of the second physical channel group, where X—virtine is an integer multiple of X—physical. Y—virtual is an integer multiple of Y—physical.
  • the sending end can adopt the following three implementation modes:
  • All data multiplexed onto the X-physical interfaces and all data multiplexed onto the Y-physical interfaces are transmitted to the receiving end, and all data multiplexed onto the Y devisj)hysical interfaces includes There are two cases, one is C FEC check code blocks, and the other is C FEC check code blocks and D idle code blocks. 3.
  • D idle code blocks are also multiplexed onto Y-physical interfaces, D idle code blocks in all data multiplexed to Y physi.ca interfaces are discarded, and only Y detergent Physica] D idle code blocks in all data on one interface and all numbers multiplexed onto X graspphysical interfaces ⁇ 3 ⁇ 4.
  • the transmission channel of the FEC check code block is taken as 1 ⁇ 2 electrical/optical interfaces of 25G to 28G to provide 12.5 ⁇ 25% FEC overhead carrying capacity, as shown in the following table i, in order to adopt different For the virtual channel, the interface usage of the physical channel of the week is as follows. In the following table i, virtual channels 16+2 and 80+10 are taken as an example.
  • the physical channel transmission rate increases with the development of technology.
  • the electrical interface has been developed from 2.5G to 10 ⁇ 11G. It has evolved to 25 ⁇ 28G, and the next rate may be 50 56G or 40 ⁇ 43Go.
  • the rate is often earlier than the rate increase of the electrical interface, and the single-wavelength optical interface is already above 50G and 100G.
  • the speed level of the electro-optical interface of the physical channel must evolve with the development of the technology. We often want to be compatible with the evolution of physical interfaces with a certain architecture.
  • the physical channel 16+2 refers to 16 interfaces for transmitting data code blocks, and the other two interfaces can transmit FEC check code blocks.
  • the physical channel 16+2 can be compatible with 25 ⁇ 28G and 50-56G electro-optical interface, ensuring smooth evolution
  • physical channel 80+10 can be compatible with (K11G, 25-28G, 50 56G electro-optical interface, ensuring smooth evolution, only need to design a reasonable number of virtual channels
  • X- Virtual ( Y - virtual ) is the least common multiple or common multiple of the number of physical electro-optical interface channels X-physical ( Y__physical ) that needs to be compatible. It is most reasonable to take the least common multiple in engineering design.
  • the data on the virtual channel is further multiplexed into bits. A higher rate interface, or a bit multiplexed output rate that is updated to the electrical/optical interface evolved by the bit-speeding cycle.
  • the system chip can be compatible with the optical module of 10 11G electrical interface and 25 28G optical interface.
  • the bit variably multiplexed output ICKiiG electrical interface and then the electrical interface of the optical module is connected.
  • the optical module can be multiplexed with the 5:2 bit to achieve the 25 ⁇ 28G electrical/optical interface rate. It can also be used with optical modules that are compatible with 10 11G electrical interfaces and 50 to 56G optical interfaces.
  • the bit rate of 1 is multiplexed into a 50 56G electrical/optical interface rate.
  • optical modules that are compatible with 25 ⁇ 28G electrical interfaces and 50-56G optical interfaces.
  • the system is connected to the optical module through the 25-28G electrical interface, and then reused in the optical module with 2: 5 bits.
  • the FEC check code block is only distributed to the virtual channel. In the case of 8 channels of 10 additional channels, the data on the 2 virtual channels of the inserted idle code block is discarded.
  • the final data interface is a 10-channel 40G interface with a data capacity of 400G.
  • the FEC checksum interface is a 1-channel 40G interface with a capacity of 40G.
  • the data and FEC check overhead capacity is 400:40.
  • the system architecture design also wants to be compatible with 40G (20G) physical interfaces, that is, use 10 40G (20 20G) optical channels to transmit 400GE data, and only want to use 1 40G (2 20G).
  • the channel transmits FEC overhead data.
  • the physical channel's transmission capacity is determined, and the data and FEC check overhead capacity is 400:40.
  • the (8xc)/(8xc + d)b encodes the block size of the idle information bits, and the free code blocks are meaningless sequences such as "0bl010.
  • optical module transmission bearer capacity 400G: 50G - 80: 10
  • the optical module transmits all FEC check code blocks and idle code blocks.
  • the bearer capacity 400G: 40G 80:8
  • the optical module only transmits the FEC check code block, and the idle code block can be discarded.
  • the marking and distinguishing of the idle code block may be distinguished by the virtual channel to which it is distributed and the alignment control code block marked with the virtual channel number inserted on the virtual channel, or may be synchronized by different code block headers or code blocks.
  • Type to distinguish For example, the virtual channel to which the idle code block is distributed is the 89th and 90th virtual channels of the 80+10 virtual channels; during the re-circulation process, the 8:1 multiplexing is directly discarded and distributed to the two virtual channels. Free code block.
  • different code block sync headers and different code block types under the same code block sync header can be used to distinguish and mark.
  • the 1-bit indication information may be added to indicate and distinguish the data code block and the FEC check code block in the code block stream between the FEC encoding processing sub-layer and the PMA sub-layer.
  • an optical interface of a physical channel for example, an optical interface in an NRZ code type applied to a 10 km, 40 km equidistant scene does not necessarily require FEC encoding and decoding, in which case The optical module does not have the physical channel of the FEC check code block, and discards all the data that has been repeated to the interface of the second physical channel group, and the FEC check code block is completely ignored, and only the first physical channel group is transmitted. All data on the interface. Therefore, the system can be compatible with optical modules that do not have FEC-encoded overhead transmission channels and devices that allow FEC codec functions to be turned on or off, or devices that do not have codec functions, allowing interconnection and interworking between them.
  • the data code block is FEC-encoded on the FEC encoding processing sub-layer to generate an FEC check code block, and then the data code block and the FEC check code block are respectively distributed to the first virtual channel group and the second.
  • the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are respectively multiplexed with the interface of the first physical channel group and the second virtual channel according to the bit shift multiplexing.
  • the FEC check code block is first distributed to the N virtual channels of the second virtual channel group, and then subjected to bit shift multiplexing through the N virtual channels, the output is output to an additional second physical channel group different from the data transmission channel.
  • the FEC check code block does not have the transmission bandwidth of the original data, and in the embodiment of the present invention, the FEC codec is allowed to be performed on a 400G data stream before data distribution, compared to the virtual channel after the distribution.
  • the delay is reduced by 1/80, so that it can be applied to the field of low delay demand.
  • the above embodiment introduces the data processing method of FEC encoding implemented on the transmitting end, and then introduces the data processing method of FEC decoding implemented on the receiving end, as shown in FIG. 2, specifically
  • the transmitting end transmits the data sent by the at most H interfaces of the first physical channel group to the receiving end through the physical transmission medium, and the receiving end can receive at most the first physical channel group from the transmitting end side. Data sent by the interface.
  • the physical channel is divided into two groups in the sending end and the receiving end, respectively For the first physical channel group and the second physical channel group, the receiving end may receive data from the first physical channel group and the second physical channel group respectively through different divisions of the physical channel.
  • the receiving end can know whether the transmitting end sends data through at most K interfaces, and if the receiving end knows that at most K interfaces of the second physical channel group are not available, Data transmission means that the sender only transmits the number of 3 ⁇ 4 interfaces on at most H interfaces of the first physical channel group, and the data on at most K interfaces of the second physical channel group is discarded and is not transmitted. If the receiving end knows that at most K interfaces of the second physical channel group have data transmission, it indicates that the transmitting end transmits data on at most H interfaces of the first physical channel group, and also at most K interfaces of the second physical channel group. The data transmission is performed on the network. When the data is transmitted on the interface of the second physical channel group, the receiving end has the flexibility to select whether to receive data sent by at most K interfaces, that is, the receiving end can perform step 203 or 204. The invention is not limited herein.
  • the sending end sends data through at most K interfaces of the second physical channel group, and receives data sent by at most K interfaces.
  • the step 204 is performed in the embodiment of the present invention, the data sent by the H-th interface of the first physical channel group is received by the receiving end, and the embodiment of the present invention may further include the following steps:
  • M is an integer multiple of H
  • M data code block streams correspond to M virtual channels of the first virtual channel group - Road
  • the code block sequence of the code block distribution on the M virtual channels is ⁇ 1 j, 4 drought to mxt2 - digital block, ⁇ .2. less than - equal to m - max: Mxtl, m — max is tl times the M. il and ⁇ 2 are positive integers;
  • steps Di to D5 since the receiving end only receives data transmitted by at most H interfaces of the first physical channel group, it is only necessary to provide data for at most H interfaces that have passed through the first physical channel group.
  • Processing can be, the manner of bit shift demultiplexing in step D1 and the foregoing embodiment
  • the bit-shifting multiplexing performed by the transmitting end is the opposite technical means.
  • bit shift demultiplexing refers to demultiplexing and multiplexing the input data bit stream and then outputting the demultiplexed data bit stream, for example, inputting the data bit stream into three. If the shift ratio is 3:4, four data bit streams can be output after demultiplexing and multiplexing.
  • step 203 the data sent by the H interface of the first physical channel group and the data sent by the K interface of the second physical channel group are received for the receiving end,
  • the embodiment of the present invention may further include the following steps:
  • M is an integer multiple of H
  • M data code block streams correspond to M virtual channels of the first virtual channel group
  • N is an integer multiple of K
  • N data code block streams correspond to N virtual virtual groups of the second virtual channel group aisle
  • E2 searching for the alignment code code block inserted in the (M+N) code block stream composed of the data code block stream on the M virtual channels and the FEC check code block on the N virtual channels;
  • steps E1 to E4 The only difference between steps E1 to E4 and the aforementioned steps D1 and D2 is that the processed data is data from two physical channel groups, and a detailed description will be given here.
  • step 203 the data sent by the H interface of the first physical channel group and the data sent by the K interface of the second physical channel group are received for the receiving end,
  • the embodiment of the present invention may further include the following steps:
  • the entered free horse block i is equal to ii iiax minus nxt2;
  • the steps E5 to E6 are different from the foregoing steps E3 to E4 in that the data sent by the transmitting end through the K interfaces of the second physical channel group includes an idle code block. If the idle code block is included, the idle code block needs to be found. And then discard it.
  • the embodiment of the present invention may further include the following steps:
  • the nxt2 FEC check code blocks are discarded, and the error-corrected mxt2' data code blocks are input into the physical coding sublayer.
  • the transmitting end periodically inserts the alignment mark code block in the code block stream composed of the FEC check code block and the data code block, where it is required to search for the periodically identifiable alignment mark code block, according to
  • the tag code block aligns the data code block and the FEC check code block, then removes the alignment mark code block, combines the complete code block stream, and sends the code block stream to the FEC encoding processing sub-layer for decoding processing.
  • the error caused by the possible data block is transmitted. After the error is corrected, the FEC check code block is deleted and the data block is recovered.
  • the embodiment of the present invention may further include the following steps:
  • the two FEC check code blocks are obtained by the alignment recombination method, the two FEC check code blocks are discarded, and the mxt2 data code blocks are input into the physical coding sublayer.
  • Step F3 is different from the foregoing steps F1 and F2 in that, in step F3, the FEC check code block is not used for error correction, but the FEC check code block is directly discarded, and mxt2 data code blocks are transmitted. Enter the physical coding sublayer.
  • the receiving end side performs a receiving processing procedure corresponding to the sending method, and the receiving end receives the data sent by at most H interfaces of the first physical channel group, Determine whether the sender is connected to at most K interfaces of the second physical channel group.
  • the receiving end sends data.
  • the sending end sends data through at most K interfaces, the receiving end can flexibly choose whether to receive, and the receiving end has strong flexibility.
  • the FEC encoded data processing apparatus corresponding to the method is referred to, as shown in FIG. 3, the FEC encoded data processing apparatus. 300, including:
  • the FEC encoding unit 301 is configured to perform FEC encoding on a data code block sequence outputted by the physical coding sublayer on the forward error correction FEC encoding processing sublayer in groups of m data blocks to generate 11 FEC check codes. a block, wherein the m and the n are both positive integers;
  • the distribution unit 302 is configured to distribute the mxt2 data code blocks and the nxt2 FEC check code blocks respectively to the M virtual channels of the first virtual channel group and the N virtual channels of the second virtual channel group.
  • the mxt2 is less than or equal to m waitmax
  • the m—ma is tl times the M
  • the nxt2 is less than or equal to n ⁇ max
  • the n beaumax is tl times the N
  • a multi-week unit 303 that multiplexes data distributed to the first virtual channel group and data distributed to the second virtual channel group to at most H of the first physical channel group, respectively, according to bit shift multiplexing On the interface and at most K interfaces of the second physical channel group, where M is an integer multiple of the H, and the N is an integer multiple of the K.
  • the following unit module may be further included: Periodically inserting alignment mark code blocks on the code block streams carried on the ( ⁇ ⁇ ⁇ ) virtual channels of the first virtual channel group and the second virtual channel group, wherein each aligned mark code block The number of the virtual channel in which the alignment mark code block is located is also marked, and the alignment mark code block is used by the receiving end to perform alignment and recombination recovery after acquiring the code block stream.
  • the multiplexing unit 303 provided by the embodiment of the present invention is one of the achievable manners. It may also include the following unit modules (not shown in Figure 3):
  • a complex subunit for multiplexing data distributed to the first virtual channel group and data distributed to the second virtual channel group to the first physical channel group, respectively, according to bit shift multiplexing On the HI electrical interfaces and the K1 electrical interfaces of the second physical channel group, where HI is an integer multiple of the M, and the K1 is an integer multiple of the N;
  • mapping subunit configured to multiplex and map all data multiplexed onto the HI electrical interfaces and all data on the K1 electrical interfaces to the H2 optical interfaces, and On the K2 optical interfaces, where M is an integer multiple of the H2, and the N is an integer multiple of the K2.
  • a generating unit configured to generate i idle code blocks, where the idle code block includes idle information bits, the i is equal to the - n. - max minus the n;
  • the distribution unit 302 is further configured to distribute the i idle code blocks to the N virtual channels of the first virtual channel group, where the data distributed to the first virtual channel group includes the n FEC check code blocks and the i idle code blocks.
  • a first discarding unit configured to discard all data multiplexed onto the at most K interfaces; and a first transmitting unit, receiving, by the physical transmission medium, all data multiplexed to the at most H interfaces End transfer.
  • a second transmission unit configured to transmit all data multiplexed to the at most H interfaces and all data that is repeated to the at most K interfaces to the receiving end by using a physical transmission medium.
  • a second discarding unit configured to discard ⁇ idle code blocks multiplexed into all the numbers of the K interfaces
  • a third transmission unit configured to transmit all data multiplexed to the at most H interfaces and n FEC check code blocks multiplexed into all data on the K interfaces to the receiving end through a physical transmission medium transmission.
  • the FEC coding unit performs FEC encoding on the FEC coding processing sublayer for each data block of the data code block, and generates n FEC check code blocks, and then the data unit of the distribution unit
  • the block and FEC check code blocks are respectively distributed to the first virtual channel group and the second virtual channel group, and then the multiplexing unit distributes the data distributed to the first virtual channel group and distributes to the second virtual according to bit shift multiplexing.
  • the data on the channel group is respectively multiplexed on the interface of the first physical channel group and the interface of the second virtual channel group.
  • n FEC check code blocks are first distributed to the N virtual channels of the second virtual channel group, and then output to the K interfaces of the additional second physical channel group through bit shift multiplexing through the N virtual channels, Does not reduce the system's data transmission bandwidth. Since the data code block and the FEC check code block are separately transmitted to the first physical channel group and the second physical channel group, the flexibility and compatibility requirements are well met, and the system can be compatible with different types and performances of the physical transmission interface. And to ensure the interoperability between each other, the system can choose to transmit the FEC check code block or not transmit the FEC check code block according to the performance of the transmission interface.
  • the FEC-decoded data processing apparatus 400 includes: a first receiving unit 401, a determining unit 402, and a second receiving. One of the unit 403 and the first discarding unit 404, wherein
  • the first receiving unit 401 is configured to receive data sent by the sending end to the receiving end by using at most H interfaces of the first physical channel group, where H is a positive integer;
  • the determining unit 402 is configured to determine whether the sending end sends data to the receiving end through at most K interfaces of the second physical channel group;
  • the second receiving unit 403 is configured to: when the sending end sends data through at most K interfaces of the second physical channel group, receive data sent by at most K interfaces, where the K is a positive integer; or, the first The discarding unit 404 is configured to: when the sending end passes the at most K of the second physical channel group When the interface sends data, the data sent by the at most K interfaces is discarded.
  • the apparatus 400 includes the first discarding unit 404, the apparatus further includes: a de-embedded unit, a first search unit, a first alignment unit, and a first transmission unit (not shown in FIG. 4), wherein
  • the first de-emphasis unit is configured to separate M numbers from the data transmitted by the at most H interfaces according to the bit shift de-duplication cycle.
  • the M is an integer multiple of the H, and the M
  • the data code block stream corresponds to the M virtual channels of the first virtual channel group;
  • the first searching unit is configured to search the first code unit in the data code block stream on the M virtual channels, and perform code on the M virtual channels according to the alignment mark code block alignment and recombination.
  • the block-distributed code block sequence is obtained by mxt2 data code blocks, the mxt2 is less than or equal to m-max, the m-raax is tl times the M, and the t1 and t2 are positive integers;
  • the first discarding unit is further configured to use the first transmission unit to input the mxt2 data code blocks into the physical coding sublayer after performing alignment reorganization using the alignment mark code block.
  • the apparatus 400 includes the second receiving unit 403, the apparatus 400 further includes: a second demultiplexing unit, a second searching unit, a second aligning unit, and a second discarding unit (not shown in FIG. 4), wherein
  • the second demultiplexing unit is configured to separate M data code block streams from the data transmitted by the at most H interfaces according to bit shift demultiplexing, demultiplexing from the at most K interfaces according to bit shifting
  • the N pieces of the FEC check code block are separated from the data, the M is an integer multiple of the H, and the M data code block streams correspond to the M virtual channels of the first virtual channel group, where the N is An integer multiple of K, the N data code block streams corresponding to N virtual channels of the second virtual channel group;
  • the second searching unit is configured to search for a (M+N) code block stream composed of the data code block stream on the M virtual channels and the FEC check code block on the N virtual channels Align the marker code block;
  • a second aligning unit configured to align recombination (M + N) code block streams on the virtual channel according to the alignment mark code block, to obtain mxt2 data code blocks and nxt2 FEC check code blocks, where the mxt2 is small Or equal to m__niax, the m_max is tl times the M, the n is less than or equal to ri_max, the n beaumax is tl times the N, and the: 1, 1:2 is Positive integer
  • the second discarding unit is configured to discard the alignment mark code block after performing alignment reorganization using the alignment mark code block.
  • the apparatus 400 further includes: a second demultiplexing unit, a second searching unit, a third aligning unit, and a third discarding unit (not shown in FIG. 4), wherein
  • the second demultiplexing unit is configured to separate M data code block streams from the data transmitted by the at most H interfaces according to bit shift demultiplexing, demultiplexing from the at most K interfaces according to bit shifting
  • the N pieces of the FEC check code block are separated from the data, the M is an integer multiple of the H, and the M data code block streams correspond to the M virtual channels of the first virtual channel group, where the N is An integer multiple of K, the N data code block streams correspond to N virtual channels of the second virtual channel group;
  • the second searching unit is configured to search for (M+N) code block streams formed by the data code block stream on the M virtual channels and the FEC check code blocks on the N virtual channels Align the marker code block;
  • the third aligning unit is configured to align the code block streams on the virtual channel according to the alignment mark code block, and obtain mxt2 data code blocks, 2 FEC check code blocks, and i An idle code block, wherein the mxt2 is less than or equal to m_max, the m__max is il times the M, the nxt2 is less than n beaumax, and the n_max is tl times the N, T1, ⁇ .2, is a positive integer, the i is equal to the n cleansema minus the n;
  • the third discarding unit is configured to discard the aligned label code block and the i idle code blocks after performing alignment reorganization using the alignment mark code block.
  • the apparatus 400 may further include (not in FIG. 4 show):
  • a correcting unit configured to correct the error in the mxt2 data code blocks by using the nxt2 FEC check code blocks on the FEC encoding processing sublayer;
  • the apparatus 400 may further include (not in FIG. 4 show):
  • a fifth discarding unit configured to discard the iixt2 FEC check code blocks after acquiring the nxt2 FEC check code blocks by means of alignment recombination
  • a third transmission unit configured to input mxt2 data code blocks into a physical coding sublayer till
  • the first receiving unit 401 receives data sent by at most H interfaces of the first physical channel group, and the determining unit 402 determines whether the sending end sends the maximum number of K interfaces of the second physical channel group to the receiving end. Data, when the sender sends data through at most K interfaces, the receiver can flexibly choose whether to receive, and the flexibility of the receiver is strong.
  • the FEC-encoded data processing apparatus 500 includes:
  • the input device 501, the output device 502, the processor 503, and the memory 504 (wherein the number of the processors 503 in the FEC-encoded data processing device 500 may be one or more, and one processor in Fig. 5 is taken as an example).
  • the input device 501, the output device 502, the processor 503, and the memory 504 may be connected by a bus or other means, wherein FIG. 5 is exemplified by a bus connection.
  • the processor 503 is configured to perform the following steps: performing FEC encoding on the data code block sequence output by the physical coding sublayer on the forward error correction FEC encoding processing sublayer by using m data code blocks as a group, and generating n An FEC check code block, where the m and the n are both positive integers; and the mxt2 data code blocks and the nxt 2 FEC check code blocks are respectively distributed to the M virtual disks of the first virtual channel group On the N virtual channels of the channel and the second virtual channel group, wherein the mxi2 is less than or equal to m_max, the m_max is tl times the M, and the n is less than or equal to n-max, The ii-max is ti times the N, the t1, t2 are positive integers; data distributed to the first virtual channel group and distributed to the second virtual channel group according to bit shift multiplexing The data is restored to at most H interfaces of the first physical channel group and at most K interfaces of
  • the processor 503 further performs the following steps: on the code block stream carried on the (M + N ) virtual twist channels of the first virtual channel group and the second virtual channel group Cycle Aligning the alignment code code block, wherein each of the alignment mark code blocks further marks the number of the virtual channel where the alignment mark code block is located, and the alignment mark code block is used by the receiving end after acquiring the code block flow. Align reorganization recovery.
  • At most H interfaces of the first physical channel group are specifically HI electrical interfaces and H2 optical interfaces, and at most K interfaces of the second physical channel group are specifically K1.
  • the electrical interface and the K2 optical interfaces wherein: H is the least common multiple of H1 and H2, and the K is the least common multiple of Ki and K2;
  • the processor 503 specifically performs the steps of multiplexing the data distributed to the first virtual channel group and the data distributed to the second virtual channel group to the first physical channel group according to the bit shifting cycle On the HI electrical interfaces and the K1 electrical interfaces of the second physical channel group, where HI is an integer multiple of the M, and the K1 is an integer multiple of the N; All the data on the Hi electrical interfaces and all the data multiplexed on the Ki electrical interfaces are multiplexed and mapped and modulated, and then sent to the H2 optical interfaces and the K2 optical interfaces, where The M is an integer multiple of the H2, and the N is an integer multiple of the K2.
  • the processor 503 further performs the steps of: generating i idle code blocks, the idle code blocks including idle information bits, the i being equal to the n-max minus the n;
  • the i idle code blocks are distributed to the N virtual channels of the first virtual channel group, and the data distributed to the first virtual channel group includes the n FEC check code blocks and the i idle code blocks.
  • the processor 503 further performs the steps of: discarding all data multiplexed onto the at most K interfaces;
  • the output device is configured to transmit all data multiplexed to the at most H interfaces to the receiving end through the physical transmission medium.
  • the output device is configured to transmit all data multiplexed to the at most H interfaces and all data multiplexed to the at most K interfaces to a receiving end through a physical transmission medium transmission.
  • the processor 503 further performs the steps of: discarding i idle code blocks multiplexed into all of the data on the at most K interfaces;
  • the output device is configured to connect all data multiplexed to the at most H interfaces and n FEC check code blocks multiplexed into all data on the at most K interfaces through a physical transmission medium Receive transmission.
  • the M data code blocks are FEC-encoded on the FFC encoding processing sub-layer to generate n FEC check code blocks, and then the data code block and the FEC check code block are respectively distributed to the first virtual channel.
  • the data distributed to the first virtual channel group and the data distributed to the second virtual channel group are respectively multiplexed on the interface of the first physical channel group by bit shift multiplexing.
  • the interface of the second virtual channel group On the interface of the second virtual channel group.
  • the FEC-decoded data processing apparatus 600 includes:
  • the input device 601, the output device 602, the processor 603, and the memory 604 (wherein the number of processors 603 in the FEC-decoded data processing device 600 may be one or more, and one processor in Fig. 6 is taken as an example).
  • the input device 601, the output device 602, the processor 603, and the memory 604 may be connected by a bus or other means, wherein the bus connection is taken as an example in FIG.
  • the processor 603 is configured to: obtain, by the input device, data sent by the sending end to the receiving end by using at most H interfaces of the first physical channel group, where H is a positive integer;
  • the transmitting end sends data through at most K interfaces of the second physical channel group, receiving data sent by up to K interfaces, or discarding data sent through the at most K interfaces.
  • the processor 603 further performs the following steps:
  • M data code block streams are separated from the data transmitted by the up to H interfaces according to the bit shifting and demultiplexing, wherein the M is an integer multiple of the H, and the M data code block streams correspond to the first virtual channel group M virtual channels;
  • the root alignment mark code block aligning and reassembling the code block sequence for code block distribution on the M virtual channels, and obtaining mxt2 data codes Block
  • the mxt2 is less than or equal to m....max
  • the m-ma is Tl times the M
  • the tl ⁇ : 2. is a positive integer
  • the alignment mark code block is discarded after the alignment reassembly is completed using the alignment mark code block; and the mxt2 data code blocks are input to the physical coding sublayer.
  • the processor 603 further performs the steps of: separating M data code block streams from the data transmitted by the at most H interfaces according to the bit shifting de-duplication, according to the bit shifting and demultiplexing from the N pieces of FEC check code block streams are separated from the data sent by the K interfaces, the M is an integer multiple of the H, and the M data code block streams correspond to the M virtual channels of the first virtual channel group, The N is an integer multiple of the K, and the N data code block streams correspond to N virtual channels of the second virtual channel group;
  • the m-max is tl times the -M
  • the n is less than or equal to n-max
  • the n-ma is tl times the N
  • the t1 and t2 are positive integers
  • the alignment mark code block is discarded after the alignment mark code block is completed in the week.
  • the processor 603 further performs the following steps: separating M data code block streams from the data transmitted by the at most H interfaces according to the bit shifting and demultiplexing, demultiplexing according to bit shifting Separating N FEC check code block streams from the data sent by the at least K interfaces, where M is an integer multiple of the H, and the M data code block streams correspond to M of the first virtual channel group a virtual channel, where N is an integer multiple of the K, and the N data code block streams correspond to N virtual channels of the second virtual channel group;
  • the root alignment code block aligns the code block streams on the (M + N ) virtual channels to obtain mxi2 data code blocks, nxt 2 FEC check code blocks, and i idle code blocks, where the mxt2 is smaller than Or equal to m-max, the m-max is tl times the M, the nxt2 is less than n-max, the n__max is tl times the N, the ti, t2 are positive integers, the i Equal to the n__max minus the n;
  • the processor 603 further performs the following steps: correcting the error in the mxt2 data code blocks by using the iixt2 FEC check code blocks on the FEC encoding processing sublayer;
  • the nxt2 FEC check code blocks are discarded, and the error-corrected mxt2 data code blocks are input into the physical coding sublayer.
  • the processor 603 further performs the following steps: after obtaining the nxt2 FEC check code blocks by means of alignment and reassembly, discarding the iixt 2 FEC check code blocks, The mxt2 data code block is input to the physical coding sublayer.
  • the data sent by the at most H interfaces of the first physical channel group is received, and it is determined whether the sending end sends data to the receiving end through at most K interfaces of the second physical channel group, and the sending end passes at most K.
  • the receiving end can flexibly choose whether to receive, and the receiving end has strong flexibility.

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Abstract

一种FEC编解码的数据处理方法和相关装置，该方法包括：在FEC编码处理子层上对物理编码子层输出的数据码块序列以m个数据码块为一组进行FEC编码，生成n个FEC校验码块；将mxt2个数据码块和nxt2个FEC校验码块分别分发到第一虚拟通道组的M个虚拟通道上和第二虚拟通道组的N个虚拟通道上，mxt2小于或等于m_max，m_max是M的t1倍，n小于或等于n_max，n_max是N的t1倍，m、n、t1、t2为正整数；按照比特变速复用将分发到第一虚拟通道组上的数据和分发到第二虚拟通道组上的数据分别复用到第一物理通道组的至多H个接口上和第二物理通道组的至多K个接口上，M是H的整数倍，N是K的整数倍。

Description

—种 FEC编解码的数据处理方法和相关装置 技术领域
本发明实施例涉及通信领域， 尤其涉及一种 FEC编解码的数据处理方法 和相关装置。
前向纠错 ( FEC , Forward Error Correction )编解码技术是通信系统中用于 提高传输系统性能的一种技术。 使用 FEC需要在传输系统的源端和宿端引入 FEC 編解码算法和处理装置， 还需要在传输系统中额外传输源端通过 FEC编 码产生的校验开销数据。在典型的单信道通信传输系统中， 主要通过^ _高线路 传输速率来实现对原始信息数据和 FEC 校验开销数据的传输。 例如典型的 RS(255,239) , 原始的 239字节信息经过 FEC编码后增加到 255字节， 传输系 统传输编码后的数据 , 相比无编码情况需要提高传输速率。
随着网络技术的发展，光通信系统的信息传输接口带宽速率正从 10Gbps、
40Gbps 向 1.00Gbps、 400Gbps甚至 lTbps、 l ,6TGbps发展。 单位时间内传输 如此巨大的信息量， 需要在以下几个可行的维度上提高系统的传输能力： 首先 是提升单通道传输系统中的符号传输速率，其次是在一个符号传输中承载更大 的信息量， 最后是采用多通道传输系统。
当前美国电气和电子工程师协会 （ IEEE , Institute of Electrical and
Electronics Engineers ) 正在考虑和逐步采用脉冲幅度调制 ( PAM， Pulse Amplitude Modulation ) 4， PAM8 , PAM16 , 无载波幅 /复相位调制 （CAP , Carrierless Amplitude Phase Modulation ) 16等可以进行直接检测接收的高阶编 码调制技术来提高符号上的信息承载量， 例如设计紧凑的 100 吉比特以太网 ( GE, Gigabit Ethernet )及 400GE等接口传输模块。 对未来的 400GE以及更 高信息速率接口，单独提升单通道符号传输能力的方式已经逐渐面临瓶颈， 多 通道和高阶级编码调制技术成为后续发展的另外两个主要维度，并需要就三个 维度进行合理的折中考虑。其中高阶编码调制在一个传输符号中引入了更大的 信息量， 造成了系统信噪比的劣化， 使得系统传输误码性能极大的降低， 系统 更容易受到传输误码的影响。 这种背景下， 引入 FEC编码成为了必然考虑， 如何将 FEC编解码技术与当前的传输系统进行合理结合， 对 FEC校验开销数 据进行传输成为了重要的研究课题。
现有技术中存在的一种 FEC校验开销数据的传输方法为两个进行通信的 实体之间采周一个通道传输原始信息数据和 FEC校验开销数据， 只沿用了传 统的非归零编码 ( NRZ, Non Return to Zero code )线路传输码型， 其增加 FEC 后的 NRZ线路传输速率为 10J125波特（Baud ), 与没有 用 FEC采用相同 NRZ 线路的传输速率相比， 由于没有采用高阶编码调制， 实际能传输的数据 流量降低了， 通过占用传输原始信息数据的带宽来传输 FEC校.验开销数据会 导致实际能够传输原始信息数据的可用带宽减少。
现有技术中存在的另一种 FEC校验开销数据的传输方法为基于 64/66b编 码对编码块的同步头冗余开销进行压缩， 64/66b编码块压缩后成为 64/65b 编 码块， 去掉了 i比特冗余信息。 然后釆用 Fire Code FEC ( 2112, 2080 ), 共产 生 2080比特的原始信息数据和 32比特的 FEC校验开销数据，由于增加的 FEC 校验开销数据与 64/66b 编码块到 64/65b的编码转换过.程中的同步头冗余开销 压缩相抵消， 实际上并没有提高 NRZ线路传输速率。 该方式提供的 FEC开销 承载能力有限， 选用的 FEC 纠错能力有限， 并不适合更高实际线路误码率的 情形，特别是引入高阶调制码型后的系统。 另外该种实现方法需要在每一个通 道上单独进行压缩， 若分发到 4个通道则会引入 4倍的编解码延迟，对多通道 系统引入比较高的 FEC编码解码延迟， 不适合低延迟需求的场合。 发明内容
本 明实施例提供了一种 FEC编解码的数据处理方法和相关装置， 在不 减少系统实际可用数据传输带宽的情况下传输 FEC校验开销数据， 也允许全 局数据流 FEC编解码， 适用于低延迟需求的场合。
第一方面， 本发明实施例提供的一种 FEC编码的数据处理方法, 包括： 在前向纠错 FEC编码处理子层上对物理编码子层输出的数据码块序列以 m个数据码块为一组进行 FEC编码， 生成 n个 FEC校验码块， 其中， 所述 m 和所述 n都是正整数；
将所述 mxt2个数.据码块和所述 nxt2个 FEC校验码块分别分发到第一虛 拟通道组的 M个虚拟通道上和第二虚拟通道组的 N个虚拟通道上, 其中， 所 述 mxt2小于或等于 m— max,所迷 m— ma 是所述 M的 tl倍，所述 n小于或等 于 n_raax, 所述 n_ma 是所述 N的 tl倍， 所述 tl、 t2为正整数；
按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到所述 第二虚拟通道组上的数据分别复用到第一物理通道组的至多 H 个接口上和第 二物理通道组的至多 K个接口上， 其中， 所述 M是所述 H的整数倍， 所述 N 是所述 K的整数倍。
结合第一方面， 在第一方面的第一种可能的实现方式中， 所述将所述 m 个数据码块和所述 n个 FEC校验码块分别分发到第一虚拟通道组的 M个虛拟 通道上和第二虚拟通道组的 N个虚拟通道上， 之后还包括：
在所述第一虚拟通道组和所述第二虚拟通道组的 （M + N ) 个虚拟通道上 承载的码块流上周期性的插入对齐标记码块， 其中，每一个对齐标记码块还标 记了该对齐标记码块所在虚拟通道的编号，所述对齐标记码块用于接收端在获 取到所述码块流后对码块流进行对齐重组恢复。
结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种 可能的实现方式中，所述第一物理通道组的至多 H个接口具体形式为 m个电 接口和 H2个光接口， 所述第二物理通道组的至多 K个接口具体形式为 K1个 电接口和 K2个光接口， 所述《：是《 、 H2的最小公倍数， 所述 K是 Kl、 Κ2 的最小公倍数；
所述按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到 第二虛拟通道组上的数据分别复用到第一物理通道组的至多 Η个接口上和第 二物理通道组的至多 Κ个接口上， 包括：
按照比特变速复用将分发到所述第一虛拟通道组上的数据和分发到所述 第二虛拟通道组上的数据分别复用到所述第一物理通道组的 HI个电接口上和 所述第二物理通道组的 K1个电接口上， 其中， 所述 M是所述 HI的整数倍， 所述 N是所述 K1的整数倍；
将复用到所述 HI个电接口上的全部数据和复用到所述 K1个电接口上的 全部数据分别复用和映射调制后发送到所述 H2个光接口上和所述 K2个光接 口上， 其中， 所述 M是所述 H2的整数倍， 所述 N是所述 K2的整数倍。
结合第一方面或第一方面的第一种可能或第二种可能的实现方式，在第一 方面的第三种可能的实现方式中， 所述在前向纠错 FEC编码处理子层上对物 理编码子层输出的 m个数据码块进行 FEC编码生成 η个 FEC校验码块，之后 还包括：
生成 i 个空闲码块， 所述空闲码块包括空闲信息比特， 所述 ί 等于所述 n— max减去所述 n;
将所述 i个空闲码块分发到所述第一虚拟通道组的 N个虚拟通道上，所述 分发到所述第一虚拟通道组上的数据包括所述 n个 FEC校验码块和所述 i个空 闲码块。
结合第一方面或第一方面的第一种可能或第二种可能或第三种可能的实 现方式，在第一方面的第四种可能的实现方式中， 所述按照比特变速复用将分 发到所述第一虚拟通道组上的数据和分发到所述第二虚拟通道组上的数据分 别复用到第一物理通道组的至多 H个接口上和第二物理通道组的至多 K个接 口上， 之后还包括：
将复用到所述至多 K个接口上的全部数据丟弃， 将复用到所述至多 H个 接口上的全部数据通过物理传输媒质向接收端传输。
结合第一方面或第一方面的第一种可能或第二种可能或第三种可能或第 四种可能的实现方式， 在第一方面的第五种可能的实现方式中， 所述按照比特 变速复用将分发到所述第一虚拟通道组上的数据和分发到所述第二虚拟通道 组上的数据分别复用到第一物理通道组的至多 H个接口上和第二物理通道组 的至多 K个接口上， 之后还包括：
将复用到所述至多 H个接口上的全部数据和复用到所述至多 K个接口上 的全部数据通过物理传输媒.质向接收端传输。
结合第一方面的第三种可能的实现方式，在第一方面的第六种可能的实现 方式中，所述按照比特变速复用将分发到所述第一虛拟通道组上的数据和分发 到所述第二虚拟通道组上的数据分别复用到第一物理通道组的至多 H个接口 上和第二物理通道组的至多 K个接口上， 之后还包括：
将复用到所述至多 K个接口上的全部数据中的 i个空闲码块丟弃，将复用 到所述至多 H个接口上的全部数据和复用到所述至多 K个接口上的全部数据 中的 n个 FEC校验码块通过物理传输媒.质向接收端传输。
结合第一方面或第一方面的第一种可能或第二种可能或第三种可能或第 四种可能或第五种可能或第六种可能的实现方式，在第一方面的第七种可能的 实现方式中， 所述 m个数据码块和所述 n个 FEC校验码块分别采用不同的同 步头来区别。
第二方面， 本发明实施例提供的一种 FEC解码的数 处理方法， 包括： 接收发送端经过第一物理通道组的至多 H 个接口发送到接收端的数据， 所述: H为正整数；
判断所述发送端是否经过第二物理通道组的至多 K 个接口向接收端发送 有数据， 所述 K为正整数；
若所述发送端经过第二物理通道组的至多 K个接口发送有数据， 接收经 过至多 K个接口发送的数据， 或， 将经过所述至多 K个接口发送的数据丟弃。
结合第二方面，在第二方面的第一种可能的实现方式中， 所述将经过所述 至多 K个接口发送的数据丟弃之后还包括：
按照比特变速解复用从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 所述- M是所述- H的整数倍， 所述 M个数据码块流对应第一虚拟通道. 组的 M个虛拟通道；
搜索所述 M个虚拟通道上的数据码块流中插入的对齐标记码块； 才艮据所述对齐标记码块对齐重组在 M个虚拟通道上进行码块分发的码块 序歹 I] , ； f寻到 nix 2个 - ¾居马块， Λ述— mxt2小于. ¾τ等于 m— max, 斤述- m— max是 所述 M的 tl倍， 所述 ti、 t2为正整数；
用所述对齐标记码块完成对齐重组之后将所述对齐标记码块丟弃； 将所述 mxt2个数据码块输入物理编码子层。
结合第二方面，在第二方面的第二种可能的实现方式中， 所述接收经过至 多 K个接口发送的数据之后还包括：
按照比特变速解复用从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虚拟通道组的 M个虚拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虚拟通道组的 N个虚拟通道;
搜索所述 M个虚拟通道上的数据码块流和所述 N个虛拟通道上的 FEC校 验码块组成的 （M+N )个码块流中插入的对齐标记码块；
根据所述对齐标记码块对齐重组在（M + N )个虚拟通道上进行码块分发. 的码块序列，得到 mxt2个数据码块和 nxt2个 FEC校验码块， 所述 mxt2小于 或等于 m— max, 所述 m— max是所述 M的 tl倍， 所述 n小于或等于 n— max, 所述 max是所述 N的 tl倍， 所述 tl , t2为正整数；
使周所述对齐标记码块完成对齐重组之后将所述对齐标记码块丢弃。 结合第二方面，在第二方面的第三种可能的实现方式中， 所述接收经过至 多 K个接口发送的数据之后还包括：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流，所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虚拟通道组的 M个虚拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虚拟通道组的 N个虚拟通道;
搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校 验码块组成的码块流中插入的对齐标记码块；
才艮据所述对齐标记码块对齐重组 ( M + N ) 个虚拟通道上的码块流, 得到 mxt:2个数据码块、 ηχί2个 FEC校验码块和 i个空闲码块， 其中， 所述 mxt2 小于或等于 m— max, 所述 m— max是所迷 M的 tl倍， 所述 οχί;2小于 n— max， 所述 n— max是所述 N的 tl倍， 所述 tl、 ί;2为正整数， 所述 i等于所述 ri—max 使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块和所述 i个 空闲码块丢弃。
结合第二方面的第二种可能或第三种可能的实现方式，在第二方面的第四 种可能的实现方式中，所述 用所述对齐标记码块完成对齐重组之后将所述对 齐标记码块丟弃， 之后还包括:
在 FEC编码处理子层上使用所述 ηχί.2,个 FEC校验码块纠正所述 mxt2个 数据码块中的误码；
完成纠正误码之后将所述 iixt2个 FEC校验码块丟弃掉， 将 正误码后的 mxt2个数据码块输入物理编码子层。
结合第二方面的第二种可能或第三种可能的实现方式，在第二方面的第五 种可能的实现方式中，所述使 所述对齐标记码块完成对齐重组之后将所述对 齐标记码块丟弃， 之后还包括： 通过对齐重组的方式获取到所述 nxt2个 FEC校验码块后将所述 ηχί2个 FEC校验码块丟弃， 将 ηιχί.2,个数据码块输入物理编码子层。
第三方面， 本发明实施例提供的一种 FEC编码的数.据处理装置， 其特征 在于， 包括：
FEC编码单元， 用于在前向纠错 FEC编码处理子层上对物理编码子层输 出的数据码块序列以每 m个数据码块为一组进行 FEC编码,生成 n个 FEC校 验码块， 其中， 所述 m和所述 n都是正整数；
分发单元， 用于将所述 mxt2个数据码块和所述 ηχί2个 FEC校验码块分 别分发到第一虚拟通道组的 Μ个虚拟通道上和第二虚拟通道组的 Ν个虚拟通 道上 , 其中， 所述 mxt2小于或等于 m....max , 所述 m....ma 是所述 M的 tl倍， 所述 nxt2小于或等于 n....max, 所述 n...max是所述 N的 tl倍， 所述 ti、 t2为正 整数;
复周单元，用于按照比特变速复周将分发到所述第一虚拟通道组上的数据 和分发到所述第二虛拟通道组上的数据分别复用到第一物理通道组的至多 H 个接口上和第二物理通道组的至多 K个接口上， 其中， 所述 M是所述 H的整 数倍， 所述 N是所述 K的整数倍。
结合第三方面，在第三方面的第一种可能的实现方式中，所述装置还包括： 对齐单元，用于在所述第一虛拟通道组和所述第二虚拟通道组的（ M + N ) 个虚拟通道上承载的码块流上周期性的插入对齐标记码块， 其中，每一个对齐 标记码块还标记了该对齐标记码块所在虚拟通道的编号，所述对齐标记码块用 于接收端在获取到所述码块流后进行对齐重组恢复。
结合第三方面或第三方面的第一种可能的实现方式，在第三方面的第二种 可能的实现方式中，所述第一物理通道组的至多 H个接口具体形式为 HI个电 接口和 H2个光接口， 所述第二物理通道组的至多 K个接口具体形式为 K1个 电接口和 K2个光接口， 所述 H是 H I、 H2的最小公倍数， 所述 K是 Kl、 K2 的最小公倍数；
所述复用单元， 包括：
复周子单元，用于按照比特变速复用将分发到所述第一虛拟通道组上的数 据和分发到所述第二虛拟通道组上的数据分别复用到所述第一物理通道组的 HI个电接口上和所述第二物理通道组的 K1个电接口上， 其中， 所述 HI是所 述 M的整数倍， 所述 K1是所述 N的整数倍；
映射子单元， 用于将复用到所述 HI个电接口上的全部数据和复用到所述 K1 个电接口上的全部数据分别复用和映射调制后发送到所述 H2个光接口上 和所述 K2个光接口上， 其中， 所述 M是所述 H2的整数倍， 所述 N是所述 K2的整数倍。
结合第三方面或第三方面的第一种可能或第二种可能的实现方式，在第三 方面的第三种可能的实现方式中， 所述装置还包括： 生成单元， 用于生成 i个 空闲码块， 所述空闲码块包括空闲信息比特， 所述 i等于所述 ii xiax减去所述 n;
所述分发单元， 还用于将所述 i个空闲码块分发到所述第一虚拟通道组的
N个虚拟通道上，所述分发到所述第一虚扭通道组上的数据包括所述 II个 FEC 校验码块和所述 i个空闲码块。
结合第三方面或第三方面的第一种可能或第二种可能或第三种可能的实 现方式， 在第三方面的第四种可能的实现方式中， 所述装置还包括：
第一丟弃单元， 用于将复用到所述至多 K个接口上的全部数据丟弃； 第一传输单元， 将复用到所述至多 H个接口上的全部数据通过物理传输 媒质向接收端传输。
结合第三方面或第三方面的第一种可能或第二种可能或第三种可能或第 四种可能的实现方式， 在第三方面的第五种可能的实现方式中， 所述装置还包 括：
第二传输单元， 用于将复用到所述至多 H个接口上的全部数据和复用到 所述至多 K个接口上的全部数据通过物理传输媒质向接收端传输。
结合第三方面的第三种可能的实现方式，在第三方面的第六种可能的实现 方式中， 所述装置还包括：
第二丟弃单元，用于将复用到所述至多 K个接口上的全部数 中的 ί个空 闲码块丢弃；
第三传输单元， 用于将复用到所述至多 Η个接口上的全部数据和复周到 所述至多 Κ个接口上的全部数据中的 η个 FEC校验码块通过物理传输媒质向 接收端传输。
第四方面， 本发明实施例提供一种 FEC解码的数据处理装置， 包括： 第 ^单元、 判断单元以及第二接 丟弃单元中的其中一个单元 , 其中，
第一接收单元， 用于接收发送端经过第一物理通道组的至多 H个接口发 送到接收端的数据， 所述 H为正整数；
判断单元， 用于判断所述发送端是否经过第二物理通道组的至多 K 个接 口向接收端发送有数据；
第二接收单元， 用于当所述发送端经过第二物理通道组的至多 K个接口 发送有数据时， 接收经过至多 K个接口发送的数据， 所述 K为正整数；
或， 第一丟弃单元， 用于当所述发送端经过第二物理通道组的至多 K个 接口发送.有数据时， 将经过所述至多 K个接口发送的数据丟弃。
结合第四方面，在第四方面的第一种可能的实现方式中， 若所述装置包括 第一解复用单元, 第一查找单元、 第一对齐
Figure imgf000010_0001
所述第一解复用单元， 用于按照比特变速解复用从所述至多 H个接口发 送的数据中分离出 M个数据码块流， 所述 M是所述 H的整数倍， 所述 M个 数据码块流对应第一虛拟通道组的 M个虚拟通道；
所述第一查找单元， 用于搜索所述 M个虚拟通道上的数据码块流中插入 所述第一对齐单元， 用于根据所述对齐标记码块对齐重组在 M个虚拟通 道上进行码块分发的码块序列， 得到 mxt2个数据码块， 所述 nixt2小于或等 于 m— max, 所述 m— max是所述 M的 tl倍， 所述 tl、 S:2为正整数;
所述第一丟弃单元，还用于使用所述对齐标记码块完成对齐重组之后将所 所述第一传输单元， 用于将所述 mxt2个数据码块输入物理编码子层。 结合第四方面，在第四方面的第二种可能的实现方式中， 若所述装置包括 二接收单元， 所述装置还包括： 第二解复用单元、 第二查找单元、 第二对齐 元， 第二丢弃单元， 其中，
Figure imgf000010_0002
元， 用于按照 周从所述至多 H 个接口发 送的数 中分离出 M个数据码块流， 按照比特变速解复用从所述至多 K个接 口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虚拟通道组的 M个虚拟通道，所述 N是所述 K 的整数倍， 所述 N个数据码块流对应第二虚拟通道组的 N个虚拟通道；
所述第二查找单元， 用于搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校验码块组成的 ( M+N )个码块流中插入的对齐标记 码块；
第二对齐单元， 用于根据所述对齐标记码块对齐重组（M + N ) 个虚拟通 道上的码块流， 得到 mxt2个数据码块和 nxt2个 FEC校验码块， 所述 mxt2小 于或等于 m__max, 所述 m__ma 是所述 M的 tl倍, 所述 n小于或等于 n__max, 所述 n...max是所述 N的 tl倍， 所述 tl , t2为 jT:> ^ ;
所述第二丟弃单元，用于使用所述对齐标记码块完成对齐重组之后将所述 对齐标记码块丟弃„
结合第四方面，在第四方面的第三种可能的实现方式中， 若所述装置包括 第二接收单元， 所述装置还包括： 第二解复用单元、 第二查找单元、 第三对齐 单元、 第三丟弃单元， 其中，
所述第二解复用单元， 用于按照比特变速解复用从所述至多 H个接口发 送的数据中分离出 M个数据码块流， 按照比特变速解复用从所述至多 K个接 口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虛拟通道组的 M个虚拟通道，所述 N是所述 _ K 的整数倍， 所述 N个数据码块流对应第二虚拟通道组的 N个虚拟通道；
所述第二查找单元， 用于搜索所述 M个虚拟通道上的数据码块流和所述
N个虛拟通道上的 FEC校验码块组成的 ( M+N )个码块流中插入的对齐标记 码块；
所述第三对齐单元， 用于根据所述对齐标记码块对齐重组（M + N )个虚 拟通道上的码块流， 得到 mx :2个数据码块、 nxt2个 FEC校验码块和 i个空闲 码块， 其中， 所述 mxt2小于或等于 m„max, 所述 m__max是所述 M的 tl倍， 所述 nxt2小于 n— max, 所述 n— max是所述 N的 il倍， 所述 tl、 t2为正整数， 所述 i等于所述 il— max减去所述 n;
所述第三丟弃单元，周于使用所述对齐标记码块完成对齐重组之后将所述 对齐标记码块和所述 i个空闲码块丟弃。
结合第 方面的第二种可能或第三种可能的实现方式，在第四方面的第四 种可能的实现方式中， 所述装置还包括：
校正单元，用于在 FEC编码处理子层上使用所述 nxt2个 FEC校验码块 正所述 mxt2个数据码块中的误码；
第四丟弃单元，用于完成纠正误码之后将所述 nxt2个 FEC校验码块丟弃； 第二传输单元，用于将糾正误码后的 mxt2个数据码块输入物理编码子层„ 结合第四方面的第二种可能或第三种可能的实现方式，在第四方面的第五 种可能的实现方式中， 所述装置还包括：
第五丟弃单元， 用于通过对齐重组的方式获取到所述 nxt2个 FEC校验码 块后将所述 nxt2个 FEC校验码块丟弃；
第三传输单元， 用于将 mxt2个数据码块输入物理编码子层。
第五方面， 本发明实施例提供一种 FEC編码的数据处理装置， 包括： 输 入装置、 输出装置、 存储器和处理器；
其中， 所述处理器执行以下步骤：
在前向纠错 FEC编码处理子层上对物理编码子层输出的数据码块序列以 rn个数据码块为一组进行 FEC编码， 生成 n个 FEC校验码块， 其中， 所述 m 和所述 II都是正整数；
将所述 mxt2个数据码块和所述 nxt2个 FEC校验码块分别分发到第一虚 拟通道组的 M个虚拟通道上和第二虚拟通道组的 N个虚拟通道上， 其中， 所 述 mxt2' 小于或等于 m_max ,所述 m— max是所述 M的 tl倍,所述 n小于或等 于 ri— max, 所述 n_max是所述 N的 tl倍， 所述 tl、 t2为正整数；
按照比特变速复用将分发到所述第一虛拟通道组上的数据和分发到所述 第二虛拟通道组上的数据分别复用到第一物理通道组的至多 H个接口上和第 二物理通道组的至多 K个接口上， 其中， 所述 M是所述 H的整数倍， 所述 N 是所述 K的整数倍„
结合第五方面，在第五方面的第一种可能的实现方式中， 所述处理器还执 行如下步驟：
在所述第一虚拟通道组和所述第二虛拟通道组的 （M + N )个虚拟通道上 承载的码块流上周期性的插入对齐标记码块， 其中，每一个对齐标记码块还标 记了该对齐标记码块所在虚拟通道的编号,所述对齐标记码块用于接收端在获 取到所述码块流后进行对齐重组恢复。 结合第五方面或第五方面的第一种可能的实现方式，在第五方面的第二种 可能的实现方式中，所述第一物理通道组的至多 H个接口具体形式为 HI个电 接口和 H2个光接口， 所述第二物理通道组的至多 K个接口具体形式为 K1个 电接口和 K2个光接口， 所述 H是： Hl、 H2的最小公倍数， 所述 K是 Kl , K2 的最小公倍数；
所述处理器具体执行如下步骤：
按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到所述 第二虚拟通道组上的数据分别复用到所述第一物理通道组的 HI个电接口上和 所述第二物理通道组的 K1个电接口上， 其中， 所述 HI是所述 M的整数倍， 所述 K1是所述 N的整数倍；
将复用到所述 HI个电接口上的全部数据和复用到所述 K1个电接口上的 全部数据分别复用和映射调制后发送到所述 H2个光接口上和所述 K2个光接 口上， 其中， 所述 M是所述 H2的整数倍， 所述 N是所述 K2的整数倍。
结合第五方面或第五方面的第一种可能或第二种可能的实现方式，在第五 方面的第三种可能的实现方式中， 所述处理器还抗行如下步骤：
生成 i 个空闲码块， 所述空闲码块包括空闲信息比特， 所述 i 等于所述 n— max减去所 '述■ 11；
将所述 i个空闲码块分发到所述第一虛拟通道组的 N个虚拟通道上，所述 分发到所述第一虚拟通道组上的数据包括所述 n个 FEC校验码块和所述 i个空 闲码块。
结合第五方面或第五方面的第一种可能或第二种可能或第三种可能的实 现方式，在第五方面的第四种可能的实现方式中，所述处理器还执行如下步骤： 将复用到所述至多 K个接口上的全部数据丟弃；
所述输出装置用于将复用到所述至多 H个接口上的全部数据通过物理传 输媒质向接收端传输。
结合第五方面或第五方面的第一种可能或第二种可能或第三种可能或第 种可能的实现方式， 在第五方面的第五种可能的实现方式中， 所述输出装置 用于将复用到所述至多 H个接口上的全部数据和复用到所述至多 K个接口上 的全部数据通过物理传输媒质向接收端传输。
结合第五方面的第三种可能的实现方式，在第五方面的第六种可能的实现 方式中， 所述处理器还执行如下步驟： 将复用到所述至多 K个接口上的全部 数据中的 i个空闲码块丟弃；
所述输出装置用于将复用到所述至多 H个接口上的全部数据和复用到所 述至多 K个接口上的全部数据中的 n个 FEC校验码块通过物理传输媒质向接 收端传输。
第六方面， 本发明实施例提供一种 FEC解码的数据处理装置， 包括： 输 入装置、 输出装置、 存储器和处理器；
其中， 所述处理器执行以下步骤：
从输入装置中获取发送端经过第一物理通道组的至多 H个接口发送到接 收端的数据， 所述 H为正整数；
判断所述发送端是否经过第二物理通道组的至多 K个接口向接收端发送 有数据， 所述 K为正整数；
若所述发送端经过第二物理通道组的至多 K个接口发送有数据， 接收经 过至多 K个接口发送的数据， 或， 将经过所述至多 K个接口发送的数据丟弃。
结合第六方面，在第六方面的第一种可能的实现方式中， 所述处理器还执 按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 所述- M是所述- H的整数倍， 所述 M个数据码块流对应第一虚拟通道. 组的 M个虚拟通道；
搜索所述 M个虚拟通道上的数据码块流中插入的对齐标记码块； 才艮据所述对齐标记码块对齐重组在 M个虚拟通道上进行码块分发的码块 序歹1 j， 得到 mxt2个数据码块， 所述 raxt2小于或等于 m— max, 所述 m— ma 是 所述 M的 tl倍， 所述 tl、 t2为正整数；
使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块丟弃； 将所述 mxi2个数据码块输入物理编码子层。
结合第六方面，在第六方面的第二种可能的实现方式中， 所述处理器还执 行如下步驟：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虛拟通道组的 M个虛拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虛拟通道组的 N个虛拟通道;
搜索所述 M个虛拟通道上的数 码块流和所述 N个虚拟通道上的 FEC校 验码块组成的 （M+N ) 个码块流中插入的对齐标记码块；
根据所述对齐标记码块对齐重组在（M + N )个虚拟通道上进行码块分发 的码块序列， 得到 mxt2个数据码块和 ηχί2个 FEC校验码块， 所述 mxt2小于 或等于 m— max， 所述 m— max是所述 M的 tl倍， 所述 n小于或等于 n__max, 所述 max是所述 N的 tl倍， 所述 tl , t2为正整数；
使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块丟弃。 结合第六方面，在第六方面的第三种可能的实现方式中， 所述处理器还执 行如下步骤：
按照比特变速解复用从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流，所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虛拟通道组的 M个虚拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虚拟通.道组的 N个虚拟通道;
搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校 验码块组成的码块流中插入的对齐标记码块；
才艮据所述对齐标记码块对齐重组（M + N )个虛拟通道上的码块流， 得到 mxt:2个数据码块、 nxt2个 FEC校验码块和 i个空闲码块， 其中, 所述 mxt2 小于或等于 m„max, ,所述 ni__max—是所述 M的 tl .·ί咅， 「述 ηχΐ2小于 n__max , 所述 n_ma 是所述 N的 tl倍， 所述 tl、 1:2为正整数， 所述 i等于所述 n— max 减去所述 n;
用所述对齐标记码块完成对齐重组之后将所述对齐标记码块和所述 i个 空闲码块丟弃。
结合第六方面的第二种可能或第三种可能的实现方式，在第六方面的第四 种可能的实现方式中， 所述处理器还执行如下步骤：
在 FEC编码处理子层上使用所述 nxt2个 FEC校验码块纠正所述 mxt2个 数据码块中的误码；
完成纠正误码之后将所述 iixt2个 FEC校验码块丟弃掉， 将纠正误码后的 mxt2个数据码块输入物理编码子层。
结合第六方面的第二种可能或第三种可能的实现方式，在第六方面的第五 种可能的实现方式中， 所述处理器还执行如下步骤：
通过对齐重组的方式获取到所述 nxt2个 FEC校验码块后将所述 nxt2个 FEC校验码块丢弃， 将 mxt2个数据码块输入物理编码子层„
从以上技术方案可以看出， 本发明实施例具有以下优点：
本发明实施例中， 在 FEC编码处理子层上对数据码块序列以每 m个数据 码块为一组进行 FEC编码, 生成 n个： FEC校验码块， 然后将数据码块和 FEC 校验码块分别分发到第一虚拟通道组和第二虚扭通道组上，接下来按照比特变 速复用将分发到第一虚拟通道组上的数据和分发到第二虚扭通道组上的数据 分别复用第一物理通道组的接口上和第二虚拟通道组的接口上。由于 II个 FEC 校验码块先被分发到第二虚拟通道组的 N个虚拟通道上， 然后通过 N个虚扭 通道经过比特变速复用输出到额外的第二物理通道组的 K个接口上， 不会减 少系统的数据传输带宽。 由于数据码块和 FEC校验码块被分开传输到第一物 理通道组和第二物理通道组， 因此很好的满足了灵活性和兼容性需求， 系统能 够兼容不同类型和性能的物理传输接口并保证彼此之间的互联互通能力，系统 根据传输接口的性能， 可选择传输 FEC校验码块或者不传输 FEC校验码块。 附图说明
图 1为本^ _明实施例提供的一种 FEC编码的数据处理方法的流程方框示 意图；
图 2为本发明实施例提供的另一种 FEC解码的数据处理方法的流程方框 示意图；
图 3为本发明实施例提供的一种 FEC编码的数据处理装置的组成结构示 ' 图，
图 4为本发明实施例提供的另一种 FEC解码的数据处理装置的组成结构 示意图；
图 5为本发明实施例提供的另一种 FEC编码的数据处理装置的组成结构 示意图；
图 6为本发明实施例提供的另一种 FEC解码的数据处理装置的组成结构 示意图。 具体实施方式
本发明实施例提」供了一种 FEC编解码的数据处理方法和相关装置， 在不 减少系统实际可用数据传输带宽的情况下通过额外通道选择性地传输和接收 FEC校验开销数据， 满足灵活性和兼容性的需求。
为使得本发明的发明目的、 特征、优点能够更加的明显和易懂， 下面将结 合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、 完整地描 述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。 基于本发明中的实施例， 本领域的技术人员所获得的所有其他实施例，都属于 本发明保护的范围。
请参阅图 1 ,本发明提供的 FEC编码的数据处理方法的一个实施例具体可 以包括如下步骤：
101、 在前向纠错 ( FEC, Forward Error Correction )编码处理子层上对物 理编码子层输出的数据码块序列以 m个数据码块为一组进行 FEC编码， 生成 n个 FEC校验码块。
在本发明实施例中， 在物理编码子层 （ PCS , Physical Coding Sub layer ) 经过块编码之后，输出数据码块序列，该数据码块序列中包括有多个数据码块， 其中， 数据码块指的是输入到 FEC编码处理子层上的承载着原始信息数据并 具有一定格式的编码块， 其中承载的原始信息是进行 FEC编码的净荷数据。 在 PCS上进行的块编码具体可以是 64/66b编码，或者开销更低的 256/(257+p)b 或 512/(513+p)b等编码方式， 其中 P为自然数， 本发明不做限定。 编码块具有 块类型指示和（或）同步头信息， 例如 64/66b编码具有 2比特的同步头信息， 该同步头为 01或者 10， 还用于区分两种不同的块类型， 全数据块或者非全数 据块。进行块编码输出的数 码块具体可以为满足 (8xc)/[(8xc)+d]b格式的数据 流， 其中， c和 d均为大于或者等于 1的正整数， 当物理通道的接口为高速以 太网接口，例如 400GE或者更高时， c和 d的取值会根据系统需要做设计调整， 例如取更大的 c以降低开销， 提高编码效率。
在本发明实施例中， 在 PCS物理编码处理子层上输出的数据码块有严格 且确定的先后顺序， 称为数据码块序列。 在数据码块序列中选取连续的 m个 数据码块为一组进行 FEC编码， 通过对这些 m个数据码块中承载的数据进行 FEC计算， 就可以产生 FEC校验开销数据， 这些 FEC校.验开销数据被冠以特 定的类型指示和（或）同步头信息， 封装成 II个 FEC校验码块， 其中， m和 n 都是正整数， 其取值与 FEC编码处理子层选取的 FEC编码方式有关， 此处对 需要说明的是， 在本发明实施例中 FEC编码子层 FEC编码帧覆盖的数据 码块具体可以为多个， 其取值不做限定， 本发明实施例中以 m来表示， 多个 的数据码块都被送到 FEC编码处理子层进行 FEC编码，生成了多个的 FEC校 验码块， 本发明实施例中以 n来表示。
需要说明的是， 在本发明实施例中， FEC編码处理子层负责对 m个编码 块的进行 FEC奸算生成 n个 FEC校验码块，数据码块和 FEC校验码块在 FEC 編码处理子层上存在已知的明确区分， FEC编码处理子层 ■据其对两种编码块 的已知区分，具体可以空间分离的并行或者时间分离的串行传输方式与其他模 块进行数据互传，本发明实施例中不做限定。 FEC编码处理子层和其他模块进 行数据互传的时候需要将块类型的不同指示告知目标模块。 FEC编解码子层与 物理媒质连接子层（PMA , Physical Medium Attachment )相对独立， 需要在接 口处明确指示区分数据码块和 FEC校验码块。 PMA根据区分指示，如后所述， 将数据块和校验块分别分发到不同的虛拟通道。在空间分离方式时候， 实际上 是通过不同的分离的接口来区分的，在时间分离的串行方式中，是通过不同的 时间片来区分的。 无论是空间分离并行或者时间分离串行方式，还可以增加额 外的指示信号加以区分指示， 例如给 FEC校 块以不一样的编码块头信息。
另外， 数据码块和 FEC校验码块可以分别采用不同的同步头来区别， 例 如， 数据码块使用的同步头为 "Ob 10" 和 "ObOl" , 具体的， 同步头为 "OblO" 表示数据码块包括控制字符， 同步头为 "ObOi"表示数据码块不包括控制字符， 此时数据码块中全部为数据字符， FEC校验码块交替使周的同步头 "ObOO"和 "Obl l" , 具体的， 同步头为 "ObOO" 表示奇数的 FEC校验码块， 块内为 FEC 校验开销数据， 同步头为 "Obl l" 表示偶数的 FEC校验码块， 块内为 FEC校 验开销数据。这种工作方式下，在 FEC编码处理子层上排列的数据码块和 FEC 校验码块的同步头具有 FEC帧周期规律性， 可以用于标记数据码块和 FEC校 验码块， 同步头可以向下指导块分发， 向上指导识别数据码块和 FEC校验码 块。
102、将 mxt2个数据码块和 nxt2个 FEC校验码块分别分发到第一虛拟通 道组的 M个虛拟通道上和第二虚拟通道组的 N个虚拟通道上。
其中， mxt2小于或等于 m__max，所述 max是所:迷 M的 tl倍，所 i nxt2 小于或等于 ruxiax, 所述 n__max是所述 N的 tl倍， 所述 tl、 t2为正整数。
在本发明实施例中，将多个虛拟通道分组分为第一虚拟通道组和第二虛拟 通道组， 针对数据码块和 FEC校验码块分别分发到不同的虚拟通道组上„ 第 一虛拟通道组包含 M个虚拟通道，第二虚拟通道组包含 N个虚拟通道，其中， M满足如下关系式： Mxtl = m....max, m...max>mxt2 , tl , t2 为正整数， 即 M 的正整数倍大于等于 m， 物理含义为： 第一虚拟通道组的虚拟通道个数所提供 的传输承载能力大于或等于数据码块的传输承载需求， 同样的， N也满足如下 关系式： Nxtl = n— max, n ...max>nxt2 , tl、 t2为正整数， 即 N的正整数倍大于 等于 n， 物理含义为： 第二虛拟通道组的虚拟通道个数所提供的传输承载能力 正整数倍大于或等于 FEC 校验码块的传输承载需求。 rL_max>nx〖:2 , rn— max>rnxt2时， 通过.瑣-充空闲码块来保证上述数据分发的整数关系。 填 -充的 空闲码块的个数 i— m =— m— max - mxt2 , i_n =— n— max - nxt20在实际应用中， 可 以令 i— m =— ra— max - mxt2 = 0， 通过. i— n =— n— max - nxt2 来匹配 FEC码型的 (m， n)选择。 物理意义上讲， 就是尽量只在 FEC开销传输通道上插入空闲码 块。本发明不做限定，但下文描述中以使.用 i— m =— m— max― mxtl ： mxtl - mxt2 = 0 为例进行描述。
本发明实施例中， 步骤 102,同样可以理解为如下两个步骤：
A1、 将 ni个数据码块分发到第一虚拟通道组的 M个虚拟通道上；
A2、 将 n个 FEC校.验码块分发到第二虚拟通道组的 N个虚拟通道上。 其中， 在执行步驟 A1和步驟 A2时并没有时序上的先后顺序之分， 可以 先执行步驟 A1然后执行步驟 A2，也可以先执行步驟 A2然后再执行步驟 A1 , 还可以同时执行步骤 A1和 A2, 本发明实施例中不做限定。
需要说明的是，在本发明实施例中步驟 102完成之后，还可以包括如下步 骤： 在第一虚拟通道组和第二虚拟通道组的 ( M + N )个虚拟通道上承载的码 齐标记码块所在虚扭通道的编号， 对齐标记码块用于接收端在获取到的（ M ÷ N ) 个虛拟通道的码块流后对（M + N )个码块流进行对齐重组恢复。 第一虚 拟通道组的 M个虚拟通道和第二虚拟通道组的 N个虚拟通道组合为 ( M + N ) 个虛拟通道， 則（ M + N )个虛拟通道上承载的码块流包括各个 FEC顿中的 m 个数据码块和 n 个 FEC 校验码块， 在码块流中周期的插入对齐标记码块 ( Alignment Marker ),接收端获取到该码块流之后，根据对齐标记码块能够进 行对齐重组恢复。另外，对齐标记码块还可以周于标记对齐标记码块所在的 M 个虛拟通道的编号信息和对齐标记码块所在的 N个虚拟通道的编号信息。
本发明实施例中将数据码块分发到第一虚拟通道组、 将 FEC校验码块分 发到第二虚拟通道组具体可以在 PMA子层上进行， 对分发到第一虚拟通道组 的数据和分发到第二虚拟通道组的数据按照如下步骤 103进行处理，详见如下 描述。
103、 按照比特变速复用将分发到第一虚拟通道组上的数据和分发到第二 虛拟通道组上的数据分别复用到第一物理通道组的至多 H个接口和第二物理 通道组的至多 K个接口上。
其中， M是 H的整数倍， N是 K的整数倍。
在此处描述的步骤 103中分发到第一虚拟通道组上的数据指的是 m个数 据码块，在本发明的一些实施例还可以包括必要的空闲码块， 分发到第二虚拟 通道组上的数据指的是 η个 FEC校验码块， 在本发明的一些实施例中还可以 包括必要的空闲码块。
本.发明实施例中， 步骤 103同样可以理解为如下两个步骤：
Bl、 按照比特变速复用将分发到第一虚拟通道组上的 M个数据比特流复 用到第一物理通道组的至多 H个接口上；
B2、 按照比特变速复用将分发到第二虚拟通道组上的 N个数据比特流分 别复用到第二物理通道组的至多 K个接口上。
其中， 在执行步骤 B1和步骤 B2时并没有时序上的先后順序之分， 可以 先执行步驟 B1然后执行步骤 B2, 也可以先执行步骤 B2然后再执行步驟 :B1， 还可以同时执行步骤 B1和: B2, 本发明实施例中不做限定„
需要说明的是， 对于步驟 B1和： 82， 以步驟 B1为例， M个数据比特流按 照比特变速复用从第一虚拟通道组上复用到第一物理通道组的至多 H个接口 上， 具体的， 对 M个数据比特流进行比特变速复用可以是同时复用到至多 H 个接口上， 另外 M是 H的整数倍，将 M个数据比特流可以复用到第一物理通 道组的 H个接口上，也可以是复用到第一物理通道组的少于 H的 HI和 H2个 具体的接口上。 对于少于： H的情况， 以具体的 Hi个电接口、 H2个光接口接 口为例进行说明。 另外， 本发明实施例中， 比特变速复用指的是将输入的数据 比特流进行复用然后输出复用后的数据比特流的复周方式，例如输入的数 比 特流为 4个， 若变速比例为 4:3 , 就可以输出 3个数据比特流 s
本发明实施例中物理通道组的接口具体形式可以是电接口和光接口，电接 口和光接口之间衔接有光模块， 光模块用于实现光电转换和电光转换。 则具体 的， 第一物理通道组的至多 H个接口具体形式可以为 HI个电接口和 H2个光 接口， 第二物理通道组的至多 K个接口具体形式可以为 Ki个电接口和 K2个 光接口， 也就是说， 第一物理通道组包括有 HI个电接口和 H2个光接口， 第 二物理通道组包括有 K1个电接口和 K2个光接口。这里， H是 Hi、 H2的（最 小 )公倍数， K是 Kl、 Κ2的 （最小）公倍数。
具体的， 本发明实施例中， 步骤 103按照比特变速复用将分发到所述第一 虛拟通道组上的数据和分发到第二虚拟通道组上的数据分别复用到第一物理 通道组的至多 Η个接口上和第二物理通道组的至多 Κ个接口上， 可以包括如 下步骤：
C1、 按照比特变速复用将分发到第一虚拟通道组上的数据和分发到第二 虚拟通道组上的数据分别复用到第一物理通道组的 HI个电接口上和第二物理 通道组的 K1个电接口上， M是 HI的整数倍， N是 K1的整数倍；
C2、 将复用到 HI个电接口上的全部数据和复用到 K1个电接口上的全部 数据分别复用和映射调制后发送到 H2个光接口上和 K2,个光接口上， 其中， M是 H2.的整数倍， N是 K2的整数倍。
通过步骤 C1先将数据码块和 FEC校验码块分别复用到第一物理通道组的 电接口和第二物理通道组的电接口上， 然后通过步骤 C2将第一物理通道组的 电接口上的全部数据进行复用和映射调制后发送到第一物理通道组的光接口 上，将第二物理通道组的电接口上的全部数据进行复用和映射调制后发送到第 二物理通道组的光接口上。 具体的， 步骤 C2中可以通过电接口和光接口之间 衔接的光模块来实现电光转换， 电光转换的过程此处不再赘述。
前述步骤 C1和 C2先将数据码块和 FEC校验码块复用到各个物理通道组 的电接口上然后将各个物理通道组的电接口上的数据经过光模块复用和映射 调制输入到光接口上， 在本 明实施例中随着物理通道传输速率的不断提高， 电接口和光接口的传输速率不断提高，通过本发明实施倒提供的比特变速复用 可以兼容物理通道接口技术的不断演进，例如对于不断提高传输速率的高速以 太网接口， 則可以按照本发明实施例提供的方法进行比特变速复用„
需要说明的是，在本发明实施例中， 步驟 102中描述的第一虛拟通道组和 第二虚拟通道组都指的是划分为两个不同组的多个虛拟通道，只是为了区分第 一虛拟通道组和第二虚拟通道组分别是划分为不同组内的多个虚拟通道而采 用的命名方式， 其中 "第一"和 "第二"并不具有时序或者逻辑上的任何关系， 此处仅作说明，关于第一物理通道组和第二物理通道组的区分也适用于此处关 于 "第一" 和 "第二" 的说明。 本发明实施例中， 将数据码块和 FEC校验码 块分别使用的物理通道组的接口进行了空分分割， 分成了两个接口子组，使得 在发送端设备在传输数据码块和 FEC校验码块时可以根据物理通道自身的设 计需要进行选择， 选择是否传送 FEC校验码块， 选择使用有或者无 FEC传输 通道的光模块； 接收端设,备在收到有或者无 FEC编码开销伴随的数据的物理 信号时， 可以选择使用有 FEC开销接收通道的光模块或者无 FEC开销信号接 收光通道的光模块对信号进行接收和光电转换，还可以选择是否利用获得 FEC 编码开销对可能存在的数据误码进行纠错，提升了系统的设计灵活性， 因此无 FEC编码功能的设备也因此可以和有 FEC编码功能的设备通过正确的模块进 行系统对接互连， 提升了设备接口的对接互通能力和兼容性。
需-要说明的是，当分发到第一虛拟通道组上的数据复用到第一物理通道组 的至多 H个接口上、 分发到第二虛拟通道组上的数据复用到第二物理通道组 的至多 K个接口上之后， 本发明实施例还可以包括如下步驟：
将复用到至多 K个接口上的全部数据丟弃， 将复用到至多 H个接口上的 全部数 通过物理传输媒质向接收端传输。 具体的， 采周无 FEC编码开销传 输通道的光模块， 只传输复用映射调制到有效数据传输光通道上数据。 分别复周到不同的物理通道组的接口上， 只对第一物理通道组的 H 个接口上 的数据经过物理传输媒质进行目标距离的传输，而不传送第二物理通道组的 K 个接口上的数据， 这能够适用于在传输性能好的情况，在该情况下只传输数据 码块， 由于数据码块的误码 4艮少， 不需要进行 FEC糾错， 故 FEC校验码块可 以被忽略掉。 而且， 这种实现方对于是否传送 FEC校验码块给接收端， 还可 以由设备打开或者关闭 FEC编码功能、或设备是否具有 FEC编码功能来决定， 对于关闭 FEC功能和无 FEC编码功能的设备不产生 FEC校验码块，设备等效 于将 FEC校验码块全数忽略掉， 而只利用第一物理通道组的至多 H个接口将 数据码块发送给接收端， 接收方向上接收端由于没有接收到 FEC校验码块， 而只接收到了数据码块， 故无需要进行 FEC解码， 由此本发明实施例能够兼 容多种系统的对接互连，提升了设-备接口的对接互通能力和兼容性。 而现有技 术中用于传输 FEC校验开销数据的设^ ^只能和采用有 FEC功能的设备对接， 而无法和不具有 FEC功能的设备通信， 造成了系统之间无法传递数据， 因此 本发明实施例提供的 FEC编码的数据处理方法可以兼顾有 FEC功能的设备和 无 FEC功能的设备 , 满足了对系统特别是多通道的通信系统中的 FEC使用的 兼容性和灵活性需求。
需要说明的是，当分发到第一虚拟通道组上的数据复用到第一物理通道组 的至多 H个接口上、 分发到第二虚拟通道组上的数据复用到第二物理通道组 的至多 K个接口上之后， 本发明实施例还可以包括如下步骤：
将复用到至多 H个接口上的全部数据和复用到至多 K个接口上的全部数 据通过物理传输媒质向接收端传输。
也就是说， 此处描述的实施例中对 FEC校验码块和数据码块进行了空分 分流， 分别复用到不同的物理通道组的接口上， 然后将数据码块和 FEC校验 码块同时经过物理传输媒质进行目标距离的传输， 对于需要 FEC编解码功能 提升传输性能的设备来说， 需要将 FEC校验码块和数据码块都传送， 则 FEC 校验码块就可以在接收端中用于纠正可纠的数据码块中被传输后出现的误码， 便于恢复出原始的数据码块。
需要说明的是， 在本发明实施例中， 对 m个数据码块进行 FEC编码生成 n个 FEC校验码块之后， 为了匹配 FEC校验开销的比重和第一第二通道组中 虚拟通道和实际传输通道的比例关系， 除了生成 FEC校验码块， 还可以包括 如下步骤： 生成 ί个空闲码块， 其中， 空闲码块包括发送端和接收端双方已知 的确定的空闲信息比特图案， Nxtl = n„max, n— max≥nxt2, tl、 t2为正整数并 由111、 M, H确定； i等于 n....max减去 n xt2; 将空闲码块和 FEC校验码块分 发到第二虛拟通道组的 N个虚拟通道上， 则步骤 103中描述的分发到第二虚 拟通道组上体现为 N个虚拟通道对应的数据比特流的数据包括了 FEC校.验码 块和空闲码块。 则 N个数据比特流按照比特变速复周都将复用到第二物理通 道的至多 K个接口上。 倒如， 第一虚通道组共有 M=8()个虚拟通道， 第一物 理通道组有 8个物理接口， 第二虚拟通道组共有 10个虚拟通道， 第二物理通 道组有 1个物理接口， FEC编码涉及 m=160, n=19; 则意味着一个 FEC帧周 期内， 需要向 M=80个虚拟通道分发 160个数据码块， 向 N=l ()个虚拟通道分 发 19个数据码块。 按照物理通道的等速率设计， 需要插入一个空闲码块„ 由 m....niax = Mxtl得， tl=2; 由 n...max = lOxtl =20 , i = n— max― n =20— 19=1。 还 例如， 第一虚拟通道组共有 M=80个虚拟通道, 第一物理通道组有 16个物理 接口， 第二虚拟通道组共有 10个虚拟通道， 第二物理通道组有 2个物理接口， FEC编码涉及 m=160, n=10; 则意味着一个 FEC帧周期内， 需要向 M=80个 虛拟通道分发 160个数据码块， 向 N=10个虚拟通道分发 10个数据码块。 按 照物理通道的等速率涉及，需要插入 10个空闲码块。 由 m— max = Mxtl , tl=2; n— max = lOxtl =20, i = n__ma . n =20 10=10。 第二物理通道组的 2个物理接 口其中 1个接口用来传输 FEC校验码块， 另外 1个接口用来传输空闲码块。 空闲码块中填充的比特图案是接收端和发送端都公知的确定的比特图案格式， 在空闲码块中不包含有意义的信息， 从信息传输的角度来看， 信息量为 0， 即 不包含信息。 具体的， 生成的空闲码块中可以填充无意义的序列如： 0bl010, ..1010。
需要说明的是， FEC校验码块和空闲码块可以通过使用不同的同步头来指 示区分， 例如 FEC校验^ I块使用的同步头 "0b01 "， 空闲码块中使用的同步头 "Obl O" , 同步头为 "0b01" 表示 FEC校验码块， 块内为 FEC校验开销数据， 同步头为 "0W 0" 表示空闲码块， 块内为空闲信息比特。
当分发到第二虚拟通道组上的数据包括 FEC校验码块和空闲码块时， 按 照比特变速复用将分发到第二虚拟通道上的数据复周到第二物理通道的接口 上， 具体可以包括如下步驟：
将复用到至多 K个接口上的全部数据中的 i个空闲码块丢弃，将复用到至 多 H个接口上的全部数据和复用到至多 K个接口上的全部数据中的 n个 FEC 校验码块通过物理传输媒质向接收端传输。 例如， 第一虚拟通道组共有 M=80 个虚拟通道， 第一物理通道组有 16个物理接口， 第二虚拟通道组共有 10个虚 拟通道， 第二物理通道组有 2个物理接口， FEC编码涉及！11=160， n-10; 则 意味着一个 FEC帧周期内， 需要向 M=8()个虚拟通道分发 160个数据码块， 向 N=l()个虚拟通道分发 10个数据码块„ 按照物理通道的等速率设计， 需要 入 1.0个空闲码¾：。 由 m— max = Mxtl， il=2; ii— max = l Oxtl =2.0, i = 11— max ― n =20-10=10。 第二物理通道组的 2个物理接口其中 1个接口用来传输 FEC 校验码块， 另外 1个接口用来传输空闲码块， 这里将所插入的空闲码块丢弃。
本发明实施例中，在 FEC编码处理子层上对 m个数据码块进行 FEC编码， 生成 n个 FEC校验码块， 然后将数据码块和 FEC校验码块分别分发到第一虚 拟通道组和第二虚拟通道组上，接下来按照比特变速复用将分发到第一虚拟通 道组上的数据和分发到第二虚拟通道组上的数据分别复用第一物理通道组的 接口上和第二虚拟通道组的接口上。由于 n个校验码块先被分发到第二虚拟通 道组的 N个虛拟通道上， 然后通过 N个虚拟通道经过比特变速复用才输出到 第二物理通道组的 K个接口上， FEC校验码块使用额外的空间分离的传输通 道， 与数据实现了隔离和独立传输，且本发明实施例允许在分发前的数据码块 流上做 FEC， 能够适用于低延迟需求的场合。
以上实施例介绍了本发明实施例提供的 FEC编码的数据处理方法， 接下 对于超 100G的以太网接口系统大多继续沿用多通道的架构， 以太网自早 期在 GE中使用的 8/10b编码， 到 10GE、 40GE、 100GE 中采用的 64/661)编 码， 以及在二代 100GE 中应要兼容 64/66b 编码而采用的 64/66b 编码以其 256/257b、 512/5〗4b转码， 其发展方向上的趋势是使用更合理的灵活低开销的 以太网物理层块编码方式。例如 512/514b， 400/403b, 400/404b, (8xc)/[(8xc)+d]b 等编码， C>=1、 d>-l 为合理大小的正整数自然数。 本发明实施例中将基于灵 活的 (8xc)/[(8xc)+d]b块编码为基础描述 FEC编码的数据处理方法。
以下一速率 400GE 以太网接口为例进行说明， 媒质不相关接口 （ΜΠ , Media Independent Inteface )信息经过块编码后， 输出（8xc)/[(8xc)+d]b的数据 码块序列向下送到 FEC编码处理子层， 在 FEC 编码处理子层上取 A个 (8 x c)/[(8 χ c)+d]b数据码块， 作为选定的 FEC编码净荷数据， 对所取的 A个 (8 χ c)/[(8 χ c)+d]b数据码块中的部分或者全部例如 B个数据码块进行 FEC计算后 2
产生 FEC校验开销数据， 将 FEC校.验开销数据封装成 C个 (8 X c)/[(8 x c)+d]b 格式的 FEC校验码块， 其中， A、 B、 C均为自然数。 在 FEC编码处理子层中 的数据码块和 FEC校验码块存在周期性的确定区分， 具体的， 可以是并行的 两个码流， 也可以是串行的一个码流， 此处不做限定。
生成 C个 FEC校.验码块之后， 首先， 将 A个 (8 X c)/[(8 X c)+d]b数据码块 按码块颗粒为单位分发到第一虚拟通道组的 X„virtual个虚拟通道上， 将 C个 (8 X c)/[(8 c)+d] 格式的 FEC校验码块按码块颗粒为单位分发到第二虚拟通 道组的 Y— virtual个虚拟通道上， 其中， A小于或者等于 X— virtual的整数倍， C小于或者等于 Y....virtual的整数倍。
其次， 在第一虚拟通道组和第二虚拟通道组的 ( X—virtual+Y— virtual )个 虚拟通道承载的码块流上， 周期性的插入 ( X—virtual+Y— virtual ) 个对齐标记 码块， 例如每个虚拟通道中以 65536或者 16384个码块为一个周期中插入 1 个对齐标记码块。 标记码块还用于标记各个码块所在的虚拟通道的编号信息， 例如用 X_vk和 Y„vk分别表示第一虛拟通道组和第二虚拟通道组的编号信息， 贝1 j X— V— k=0, 1 ,2, X— virtual― 1 Y— vk=0, 1,2,, . ,, Υ— virtual― 1。
然后，对分发到第一虚拟通道组上的数据和分发到第二虚拟通道组上的数 据分别进行比特变速复周， 即 A个数据码块和 C个 FEC校验码块分别按照比 特提速复用， 将 A个数据码块复用到第一物理通道组的 X— physical个接口上， 将 C个 FEC校验码块复用到第二物理通道组的 Y„physica】个接口上， 当生成 有空闲码块时， 将 C个 FEC校验码块和 D个空闲码块复用到第二物理通道组 的 Y— physical个接口上， 其中, X— virtual是 X— physical的整数倍， Y— virtual 是 Y— physical的整数倍。
最后，将物理通道组上的数据通过物理传输媒质向接收端传输，在具体传 输时， 发送端可以采用如下三种实现方式：
1、 只传输复用到 X„j)hysical个接口上的全部数 即只传输数据码块， 而将 physical个接口上的全部数据丟弃。
2、 对于复用到 X— physical个接口上的全部数据和复用到 Y— physical个接 口上的全部数据都传输到接收端，对于复用到 Y„j)hysical个接口上的全部数据 包括有两种情况， 一种是 C个 FEC校验码块， 另一种是 C个 FEC校验码块和 D个空闲码块。 3 ,当 D个空闲码块也复用到 Y— physical个接口上时，将复用到 Y„physi.ca】 个接口上的全部数据中的 D个空闲码块丟弃， 只传输 Y„physica】个接口上的 全部数据中的 D个空闲码块和复用到 X„physical个接口上的全部数 ·¾。
对于 400GE 而言， 可以采用 25G 28G的物理通道的电 /光接口， 则需.要 16个这样的电 /光接口。 作为举例, 这里对 FEC校验码块的传送通道取为 1〜2 个 25G〜28G的电 /光接口， 以提供 12.5〜25%的 FEC开销承载能力， 如下表 i 所示， 为采用不同的虚拟通道时所复周的物理通道的接口使用情况， 下表 i 中以虚拟通道 16+2和 80+10为例。
Figure imgf000027_0001
在实际应用中，物理通道传输速率随着技术的发展而提高，电接口从 2.5G 发展到 10~11G, 目前已经演进到了 25〜28G, 下一速率可能为 50 56G或者 40~43Go 而光接口速率往往比电接口的速率提升要提前， 单波长光接口已经 在 50G、 100G以上。 物理通道的电光接口速率等级必然随技术的发展为升级 演进。 我们往往希望以一个确定的架构兼容物理接口的演进。
如上表 1所示，物理通道 16+2指的是 16个接口用于传输数据码块， 另外 2个接口可以传输 FEC校验码块， 则物理通道 16+2可以同时兼容 25~28G和 50-56G电光接口， 保证平滑的演进， 物理通道 80+10則可以兼容〗 (K11G , 25-28G, 50 56G的电光接口， 保证平滑的演进， 只需要系统设计合理的虚拟 通道数， X— virtual ( Y— virtual )是所需要兼容的物理电光接口通道数 X— physical ( Y__physical ) 的最小公倍数或公倍数， 工程设计上取最小公倍数最为合理。 虚拟通道上的数据再进一步进行比特提速复用到更高速率的接口，或者更新为 比特提速复周演进到的电 /光接口的比特复用输出速率。
例如上述.表格中， 80为 40、 16 , 8的最小公倍数， 10是 5、 2、 1的最小 公倍数。 16是 16、 8的最小公倍数， 32則为 16、 8的公倍数。 ， 80+10个虚 拟通道的架构下， 系统芯片可以兼容适配 10 11G电接口， 25 28G光接口的 光模块， 首先进行比特变速复用输出 ICKiiG电接口， 然后对接光模块的电接 口， 在光模块内部再使用 5: 2的比特提速复用成 25~28G电 /光接口速率； 也 可以兼容适配 10 11G电接口、 50〜56G光接口的光模块， 在光模块内部再使 用 5: 1的比特提速复用成 50 56G电 /光接口速率。当前也可以兼容适配 25~28G 电接口、 50-56G光接口的光模块， 系统经过. 25-28G电接口和光模块对接， 在光模块内部再使用 2: 5的比特降速复用成 10~ilG光接口速率； 或者在光 模块内部再使用 2: ί的比特提速复用成 50 56G光接口速率， 在实际应用具 体可以分别选用， 此处只是举例， 不做限定。
特别地， 下表 2所示， 为采周虚拟通道 80+10时， 所复用到的物理通道需 要兼容 40G电、 光接口的时候， 通过插入空闲码块， FEC校验码块只分发到 10个额外通道的 8个通道的情况， 插入的空闲码块的 2个虚拟通道上的数据 被丟弃。 最终数据接口为 10通道的 40G接口， 数据容量为 400G; FEC校验 开销接口为 1通道的 40G接口， 容量为 40G。 数据和 FEC校验开销容量为 400:40。 .这样的设计， 吏得系统可在兼容 10G、 25G、 50G电光接口的基础上， 进一步兼容 20G、 40G光接口或电接口。
A 80xn
B 80xn - j
C ( 8 + 2 ) xii
X— virtual 80 ch
5G Y— virtua
5G
X— physical 20 ch 10 ch
20G 40G
Y— physical 2 ch 1 ch
20G 40G
如上表 2所示， 如果系统架构设计还希望兼容 40G ( 20G )物理接口， 也 即使用 10个 40G ( 20个 20G )光通道传输 400GE数据， 并在只希望使用 1 个 40G ( 2个 20G )通道传输 FEC开销数据。 物理通道的传输能力确定， 而且 数据和 FEC校验开销容量为 400:40。 在一保 、 证对源数据块传输通道的兼容基础 o o
上，为了控制和限制开销比重（400:40 ),在架构上需要为 FEC校验码块在 40G 容量的 FEC开销传输通道上的承载传输做一些调整。 以只用一个物理通道即 40(3速率光接口传输 40G容量的 FEC开销为例，码块流中数据码块和 FEC校 验码块的比例为 400:40 = 80:8， 也即前述 80+10虚拟通道的系统， 在 PMA子 层进行分发的时候， 生成 10个虚拟通道， 其中两个 FEC开销虚拟通道上不传 输有效的 FEC编码开销信息， 而是;^送空闲码块， 例如填充的（8xc)/(8xc + d)b 編码块大小的空闲信息比特， 空闲码块中为无意义的序列如 "0bl010. , .1010" a 在这种兼容架构下， 如果物理通道为 25~28G， 5CK56G的光接口， 光模块 传输承载容量为 400G:50G - 80: 10时候， 光模块传输所有的 FEC校验码块和 空闲码块。 对物理通道为 40G的光接口， 光模块传输承载容量为 400G:40G 80:8时候， 光模块只传输 FEC校验码块， 可以将空闲码块抛弃。
其中， 空闲码块的标记和区分， 可以通过其所分发到的虚拟通道以及虚拟 通道上插入的标记了虛拟通道编号的对齐控制码块来区分，也可通过不同的码 块同步头或码块类型来加以区分。 例如， 空闲码块分发到的虛拟通道为 80+10 个虛拟通道中的第 89、 90虚拟通道； 在复周过程中， 8:1复用的时候直接丢弃 分发到这两个虚拟通道上的空闲码块。当然还可以使用不同的码块同步头和同 一码块同步头指示下不同的码块类型来区分和标记。以便于接收芯片加以区分 处理， 另外本发明实施例中还可以增加 1比特指示信息在 FEC编码处理子层 和 PMA子层之间指示和区别码块流中的数据码块和 FEC校验码块。 需要说明的是，在本发明实施例中，对于物理通道的光接口例如使用 NRZ 码型的应用于 10km， 40km等距离场景中的光接口， 并不一定需要 FEC编解 码， 在这种情况下， 光模块不配备 FEC校验码块的物理通道， 将已经复周到 第二物理通道组的接口上的全部数据丟弃， 则 FEC校验码块被全数忽略， 而 只传送第一物理通道组的接口上的全部数据。 因此系统能够兼容不配备 FEC 编码开销传输通道的光模块和允许打开或关闭 FEC编码码功能或者不具备编 解码功能的设备， 允许彼此间的互联互通对接。
本发明实施例中， 在 FEC编码处理子层上对数据码块进行 FEC编码， 生 成 FEC校验码块， 然后将数据码块和 FEC校验码块分別分发到第一虚拟通道 组和第二虚拟通道组上，接下来按照比特变速复用将分发到第一虚拟通道组上 的数据和分发到第二虚拟通道组上的数据分別复用第一物理通道组的接口上 和第二虚拟通道组的接口上。 由于 FEC校验码块先被分发到第二虚拟通道组 的 N个虚拟通道上， 然后通过 N个虚拟通道经过比特变速复用才输出到区别 于数据传输通道的额外的第二物理通道组的 K个接口上，故经 FEC校验码块 不会原数据的传输带宽， 且本发明实施例中允许在数据分发前的一个 400G数 据流上进行 FEC编解码， 相比在分发后的虚拟通道上进行的 FEC编解码， 例 如上述 80+10虛拟通道的情形下，延迟降低了 1/80,故能够适用于低延迟需求 的场^ ·。 以上实施例介绍了发送端上实现的 FEC编码的数据处理方法， 接下来介 绍接收端上实现的 FEC解码的数据处理方法， 请参阅如图 2所示， 具体可以
2,01、 接收发送端经过第一物理通道组的至多 H个接口发送到接收端的数 据， H为正整数。
发送端将经过第一物理通道组的至多 H个接口发送的数据通过物理传输 媒质向接收端进行目标距离的传输，在接收端上可以从发送端一侧接收到第一 物理通道组的至多 H个接口发送的数据。
202, 判断发送端是否经过第二物理通道组的至多 K个接口向接收端发送 有数据„
本发明实施例中， 发送端和接收端中都是将物理通道划分为两个组， 分别 为第一物理通道组和第二物理通道组，则接收端可以通过物理通道的不同划分 而分别从第一物理通道组和第二物理通道组接收数据。
通过对第二物理通道组的至多 K个接口是否传输有数据的判断， 接收端 能够获知发送端是否通过至多 K个接口发送有数据， 若接收端获知第二物理 通道组的至多 K个接口没有数据传输， 則表示发送端只在第一物理通道组的 至多 H个接口上传输了数 ·¾， 而第二物理通道组的至多 K个接口上的数据被 丢弃了， 并没有传输。 若接收端获知第二物理通道组的至多 K 个接口有数据 传输， 則表示发送端在第一物理通道组的至多 H个接口上传输了数据， 也在 第二物理通道组的至多 K个接口上进行了数据传输， 当第二物理通道组的至 多 K个接口传输有数据时， 接收端具有灵活性， 可以选择是否接收至多 K个 接口发送的数据，即接收端可以执行步骤 203或者 204,本发明此处不做限定。
203、 若发送端经过第二物理通道组的至多 K个接口发送有数据， 接收经 过至多 K个接口发送的数据。
或， 204、 若发送端经过第二物理通道组的至多 K个接口发送有数据， 将 经过至多 K个接口发送的数据丟弃。
若本发明实施例中执行了步骤步骤 204， 则对于接收端来说只接收到了经 过第一物理通道组的至多 H个接口发送的数据， 本发明实施例还可以包括如 下步骤：
Dl、按照比特变速解复用从至多 H个接口发送的数据中分离出 M个数据 码块流， M是 H的整数倍， M个数据码块流对应第一虚拟通道组的 M个虛拟 通-道；
D2、 搜索 M个虚拟通道上的数据码块流中插入的对齐标记码块；
D3、 根据对齐标记码块对齐重组在 M个虚拟通道上进行码块分发的码块 序歹1 j， 4旱到 mxt2个-数 码块， ηιχί.2.小于 -等于 m— max： Mxtl， m— max是. M 的 tl倍， il、 ί2为正整数;
D4、 使用对齐标记码块完成对齐重组之后将对齐标记码块丢弃；
D5、 将 mxt2个数据码块输入物理编码子层„
在步驟 Di至 D5中， 由于接收端只接收到了经过第一物理通道组的至多 H个接口发送的数据， 故只需要给出对经过第一物理通道组的至多 H个接口 发送的数据如何做处理即可， 步骤 D1中比特变速解复用的方式与前述实施例 中发送端所进行的比特变速复用是相反的技术手段。 搜索出对齐标记码块之 后， 使用该对齐标记码块对在 M个虚拟通道上进行码块分发的码块序列进行 对齐重组， 得到 mxt2 个数据码块， 然后将对齐标记码块丟弃， 直接将 mxt2 个数据码块输入物理编码子层。 另外， 本发明实施例中， 比特变速解复用指的 是将输入的数据比特流进行分解复 然后输出解复 后的数据比特流的分解 复用方式， 例如输入的数据比特流为 3个， 若变速比例为 3 :4， 分解复用后就 可以输出 4个数据比特流。
若本发明实施例中执行了步骤步驟 203， 则对于接收端来说接收到了经过 第一物理通道组的至多 H个接口发送的数据和经过第二物理通道组的至多 K 个接口发送的数据， 本发明实施例还可以包括如下步骤：
El、 按照比特变速解复用从至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从至多 K个接口发送的数据中分离出 N个 FEC 校验码块流， M是 H的整数倍， M个数据码块流对应第一虚拟通道组的 M个 虛拟通道， N是 K的整数倍， N个数据码块流对应第二虛拟通道组的 N个虚 拟通道；
E2、搜索 M个虚拟通道上的数据码块流和 N个虚拟通道上的 FEC校验码 块组成的 （M+N )个码块流中插入的对齐标记码块；
E3、 根据对齐标记码块对齐重组在 ( M + N )个虚拟通道上进行码块分发 的码块序列， 得到 mxt2个数据码块和 nxt2,个 FEC校验码块， mxt2小于或等 于 m__ma , m— max是 M的 tl倍， nxt2小于或等于 n__max = Nxtl , n— max .是 N的 tl倍， tl、 1:2为正整数；
E4、 使用对齐标记码块完成对齐重组之后将对齐标记码块丟弃。
步骤 E1至 E4与前述的步骤 D1和 D2唯一的不同的是所处理的数据是来 自两个物理通道组的数据, 此处再详细给出说明。
若本发明实施例中执行了步骤步骤 203 , 则对于接收端来说接收到了经过 第一物理通道组的至多 H个接口发送的数据和经过第二物理通道组的至多 K 个接口发送的数据， 本发明实施例还可以包括如下步骤：
E1 - E2;
E5 , 根据对齐标记码块对齐重组（M + N )个虛拟通道上的码块流， 得到 mxt2个数据码块、 nxt2个 FEC校验码块和 i个空闲码块， 其中， mxt2小于或 等于 sii— max: Mxtl , m— ax是 Μ的 tl倍， nxt2小于 n—隠 x ： Nxtl， n__max 是 N的 t倍， tl、 t2为正整数。 一般.的， 设计上使 mxt2=m一 max= Mxtl。 所 入的空闲马块 i等于 ii iiax减去 nxt2;
E6、使用对齐标记码块完成对齐重组之后将对齐标记码块和 i个空闲码块 丢弃。
步驟 E5至 E6与前述步骤 E3至 E4的不同之处在于发送端经过第二物理 通道组的至多 K个接口发送的数据中是否包括空闲码块， 若包括空闲码块， 需要找出空闲码块， 然后丟弃掉。
需要说明的是， 在本发明实施例中， 步骤 E4和步骤 E6执行完成之后 , 本发明实施例还可以包括如下步骤：
F1、 在 FEC编码处理子层上使用 nxt2个 FEC校验码块纠正 mxt2个数据 码块中的误码；
F2、 完成糾正误码之后将 nxt2个 FEC校验码块丟弃掉， 将纠正误码后的 mxt2' 个数据码块输入物理编码子层。
针对于前述实施例中发送端在 FEC校验码块和数据码块组成的码块流中 周期性的插入有对齐标记码块，此处需要搜索出周期性可以识别的对齐标记码 块， 根据该标记码块将数据码块和 FEC校验码块对齐， 然后将对齐标记码块 婣除掉， 组合出完整的码块流， 将码块流送入 FEC编码处理子层进行解码处 理， 正可 的数据码块被传输后导致的误码， 纠正完误码之后， 删除 FEC 校验码块， 恢复出的数据码块。
需要说明的是， 在本发明实施例中， 步骤 E4和步骤 E6执行完成之后， 本发明实施例还可以包括如下步骤：
F3、 通过对齐重组的方式获取到滅2个 FEC校验码块后将滅2个 FEC 校验码块丟弃， 将 mxt2个数据码块输入物理编码子层。
步骤 F3与前述的步骤 F1 , F2的不同之处在于，在步驟 F3中，不使用 FEC 校验码块进行糾错， 而是直接将 FEC校验码块丟弃， 将 mxt2个数据码块传输 入物理编码子层中。
本发明实施例中，针对于发送端一侧的数据发送方法，接收端一侧做与发 送方法相对应的接收处理过程， 接收端接收经过第一物理通道组的至多 H 个 接口发送的数据， 判断发送端是否经过第二物理通道组的至多 K个接口向接 收端发送有数据， 当发送端经过至多 K个接口发送有数据时， 接收端可以灵 活选择是否接收， 接收端的灵活性较强。
以上实施例介绍了本发明实施例提供的 FEC编码的数据处理方法， 接下 来^^绍与该方法相对应的 FEC编码的数据处理装置，请参阅如图 3所示， FEC 编码的数据处理装置 300， 包括：
FEC编码单元 301， 用于在前向纠错 FEC编码处理子层上对物理编码子 层输出的数据码块序列以每 m个数据码块为一组进行 FEC编码，生成 11个 FEC 校验码块， 其中， 所述 m和所述 n都是正整数；
分发单元 302,用于将所述 mxt2个数据码块和所述 nxt2个 FEC校验码块 分別分发到第一虚拟通道组的 M个虚拟通道上和第二虚拟通道组的 N个虚拟 通道上， 其中， 所述 mxt2小于或等于 m„max, 所述 m— ma 是所述 M的 tl 倍， 所述 nxt2小于或等于 n— max, 所述 n„max是所述 N的 tl倍， 所述 tl、 t2 为正整数；
复周单元 303 , 周于按照比特变速复用将分发到所述第一虛拟通道组上的 数据和分发到所述第二虛拟通道组上的数据分别复用到第一物理通道组的至 多 H个接口上和第二物理通道组的至多 K个接口上， 其中， 所述 M是所述 H 的整数倍， 所述 N是所述 K的整数倍。
需要说明的是， 对于本发明实施例提供的 FEC编码的数据处理装置 300， 作为其中一种可实现的方式是，还可以包括如下单元模块（未在图 3中示出）： 对齐单元，用于在所述第一虚拟通道组和所述第二虚拟通道组的（Μ · Ν ) 个虚拟通道上承载的码块流上周期性的插入对齐标记码块， 其中，每一个对齐 标记码块还标记了该对齐标记码块所在虚拟通道的编号，所述对齐标记码块用 于接收端在获取到所述码块流后进行对齐重组恢复。
需要说明的是，所述第一物理通道组的至多 Η个接口具体形式为 HI个电 接口和 H2个光接口， 所述第二物理通道组的至多 K个接口具体形式为 K1个 电接口和 K2个光接口， 所述 H是 HI、 H2的最小公倍数， 所述 K是 Kl、 K2 的最小公倍数， 此时对于本发明实施例提供的复用单元 303 , 作为其中一种可 实现的方式是， 还可以包括如下单元模块（未在图 3中示出）：
复周子单元，用于按照比特变速复用将分发到所述第一虛拟通道组上的数 据和分发到所述第二虚拟通道组上的数据分别复用到所述第一物理通道组的 HI个电接口上和所述第二物理通道组的 K1个电接口上， 其中， 所述 HI是所 述 M的整数倍， 所述 K1是所述 N的整数倍；
映射子单元， 用于将复用到所述 HI个电接口上的全部数据和复周到所述 K1 个电接口上的全部数据分别复用和映射调制后发送到所述 H2个光接口上 和所述 K2个光接口上， 其中， 所述 M是所述 H2的整数倍， 所述 N是所述 K2的整数倍。
需要说明的是， 对于本发明实施例提供的 FEC编码的数据处理装置 300, 作为其中另一种可实现的方式是， 还可以包括如下单元模块（未在图 3 中示 出）：
生成单元， 用于生成 i个空闲码块， 所述空闲码块包括空闲信息比特， 所 述 i等于所述— n.— max减去所述 n;
所述分发单元 302, 还用于将所述 i个空闲码块分发到所述第一虚拟通道 组的 N个虚拟通道上， 所述分发到所述第一虛拟通道组上的数据包括所述 n 个 FEC校验码块和所述 i个空闲码块。
需要说明的是， 对于本发明实施例提供的 FEC编码的数据处理装置 300， 作为其中另一种可实现的方式是， 还可以包括如下单元模块（未在图 3 中示 出）：
第一丟弃单元， 用于将复用到所述至多 K个接口上的全部数据丟弃； 第一传输单元， 将复用到所述至多 H个接口上的全部数据通过物理传输 媒质向接收端传输。
需要说明的是， 对于本发明实施例提供的 FEC编码的数据处理装置 300， 作为其中另一种可实现的方式是， 还可以包括如下单元模块（未在图 3 中示 出）：
第二传输单元， 用于将复用到所述至多 H个接口上的全部数据和复周到 所述至多 K个接口上的全部数据通过物理传输媒质向接收端传输。
需要说明的是， 对于本发明实施倒提供的 FEC编码的数据处理装置 300, 作为其中另一种可实现的方式是， 还可以包括如下单元模块（未在图 3 中示 出）：
第二丟弃单元，用于将复用到所述至多 K个接口上的全部数 中的 ί个空 闲码块丟弃； 第三传输单元， 用于将复用到所述至多 H个接口上的全部数据和复用到 所述 K个接口上的全部数据中的 η个 FEC校验码块通过物理传输媒质向接收 端传输。
需要说明的是， 上述装置各模块 /单元之间的信息交互、 执行过程等内容， 由于与本发明方法实施例基于同一抅思，其带来的技术效果与本发明方法实施 例相同， 具体内容可参见本发明如图 1所示的方法实施例中的叙述， 此处不再 贅述。
本发明实施例中， FEC编码单元在 FEC编码处理子层上对数据码块序列 以每 m个数据码块为一组进行 FEC编码， 生成 n个 FEC校验码块， 然后分发 单元将数据码块和 FEC校验码块分别分发到第一虚拟通道组和第二虚拟通道 组上，接下来复用单元按照比特变速复用将分发到第一虚拟通道组上的数据和 分发到第二虚拟通道组上的数据分别复用第一物理通道组的接口上和第二虚 拟通道组的接口上。 由于 n个 FEC校验码块先被分发到第二虚拟通道组的 N 个虛拟通道上， 然后通过 N个虛拟通道经过比特变速复用输出到额外的第二 物理通道组的 K个接口上， 不会减少系统的数据传输带宽。 由于数据码块和 FEC校验码块被分开传输到第一物理通道组和第二物理通道组，因此很好的满 足了灵活性和兼容性需求，系统能够兼容不同类型和性能的物理传输接口并保 证彼此之间的互联互通能力， 系统根据传输接口的性能， 可选择传输 FEC校 验码块或者不传输 FEC校验码块。
接下来介绍本发明实施例提供的另一种 FEC解码的数据处理装置， 请参 阅如图 4所示， FEC解码的数据处理装置 400, 包括： 第一接收单元 401、 判 断单元 402以及第二接收单元 403和第一丟弃单元 404中的其中一个单元,其 中，
第一接收单元 401，用于接收发送端经过第一物理通道组的至多 H个接口 发送到接收端的数据， 所述 H为正整数；
判断单元 402，用于判断所述发送端是否经过第二物理通道组的至多 K个 接口向接收端发送有数据；
第二接收单元 403,用于当所述发送端经过第二物理通道组的至多 K个接 口发送有数据时， 接收经过至多 K个接口发送的数据， 所述 K为正整数； 或， 第一丢弃单元 404, 用于当所述发送端经过第二物理通道组的至多 K 个接口发送有数据时， 将经过所述至多 K个接口发送的数据丟弃。 需要说明的是， 对于本发明实施例提供的 FEC解码的数据处理装置 400， 作为其中一种可实现的方式是， 若所述装置 400包括第一丟弃单元 404, 所述 装置还包括： 第一解复周单元、 第一查找单元、 第一对齐单元和第一传输单元 (未在图 4中示出）， 其中，
所述第一解复周单元， 用于按照比特变速解复周从所述至多 H个接口发 送的数据中分离出 M个数.据码块流， 所述 M是所述 H的整数倍， 所述 M个 数据码块流对应第一虚拟通道组的 M个虚拟通道；
所述第一查找单元， 用于搜索所述 M个虚拟通道上的数据码块流中插入 所述第一对齐单元， 用于根据所述对齐标记码块对齐重组在 M个虚拟通 道上进行码块分发的码块序列， 得到 mxt2个数据码块， 所述 mxt2小于或等 于 m— max, 所述. m— raax是所述 M的 tl倍， 所述 tl、 t2为正整数;
所述第一丟弃单元，还用于使用所述对齐标记码块完成对齐重组之后将所 所述第一传输单元， 用于将所述 mxt2个数据码块输入物理编码子层。 需要说明的是， 对于本发明实施例提供的 FEC解码的数据处理装置 400， 作为其中另一种可实现的方式是， 若所述装置 400包括第二接收单元 403， 所 述装置 400还包括： 第二解复用单元、 第二查找单元、 第二对齐单元、 第二丟 弃单元（未在图 4中示出）， 其中，
所述第二解复用单元， 用于按照比特变速解复用从所述至多 H个接口发 送的数据中分离出 M个数据码块流， 按照比特变速解复用从所述至多 K个接 口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虚拟通道组的 M个虛拟通道，所述 N是所述 K 的整数倍， 所述 N个数据码块流对应第二虛拟通道组的 N个虛拟通道；
所述第二查找单元， 用于搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校验码块组成的 （M+N )个码块流中插入的对齐标记 码块；
第二对齐单元， 用于根据所述对齐标记码块对齐重组（M + N ) 个虚拟通 道上的码块流， 得到 mxt2个数据码块和 nxt2个 FEC校验码块， 所述 mxt2小 于或等于 m__niax, 所述 m— max是所述 M的 tl倍， 所述 n小于或等于 ri— max, 所述 n„max是所述 N的 tl倍， 所述 :1、 1:2为正整数；
所述第二丟弃单元，用于使用所述对齐标记码块完成对齐重组之后将所述 对齐标记码块丟弃。
需要说明的是， 对于本发明实施例提供的 FEC解码的数据处理装置 400, 作为其中另一种可实现的方式是， 若所述装置 400包括第二接收单元 403， 所 述装置 400还包括： 第二解复用单元、 第二查找单元、 第三对齐单元、 第三丟 弃单元（未在图 4中示出）， 其中，
所述第二解复用单元， 用于按照比特变速解复用从所述至多 H个接口发 送的数据中分离出 M个数据码块流， 按照比特变速解复用从所述至多 K个接 口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虚拟通道组的 M个虚拟通道，所述 N是所述 K 的整数倍， 所述. N个数据码块流对应第二虚拟通道.组的 N个虚拟通道；
所述第二查找单元， 用于搜索所述 M个虛拟通道上的数据码块流和所述 N个虛拟通道上的 FEC校验码块组成的 （ M+N )个码块流中插入的对齐标记 码块；
所述第三对齐单元， 用于根据所述对齐标记码块对齐重组 ( M + N )个虚 拟通道上的码块流, 得到 mxt2个数据码块、 滅2个 FEC校验码块和 i个空闲 码块， 其中， 所述 mxt2小于或等于 m— max , 所述 m__max是所述 M的 il倍， 所述 nxt2小于 n„max, 所述 n— max是所述 N的 tl倍， 所述 tl、 ί.2,为正整数， 所述 i等于所述 n„ma 减去所述 n;
所述第三丟弃单元，用于使用所述对齐标记码块完成对齐重组之后将所述 对齐标记码块和所述 i个空闲码块丟弃。
需要说明的是， 基于前述的实现方式， 对于本发明实施例提供的 FEC解 码的数 处理装置 400, 作为其中另一种可实现的方式是， 所述装置 400还可 以包括 (未在图 4中示出）：
校正单元，用于在 FEC编码处理子层上使用所述 nxt2个 FEC校验码块纠 正所述 mxt2个数据码块中的误码；
第四丟弃单元，用于完成纠正误码之后将所述 nxt2个 FEC校验码块丟弃； 第二传输单元，用于将糾正误码后的 mxt2个数据码块输入物理编码子层。 需要说明的是， 基于前述的实现方式， 对于本发明实施例提供的 FEC解 码的数据处理装置 400， 作为其中另一种可实现的方式是， 所述装置 400还可 以包括（未在图 4中示出）：
第五丟弃单元， 用于通过对齐重组的方式获取到所述 nxt2个 FEC校验码 块后将所述 iixt2个 FEC校验码块丢弃；
第三传输单元， 用于将 mxt2个数据码块输入物理编码子层„
本发明实施例中， 第一接收单元 401 接收经过第一物理通道组的至多 H 个接口发送的数据，判断单元 402判断发送端是否经过第二物理通道组的至多 K个接口向接收端发送有数据， 当发送端经过至多 K个接口发送有数据时， 接收端可以灵活选择是否接收， 接收端的灵活性较强。 接下来介绍本发明实施例提供的另一种 FEC编码的数据处理装置， 请参 阅图 5所示， FEC编码的数据处理装置 500包括：
输入装置 501、 输出装置 502、 处理器 503和存储器 504 (其中 FEC编码 的数据处理装置 500中的处理器 503的数量可以一个或多个，图 5中以一个处 理器为例）。 在本发明的一些实施例中， 输入装置 501、 输出装置 502、 处理器 503和存储器 504可通过总线或其它方式连接， 其中， 图 5中以通过总线连接 为例。
其中， 处理器 503， 用于执行如下步骤： 在前向纠错 FEC编码处理子层上 对物理编码子层输出的数据码块序列以 m个数据码块为一组进行 FEC编码， 生成 n个 FEC校验码块， 其中， 所述 m和所述 n都是正整数； 将所述 mxt2 个数据码块和所述 nxt2个 FEC校验码块分别分发到第一虛拟通道组的 M个虚 拟通道上和第二虚拟通道组的 N个虚拟通道上， 其中， 所述 mxi2小于或等于 m— max ,所述 m— max是所述 M的 tl倍，所述 n小于或等于 n— max,所述 ii— max 是所述 N的 ti倍， 所述 tl、 t2为正整数； 按照比特变速复用将分发到所述第 一虚拟通道组上的数据和分发到所述第二虛拟通道组上的数据分别复 到第 —物理通道组的至多 H个接口上和第二物理通道组的至多 K个接口上,其中， 所述 M是所述 H的整数倍， 所述 N是所述 K的整数倍。
在本发明的一些实施例中， 处理器 503还执行如下步驟： 在所述第一虚拟 通道组和所述第二虚拟通道组的 （M + N ) 个虚扭通道上承载的码块流上周期 性的插入对齐标记码块， 其中，每一个对齐标记码块还标记了该对齐标记码块 所在虚拟通道的编号，所述对齐标记码块用于接收端在获取到所述码块流后进 行对齐重组恢复。
在本发明的一些实施倒中， 所述第一物理通道组的至多 H 个接口具体形 式为 HI个电接口和 H2个光接口， 所述第二物理通道组的至多 K个接口具体 形式为 K1个电接口和 K2个光接口， 所述： H是 Hl、 H2的最小公倍数， 所述 K是 Ki , K2的最小公倍数；
处理器 503具体执行如下步骤：按照比特变速复周将分发到所述第一虛拟 通道组上的数据和分发到所述第二虚拟通道组上的数据分别复用到所述第一 物理通道组的 HI个电接口上和所述第二物理通道组的 K1个电接口上，其中， 所述 HI是所述 M的整数倍， 所述 K1是所述 N的整数倍； 将复用到所述 Hi 个电接口上的全部数据和复用到所述 Ki个电接口上的全部数据分别复用和映 射调制后发送到所述 H2个光接口上和所述 K2个光接口上， 其中， 所述 M是 所述 H2的整数倍， 所述 N是所述 K2的整数倍。
在本发明的一些实施例中， 处理器 503还执行如下步骤： 生成 i个空闲码 块， 所述空闲码块包括空闲信息比特， 所述 i等于所述 n— max减去所述 n; 将 所述 i个空闲码块分发到所述第一虛拟通道组的 N个虛拟通道上，所述分发到 所述第一虚拟通道组上的数据包括所述 n个 FEC校验码块和所述 i个空闲码 块。
在本发明的一些实施例中， 处理器 503还执行如下步骤： 将复用到所述至 多 K个接口上的全部数据丟弃；
所述输出装置用于将复用到所述至多 H个接口上的全部数据通过物理传 输媒-质向接收端传#。
在本发明的一些实施例中， 所述输出装置用于将复用到所述至多 H个接 口上的全部数据和复用到所述至多 K个接口上的全部数据通过物理传输媒质 向接收端传输。
在本发明的一些实施例中， 处理器 503还执行如下步骤： 将复用到所述至 多 K个接口上的全部数据中的 i个空闲码块丢弃；
所述输出装置用于将复用到所述至多 H个接口上的全部数据和复用到所 述至多 K个接口上的全部数据中的 n个 FEC校验码块通过物理传输媒质向接 收端传输。
本发明实施例中，在 FFC编码处理子层上对 m个数据码块进行 FEC编码， 生成 n个 FEC校验码块， 然后将数据码块和 FEC校验码块分别分发到第一虚 拟通道组和第二虚拟通道组上，接下来按照比特变速复用将分发到第一虚拟通 道组上的数据和分发到第二虚拟通道组上的数据分别复用第一物理通道组的 接口上和第二虚拟通道组的接口上。由于 11个校 码块先被分发到第二虚拟通 道组的 N个虚拟通道上， 然后通过 N个虛拟通道经过比特变速复用才输出到 第二物理通道组的 K个接口上， FEC校验码块使用额外的空间分离的传输通 道， 与数据实现了隔离和独立传输，且本发明实施例允许在分发前的数据码块 流上做 FEC， 能够适用于低延迟需求的场合。
接下来介绍本发明实施例提供的另一种 FEC解码的数据处理装置， 请参 阅图 6所示， FEC解码的数据处理装置 600包括：
输入装置 601、 输出装置 602、 处理器 603和存储器 604 (其中 FEC解码 的数据处理装置 600中的处理器 603的数量可以一个或多个，图 6中以一个处 理器为例）。 在本发明的一些实施例中， 输入装置 601、 输出装置 602、 处理器 603和存储器 604可通过总线或其它方式连接， 其中， 图 6中以通过总线连接 为例。
其中， 处理器 603， 用于执行如下步骤： 从输入装置中获取发送端经过第 一物理通道组的至多 H个接口发送到接收端的数据， 所述 H为正整数；
判断所述发送端是否经过第二物理通道组的至多 K个接口向接收端发送 有数据， 所述 K为正整数；
若所述发送端经过第二物理通道组的至多 K个接口发送有数据， 接收经 过至多 K个接口发送的数据， 或， 将经过所述至多 K个接口发送的数据丟弃。
在本发明的一些实施例中， 所述处理器 603还执行如下步驟：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虛拟通道 组的 M个虚拟通道；
搜索所述 M个虚拟通道上的数据码块流中插入的对齐标记码块； 根 所述对齐标记码块对齐重组在 M个虚拟通道上进行码块分发的码块 序列， 得到 mxt2个数据码块， 所述 mxt2小于或等于 m....max, 所述 m— ma 是 所述 M的 tl倍， 所述 tl、 ί:2.为正整数;
使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块丟弃； 将所述 mxt2个数据码块输入物理编码子层。
在本发明的一些实施倒中， 所述处理器 603还执行如下步骤： 按照比特变 速解复周从所述至多 H个接口发送的数据中分离出 M个数据码块流， 按照比 特变速解复周从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虚拟通道组的 M 个虛拟通道， 所述 N是所述 K的整数倍， 所述 N个数据码块流对应第二虚拟 通道组的 N个虚拟通道；
搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校 验码块组成的 （ M+N ) 个码块流中插 的对齐标记码块；
根据所述对齐标记码块对齐重组在（M + N )个虚拟通道上进行码块分发 的码块序列， 得到 raxt2个数据码块和 nxt2个 FEC校验码块， 所述 mxt2小于 或等于 m__max , 所述 m— max是所述 - M的 tl倍， 所'述 n小于或等于 n— max， 所述 n„ma 是所述 N的 tl倍， 所述 tl、 t2为正整数；
使周所述对齐标记码块完成对齐重组之后将所述对齐标记码块丟弃。
在本发明的一些实施例中， 所述处理器 603还抗行如下步骤： 按照比特变 速解复周从所述至多 H个接口发送的数据中分离出 M个数据码块流， 按照比 特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虛拟通道组的 M 个虚拟通道， 所述 N是所述 K的整数倍， 所述 N个数据码块流对应第二虛拟 通道组的 N个虚拟通道；
搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校 验码块组成的码块流中插入的对齐标记码块；
根 所述对齐标记码块对齐重组（M + N )个虚拟通道上的码块流， 得到 mxi2个数据码块、 nxt2个 FEC校验码块和 i个空闲码块， 其中， 所述 mxt2 小于或等于 m— max, 所述 m— max是所述 M的 tl倍， 所述 nxt2小于 n— max , 所述 n__max是所述 N的 tl倍， 所述 ti、 t2为正整数， 所述 i等于所述 n__max 减去所述 n;
使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块和所述 i个 在本发明的一些实施例中， 所述处理器 603还执行如下步骤： 在 FEC编 码处理子层上使用所述 iixt2个 FEC校验码块纠正所述 mxt2个数据码块中的 误码；
完成纠正误码之后将所述 nxt2个 FEC校验码块丟弃掉， 将纠正误码后的 mxt2个数据码块输入物理编码子层。
在本发明的一些实施倒中， 所述处理器 603还执行如下步骤： 通过对齐重 组的方式获取到所述 nxt2个 FEC校验码块后将所述 iixt2个 FEC校验码块丟 弃， 将 mxt2个数据码块输入物理编码子层。
本发明实施例中， 接收经过第一物理通道组的至多 H个接口发送的数据， 判断发送端是否经过第二物理通道组的至多 K个接口向接收端发送有数据， 当发送端经过至多 K个接口发送有数据时， 接收端可以灵活选择是否接收， 接收端的灵活性较强。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤 是可以通过程序来指令相关的硬件完成，该程序可以存储于一种计算机可读存 储介质中， 上述提到的存储介质可以是只读存储器， 磁盘或光盘等。
以上对本发明所提供的一种 FEC编解码的数据处理方法和相关装置进行 了详细介绍， 对于本领域的一般技术人员， 依据本发明实施例的思想， 在具体 实施方式及应用范围上均会有改变之处， 因此， 本说明书内容不应理解为对本 发明的限制。

Claims

权 利 要 求
1、 一种 FEC编码的数据处理方法， 其特征在于， 包括：
在前向糾错 FEC编码处理子层上对物理编码子层输出的数据码块序列以 m个数据码块为一组进行 FEC编码， 生成 n个 FEC校验码块， 其中， 所述 m 和所述 n都是正整数；
将所述 mxt2个数据码块和所述 ηχί2个 FEC校验码块分别分发到第一虚 拟通道组的 Μ个虚拟通道上和第二虚拟通道组的 Ν个虚拟通道上， 其中， 所 i3l mxt2小于 -等于 m__max, f¾l m__max Hri M的 tl fJ) n小于¾ 于 n....max， 所述 n....max是所述 N的 ti倍， 所述 tl、 t2为正整数；
按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到所述 第二虚拟通道组上的数据分别复用到第一物理通道组的至多 Η个接口上和第 二物理通道组的至多 Κ个接口上， 其中， 所述 Μ是所述 Η的整数倍， 所述 Ν 是所述 Κ的整数倍。
2、 根据权利要求 1所述的方法， 其特征在于， 所述将所述 m个数据码块 和所述 n个 FEC校验码块分別分发到第一虚拟通道组的 M个虛拟通道上和第 二虛拟通道组的 N个虚拟通道上， 之后还包括：
在所述第一虚拟通道组和所述第二虚拟通道组的 ( M + N ) 个虚拟通道上 承载的码块流上周期性的插入对齐标记码块， 其中，每一个对齐标记码块还标 记了该对齐标记码块所在虚拟通道的编号，所述对齐标记码块用于接收端在获 取到所述码块流后对码块流进行对齐重组恢复。
3、 根据权利要求 1或 2所述的方法， 其特征在于， 所述第一物理通道组 的至多 H个接口具体形式为 HI个电接口和 H2个光接口， 所述第二物理通道 组的至多 K个接口具体形式为 K1个电接口和 K2个光接口， 所述 H是
H2的聂小公倍数， 所述 K是 Kl、 Κ2的最小公倍数；
所述按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到 第二虚拟通道组上的数 分别复用到第一物理通道组的至多 Η个接口上和第 二物理通道组的至多 Κ个接口上， 包括：
按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到所述 第二虚拟通道组上的数据分别复用到所述第一物理通道组的 HI个电接口上和 所述第二物理通道组的 K1个电接口上， 其中， 所述 M是所述 HI的整数倍， 所述 N是所述 Kl的整数倍；
将复用到所述 HI个电接口上的全部数据和复用到所述 Kl个电接口上的 全部数据分别复用和映射调制后发送到所述 H2个光接口上和所述 K2个光接 口上， 其中， 所述 M是所述 H2的整数倍， 所述 N是所述 K2的整数倍„ 4、 根据权利要求 1至 3中任一项所述的方法， 其特征在于， 所述在前向 纠错 FEC编码处理子层上对物理编码子层输出的 m个数据码块进行 FEC编码 生成 n个 FEC校验码块， 之后还包括：
生成 i 个空闲码块， 所述空闲码块包括空闲信息比特， 所述 ί 等于所述 n.— max减去所述 n;
将所述 i个空闲码块分发到所述第一虚拟通道组的 N个虚拟通道上,所述 分发到所述第一虚拟通道组上的数据包括所述 n个 FEC校验码块和所述 i个空 闲码块。
5、 根据权利要求 1至 4中任一项所述的方法， 其特征在于， 所述-按照比 特变速复用将分发到所述第一虛拟通道组上的数据和分发到所述第二虚拟通 道组上的数据分别复用到第一物理通道组的至多 H个接口上和第二物理通道 组的至多 K个接口上， 之后还.包括：
将复用到所述至多 K个接口上的全部数据丟弃， 将复用到所述至多 H个 接口上的全部数据通过物理传输媒质向接收端传输。
6、 根据权利要求 1至 4中任一项所述的方法， 其特征在于， 所述按照比 特变速复用将分发到所述第一虛拟通道组上的数据和分发到所述第二虚拟通 道组上的数据分别复用到第一物理通道组的至多 H个接口上和第二物理通道 组的至多 K个接口上， 之后还包括：
将复用到所述至多 H个接口上的全部数据和复用到所述至多 K个接口上 的全部数据通过物理传输媒质向接收端传输。
7、 根据权利要求 4所述的方法， 其特征在于， 所述按照比特变速复周将 分发到所述第一虚拟通道组上的数据和分发到所述第二虚拟通道组上的数据 分别复周到第一物理通道组的至多 H个接口上和第二物理通道组的至多 K个 接口上， 之后还包括：
将复用到所述至多 K个接口上的全部数据中的 i个空闲码块丟弃，将复用 到所述至多 H个接口上的全部数据和复用到所述至多 K个接口上的全部数据 中的 n个 FEC校.验码块通过物理传输媒质向接收端传输。
8、 根据权利要求 1至 7中任一项所述的方法， 其特征在于， 所述 m个数 据码块和所述 n个 FEC校验码块分别采周不同的同步头来区别。
9、 一种 FEC解码的数据处理方法， 其特征在于， 包括：
接收发送端经过第一物理通道组的至多 H 个接口发送到接收端的数.据， 所述： H为正整数；
判断所述发送端是否经过第二物理通道组的至多 K 个接口向接收端发送 有数据， 所述 K为正整数；
若所述发送端经过第二物理通道组的至多 K个接口发送.有数据， 接收经 过至多 K个接口发送的数据， 或， 将经过所述至多 K个接口发送的数据丟弃。
10、 根据权利要求 9所述的方法， 其特征在于， 所述将经过所述至多 K 个接口发送的数据丟弃之后还包括：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 所述- M是所述- H的整数倍， 所述 M个数据码块流对应第一虚拟通道. 组的 M个虛拟通道；
搜索所述 M个虚拟通道上的数据码块流中插入的对齐标记码块； 才艮据所述对齐标记码块对齐重组在 M个虚拟通道上进行码块分发的码块 序歹 I] , ； f寻到 nix 2个 - ¾居马块， Λ述— mxt2小于. ¾τ等于 m— max, 斤述- m— max是 所述 M的 tl倍， 所述 tl、 t2为正整数；
使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块丟弃； 将所述 mxt2个数据码块输入物理编码子层。
11、 根据权利要求 9所述的方法， 其特征在于， 所述接收经过至多 K个 接口发送的数据之后还包括：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虚拟通道组的 M个虚拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虚拟通道组的 N个虚拟通道;
搜索所述 M个虚拟通道上的数据码块流和所述 N个虛拟通道上的 FEC校 、码块组成的 （M+N )个码块流中插入的对齐标记码块； 根据所述对齐标记码块对齐重组在 （M + N )个虚拟通道上进行码块分发 的码块序列，得到 mxt2个数据码块和 nxt2个 FEC校验码块， 所述 mxt2小于 或等于 m— max， 所述 m— max是所述 M的 tl倍， 所述 n小于或等于 n__max, 所述 max是所述 N的 tl倍， 所述 tl , t2为正整数；
12、 根据权利要求 9所述的方法， 其特征在于， 所述接收经过至多 K个 接口发送的数据之后还包括：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流，所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虚拟通道组的 M个虚拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虚拟通道组的 N个虚拟通道;
搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校 验码块组成的码块流中插入的对齐标记码块；
4艮据所述对齐标记码块对齐重组（M + N ) 个虚拟通道上的码块流， 得到 mxt:2个数据码块、 ηχί2个 FEC校验码块和 i个空闲码块， 其中， 所述 mxt2 小于或等于 m— max, 所述 m— max是所迷 M的 tl倍， 所述 οχί;2小于 n— max， 所述 n— max是所述 N的 tl倍， 所述 tl、 ί;2为正整数， 所述 i等于所述 ri—max 减去所述 n;
使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块和所述 i个 空闲码块丢弃。
13、 根据权利要求 11或 12所述的方法， 其特征在于， 所述使用所述对齐 标记码块完成对齐重组之后将所述对齐标记码块丢弃， 之后还包括：
在 FEC编码处理子层上使用所述 ηχί.2,个 FEC校验码块纠正所述 mxt2个 数据码块中的误码；
完成纠正误码之后将所述 iixt2个 FEC校验码块丟弃掉， 将 正误码后的 mxt2个数据码块输入物理编码子层。
14、 根据权利要求 1 1或 12所述的方法， 其特征在于， 所述使用所述对齐 标记码块完成对齐重组之后将所述对齐标记码块丟弃， 之后还包括：
通过对齐重组的方式获取到所述 nxt2个 FEC校验码块后将所述 nxt2个 FEC校验码块丟弃， 将 ηιχί.2,个数据码块输入物理编码子层。
15、 一种 FEC编码的数据处理装置， 其特征在于， 包括：
FEC编码单元， 用于在前向纠错 FEC编码处理子层上对物理编码子层输 出的数据码块序列以每 m个数据码块为一组进行 FEC编码,生成 n个 FEC校 验码块， 其中， 所述 m和所述 n都是正整数；
分发单元， 用于将所述 mxt2个数据码块和所述 ηχί2个 FEC校验码块分 别分发到第一虚拟通道组的 Μ个虚拟通道上和第二虛拟通道组的 Ν个虚拟通 道上， 其中， 所述 mxt2小于或等于 m— max, 所述 m— max是所述 M的 tl倍， 所述 nxt2小于或等于 n....max, 所述 n...max是所述 N的 tl倍， 所述 ti、 t2为正 整数；
复用单元，用于按照比特变速复用将分发到所述第一虚扭通道组上的数据 和分发到所述第二虚拟通道组上的数据分别复用到第一物理通道组的至多 H 个接口上和第二物理通道组的至多 K个接口上， 其中， 所述 M是所述 H的整 数倍， 所述 N是所述 K的整数倍。
16、 根据权利要求 15所述的装置， 其特征在于， 所述装置还包括： 对齐单元，用于在所述第一虛拟通道组和所述第二虚拟通道组的（ M + N ) 个虛拟通道上承载的码块流上周期性的插入对齐标记码块， 其中，每一个对齐 标记码块还标记了该对齐标记码块所在虚拟通道的编号，所述对齐标记码块用 于接收端在获取到所述码块流后进行对齐重组恢复。
17、 根据权利要求 15或 16所述的装置， 其特征在于， 所述第一物理通道 组的至多 H个接口具体形式为 HI个电接口和 H2个光接口， 所述第二物理通 道组的至多 K个接口具体形式为 K1个电接口和 K2个光接口，所述 H是 HI、 H2的聂小公倍数， 所述 K是 Kl、 Κ2的最小公倍数；
所述复用单元， 包括：
复周子单元，用于按照比特变速复用将分发到所述第一虛拟通道组上的数 据和分发到所述第二虛拟通道组上的数据分别复用到所述第一物理通道组的 HI个电接口上和所述第二物理通道组的 K1个电接口上， 其中， 所述 HI是所 述 M的整数倍， 所述 K1是所述 N的整数倍；
映射子单元， 用于将复用到所述 Hi个电接口上的全部数据和复周到所述 K1 个电接口上的全部数据分别复用和映射调制后发送到所述 H2个光接口上 和所述 K2个光接口上， 其中， 所述 Μ是所述 Η2的整数倍， 所述 Ν是所述 Κ2的整数倍。
18、 根据杈利要求 15至 17中任一项所述的装置， 其特征在于， 所述装置 还包括： 生成单元， 周于生成 i个空闲码块，所述空闲码块包括空闲信息比特， 所述 i等于所述 n— max减去所述 n;
所述分发单元， 还用于将所述 ί个空闲码块分发到所述第一虛拟通道组的 Ν个虛拟通道上，所述分发到所述第一虚拟通道组上的数据包括所述 η个 FEC 校验码块和所述 i个空闲码块。
19、 根据权利要求 15至 17中任一项所述的装置， 其特征在于， 所述装置 还包括：
第一丟弃单元， 用于将复用到所述至多 K个接口上的全部数据丟弃； 第一传输单元， 将复用到所述至多 H个接口上的全部数据通过物理传输 媒质向接收端传输。
20、 根据权利要求 15至 17中任一项所述的装置， 其特征在于， 所述装置 还包括：
第二传输单元， 用于将复用到所述至多 H个接口上的全部数据和复用到 所述至多 K个接口上的全部数据通过物理传输媒质向接收端传输。
21、 根据权利要求 18中任一项所述的装置， 其特征在于， 所述装置还包 括：
第二丢弃单元，用于将复用到所述至多 K个接口上的全部数据中的 i个空 闲码块丟弃；
第三传输单元， 用于将复用到所述至多 H个接口上的全部数据和复用到 所述至多 K个接口上的全部数据中的 η个 FEC校验^ ¾块通过物理传输媒质向 接收端传输。
22、 一种 FEC解码的数据处理装置， 其特征在于， 包括： 第一接收单元、 判断单元以及第二接收单元和第一丟弃单元中的其中一个单元， 其中，
第一接收单元， 用于接收发送端经过第一物理通道组的至多 Η 个接口发 送到接收端的数据， 所述 Η为正整数；
判断单元， 用于判断所述发送端是否经过第二物理通道组的至多 Κ个接 口向接收端发送有数据； 第二接收单元， 用于当所述发送端经过第二物理通道组的至多 K个接口 发送有数据时， 接收经过至多 K个接口发送的数据， 所述 K为正整数；
或， 第一丟弃单元， 用于当所述发送端经过第二物理通道组的至多 K个 接口发送有数据时， 将经过所述至多 K个接口发送的数据丢弃„
23、 根据权利要求 22所述的装置， 其特征在于， 若所述装置包括第一丟 弃单元， 所述装置还包括： 第一解复用单元、 第一查找单元、 第一对齐单元和 第一传输单元， 其中，
所述第一解复周单元， 用于按照比特变速解复周从所述至多 H个接口发 送的数据中分离出 M个数据码块流， 所述 M是所述 H的整数倍， 所述 M个 数据码块流对应第一虚拟通道组的 M个虚拟通道；
所述第一查找单元， 用于搜索所述 M个虚拟通道上的数据码块流中插入 所述第一对齐单元， 用于根据所述对齐标记码块对齐重组在 M个虚拟通 道上进行码块分发的码块序列， 得到 mxi:2个数据码块， 所述 mxt2小于或等 于 m— max, 所述 m— raax是所述 M的 tl倍， 所述 tl、 t2为正整数；
所述第一丟弃单元，还用于使用所述对齐标记码块完成对齐重组之后将所 所述第一传输单元， 用于将所述 mxt2个数据码块输入物理编码子层。
24、 根据权利要求 22所述的装置， 其特征在于， 若所述装置包括第二接 收单元， 所述装置还包括： 第二解复用单元、 第二查找单元、 第二对齐单元、 第二丟弃单元， 其中，
所述第二解复用单元， 用于按照比特变速解复用从所述至多 H个接口发 送的数据中分离出 M个数据码块流， 按照比特变速解复用从所述至多 K个接 口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虚拟通道组的 M个虛拟通道，所述 N是所述 K 的整数倍， 所述 N个数据码块流对应第二虛拟通道组的 N个虛拟通道；
所述第二查找单元， 用于搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校验码块组成的 （M+N )个码块流中插入的对齐标记 码块；
第二对齐单元， 用于根据所述对齐标记码块对齐重组（M + N ) 个虚拟通 道上的码块流， 得到 ηιχί.2,个数据码块和 nxt2个 FEC校验码块， 所述 mxt2小 于或等于 m__niax, 所述 m— max是所述 M的 tl倍， 所述 n小于或等于 ri— max, 所述 max是所述 N的 tl倍， 所述 tl , t2为正整数；
所述第二丟弃单元，用于使用所述对齐标记码块完成对齐重组之后将所述 对齐标记码块丟弃。
25、 根据权利要求 22所述的装置， 其特征在于， 若所述装置包括第二接 收单元， 所述装置还包括： 第二解复用单元、 第二查找单元、 第三对齐单元、 第三丟弃单元， 其中，
所述第二解复用单元， 用于按照比特变速解复用从所述至多 H个接口发 送的数据中分离出 M个数据码块流， 按照比特变速解复用从所述至多 K个接 口发送的数据中分离出 N个 FEC校验码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虚拟通道组的 M个虚拟通道，所述 N是所述 K 的整数倍， 所述. N个数据码块流对应第二虚拟通道组的 N个虚拟通道；
所述第二查找单元， 用于搜索所述 M个虛拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校验码块组成的 ( M+N )个码块流中插入的对齐标记 码块；
所述第三对齐单元， 用于根据所述对齐标记码块对齐重组 ( M + N )个虚 拟通道上的码块流, 得到 mxt2个数据码块、 滅2个 FEC校验码块和 i个空闲 码块， 其中， 所述 mxt2小于或等于 m— max , 所述 m__max是所述 M的 il倍， 所述 nxt2小于 n„max, 所述 n— max是所述 N的 tl倍， 所述 tl、 ί.2,为正整数， 所述 i等于所述 n„ma 减去所述 n;
所述第三丟弃单元，用于使用所述对齐标记码块完成对齐重组之后将所述 对齐标记码块和所述 i个空闲码块丟弃。
2,6、 根据权利要求 24或 25所述的装置， 其特征在于， 所述装置还包括： 校正单元，用于在 FEC编码处理子层上使用所述 nxt2个 FEC校验码块纠 正所述 mxt2个数据码块中的误码；
第四丟弃单元，用于完成纠正误码之后将所述 nxt2个 FEC校验码块丟弃； 第二传输单元，用于将纠正误码后的 mxi2个数据码块输入物理编码子层。
27、 根据权利要求 24或 25所述的装置， 其特征在于， 所述装置还包括： 第五丟弃单元， 用于通过对齐重组的方式获取到所述 iixt2个 FEC校验码 块后将所述 nxt2个 FEC校验码块丟弃；
第三传输单元， 用于将 nixt2,个数据码块输入物理编码子层。
28、 一种 FEC编码的数据处理装置， 其特征在于， 包括： 输入装置、 输 出装置、 存储器和处理器；
其中， 所述处理器执行以下步骤：
在前向糾错 FEC编码处理子层上对物理编码子层输出的数据码块序列以 m个数据码块为一组进行 FEC编码， 生成 n个 FEC校验码块， 其中， 所述 m 和所述 II都是正整数；
将所述 mxt2个数据码块和所述 nxt2个 FEC校验码块分别分发到第一虚 拟通道组的 M个虚拟通道上和第二虚拟通道组的 N个虚拟通道上， 其中， 所 述 mxt2小于或等于 m....max,所述 m....ma 是 _所述 M的 tl倍， 所述 n小于或等 于 n....max， 所述 n....max是所述 N的 ti倍， 所述 tl、 t2为正整数；
按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到所述 第二虛拟通道组上的数据分别复用到第一物理通道组的至多 H个接口上和第 二物理通道组的至多 K个接口上， 其中， 所述 M是所述 H的整数倍， 所述 N 是所述 K的整数倍。
29、 根据权利要求 28所述的装置， 其特征在于， 所述处理器还执行如下 步骤.：
在所述第一虚拟通道组和所述第二虚拟通道组的 （M + N )个虛拟通道上 承载的码块流上周期性的插入对齐标记码块， 其中，每一个对齐标记码块还标 记了该对齐标记码块所在虚拟通道的编号，所述对齐标记码块用于接收端在获 取到所述码块流后进行对齐重组恢复。
30、 根据权利要求 28或 29所述的装置， 其特征在于， 所述第一物理通道 组的至多 H个接口具体形式为 HI个电接口和 H2个光接口， 所述第二物理通 道组的至多 K个接口具体形式为 K1个电接口和 K2个光接口，所述 H是 Hl、 H2的最小公倍数， 所述 1：是1：1、 K2的最小公倍数；
所述处理器具体执行如下步骤：
按照比特变速复用将分发到所述第一虚拟通道组上的数据和分发到所述 第二虚拟通道组上的数据分别复用到所述第一物理通道组的 HI个电接口上和 所述第二物理通道组的 K1个电接口上， 其中， 所述 HI是所述 M的整数倍， 所述 Kl是所述 N的整数倍；
将复用到所述 HI个电接口上的全部数据和复用到所述 K1个电接口上的 全部数据分别复用和映射调制后发送到所述 H2个光接口上和所述 K2个光接 口上， 其中， 所述 M是所述 H2的整数倍， 所述 N是所述 K2的整数倍„
31、 根据杈利要求 28至 30中任一项所述的装置， 其特征在于， 所述处理 器还执行如下步骤：
生成 i 个空闲码块， 所述空闲码块包括空闲信息比特， 所述 ί 等于所述 n— max减去所述 n;
将所述 i个空闲码块分发到所述第一虚拟通道组的 N个虚拟通道上,所述 分发到所述第一虚拟通道组上的数据包括所述 n个 FEC校验码块和所述 i个空 闲码块。
32、 根据权利要求 28至 31中任一项所述的装置， 其特征在于， 所述处理 器还执行如下步骤： 将复用到所述至多 K个接口上的全部数据丟弃；
所述输出装置用于将复用到所述至多 H个接口上的全部数据通过物理传 输媒质向接收端传输。
33、 根据权利要求 28至 32中任一项所述的装置， 其特征在于， 所述输出 装置用于将复用到所述至多 H个接口上的全部数据和复用到所述至多 K个接 口上的全部数据通过物理传输媒质向接收端传输。
34、 根据权利要求 31所述的装置， 其特征在于， 所述处理器还执行如下 步骤： 将复用到所述至多 K个接口上的全部数据中的 i个空闲码块丟弃； 所述输出装置用于将复用到所述至多 H个接口上的全部数据和复用到所 述至多 K个接口上的全部数据中的 n个 FEC校验码块通过物理传输媒质向接 收端传输。
35、 一种 FEC解码的数据处理装置， 其特征在于， 包括： 输入装置、 输 出装置、 存储器和处理器；
其中， 所述处理器执行以下步驟：
从输入装置中获取发送端经过第一物理通道组的至多 H个接口发送到接 收端的数据， 所述 H为正整数；
判断所述发送端是否经过第二物理通道组的至多 K个接口向接收端发送 有数据， 所述 K为正整数； 若所述发送端经过第二物理通道组的至多 K个接口发送有数据， 接收经 过至多 K个接口发送的数据， 或， 将经过所述至多 K个接口发送的数据丟弃。
36、 根据权利要求 35所述的装置， 其特征在于， 所述处理器还执行如下 步驟：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 所述 M是所述 H的整数倍， 所述 M个数据码块流对应第一虚拟通道 组的 M个虚拟通道；
搜索所述 M个虚拟通道上的数据码块流中插入的对齐标记码块； 才艮据所述对齐标记码块对齐重组在 M个虚拟通道上进行码块分发的码块 序列， 得到 mxt2个数据码块， 所述 mxt2小于或等于 m...max, 所述 r¾...max是 所述 M的 tl倍， 所述 ti , t2为正整数；
使用所述对齐标记码块完成对齐重组之后将所述对齐标记码块丟弃； 将所述 mxt2个数据码块输入物理编码子层。
37、 根据权利要求 35所述的装置， 其特征在于， 所述处理器还执行如下 步骤：
按照比特变速解复周从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流，所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虚拟通道组的 M个虚拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虚拟通道组的 N个虚拟通道；
搜索所述 M个虚拟通道上的数据码块流和所述 N个虚拟通道上的 FEC校 验码块组成的 （M+N )个码块流中插入的对齐标记码块；
根据所述对齐标记码块对齐重组在（M + N )个虚拟通道上进行码块分发 的码块序列， 得到 mxt2个数据码块和 nxt2个 FEC校验码块， 所述 mxt2小于 或等于 m— max , 所述 m— max是所述 M的 tl倍， 所述 n小于或等于 n— max, 所述 njiax是所述 N的 tl倍, 所述 tl、 t2为正整数；
使周所述对齐标记码块完成对齐重组之后将所述对齐标记码块丢弃。
38、 根据权利要求 35所述的装置， 其特征在于， 所述处理器还执行如下 按照比特变速解复用从所述至多 H个接口发送的数据中分离出 M个数据 码块流， 按照比特变速解复用从所述至多 K个接口发送的数据中分离出 N个 FEC校验码块流，所述 M是所述 H的整数倍，所述 M个数据码块流对应第一 虚拟通道组的 M个虚拟通道，所述 N是所述 K的整数倍，所述 N个数据码块 流对应第二虛拟通道组的 N个虚拟通道;
搜索所述 M个虛拟通道上的数 码块流和所述 N个虚拟通道上的 FEC校 验码块组成的码块流中插入的对齐标记码块；
才艮据所述对齐标记码块对齐重组（M + N ) 个虚拟通道上的码块流， 得到 mxt2个数据码块、 nxt2个 FEC校验码块和 i个空闲码块, 其中， 所述 mxt2 小于或等于 m....max, 所'述- m...ma 是.所述 M的 tl 4、 所述 nxt2小于 n...max, 所述 n...max是所述 N的 ti倍， 所述 tl、 t2为正整数， 所述 i等于所述 n...max 减去所述— n; 空闲码块丟弃。
39、 根据权利要求 37或 38所述的装置， 其特征在于， 所述处理器还执行 如下步骤：
在 FEC编码处理子层上使用所述 nxt2个 FEC校验码块纠正所述 mxt2个 数据码块中的误码；
完成纠正误码之后将所述 nxt2个 FEC校验码块丟弃掉， 将纠正误码后的 mxt:2个数据码块输入物理编码子层。
40、 根据权利要求 37或 38所述的装置， 其特征在于， 所述处理器还执行 如下步骤：
通过对齐重组的方式获取到所述 ηχί:2个 FEC校验码块后将所述 nxt2个 FEC校验码块丟弃， 将 mxt2个数据码块输入物理编码子层。
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