WO2014199838A1 - 固体撮像装置 - Google Patents

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竜次 久嶋
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    • H04N25/628—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for reducing horizontal stripes caused by saturated regions of CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device.
  • Patent Document 1 describes a technique related to a radiation imaging apparatus.
  • This apparatus includes a sensor array in which a plurality of pixels including a conversion element that converts radiation from a subject into an electric signal and a transfer switch that transfers the electric signal to the outside are two-dimensionally arranged.
  • the device includes a plurality of gate lines that connect the pixels of the sensor array in the row direction, and a gate driving device that drives the gate lines to read out electrical signals of the pixels connected to the gate lines.
  • the solid-state imaging device has a light receiving unit in which a plurality of pixels are arranged two-dimensionally over a plurality of rows and columns.
  • Each pixel is provided with a photodiode for converting incident light into electrons.
  • the photodiode of each pixel is connected to the readout wiring arranged for each column via a switch circuit (for example, a transistor), and the charge accumulated in the photodiode becomes conductive. This flows out to the readout wiring.
  • the electric charge reaches the integrating circuit through the readout wiring and is converted into a voltage signal in the integrating circuit.
  • a control terminal for example, a gate terminal
  • a control terminal for controlling the conduction state of the switch circuit of each pixel is connected to a row selection wiring arranged for each row. Then, a signal from the shift register is supplied to the control terminal of each switch circuit via the row selection wiring, whereby the charge is read from each pixel for each row.
  • the solid-state imaging device having such a configuration, light is incident not only on the light receiving unit but also on a region around the light receiving unit.
  • a solid-state imaging device is used as an X-ray imaging device
  • X-rays transmitted through the scintillator and scintillation light from the scintillator are transmitted to the light receiving unit even if the area around the light receiving unit is covered with the scintillator. Incident into the surrounding area.
  • unnecessary charges (carriers) are generated in the region around the light receiving unit.
  • the shift register arranged alongside the light receiving portion has a certain area, many unnecessary carriers are generated in the region where the shift register is formed.
  • a photodiode for absorbing unnecessary carriers is arranged in a region between the shift register and the light receiving unit, and this dummy photodiode is connected to a reference potential line (ground wiring).
  • this method has the following problems.
  • crosstalk caused by coupling capacitance or the like generated between these photodiodes exists between pixels adjacent to each other in the light receiving section.
  • a parasitic capacitance exists between the photodiode and the row selection wiring connected to each other via the switch circuit, and this parasitic capacitance also affects the crosstalk.
  • the dummy photodiode described above is not provided with a switch circuit, such a parasitic capacitance does not occur. For this reason, the pixel adjacent to the dummy photodiode has a different degree of crosstalk compared to the other pixels, and the output characteristics and noise level from the pixel adjacent to the dummy photodiode are different from those of the other pixels. End up.
  • the present invention has been made in view of such problems, and provides a solid-state imaging device capable of bringing the output characteristics and noise magnitude of pixels adjacent to a dummy photodiode closer to other pixels. With the goal.
  • a solid-state imaging device includes a first photodiode and a first switch circuit having one end connected to the first photodiode, and includes M rows and N columns ( M, N are integers of 2 or more) and a light receiving unit having M ⁇ N pixels arranged two-dimensionally, and a first switch circuit arranged for each column and included in the corresponding column of pixels N readout wirings connected to the ends, a readout circuit unit connected to the N readout wirings, and arranged in the row direction with respect to the light receiving unit, the open / close state of the first switch circuit
  • M dummy photodiodes are arranged for each row in a region between the shift register and the light receiving unit. Unnecessary carriers generated in the shift register are absorbed by the dummy photodiode. As a result, it is possible to effectively prevent noise caused by unnecessary carriers generated in the shift register from being superimposed on the output from the pixels of the light receiving unit.
  • the dummy photodiode and the charge discharging wiring are connected via the second switch circuit, and when the second switch circuit is turned on, the unnecessary carrier is a dummy photo. It is discharged from the diode to the reference potential line through the charge discharging wiring.
  • the second switch circuit is provided in the dummy photodiode as well as the first switch circuit in each pixel in the light receiving unit.
  • the magnitude of the crosstalk in the pixels adjacent to the dummy photodiode can be made closer to the magnitude of the crosstalk in the other pixels, It becomes possible to bring the output characteristics and the magnitude of noise close to those of other pixels.
  • the output characteristics and noise level of the pixels adjacent to the dummy photodiode can be brought close to other pixels.
  • FIG. 1 is a plan view showing a solid-state imaging device.
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device.
  • FIG. 3 is a diagram illustrating an internal configuration of the solid-state imaging device.
  • FIG. 4 is a diagram illustrating a detailed circuit configuration example of the pixel, the integration circuit, the holding circuit, and the carrier capture region.
  • FIG. 5 is a timing chart of each signal.
  • FIG. 6 is a plan view showing an example in which dummy photodiodes for absorbing unnecessary carriers are arranged in a region between the shift register and the light receiving unit.
  • FIG. 7A is a plan view of the light receiving unit, showing an example of a boundary line for joint exposure, and FIG.
  • FIG. 7B is a diagram showing an example of a boundary line for joint exposure near the carrier capture unit.
  • FIG. 8A is a plan view of the light receiving unit, showing another example of a boundary line for joint exposure
  • FIG. 8B is a diagram showing another example of a boundary line for joint exposure in the vicinity of the carrier capturing unit. It is.
  • FIG. 9 is a plan view schematically showing an example in which two glass substrates are arranged side by side.
  • the solid-state imaging device according to the present embodiment is used in, for example, a medical X-ray imaging system.
  • 1 and 2 are diagrams showing a configuration of a solid-state imaging device 1A according to the present embodiment.
  • FIG. 1 is a plan view showing the solid-state imaging device 1A
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device 1A.
  • 1 and 2 also show the XYZ orthogonal coordinate system for easy understanding.
  • the solid-state imaging device 1 ⁇ / b> A includes a light receiving unit 20, an unnecessary carrier capturing unit 30, a reading circuit unit 40, and a vertical shift register 60.
  • the light receiving unit 20, the unnecessary carrier capturing unit 30, the reading circuit unit 40, and the vertical shift register 60 are fabricated on the main surface of the substrate 12.
  • the vertical shift register 60 is arranged side by side with respect to the light receiving unit 20 in the X-axis direction.
  • a part of the unnecessary carrier capturing unit 30 is disposed in a region between the light receiving unit 20 and the vertical shift register 60, and the remaining part of the unnecessary carrier capturing unit 30 is aligned with the light receiving unit 20 in the Y-axis direction. And is located in a region between the light receiving unit 20 and the readout circuit unit 40.
  • the readout circuit unit 40 includes a plurality of integration circuits provided corresponding to each of the plurality of columns of the light receiving unit 20, and the plurality of integration circuits correspond to the amount of charge output from the pixels in the corresponding column. Each voltage value is generated.
  • the read circuit unit 40 holds the voltage value output from each integrating circuit, and sequentially outputs the held voltage value.
  • the light receiving unit 20 is configured by two-dimensionally arranging a plurality of pixels P 1,1 to P M, N over M rows and N columns (M and N are integers of 2 or more).
  • M and N are integers of 2 or more.
  • four pixels P m, N ⁇ 1 , P m, N , P m + 1, N ⁇ 1 and P m + 1, N are represented on behalf of the plurality of pixels P 1,1 to P M, N. It is shown.
  • the pixel P m, N is a pixel located in the m-th row and the N-th column (m is an integer of 1 to M). 1 and 2, the column direction matches the Y-axis direction, and the row direction matches the X-axis direction.
  • Each of the pixels P 1,1 to P M, N included in the light receiving unit 20 includes a transistor 21 and a photodiode 22.
  • the transistor 21 included in each of the pixels P 1,1 to P M, N is the first switch circuit in the present embodiment.
  • the transistor 21 is preferably a field effect transistor (FET), but may be a bipolar transistor. In the following description, it is assumed that the transistor 21 is an FET. In this case, the control terminal means a gate. When the transistor 21 is a bipolar transistor, the control terminal means a base.
  • the photodiode 22 included in each of the pixels P 1,1 to P M, N is the first photodiode in the present embodiment.
  • the photodiode 22 is constituted by a semiconductor region including a pn junction or a pin junction, generates an amount of electric charge corresponding to the incident light intensity, and accumulates the generated electric charge in the junction capacitance portion.
  • One end (for example, a source region) of the transistor 21 is electrically connected to the photodiode 22.
  • a scintillator (not shown) is provided on the light receiving unit 20. The scintillator generates scintillation light according to the incident X-rays, converts the X-ray image into an optical image, and outputs this optical image to the photodiode 22.
  • the solid-state imaging device 1A is provided with a plurality of row selection wirings Q 1 to Q M (shown as representative of Q m and Q m + 1 in FIG. 2) arranged for each row and for each column.
  • a plurality of readout wirings R 1 to R N (representing RN and R N-1 as representative in FIG. 2) are further provided.
  • the m-th row selection wiring Q m includes a control terminal (for example, a gate terminal) for controlling the open / close state of the transistors 21 included in the pixels P m, 1 to P m, N of the corresponding row, and the transistor 21.
  • a control terminal for example, a gate terminal
  • the readout wiring R n in the n-th column is the other end (for example, drain region) of the transistor 21 included in the pixels P 1, n to P M, n of the corresponding column. And are electrically connected.
  • the plurality of row selection wirings Q 1 to Q M and the plurality of readout wirings R 1 to R N are made of metal, for example.
  • Unnecessary carrier capturing portion 30 has M carrier capturing regions DA 1 ⁇ DA M.
  • Carrier capturing regions DA 1 ⁇ DA M is in the region between the light receiving portion 20 and the vertical shift register 60, are arranged in each row.
  • FIG. 2 on behalf of the carrier capture region DA 1 ⁇ DA M, 2 one carrier capture region DA m and DA m + 1 is shown.
  • the carrier trap region DA m is a carrier trap region located in the m-th row.
  • Each of the M carrier capture regions DA 1 to DA M includes a transistor 21 and a photodiode 22 in the same manner as the pixels P 1,1 to P M, N described above.
  • the M transistors 21 included in each of the carrier trap regions DA 1 to DA M are the second switch circuit in the present embodiment.
  • the M photodiodes 22 included in each of the carrier capture regions DA 1 to DA M are dummy photodiodes in the present embodiment, are configured by a semiconductor region including a pn junction or a pin junction, and are perpendicular to the light receiving unit 20. It is arranged for each row in the area between the shift register 60. One end (for example, a source region) of the transistor 21 is electrically connected to the photodiode 22.
  • Carrier control terminal for controlling the opening and closing states of the capture region transistor 21 included in the DA m is the corresponding row selecting wiring Q m and electrically connected to the line.
  • the solid-state imaging device 1A further includes a charge discharging wiring Rd .
  • Charge discharging wire R d is, the other end of the transistor 21 included in the carrier capture region DA 1 ⁇ DA M (e.g. drain region) and are electrically connected.
  • the charge discharging wiring Rd is made of metal.
  • the carrier capture region DA 1 ⁇ DA M not been blocked, the carrier capture region DA 1 ⁇ DA M normal pixels P 1, 1 ⁇ P M, is N like the light incident. However, part or all of the carrier capture region DA 1 ⁇ DA M may be shielded.
  • the unnecessary carrier capturing unit 30 further includes (N + 1) number of carrier capturing regions DB 1 to DB N + 1 arranged for each column.
  • the configurations of the carrier capture regions DB 1 to DB N + 1 are the same as those of the pixels P 1,1 to P M, N described above. That is, each of the carrier trap regions DB 1 to DB N + 1 includes a transistor 21 and a photodiode 22.
  • One end (for example, a source region) of the transistor 21 is electrically connected to the photodiode 22.
  • the control terminal of the transistor 21 included in the carrier capture region DB 1 ⁇ DB N + 1 is electrically connected to the wiring Q d for row selection to be described later.
  • the other ends (for example, drain regions) of the transistors 21 included in the carrier trap regions DB 1 to DB N are electrically connected to the read wirings R 1 to R N of each column. Note that the other end of the transistor 21 included in the carrier capture region DB N + 1 in the (N + 1) th column is electrically connected to the charge discharging wiring Rd .
  • FIG. 3 is a diagram illustrating an internal configuration of the solid-state imaging device 1A.
  • the light receiving unit 20 includes M ⁇ N pixels P 1,1 to P M, N two-dimensionally arranged in M rows and N columns.
  • the unnecessary carrier capturing unit 30 includes M carrier capturing regions DA 1 to DA M and (N + 1) carrier capturing regions DB 1 to DB N + 1 .
  • N pixels of the m-th row P m, 1 ⁇ P m, N and m-th row selecting wiring Q m that is connected to the carrier capturing region DA m is connected to a vertical shift register 60.
  • the row selection wiring Q d connected to the carrier capture regions DB 1 to DB N + 1 is also connected to the vertical shift register 60.
  • the read circuit unit 40 is a circuit for sequentially outputting an electrical signal corresponding to the amount of charge output for each column via the read wirings R 1 to R N.
  • the read circuit unit 40 includes N integration circuits 42 provided for each column and N holding circuits 44.
  • the integrating circuit 42 and the holding circuit 44 are connected to each other in series for each column.
  • the N integration circuits 42 have a common configuration.
  • the N holding circuits 44 have a common configuration.
  • N integrating circuits 42 each has an input end connected to the respective readout wiring R 1 ⁇ R N, accumulates charges input from the readout wiring R 1 ⁇ R N, the accumulated charge A voltage value corresponding to the amount is output from the output terminal to each of the N holding circuits 44.
  • the integration circuit is not provided in the charge drain wire R d, is short-circuited to GND (connected to a ground potential voltage line in the present embodiment) charge drain wire R d is the reference potential line . Accordingly, the charge which has passed through the charge discharging wire R d is discharged to the reference potential line GND.
  • the signal output from the dummy photodiode 22 of the carrier capture region DA 1 ⁇ DA M is output from the pixel P 1,1 ⁇ P M, N of the photodiode 22 is input to the read circuit section 40 Unlike the signal, it is not output from the solid-state imaging device 1A.
  • Each of the N integration circuits 42 is connected to a reset wiring 46 provided in common to the N integration circuits 42.
  • Each of the N holding circuits 44 has an input terminal connected to the output terminal of the integrating circuit 42, holds a voltage value input to this input terminal, and uses the held voltage value for voltage output from the output terminal. Output to the wiring 48.
  • Each of the N holding circuits 44 is connected to a holding wiring 45 provided in common to the N holding circuits 44. Also, each of the N holding circuits 44 are connected to a horizontal shift register 61 through the respective first row selection wiring U 1 ⁇ N-th column selection wiring U N.
  • the vertical shift register 60 provides the m-th row selection control signal VS m to each of the N pixels P m, 1 to P m, N in the m-th row via the m-th row selection wiring Q m .
  • the vertical shift register 60 provides the row selection control signal VS d to (N + 1) carrier capture regions DB 1 to DB N + 1 via the row selection wiring Q d .
  • the row selection control signals VS d and VS 1 to VS M are sequentially set to significant values.
  • the horizontal shift register 61 provides column selection control signals HS 1 to HS N to each of the N holding circuits 44 via the column selection wirings U 1 to U N.
  • the column selection control signals HS 1 to HS N are successively set to significant values.
  • Each of the N integrating circuits 42 is provided with a reset control signal RE via a reset wiring 46.
  • a holding control signal Hd is provided to each of the N holding circuits 44 via the holding wiring 45.
  • FIG. 4 is a diagram illustrating a detailed circuit configuration example of the pixel P m, n , the integration circuit 42, the holding circuit 44, and the carrier capture region DA m .
  • a circuit diagram of the pixel P m, n in the m- th row and the n-th column is shown on behalf of the M ⁇ N pixels P 1,1 to P M, N , and M carrier capture regions DA 1 are shown.
  • On behalf of the ⁇ DA M shows a circuit diagram of a carrier capturing region DA m of the m-th row.
  • the anode terminal of the photodiode 22 of the pixel P m, n is grounded, and the cathode terminal is connected to the readout wiring R n via the transistor 21.
  • the anode terminal of the photodiode 22 of the carrier capturing region DA m is grounded, the cathode terminal is connected to the charge discharging wire R d via the transistor 21.
  • the m-th row selection control signal VS m is provided from the vertical shift register 60 to the transistor 21 in the pixel P m, n and the carrier trap region DA m via the m-th row selection wiring Q m .
  • the m-th row selection control signal VS m instructs the opening / closing operation of the transistors 21 included in the N pixels P m, 1 to P m, N and the carrier capture region DA m of the m-th row.
  • the transistor 21 when the m-th row selection control signal VS m is an insignificant value (the off voltage of the control terminal of the transistor 21), the transistor 21 is turned off. At this time, the charge generated in the photodiode 22 is accumulated in the junction capacitance portion of the photodiode 22 without being output to the readout wiring R n (or the charge discharging wiring R d ). On the other hand, when the m-th row selection control signal VS m is a significant value (the ON voltage of the control terminal of the transistor 21), the transistor 21 is connected.
  • the electric charge accumulated in the junction capacitance portion of the photodiode 22 is output to the reading wiring R n (or the charge discharging wiring R d ) via the transistor 21.
  • the charges output from the photodiode 22 of the pixel P m, n are sent to the integration circuit 42 through the readout wiring R n .
  • the charge output from the photodiode 22 of the carrier capturing region DA m is sent to the reference potential line GND through the charge discharging wire R d.
  • the integration circuit 42 has a so-called charge integration type configuration including an amplifier 42a, a capacitive element 42b, and a discharge switch 42c.
  • the capacitive element 42b and the discharge switch 42c are connected in parallel to each other and are connected between the input terminal and the output terminal of the amplifier 42a.
  • Input terminal of the amplifier 42a is connected to the readout wiring line R n.
  • a reset control signal RE is provided to the discharge switch 42 c via the reset wiring 46.
  • the reset control signal RE instructs the opening / closing operation of the discharge switch 42c of each of the N integration circuits 42.
  • the reset control signal RE is an insignificant value (for example, high level)
  • the discharging switch 42c is closed, the capacitive element 42b is discharged, and the output voltage value of the integrating circuit 42 is initialized.
  • the reset control signal RE is a significant value (for example, low level)
  • the discharge switch 42c is opened, and the charge input to the integration circuit 42 is accumulated in the capacitive element 42b.
  • the voltage value is output from the integration circuit 42.
  • the holding circuit 44 includes an input switch 44a, an output switch 44b, and a capacitive element 44c. One end of the capacitive element 44c is grounded. The other end of the capacitive element 44c is connected to the output end of the integrating circuit 42 through the input switch 44a, and is connected to the voltage output wiring 48 through the output switch 44b.
  • a holding control signal Hd is given to the input switch 44 a via the holding wiring 45. The holding control signal Hd instructs the opening / closing operation of the input switch 44 a of each of the N holding circuits 44.
  • the output switch 44b of the holding circuit 44, the n-th column selection control signal HS n via the n-th column selecting wiring U n is given.
  • the selection control signal HS n instructs the opening / closing operation of the output switch 44b of the holding circuit 44.
  • the input switch 44a changes from the closed state to the open state, and the voltage value input to the holding circuit 44 at that time is held in the capacitive element 44c.
  • the output switch 44b is closed and the voltage value held in the capacitive element 44c is output to the voltage output wiring 48.
  • FIG. 5 is a timing chart of each signal.
  • the reset control signal RE is set to the high level.
  • the discharge switch 42c is closed, and the capacitive element 42b is discharged.
  • the vertical shift register 60 sets the row selection control signal VS d to the high level.
  • the transistor 21 becomes the connected state in the carrier capture region DB 1 ⁇ DB N + 1, the charges accumulated in the carrier capturing regions DB 1 ⁇ DB N + 1 each photodiode 22, through the readout wiring line R 1 ⁇ R N It is output to the integrating circuit 42 and stored in the capacitive element 42b.
  • the reset control signal RE is set to the high level. Thereby, in each of the N integration circuits 42, the discharge switch 42c is closed, and the charge accumulated in the capacitive element 42b is released.
  • the first row selection control signal VS 1 is set to the high level during a period from time t 16 to time t 17 after time t 15 .
  • the transistors 21 are connected in the pixels P 1,1 to P 1, N and the carrier trap region DA 1 in the first row.
  • the charges accumulated in the photodiodes 22 of the pixels P 1,1 to P 1, N are output to the integrating circuit 42 through the readout wirings R 1 to R N and accumulated in the capacitive element 42b.
  • the integration circuit 42 outputs a voltage value having a magnitude corresponding to the amount of charge accumulated in the capacitive element 42b.
  • a photodiode and the charge stored in the 22 of the carrier capturing regions DA 1 is discharged to the reference potential line GND through the charge discharging wire R d.
  • the holding control signal Hd is set to the high level, whereby the input switch 44 a is connected in each of the N holding circuits 44.
  • the voltage value output from the integrating circuit 42 is held by the capacitive element 44c.
  • the horizontal shift register 61 to the first column selection control signal HS 1 ⁇ N-th column selection control signal HS N the high level sequentially.
  • the output switches 44b of the N holding circuits 44 are sequentially closed, and the voltage value held in the capacitive element 44c is sequentially output to the voltage output wiring 48.
  • the reset control signal RE is set to the high level, and the capacitive element 42b of the integrating circuit 42 is discharged.
  • the vertical shift register 60 is the second row selection control signal VS 2 to high level.
  • the transistors 21 are connected in the pixels P 2,1 to P 2, N and the carrier trap region DA 2 in the second row.
  • Pixel P 2,1 ⁇ P 2, N charges accumulated in the photodiodes 22 is outputted to the integration circuit 42 through the readout wiring line R 1 ⁇ R N, it is accumulated in the capacitor 42b.
  • a photodiode and the charge stored in the 22 of the carrier capturing region DA 2 is discharged to the reference potential line GND through the charge discharging wire R d.
  • a voltage value having a magnitude corresponding to the amount of charge accumulated in the capacitive element 42b is sequentially output from the N holding circuits 44 to the voltage output wiring 48 by the same operation as in the first row.
  • the charges accumulated in the pixels in the third to Mth rows are also converted into voltage values by the same operation as in the first row, and sequentially output to the voltage output wiring 48.
  • the solid-state imaging device 1A The effects produced by the solid-state imaging device 1A according to the present embodiment described above will be described.
  • the solid-state imaging device 1 ⁇ / b> A of the present embodiment light is incident not only on the light receiving unit 20 but also on a region around the light receiving unit 20.
  • the solid-state imaging device 1A is used as an X-ray imaging device, X-rays transmitted through the scintillator and scintillation light from the scintillator are transmitted to the light receiving unit 20 even if the area around the light receiving unit 20 is covered with the scintillator. Incident into the surrounding area.
  • unnecessary charges unnecessary carriers
  • the vertical shift register 60 arranged side by side with the light receiving unit 20 has a certain area, many unnecessary carriers are generated in the region where the vertical shift register 60 is formed.
  • FIG. 6 is a plan view showing an example in which a photodiode (dummy photodiode) 81 for absorbing unnecessary carriers is arranged in a region between the vertical shift register 60 and the light receiving unit 20 in order to avoid such a phenomenon.
  • the dummy photodiodes 81 are formed over a plurality of rows, and are continuously formed from the first row to the Mth row (that is, connected in the column direction). By short-circuiting the dummy photodiode 81 to the reference potential line (ground wiring) GND, unnecessary carriers generated in the vertical shift register 60 can be discharged to the reference potential line GND and can be prevented from flowing into the light receiving unit 20.
  • this method has the following problems. Normally, crosstalk caused by coupling capacitance or the like generated between the photodiodes 22 exists between pixels adjacent to each other in the light receiving unit 20. Further, in each pixel, parasitic capacitance is present between the wiring Q m photodiode 22 and the row selection are connected to each other through the transistor 21, the parasitic capacitance also affects the crosstalk. However, since the above-described dummy photodiode 81 is not provided with a transistor, such parasitic capacitance does not occur.
  • the pixels P 1, N 1 to P M, N adjacent to the dummy photodiode 81 have different degrees of crosstalk compared to the other pixels, and the pixels P 1, N 1 to P adjacent to the dummy photodiode 81 are different.
  • the output characteristics from M and N and the magnitude of noise are different from those of other pixels.
  • the solid-state imaging device 1A of the present embodiment in the carrier capture region DA 1 ⁇ DA M between the vertical shift register 60 and the light receiving portion 20, M-number of photodiodes (dummy photodiode) 22 Is arranged for each row. Unnecessary carriers generated in the vertical shift register 60 are absorbed by these photodiodes 22. Thereby, it is possible to effectively prevent noise caused by unnecessary carriers generated in the vertical shift register 60 from being superimposed on the output from the pixels of the light receiving unit 20.
  • the photodiode 22 of the carrier capture region DA 1 ⁇ DA M and a charge discharging wire R d are connected via a transistor 21, when the transistor 21 becomes a conductive state , unnecessary carriers are discharged to the reference potential line GND via the charge discharging wire R d from the photodiode 22.
  • the solid-state imaging device 1A the pixel P 1,1 ⁇ P M in the light receiving portion 20, similarly to the N, the transistor 21 is also provided on the photodiode 22 of the carrier capture region DA 1 ⁇ DA M Yes.
  • the photodiode 22 to the respective carrier capture region DA 1 ⁇ DA M of each row are provided, the photodiode 22 of the carrier capture region DA 1 ⁇ DA M adjacent in the column direction are spaced apart from each other.
  • the pixel P 1 adjacent to the carrier capturing regions DA 1 ⁇ DA M, N ⁇ P M, the size of the crosstalk in N, crosstalk in the other pixels Since it can be made close to the size , the output characteristics from the pixels P 1, N 1 to P M, N and the magnitude of noise can be made close to those of other pixels.
  • either the carrier capture region DA 1 ⁇ DA M is not shielded from light, or if it is partially shielded only, other pixels P 1,1 ⁇ P M, N as well as the carrier capture region DA 1 ⁇ the light to the photodiode 22 of the DA M carriers are generated by incident, the amount of accumulated carriers also can be made closer to the other pixels.
  • the vertical shift register 60 and the light receiving unit 20 may be formed on a common substrate 12. In such a case, unnecessary carriers generated in the vertical shift register 60 tend to flow into the light receiving unit 20. However, according to the solid-state imaging device 1 ⁇ / b> A of the present embodiment, it is effective for the unnecessary carriers to flow into the light receiving unit 20. Can be prevented.
  • the control terminals of the transistors 21 in the carrier trapping areas DA 1 to DA M are for row selection common to the control terminals of the transistors 21 of the pixels P 1,1 to PM , N. It is preferable to be connected to the wirings Q 1 to Q M.
  • the parasitic capacitance between the carrier capture region DA 1 ⁇ DA photodiode 22 and the row selecting wiring of M Q 1 ⁇ Q M, each pixel P 1, 1 ⁇ P M, the photodiode 22 of the N The parasitic capacitance value between the row selection wirings Q 1 to Q M can be approached. Therefore, the magnitude of the crosstalk in the pixels P 1, N 1 to P M, N adjacent to the carrier capture regions DA 1 to DA M can be made closer to the magnitude of the crosstalk in the other pixels.
  • the solid-state imaging device 1A When the solid-state imaging device 1A is manufactured, a large number of pixels P 1,1 to P M, N and carrier capture regions DA 1 to DA M , DB 1 to DB N + 1 are photo-photographed using a reticle including a predetermined pattern. It is produced by lithography technology. At this time, since the pixels P 1,1 to P M, N have a common configuration, so-called joint exposure is performed in which exposure is performed a plurality of times while moving the position of the reticle including the predetermined pattern.
  • FIG. 7A is a plan view of the light receiving unit 20 and shows an example of a boundary line (seam) LA for joint exposure.
  • the lines passing through the center of the rectangular photodiode 22 are defined as the boundary lines LA and LB.
  • the size of the photodiodes 22 in the carrier capture regions DA 1 to DA M , DB 1 to DB N + 1 is equal to that of the pixels P 1,1 to P M, N.
  • the size of 22 is almost the same.
  • FIG. 8A is a plan view of the light receiving unit 20 and shows another example of the boundary line LA for joint exposure.
  • the column direction of the boundary line LA is, is closer to the left side (i.e. the side away from the carrier capturing regions DA 1 ⁇ DA M) with respect to the center of the rectangular photodiode 22,
  • the boundary line LB in the row direction is closer to the upper side (that is, the side away from the carrier trapping regions DB 1 to DB N ) than the center of the rectangular photodiode 22.
  • the boundary line LB in the row direction is closer to the upper side (that is, the side away from the carrier trapping regions DB 1 to DB N ) than the center of the rectangular photodiode 22.
  • the size of the photodiodes 22 in the carrier capture regions DA 1 to DA M , DB 1 to DB N + 1 is set to the photodiodes of the pixels P 1,1 to P M, N.
  • the size can be smaller than 22.
  • the width of the carrier capturing regions DA 1 ⁇ DA M of photodiodes 22 in the row direction shorter than the width of the pixel P 1,1 ⁇ P M, N of the photodiode 22 in the direction . Further, it is possible to shorten the width of the carrier capture region DB 1 ⁇ DB N photodiode 22, the pixels P 1, 1 ⁇ P M in the direction, than the width of the N photodiodes 22 in the row direction. Therefore, the area required around the light receiving unit 20 can be narrowed.
  • FIG. 9 is a plan view schematically showing an example in which two glass substrates 12 are arranged side by side. On these glass substrates 12, pixels P 1,1 to P M, N of the light receiving unit 20 and carrier capture regions DA 1 to DA M and DB 1 to DB N + 1 are formed. In order to further increase the area of the light receiving portion in the entire solid-state imaging device, it is effective to arrange a plurality of glass substrates 12 side by side in this manner.
  • the pixel P 1,1 ⁇ P M in the two glass substrates 12 on, N if the arrangement of the carrier capture region DA 1 ⁇ DA M and DB 1 ⁇ DB N identical, and common parts manufacturing Cost can be kept low. However, in that case, it becomes the carrier capture region DA 1 ⁇ DA M between the two light receiving portion 20 is located, the region becomes a dead zone can not be obtained image (dead areas). In this case, the width of the carrier capture region DA 1 ⁇ DA M of photodiodes 22 in the row direction, the pixel P 1,1 ⁇ P M in the direction by less than the width of the N photodiodes 22, The insensitive area can be narrowed.
  • a transistor in a normal pixel P m + 1, n , a transistor is formed on the side closer to P m + 1, n + 1 .
  • the pixel P m + 1, n seams (boundaries LA) is present on the side close to the pixel P m + 1, n-1 . That is, with respect to the center of the pixel P m + 1, n , a transistor is present on one side of the pixel and a seam (boundary line LA) is present on the other side, and the distance between the seam and the transistor is increased in the row direction. In this way, since the seam and the transistor can be physically separated, manufacturing defects can be reduced.
  • the solid-state imaging device is not limited to the above-described embodiment, and various other modifications are possible.
  • the light receiving unit shown in the above embodiment may have a configuration in which amorphous silicon or polycrystalline silicon is formed on a glass substrate.
  • the transistor 21 is preferably realized by a thin film transistor.
  • the light receiving portion may be fabricated on a single crystal silicon substrate.
  • the present invention is applied to a so-called passive pixel sensor (PPS) in which each pixel does not have an amplifier circuit and an integration circuit is provided for each readout wiring in each column.
  • PPS passive pixel sensor
  • APS active pixel sensor
  • the solid-state imaging device includes a first photodiode and a first switch circuit having one end connected to the first photodiode, and M rows and N columns (M and N are integers of 2 or more).
  • M and N are integers of 2 or more.
  • Two-dimensionally arrayed light receiving units having M ⁇ N pixels, and N pixels arranged for each column and connected to the other end of the first switch circuit included in the corresponding column of pixels.
  • the readout wiring, the N integration circuits that respectively output voltage values corresponding to the amount of electric charges input through the N readout wirings, and the light receiving portion are arranged side by side in the row direction.
  • a shift register for controlling the open / close state of the switch circuit for each row M dummy photodiodes arranged for each row in a region between the shift register and the light receiving unit, and M dummy photodiodes respectively.
  • M second connected at one end A switch circuit uses a configuration including a charge and discharge lines which are short-circuited to the reference potential line is connected to the other end of the M second switch circuit.
  • the solid-state imaging device may be configured such that the width of the dummy photodiode in the row direction is shorter than the width of the first photodiode in the direction.
  • the size of the dummy photodiode is not necessarily equal to that of the first photodiode. Therefore, by making the width of the dummy photodiode shorter than the width of the first photodiode in this way, the area around the light receiving unit is narrowed, and for example, when arranging a plurality of solid-state imaging devices side by side, the solid-state imaging device The insensitive area generated between them can be narrowed.
  • the solid-state imaging device may have a configuration in which the shift register and the light receiving unit are formed on a common substrate. In such a case, unnecessary carriers generated in the shift register easily flow into the light receiving unit, but according to the solid-state imaging device, it is possible to effectively prevent the unnecessary carriers from flowing into the light receiving unit.
  • the solid-state imaging device has M rows arranged for each row in order to electrically connect the control terminals of the first and second switch circuits for controlling the open / close state and the shift register to each other. It is good also as a structure further provided with the wiring for selection. As described above, the row selection wiring is provided in common to the first and second switch circuits, so that the magnitude of the crosstalk in the pixels adjacent to the dummy photodiodes can be reduced. Can be even closer.
  • the present invention can be used as a solid-state imaging device capable of bringing the output characteristics and noise magnitude of pixels adjacent to a dummy photodiode closer to other pixels.

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Abstract

　固体撮像装置１Ａは、受光部２０、不要キャリア捕獲部３０、及び垂直シフトレジスタ６０を備える。不要キャリア捕獲部３０は、受光部２０と垂直シフトレジスタ６０との間の領域において各行毎に配置されたキャリア捕獲領域ＤＡ１～ＤＡＭを有する。キャリア捕獲領域ＤＡ１～ＤＡＭは、トランジスタ及びフォトダイオードを含む。トランジスタの一端はフォトダイオードに接続されており、他端は電荷排出用配線Ｒｄに接続されている。電荷排出用配線Ｒｄは、基準電位線ＧＮＤに短絡されている。これにより、ダミーフォトダイオードに隣接する画素の出力特性やノイズの大きさを、他の画素に近づけることができる固体撮像装置が実現される。

Description

固体撮像装置
　本発明は、固体撮像装置に関するものである。
　特許文献１には、放射線撮像装置に関する技術が記載されている。この装置は、被写体からの放射線を電気信号に変換する変換素子と、電気信号を外部に転送する転送スイッチとを含む複数の画素が二次元状に配置されて成るセンサアレイを備えている。また、この装置は、センサアレイの各画素を行方向に接続する複数のゲート線と、各ゲート線に接続された各画素の電気信号を読み出すために、各ゲート線を駆動させるゲート駆動装置と、センサアレイの各画素を列方向に接続する複数の信号線と、各信号線に対応して設けられ、各転送スイッチから転送された電気信号を増幅して読み出す複数のアンプとを備えている。
特開２００７－５００５３号公報
　固体撮像装置は、複数の画素が複数行及び複数列にわたって二次元状に配置された受光部を有する。各画素には、入射した光を電子に変換するためのフォトダイオードが配置される。各画素のフォトダイオードは、各列毎に配設された読出用配線にスイッチ回路（例えばトランジスタ）を介して接続されており、フォトダイオード内に蓄積された電荷は、スイッチ回路が導通状態となることによって読出用配線へ流出する。電荷は、読出用配線を通って積分回路に達し、積分回路において電圧信号に変換される。各画素のスイッチ回路の導通状態を制御するための制御端子（例えばゲート端子）は、各行毎に配設された行選択用配線に接続されている。そして、シフトレジスタからの信号が行選択用配線を介して各スイッチ回路の制御端子に与えられることにより、各画素からの電荷の読み出しが各行毎に行われる。
　このような構成を備える固体撮像装置では、受光部だけでなく受光部の周囲の領域にも光が入射する。また、例えば固体撮像装置がＸ線撮像装置として用いられる場合には、受光部の周囲の領域がシンチレータによって覆われていたとしても、シンチレータを透過したＸ線およびシンチレータからのシンチレーション光が受光部の周囲の領域に入射する。これにより、受光部の周囲の領域では不要な電荷（キャリア）が発生してしまう。特に、受光部と並んで配置されるシフトレジスタは或る程度の面積を有しているので、シフトレジスタが形成されている領域において多くの不要キャリアが発生する。
　シフトレジスタにおいて発生した不要キャリアが受光部に流入すると、シフトレジスタに隣接する画素からの出力にノイズが重畳されてしまう。このような現象を回避するため、シフトレジスタと受光部との間の領域に、不要キャリアを吸収するためのフォトダイオード（ダミーフォトダイオード）を配置し、このダミーフォトダイオードを基準電位線（接地配線）に短絡することが考えられる。
　しかしながら、この方式には次の課題がある。通常、受光部において互いに隣接する画素間には、これらのフォトダイオード間に生じるカップリング容量等に起因するクロストークが存在する。また、各画素では、スイッチ回路を介して互いに繋がっているフォトダイオードと行選択用配線との間に寄生容量が存在しており、この寄生容量もまた、クロストークに影響する。しかし、上述したダミーフォトダイオードにはスイッチ回路が設けられていないので、このような寄生容量は生じない。このため、ダミーフォトダイオードに隣接する画素では、他の画素と比較してクロストークの程度が異なり、ダミーフォトダイオードに隣接する画素からの出力特性やノイズの大きさが他の画素とは異なってしまう。
　本発明は、このような問題点に鑑みてなされたものであり、ダミーフォトダイオードに隣接する画素の出力特性やノイズの大きさを、他の画素に近づけることができる固体撮像装置を提供することを目的とする。
　上述した課題を解決するために、本発明による固体撮像装置は、第１のフォトダイオード、及び該第１のフォトダイオードに一端が接続された第１のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、各列毎に配設され、対応する列の画素に含まれる第１のスイッチ回路の他端に接続されたＮ本の読出用配線と、Ｎ本の読出用配線に接続された読出回路部と、受光部に対して行方向に並んで配置され、第１のスイッチ回路の開閉状態を各行毎に制御するシフトレジスタと、シフトレジスタと受光部との間の領域において各行毎に配置されたＭ個のダミーフォトダイオードと、Ｍ個のダミーフォトダイオードにそれぞれの一端が接続されたＭ個の第２のスイッチ回路と、Ｍ個の第２のスイッチ回路の他端に接続されるとともに基準電位線に短絡された電荷排出用配線とを備えることを特徴とする。
　この固体撮像装置では、シフトレジスタと受光部との間の領域において、Ｍ個のダミーフォトダイオードが各行毎に配置されている。シフトレジスタにおいて発生する不要キャリアは、このダミーフォトダイオードによって吸収される。これにより、シフトレジスタにおいて発生した不要キャリアに起因するノイズが受光部の画素からの出力に重畳されることを効果的に防ぐことができる。
　また、この固体撮像装置では、ダミーフォトダイオードと電荷排出用配線とが第２のスイッチ回路を介して接続されており、第２のスイッチ回路が導通状態となったときに、不要キャリアがダミーフォトダイオードから電荷排出用配線を経て基準電位線へ排出される。このように、上記固体撮像装置では、受光部内の各画素における第１のスイッチ回路と同様に、ダミーフォトダイオードにも第２のスイッチ回路が設けられている。従って、上記の固体撮像装置によれば、ダミーフォトダイオードに隣接する画素におけるクロストークの大きさを、他の画素におけるクロストークの大きさに近づけることができ、ダミーフォトダイオードに隣接する画素からの出力特性やノイズの大きさを他の画素のそれに近づけることが可能となる。
　本発明による固体撮像装置によれば、ダミーフォトダイオードに隣接する画素の出力特性やノイズの大きさを、他の画素に近づけることができる。
図１は、固体撮像装置を示す平面図である。 図２は、固体撮像装置の一部を拡大した平面図である。 図３は、固体撮像装置の内部構成を示す図である。 図４は、画素、積分回路、及び保持回路、並びにキャリア捕獲領域の詳細な回路構成例を示す図である。 図５は、各信号のタイミングチャートである。 図６は、シフトレジスタと受光部との間の領域に、不要キャリアを吸収するためのダミーフォトダイオードを配置した例を示す平面図である。 図７は、（ａ）受光部の平面図であって、継ぎ露光の境界線の一例を示す図、及び（ｂ）キャリア捕獲部付近の継ぎ露光の境界線の一例を示す図である。 図８は、（ａ）受光部の平面図であって、継ぎ露光の境界線の別の例を示す図、及び（ｂ）キャリア捕獲部付近の継ぎ露光の境界線の別の例を示す図である。 図９は、２枚のガラス基板を並べて配置した例を概略的に示す平面図である。
　以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　本実施形態に係る固体撮像装置は、例えば医療用Ｘ線撮像システムに用いられる。図１及び図２は、本実施形態における固体撮像装置１Ａの構成を示す図である。図１は固体撮像装置１Ａを示す平面図であり、図２は固体撮像装置１Ａの一部を拡大した平面図である。なお、図１及び図２には、理解を容易にするためＸＹＺ直交座標系を併せて示している。
　図１に示されるように、固体撮像装置１Ａは、受光部２０、不要キャリア捕獲部３０、読出回路部４０、及び垂直シフトレジスタ６０を備えている。受光部２０、不要キャリア捕獲部３０、読出回路部４０、及び垂直シフトレジスタ６０は、基板１２の主面上に作製されている。垂直シフトレジスタ６０は、受光部２０に対してＸ軸方向に並んで配置されている。不要キャリア捕獲部３０の一部分は、受光部２０と垂直シフトレジスタ６０との間の領域に配置されており、不要キャリア捕獲部３０の残りの部分は、受光部２０に対してＹ軸方向に並んで配置され、受光部２０と読出回路部４０との間の領域に位置している。
　読出回路部４０は、受光部２０の複数列それぞれに対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素から出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部４０は、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。
　受光部２０は、複数の画素Ｐ１，１～ＰＭ，ＮがＭ行及びＮ列（Ｍ，Ｎは２以上の整数）にわたって二次元配列されることにより構成されている。図２には、複数の画素Ｐ１，１～ＰＭ，Ｎを代表して、４つの画素Ｐｍ，Ｎ－１、Ｐｍ，Ｎ、Ｐｍ＋１，Ｎ－１、及びＰｍ＋１，Ｎが示されている。例えば、画素Ｐｍ，Ｎは第ｍ行第Ｎ列（ｍは１以上Ｍ以下の整数）に位置する画素である。図１及び図２において、列方向はＹ軸方向と一致し、行方向はＸ軸方向と一致する。
　受光部２０に含まれる画素Ｐ１，１～ＰＭ，Ｎそれぞれは、トランジスタ２１及びフォトダイオード２２を備えている。画素Ｐ１，１～ＰＭ，Ｎそれぞれが有するトランジスタ２１は、本実施形態における第１のスイッチ回路である。トランジスタ２１は、好適には電界効果トランジスタ（ＦＥＴ）によって構成されるが、バイポーラトランジスタによって構成されてもよい。以下では、トランジスタ２１がＦＥＴであるものとして説明する。この場合、制御端子はゲートを意味する。トランジスタ２１がバイポーラトランジスタである場合には、制御端子はベースを意味する。
　また、画素Ｐ１，１～ＰＭ，Ｎそれぞれが有するフォトダイオード２２は、本実施形態における第１のフォトダイオードである。フォトダイオード２２は、ｐｎ接合若しくはｐｉｎ接合を含む半導体領域によって構成され、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。トランジスタ２１の一端（例えばソース領域）は、フォトダイオード２２と電気的に接続されている。なお、受光部２０の上には図示しないシンチレータが設けられている。シンチレータは、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２２へ出力する。
　固体撮像装置１Ａは、各行毎に配設された複数の行選択用配線Ｑ１～ＱＭ（図２にはＱｍ及びＱｍ＋１を代表して示す）と、各列毎に配設された複数の読出用配線Ｒ１～ＲＮ（図２にはＲＮ及びＲＮ－１を代表して示す）とを更に備えている。
　第ｍ行の行選択用配線Ｑｍは、対応する行の画素Ｐｍ，１～Ｐｍ，Ｎに含まれるトランジスタ２１の開閉状態を制御するための制御端子（例えばゲート端子）と、トランジスタ２１の開閉状態を各行毎に制御する垂直シフトレジスタ６０とを互いに電気的に接続している。また、第ｎ列（ｎは１以上Ｎ以下の整数）の読出用配線Ｒｎは、対応する列の画素Ｐ１，ｎ～ＰＭ，ｎに含まれるトランジスタ２１の他端（例えばドレイン領域）と電気的に接続されている。複数の行選択用配線Ｑ１～ＱＭ、及び複数の読出用配線Ｒ１～ＲＮは、例えば金属からなる。
　不要キャリア捕獲部３０は、Ｍ個のキャリア捕獲領域ＤＡ１～ＤＡＭを有する。キャリア捕獲領域ＤＡ１～ＤＡＭは、受光部２０と垂直シフトレジスタ６０との間の領域において、各行毎に配置されている。なお、図２には、キャリア捕獲領域ＤＡ１～ＤＡＭを代表して、２つのキャリア捕獲領域ＤＡｍ及びＤＡｍ＋１が示されている。例えば、キャリア捕獲領域ＤＡｍは第ｍ行に位置するキャリア捕獲領域である。Ｍ個のキャリア捕獲領域ＤＡ１～ＤＡＭそれぞれは、上述した画素Ｐ１，１～ＰＭ，Ｎと同様に、トランジスタ２１及びフォトダイオード２２を備えている。
　なお、キャリア捕獲領域ＤＡ１～ＤＡＭそれぞれが有するＭ個のトランジスタ２１は、本実施形態における第２のスイッチ回路である。また、キャリア捕獲領域ＤＡ１～ＤＡＭそれぞれが有するＭ個のフォトダイオード２２は、本実施形態におけるダミーフォトダイオードであって、ｐｎ接合若しくはｐｉｎ接合を含む半導体領域によって構成され、受光部２０と垂直シフトレジスタ６０との間の領域において各行毎に配置されている。トランジスタ２１の一端（例えばソース領域）は、フォトダイオード２２と電気的に接続されている。
　キャリア捕獲領域ＤＡｍに含まれるトランジスタ２１の開閉状態を制御するための制御端子（例えばゲート端子）は、対応する行の行選択用配線Ｑｍと電気的に接続されている。また、固体撮像装置１Ａは、電荷排出用配線Ｒｄを更に備えている。電荷排出用配線Ｒｄは、キャリア捕獲領域ＤＡ１～ＤＡＭに含まれるトランジスタ２１の他端（例えばドレイン領域）と電気的に接続されている。電荷排出用配線Ｒｄは、金属からなる。なお、キャリア捕獲領域ＤＡ１～ＤＡＭは遮光されておらず、キャリア捕獲領域ＤＡ１～ＤＡＭには通常の画素Ｐ１，１～ＰＭ，Ｎと同様に光が入射する。但し、キャリア捕獲領域ＤＡ１～ＤＡＭの一部または全部が遮光されていてもよい。
　不要キャリア捕獲部３０は、更に、各列毎に配置された（Ｎ＋１）個のキャリア捕獲領域ＤＢ１～ＤＢＮ＋１を有する。キャリア捕獲領域ＤＢ１～ＤＢＮ＋１の構成は、前述した画素Ｐ１，１～ＰＭ，Ｎと同様である。すなわち、キャリア捕獲領域ＤＢ１～ＤＢＮ＋１それぞれは、トランジスタ２１及びフォトダイオード２２を備えている。
　トランジスタ２１の一端（例えばソース領域）は、フォトダイオード２２と電気的に接続されている。キャリア捕獲領域ＤＢ１～ＤＢＮ＋１に含まれるトランジスタ２１の制御端子は、後述する行選択用配線Ｑｄと電気的に接続されている。また、キャリア捕獲領域ＤＢ１～ＤＢＮに含まれるトランジスタ２１の他端（例えばドレイン領域）は、各列の読出用配線Ｒ１～ＲＮと電気的に接続されている。なお、第（Ｎ＋１）列のキャリア捕獲領域ＤＢＮ＋１に含まれるトランジスタ２１の他端は、電荷排出用配線Ｒｄと電気的に接続されている。
　続いて、固体撮像装置１Ａの回路構成について詳細に説明する。図３は、固体撮像装置１Ａの内部構成を示す図である。前述したように、受光部２０は、Ｍ×Ｎ個の画素Ｐ１，１～ＰＭ，ＮがＭ行Ｎ列に２次元配列されて成る。また、不要キャリア捕獲部３０は、Ｍ個のキャリア捕獲領域ＤＡ１～ＤＡＭと、（Ｎ＋１）個のキャリア捕獲領域ＤＢ１～ＤＢＮ＋１とを含んでいる。第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎおよびキャリア捕獲領域ＤＡｍに接続された第ｍ行選択用配線Ｑｍは、垂直シフトレジスタ６０に接続されている。また、キャリア捕獲領域ＤＢ１～ＤＢＮ＋１に接続された行選択用配線Ｑｄもまた、垂直シフトレジスタ６０に接続されている。
　読出回路部４０は、読出用配線Ｒ１～ＲＮを介して各列毎に出力される電荷量に応じた電気信号を、逐次に出力するための回路である。読出回路部４０は、各列毎に設けられたＮ個の積分回路４２と、Ｎ個の保持回路４４とを有している。積分回路４２及び保持回路４４は、各列毎に互いに直列に接続されている。Ｎ個の積分回路４２は、互いに共通の構成を有している。また、Ｎ個の保持回路４４は、互いに共通の構成を有している。
　Ｎ個の積分回路４２それぞれは、読出用配線Ｒ１～ＲＮそれぞれに接続された入力端を有しており、読出用配線Ｒ１～ＲＮから入力された電荷を蓄積し、その蓄積電荷量に応じた電圧値を出力端からＮ個の保持回路４４それぞれへ出力する。但し、電荷排出用配線Ｒｄには積分回路が設けられておらず、電荷排出用配線Ｒｄは基準電位線（本実施形態においては接地電位に接続された電位線）ＧＮＤに短絡されている。従って、電荷排出用配線Ｒｄを通った電荷は、基準電位線ＧＮＤに排出される。このように、キャリア捕獲領域ＤＡ１～ＤＡＭの各ダミーフォトダイオード２２から出力される信号は、読出回路部４０へ入力される画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２から出力される信号と異なり、固体撮像装置１Ａから出力されない。
　Ｎ個の積分回路４２それぞれは、Ｎ個の積分回路４２に対して共通に設けられたリセット用配線４６に接続されている。Ｎ個の保持回路４４それぞれは、積分回路４２の出力端に接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線４８へ出力する。Ｎ個の保持回路４４それぞれは、Ｎ個の保持回路４４に対して共通に設けられた保持用配線４５に接続されている。また、Ｎ個の保持回路４４それぞれは、第１列選択用配線Ｕ１～第Ｎ列選択用配線ＵＮそれぞれを介して水平シフトレジスタ６１に接続されている。
　垂直シフトレジスタ６０は、第ｍ行選択制御信号ＶＳｍを、第ｍ行選択用配線Ｑｍを介して第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎそれぞれに提供する。加えて、垂直シフトレジスタ６０は、行選択制御信号ＶＳｄを、行選択用配線Ｑｄを介して（Ｎ＋１）個のキャリア捕獲領域ＤＢ１～ＤＢＮ＋１に提供する。垂直シフトレジスタ６０において、行選択制御信号ＶＳｄ，ＶＳ１～ＶＳＭは順次に有意値とされる。
　また、水平シフトレジスタ６１は、列選択制御信号ＨＳ１～ＨＳＮを、列選択用配線Ｕ１～ＵＮを介してＮ個の保持回路４４それぞれに提供する。列選択制御信号ＨＳ１～ＨＳＮは順次に有意値とされる。また、Ｎ個の積分回路４２それぞれには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。Ｎ個の保持回路４４それぞれには、保持用配線４５を介して保持制御信号Ｈｄが提供される。
　図４は、画素Ｐｍ，ｎ、積分回路４２、及び保持回路４４、並びにキャリア捕獲領域ＤＡｍの詳細な回路構成例を示す図である。ここでは、Ｍ×Ｎ個の画素Ｐ１，１～ＰＭ，Ｎを代表して第ｍ行第ｎ列の画素Ｐｍ，ｎの回路図を示しており、Ｍ個のキャリア捕獲領域ＤＡ１～ＤＡＭを代表して第ｍ行のキャリア捕獲領域ＤＡｍの回路図を示している。
　図４に示されるように、画素Ｐｍ，ｎのフォトダイオード２２のアノード端子は接地され、カソード端子は、トランジスタ２１を介して読出用配線Ｒｎに接続されている。同様に、キャリア捕獲領域ＤＡｍのフォトダイオード２２のアノード端子は接地され、カソード端子は、トランジスタ２１を介して電荷排出用配線Ｒｄに接続されている。画素Ｐｍ，ｎ及びキャリア捕獲領域ＤＡｍのトランジスタ２１には、垂直シフトレジスタ６０から第ｍ行選択用配線Ｑｍを介して第ｍ行選択制御信号ＶＳｍが提供される。第ｍ行選択制御信号ＶＳｍは、第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎ及びキャリア捕獲領域ＤＡｍに含まれるトランジスタ２１の開閉動作を指示する。
　例えば、第ｍ行選択制御信号ＶＳｍが非有意値（トランジスタ２１の制御端子のオフ電圧）であるときに、トランジスタ２１が非導通状態となる。このとき、フォトダイオード２２において発生した電荷は、読出用配線Ｒｎ（または電荷排出用配線Ｒｄ）へ出力されることなくフォトダイオード２２の接合容量部に蓄積される。一方、第ｍ行選択制御信号ＶＳｍが有意値（トランジスタ２１の制御端子のオン電圧）であるときに、トランジスタ２１が接続状態となる。このとき、フォトダイオード２２の接合容量部に蓄積されていた電荷は、トランジスタ２１を経て読出用配線Ｒｎ（または電荷排出用配線Ｒｄ）へ出力される。画素Ｐｍ，ｎのフォトダイオード２２から出力された電荷は、読出用配線Ｒｎを通って積分回路４２へ送られる。一方、キャリア捕獲領域ＤＡｍのフォトダイオード２２から出力された電荷は、電荷排出用配線Ｒｄを通って基準電位線ＧＮＤへ送られる。
　積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含む、いわゆる電荷積分型の構成を備えている。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子は読出用配線Ｒｎに接続されている。放電用スイッチ４２ｃには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。
　リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じて、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。また、リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開いて、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。
　保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び容量素子４４ｃを含む。容量素子４４ｃの一端は接地されている。容量素子４４ｃの他端は、入力用スイッチ４４ａを介して積分回路４２の出力端に接続され、且つ、出力用スイッチ４４ｂを介して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、保持用配線４５を介して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、第ｎ列選択用配線Ｕｎを介して第ｎ列選択制御信号ＨＳｎが与えられる。選択制御信号ＨＳｎは、保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。
　例えば、保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じて、そのときに保持回路４４に入力されている電圧値が容量素子４４ｃに保持される。また、第ｎ列選択制御信号ＨＳｎがローレベルからハイレベルに転じると、出力用スイッチ４４ｂが閉じて、容量素子４４ｃに保持されている電圧値が電圧出力用配線４８へ出力される。
　図５は、各信号のタイミングチャートである。図５には、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）行選択制御信号ＶＳｄ、（ｃ）第１行選択制御信号ＶＳ１、（ｄ）第２行選択制御信号ＶＳ２、（ｅ）第３行選択制御信号ＶＳ３、（ｆ）第４行選択制御信号ＶＳ４、（ｇ）第Ｍ行選択制御信号ＶＳＭ、（ｈ）保持制御信号Ｈｄ、及び（ｉ）第１列選択制御信号ＨＳ１～第Ｎ列選択制御信号ＨＳＮがそれぞれ示されている。
　まず、時刻ｔ１０から時刻ｔ１１までの期間、リセット制御信号ＲＥがハイレベルとされる。これにより、Ｎ個の積分回路４２それぞれにおいて、放電用スイッチ４２ｃが閉状態となり、容量素子４２ｂが放電される。
　時刻ｔ１１より後の時刻ｔ１２から時刻ｔ１３までの期間、垂直シフトレジスタ６０が行選択制御信号ＶＳｄをハイレベルとする。これにより、キャリア捕獲領域ＤＢ１～ＤＢＮ＋１においてトランジスタ２１が接続状態となり、キャリア捕獲領域ＤＢ１～ＤＢＮ＋１それぞれのフォトダイオード２２に蓄積された電荷が、読出用配線Ｒ１～ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。その後、時刻ｔ１３より後の時刻ｔ１４から時刻ｔ１５までの期間、リセット制御信号ＲＥがハイレベルとされる。これにより、Ｎ個の積分回路４２それぞれにおいて、放電用スイッチ４２ｃが閉状態となり、容量素子４２ｂに蓄積されていた電荷が放出される。
　続いて、時刻ｔ１５より後の時刻ｔ１６から時刻ｔ１７までの期間、第１行選択制御信号ＶＳ１をハイレベルとする。これにより、第１行の画素Ｐ１，１～Ｐ１，Ｎ及びキャリア捕獲領域ＤＡ１においてトランジスタ２１が接続状態となる。画素Ｐ１，１～Ｐ１，Ｎそれぞれのフォトダイオード２２に蓄積された電荷は、読出用配線Ｒ１～ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。積分回路４２からは、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値が出力される。一方、キャリア捕獲領域ＤＡ１のフォトダイオード２２に蓄積された電荷は、電荷排出用配線Ｒｄを通って基準電位線ＧＮＤへ放出される。
　そして、時刻ｔ１７より後の時刻ｔ１８から時刻ｔ１９までの期間、保持制御信号Ｈｄがハイレベルとされ、これにより、Ｎ個の保持回路４４のそれぞれにおいて入力用スイッチ４４ａが接続状態となり、積分回路４２から出力された電圧値が容量素子４４ｃによって保持される。
　続いて、時刻ｔ１９より後の時刻ｔ２０から時刻ｔ２１までの期間、水平シフトレジスタ６１が第１列選択制御信号ＨＳ１～第Ｎ列選択制御信号ＨＳＮを順次ハイレベルとする。これにより、Ｎ個の保持回路４４の出力用スイッチ４４ｂが順次閉状態となり、容量素子４４ｃに保持されていた電圧値が逐次に電圧出力用配線４８へ出力される。また、この間、リセット制御信号ＲＥがハイレベルとされ、積分回路４２の容量素子４２ｂが放電される。
　続いて、時刻ｔ２１より後の時刻ｔ２２から時刻ｔ２３までの期間、垂直シフトレジスタ６０が第２行選択制御信号ＶＳ２をハイレベルとする。これにより、第２行の画素Ｐ２，１～Ｐ２，Ｎ及びキャリア捕獲領域ＤＡ２においてトランジスタ２１が接続状態となる。画素Ｐ２，１～Ｐ２，Ｎそれぞれのフォトダイオード２２に蓄積された電荷は、読出用配線Ｒ１～ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。一方、キャリア捕獲領域ＤＡ２のフォトダイオード２２に蓄積された電荷は、電荷排出用配線Ｒｄを通って基準電位線ＧＮＤへ放出される。
　以降、第１行と同様の動作によって、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値がＮ個の保持回路４４から逐次に電圧出力用配線４８へ出力される。そして、第３行ないし第Ｍ行の画素に蓄積された電荷についても、第１行と同様の動作によって電圧値に変換され、逐次に電圧出力用配線４８へ出力される。こうして、受光部２０からの一つの撮像フレーム分の画像データの読み出しが完了する。
　以上に説明した本実施形態による固体撮像装置１Ａが奏する効果について説明する。本実施形態の固体撮像装置１Ａでは、受光部２０だけでなく受光部２０の周囲の領域にも光が入射する。また、固体撮像装置１ＡはＸ線撮像装置として用いられるが、受光部２０の周囲の領域がシンチレータによって覆われていたとしても、シンチレータを透過したＸ線およびシンチレータからのシンチレーション光が受光部２０の周囲の領域に入射する。これにより、受光部２０の周囲の領域では不要な電荷（不要キャリア）が発生してしまう。特に、受光部２０と並んで配置される垂直シフトレジスタ６０は或る程度の面積を有しているので、垂直シフトレジスタ６０が形成されている領域において多くの不要キャリアが発生する。
　垂直シフトレジスタ６０において発生した不要キャリアが受光部２０に流入すると、垂直シフトレジスタ６０に隣接する画素Ｐ１，Ｎ～ＰＭ，Ｎからの出力にノイズが重畳されてしまう。図６は、このような現象を回避するため、垂直シフトレジスタ６０と受光部２０との間の領域に、不要キャリアを吸収するためのフォトダイオード（ダミーフォトダイオード）８１を配置した例を示す平面図である。このダミーフォトダイオード８１は、複数行にわたって形成されており、第１行から第Ｍ行まで連続的に形成されている（すなわち列方向につながっている）。このダミーフォトダイオード８１を基準電位線（接地配線）ＧＮＤに短絡することにより、垂直シフトレジスタ６０において発生した不要キャリアを基準電位線ＧＮＤへ放出し、受光部２０への流入を防ぐことができる。
　しかしながら、この方式には次の課題がある。通常、受光部２０において互いに隣接する画素間には、これらのフォトダイオード２２間に生じるカップリング容量等に起因するクロストークが存在する。また、各画素では、トランジスタ２１を介して互いに繋がっているフォトダイオード２２と行選択用配線Ｑｍとの間に寄生容量が存在しており、この寄生容量もまた、クロストークに影響する。しかし、上述したダミーフォトダイオード８１にはトランジスタが設けられていないので、そのような寄生容量は生じない。このため、ダミーフォトダイオード８１に隣接する画素Ｐ１，Ｎ～ＰＭ，Ｎでは、他の画素と比較してクロストークの程度が異なり、ダミーフォトダイオード８１に隣接する画素Ｐ１，Ｎ～ＰＭ，Ｎからの出力特性やノイズの大きさが他の画素とは異なってしまう。
　このような課題に鑑み、本実施形態の固体撮像装置１Ａでは、垂直シフトレジスタ６０と受光部２０との間のキャリア捕獲領域ＤＡ１～ＤＡＭにおいて、Ｍ個のフォトダイオード（ダミーフォトダイオード）２２が各行毎に配置されている。垂直シフトレジスタ６０において発生する不要キャリアは、これらのフォトダイオード２２によって吸収される。これにより、垂直シフトレジスタ６０において発生した不要キャリアに起因するノイズが受光部２０の画素からの出力に重畳されることを効果的に防ぐことができる。
　また、この固体撮像装置１Ａでは、キャリア捕獲領域ＤＡ１～ＤＡＭのフォトダイオード２２と電荷排出用配線Ｒｄとがトランジスタ２１を介して接続されており、トランジスタ２１が導通状態となったときに、不要キャリアがフォトダイオード２２から電荷排出用配線Ｒｄを経て基準電位線ＧＮＤへ排出される。このように、固体撮像装置１Ａでは、受光部２０内の各画素Ｐ１，１～ＰＭ，Ｎと同様に、キャリア捕獲領域ＤＡ１～ＤＡＭのフォトダイオード２２にもトランジスタ２１が設けられている。また、各行のキャリア捕獲領域ＤＡ１～ＤＡＭそれぞれにフォトダイオード２２が設けられているため、列方向に隣接するキャリア捕獲領域ＤＡ１～ＤＡＭのフォトダイオード２２は互いに離間している。
　従って、本実施形態の固体撮像装置１Ａによれば、キャリア捕獲領域ＤＡ１～ＤＡＭに隣接する画素Ｐ１，Ｎ～ＰＭ，Ｎにおけるクロストークの大きさを、他の画素におけるクロストークの大きさに近づけることができるので、画素Ｐ１，Ｎ～ＰＭ，Ｎからの出力特性やノイズの大きさを他の画素のそれに近づけることが可能となる。また、キャリア捕獲領域ＤＡ１～ＤＡＭが遮光されていないか、または一部のみ遮光されている場合には、他の画素Ｐ１，１～ＰＭ，Ｎと同様にキャリア捕獲領域ＤＡ１～ＤＡＭのフォトダイオード２２にも光が入射してキャリアが発生するので、キャリアの蓄積量も他の画素に近づけることが可能となる。
　また、本実施形態のように、垂直シフトレジスタ６０と受光部２０とは、共通の基板１２上に形成されていてもよい。このような場合には、垂直シフトレジスタ６０において発生した不要キャリアが受光部２０に流入し易いが、本実施形態の固体撮像装置１Ａによれば、受光部２０への不要キャリアの流入を効果的に防ぐことができる。
　また、本実施形態のように、キャリア捕獲領域ＤＡ１～ＤＡＭのトランジスタ２１の各制御端子は、各画素Ｐ１，１～ＰＭ，Ｎのトランジスタ２１の各制御端子と共通の行選択用配線Ｑ１～ＱＭに接続されていることが好ましい。これにより、キャリア捕獲領域ＤＡ１～ＤＡＭのフォトダイオード２２と行選択用配線Ｑ１～ＱＭとの間の寄生容量値を、各画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２と行選択用配線Ｑ１～ＱＭとの間の寄生容量値に近づけることができる。従って、キャリア捕獲領域ＤＡ１～ＤＡＭに隣接する画素Ｐ１，Ｎ～ＰＭ，Ｎにおけるクロストークの大きさを、他の画素におけるクロストークの大きさに更に近づけることができる。
　ここで、本実施形態に係る固体撮像装置１Ａの製造工程における露光方法について説明する。固体撮像装置１Ａを製造する際には、多数の画素Ｐ１，１～ＰＭ，Ｎおよびキャリア捕獲領域ＤＡ１～ＤＡＭ、ＤＢ１～ＤＢＮ＋１を、所定パターンを含むレチクルを使用しつつフォトリソグラフィ技術によって作製する。このとき、各画素Ｐ１，１～ＰＭ，Ｎが互いに共通の構成を有することから、所定パターンを含むレチクルの位置を移動させながら複数回にわたって露光を行う、いわゆる継ぎ露光が行われる。
　図７（ａ）は、受光部２０の平面図であって、継ぎ露光の境界線（継ぎ目）ＬＡの一例を示している。図７（ａ）に示される例では、矩形状のフォトダイオード２２の中心を通る線を境界線ＬＡ，ＬＢとしている。この場合、図７（ｂ）に示されるように、キャリア捕獲領域ＤＡ１～ＤＡＭ、ＤＢ１～ＤＢＮ＋１のフォトダイオード２２の大きさは、画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の大きさとほぼ同等となる。
　また、図８（ａ）は、受光部２０の平面図であって、継ぎ露光の境界線ＬＡの別の例を示している。図８（ａ）に示される例では、列方向の境界線ＬＡが、矩形状のフォトダイオード２２の中心に対して左側（すなわちキャリア捕獲領域ＤＡ１～ＤＡＭから離れる側）に寄っており、また、行方向の境界線ＬＢが、矩形状のフォトダイオード２２の中心に対して上側（すなわちキャリア捕獲領域ＤＢ１～ＤＢＮから離れる側）に寄っている。この場合、図８（ｂ）に示されるように、キャリア捕獲領域ＤＡ１～ＤＡＭ、ＤＢ１～ＤＢＮ＋１のフォトダイオード２２の大きさを、画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の大きさよりも小さくすることができる。
　具体的には、行方向におけるキャリア捕獲領域ＤＡ１～ＤＡＭのフォトダイオード２２の幅を、該方向における画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の幅よりも短くすることができる。また、列方向におけるキャリア捕獲領域ＤＢ１～ＤＢＮのフォトダイオード２２の幅を、該方向における画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の幅よりも短くすることができる。従って、受光部２０の周囲に必要とされる領域を狭くすることができる。
　上記のようにキャリア捕獲領域ＤＡ１～ＤＡＭ、ＤＢ１～ＤＢＮ＋１のフォトダイオード２２を小さくすることには、次の利点がある。図９は、２枚のガラス基板１２を並べて配置した例を概略的に示す平面図である。これらのガラス基板１２上には、受光部２０の画素Ｐ１，１～ＰＭ，Ｎと、キャリア捕獲領域ＤＡ１～ＤＡＭ及びＤＢ１～ＤＢＮ＋１とが形成されている。固体撮像装置全体での受光部の面積を更に大きくしたい場合には、このように複数枚のガラス基板１２を並べて配置することが有効である。
　このとき、２枚のガラス基板１２上における画素Ｐ１，１～ＰＭ，Ｎ、キャリア捕獲領域ＤＡ１～ＤＡＭ及びＤＢ１～ＤＢＮの配置を同一とすれば、部品を共通化して製造コストを低く抑えることができる。しかし、その場合、２つの受光部２０の間にキャリア捕獲領域ＤＡ１～ＤＡＭが位置することとなり、その領域は画像を取得できない不感領域（デッドエリア）となる。このような場合、行方向におけるキャリア捕獲領域ＤＡ１～ＤＡＭのフォトダイオード２２の幅を、該方向における画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２２の幅よりも短くすることによって、上記の不感領域を狭くすることが可能となる。
　また、図８（ａ）を参照すると、通常の画素Ｐｍ＋１，ｎにおいて、Ｐｍ＋１，ｎ＋１に近い側にトランジスタが形成されている。また、画素Ｐｍ＋１，ｎの継ぎ目（境界線ＬＡ）は、画素Ｐｍ＋１，ｎ－１に近い側に存在している。つまり、画素Ｐｍ＋１，ｎの中心に対して、画素の一方の側にトランジスタ、他方の側に継ぎ目（境界線ＬＡ）が存在することとなり、行方向において継ぎ目とトランジスタとの距離が大きくなる。このように、継ぎ目とトランジスタとを物理的に離すことができるので、製造不良を少なくすることができる。
　本発明による固体撮像装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態に示された受光部は、ガラス基板上にアモルファスシリコンや多結晶シリコンが成膜された構成を備えてもよい。この場合、トランジスタ２１は薄膜トランジスタによって好適に実現される。或いは、受光部は、単結晶シリコン基板上に作製されてもよい。
　また、上記実施形態では、各画素に増幅回路を有さず、各列の読出し用配線毎に積分回路が設けられた、いわゆるパッシブピクセルセンサ（ＰＰＳ）について本発明を適用したが、本発明は、各画素毎に増幅回路を有する、いわゆるアクティブピクセルセンサ（ＡＰＳ）に適用されてもよい。
　また、上記実施形態では、受光部に対し列方向に並んでキャリア捕獲領域ＤＢ１～ＤＢＮ＋１が設けられている例を示したが、キャリア捕獲領域ＤＢ１～ＤＢＮ＋１は省略されてもよい。
　上記実施形態による固体撮像装置では、第１のフォトダイオード、及び該第１のフォトダイオードに一端が接続された第１のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、各列毎に配設され、対応する列の画素に含まれる第１のスイッチ回路の他端に接続されたＮ本の読出用配線と、Ｎ本の読出用配線を経て入力される電荷の量に応じた電圧値を各々出力するＮ個の積分回路と、受光部に対して行方向に並んで配置され、第１のスイッチ回路の開閉状態を各行毎に制御するシフトレジスタと、シフトレジスタと受光部との間の領域において各行毎に配置されたＭ個のダミーフォトダイオードと、Ｍ個のダミーフォトダイオードにそれぞれの一端が接続されたＭ個の第２のスイッチ回路と、Ｍ個の第２のスイッチ回路の他端に接続されるとともに基準電位線に短絡された電荷排出用配線とを備える構成を用いている。
　また、固体撮像装置は、行方向におけるダミーフォトダイオードの幅が、該方向における第１のフォトダイオードの幅よりも短い構成としてもよい。上記の固体撮像装置において、ダミーフォトダイオードの大きさは、第１のフォトダイオードと必ずしも等しくなくてもよい。そこで、このようにダミーフォトダイオードの幅を第１のフォトダイオードの幅よりも短くすることによって、受光部の周囲の領域を狭くし、例えば複数の固体撮像装置を並べて配置する際に固体撮像装置間に生じる不感領域を狭くすることができる。
　また、固体撮像装置は、シフトレジスタと受光部とが共通の基板上に形成されている構成としてもよい。このような場合には、シフトレジスタにおいて発生した不要キャリアが受光部に流入し易いが、上記の固体撮像装置によれば、受光部への不要キャリアの流入を効果的に防ぐことができる。
　また、固体撮像装置は、開閉状態を制御するための第１及び第２のスイッチ回路の各制御端子とシフトレジスタとを互いに電気的に接続するために各行毎に配設されたＭ本の行選択用配線を更に備える構成としてもよい。このように、行選択用配線が第１及び第２のスイッチ回路に対して共通に設けられることによって、ダミーフォトダイオードに隣接する画素におけるクロストークの大きさを、他の画素におけるクロストークの大きさに更に近づけることができる。
　本発明は、ダミーフォトダイオードに隣接する画素の出力特性やノイズの大きさを、他の画素に近づけることができる固体撮像装置として利用可能である。
　１Ａ…固体撮像装置、１２…基板、２０…受光部、２１…トランジスタ、２２…フォトダイオード、３０…不要キャリア捕獲部、４０…読出回路部、４２…積分回路、４４…保持回路、４５…保持用配線、４６…リセット用配線、４８…電圧出力用配線、６０…垂直シフトレジスタ、６１…水平シフトレジスタ、ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＮ＋１…キャリア捕獲領域、ＧＮＤ…基準電位線、ＬＡ，ＬＢ…境界線（継ぎ目）、Ｐ１，１～ＰＭ，Ｎ…画素、Ｑ１～ＱＭ，Ｑｄ…行選択用配線、Ｒ１～ＲＮ…読出用配線、Ｒｄ…電荷排出用配線。

Claims (4)

  1. 　第１のフォトダイオード、及び該第１のフォトダイオードに一端が接続された第１のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、
    　各列毎に配設され、対応する列の前記画素に含まれる前記第１のスイッチ回路の他端に接続されたＮ本の読出用配線と、
    　前記Ｎ本の読出用配線に接続された読出回路部と、
    　前記受光部に対して行方向に並んで配置され、前記第１のスイッチ回路の開閉状態を各行毎に制御するシフトレジスタと、
    　前記シフトレジスタと前記受光部との間の領域において各行毎に配置されたＭ個のダミーフォトダイオードと、
    　前記Ｍ個のダミーフォトダイオードにそれぞれの一端が接続されたＭ個の第２のスイッチ回路と、
    　前記Ｍ個の第２のスイッチ回路の他端に接続されるとともに基準電位線に短絡された電荷排出用配線と
    　を備えることを特徴とする、固体撮像装置。
  2. 　行方向における前記ダミーフォトダイオードの幅が、該方向における前記第１のフォトダイオードの幅よりも短いことを特徴とする、請求項１に記載の固体撮像装置。
  3. 　前記シフトレジスタと前記受光部とが共通の基板上に形成されていることを特徴とする、請求項１または２に記載の固体撮像装置。
  4. 　開閉状態を制御するための前記第１及び第２のスイッチ回路の各制御端子と前記シフトレジスタとを互いに電気的に接続するために各行毎に配設されたＭ本の行選択用配線を更に備えることを特徴とする、請求項１～３のいずれか一項に記載の固体撮像装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126242A1 (ja) * 2016-01-18 2017-07-27 富士フイルム株式会社 撮像装置、及び、画像データ生成方法
WO2018206606A1 (en) * 2017-05-08 2018-11-15 Vrije Universiteit Brussel Detector for fast-gated detection of electromagnetic radiation
JP7167061B2 (ja) * 2017-05-08 2022-11-08 フリーイェ・ユニヴェルシテイト・ブリュッセル 電磁放射線のファーストゲート式検出のための検出器
CN109087925B (zh) * 2018-08-09 2020-11-13 京东方科技集团股份有限公司 阵列基板、x射线平板探测器及x射线探测方法
JP7446826B2 (ja) * 2020-01-23 2024-03-11 株式会社ジャパンディスプレイ 検出装置
JP2022012182A (ja) * 2020-07-01 2022-01-17 キヤノン電子管デバイス株式会社 放射線検出器
JP7361008B2 (ja) * 2020-10-16 2023-10-13 キヤノン電子管デバイス株式会社 放射線検出器
CN113204506B (zh) * 2021-04-09 2022-06-14 华中科技大学 一种基于时分复用的智能超表面控制方法、装置及系统
US12225304B2 (en) * 2022-04-27 2025-02-11 Semiconductor Components Industries, Llc Expanded image sensor pixel array

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007050053A (ja) 2005-08-16 2007-03-01 Canon Inc 放射線撮像装置、その制御方法及び放射線撮像システム
US20080218608A1 (en) * 2007-03-07 2008-09-11 Altasens, Inc. Apparatus and method for reducing edge effect in an image sensor
US20100193692A1 (en) * 2007-09-25 2010-08-05 Harumichi Mori Solid state imaging device
US20110032391A1 (en) * 2009-08-04 2011-02-10 Himax Imaging, Inc. Image Sensor with Peripheral Dummy Pixels

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3146509B2 (ja) * 1991-04-05 2001-03-19 富士ゼロックス株式会社 ２次元密着型イメージセンサ
JP4386213B2 (ja) 1998-09-24 2009-12-16 キヤノン株式会社 光電変換装置及び画素パネル
JP2010246129A (ja) * 1999-06-07 2010-10-28 Toshiba Corp 放射線検出器
JP2001056382A (ja) 1999-06-07 2001-02-27 Toshiba Corp 放射線検出器及び放射線診断装置
JP2004037382A (ja) * 2002-07-05 2004-02-05 Toshiba Corp 放射線検出器及び放射線診断装置
US6928144B2 (en) 2003-08-01 2005-08-09 General Electric Company Guard ring for direct photo-to-electron conversion detector array
JP3890333B2 (ja) * 2004-02-06 2007-03-07 キヤノン株式会社 固体撮像装置
JP2006073621A (ja) 2004-08-31 2006-03-16 Canon Inc 測距用固体撮像装置とこれを用いたオートフォーカスカメラ
KR100670538B1 (ko) * 2004-12-30 2007-01-16 매그나칩 반도체 유한회사 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법
JP4130211B2 (ja) 2006-05-31 2008-08-06 三洋電機株式会社 撮像装置
JP2008252691A (ja) * 2007-03-30 2008-10-16 Fujifilm Corp 画像信号取得方法および装置
JP5214904B2 (ja) * 2007-04-12 2013-06-19 ルネサスエレクトロニクス株式会社 固体撮像素子の製造方法
JP4935486B2 (ja) * 2007-04-23 2012-05-23 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置
JP5406473B2 (ja) 2007-07-19 2014-02-05 キヤノン株式会社 放射線検出装置
US8063350B2 (en) * 2007-08-03 2011-11-22 Cognex Corporation Circuits and methods allowing for pixel array exposure pattern control
JP5188221B2 (ja) * 2008-03-14 2013-04-24 キヤノン株式会社 固体撮像装置
JP5281943B2 (ja) * 2009-04-01 2013-09-04 浜松ホトニクス株式会社 固体撮像装置
JP5683850B2 (ja) * 2010-01-28 2015-03-11 富士フイルム株式会社 放射線検出素子、及び放射線画像撮影装置
TW201226864A (en) 2010-12-29 2012-07-01 Himax Imaging Inc Digital image device with ambient light sensor
JP2012195734A (ja) * 2011-03-16 2012-10-11 Sony Corp 固体撮像装置、撮像装置、電子機器、及び、固体撮像装置の駆動方法
JP5749534B2 (ja) * 2011-03-25 2015-07-15 浜松ホトニクス株式会社 赤外線イメージセンサ及び信号読み出し方法
TWI596515B (zh) 2011-10-14 2017-08-21 劉鴻達 交錯式驅動的觸控感應方法、觸控感應模組及顯示器
JP5444444B2 (ja) * 2012-12-03 2014-03-19 浜松ホトニクス株式会社 固体撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007050053A (ja) 2005-08-16 2007-03-01 Canon Inc 放射線撮像装置、その制御方法及び放射線撮像システム
US20080218608A1 (en) * 2007-03-07 2008-09-11 Altasens, Inc. Apparatus and method for reducing edge effect in an image sensor
US20100193692A1 (en) * 2007-09-25 2010-08-05 Harumichi Mori Solid state imaging device
US20110032391A1 (en) * 2009-08-04 2011-02-10 Himax Imaging, Inc. Image Sensor with Peripheral Dummy Pixels

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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