WO2015102431A1 - 직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치 - Google Patents

직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치 Download PDF

Info

Publication number
WO2015102431A1
WO2015102431A1 PCT/KR2015/000023 KR2015000023W WO2015102431A1 WO 2015102431 A1 WO2015102431 A1 WO 2015102431A1 KR 2015000023 W KR2015000023 W KR 2015000023W WO 2015102431 A1 WO2015102431 A1 WO 2015102431A1
Authority
WO
WIPO (PCT)
Prior art keywords
variable
offset
current
current control
control code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2015/000023
Other languages
English (en)
French (fr)
Inventor
노이주
김지훈
손주호
심윤아
이동현
정동윤
최성태
홍승표
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to US15/109,376 priority Critical patent/US9948484B2/en
Priority to EP15733140.6A priority patent/EP3091702B1/en
Publication of WO2015102431A1 publication Critical patent/WO2015102431A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/30—Circuits for homodyne or synchrodyne receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0047—Offset of DC voltage or frequency
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/30—Circuits for homodyne or synchrodyne receivers
    • H04B2001/305—Circuits for homodyne or synchrodyne receivers using DC offset compensation techniques

Definitions

  • the present invention relates to a method and apparatus for calibrating a direct current offset in a direct conversion receiver.
  • a radio frequency (RF) receiver used in a wireless communication system may be classified into a receiver using a direct conversion scheme and a receiver using a heterodyne scheme.
  • the direct conversion method refers to a method of directly converting a low frequency baseband signal and a high frequency signal, that is, a radio frequency (RF) signal, and the heterodyne method does not directly convert a baseband signal and an RF signal,
  • Intermediate Frequency (IF) means the process of converting the signal to the frequency band to be converted after going through the intermediate step.
  • the direct conversion method does not require a portion for performing the intermediate frequency conversion, compared to the heterodyne method, and includes a plurality of gain stages in the analog baseband stage.
  • a large direct current offset may be generated in proportion to the gain.
  • the DC offset means a difference between the common mode voltages generated in the two signal paths, that is, a difference in the DC level, in a circuit having a differential structure having two signal paths.
  • a low frequency region is cut out using a high pass filter or a low pass filter.
  • this method is used according to a modulation method or a pass.
  • the performance of the receiver is reduced by attenuating the signal according to the cutoff frequency of the filter.
  • an embodiment of the present invention is to provide a method and apparatus for calibrating a DC current offset in a direct conversion receiver including a plurality of gain stages.
  • Another embodiment of the present invention provides a method and apparatus for removing a DC offset by using a plurality of variable digital analog converters (DACs) in a direct conversion receiver.
  • DACs variable digital analog converters
  • Another embodiment of the present invention is to determine the current control code of the variable DAC to minimize the DC offset for each variable gain amplifier in a direct conversion receiver including a plurality of variable gain amplifier and a plurality of variable DAC A method and apparatus are provided.
  • a current control code of a variable DAC such that a DC offset is minimized for each preset automatic gain control code in a direct conversion receiver including a plurality of variable gain amplifiers and a plurality of variable DACs.
  • Another embodiment of the present invention provides a method and apparatus for calibrating a DC offset based on a current control code of a variable DAC determined through a DC offset calibration procedure when a system is powered on in a direct conversion receiver.
  • Another embodiment of the present invention provides a method and apparatus for detecting a DC offset change due to a temperature change in a direct conversion receiver, and adjusting a DC current by adjusting a base current of a variable DAC.
  • a direct current (DC) offset calibration apparatus of a direct conversion receiver includes a plurality of variable gain amplifiers for amplifying an input signal based on a gain control value, and a DC for output signals of the plurality of variable amplifiers.
  • a DC offset meter for measuring an offset
  • DACs variable digital to analog converters
  • DACs digital to analog converters
  • a DC offset remover for determining the current control code set to minimize the DC offset value.
  • a direct current (DC) offset calibration method of a direct conversion receiver may control a current control code in a plurality of variable digital to analog converters (DACs) to provide a plurality of variable gain amplifiers. Controlling the applied current, amplifying an input signal based on a gain control value in the plurality of variable gain amplifiers, measuring a DC offset of an output signal amplified by the plurality of variable amplifiers, And determining a current control code set for minimizing the DC offset measurement value for each preset gain control value based on the DC offset measurement result.
  • DACs digital to analog converters
  • the present invention determines a current control code of a variable DAC to minimize the DC offset for each variable gain amplifier in a direct conversion receiver including a plurality of variable gain amplifiers and a plurality of variable DACs, and the determined current control code
  • the DC offset can be precisely removed without being influenced by external factors such as the modulation method and heat of the signal, and there is an effect of preventing performance degradation of the receiver.
  • FIG. 1 is a diagram showing the structure of a direct conversion receiver according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a schematic configuration of a variable DAC according to an embodiment of the present invention
  • FIG. 3 is a diagram illustrating a schematic configuration of a DC offset eliminator according to an embodiment of the present invention.
  • FIG. 4 is a view showing a relationship between control current codes of a plurality of variable DACs and a DC offset calibration range of each DAC in a direct conversion receiver according to an embodiment of the present invention
  • FIG. 6 illustrates a DC offset calibration procedure due to temperature change in a direct conversion receiver according to another embodiment of the present invention.
  • an expression such as “having”, “may have”, “comprises”, or “comprises” may refer to the existence of a corresponding function, operation, or component, which is disclosed. It does not limit one or more additional functions, operations or components.
  • the terms “comprise” or “having” are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, It should be understood that it does not exclude in advance the possibility of the presence or addition of one or more other features or numbers, steps, operations, components, parts or combinations thereof.
  • the expression “A or B” or “at least one of A or / and B” includes any and all combinations of words listed together.
  • each of “A or B” or “at least one of A or / and B” may include A, may include B, or may include both A and B.
  • Expressions such as “first”, “second”, “first” or “second” used in various embodiments of the present disclosure may modify various elements of the various embodiments, but do not limit the corresponding elements. .
  • the above expressions do not limit the order and / or importance of the corresponding elements.
  • the above expressions may be used to distinguish one component from another.
  • both a first user device and a second user device are user devices and represent different user devices.
  • the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
  • a component When a component is said to be “connected” or “connected” to another component, the component may or may not be directly connected to or connected to the other component. It is to be understood that there may be new other components between the other components. On the other hand, when a component is referred to as being “directly connected” or “directly connected” to another component, it will be understood that there is no new other component between the component and the other component. Should be able.
  • the expression “configured to” used in this document is, for example, “having the capacity to” depending on the circumstances, for example, “suitable for,” “. It may be used interchangeably with “designed to,” “adapted to,” “made to,” or “capable of.”
  • the term “configured to” may not necessarily mean only “specifically designed to” in hardware. Instead, in some situations, the expression “device configured to” may mean that the device “can” along with other devices or components.
  • the phrase “processor configured (or configured) to perform A, B, and C” refers to a dedicated processor (eg, an embedded processor) for performing the operation, or one or more software programs stored in a memory device. By doing so, it may mean a general-purpose processor (for example, a CPU or an application processor) capable of performing the corresponding operations.
  • variable DAC may be referred to as a VDAC or a DAC.
  • FIG. 1 illustrates a structure of a direct conversion receiver 100 according to an embodiment of the present invention.
  • the direct conversion receiver 100 includes at least one antenna 101, a variable low noise amplifier (VLNA) 110, a mixer 120, and a plurality of variable gain amplifiers (VGA).
  • VLNA variable low noise amplifier
  • VGA variable gain amplifiers
  • VLNA variable low noise amplifier
  • VDAC Multiple Variable Digital to Analog Converter
  • ADC analog to digital converter
  • DC offset monitoring unit 170
  • the variable low noise amplifier 110 amplifies the high frequency RF signal received from the antenna 101 and provides it to the mixer 120.
  • the variable low noise amplifier 110 may amplify the high frequency RF signal based on a gain value changed according to a preset method.
  • the mixer 120 converts the signal received from the variable low noise amplifier 110 into a baseband signal, so that the variable gain amplifier 0 (130-) located at the foremost of the variable gain amplifiers 130-0 to 130-n. Provided as an input of 0). For example, the mixer 120 generates a baseband signal by mixing a signal received from the variable low noise amplifier 110 with a local oscillation signal, and outputs the generated baseband signal to variable gain amplifier 0 130-0. can do.
  • Each of the plurality of variable gain amplifiers 130-0 to 130-n receives an output current from each of the corresponding variable DACs 140-0 to 140-n, and receives a gain adjustment signal according to an automatic gain control (AGC) code. Amplifies and outputs the magnitude of the input signal.
  • AGC automatic gain control
  • each of the variable gain amplifiers 130-0 to 130-n may be an amplifier having a differential structure having two input signal paths and two output signal paths.
  • the variable gain amplifier 0130-0 receives a baseband signal from the mixer 120, amplifies the amplitude according to the AGC code, and then amplifies the amplified signal.
  • Variable gain amplifier 1 130-1 which receives the signal output from variable gain amplifier 0 130-0, amplifies the amplitude according to the AGC code, and then amplifies the signal.
  • each of the plurality of variable gain amplifiers 130-0 to 130-n may amplify the baseband signal output from the mixer 120 a plurality of times, and the amplified signal may be amplified by the ADC 160. Is provided as input.
  • Each of the plurality of variable DACs 140-0 to 140-n is composed of circuits and switches that generate a base current (I B ) in the power of two.
  • Each of the plurality of variable DACs 140-0 to 140-n may control the on / off of the switch based on a current control code input from the DC offset remover 150 to change the current output to the corresponding variable gain amplifier.
  • the DC offset of the output terminal of the variable gain amplifiers 130-0 to 130-n may be changed according to the output current of each of the variable DACs 140-0 to 140-n.
  • each variable DAC 140 as shown in Figure 2, the base current of the power of 2 (I B , 2I B , A plurality of switches connected to each of a plurality of current sources 146-0 to 146-n, and 4 i B ,..., 2 n I B , 144-0 to 144-n, and may include a base current control circuit 142 that provides a base current to each of the plurality of current sources 146-0 to 146-n.
  • the variable DAC 140 receives the base current control code from the DC offset remover 150 and adjusts the base current provided to the plurality of current sources 146-0 to 146-n according to the input base current control code.
  • Each of the plurality of current sources 146-0 through 146-n generates a current corresponding to a power of two of the base current with the corresponding switches 144-0 through 144-n turned on.
  • the magnitude of the current generated in each of the plurality of current sources 146-0 through 146-n may be linearly increased.
  • Each of the plurality of switches 144-0 to 144-n is turned on or off in accordance with a DAC current control code provided from the DC offset remover 150 to provide an output with current generated from a current source connected to the switch.
  • each of the plurality of switches 144-0 to 144-n may be on at the same time or may be off at the same time, depending on the DAC current control code, only some switches may be off and others may be on.
  • the DC offset remover 150 performs a function for canceling the DC offset generated by the variable gain amplifiers 130-0 to 130-n according to an embodiment of the present invention.
  • the DC offset remover 150 searches for and determines a DAC current control code for minimizing the DC offset for each AGC code, based on the DC offset of the ADC 160 output terminal provided from the DC offset measurer 170, and determined for each AGC code.
  • the AGC code refers to a code for adjusting gain values of the plurality of variable gain amplifiers and may be preset by the designer.
  • the DC offset remover 150 adjusts the gains of the plurality of variable gain amplifiers 130-0 to 130-n for each AGC code while the entire receiver path of the receiver is turned on when the system is powered on. Search the current control code of each variable DAC to ensure that the DC offset measured at the output stage is minimal. For example, the DC offset canceler 150 adjusts the gain of the plurality of variable gain amplifiers 130-0 to 130-n based on the AGC code, and adjusts the gain of each of the plurality of variable DACs 140-0 to 140-n. The DAC current control code is searched sequentially.
  • the front of the plurality of variable DACs 140-0 to 140-n is adjusted.
  • the current control code of the variable DAC 0 (140-0) located at the stage the current control code of DAC 0 (140-0) is searched so that the DC offset measured at the output of the ADC becomes the minimum value.
  • the current control code of variable DAC 0 (140-0) may be searched through a binary search technique, and other DACs 140-1 to 140 during the current control code search of variable DAC 0 (140-0).
  • the current control code of -n) should be kept constant.
  • the DC offset remover 150 adjusts the gains of the plurality of variable gain amplifiers 130-0 to 130-n based on the first AGC code, and controls the current control codes of the variable DAC 1 140-1. While changing, search for the current control code of variable DAC 1 (140-1) such that the DC offset measured at the output of the ADC is a minimum value.
  • the current control code of the variable DAC 1 140-1 may be searched through a binary search technique, and other variable DACs 140-0, during the current control code search of the variable DAC 1 140-1. 140-2 to 140-n) should be kept at a constant value.
  • the DC offset remover 150 adjusts the gains of the plurality of variable gain amplifiers 130-0 to 130-n based on the first AGC code, and thus the plurality of variable DACs 140-0 to Determine a current control code for each of the 140-n, and convert the current control codes of the plurality of variable DACs 140-0 to 140-n, i.e., the current control code set (or current control code combination) into a first AGC; Map it to your code and save it.
  • the DC offset remover 150 in retrieving the current control code of each variable DAC such that the DC offset is minimized, the DC offset remover 150 generates the smallest base current by the earliest variable DAC among the plurality of variable DACs 140.
  • the base current control signal is output so that the variable DAC located at the rear end uses a base current larger than the base current of the front end DAC.
  • the DC offset increases as the gain of the VGA is located at the rear end of the plurality of variable VGAs 130-0 to 130-n due to the characteristic that the DC offset increases as the gain increases.
  • the output current range provided by the VGA located at the rear end is controlled to be wider than the output current range provided by the VGA located at the front end, so that the DC offset generated by the VGA at the rear end is more precisely removed.
  • the DC offset remover 150 obtains the DAC current control code set for all AGC codes preset in the manner as described above, and stores the DAC current control code set by mapping it with the corresponding AGC code.
  • the DC offset remover 150 includes a base current control information storage device 152 and a DC offset control information storage device 154.
  • DAC current control code information for each AGC code can be stored.
  • the base current control information storage device 152 may store base current information to be provided to each of the variable DACs, and may store base current change information according to a temperature change.
  • the DC offset control information storage device 154 may store a DAC current control code set for each AGC code, and may indicate a mapping relationship between current control codes of variable DACs for each AGC code.
  • the DC offset eliminator 150 completes an initial DC offset calibration procedure for searching and storing the DAC current control code sets for all AGC codes and then responds to the selected AGC codes when the direct conversion receiver 100 operates in the signal receiving mode.
  • the DC current is minimized by controlling the output current of the variable DACs 140-0 to 140-n based on the DAC current control code set.
  • the DC offset remover 150 periodically measures the DC offset measured at the output terminal of the ADC 160 during operation using the preset DAC current control code set, and when the DC offset is out of the preset threshold range, DC offset calibration procedures using base current regulation can be performed. For example, the DC offset remover 150 periodically measures the DC offset after the initial DC offset calibration procedure, and if the measured DC offset is out of the threshold range, the DC offset is not changed in the threshold range without changing the DAC current control code set.
  • the base current of each DAC can be changed sequentially so as to correspond. This is to prepare for a situation in which the temperature of the system changes over time to change the amount of current in each variable DAC, and thus the DC offset may change.
  • the ADC 160 converts the analog signal amplified from the variable gain amplifier n 130-n into a digital signal and outputs the digital signal.
  • the DC offset meter 170 measures the output signal of the ADC 160 to measure the DC offset value. For example, the DC offset meter 170 may measure a voltage value output through two output signal paths of the ADC 160, and determine a difference value between the measured two voltage values as the DC offset. The DC offset meter 170 provides the measured DC offset to the DC offset remover 150. The DC offset measurer 170 estimates the DC offset for DC offset calibration and provides the estimated DC offset value to the DC offset remover 150 when the system including the direct conversion receiver 100 is powered on. Can be performed. In addition, the DC offset measurer 170 may periodically estimate the DC offset and provide it to the DC offset remover 150.
  • a direct current (DC) offset calibration apparatus of a direct conversion receiver may include a plurality of variable gain amplifiers that amplify an input signal based on a gain control value, and output signals of the plurality of variable amplifiers.
  • a DC offset meter for measuring a DC offset
  • DACs variable digital to analog converters
  • DACs variable digital to analog converters
  • a DC offset remover for determining a current control code set for minimizing the DC offset value.
  • variable DAC may include: a plurality of switches on / off according to the current control code, a plurality of current sources connected to each of the plurality of switches, and generating a current corresponding to a power of two; It may be configured to include a base current control circuit for providing a base current to the plurality of current sources.
  • the DC offset remover may change a current control code for each of the plurality of variable DACs for each of the preset gain control values when the direct conversion receiver is powered on to minimize the DC offset value.
  • the current control code of each DAC can be obtained.
  • the DC offset remover may set the gain of the plurality of variable gain amplifiers to a specific gain control value, and the DC offset value may be changed from a DAC located in front of the plurality of variable DACs. Search for a current control code to be minimum, configure one current control code set with the current control codes found for each of the plurality of variable DACs, and map the configured current control code set with the specific gain control value Can be stored.
  • the DC offset remover may include a variable located at a rear end of a base current of a variable DAC located at a front end of the plurality of variable DACs when a current control code is searched for each of the plurality of variable DACs.
  • the base current of the DAC can be controlled to have a large value.
  • the DC offset remover may search for a current control code using a binary search technique when searching for a current control code for each of the plurality of variable DACs.
  • the apparatus may further include an analog to digital converter (ADC) for converting signals output from the plurality of variable amplifiers into a digital signal, wherein the DC offset measuring device may be configured to output an output signal of the ADC. DC offset can be measured.
  • ADC analog to digital converter
  • the DC offset remover may control the output current of the variable DAC by using the determined current control code set corresponding to the gain control value in the signal reception mode.
  • the DC offset remover may periodically compare a DC offset value provided from the DC offset meter with a preset threshold range in the signal reception mode, and compare the DC offset value with a preset threshold range. Upon departure, the base current used in the plurality of variable DACs can be adjusted.
  • the DC offset remover may maintain the current control code set used in the plurality of variable DACs when the DC offset value is out of a preset threshold range.
  • FIG. 5 illustrates a DC offset calibration procedure in the direct conversion receiver 100 according to an embodiment of the present invention.
  • FIG. 5 describes an initial DC offset calibration procedure for searching and storing the DAC current control code set for all preset AGC codes at power-on of a system including a direct conversion receiver 100.
  • the direct conversion receiver 100 detects power-on of the system. After detecting the system power-on, the direct conversion receiver 100 sets gain values of the plurality of variable gain amplifiers 130-0 to 130-n based on the i-th Automatic Gain Control (AGC) code preset in step 503. do.
  • the AGC code refers to a code for adjusting gain values of the plurality of variable gain amplifiers 130-0 to 130-n, and may be preset by the designer.
  • the direct conversion receiver 100 controls the output current of the j-th variable DAC to determine a DAC current control code having a minimum DC offset. For example, the direct conversion receiver 100 performs a current control code change within the j th variable DAC while gains of the plurality of variable gain amplifiers 130-0 to 130-n are set based on the first ACG code. The output current may be changed by controlling on / off of each of the current control switches 144-0 to 144-n. The direct conversion receiver 100 may measure the DC offset of the output terminal of the ADC 160 for each current control code of the j-th variable DAC to determine a current control code for minimizing the DC offset. The direct conversion receiver 100 can search and determine the current control code to minimize the DC offset using a binary search technique.
  • the direct conversion receiver 100 controls the current of the remaining variable DACs except the j-th variable DAC so that the DC offset is not changed by other variable DACs while searching for the DAC current control code for the j-th variable DAC. Keep your code at a constant value.
  • the direct conversion receiver 100 checks whether a current control code for each of the m DACs is determined in step 507.
  • m denotes the total number of variable DACs connected to the plurality of variable gain amplifiers in the direct conversion receiver 100. That is, the direct conversion receiver 100 determines whether the current control codes for all the variable DACs are determined with the gains of the plurality of variable gain amplifiers 130-0 to 130-n set based on the i-th ACG code. Check it. If the current control codes for all the variable DACs are not determined, the direct conversion receiver 100 updates j to j + 1 in step 509 and increases the base current, and then proceeds to step 505.
  • the direct conversion receiver 100 updates the j value to search for the DAC current control codes for the next variable DAC. Also, the base current is adjusted so that the base current of the next variable DAC is larger than the base current of the previous variable DAC.
  • the direct conversion receiver 100 maps and stores the DAC current control code set determined for each of the m DACs in step 511 to the i th AGC code. That is, the direct conversion receiver 100 includes current control codes determined for each of the plurality of variable DACs determined while the gains of the plurality of variable gain amplifiers 130-0 to 130-n are set based on the i-th ACG code.
  • the DAC current control code set can be mapped and stored with the i th AGC code. For example, as shown in FIG. 3, the DAC which combined the i-th AGC code which shows Gain 0, the current control code of DAC 0, the current control code of DAC 1, ..., and the current control code of DAC n is shown.
  • the current control code set can be mapped and stored.
  • the direct conversion receiver 100 checks whether the DAC current control code set for all AGC codes preset in step 513 is stored. If the DAC current control code set for all preset AGC codes is not stored, the direct conversion receiver 100 updates i to i + 1 in step 515 and proceeds to step 503. That is, when the DAC current control code set for all AGC codes is not obtained, the direct conversion receiver 100 sets i to search for the DAC current control code for the AGC code for which the DAC current control code set is not obtained. Update
  • the direct conversion receiver 100 terminates the DC offset calibration procedure according to the embodiment of the present invention.
  • the AGC is received when the actual signal is received by pre-stored a DAC current control code set for minimizing the DC offset for each AGC code through an initial DC offset calibration procedure at system power-on.
  • the DC offset can be minimized to prevent performance degradation of the direct conversion receiver 100.
  • 6 illustrates a DC offset calibration procedure in the direct conversion receiver 100 according to another embodiment of the present invention. 6 illustrates a periodic DC offset calibration procedure performed after completing an initial DC offset calibration procedure in a system including a direct conversion receiver 100.
  • step 601 the direct conversion receiver 100 measures the DC offset of the output terminal of the ADC 160. Thereafter, the direct conversion receiver 100 determines whether the DC offset measured in step 603 is out of a preset threshold range.
  • the direct conversion receiver 100 determines that DC offset calibration is not necessary in step 607, waits for a predetermined time according to a preset period, and then 601. Go back to step
  • the direct conversion receiver 100 determines that DC offset calibration is necessary in step 605, and the base current of each of the plurality of DACs 140-0 to 140-n. To control. That is, when the measured DC offset is out of the threshold range, the direct conversion receiver 100 does not change the DAC current control code currently set in each DAC, so that the DC offset of the ADC output terminal corresponds to the threshold range. The base current of can be adjusted sequentially. Thereafter, the direct conversion receiver 100 returns to step 601 to perform the following steps again.
  • the direct current (DC) offset calibration method of the direct conversion receiver may include controlling a current control code in a plurality of variable digital-to-analog converters (DACs) to control each of the plurality of variable gain amplifiers. Controlling a current applied to the signal; amplifying an input signal based on a gain control value in the plurality of variable gain amplifiers; measuring a DC offset of an output signal amplified by the plurality of variable amplifiers; The method may include determining a current control code set for minimizing the DC offset measurement value for each preset gain control value based on the DC offset measurement result.
  • DACs digital-to-analog converters
  • the controlling of the current applied to each of the plurality of variable gain amplifiers by controlling the current control codes in the plurality of variable DACs may include turning on / off the plurality of switches according to the current control codes. And a process of generating a current corresponding to a power of two of the base current through a plurality of current sources connected to each of the plurality of switches.
  • the determining of the current control code set for minimizing the DC offset measurement value for each preset gain control value may be performed for each of the plurality of variable DACs for each preset gain control value. And changing a current control code to obtain a current control code of each DAC such that the DC offset value is minimized.
  • the process of acquiring the current control codes of the respective DACs may be performed at a front end of the plurality of variable DACs in a state in which gains of the plurality of variable gain amplifiers are set to specific gain control values.
  • the method for calibrating the DC offset may include a value in which a base current of a variable DAC located at a rear end is greater than a base current of a variable DAC located at a front end of the plurality of variable DACs when searching for the current control code. Can be controlled to have.
  • the DC offset calibration method may search for a current control code by using a binary search technique when searching for the current control code.
  • measuring the DC offset of the output signals amplified by the plurality of variable amplifiers may include converting the signals output from the plurality of variable amplifiers into digital signals, and The method may include measuring a DC offset with respect to the converted signal.
  • the DC offset calibration method may include: operating the signal reception mode after determining the current control code set, and performing a current control code set corresponding to a gain control value when the signal reception mode is operated.
  • the method may further include controlling an output current of the variable DAC by using the same.
  • the DC offset calibration method may further include measuring a DC offset of an output signal amplified by the plurality of variable amplifiers periodically in the signal reception mode, and periodically measuring the DC offset.
  • the method may further include comparing a value with a preset threshold range and adjusting a base current used in the plurality of variable DACs when the DC offset value is out of a preset threshold range.
  • the DC offset calibration method may further include maintaining the current control code set used in the plurality of variable DACs without changing the DC offset value when it is out of a preset threshold range. Can be.
  • Operations according to an embodiment of the present invention may be implemented by a single control unit.
  • program instructions for performing various computer-implemented operations may be recorded on a computer-readable medium.
  • the computer-determinable medium may include program instructions, data files, data structures, and the like, alone or in combination.
  • the program instructions may be those specially designed and constructed for the purposes of the present invention, or they may be of the kind well-known and available to those skilled in the art.
  • Examples of computer readable recording media include magnetic media such as hard disks, floppy disks and magnetic tape, optical recording media such as CD-ROMs or DVDs, magnetic-optical media such as floppy disks and ROMs.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • a computer readable recording medium storing the computer program is also included in the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Circuits Of Receivers In General (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

본 발명은 직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치에 관한 것으로서, 직접 변환 수신기의 DC(Direct Current) 오프셋 교정 장치는, 이득 제어 값을 기반으로 입력 신호를 증폭시키는 다수개의 가변 이득 증폭기와, 상기 다수 개의 가변 증폭기의 출력 신호에 대한 DC 오프셋을 측정하는 DC 오프셋 측정기와, 전류 제어 코드에 따라 상기 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 다수개의 가변 디지털 아날로그 변환기(DAC: Digital to Analog Converter)와, 미리 설정된 이득 제어 값별로 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 DC 오프셋 제거기를 포함하여, 신호의 변조 방식 및 열과 같은 외부 요인에 의한 영향을 받지 않고, DC 오프셋을 정밀하게 제거할 수 있으며, 수신기의 성능 열화를 방지할 수 있다.

Description

직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치
본 발명은 직접 변환 수신기(Direct Conversion Receiver)에서 직류 전류 오프셋을 교정하기 위한 방법 및 장치에 관한 것이다.
일반적으로, 무선 통신 시스템에서 이용되는 RF(Radio Frequency) 수신기는 직접 변환(Direct Conversion) 방식을 이용하는 수신기와 헤테로다인(Heterodyne) 방식을 이용하는 수신기로 구분될 수 있다. 직접 변환 방식은 저주파 기저대역 신호와 고주파 신호, 즉, RF(Radio Frequency) 신호를 직접 변환하는 방식을 의미하며, 헤테로다인 방식은 기저대역 신호와 RF 신호를 직접 변환하지 않고 중간에 일정한 중간 주파수(Intermediate Frequency: IF)로 변환하는 중간 단계를 거친 후, 원래 변환하고자 하는 주파수 대역의 신호로 변환 처리하는 방식을 의미한다.
직접 변환 방식은 헤테로다인 방식에 비해, 중간 주파수 변환을 수행하는 부분을 필요로 하지 않고, 아날로그 기저대역(Baseband) 단에서 다수의 이득 단(gain stage)을 포함하게 된다. 직접 변환 방식을 이용하는 수신기에서 다수의 이득 단을 포함함으로써, 이득에 비례하여 큰 DC 오프셋(Direct Current offset)이 발생될 수 있다. 그러나, DC 오프셋이 커질수록 수신기의 성능이 감소하게 되며, 심한 경우에는 신호 수신이 어려워지는 상황이 발생될 수 있으므로, DC 오프셋을 교정하는 방법이 제안될 필요가 있다. 여기서, 일반적으로 DC 오프셋은 두 개의 신호 경로를 갖는 차동(differential) 구조의 회로에서, 두 개의 신호 경로에서 발생되는 공통 모드(Common Mode) 전압의 차이 즉, DC 레벨의 차이를 의미한다.
종래에는 DC 오프셋을 제거하기 위해, 고역 통과 필터(High Pass Filter), 혹은 저역 통과 필터(Low Pass Filter)를 이용하여 낮은 주파수 영역을 잘라내는 방식을 이용하였으나, 이러한 방식은 변조 방식에 따라 혹은 통과 필터의 차단 주파수(Cutoff Frequency)에 따라 신호의 감쇠를 일으켜 수신기의 성능을 감소시키는 단점이 있다.
따라서, 본 발명의 실시 예는 다수개의 이득 단(gain stage)을 포함하는 직접 변환 수신기(Direct Conversion Receiver)에서 DC 오프셋(Direct Current offset)을 교정하기 위한 방법 및 장치를 제공함에 있다.
본 발명의 다른 실시 예는 직접 변환 수신기에서 다수개의 가변 DAC(Variable Digital Analog Converter)를 이용하여 DC 오프셋을 제거하기 위한 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 실시 예는 다수개의 가변 이득 증폭기(Variable Gain Amplifier)와 다수개의 가변 DAC를 포함하는 직접 변환 수신기에서 가변 이득 증폭기별로 DC 오프셋이 최소가 되도록 하는 가변 DAC의 전류 제어 코드를 결정하는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 실시 예는 다수개의 가변 이득 증폭기와 다수개의 가변 DAC를 포함하는 직접 변환 수신기에서 미리 설정된 자동 이득 제어(Automatic Gain Control) 코드별로 DC 오프셋이 최소가 되도록 하는 가변 DAC의 전류 제어 코드를 결정하는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 실시 예는 직접 변환 수신기에서 시스템 전원 온 시에 DC 오프셋 교정 절차를 통해 결정된 가변 DAC의 전류 제어 코드를 기반으로 DC 오프셋을 교정하는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 실시 예는 직접 변환 수신기에서 온도 변화에 의한 DC 오프셋 변화를 감지하고, 가변 DAC의 베이스 전류를 조절하여 DC 오프셋을 교정하는 방법 및 장치를 제공함에 있다.
본 발명의 실시 예에 따르면, 직접 변환 수신기의 DC(Direct Current) 오프셋 교정 장치는, 이득 제어 값을 기반으로 입력 신호를 증폭시키는 다수개의 가변 이득 증폭기와, 다수 개의 가변 증폭기의 출력 신호에 대한 DC 오프셋을 측정하는 DC 오프셋 측정기와, 전류 제어 코드에 따라 상기 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 다수개의 가변 디지털 아날로그 변환기(DAC: Digital to Analog Converter)와, 미리 설정된 이득 제어 값별로 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 DC 오프셋 제거기를 포함할 수 있다.
본 발명의 실시 예에 따르면, 직접 변환 수신기의 DC(Direct Current) 오프셋 교정 방법은, 다수개의 가변 디지털 아날로그 변환기(DAC: Digital to Analog Converter)에서 전류 제어 코드를 제어하여 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 과정과, 상기 다수개의 가변 이득 증폭기에서 이득 제어 값을 기반으로 입력 신호를 증폭시키는 과정과, 다수 개의 가변 증폭기를 통해 증폭된 출력 신호에 대한 DC 오프셋을 측정하는 과정과, 상기 DC 오프셋 측정 결과를 기반으로 미리 설정된 이득 제어 값별로 상기 DC 오프셋 측정 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 과정을 포함할 수 있다.
본 발명은 다수개의 가변 이득 증폭기(Variable Gain Amplifier)와 다수개의 가변 DAC를 포함하는 직접 변환 수신기에서 가변 이득 증폭기별로 DC 오프셋이 최소가 되도록 하는 가변 DAC의 전류 제어 코드를 결정하고, 결정된 전류 제어 코드를 기반으로 DC 오프셋을 교정함으로써, 신호의 변조 방식 및 열과 같은 외부 요인에 의한 영향을 받지 않고, DC 오프셋을 정밀하게 제거할 수 있으며, 수신기의 성능 열화를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 직접 변환 수신기의 구조를 도시하는 도면,
도 2는 본 발명의 실시 예에 따른 가변 DAC의 개략적인 구성을 도시하는 도면,
도 3은 본 발명의 실시 예에 따른 DC 오프셋 제거기의 개략적인 구성을 도시하는 도면,
도 4는 본 발명의 실시 예에 따른 직접 변환 수신기에서 다수개의 가변 DAC의 제어 전류 코드와 각 DAC의 DC 오프셋 교정범위 간의 관계를 나타내는 도면,
도 5는 본 발명의 일 실시 예에 따른 직접 변환 수신기에서 DC 오프셋 교정(calibration) 절차를 도시하는 도면, 및
도 6은 본 발명의 다른 실시 예에 따른 직접 변환 수신기에서 온도 변화로 인한 DC 오프셋 교정 절차를 도시하는 도면.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 다양한 실시 예에서 "가진다", "가질 수 있다",“포함한다” 또는 “포함할 수 있다” 등의 표현은 개시(disclosure)된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 발명의 다양한 실시 예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 다양한 실시 예에서 “A 또는 B” 또는 “A 또는/및 B 중 적어도 하나” 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, “A 또는 B” 또는 “A 또는/및 B 중 적어도 하나” 각각은, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 발명의 다양한 실시 예에서 사용된 “제 1”, “제 2”, “첫째” 또는 “둘째” 등의 표현들은 다양한 실시 예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다. 예를 들어, 제 1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 발명의 다양한 실시 예의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 문서에서 사용된 표현 “~하도록 구성된(또는 설정된)(configured to)”은 상황에 따라, 예를 들면, “~에 적합한(suitable for),” “~하는 능력을 가지는 (having the capacity to),” “~하도록 설계된(designed to),” “~하도록 변경된(adapted to),” “~하도록 만들어진(made to),”또는 “~를 할 수 있는 (capable of)”과 바꾸어 사용될 수 있다. 용어 “~하도록 구성 (또는 설정)된”은 하드웨어적으로 “특별히 설계된 (specifically designed to)”것만을 반드시 의미하지 않을 수 있다. 대신, 어떤 상황에서는, “~하도록 구성된 장치”라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 “~할 수 있는” 것을 의미할 수 있다. 예를 들면, 문구 “A, B, 및 C를 수행하도록 구성 (또는 설정)된 프로세서”는 해당 동작을 수행하기 위한 전용 프로세서 (예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(generic-purpose processor)(예: CPU 또는 application processor)를 의미할 수 있다.
본 발명의 다양한 실시 예에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 다양한 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 다양한 실시 예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 발명의 다양한 실시 예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하 본 발명에서는 직접 변환 수신기(Direct Conversion Receiver)에서 다수개의 가변 DAC(Variable Digital Analog Converter)를 이용하여 DC 오프셋을 제거하기 위한 방법 및 장치에 관해 설명할 것이다. 이하 설명에서 가변 DAC는 VDAC 혹은 DAC로 표기될 수 있다.
도 1은 본 발명의 실시 예에 따른 직접 변환 수신기(100)의 구조를 도시하고 있다.
도 1을 참조하면, 직접 변환 수신기(100)는 적어도 하나의 안테나(101), 가변 저잡음 증폭기(VLNA: Variable Low Noise Amplifier, 110), 믹서(Mixer, 120), 다수 개의 가변 이득 증폭기(VGA: Variable Gain Amplifier, 130-0 내지 130-n), 다수 개의 가변 디지털 아날로그 변환기(VDAC: Variable Digital to Analog Converter, 140-0 내지 140-n), DC 오프셋 제거기(DC offset cancellation unit, 150), 아날로그 디지털 변환기(ADC: Analog to Digital Converter, 160), DC 오프셋 측정기(DC offset monitoring unit, 170)를 포함하여 구성될 수 있다.
가변 저잡음 증폭기(110)는 안테나(101)로부터 수신되는 고주파 RF 신호를 증폭시켜 믹서(120)로 제공한다. 가변 저잡음 증폭기(110)는 미리 설정된 방식에 따라 변경되는 이득 값을 기반으로 고주파 RF 신호를 증폭시킬 수 있다.
믹서(120)는 가변 저잡음 증폭기(110)로부터 수신되는 신호를 기저대역 신호로 변환하여, 다수 개의 가변 이득 증폭기(130-0 내지 130-n) 중 가장 앞 단에 위치한 가변 이득 증폭기 0(130-0)의 입력으로 제공한다. 예를 들어, 믹서(120)는 가변 저잡음 증폭기(110)로부터 수신되는 신호를 국부발진 신호와 혼합하여 기저대역 신호를 생성하고, 생성된 기저대역 신호를 가변 이득 증폭기 0(130-0)으로 출력할 수 있다.
다수 개의 가변 이득 증폭기(130-0 내지 130-n) 각각은 대응되는 가변 DAC(140-0 내지 140-n) 각각으로부터 출력 전류를 제공받고, AGC(Automatic Gain Control) 코드에 따른 이득 조정 신호를 기반으로 입력 신호의 크기를 증폭시켜 출력한다. 여기서, 다수 개의 가변 이득 증폭기(130-0 내지 130-n) 각각은 두 개의 입력 신호 경로와 두 개의 출력 신호 경로를 갖는 차동(differential) 구조의 증폭기일 수 있다. 다수 개의 가변 이득 증폭기(130-0 내지 130-n) 중에서 가변 이득 증폭기 0(130-0)은 믹서(120)로부터 기저대역 신호를 제공받아 AGC 코드에 따라 크기를 증폭시킨 후, 증폭된 신호를 가변 이득 증폭기 1(130-1)로 제공하고, 가변 이득 증폭기 1(130-1)은 가변 이득 증폭기 0(130-0)으로부터 출력되는 신호를 제공받고 AGC 코드에 따라 크기를 증폭시킨 후, 증폭된 신호를 가변 이득 증폭기 2(130-2)로 출력 신호를 제공한다. 이와 같은 방식을 기반으로, 다수 개의 가변 이득 증폭기(130-0 내지 130-n) 각각은 믹서(120)로부터 출력되는 기저대역 신호를 다수 번 증폭시킬 수 있으며, 다수 번 증폭된 신호는 ADC(160)의 입력으로 제공된다.
다수 개의 가변 DAC(140-0 내지 140-n) 각각은 베이스 전류(base current, IB)를 2의 거듭제곱 형태로 발생시키는 회로와 스위치들로 구성된다. 다수 개의 가변 DAC(140-0 내지 140-n) 각각은 DC 오프셋 제거기(150)로부터 입력되는 전류 제어 코드를 기반으로 스위치의 온/오프를 제어하여 해당 가변 이득 증폭기로 출력되는 전류를 변경할 수 있다. 여기서, 가변 DAC(140-0 내지 140-n) 각각의 출력 전류에 따라 해당 가변 이득 증폭기(130-0 내지 130-n)의 출력단의 DC 오프셋이 변경될 수 있다.
다수 개의 가변 DAC(140-0 내지 140-n) 각각의 구성을 상세히 살펴보면, 각각의 가변 DAC(140)는 도 2에 도시된 바와 같이, 베이스 전류를 2의 거듭 제곱 형태(IB, 2IB, 4IB, ..., 2nIB,)로 발생시키는 다수 개의 전류원(146-0 내지 146-n), 및 다수 개의 전류원(146-0 내지 146-n) 각각에 연결된 다수 개의 스위치(144-0 내지 144-n)를 포함하며, 다수 개의 전류원(146-0 내지 146-n) 각각에 베이스 전류를 제공하는 베이스 전류 제어 회로(142)를 포함하여 구성될 수 있다.
가변 DAC(140)는 DC 오프셋 제거기(150)로부터 베이스 전류 제어 코드를 입력받고, 입력된 베이스 전류 제어 코드에 따라 다수 개의 전류원(146-0 내지 146-n)으로 제공되는 베이스 전류를 조절한다. 다수 개의 전류원(146-0 내지 146-n) 각각은 해당 스위치(144-0 내지 144-n)가 온된 상태에서 베이스 전류의 2의 거듭제곱에 대응하는 전류를 발생시킨다. 다수 개의 전류원(146-0 내지 146-n) 각각에서 발생되는 전류의 크기는 선형적(linear)으로 증가하는 형태를 가질 수 있다.
다수개의 스위치(144-0 내지 144-n) 각각은 DC 오프셋 제거기(150)로부터 제공되는 DAC 전류 제어 코드에 따라 온 혹은 오프되어, 해당 스위치에 연결된 전류원으로부터 발생되는 전류를 출력단으로 제공한다. 예를 들어, 다수개의 스위치(144-0 내지 144-n) 각각은 DAC 전류 제어 코드에 따라 동시에 온될 수도 있고, 동시에 오프될 수도 있으며, 일부 스위치만 오프되고 나머지 스위치는 온될 수 있다.
DC 오프셋 제거기(150)는 본 발명의 실시 예에 따라 가변 이득 증폭기들(130-0 내지 130-n)에 의해 발생되는 DC 오프셋을 제거하기 위한 기능을 수행한다. DC 오프셋 제거기(150)는 DC 오프셋 측정기(170)로부터 제공되는 ADC(160) 출력단의 DC 오프셋을 기반으로, AGC 코드별로 DC 오프셋을 최소화시키는 DAC 전류 제어 코드를 검색 및 결정하고, AGC 코드별로 결정된 DAC 전류 제어 코드 정보를 저장한다. 여기서, AGC 코드는 다수 개의 가변 이득 증폭기의 이득 값을 조절하기 위한 코드를 의미하는 것으로, 설계자에 의해 미리 설정될 수 있다.
DC 오프셋 제거기(150)는 시스템 전원 온 시에, 수신기의 수신 경로 전체가 켜진 상태에서 AGC 코드별로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득을 조절하면서, ADC(160)의 출력 단에서 측정되는 DC 오프셋이 최소가 되도록 하는 각각의 가변 DAC의 전류 제어 코드를 검색한다. 예컨대, DC 오프셋 제거기(150)는 AGC 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득을 조절하고, 다수 개의 가변 DAC(140-0 내지 140-n)들 각각에 대해 DAC 전류 제어 코드를 순차적으로 탐색한다. 보다 상세히 설명하면, 제 1 AGC 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득을 조절한 상태에서, 다수 개의 가변 DAC(140-0 내지 140-n) 중에서 가장 앞 단에 위치한 가변 DAC 0(140-0)의 전류 제어 코드를 변경하면서, ADC의 출력단에서 측정되는 DC 오프셋이 최소값이 되도록 하는 DAC 0(140-0)의 전류 제어 코드를 탐색한다. 가변 DAC 0(140-0)의 전류 제어 코드는 이진 탐색(binary search) 기법을 통해 탐색될 수 있으며, 가변 DAC 0(140-0)의 전류 제어 코드 탐색 동안에 다른 DAC들(140-1 내지 140-n)의 전류 제어 코드는 일정한 값으로 유지되어야 한다. 이후, DC 오프셋 제거기(150)는 제 1 AGC 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득을 조절한 상태에서, 가변 DAC 1(140-1)의 전류 제어 코드를 변경하면서, ADC의 출력단에서 측정되는 DC 오프셋이 최소 값이 되도록 하는 가변 DAC 1(140-1)의 전류 제어 코드를 탐색한다. 가변 DAC 1(140-1)의 전류 제어 코드는 이진 탐색(binary search) 기법을 통해 탐색될 수 있으며, 가변 DAC 1(140-1)의 전류 제어 코드 탐색 동안에 다른 가변 DAC들(140-0, 140-2 내지 140-n)의 전류 제어 코드는 일정한 값으로 유지되어야 한다. 이와 같은 방식으로, DC 오프셋 제거기(150)는 제 1 AGC 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득을 조절한 상태에서, 다수 개의 가변 DAC(140-0 내지 140-n)들 각각에 대해 전류 제어 코드를 결정하고, 다수 개의 가변 DAC(140-0 내지 140-n)들의 전류 제어 코드들 즉, 전류 제어 코드 셋(혹은 전류 제어 코드 조합)을 제 1 AGC 코드에 매핑하여 저장한다.
추가적으로, DC 오프셋이 최소가 되도록 하는 각각의 가변 DAC의 전류 제어 코드 검색 시, DC 오프셋 제거기(150)는 다수 개의 가변 DAC(140)들 중에서 가장 앞 단의 가변 DAC가 가장 작은 크기의 베이스 전류를 이용하고, 뒷 단에 위치한 가변 DAC일 수록 앞 단의 DAC의 베이스 전류보다 큰 크기의 베이스 전류를 이용하도록 베이스 전류 제어 신호를 출력한다. 이는, 도 4에 도시된 바와 같이, 이득이 커질수록 DC 오프셋이 커지는 특성에 의해 다수개의 가변 VGA들(130-0 내지 130-n) 중에서 뒷 단에 위치한 VGA일수록 DC 오프셋이 커지게 되는 상황을 고려하기 위함이다. 즉, 뒷 단에 위치한 VGA로 제공되는 출력 전류 범위가 앞 단에 위치한 VGA로 제공되는 출력 전류 범위보다 넓도록 제어하여, 뒷 단의 VGA에 의해 발생되는 DC 오프셋을 보다 정밀하게 제거하기 위함이다.
DC 오프셋 제거기(150)는 상술한 바와 같은 방식으로 미리 설정된 모든 AGC 코드에 대한 DAC 전류 제어 코드 셋을 획득하고, 획득된 DAC 전류 제어 코드 셋을 해당 AGC 코드와 매핑하여 저장한다.
본 발명의 실시 예에 따른 DC 오프셋 제거기(150)는 도 3에 도시된 바와 같이, 베이스 전류 제어 정보 저장 장치(152)와 DC 오프셋 제어 정보 저장 장치(154)를 포함하여, 베이스 전류 제어 정보 및 AGC 코드별 DAC 전류 제어 코드 정보를 저장할 수 있다. 예를 들어, 베이스 전류 제어 정보 저장 장치(152)는 가변 DAC들 각각에 제공될 베이스 전류 정보를 저장할 수 있고, 온도 변경에 따른 베이스 전류 변경 정보를 저장할 수 있다. 또한, DC 오프셋 제어 정보 저장 장치(154)는 상술한 바와 같이, AGC 코드 각각에 대한 DAC 전류 제어 코드 셋을 저장하여, AGC 코드 각각에 대한 가변 DAC들의 전류 제어 코드의 매핑 관계를 나타낼 수 있다.
DC 오프셋 제거기(150)는 모든 AGC 코드에 대한 DAC 전류 제어 코드 셋을 탐색 및 저장하는 초기 DC 오프셋 교정 절차를 완료한 후, 직접 변환 수신기(100)의 신호 수신 모드 동작 시, 선택된 AGC 코드에 대응하는 DAC 전류 제어 코드 셋을 기반으로 가변 DAC들(140-0 내지 140-n)의 출력 전류를 제어하여 DC 오프셋이 최소가 되도록 한다.
또한, DC 오프셋 제거기(150)는 미리 설정된 DAC 전류 제어 코드 셋을 이용하여 동작하는 중에 주기적으로 ADC(160)의 출력단에서 측정되는 DC 오프셋을 측정하고, DC 오프셋이 미리 설정된 임계 범위를 벗어나는 경우, 베이스 전류 조절을 이용한 DC 오프셋 교정 절차를 수행할 수 있다. 예컨대, DC 오프셋 제거기(150)는 초기 DC 오프셋 교정 절차 이후에 주기적으로 DC 오프셋을 측정하여 측정된 DC 오프셋이 임계 범위를 벗어나는 경우, DAC 전류 제어 코드 셋을 변경하지 않고, DC 오프셋이 임계 범위에 해당하도록 각 DAC의 베이스 전류를 순차적으로 변경할 수 있다. 이는, 시간이 지남에 따라 시스템의 온도 등이 변경되어 각 가변 DAC의 전류량이 변경되고, 이로 인해 DC 오프셋이 변경될 수 있는 상황에 대비하기 위함이다.
ADC(160)는 가변 이득 증폭기 n(130-n)으로부터 증폭된 아날로그 신호를 디지털 신호로 변환하여 출력한다.
DC 오프셋 측정기(170)는 ADC(160)의 출력 신호를 측정하여 DC 오프셋 값을 측정한다. 예를 들어, DC 오프셋 측정기(170)는 ADC(160)의 두 출력 신호 경로를 통해 출력되는 전압 값을 측정하고, 측정된 두 전압 값의 차이 값을 DC 오프셋으로 결정할 수 있다. DC 오프셋 측정기(170)는 측정된 DC 오프셋을 DC 오프셋 제거기(150)로 제공한다. DC 오프셋 측정기(170)는 직접 변환 수신기(100)를 포함하는 시스템의 전원 온 시에, DC 오프셋 교정을 위해 DC 오프셋을 추정하고, 추정된 DC 오프셋 값을 DC 오프셋 제거기(150)로 제공하는 동작을 수행할 수 있다. 또한, DC 오프셋 측정기(170)는 주기적으로 DC 오프셋을 추정하여 DC 오프셋 제거기(150)로 제공할 수도 있다.
본 발명의 다양한 실시 예에 있어서, 직접 변환 수신기의 DC(Direct Current) 오프셋 교정 장치는, 이득 제어 값을 기반으로 입력 신호를 증폭시키는 다수개의 가변 이득 증폭기와, 다수 개의 가변 증폭기의 출력 신호에 대한 DC 오프셋을 측정하는 DC 오프셋 측정기와, 전류 제어 코드에 따라 상기 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 다수개의 가변 디지털 아날로그 변환기(DAC: Digital to Analog Converter)와, 미리 설정된 이득 제어 값별로 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 DC 오프셋 제거기를 포함하여 구성될 수 있다.
본 발명의 다양한 실시 예에서 상기 가변 DAC는, 상기 전류 제어 코드에 따라 온/오프되는 다수 개의 스위치와, 상기 다수 개의 스위치 각각에 연결되어 2의 거듭제곱에 해당하는 전류를 발생시키는 다수개의 전류원과, 상기 다수개의 전류원에 베이스 전류를 제공하는 베이스 전류 제어 회로를 포함하여 구성될 수 있다.
본 발명의 다양한 실시 예에서 상기 DC 오프셋 제거기는, 상기 직접 변환 수신기의 전원 온 시, 상기 미리 설정된 이득 제어 값 별로, 상기 다수 개의 가변 DAC 각각에 대한 전류 제어 코드를 변경하여 상기 DC 오프셋 값이 최소가 되도록 하는 각 DAC의 전류 제어 코드를 획득할 수 있다.
본 발명의 다양한 실시 예에서 상기 DC 오프셋 제거기는, 특정 이득 제어 값으로 상기 다수 개의 가변 이득 증폭기의 이득을 설정한 상태에서, 상기 다수 개의 가변 DAC들 중 앞 단에 위치한 DAC부터 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드를 탐색하며, 상기 다수 개의 가변 DAC 각각에 대해 탐색된 전류 제어 코드로 하나의 전류 제어 코드 셋을 구성하며, 상기 구성된 전류 제어 코드 셋을 상기 특정 이득 제어 값과 매핑하여 저장할 수 있다.
본 발명의 다양한 실시 예에서 상기 DC 오프셋 제거기는, 상기 다수 개의 가변 DAC들 각각에 대한 전류 제어 코드 탐색 시, 상기 다수 개의 가변 DAC 들 중에서 앞 단에 위치한 가변 DAC의 베이스 전류보다 뒷 단에 위치한 가변 DAC의 베이스 전류가 큰 값을 갖도록 제어할 수 있다.
본 발명의 다양한 실시 예에서 상기 DC 오프셋 제거기는, 상기 다수 개의 가변 DAC들 각각에 대한 전류 제어 코드 탐색 시, 이진 탐색 기법을 이용하여 전류 제어 코드를 탐색할 수 있다.
본 발명의 다양한 실시 예에서 상기 다수 개의 가변 증폭기로부터 출력되는 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(ADC: Analog to Digital Converter)를 더 포함하며, 상기 DC 오프셋 측정기는 상기 ADC의 출력 신호에 대한 DC 오프셋을 측정할 수 있다.
본 발명의 다양한 실시 예에서 상기 DC 오프셋 제거기는, 신호 수신 모드 시, 이득 제어 값에 대응하는 상기 결정된 전류 제어 코드 셋을 이용하여 상기 가변 DAC의 출력 전류를 제어할 수 있다.
본 발명의 다양한 실시 예에서 상기 DC 오프셋 제거기는, 상기 신호 수신 모드 시, 주기적으로 상기 DC 오프셋 측정기로부터 제공되는 DC 오프셋 값을 미리 설정된 임계 범위와 비교하고, 상기 DC 오프셋 값이 미리 설정된 임계 범위를 벗어날 시, 상기 다수개의 가변 DAC에서 이용되는 베이스 전류를 조절할 수 있다.
본 발명의 다양한 실시 예에서 상기 DC 오프셋 제거기는, 상기 DC 오프셋 값이 미리 설정된 임계 범위를 벗어날 시, 상기 다수 개의 가변 DAC에서 이용 중인 전류 제어 코드 셋을 변경하지 않고 유지할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 직접 변환 수신기(100)에서 DC 오프셋 교정(calibration) 절차를 도시하고 있다. 도 5는 직접 변환 수신기(100)를 포함하는 시스템의 전원 온 시에 미리 설정된 모든 AGC 코드에 대한 DAC 전류 제어 코드 셋을 탐색 및 저장하는 초기 DC 오프셋 교정 절차에 대해 설명한다.
도 5를 참조하면, 직접 변환 수신기(100)는 501단계에서 시스템의 전원 온을 감지한다. 시스템 전원 온을 감지한 후 직접 변환 수신기(100)는 503단계에서 미리 설정된 i번째 AGC(Automatic Gain Control) 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득 값을 설정한다. AGC 코드는 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득 값을 조절하기 위한 코드를 의미하는 것으로, 설계자에 의해 미리 설정될 수 있다.
이후, 직접 변환 수신기(100)는 505단계에서 j번째 가변 DAC의 출력 전류를 제어하여 DC 오프셋이 최소가 되는 DAC 전류 제어 코드를 결정한다. 예를 들어, 직접 변환 수신기(100)는 제 1 ACG 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득이 설정된 상태에서, j번째 가변 DAC 내에서 전류 제어 코드 변경을 통해 전류 제어 스위치들(144-0 내지 144-n) 각각의 온/오프를 제어하여 출력 전류를 변경시킬 수 있다. 직접 변환 수신기(100)는 j번째 가변 DAC의 각 전류 제어 코드별로 ADC(160) 출력단의 DC 오프셋을 측정하여, DC 오프셋이 최소가 되도록 하는 전류 제어 코드를 결정할 수 있다. 직접 변환 수신기(100)는 이진 탐색 기법을 이용하여 DC 오프셋이 최소가 되도록 하는 전류 제어 코드를 탐색 및 결정할 수 있다. 또한, 직접 변환 수신기(100)는 j번째 가변 DAC에 대한 DAC 전류 제어 코드를 탐색하는 동안에 다른 가변 DAC들에 의해 DC 오프셋이 변경되지 않도록 하기 위해, j번째 가변 DAC를 제외한 나머지 가변 DAC들의 전류 제어 코드를 일정한 값으로 유지한다.
직접 변환 수신기(100)는 507단계에서 m개의 DAC 각각에 대한 전류 제어 코드가 결정되었는지 검사한다. 여기서, m은 직접 변환 수신기(100) 내에서 다수 개의 가변 이득 증폭기에 연결된 가변 DAC들의 총 개수를 의미한다. 즉, 직접 변환 수신기(100)는 i번째 ACG 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득이 설정된 상태에서, 모든 가변 DAC에 대한 전류 제어 코드가 결정되었는지 여부를 검사한다. 만일, 모든 가변 DAC에 대한 전류 제어 코드가 결정되지 않았을 시, 직접 변환 수신기(100)는 509단계에서 j를 j+1로 갱신하고 베이스 전류를 증가시킨 후, 505단계로 진행한다. 즉, 직접 변환 수신기(100)는 모든 가변 DAC에 대한 전류 제어 코드가 결정되지 않았을 시, 다음 가변 DAC에 대한 DAC 전류 제어 코드를 탐색하기 위해 j값을 갱신한다. 또한, 다음 가변 DAC의 베이스 전류의 크기가 앞 단의 가변 DAC의 베이스 전류의 크기보다 크도록 베이스 전류의 크기를 조절한다.
반면, 모든 가변 DAC에 대한 전류 제어 코드가 결정되었을 시, 직접 변환 수신기(100)는 511단계에서 m개의 DAC 각각에 대해 결정된 DAC 전류 제어 코드 셋을 i번째 AGC 코드에 매핑하여 저장한다. 즉, 직접 변환 수신기(100)는 i번째 ACG 코드를 기반으로 다수 개의 가변 이득 증폭기(130-0 내지 130-n)의 이득이 설정된 상태에서 결정된 다수 개의 가변 DAC 각각에 대해 결정된 전류 제어 코드들을 포함하는 DAC 전류 제어 코드 셋을 i번째 AGC 코드와 매핑하여 저장할 수 있다. 예를 들어, 도 3에 나타낸 바와 같이, Gain 0을 나타내는 i번째 AGC 코드에, DAC 0의 전류 제어 코드, DAC 1의 전류 제어 코드, ... 및, DAC n의 전류 제어 코드를 조합한 DAC 전류 제어 코드 셋을 매핑시켜 저장할 수 있다.
이후, 직접 변환 수신기(100)는 513단계에서 미리 설정된 모든 AGC 코드에 대한 DAC 전류 제어 코드 셋이 저장되었는지 여부를 검사한다. 만일, 미리 설정된 모든 AGC 코드에 대한 DAC 전류 제어 코드 셋이 저장되지 않은 경우, 515단계에서 직접 변환 수신기(100)는 i를 i+1로 갱신하고, 503단계로 진행한다. 즉, 직접 변환 수신기(100)는 모든 AGC 코드에 대한 DAC 전류 제어 코드 셋이 획득되지 않았을 시, DAC 전류 제어 코드 셋이 획득되지 않은 AGC 코드에 대해, DAC 전류 제어 코드를 탐색하기 위해 i값을 갱신한다.
반면, 미리 설정된 모든 AGC 코드에 대한 DAC 전류 제어 코드 셋이 저장되었을 시, 직접 변환 수신기(100)는 본 발명의 실시 예에 따른 DC 오프셋 교정 절차를 종료한다.
상술한 바와 같이, 본 발명의 일 실시 예에서는 시스템 전원 온 시 초기 DC 오프셋 교정 절차를 통해 모든 AGC 코드 각각에 대해 DC 오프셋을 최소화시키는 DAC 전류 제어 코드 셋을 미리 저장함으로써, 실제 신호 수신 시에 AGC 코드에 따라 미리 저장된 DAC 전류 제어 코드 셋으로 각 DAC의 출력 전류를 제어함으로써 DC 오프셋을 최소화시켜 직접 변환 수신기(100)의 성능 열화를 방지할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 직접 변환 수신기(100)에서 DC 오프셋 교정 절차를 도시하고 있다. 도 6은 직접 변환 수신기(100)를 포함하는 시스템에서 초기 DC 오프셋 교정 절차를 완료한 이후에 수행되는 주기적인 DC 오프셋 교정 절차에 대해 설명한다.
도 6을 참조하면, 직접 변환 수신기(100)는 601단계에서 ADC(160) 출력단의 DC 오프셋을 측정한다. 이후, 직접 변환 수신기(100)는 603단계에서 측정된 DC 오프셋이 미리 설정된 임계 범위를 벗어나는지 여부를 판단한다.
만일, 측정된 DC 오프셋이 미리 설정된 임계 범위를 벗어나지 않을 시, 직접 변환 수신기(100)는 607단계에서 DC 오프셋 교정이 필요하지 않음을 판단하고, 미리 설정된 주기에 따라 일정 시간을 대기한 후, 601단계로 되돌아 간다.
반면, 측정된 DC 오프셋이 미리 설정된 임계 범위를 벗어날 시, 직접 변환 수신기(100)는 605단계에서 DC 오프셋 교정이 필요함을 판단하고, 다수 개의 DAC(140-0 내지 140-n) 각각의 베이스 전류를 제어한다. 즉, 직접 변환 수신기(100)는 측정된 DC 오프셋이 임계 범위를 벗어나는 경우, 현재 각각의 DAC에 설정된 DAC 전류 제어 코드를 변경하지 않은 상태에서, ADC 출력단의 DC 오프셋이 임계 범위에 해당하도록 각 DAC의 베이스 전류를 순차적으로 조절할 수 있다. 이후, 직접 변환 수신기(100)는 601단계로 되돌아가 이하 단계를 재수행한다.
본 발명의 다양한 실시 예에 있어서, 직접 변환 수신기의 DC(Direct Current) 오프셋 교정 방법은, 다수개의 가변 디지털 아날로그 변환기(DAC: Digital to Analog Converter)에서 전류 제어 코드를 제어하여 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 과정과, 상기 다수개의 가변 이득 증폭기에서 이득 제어 값을 기반으로 입력 신호를 증폭시키는 과정과, 다수 개의 가변 증폭기를 통해 증폭된 출력 신호에 대한 DC 오프셋을 측정하는 과정과, 상기 DC 오프셋 측정 결과를 기반으로 미리 설정된 이득 제어 값별로 상기 DC 오프셋 측정 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 과정을 포함할 수 있다.
본 발명의 다양한 실시 예에서, 상기 다수개의 가변 DAC에서 전류 제어 코드를 제어하여 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 과정은, 상기 전류 제어 코드에 따라 다수 개의 스위치의 온/오프를 제어하는 과정과, 상기 다수 개의 스위치 각각에 연결된 다수개의 전류원을 통해 베이스 전류의 2의 거듭제곱에 해당하는 전류를 발생시키는 과정을 포함할 수 있다.
본 발명의 다양한 실시 예에서, 상기 미리 설정된 이득 제어 값 별로 상기 DC 오프셋 측정 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 과정은, 미리 설정된 이득 제어 값 별로, 상기 다수 개의 가변 DAC 각각에 대한 전류 제어 코드를 변경하여 상기 DC 오프셋 값이 최소가 되도록 하는 각 DAC의 전류 제어 코드를 획득하는 과정을 포함할 수 있다.
본 발명의 다양한 실시 예에서, 상기 각 DAC의 전류 제어 코드를 획득하는 과정은, 특정 이득 제어 값으로 상기 다수 개의 가변 이득 증폭기의 이득을 설정한 상태에서, 상기 다수 개의 가변 DAC들 중 앞 단에 위치한 DAC부터 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드를 탐색하는 과정과, 상기 다수 개의 가변 DAC 각각에 대해 탐색된 전류 제어 코드로 하나의 전류 제어 코드 셋을 구성하는 과정과, 상기 구성된 전류 제어 코드 셋을 상기 특정 이득 제어 값과 매핑하여 저장하는 과정을 포함할 수 있다.
본 발명의 다양한 실시 예에서, 상기 DC 오프셋 교정 방법은 상기 전류 제어 코드 탐색 시, 상기 다수 개의 가변 DAC 들 중에서 앞 단에 위치한 가변 DAC의 베이스 전류보다 뒷 단에 위치한 가변 DAC의 베이스 전류가 큰 값을 갖도록 제어할 수 있다.
본 발명의 다양한 실시 예에서, 상기 DC 오프셋 교정 방법은 상기 전류 제어 코드 탐색 시, 이진 탐색 기법을 이용하여 전류 제어 코드를 탐색할 수 있다.
본 발명의 다양한 실시 예에서, 상기 다수 개의 가변 증폭기를 통해 증폭된 출력 신호에 대한 DC 오프셋을 측정하는 과정은, 상기 다수 개의 가변 증폭기로부터 출력되는 신호를 디지털 신호로 변환하는 과정과, 상기 디지털 신호로 변환된 신호에 대한 DC 오프셋을 측정하는 과정을 포함할 수 있다.
본 발명의 다양한 실시 예에서, 상기 DC 오프셋 교정 방법은 상기 전류 제어 코드 셋이 결정된 후, 신호 수신 모드로 동작하는 과정과, 상기 신호 수신 모드 동작 시, 이득 제어 값에 대응하는 전류 제어 코드 셋을 이용하여 상기 가변 DAC의 출력 전류를 제어하는 과정을 더 포함할 수 있다.
본 발명의 다양한 실시 예에서, 상기 DC 오프셋 교정 방법은 상기 신호 수신 모드 시, 주기적으로 상기 다수 개의 가변 증폭기를 통해 증폭된 출력 신호에 대한 DC 오프셋을 측정하는 과정과, 상기 주기적으로 측정된 DC 오프셋 값을 미리 설정된 임계 범위와 비교하는 과정과, 상기 DC 오프셋 값이 미리 설정된 임계 범위를 벗어날 시, 상기 다수개의 가변 DAC에서 이용되는 베이스 전류를 조절하는 과정을 더 포함할 수 있다.
본 발명의 다양한 실시 예에서, 상기 DC 오프셋 교정 방법은 상기 DC 오프셋 값이 미리 설정된 임계 범위를 벗어날 시, 상기 다수 개의 가변 DAC에서 이용 중인 전류 제어 코드 셋을 변경하지 않고 유지하는 과정을 더 포함할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나 본 발명은 상술한 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
본 발명의 실시 예에 따른 동작들은 단일의 제어부에 의해 그 동작이 구현될 수 있을 것이다. 이러한 경우 다양한 컴퓨터로 구현되는 동작을 수행하기 위한 프로그램 명령이 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판단 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM이나 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 본 발명에서 설명된 기지국 또는 릴레이의 전부 또는 일부가 컴퓨터 프로그램으로 구현된 경우 상기 컴퓨터 프로그램을 저장한 컴퓨터 판독 가능 기록 매체도 본 발명에 포함된다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (15)

  1. 직접 변환 수신기의 DC(Direct Current) 오프셋 교정 장치에 있어서,
    이득 제어 값을 기반으로 입력 신호를 증폭시키는 다수개의 가변 이득 증폭기와,
    상기 다수 개의 가변 증폭기의 출력 신호에 대한 DC 오프셋을 측정하는 DC 오프셋 측정기와,
    전류 제어 코드에 따라 상기 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 다수개의 가변 디지털 아날로그 변환기(DAC: Digital to Analog Converter)와,
    미리 설정된 이득 제어 값별로 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 DC 오프셋 제거기를 포함하는 장치.
  2. 제 1항에 있어서,
    상기 가변 DAC는,
    상기 전류 제어 코드에 따라 온/오프되는 다수 개의 스위치와,
    상기 다수 개의 스위치 각각에 연결되어 2의 거듭제곱에 해당하는 전류를 발생시키는 다수개의 전류원과,
    상기 다수개의 전류원에 베이스 전류를 제공하는 베이스 전류 제어 회로를 포함하는 장치.
  3. 제 1항에 있어서,
    상기 DC 오프셋 제거기는, 상기 직접 변환 수신기의 전원 온 시, 상기 미리 설정된 이득 제어 값 별로, 상기 다수 개의 가변 DAC 각각에 대한 전류 제어 코드를 변경하여 상기 DC 오프셋 값이 최소가 되도록 하는 각 DAC의 전류 제어 코드를 획득하는 장치.
  4. 제 3항에 있어서,
    상기 DC 오프셋 제거기는, 특정 이득 제어 값으로 상기 다수 개의 가변 이득 증폭기의 이득을 설정한 상태에서, 상기 다수 개의 가변 DAC들 중 앞 단에 위치한 DAC부터 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드를 탐색하며,
    상기 다수 개의 가변 DAC 각각에 대해 탐색된 전류 제어 코드들로 하나의 전류 제어 코드 셋을 구성하며, 상기 구성된 전류 제어 코드 셋을 상기 특정 이득 제어 값과 매핑하여 저장하는 장치.
  5. 제 3항에 있어서,
    상기 DC 오프셋 제거기는, 상기 다수 개의 가변 DAC들 각각에 대한 전류 제어 코드 탐색 시, 상기 다수 개의 가변 DAC 들 중에서 앞 단에 위치한 가변 DAC의 베이스 전류보다 뒷 단에 위치한 가변 DAC의 베이스 전류가 큰 값을 갖도록 제어하는 장치.
  6. 제 1항에 있어서,
    상기 다수 개의 가변 증폭기로부터 출력되는 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(ADC: Analog to Digital Converter)를 더 포함하며,
    상기 DC 오프셋 측정기는 상기 ADC의 출력 신호에 대한 DC 오프셋을 측정하는 장치.
  7. 제 1항에 있어서,
    상기 DC 오프셋 제거기는, 신호 수신 모드 시, 이득 제어 값에 대응하는 상기 결정된 전류 제어 코드 셋을 이용하여 상기 가변 DAC의 출력 전류를 제어하는 장치.
  8. 제 7항에 있어서,
    상기 DC 오프셋 제거기는, 상기 신호 수신 모드 시, 주기적으로 상기 DC 오프셋 측정기로부터 제공되는 DC 오프셋 값을 미리 설정된 임계 범위와 비교하고, 상기 DC 오프셋 값이 미리 설정된 임계 범위를 벗어날 시, 상기 다수개의 가변 DAC에서 이용되는 베이스 전류를 조절하고, 상기 다수 개의 가변 DAC에서 이용 중인 전류 제어 코드 셋을 변경하지 않고 유지하는 장치.
  9. 직접 변환 수신기의 DC(Direct Current) 오프셋 교정 방법에 있어서,
    다수개의 가변 디지털 아날로그 변환기(DAC: Digital to Analog Converter)에서 전류 제어 코드를 제어하여 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 과정과,
    상기 다수개의 가변 이득 증폭기에서 이득 제어 값을 기반으로 입력 신호를 증폭시키는 과정과,
    상기 다수 개의 가변 증폭기를 통해 증폭된 출력 신호에 대한 DC 오프셋을 측정하는 과정과,
    상기 DC 오프셋 측정 결과를 기반으로 미리 설정된 이득 제어 값별로 상기 DC 오프셋 측정 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 과정을 포함하는 방법.
  10. 제 9항에 있어서,
    상기 다수개의 가변 DAC에서 전류 제어 코드를 제어하여 다수개의 가변 이득 증폭기 각각에 인가되는 전류를 제어하는 과정은,
    상기 전류 제어 코드에 따라 다수 개의 스위치의 온/오프를 제어하는 과정과,
    상기 다수 개의 스위치 각각에 연결된 다수개의 전류원을 통해 베이스 전류의 2의 거듭제곱에 해당하는 전류를 발생시키는 과정을 포함하는 방법.
  11. 제 9항에 있어서,
    상기 미리 설정된 이득 제어 값 별로 상기 DC 오프셋 측정 값이 최소가 되도록 하는 전류 제어 코드 셋을 결정하는 과정은,
    미리 설정된 이득 제어 값 별로, 상기 다수 개의 가변 DAC 각각에 대한 전류 제어 코드를 변경하여 상기 DC 오프셋 값이 최소가 되도록 하는 각 DAC의 전류 제어 코드를 획득하는 과정을 포함하는 방법.
  12. 제 11항에 있어서,
    상기 각 DAC의 전류 제어 코드를 획득하는 과정은,
    특정 이득 제어 값으로 상기 다수 개의 가변 이득 증폭기의 이득을 설정한 상태에서, 상기 다수 개의 가변 DAC들 중 앞 단에 위치한 DAC부터 상기 DC 오프셋 값이 최소가 되도록 하는 전류 제어 코드를 탐색하는 과정과,
    상기 다수 개의 가변 DAC 각각에 대해 탐색된 전류 제어 코드로 하나의 전류 제어 코드 셋을 구성하는 과정과,
    상기 구성된 전류 제어 코드 셋을 상기 특정 이득 제어 값과 매핑하여 저장하는 과정을 포함하는 방법.
  13. 제 11항에 있어서,
    상기 전류 제어 코드 탐색 시, 상기 다수 개의 가변 DAC 들 중에서 앞 단에 위치한 가변 DAC의 베이스 전류보다 뒷 단에 위치한 가변 DAC의 베이스 전류가 큰 값을 갖도록 제어하는 방법.
  14. 제 9항에 있어서,
    상기 다수 개의 가변 증폭기를 통해 증폭된 출력 신호에 대한 DC 오프셋을 측정하는 과정은,
    상기 다수 개의 가변 증폭기로부터 출력되는 신호를 디지털 신호로 변환하는 과정과,
    상기 디지털 신호로 변환된 신호에 대한 DC 오프셋을 측정하는 과정을 포함하는 방법.
  15. 제 14항에 있어서,
    상기 신호 수신 모드 시, 주기적으로 상기 다수 개의 가변 증폭기를 통해 증폭된 출력 신호에 대한 DC 오프셋을 측정하는 과정과,
    상기 주기적으로 측정된 DC 오프셋 값을 미리 설정된 임계 범위와 비교하는 과정과,
    상기 DC 오프셋 값이 미리 설정된 임계 범위를 벗어날 시, 상기 다수개의 가변 DAC에서 이용되는 베이스 전류를 조절하고, 상기 다수 개의 가변 DAC에서 이용 중인 전류 제어 코드 셋을 변경하지 않고 유지하는 과정을 더 포함하는 방법.
PCT/KR2015/000023 2014-01-03 2015-01-02 직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치 Ceased WO2015102431A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/109,376 US9948484B2 (en) 2014-01-03 2015-01-02 Method and apparatus for direct conversion receiver correcting direct current offset
EP15733140.6A EP3091702B1 (en) 2014-01-03 2015-01-02 Method and apparatus for direct conversion receiver correcting direct current offset

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140000777A KR102219849B1 (ko) 2014-01-03 2014-01-03 직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치
KR10-2014-0000777 2014-01-03

Publications (1)

Publication Number Publication Date
WO2015102431A1 true WO2015102431A1 (ko) 2015-07-09

Family

ID=53493697

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2015/000023 Ceased WO2015102431A1 (ko) 2014-01-03 2015-01-02 직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치

Country Status (4)

Country Link
US (1) US9948484B2 (ko)
EP (1) EP3091702B1 (ko)
KR (1) KR102219849B1 (ko)
WO (1) WO2015102431A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518929A (zh) * 2019-07-19 2019-11-29 广州润芯信息技术有限公司 射频接收电路直流失调校准方法、电子设备、介质及装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735894B2 (en) * 2015-03-23 2017-08-15 Intel IP Corporation High performance receiver architecture and methods thereof
TWI601015B (zh) * 2016-05-25 2017-10-01 瑞昱半導體股份有限公司 資料處理電路與資料處理方法
US10033333B2 (en) * 2016-09-07 2018-07-24 Psemi Corporation Universal RF amplifier controller
US10374838B2 (en) * 2017-06-30 2019-08-06 Futurewei Technologies, Inc. Image distortion correction in a wireless terminal
KR102393572B1 (ko) * 2018-01-23 2022-05-03 엘에스전선 주식회사 케이블드럼용 위치추적장치 및 그것의 동작 방법
US10498461B1 (en) * 2018-09-19 2019-12-03 Elenion Technologies, Llc Optical receivers with dc cancellation bias circuit and embedded offset cancellation
US11277272B2 (en) 2018-11-07 2022-03-15 Samsung Electronics Co., Ltd. Integrated circuit and method for challenge-response physically unclonable function
DE102020214873A1 (de) 2019-12-30 2021-07-01 Hyundai Mobis Co., Ltd. Gerät und verfahren zur aufhebung des empfängereingangsoffsets in einem abstandserfassungssystem
KR102424662B1 (ko) * 2019-12-30 2022-07-26 현대모비스 주식회사 거리 감지 시스템에서의 수신단 입력 오프셋 제거 장치 및 방법
US11509338B2 (en) 2020-03-18 2022-11-22 Analog Devices, Inc. Nested feedback for offset cancellation in a wireline receiver
TWI812975B (zh) * 2021-07-13 2023-08-21 瑞昱半導體股份有限公司 具有訊號校正機制的數位至類比轉換電路及方法
US12395386B2 (en) 2022-10-20 2025-08-19 Samsung Electronics Co., Ltd. Electronic device and offset calibration method
CN116054851B (zh) * 2023-03-07 2023-07-07 上海安其威微电子科技有限公司 射频芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020021075A (ko) * 2000-09-13 2002-03-18 가네꼬 히사시 베이스밴드 이득제어 방법 및 회로
US20020197975A1 (en) * 2001-05-18 2002-12-26 Resonext Communications, Inc. Method for calibrating a DC offset cancellation level for direct conversion receivers
US7132861B1 (en) * 2003-03-21 2006-11-07 Applied Microcircuits Corporation Amplifier with digital DC offset cancellation feature
US7622987B1 (en) * 2007-01-25 2009-11-24 Pmc-Sierra, Inc. Pattern-based DC offset correction
KR20120140550A (ko) * 2011-06-21 2012-12-31 삼성전자주식회사 가변 이득 증폭회로 및 이를 포함하는 수신기

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789974A (en) * 1996-07-17 1998-08-04 Analog Devices, Inc. Calibrating the DC-offset of amplifiers
ATE297623T1 (de) * 1998-10-30 2005-06-15 Broadcom Corp Internet-gigabit-ethernet-sender-architektur
US7068987B2 (en) * 2000-10-02 2006-06-27 Conexant, Inc. Packet acquisition and channel tracking for a wireless communication device configured in a zero intermediate frequency architecture
US6560448B1 (en) * 2000-10-02 2003-05-06 Intersil Americas Inc. DC compensation system for a wireless communication device configured in a zero intermediate frequency architecture
JP4230762B2 (ja) * 2002-12-20 2009-02-25 株式会社ルネサステクノロジ ダイレクトコンバージョン受信機
KR20040071556A (ko) * 2003-02-06 2004-08-12 삼성전자주식회사 복소 벡터 곱셈을 이용하는 다항식형 전치보상기 및 방법
US7239199B1 (en) * 2003-05-22 2007-07-03 Marvell International Ltd. Amplifier calibration
US7215722B2 (en) * 2003-06-09 2007-05-08 Ali Corporation Device for WLAN baseband processing with DC offset reduction
JP4319502B2 (ja) * 2003-10-01 2009-08-26 株式会社ルネサステクノロジ 通信用半導体集積回路および無線通信システム
US7215266B2 (en) * 2004-05-21 2007-05-08 Wionics Research Hybrid DC offset cancellation scheme for wireless receiver
US7323922B1 (en) * 2004-07-20 2008-01-29 Analog Devices, Inc. Digitally controlled gain stage having an analogue control input
TWI261444B (en) * 2004-10-08 2006-09-01 Mediatek Inc DC offset calibration apparatus
US7496341B2 (en) * 2005-03-24 2009-02-24 Integrated System Solution Corp. Device and method for providing DC-offset estimation
KR100652965B1 (ko) * 2005-06-09 2006-12-01 삼성전자주식회사 수직형 ｂｊｔ로 구현된 송신기
US7693494B2 (en) * 2005-12-06 2010-04-06 Texas Instruments Incorporated High dynamic range pre-power amplifier incorporating digital attenuator
US7903761B2 (en) * 2006-03-31 2011-03-08 Qualcomm Incorporated UWB radio interface with DC offset
US7688880B2 (en) * 2006-05-31 2010-03-30 Spreadtrum Communications Inc. Method and apparatus for reduced noise and carrier feedthrough in multimode transmitter
US7941106B2 (en) * 2007-05-10 2011-05-10 Skyworks Solutions, Inc. Systems and methods for controlling local oscillator feed-through
JP4492713B2 (ja) * 2008-02-21 2010-06-30 セイコーエプソン株式会社 集積回路装置及び電子機器
US8666343B2 (en) * 2008-09-15 2014-03-04 Analog Devices, Inc. DC-offset-correction system and method for communication receivers
US8255183B1 (en) * 2009-06-30 2012-08-28 Qualcomm Atheros, Inc Communication unit with analog test unit
US9647623B2 (en) * 2009-09-30 2017-05-09 Silicon Laboratories Inc. Signal processor suitable for low intermediate frequency (LIF) or zero intermediate frequency (ZIF) operation
US8204154B2 (en) * 2010-05-19 2012-06-19 Qualcomm Incorporated DC offset calibration
JP5286333B2 (ja) * 2010-08-06 2013-09-11 株式会社東芝 無線装置
JP5611070B2 (ja) * 2011-01-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
JP5660721B2 (ja) * 2011-03-10 2015-01-28 パナソニック株式会社 受信信号処理装置
US8525586B2 (en) * 2011-08-15 2013-09-03 Mediatek Inc. Gain stage with DC offset compensation and method thereof
JP2013175801A (ja) * 2012-02-23 2013-09-05 Goyo Electronics Co Ltd 無線受信装置
US9136904B2 (en) * 2012-08-06 2015-09-15 Broadcom Corporation High bandwidth equalizer and limiting amplifier
US8868007B2 (en) * 2012-08-31 2014-10-21 Broadcom Corporation DC offset cancellation
US8829989B2 (en) * 2012-12-20 2014-09-09 Hong Kong Applied Science and Technology Research Institute Company Limited DC offset cancellation for a multi-stage amplifier
GB201315389D0 (en) * 2013-08-29 2013-10-16 Analog Devices Technology Closed loop control system, and an amplifier in combination with such a loop control system
US9780737B1 (en) * 2016-03-31 2017-10-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Digitally-controlled transimpedance amplifier (TIA) circuit and methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020021075A (ko) * 2000-09-13 2002-03-18 가네꼬 히사시 베이스밴드 이득제어 방법 및 회로
US20020197975A1 (en) * 2001-05-18 2002-12-26 Resonext Communications, Inc. Method for calibrating a DC offset cancellation level for direct conversion receivers
US7132861B1 (en) * 2003-03-21 2006-11-07 Applied Microcircuits Corporation Amplifier with digital DC offset cancellation feature
US7622987B1 (en) * 2007-01-25 2009-11-24 Pmc-Sierra, Inc. Pattern-based DC offset correction
KR20120140550A (ko) * 2011-06-21 2012-12-31 삼성전자주식회사 가변 이득 증폭회로 및 이를 포함하는 수신기

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3091702A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518929A (zh) * 2019-07-19 2019-11-29 广州润芯信息技术有限公司 射频接收电路直流失调校准方法、电子设备、介质及装置
CN110518929B (zh) * 2019-07-19 2021-06-04 广州润芯信息技术有限公司 射频接收电路直流失调校准方法、电子设备、介质及装置

Also Published As

Publication number Publication date
EP3091702A4 (en) 2017-09-06
US20160330049A1 (en) 2016-11-10
KR20150081118A (ko) 2015-07-13
EP3091702A1 (en) 2016-11-09
KR102219849B1 (ko) 2021-02-24
EP3091702B1 (en) 2022-05-11
US9948484B2 (en) 2018-04-17

Similar Documents

Publication Publication Date Title
WO2015102431A1 (ko) 직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치
CN113541621B (zh) Alc电路、信号源、信号源输出功率控制方法及储存介质
KR101244570B1 (ko) Ｅｄｇｅ 폴라 루프 송신기용 진폭 보정 소자
CN113225086A (zh) 模数转换设备及操作方法
JP2000059295A (ja) 無線通信装置および無線通信装置における送信電力制御方法
WO2019204014A1 (en) Single controller automatic calibrating circuits for reducing or canceling offset voltages in operational amplifiers in an instrumentation amplifier
WO2014116068A1 (en) Method and apparatus for controlling gain in communicaton system supproting beam forming scheme
EP4535667A2 (en) System and method for sampling signals
KR100928585B1 (ko) 자동 이득 제어 장치, 신호 수신 장치 및 신호 수신 방법
KR20170079138A (ko) 개선된 자동 이득 제어를 사용하는 블루투스 스마트 수신 방법 및 장치
EP1867057B1 (en) Receiver dc offset correction
US7486213B2 (en) Method and system for increasing resolution and accuracy of an analog to digital converter
JP2009017455A (ja) 無線受信回路、並びに無線トランシーバ回路及びそのキャリブレーション方法
US8854130B2 (en) DC-coupled peak detector
JPH1013482A (ja) Ｄｃオフセット除去機能を備えた受信機及びこれを用いた無線通信システム
CN110518929A (zh) 射频接收电路直流失调校准方法、电子设备、介质及装置
US6906648B1 (en) Circuit and method of multi-channel dual slope ADC with offset cancellation and hysteresis input
WO2013162246A1 (en) Apparatus and method for matching antenna impedance in wireless communication system
CN103229421A (zh) 发送功率控制电路以及发送设备、发送功率控制方法、程序
US8836549B2 (en) Use of logic circuit embedded into comparator for foreground offset cancellation
AU2015349443A1 (en) DC offset cancellation method and device
US20050104760A1 (en) Applying desired voltage at a node
US11303291B2 (en) Microcontroller and control method thereof
WO2022225155A1 (ko) 마이크로웨이브 수신기용 라디오미터 및 그의 에러 보상방법
US20150311910A1 (en) Current comparator offset calibration in digital-to-analog converter calibrations

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15733140

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 15109376

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2015733140

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2015733140

Country of ref document: EP